WO2003096422A1 - Dispositif de stockage semi-conducteur - Google Patents

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WO2003096422A1
WO2003096422A1 PCT/JP2003/005751 JP0305751W WO03096422A1 WO 2003096422 A1 WO2003096422 A1 WO 2003096422A1 JP 0305751 W JP0305751 W JP 0305751W WO 03096422 A1 WO03096422 A1 WO 03096422A1
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layer
system wiring
bit line
line
memory device
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PCT/JP2003/005751
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Yuukoh Katoh
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Nec Corporation
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device using a tunneling magneto-resistance (TMR) element (hereinafter, referred to as TMR) as a memory cell.
  • TMR tunneling magneto-resistance
  • a semiconductor memory device that integrates a TMR with a transistor that uses a tunnel current that changes depending on the magnetization state of the ferromagnetic layer as a memory bit with a thin insulating barrier sandwiched between two ferromagnetic layers has a low voltage. High expectations are placed on realizing highly integrated nonvolatile memories that can operate at high speed by driving.
  • Figure 12 shows the 2000 IEEE International Solid-State Circuits Conference DIG
  • a tunnel insulating layer 103 formed of ⁇ 1 ⁇ 2 ⁇ 3 and a free layer (5 nm thick) 104 formed of NiFe are stacked.
  • the conductor wiring (lower electrode and upper electrode) is connected to the TMR so that a voltage can be applied between the antiferromagnetic layer 101 and the free layer 104.
  • the magnetization of the pinned layer 102 is fixed in a certain direction by the antiferromagnetic layer 101.
  • the free layer 104 is formed so as to be easily magnetized in a certain direction, and its magnetization direction can be changed by applying a magnetic field from outside.
  • the direction that is easy to magnetize is called the easy axis
  • the direction that is perpendicular to the easy axis and hard to magnetize is called the hard axis.
  • the upper wiring (bit line) 108 as one wiring is connected to the free layer of TMR 107 via a conductor layer (not shown), and the lower wiring (writing) as the other wiring.
  • 1 1 1 is located below the third wiring 109 located below the TMR 107.
  • the antiferromagnetic layer of the TMR 107 is connected to a third wiring 109 via a conductor layer (not shown), and the third wiring 109 is formed on a lower semiconductor substrate. Connected to the drain of transistor 110. By passing a current through each of the two wires 108 and 111, a synthetic magnetic field is generated near the intersection of these wires, and the direction of magnetization of the free layer is set according to the direction of the current.
  • the resistance value of the TMR 107 can be changed, and data is written.
  • the transistor 110 connected to the TMR 107 to be read is read and turned on by the word line 112, and a voltage is applied to the TMR 107 from the upper wiring 108. This is done by evaluating the resistance value of TMR with the current flowing at this time.
  • the magnetoresistive element is arranged at a position closer to the bit line than the lead line. In this case, there is a problem that high integration of the memory array cannot be achieved. This will be described below.
  • the magnetoresistive element has one easy axis that makes the free layer easy to magnetize (that is, has uniaxial anisotropy). It is common to make In this case, the direction of the long side becomes the easy axis, so that the bit line is arranged in a direction substantially perpendicular to the long side in order to control the magnetization direction by the bit line. On the other hand, word lines are arranged almost perpendicular to bit lines. Here, attention is paid to the distance between each wiring and the magnetoresistive element. As shown in FIG. 13, in the conventional example, the TMR 107 and the bit line (108) are arranged close to each other.
  • the TMR 107 and the write word line (111) there is a third wiring 109 connected to the transistor, and the third wiring 109 and the write word line. Intervening with an interlayer insulating film (not shown) that insulates the I have. Therefore, the TMR 107 and the write word line (111) are arranged apart from each other by the thickness of the third wiring 109 and the interlayer insulating film.
  • the pitch between the word lines is reduced to achieve integration.
  • the pitch between pit lines is to be reduced, the bit line and the magnetoresistive element are arranged close to each other in the conventional example, so that the possibility of disturb is reduced. Since the width direction is the same as the long side direction of the magnetoresistive element, the pitch cannot be reduced.
  • An object of the present invention is to provide a semiconductor recording device capable of arranging magnetoresistive elements at high density by optimizing the arrangement of the magnetoresistive elements and wiring such as word lines and bit lines.
  • a first-system wiring and a second-system wiring that are not parallel to each other are arranged so as to intersect with each other, and the storage element corresponds to a portion where the first-system wiring and the second-system wiring cross each other.
  • the direction of the magnetization of the magnetoresistive element changes in accordance with the direction of the current flowing through the first system wiring at the crossing portion.
  • a semiconductor memory device wherein a distance from the free magnetic layer to the first line is greater than a distance from the free magnetic layer to the second line.
  • the magnetoresistive element is disposed between the first system wiring and the second system wiring. In one embodiment of the present invention, the second system wiring is located between the magnetoresistive element and the first system wiring.
  • the width of the second line is smaller than the width of the first line.
  • the free magnetic layer is located near one surface of the magnetoresistive element, and the second system wiring is provided on the one surface of the magnetoresistive element with respect to the magnetoresistive element. It is arranged on the side facing.
  • the free magnetic material layer is located near one surface of the magnetoresistive element, and the second system wiring is connected to the one side of the magnetoresistive element. It is arranged on the side opposite to the surface opposite to the surface.
  • the first-system wiring and the second-system wiring are each arranged at a predetermined repetition pitch, and the repetition pitch of the first-system wiring is the second repetition pitch. Greater than the repetition pitch of the two lines of wiring.
  • the magnetoresistive element has a shape that is longer in a uniaxial direction, and particularly has a shape that is longer in a direction of the second system wiring than in a direction of the first system wiring.
  • the first line is a bit line
  • the second line is a word line
  • the first system wiring is a write bit line
  • the second system wiring is a word line
  • the first system wiring and the second system wiring are Separately, it has a read bit line in the same direction as the first system wiring.
  • One embodiment of the present invention includes a bit line control circuit that controls supply of a current for writing to both the write bit line and the read bit line.
  • the read bit line is disposed on the same side of the magnetoresistive element as the write bit line. In one embodiment of the present invention
  • the read bit line is disposed on a side of the magnetoresistive element opposite to the write bit line.
  • the magnetoresistive element includes a stack of the free magnetic layer, a tunnel insulating layer, a pinned magnetic layer, and an antiferromagnetic layer in this order.
  • the first-system wiring includes a plurality of first-system wiring configuration layers, and a distance from the free magnetic material layer to the first-system wiring is from the free layer to the first system wiring. This is the distance to the layer through which current mainly flows among the first system wiring configuration layers.
  • the second-system wiring includes a plurality of second-system wiring configuration layers, and a distance from the free magnetic material layer to the second-system wiring is from the first layer to the second system wiring. This is the distance to the layer through which current mainly flows among the two-system wiring configuration layers.
  • a resistance element having a non-linear characteristic is connected in series to the magnetoresistance element.
  • the wiring having a larger distance from the free magnetic layer of the magnetoresistive element is a wiring having a relatively large width and arrangement pitch.
  • FIG. 1 is a partial plan view of a memory cell array section of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view taken along line XX ′ of FIG.
  • FIG. 2B is a cross-sectional view taken along line YY ′ of FIG.
  • FIG. 2C is a partial cross-sectional view of FIG.
  • FIG. 3 is a schematic circuit diagram of the first embodiment of the present invention.
  • FIG. 4 is a sectional view of the TMR according to the first embodiment of the present invention.
  • FIG. 5 shows a memory cell array section of a semiconductor memory device according to the second embodiment of the present invention.
  • 3 is a partial plan view of FIG.
  • FIG. 6A is a cross-sectional view taken along line XX ′ of FIG.
  • FIG. 6B is a sectional view taken along line YY ′ of FIG.
  • FIG. 6C is a partial cross-sectional view of FIG.
  • FIG. 7 is a partial plan view of a memory cell array section of a semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 8A is a cross-sectional view taken along line XX ′ of FIG.
  • FIG. 8B is a cross-sectional view taken along line YY ′ of FIG.
  • FIG. 8C is a partial cross-sectional view of FIG.
  • FIG. 9 is a schematic circuit diagram of the third embodiment of the present invention.
  • FIG. 10 is a partial plan view of a memory cell array of a semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 11A is a cross-sectional view taken along line XX ′ of FIG.
  • FIG. 11B is a cross-sectional view taken along line YY ′ of FIG.
  • FIG. 11C is a partial cross-sectional view of FIG.
  • FIG. 12 is a cross-sectional view of a TMR used in a conventional semiconductor memory device.
  • FIG. 13 is a schematic perspective view of a conventional semiconductor memory device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a partial plan view of a memory cell array portion of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view taken along line XX ′ of FIG.
  • FIG. 2B is a cross-sectional view taken along line YY ′ of FIG. 1
  • FIG. 2C is a partial cross-sectional view of FIG.
  • FIG. 3 is a schematic circuit diagram of the first embodiment.
  • the semiconductor memory device of this embodiment includes word lines (Wl, W2, W3) 50, bit lines (Bl, B2, B3, B4) 51, TMR (CI) 52, Word line control circuit 53, bit line control circuit 54, lead line termination circuit 55, bit line termination circuit 56, discrimination circuit 57, switching circuit 58, and reference voltage generation circuit 59 Have.
  • word lines Wl, W2, W3
  • bit lines Bl, B2, B3, B4
  • TMR (CI) 52 Word line control circuit 53
  • bit line control circuit 54 bit line control circuit 54
  • lead line termination circuit 55 bit line termination circuit 56
  • discrimination circuit 57 switching circuit 58
  • reference voltage generation circuit 59 Reference voltage generation circuit 59
  • the TMR 52 is disposed between the lower electrode 105 and the upper electrode 106, and includes an antiferromagnetic layer 101, a pin layer (ferromagnetic layer) 102, and a tunnel insulating layer 10 3 and a free layer (ferromagnetic layer) 104 are laminated.
  • the free layer 104 is in contact with the upper electrode 106, and the antiferromagnetic layer 101 is in contact with the lower electrode 105.
  • the upper electrode 106 is in contact with the word line 50 and may form a part of the word line.
  • the lower electrode 105 is connected to the bit line 51 and may form a part of the bit line.
  • the upper electrode and the lower electrode, particularly the lower electrode for the TMR 52 may form a part of a wiring connected to them (the same applies to the following embodiments).
  • one electrode (upper electrode) 106 for TMR 52 is connected to word line 50 and the other electrode.
  • (Lower electrode) is connected to bit line 51.
  • the lower electrode 105 forms a part of the bit line 51.
  • one end of word line 50 is connected to word line control circuit 53, and the other end is connected to word line termination circuit 55.
  • One end of the bit line 51 is connected to the bit line control circuit 54, and the other end is connected to the bit line termination circuit 56 and one input terminal of the discrimination circuit 57 via the switching circuit 58.
  • the other input terminal of the determination circuit 57 is connected to the output terminal of the reference voltage generation circuit 59.
  • the word line control circuit 53 has a function of selecting a desired word line, passing a write current, and a function of applying a read voltage.
  • the pit line control circuit 54 has a function of selecting a desired bit line, passing a write current according to data, and a function of separating the bit line.
  • the switching circuit 58 has a function of switching which of the bit line termination circuit 56 and the discrimination circuit 57 is connected to the bit line 51.
  • the discrimination circuit 57 compares the potential of the connected bit line with the reference potential input from the reference voltage generation circuit 59, and sets the data to “1” or “0” according to the comparison result. It has the function of outputting the corresponding potential.
  • the determination circuit 57 may compare the current flowing through the bit line with the reference current.
  • Semiconductor storage devices are composed of elements such as transistors (not shown) and lower layers on a silicon substrate SUB.
  • wiring (not shown)
  • a silicon oxide film 61 is formed by a plasma CVD method, and is planarized by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the silicon oxide film 61 that is to be electrically connected to the lower wiring is partially removed using photolithography and dry etching techniques, and after tungsten is buried by CVD, it is planarized by CMP again.
  • plug 62 To form plug 62.
  • a Ti layer (thickness 10 nm), a TiN layer (thickness 30 nm), an A1 layer (thickness 50 nm), and a Ta layer for forming the bit line 51 and the lead line 8 are formed.
  • Layers (thickness: 20 nm) are continuously formed by the sputtering method.
  • the Fe Mn layer (thickness: 20 nm), the Co Fe layer (thickness: 2.4 nm), and the A1 layer (1.5 nm) were formed by the sputtering method to form TMR52. in was formed successively, to a 1 2 ⁇ three layers and stored in an oxygen atmosphere to oxidize the a 1 layer. Thereafter, a NiFe layer (5 nm thick) and a Ta layer (40 nm thick) are continuously formed by a sputtering method.
  • a resist is applied, baked, exposed, and developed to form a resist film having a TMR shape to be formed.
  • T a layer by Ionmi-ring, N i F e layer, A 1 2 0 3 layer, to form a C o F e So ⁇ Pi F e Mn layer is patterned TMR 5 2 and the upper electrode 1 0 6.
  • a resist film having a pattern of the bit line 51 to be formed is formed by the above-described photolithography technique, and the Ta layer and the A1 layer are formed by a dry etching technique.
  • the layer, the TiN layer and the Ti layer are processed to form a bit line 51 and a bow I extraction line 8.
  • a silicon oxide film 63 is formed to a thickness of 300 nm on the entire surface by the CVD method. Then, it is planarized by CMP so that the Ta layer on the TMR 52 remains about 20 nm thick.
  • a word line 50 is formed by patterning using a photolithography technique and a printing technique.
  • Word line (W 2) 50 is formed on the same plane as bit line 51 via via hole 64. Is electrically connected to the lead wire 8.
  • the NiFe layer becomes a free layer, and data is written and stored as the direction of magnetization.
  • the region where the current flows mainly in the word line 50 is the AlSiCu layer portion due to the conductivity and thickness of the material of each layer.
  • the region where the current mainly flows in the bit line 51 is the portion of the A 1 layer from the conductivity and the thickness of the material of each layer.
  • the TMR can also have non-linear characteristics (hereinafter referred to as “ The same applies to the embodiment.
  • This semiconductor storage device constitutes a nonvolatile memory using a TMR as a storage element.
  • each TMR 52 is a rectangle having a long side in the bit line width direction in a plan view, and due to the shape anisotropy, the current magnetic field of the bit line 51 causes The magnetization state changes.
  • data writing will be described.
  • the switching circuit 58 connects the bit line 51 to the bit line termination circuit 56. Connect.
  • the bit line B1 is disconnected from the bit line control circuit 54, and the switching circuit 58 connects the bit line B1 to the discrimination circuit 57.
  • a voltage of about 0.5 V is applied to word line W 1.
  • Other wiring is grounded. Since the resistance of the TMR 52 at the intersection of the word line W 1 and the bit line B 1 changes according to the direction of magnetization of the free layer, the potential rise rate of the bit line B 1 is reduced.
  • the discrimination circuit 57 determines the magnetization direction by comparing with the reference voltage output from the reference voltage generation circuit 59 set at the time of circuit design, and writes the written data. Can be read.
  • the reference voltage is determined based on the measured cell resistance after the memory cell is manufactured. Is done.
  • the determined value may be stored in the reference voltage generation circuit 59.
  • the above-described read bit line potential is stored, known data is written into the read cell, and the read data is compared with the bit line voltage when read again.
  • complementary data is written in another cell, the data is compared with the output bit line potential of the cell, and the data is discriminated from the magnitude thereof.
  • the arrangement pitch p w word lines 5 0 0. 6 m, 0 is word line width. 3 mu m, the arrangement pitch p B bits lines 5 1 0. 8 m, bit line
  • the width is 0.5 ⁇ , and the size of TMR 52 is 0.25 / m XO.45 ⁇ m.
  • the distance d w from the region (AlSiCu layer) of the word line 50 where current mainly flows to the free layer of the TMR 52 is about 20 nm.
  • the distance d B from the main current flows regions of bit lines 5 1 (A 1 layer) to the free layer of the TMR 5 2 is about 4 4 nm.
  • the bit line 51 is farther away from the word line 50 than the word line 50, but is less likely to cause disturb due to the large pitch, and the word line 50 is not connected to the word line 50. Since the distance from the first layer is small, the possibility of disturb is low, and the pitch can be reduced.
  • FIG. 5 is a partial plan view of the cell array portion of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 6A is a cross-sectional view taken along line XX ′ of FIG. 6 is a cross-sectional view taken along line YY ′ of FIG. 5, and
  • FIG. 6C is a partial cross-sectional view of FIG.
  • the circuit configuration of this semiconductor storage device is the same as that of the first embodiment shown in FIG. Next, a method for manufacturing the semiconductor memory device of the present embodiment will be described.
  • a silicon oxide film 61 is formed by a plasma CVD method, and the silicon oxide film 61 is formed by a CMP method. Flatten. A portion of the silicon oxide film 61 that is to be electrically connected to the lower wiring is partially removed by photolithography and dry etching to form a via hole, and after tungsten is buried by CVD, it is The plug 62 is formed by CMP and flattening.
  • a Ti layer (thickness 10 nm), a TiN layer (thickness 30 nm), and an A1SiCu layer (thickness 50 nm) for forming the word line 50 and the lead wire 9 are formed.
  • nm and Ta layer is continuously formed by a sputtering method.
  • T a layer by follower tri lithography technique and Ionmi-ring technology I r Mn layer, C o F e layer, A l 2 0 3 layer and N i F e layer is patterned TMR 5 2 and the upper electrode 1 0 6
  • the Ta layer, the AlSiCu layer, the TiN layer, and the Ti layer are processed by photolithography technology and dry etching technology, and a word is formed.
  • a line 50 and a lead line 9 are formed.
  • a via hole 64 is formed on the TMR 52 using photolithography technology and dry etching technology.
  • a via hole 65 is formed at a portion to be connected to the lead wire 9 in the same layer as the word line 50.
  • Ti layer (0.2 nm thick), TiN layer (0.2 nm thick), AlSiCu layer (thickness 300 nm) for forming bit lines 51 And a TiN layer (thickness: 5 nm) are continuously formed by a sputtering method and patterned by photolithography and dry etching to form bit lines (B1, B2) 51. .
  • the bit line (B 2) 51 is connected to the TMR 52 via the via hole 64, and is connected to the lead line 9 formed on the same plane as the word line 50 via the via hole 65. Electrically connected.
  • one electrode (upper electrode) 106 for TMR 52 is connected to bit line 51 and the other electrode (lower electrode). ) Is connected to the ground line 50.
  • the lower electrode forms a part of the bit line 51.
  • the NiFe layer becomes a free layer, and data is written and stored as the magnetization direction.
  • the region where the current flows while the word line 50 is located in the AlSiCu layer is determined by the conductivity and thickness of the material of each layer. is there.
  • the region where the current mainly flows in the bit line 51 is the A 1 Si Cu layer portion from the conductivity and the thickness of the material of each layer.
  • the method of using the semiconductor memory device is the same as that of the first embodiment.
  • the arrangement pitch p w word lines 5 0 1. 2 ⁇ m, 0 is word line width. 6 mu m, the arrangement pitch p B bits lines 5 1 1. 6 ⁇ m, bit The line width is 0.8, and the size of the TMR 52 is 0. ⁇ ⁇ ⁇ ⁇ .
  • the distance d w from the region (A 1 Si Cu layer) of the word line 50 where current mainly flows to the free layer of the TMR 52 is about 20 nm.
  • the distance d B between the TMR 5 2 pretend more To bit line 5 of the main current flows regions (A l S i C u layer) is about 2 2 4 nm.
  • the bit line 51 is farther from the free layer than the word line 50, but is less likely to cause disturbance due to the large pitch, and the word line 50 is free. Since the distance from the layer is small, the possibility of disturb is low, and the pitch can be reduced.
  • FIG. 7 a third embodiment will be described with reference to FIGS. 7, 8A, 8B, 8C, and 9.
  • FIG. 7
  • FIG. 7 is a partial plan view of a memory cell portion of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 8A is a cross-sectional view taken along line XX ′ of FIG. B is a cross-sectional view taken along line YY ′ of FIG. 7, and
  • FIG. 8C is a partial cross-sectional view of FIG.
  • FIG. 9 is a schematic circuit diagram of the third embodiment.
  • This semiconductor memory device has 50 word lines (W1, W2, W3), 70 read bit lines (BR1, BR2, BR3, BR4) and 70 write bit lines (BW1, BW 2, BW 3, BW 4) 71, TMR 52, word line control circuit 53, bit line control circuit 54, lead line termination circuit 55, bit line termination circuit 56, discriminator circuit 57, a switching circuit 58, and a reference current generating circuit 72.
  • W1, W2, W3 word lines
  • BR1, BR2, BR3, BR4 read bit lines
  • BW3 bit lines
  • BW1 BW 2 bit line termination circuit
  • FIG. 7 the illustration of the read bit line BR4 and the write bit line BW4 is omitted.
  • the TMR 52 is formed at the intersection of the word line 50 and the read bit line 70 in plan view.
  • the write bit line 71 is formed at a corresponding position almost directly below the read bit line 70 with the insulating film 61 interposed therebetween.
  • One electrode for TMR 52 is connected to word line 50 and the other electrode is connected to read bit line 70. It is.
  • One end of the word line 50 is connected to the word line control circuit 53, and the other end is connected to the word line termination circuit 55.
  • One end of the write bit line 71 is connected to the bit line control circuit 54, and the other end is connected to the bit line termination circuit 56.
  • One end of the read bit line 70 is connected to the bit line control circuit 54, and the other end is connected to the bit line termination circuit 56 and one input of the discrimination circuit 57 via the switching circuit 58. Connected to terminal.
  • the other input terminal of the determination circuit 57 is connected to the output terminal of the reference current generation circuit 72.
  • the word line control circuit 53 has a function of selecting a desired word line 50 and passing a write current, and a function of grounding the desired word line.
  • the bit line control circuit 54 has a function of selecting a desired write bit line 71 and supplying a write current according to data, and a function of selecting a desired read bit line 70 and supplying a write current according to data. It has the function of flowing and the function of disconnecting the desired read bit line.
  • the switching circuit 58 has a function of switching which of the bit line termination circuit 56 and the discrimination circuit 57 is read and connected to the bit line 70.
  • the discrimination circuit 57 compares the current flowing through the connected read bit line with the reference current input from the reference current generation circuit 72, and according to the result of the comparison, “1”, It has the function to output the potential corresponding to "0".
  • a method for manufacturing a semiconductor memory device will be described.
  • elements such as transistors (not shown) and a lower wiring including a write bit line 71 and a lead line 8 composed of a Cu layer (thickness of 300 nm) are formed on a silicon substrate SUB.
  • a silicon oxide film 61 is formed by a plasma CVD method, and is planarized by CMP.
  • a portion of the silicon oxide film 61 that is to be electrically connected to the lower wiring is partially removed by photolithography and dry etching to form a peer hole, and tungsten is buried by CVD.
  • a plug 62 is formed by flattening by CMP so that a silicon oxide film remains 200 nm thick on the write bit line 71.
  • a Ti layer (thickness 10 nm), a TiN layer (thickness 30 nm), an AlCu layer (thickness 30 nm) and a T
  • the a layer is continuously formed by a sputtering method.
  • a NiFe layer (thickness: 5 nm) and an A1 layer (thickness: Is 1. 5 nm) was formed continuously in sputtering evening method, and stored in an oxygen atmosphere to oxidize the A 1 layer to form the A 1 2 0 3 layer.
  • a CoFe layer (2.4 nm in thickness), an IrMn layer (20 nm in thickness), and a Ta layer (100 nm in thickness) are successively formed by a sputtering method.
  • the Photo Li lithography technique and Ionmi-ring technology by Ri T a layer, I r M n layer, C o F e layer, processing the A 1 2 0 3 layer and N i F e layer, TMR 5 2 and the upper An electrode 106 is formed.
  • the Ta layer, the AlCu layer, the TIN layer, and the Ti layer are processed into desired shapes by photolithography technology and dry etching technology, and read bit lines 7 are formed. 0 and a lead 9 are formed.
  • a silicon oxide film 63 was formed to a thickness of 300 nm on the entire surface by sputtering, flattened by CMP, and the Ta layer on the TMR 52 became 50% thick. It should be about nm thick.
  • the silicon oxide film 63 connected to the readout line 9 in the same layer as the read bit line 70 is removed by photolithography and dry etching to form a via hole 64, and then the Ti layer is formed. (Thickness 0.2 nm), TiN layer (0.2 nm thickness), AlCu layer (thickness 30 nm) and TiN layer (5 nm thickness) are successively formed by sputtering. Then, a word line 50 is formed by photolithography and dry etching.
  • the word line (W 2) 50 is electrically connected via a via hole 64 to a lead line 9 formed on the same plane as the read bit line 70.
  • the lead wire 9 is electrically connected to a lead wire 8 formed on the same plane as the write bit line 71 via a plug 62.
  • the NiFe layer becomes a free layer, and data is written and stored as the magnetization direction.
  • the region where the current mainly flows in the word line 50 is the A 1 Cu layer portion due to the conductivity and thickness of the material of each layer.
  • the region where the current mainly flows in the read bit line 70 is the AlCu layer portion from the conductivity and the thickness of the material of each layer.
  • the vertical relationship between the read bit line 70 and the write bit line 71 and the word line 50 with respect to the TMR 52 may be reversed. That is, the word line 50, the TMR 52, the read bit line 70, and the write pit line 71 may be arranged in this order on the substrate.
  • the vertical relationship between the read bit line 70 and the write bit line 71 may be reversed.
  • the order of the layer configuration of the TMR 52 may be reversed. I don't know. However, the distance from the free layer of the TMR 52 to the region where the current mainly flows through the word line 50 and the distance from the free layer of the TMR 52 to the region where the current mainly flows through the write bit line 71 Is maintained as described above.
  • This semiconductor storage device constitutes a non-volatile memory using a TMR as a storage element (cell).
  • a TMR 52 is a rectangle having a long side in the write bit line width direction in a plan view. Due to this shape anisotropy, the current magnetic field of the write bit line 71 is large. Changes the magnetization state.
  • the switching circuit 58 connects the read bit line 70 and the bit line termination circuit 56. Connecting. A current flows through the lead line W1 by the word line control circuit 53, and the write line BW1 and the read bit line BR1 correspond to the data line by the bit line control circuit 54. When a current flows in the direction, a synthetic magnetic field is applied to the TMR 52 at the intersection, and the free layer is magnetized according to the current direction of the bit line. Even after the current is stopped, the direction of magnetization of the free layer is maintained because the free layer has shape anisotropy.
  • the read bit line BR 1 is disconnected by the bit line control circuit 54 and connected to the discrimination circuit 57 by the switching circuit 58. Then, the word line W 1 is grounded. The other word lines have the same potential as the potential of the constant voltage source that supplies current to the TMR cell C 1 of the discriminating circuit 57. Since the resistance of the TMR 52 at the intersection of the word line W 1 and the read bit line BR 1 changes according to the direction of magnetization, the amount of current flowing into the read bit line BR 1 differs.
  • the discrimination circuit 57 can determine the direction of magnetization by comparing with the reference current value of the reference current generation circuit 72, and can read the written data.
  • the arrangement pitch p w of the word lines 50 is 0.6 m
  • the word line width is 0.3 ⁇ m
  • the arrangement pitch p B of the write bit lines 71 and the read bit lines 70 is 0.8 m
  • the write bit line width and the read bit line width are 0.5 m
  • the TMR size is 0.25 / zmXO.45 ⁇ um.
  • the distance d w from the region where the current mainly flows through the word line 50 (the AlCu layer) to the free layer of the TMR 52 is 74 nm.
  • the distance d B between the TM R 5 2 of the free layer and the write bit line 71 is approximately 2 9 0 nm.
  • the write bit line 71 is farther from the free layer than the word line 50, but is less likely to cause disturb due to its large pitch. In the case of 0, since the distance from the free layer is small, the possibility of disturb is low, and the pitch can be reduced. Further, in the structure of this embodiment, a material and a structure through which an electric current can easily flow can be set for the write bit line 71, and a high quality TMR 52 within the range of a readable resistance can be set for the read bit line 70. There is an advantage that a structure and a material that are advantageous for formation can be set.
  • FIG. 10 Next, a fourth embodiment will be described with reference to FIG. 10, FIG. 11A, FIG. 11B, and FIG. 11C.
  • FIG. 10 is a partial plan view of a cell array portion of a semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 11A is a cross-sectional view taken along line XX ′ of FIG.
  • FIG. 11B is a cross-sectional view taken along line YY ′ of FIG. 10
  • FIG. 11C is a partial cross-sectional view of FIG.
  • the circuit configuration of this semiconductor memory device is the same as that of the third embodiment shown in FIG.
  • a method for manufacturing the semiconductor memory device according to the present embodiment will be described.
  • a silicon oxide film 61 is formed by a plasma CVD method and then formed by a CMP method. Flatten.
  • the silicon oxide film 61 that is to be electrically connected to the lower wiring is partially removed using photolithography and dry etching techniques, and after tungsten is buried by CVD, it is planarized by CMP again.
  • the plug 62 is formed while leaving the silicon oxide film at a thickness of 200 nm.
  • a Ti layer (10 nm thick), a TiN layer (30 nm thick), an A1 layer (30 nm thick) and a Ta layer for forming the read bit line 70 are formed. (50 nm) is deposited continuously by the sputtering method.
  • a FeMn layer (10 nm thick), a CoFe layer (2.4 nm thick), and an AI layer (1.5 nm thick) for forming TMR 52 on the entire surface ) was formed sequentially by sputtering, and stored in an oxygen atmosphere to oxidize the a 1 layer to form the a 1 2 0 3 layer.
  • the NiFe layer (thickness 5 nm) and the Ta layer (thickness 10 0 nm) is formed continuously by the sputtering method.
  • T a layer by the Photo Li lithography technique and Ionmi-ring technology N i F e layer, A 1 2 ⁇ three layers, C o F e layer and F e M n layer processing the TMR 5 2 and the upper electrode 1 0 Form 6.
  • the Ta layer, the A1 layer, the TiN layer, and the Ti layer are processed by photolithography and dry etching, and the read bit lines 70 and Form a lead line 9.
  • a silicon oxide film 63 is formed to a thickness of 300 nm on the entire surface by a sputtering method, the surface is planarized by CMP, and the Ta layer on the TMR 52 is formed. On the surface.
  • the silicon oxide film 63 connected to the readout bit line 70 on the same layer as the readout bit line 70 is removed by photolithography and dry etching to form a via hole 64.
  • the i-layer (thickness 2 nm), the TiN layer (thickness 3 nm), the A1 layer (thickness 200 nm) and the TiN layer (thickness 5 nm) are continuously formed by the sputtering method.
  • a lead line 50 is formed by photolithography technology and dry etching technology.
  • the lead line (W 2) 50 is electrically connected via a via hole 64 to a lead line 9 formed on the same plane as the read bit line 70.
  • the lead wire 9 is electrically connected to the lower wiring through a plug 62.
  • a silicon oxide film 66 is formed and flattened so that the thickness on the word line 50 becomes 190 nm, and then a Ti layer (thickness 3 nm), The iN layer (thickness 2 nm), the A1SiCu layer (thickness 300 nm) and the TiN layer (thickness 5 nm) are formed continuously by the sputtering method, and the photolithography is performed.
  • the write bit line 71 is formed by patterning using lithography technology and dry etching technology.
  • the NiFe layer becomes a free layer, and data is written and stored as the direction of magnetization.
  • the region where the current mainly flows in the word line 50 is the A1 layer portion due to the conductivity and thickness of the material of each layer.
  • the region where the current mainly flows in the write bit line 71 is the AlSiCu layer portion from the conductivity and the thickness of the material of each layer.
  • the region where the current mainly flows in the read bit line 70 is the A1 layer portion from the conductivity and thickness of the material of each layer.
  • TMR 5 between write bit line 71 and word line 50 and read bit line 70
  • the upper / lower relationship with respect to 2 may be reversed. That is, the write bit line 71, the word line 50, the TMR 52 and the read bit line 70 may be arranged in this order on the substrate. The order of the layer configuration of the TMR 52 may be reversed.
  • the method of using this semiconductor memory device is the same as that of the third embodiment. However, in order to apply a write magnetic field of the same direction to the TMR 52 during writing, the current flowing through the write bit line 71 and the read bit line 7 Control is performed by the bit line control circuit 54 so that the current flowing to 0 is reversed.
  • the arrangement pitch p w word lines 5 0 0. 6 ⁇ m, word line width 0. 3 m, arrangement pitch p B of the write bit line 71 and the read bit line 7 0 0.8 m, the write bit line width and the read bit line width are 0.5 wm, and the size of TMR is 0.25 iimX 0.45 / _ ⁇ .
  • the distance d w from the region (A1 layer) where the current mainly flows through the word line 50 to the free layer of the TMR 52 is about 105 nm.
  • the distance d B of TMR 5 2 of the free layer and the realm of the current mainly flows in the write bit line 71 and (A l S i C u layer) is about 5 0 5 nm.
  • the write bit line 71 is farther from the free layer than the word line 50, but the pitch is large, so that the possibility of disturb is low, and Since the distance of the line 50 from the free layer is small, the possibility of disturb is low, and the pitch can be reduced.
  • the write bit line 71 can be made of a material and a structure through which an electric current can easily flow, and the read bit line 70 can be made of a high quality TMR 52 within a resistance range that allows reading.
  • the wiring that is farther from the magnetoresistive element is set as a bit line or a write bit line, and the wiring that is closer is a word line. Can be set. This makes it possible to reduce the pitch of the word line, It is possible to provide a semiconductor memory device which suppresses an evening and has a high integration degree.

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Description

明細 : 半導体記憶装置 技術分野 ：
本発明は、 半導体記憶装置に関し、 特に トンネル磁気抵抗 （Tunneling Magn eto-resistance) 素子 （以下、 TMRという） をメモリセルとして用いた半導体 記憶装置に関するものである。 背景技術 ：
2つの強磁性体層間に薄い絶縁バリァを挟み強磁性体層の磁化の状態によつて 変化する トンネル電流をメモリ ビッ 卜として利用する TMRを トランジスタと共 に集積化した半導体記憶装置は、 低電圧駆動にて高速動作が可能な高集積化不揮 発性メモリを実現できるものとして大きな期待がかけられている。
図 1 2に、 2000 IEEE International Solid-State Circuits Conference DIG
EST OF TECHNICAL PAPERS (p p .128— 129)で報告された T M Rの例を示す。 図 1 2では、 F e M nで形成された反強磁性体層 （厚さ 1 0 nm) 1 0 1、 C o F eで形成されたピン層 （厚さ 2. 4 n m) 1 0 2、 Α 1 2Ο 3で形成された トン ネル絶縁層 1 0 3、 及び N i F eで形成されたフリー層 （厚さ 5 nm) 1 0 4が 積層されている。 反強磁性体層 1 0 1 とフリ一層 1 0 4との間に電圧を印加でき るように、 TMRには導体配線 （下部電極及び上部電極） が接続されている。 ピ ン層 1 0 2の磁化は、 反強磁性体層 1 0 1によ りある方向に固定される。 フリー 層 1 04は、 ある方向に磁化し易いように形成されており、 その磁化方向は、 外 部から磁場を印加することにより変化させることができる。 膜面内の水平方向の うち、 磁化し易い方向を容易軸と呼び、 この容易軸に垂直で磁化し難い方向を困 難軸と呼ぶ。 フ リー層 1 0 4とピン層 1 0 2 との間に電圧を印加すると トンネル 絶縁層 1 0 3を通して電流が流れるが、 フリ一層 1 0 4の磁化の向きとピン層 1 0 2の磁化の向きの関係により抵抗値が変化する。 すなわちフリ一層 1 0 4とピ ン層 1 0 2とで磁化の向きが同じ場合には抵抗値が低くなり反対向きの場合は抵 抗値が高くなる。 ' 次に、 図 1 3を用いて、 T M Rを不揮発性メモリ の記憶素子として用いた従来 例を示す。 この例は、 上述の文献で報告されたものである。 この例では水平面内 でアレイ状に配置された TMR 1 0 7の上下に、 1対の配線が設置される。 これ らの配線は、 互いに直交する方向に延びており、且つ交差している。 この交差は、 実際に交わるものではなく、 水平面に投影した場合に交わるようなものである。 一方の配線としての上部配線 （ビッ ト線となる） 1 0 8は不図示の導体層を介し て TMR 1 0 7のフリー層と接続されており、 他方の配線としての下部配線 （書 き込みワー ド線となる） 1 1 1は、 TMR 1 0 7の下方に位置する第 3の配線 1 0 9の下方に位置している。 TMR 1 0 7の反強磁性体層は、 不図示の導体層を 介して第 3の配線 1 0 9 と接続されており、 該第 3の配線 1 0 9は下方の半導体 基板に形成された トランジスタ 1 1 0の ドレインに接続されている。 2つの配線 1 0 8、 1 1 1にそれぞれ電流を流すことで、 これら配線の交差点近傍に合成磁 場を発生させ、電流の向きによりフリー層の磁化の向きを設定する。これによ り、 TMR 1 0 7の抵抗値を変化させることができ、 データ書き込みがなされる。 デ —夕の読み出しは、 読み出す TMR 1 0 7に接続された トランジスタ 1 1 0を読 み出しワー ド線 1 1 2によりオン状態にし、 上部配線 1 0 8から TMR 1 0 7に 電圧を印加し、この時に流れる電流で T MRの抵抗値を評価することにより行う。 上述した従来の半導体記憶装置では、 磁気抵抗素子がヮード線より ビッ ト線に 近い位置に配置されている。 この場合、 メモリアレイの高集積化が図れないとい う問題がある。 これについて以下に説明する。
磁気抵抗素子は、 前述のようにフリー層に磁化し易い方向となる容易軸を 1つ 持たせる （つまり一軸異方性を持たせる） ために、 水平面内の形状が一軸方向に 長い形状たとえば長方形となるようにすることが一般的である。 この場合、 ほぼ 長辺方向が容易軸となるので、 ビッ ト線で磁化の向きを制御するためにはビッ ト 線をこの長辺とほぼ直角の方向に配置する。 これに対し、 ワー ド線は、 ビッ ト線 とほぼ直角に配置される。 ここで各配線と磁気抵抗素子との距離に着目する。 図 1 3に示すように、 従来例では T M R 1 0 7 とビッ ト線 （ 1 0 8 ) とが近接して 配置されている。 これに対して、 TMR 1 0 7と書き込みワー ド線 （ 1 1 1 ) と の間には、 トランジスタと接続される第 3の配線 1 0 9 と、 この第 3の配線 1 0 9と書き込みワー ド線 （ 1 1 1 ) とを絶縁する不図示の層間絶緣膜とが介在して いる。 このため T M R 1 0 7 と書き込みワー ド線 （ 1 1 1 ) とは、 これら第 3 の 配線 1 0 9及び層間絶縁膜の厚さ分だけ離れて配置されていることになる。
ここで集積化を考える。 集積化を妨げる一つの要因として、 隣接セルに書き込 みを行う場合に発生するディスターブ現象がある。 これはワー ド線ゃビッ ト線に 電流を流してセルに書き込みを行った場合、 その配線が発生する磁場により隣接 セルに磁化状態として書き込まれていたデ一夕が壊される現象である。 この現象 は、 磁気抵抗素子とそれに本来書き込みを行うべき配線との距離の関係及び磁気 抵抗素子と隣接セルのための配線との距離の関係が影響する。 すなわち、 配線同 士のピッチが狭いほど、 また磁気抵抗素子と書き込み配線 （ワー ド線、 ビッ ト線） との距離が離れているほど、 磁気抵抗素子にとって自己の書き込み配線と隣接素 子の書き込み配線との区別がつきにく くなるため、 ディスターブの可能性が高く なる。 従来例では、 ワー ド線と磁気抵抗素子との距離が大きいため、 ワー ド線に よるディス夕一ブが起こりやすく、 ワー ド線同士のピッチを小さく して集積化し よう とする際にディスターブを抑制する観点からの制限を受けることになる。 ま たピッ ト線同士のピッチを小さく しょう とした場合、 従来例ではビッ ト線と磁気 抵抗素子とは近接して配置されているためディスターブ発生の可能性は低くなる, しかし、 ビッ ト線の幅方向が磁気抵抗素子の長辺方向と同一になっているためピ ツチを小さくできない。
このためワー ド線及ぴビッ ト線ともに密な配置にすることが困難であり、 集積 化が難しいという問題があった。 発明の開示 ：
本発明の目的は、 磁気抵抗素子と、 ワー ド線及びビッ ト線などの配線との配置 を最適化することにより、 磁気抵抗素子を高密度に配置できる半導体記録装置を 提供することにある。
本発明によれば、 以上の如き目的を達成するものとして、
互いに非平行な第 1系統の配線と第 2系統の配線とが交差するように配置され ており、 前記第 1系統の配線と前記第 2系統の配線とが交差する部分に対応して 記憶素子としての磁気抵抗素子が配置されており、 該磁気抵抗素子は前記交差す る部分の前記第 1系統の配線を流れる電流の向きに応じて磁化の向きが変化する フ リ一磁性体層を備えている半導体記憶装置において、
前記フリ一磁性体層から前記第 1系統の配線までの距離は前記フリ一磁性体層 から前記第 2系統の配線までの距離よ り大きいことを特徴とする半導体記憶装置 が提供される。
本発明の一態様においては前記磁気抵抗素子は前記第 1 系統の配線と前記第 2 系統の配線との間に配置されている。 本発明の一態様においては、 前記磁気抵抗 素子と前記第 1 系統の配線との間に前記第 2系統の配線が位置する。
本発明の一態様においては、 前記第 2系統の配線の幅は前記第 1系統の配線の 幅より小さい。
本発明の一態様においては、 前記フ リー磁性体層は前記磁気抵抗素子の一方の 面の近く に位置しており、 前記第 2系統の配線は前記磁気抵抗素子に対してその 前記一方の面に対向する側に配置されている。 本発明の一態様においては、 前記 フ リ一磁性体層は前記磁気抵抗素子の一方の面の近く に位置しており、 前記第 2 系統の配線は前記磁気抵抗素子に対してその前記一方の面とは反対側の面に対向 する側に配置されている。
本発明の一態様においては、 前記第 1 系統の配線及び前記第 2系統の配線は、 それぞれ所定の繰り返しピッチで配置されており、 前記第 1 系統の配線の繰り返 しピッチの方が前記第 2系統の配線の繰り返しピッチより大きい。
本発明の一態様においては、 前記磁気抵抗素子は 1軸方向に長い形状を有し、 特に前記第 1 系統の配線の方向よ り前記第 2系統の配線の方向に長い形状を有す る。
本発明の一態様においては、 前記第 1 系統の配線がビッ ト線であり、 前記第 2 系統の配線がワード線である。
本発明の一態様においては、 前記第 1 系統の配線が書き込みビッ ト線であり、 前記第 2系統の配線がワー ド線であり、 前記第 1系統の配線及び前記第 2系統の 配線とは別に前記第 1 系統の配線と同一方向の読み出しビッ ト線を有する。 本発 明の一態様においては、 前記書き込みビッ ト線と前記読み出しビッ ト線との双方 に書き込みのための電流を供給するよう制御するビッ ト線制御回路を備えている = 本発明の一態様においては、 前記読み出しビッ ト線は、 前記磁気抵抗素子に対し て前記書き込みビッ ト線と同一の側に配置されている。 本発明の一態様において は、 前記読み出しビッ ト線は、 前記磁気抵抗素子に対して前記書き込みビッ ト線 と反対の側に配置されている。
本発明の一態様においては、 前記磁気抵抗素子は前記フリー磁性体層と、 トン ネル絶縁層と、ピン磁性体層と反強磁性体層とをこの順に積層したものからなる。 本発明の一態様においては、 前記第 1系統の配線は複数の第 1 系統配線構成層 からなり、 前記フリ一磁性体層から前記第 1系統の配線までの距離は前記フ リ一 層から前記第 1 系統配線構成層のうちで主に電流が流れる層までの距離である。 本発明の一態様においては、 前記第 2系統の配線は複数の第 2系統配線構成層か らなり、 前記フリ一磁性体層から前記第 2系統の配線までの距離は前記フリ一層 から前記第 2系統配線構成層のうちで主に電流が流れる層までの距離である。 本発明の一態様においては、 前記磁気抵抗素子には非線形特性を持つ抵抗素子 が直列に接続されている。
以上のような本発明においては、 第 1 系統の配線及び第 2系統の配線のうち、 磁気抵抗素子のフリ一磁性体層からの距離が大きい方の配線を幅及び配置ピッチ の比較的大きな配線であるビッ ト線または書き込みビッ ト線とし、 磁気抵抗素子 のフリ一磁性体層からの距離が小さい方の配線を幅及び配置ピツチの比較的小さ な配線であるワー ド線とすることで、 ディスターブを抑制しつつワー ド線の配置 ピッチを従来よ り小さくすることが可能になる。 これによ り、 記憶セルの高密度 配置が可能になり、 高集積化による半導体装置の小型化及ぴ大容量化が可能にな る。 図面の簡単な説明 ：
図 1 は、 本発明の第 1 の実施形態に係る半導体記憶装置のメモリセルアレイ部 の部分平面図である。
図 2 Aは、 図 1 の； X— X ' 線での断面図である。
図 2 Bは、 図 1 の Y— Y ' 線での断面図である。
図 2 Cは、 図 1 の部分断面図である。
図 3 は、 本発明の第 1 の実施形態の回路概要図である。
図 4は、 本発明の第 1 の実施形態に係る T M Rの断面図である。
図 5 は、 本発明の第 2の実施形態に係る半導体記憶装置のメモリセルアレイ部 の部分平面図である。
図 6 Aは、 図 5の X— X ' 線での断面図である。
図 6 Bは、 図 5の Y— Y ' 線での断面図である。
図 6 Cは、 図 5の部分断面図である。
図 7は、 本発明の第 3の実施形態に係る半導体記憶装置のメモリセルアレイ部 の部分平面図である。
図 8 Aは、 図 7の X— X ' 線での断面図である。
図 8 Bは、 図 7の Y - Y ' 線での断面図である。
図 8 Cは、 図 7の部分断面図である。
図 9は、 本発明の第 3の実施形態の回路概要図である。
図 1 0は、 本発明の第 4の実施形態に係る半導体記憶装置のメモリセルアレイ 部の部分平面図である。
図 1 1 Aは、 図 1 0の X— X' 線での断面図である。
図 1 1 Bは、 図 1 0の Y— Y ' 線での断面図である。
図 1 1 Cは、 図 1 0の部分断面図である。
図 1 2は、 従来の半導体記憶装置に用いる TMRの断面図である。
図 1 3は、 従来の半導体記憶装置の概略斜視図である。 発明を実施するための最良の形態 ：
次に、 本発明の実施の形態を図面を参照して詳細に説明する。
[第 1の実施形態]
図 1は、 本発明の第 1の実施形態の半導体記憶装置のメモリセルアレイ部の部 分平面図であり、 図 2 Aは、 図 1の X— X ' 線での断面図であり、 図 2 Bは、 図 1の Y— Y ' 線での断面図であり、 図 2 Cは、 図 1の部分断面図である。 図 3は、 第 1の実施形態の回路概要図である。
この実施形態の半導体記憶装置は、 ワー ド線 （W l、 W2、 W 3 ) 5 0、 ビッ ト線 （B l、 B 2、 B 3、 B 4 ) 5 1、 TMR (C I ) 5 2、 ワード線制御回路 5 3、 ビッ ト線制御回路 5 4、 ヮー ド線終端回路 5 5、 ビッ ト線終端回路 5 6、 判別回路 5 7、 切り替え回路 5 8、 及ぴ参照電圧発生回路 5 9を有する。 図 1で は、 ビッ ト線 B4の図示が省略されている。 TMR 5 2は、 図 1 に示されるよう に、 平面図で見てワー ド線 5 0とビッ ト線 5 1 との交差部に形成される。 図 4に T M R 5 2の部分の断面図を示す。 TMR 5 2は、 下部電極 1 0 5及び上部電極 1 0 6の間に配置されており、 反強磁性体層 1 0 1、 ピン層 （強磁性体層） 1 0 2、 トンネル絶縁層 1 0 3及びフ リー層 （強磁性体層） 1 0 4が積層されてなる ものである。 フリー層 1 04は上部電極 1 0 6に接しており、 反強磁性体層 1 0 1は下部電極 1 0 5に接している。 上部電極 1 0 6は、 ワー ド線 5 0に接してお り、 ワード線の一部を構成していてもよい。 下部電極 1 0 5は、 ビッ ト線 5 1に 接続されており、 ビッ ト線の一部を構成していてもよい。 このように、 TMR 5 2のための上部電極及び下部電極とく に下部電極は、 それらに接続される配線の 一部を構成してもよい （以下の実施形態においても同様）。
図 2 A、 図 2 B、 図 2 C及び図 3に示すように、 TMR 5 2のための一方の電 極 （上部電極） 1 0 6はワー ド線 5 0に接続され、 もう一方の電極 （下部電極） はビッ ト線 5 1に接続される。 特に、 本実施形態では、 下部電極 1 0 5はビッ ト 線 5 1 の一部を構成している。 図 3に示すように、 ワー ド線 5 0の一方端はヮ一 ド線制御回路 5 3に接続され、 他方端はワー ド線終端回路 5 5に接続される。 ビ ッ ト線 5 1の一方端はビッ ト線制御回路 5 4に接続され、 他方端は切り替え回路 5 8を介してビッ ト線終端回路 5 6.と判別回路 5 7の一方の入力端子とに接続さ れる。 判別回路 5 7のもう一方の入力端子は、 参照電圧発生回路 5 9の出力端子 と接続される。
ワー ド線制御回路 5 3は、 所望のワー ド線を選択し、 書き込み電流を流す機能 と、 読み出し電圧を印加する機能とを持つ。 ピッ ト線制御回路 5 4は、 所望のビ ッ ト線を選択し、 データに応じた書き込み電流を流す機能と、 ビッ ト線を切り離 す機能とを持つ。 切り替え回路 5 8は、 ビッ ト線終端回路 5 6 と判別回路 5 7 と のどち らをビッ ト線 5 1 と接続するかを切り替える機能を持つ。判別回路 5 7は、 接続されたビッ ト線の電位と参照電圧発生回路 5 9から入力される参照電位との 比較を行い、 その比較の結果に応じてデータの " 1 "、 " 0 " に相当する電位を出 力する機能を持つ。 判別回路 5 7は、 ビッ ト線に流れる電流と参照電流との比較 を行う ものであってもよい。
次に、 本実施形態の半導体記憶装置の製造方法について説明する。 半導体記憶 装置は、 シリ コン基板 S UB上に、 トランジスタ等の素子 （図示しない） や下層 配線 （図示しない） を形成した後、 シリ コン酸化膜 6 1 をプラズマ C V D法によ り形成し、 化学的機械的研磨 （CMP) により平坦化する。 下層配線と電気的に 接続したい部分のシリ コン酸化膜 6 1をフォ ト リ ゾグラフィ技術及びドライエツ チング技術を用いて部分的に除去し、 タングステンを CVDで埋め込んだ後、 再 度 C M Pを行い平坦化して、 プラグ 6 2を形成する。
その後ビッ ト線 5 1及び引き出し線 8を形成するための T i 層（厚さ 1 0 nm) T i N層 （厚さ 3 0 nm)、 A 1層 （厚さ 5 0 nm) 及び T a層 （厚さ 2 0 nm) をスパッ夕法によ り連続して成膜する。
続けて、 TMR 5 2の形成のために F e Mn層（厚さ 2 0 nm)、 C o F e層（厚 さ 2. 4 n m) 及び A 1層 （ 1. 5 nm) をスパッ夕法で連続して成膜した後、 酸素雰囲気中に保管し A 1 層を酸化して A 1 2〇 3層にする。 その後、 N i F e層 (厚さ 5 nm) 及び T a層 （厚さ 4 0 nm) をスパッ夕法により連続して形成す る。
次に、 レジス トを塗布、 ベ一ク、 露光、 現像して、 形成すべき TMRの形状の レジス ト膜を形成する。 その後イオンミ リ ングにより T a層、 N i F e層、 A 1 203層、 C o F e層及ぴ F e Mn層をパターニングして TMR 5 2及び上部電極 1 0 6を形成する。
レジス ト膜を有機溶剤により除去した後、 前述のフォ ト リ ソグラフィ技術によ り、 形成すべきビッ ト線 5 1のパターンのレジス ト膜を形成し、 ドライエツチン グ技術により T a層、 A 1層、 T i N層及び T i層を加工し、 ビッ ト線 5 1 と弓 I き出し線 8とを形成する。
レジス ト膜を有機溶剤で除去した後、 全面に C VD法により シリコン酸化膜 6 3を 3 0 0 n m厚に成膜する。 そして、 CMPにより平坦化し、 TMR 5 2上の T a層が 2 0 nm厚程度残るようにする。 ビッ ト線 5 1 と同層の引き出し線 8に 接続する部分のシリ コン酸化膜 6 3をフォ ト リ ソグラフィ技術及びドライエッチ ング技術により除去してビアホール 6 4を形成した後、 T i層（厚さ 0.2 nm)、 T i N層 （厚さ 0. 2 nm)、 A 1 S i C u層 （厚さ 5 0 n m) 及び T i N層 （厚 さ 5 n m) をスパッタ法により連続して成膜し、 フォ ト リ ソグラフィ技術及びド ライエツチング技術によりパターニングしてワー ド線 5 0を形成する。 ワー ド線 (W 2 ) 5 0は、 ビアホール 6 4を介して、 ビッ ト線 5 1 と同じ平面に形成され た引き出し線 8に電気的に接続される。
本実施形態の TMR 5 2の構造では、 N i F e層がフ リー層となり、 その磁化 の向きとしてデータが書き込まれ、 記憶される。 また、 ワー ド線 5 0の主に電流 が流れる領域は、 各層の材料の導電率及び厚さ等から、 A l S i C u層の部分で ある。 同様に、 ビッ ト線 5 1の主に電流が流れる領域は、 各層の材料の導電率及 び厚さ等から、 A 1 層の部分である。
TM Rを構成する層の成膜前後にァモルファスシリ コンなどの非線形抵抗を持 つ材料からなる層やそれを含む積層構造を形成することで、 TMRに非線形特性 を持たせることもできる （以下の実施形態でも同様）。
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、 TMRを 憶素子とした不揮発性メモリ を構成している。 各 TMR 5 2は、 図 1 に示されているように、 平面図においてビッ ト線幅方向に長辺を持つ長方形であ り、 この形状異方性のためビッ ト線 5 1の電流磁場により磁化状態が変化する。 まず、 データの書き込みについて説明する。 ビッ ト線 B 1 とワード線 W 1 との 交差部に形成されたセル C 1 (TMR) にデータを書き込む場合、 まず切り替え 回路 5 8により ビッ ト線 5 1 とビッ ト線終端回路 5 6 とを接続する。 ヮ一 ド線制 御回路 5 3により ワー ド線 W 1に電流を流し、 ビッ ト線制御回路 54により ビッ ト線 B 1にデータに相当する向きの電流を流すと、 交差点にあるセル C 1の T M R 5 2には合成磁場が印加され、 ビッ ト線 5 1の電流の向きに従ってフリ一層-が 磁化される。 電流を止めた後も、 フリ一層の形状異方性により該フリ一層の磁化 の向きは保持される。
次に、 データの読み出しについて説明する。 ビッ ト線 B 1をビッ ト線制御回路 5 4から切り離し、 また切り替え回路 5 8により ビッ ト線 B 1 を判別回路 5 7に 接続する。 ，ワー ド線 W 1 に 0. 5 V程度の電圧を印加する。 その他の配線は、 接 地する。 ワード線 W 1 とビッ ト線 B 1 との交差点にある TMR 5 2は、 フ リー層 の磁化の向きに応じて抵抗値が変わるため、 ビッ ト線 B 1の電位上昇速度がフリ 一層の磁化の向きに応じて異なる。 1 0 0 n s経過後、 判別回路 5 7により、 回 路設計時に設定した参照電圧発生回路 5 9から出力される参照電圧と比較するこ とで上記磁化の向きを判別し、書き込まれていたデータを読み出すことができる。 参照電圧は、 メモリセル製造後、 セルの抵抗値を測定し、 その値に基づいて決定 される。 この決定された値を参照電圧発生回路 5 9 に記憶させてもよい。 また、 上記磁化の向きの判別の方法としては、 前述の読み出したビッ ト線電位を記憶し ておき、 読み出したセルに既知のデータを書き込み、 再度読み出したときのビッ ト線電圧と比較する方法や、 別セルに相補データを書き込み、 そのセルの出力ビ ッ ト線電位と比較しその大小からデータを判別する方法などがある。
この実施形態では、 ワード線 5 0 の配置ピッチ p wは 0 . 6 m、 ワー ド線幅 は 0 . 3 μ m、 ビッ ト線 5 1 の配置ピッチ p Bは 0 . 8 m、 ビッ ト線幅は 0 . 5 τα, T M R 5 2のサイズは 0 . 2 5 / m X O . 4 5 ^ mである。 ワー ド線 5 0 の主に電流が流れる領域 （A l S i C u層） から T M R 5 2のフリ一層までの 距離 d wは 2 0 n m程度となる。 ビッ ト線 5 1 の主に電流が流れる領域 （A 1 層） から T M R 5 2のフリー層までの距離 d Bは 4 4 n m程度である。 このようにビ ッ ト線 5 1 は、 ワード線 5 0 に比べて、 フリ一層からの距離が大きいが、 ピッチ が大きいためディスターブを発生させる可能性は低く、 またワー ド線 5 0は、 フ リ一層からの距離が小さいためディ スターブを発生させる可能性は低く、 ピッチ を小さくすることができる。
[第 2 の実施形態]
次に、 図 5、 図 6 A、 図 6 B及び図 6 Cを参照して第 2 の実施形態を説明する。 図 5は、 本発明の第 2の実施形態に係る半導体記憶装置のセルアレイ部の部分 平面図であり、 図 6 Aは、 図 5の X— X ' 線での断面図であり、 図 6 Bは、 図 5 の Y— Y ' 線での断面図であり、 図 6 Cは、 図 5の部分断面図である。 この半導 体記憶装置の回路構成は図 3 に示される第 1 の実施形態のものと同じである。 次に、 本実施形態の半導体記憶装置の製造方法について説明する。 半導体記憶 装置は、 シリ コン基板 S U B上に、 トランジスタ等の素子 （図示しない） や下層 配線 （図示しない） を形成した後、 シリ コン酸化膜 6 1 をプラズマ C V D法によ り形成し、 C M Pにより平坦化する。 下層配線と電気的に接続したい部分のシリ コン酸化膜 6 1 をフォ トリ ソグラフィ技術及びドライエッチング技術を用いて部 分的に除去してビアホールを形成し、 タングステンを C V Dで埋め込んだ後、 再 度 C M Pを行い平坦化して、 プラグ 6 2 を形成する。
その後ワー ド線 5 0及び引き出し線 9 を形成するための T i 層（厚さ 1 0 n m)、 T i N層 （厚さ 3 0 n m)、 A 1 S i C u層 （厚さ 5 0 n m) 及び T a層 （厚さ 2 0 n m) をスパッタ法により連続して成膜する。
続けて、 TMR 5 2の形成のための N i F e層（厚さ 5 nm)、 A 1層 （厚さ 1 ,
5 n m) をスパッ夕法で連続して成膜した後、 プラズマ酸化により A 1 層を酸化 して A 1 203層を形成する。 その後、 C o F e層 （厚さ 2. 4 nm)、 I r Mn 層 （厚さ 2 0 n m) 及び T a層 （厚さ l O O nm) をスパッ夕法により連続して 形成する。
フォ トリ ソグラフィ技術及びィオンミ リ ング技術により T a層、 I r Mn層、 C o F e層、 A l 203層及び N i F e層をパターニングして TMR 5 2及び上部 電極 1 0 6を形成する。 レジス ト膜を有機溶剤により除去した後、 フォ ト リ ソグ ラフィ技術及びドライエッチング技術によ り T a層、 A l S i C u層、 T i N層 及び T i 層を加工し、 ワー ド線 5 0と引き出し線 9とを形成する。
レジス ト膜を有機溶剤で除去した後、 全面にスパッ夕法により シリ コン酸化膜
6 3を 4 0 O nm厚に成膜する。 CMPにより TMR 5 2上に 1 0 O nm厚程度 のシリ コン酸化膜 6 3が残るまで平坦化し、 フォ ト リ ソグラフィ技術及びドライ エッチング技術を用いて TMR 5 2上にビアホール 6 4を形成し、 同時にワー ド 線 5 0 と同層の引き出し線 9と接続したい部分にビアホール 6 5を形成する。 ビッ ト線 5 1の形成のための T i層 （厚さ 0. 2 nm)、 T i N層 （厚さ 0. 2 nm)、 A l S i C u層 （厚さ 3 0 0 nm) 及び T i N層 （厚さ 5 nm) をスパッ 夕法により連続して成膜し、 フォ トリ ソグラフィ技術及びドライエツチング技術 によりパターニングしてビッ ト線 （ B 1、 B 2 ) 5 1 を形成する。 ビッ ト線 （ B 2 ) 5 1は、 ビアホール 6 4を介して TMR 5 2に接続されると共に、 ビアホ一 ル 6 5を介してワー ド線 5 0と同じ平面に形成された引き出し線 9に電気的に接 続される。
図 6 A、 図 6 B及び図 6 Cに示すように、 TMR 5 2のための一方の電極 （上 部電極） 1 0 6はビッ ト線 5 1に接続され、 もう一方の電極 （下部電極） はヮ一 ド線 5 0に接続される。 特に、 本実施形態では、 下部電極はビッ ト線 5 1の一部 を構成している。
本実施形態の TMR 5 2の構造では、 N i F e層がフリー層となり、 その磁化 の向きとしてデータが書き込まれ、 記憶される。 また、 ワード線 5 0のまに電流 が流れる領域は、 各層の材料の導電率及び厚さ等から、 A l S i C u層の部分で ある。 同様に、 ビッ ト線 5 1 の主に電流が流れる領域は、 各層の材料の導電率及 び厚さ等から、 A 1 S i C u層の部分である。
この半導体記憶装置の使用方法は第 1 の実施形態と同様である。
この実施形態では、 ワード線 5 0の配置ピッチ p wは 1 . 2 ^ m、 ワー ド線幅 は 0 . 6 μ m、 ビッ ト線 5 1 の配置ピッチ p Bは 1 . 6 μ m、 ビッ ト線幅は 0 . 8 , TMR 5 2のサイズは 0. δ ^απι Χ Ο . である。 ワー ド線 5 0 の 主に電流が流れる領域 （ A 1 S i C u層） から T M R 5 2 のフリ一層までの距離 dwは 2 0 n m程度となる。 TMR 5 2のフリ一層とビッ ト線 5 1 の主に電流が 流れる領域 （A l S i C u層） との距離 d Bは 2 2 4 nm程度である。 このよう にビッ ト線 5 1 は、 ワード線 5 0に比べて、 フ リー層からの距離が大きいが、 ピ ツチが大きいためディスターブを発生させる可能性は低く、 またワー ド線 5 0 は フリー層からの距離が小さいためディ スターブを発生させる可能性は低く、 ピッ チを小さくすることができる。
[第 3 の実施形態]
次に、 図 7、 図 8 A、 図 8 B及び図 8 C及ぴ図 9 を参照して第 3の実施形態を 説明する。
図 7 は、 本発明の第 3の実施形態に係る半導体記憶装置のメモリセル部の部分 平面図であり、 図 8 Aは、 図 7 の X— X ' 線での断面図であり、 図 8 Bは、 図 7 の Y— Y ' 線での断面図であり、 図 8 Cは、 図 7の部分断面図である。 図 9 は、 第 3の実施形態の回路概要図である。
この半導体記憶装置は、 ワー ド線 （W 1 、 W 2、 W 3 ) 5 0、 読み出しビッ ト 線 （B R 1、 B R 2、 B R 3、 B R 4 ) 7 0、 書き込みビッ ト線 （BW 1 、 B W 2、 B W 3、 B W 4 ) 7 1 、 T MR 5 2 , ワー ド線制御回路 5 3、 ビッ ト線制御 回路 5 4、 ヮード線終端回路 5 5、 ビッ ト線終端回路 5 6、 判別回路 5 7、 切り 替え回路 5 8、 及び参照電流発生回路 7 2 を有する。 図 7では、 読み出しビッ 卜 線 B R 4及び書き込みビッ ト線 BW4の図示が省略されている。 TMR 5 2 は、 図 7 に示されるように、 平面図で見てワー ド線 5 0 と読み出しビッ ト線 7 0 との 交差部に形成される。 書き込みビッ ト線 7 1 は、 絶緣膜 6 1 を挟んで読み出しビ ッ ト線 7 0のほぼ真下にて対応位置に形成される。 TMR 5 2 のための片方の電 極はワー ド線 5 0 に接続され、 もう一方の電極は読み出しビッ ト線 7 0 に接続さ れる。 ワード線 5 0の一方端はワー ド線制御回路 5 3に接続され、 もう一方端は ヮー ド線終端回路 5 5に接続される。 書き込みビッ ト線 7 1の一方端はビッ ト線 制御回路 5 4に接続され、 もう一方端はビッ ト線終端回路 5 6に接続される。 読 み出しビッ ト線 7 0の一方端はビッ ト線制御回路 5 4に接続され、 もう一方端は 切り替え回路 5 8を介してビッ ト線終端回路 5 6 と判別回路 5 7の一方の入力端 子とに接続される。 判別回路 5 7のもう一方の入力端子は、 参照電流発生回路 7 2の出力端子と接続される。
ワー ド線制御回路 5 3は、 所望のワー ド線 5 0を選択し、 書き込み電流を流す 機能と、 所望のワー ド線を接地する機能とを持つ。 ビッ ト線制御回路 5 4は、 所 望の書き込みビッ ト線 7 1を選択しデータに応じた書き込み電流を流す機能と、 所望の読み出しビッ ト線 7 0を選択しデータに応じた書き込み電流を流す機能と 所望の読み出しビッ ト線を切り離す機能とを持つ。 切り替え回路 5 8は、 ビッ ト 線終端回路 5 6 と判別回路 5 7 とのどち らを読み出しビッ ト線 7 0と接続するか を切り替える機能を持っている。 判別回路 5 7は、 接続された読み出しビッ ト線 に流れる電流と参照電流発生回路 7 2から入力される参照電流との比較を行い、 その比較の結果に応じてデ一夕の " 1 "、 " 0 " に相当する電位を出力する機能を 持っている。
次に、 半導体記憶装置の製造方法について説明する。 半導体記憶装置は、 シリ コン基板 S UB上に、 トランジスタ等の素子 （図示しない） や C u層 （厚さ 3 0 0 n m) からなる書き込みビッ ト線 7 1及び引き出し線 8を含む下層配線を形成 した後、 シリ コン酸化膜 6 1 をプラズマ C VD法により形成し、 CM Pにより平 坦化する。 下層配線と電気的に接続したい部分のシリ コン酸化膜 6 1をフォ ト リ ソグラフィ技術及びドライエッチング技術を用いて部分的に除去してピアホール を形成し、 タングステンを C VDで埋め込んだ後、 再度 CMPを行い平坦化して 書き込みビッ ト線 7 1上にシリ コン酸化膜が 2 0 0 n m厚残るようにし、 プラグ 6 2を形成する。
その後、 読み出しビッ ト線 7 0を形成するための T i層 （厚さ 1 0 nm)、 T i N層 （厚さ 3 0 nm)、 A l C u層 （厚さ 3 0 nm) 及び T a層 （厚さ 2 0 nm) をスパッタ法により連続して成膜する。
続けて、 TMR 5 2の形成のための N i F e層 （厚さ 5 nm) 及び A 1層 （厚 さ 1. 5 nm) をスパッ夕法で連続して成膜した後、 酸素雰囲気中に保管し A 1 層を酸化して A 1 203層を形成する。 その後、 C o F e層 （厚さ 2. 4 nm)、 I r Mn層 （厚さ 2 0 nm) 及び T a層 （厚さ l O O nm) をスパッタ法によ り 連続して形成する。
フォ ト リ ソグラフィ技術及びイオンミ リ ング技術によ り T a層、 I r M n層、 C o F e層、 A 1 203層及び N i F e層を加工し、 TMR 5 2及び上部電極 1 0 6を形成する。 レジス ト膜を有機溶剤により除去した後、 フォ ト リ ソグラフィ技 術及びドライエッチング技術により T a層、 A l C u層、 T I N層及び T i層を 所望形状に加工し、 読み出しビッ ト線 7 0 と引き出し線 9とを形成する。
レジス ト膜を有機溶剤で除去した後、 全面にスパッタ法により シリ コン酸化膜 6 3を 3 0 0 nm厚に成膜し、 CM Pにより平坦化し、 TMR 5 2上の T a層が 5 0 nm厚程度残るようにする。 読み出しビッ ト線 7 0 と同層の引き出し線 9に 接続する部分のシリ コン酸化膜 6 3をフォ ト リ ソグラフィ技術及びドライエッチ ング技術により除去してビアホール 6 4を形成した後、 T i層（厚さ 0.2 nm)、 T i N層 （厚さ 0. 2 nm)、 A l C u層 （厚さ 3 0 nm) 及び T i N層 （厚さ 5 nm) をスパッタ法により連続して形成し、 フォ ト リ ソグラフィ技術及びドライ エッチング技術によりワード線 5 0を形成する。 ワー ド線 （ W 2 ) 5 0は、 ビア ホール 6 4を介して、 読み出しビッ ト線 7 0と同じ平面に形成された引き出し線 9に電気的に接続される。 また、 引き出し線 9は、 プラグ 6 2を介して、 書き込 みビッ ト線 7 1 と同じ平面に形成された引き出し線 8に電気的に接続される。 本実施形態の TMR 5 2の構造では、 N i F e層がフリー層となり、 その磁化 の向きとしてデータが書き込まれ、 記憶される。 また、 ワー ド線 5 0の主に電流 が流れる領域は、各層の材料の導電率及び厚さ等から、 A 1 C u層の部分である。 同様に、 読み出しビッ ト線 7 0の主に電流が流れる領域は、 各層の材料の導電率 及び厚さ等から、 A l C u層の部分である。
読み出しビッ ト線 7 0及ぴ書き込みピッ ト線 7 1 とワード線 5 0 との TMR 5 2に対する上下関係は逆であってもかまわない。即ち、基板上に、 ワー ド線 5 0、 TMR 5 2、 読み出しビッ ト線 7 0及び書き込みピッ ト線 7 1がこの順に配置さ れていてもよい。 また、 読み出しビッ ト線 7 0 と書き込みビッ ト線 7 1 との上下 関係は逆であってもかまわない。 また、 T M R 5 2の層構成の順番が逆でもかま わない。 但し、 T M R 5 2 のフリー層からワー ド線 5 0の主に電流が流れる領域 までの距離と、 T M R 5 2のフリー層から書き込みビッ ト線 7 1 の主に電流が流 れる領域までの距離との大小関係を上記のように維持する。
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、 TMRを記憶素子 （セル） とした不揮発性メモリ を構成している。 各 TMR 5 2 は、 図 7 に示されているように、 平面図において書き込みビッ ト線幅方向に長辺 を持つ長方形であり、 この形状異方性のため書き込みビッ ト線 7 1 の電流磁場に より磁化状態が変化する。
データの書き込みについて説明する。 ワー ド線 W 1 と書き込みビッ ト線 B W 1 との交差部に形成された TMRセル C 1 に書き込む場合、 まず切り替え回路 5 8 により読み出しビッ ト線 7 0 とビッ ト線終端回路 5 6 とを接続する。 ワー ド線制 御回路 5 3 により ヮ一 ド線 W 1 に電流を流し、 ビッ ト線制御回路 5 4 により書き 込みビッ ト線 B W 1 と読み出しビッ ト線 B R 1 とにデ一夕に相当する向きの電流 を流すと、 交差点にある TMR 5 2 には合成磁場が印加され、 ビッ ト線の電流の 向きに従ってフリー層が磁化される。 電流を止めた後も、 フリー層には形状異方 性があるため該フリ一層の磁化の向きは保持される。 尚、 読み出しビッ ト線 7 0 には電流を流さずに、 書き込みビッ ト線 7 1 の電流のみで書き込んでもよい。 次に、 データの読み出しについて説明する。 読み出しビッ ト線 B R 1 を、 ビッ ト線制御回路 5 4 により切り離し、 切り替え回路 5 8 により判別回路 5 7 に接続 する。 そして、 ワー ド線 W 1 を接地する。 その他のワー ド線は、 判別回路 5 7の TMRセル C 1 に電流を供給する定電圧源の電位と同電位とする。 ワー ド線 W 1 と読み出しビッ ト線 B R 1 との交差点にある TMR 5 2は、 磁化の向きに応じて 抵抗値が変わるため、 読み出しビッ ト線 B R 1 に流れ込む電流量が異なる。 判別 回路 5 7 によ り参照電流発生回路 7 2 の参照電流値と比較することで磁化の向き を判別し、 書き込まれていたデータを読み出すことができる。
この実施形態では、 ワー ド線 5 0の配置ピッチ p wは 0. 6 m、 ワード線幅 は 0. 3 μ m、 書き込みビッ ト線 7 1及び読み出しビッ ト線 7 0の配置ピッチ p Bは 0. 8 m、 書き込みビッ ト線幅及び読み出しビッ ト線幅は 0. 5 m、 T MRのサイズは 0 . 2 5 /zmX O . 4 5 <u mである。 ワー ド線 5 0の主に電流が 流れる領域 （A l C u層） から TMR 5 2のフリー層までの距離 dwは 7 4 n m 程度となる。 TM R 5 2 のフリー層と書き込みビッ ト線 7 1 との距離 d Bは 2 9 0 n m程度である。このように書き込みビッ ト線 7 1 は、ワード線 5 0 に比べて、 フリー層からの距離が離れているが、 ピッチが大きいためディスターブ発生を発 生させる可能性は低く、 またワー ド線 5 0 は、 フリー層からの距離が小さいため ディスターブを発生させる可能性は低く、 ピッチを小さくすることができる。 また、 この実施形態の構造においては、 書き込みビッ ト線 7 1 には電流を流し 易い材料及び構造を設定でき、 読み出しビッ ト線 7 0 には読み出しができる抵抗 範囲内において良質な T M R 5 2 の形成に有利な構造及び材料を設定できるとい う利点がある。
[第 4の実施形態]
次に、 図 1 0、 図 1 1 A、 図 1 1 B及び図 1 1 Cを参照して第 4の実施形態を 説明する。
図 1 0は、 本発明の第 4の実施形態に係る半導体記憶装置のセルアレイ部の部 分平面図であり、 図 1 1 Aは図 1 0の X— X ' 線での断面図であり、 図 1 1 Bは 図 1 0の Y— Y ' 線での断面図であり、 図 1 1 Cは図 1 0の部分断面図である。 この半導体記憶装置の回路構成は図 9 に示される第 3 の実施形態のものと同様で ある。
本実施形態の半導体記憶装置の製造方法について説明する。半導体記憶装置は、 シリコン基板 S U B上に、 トランジスタ等の素子 （図示しない） や下層配線 （図 示しない）を形成した後、シリ コン酸化膜 6 1 をプラズマ C V D法により形成し、 C M Pによ り平坦化する。 下層配線と電気的に接続したい部分のシリ コン酸化膜 6 1 をフォ ト リ ソグラフィ技術及びドライエツチング技術を用いて部分的に除去 し、 タングステンを C V Dで埋め込んだ後、 再度 C M Pを行い平坦化してシリ コ ン酸化膜を 2 0 0 n m厚残し、 プラグ 6 2 を形成する。
その後読み出しビッ ト線 7 0 を形成するための T i 層 （厚さ 1 O n m)、 T i N 層 （厚さ 3 0 nm)、 A 1 層 (厚さ 3 0 nm) 及ぴ T a層 （ 5 0 n m) をスパッ夕 法により連続して成膜する。 次に、 全面に TMR 5 2の形成のための F e M n層 (厚さ 1 0 n m；)、 C o F e層 （厚さ 2. 4 n m) 及び A I 層 （厚さ 1 . 5 nm) をスパッタ法で連続して成膜した後、 酸素雰囲気中に保管し A 1 層を酸化して A 1 203層を形成する。 その後、 N i F e層 （厚さ 5 n m) 及ぴ T a層 （厚さ 1 0 0 n m) をスパッ夕法により連続して形成する。
フォ ト リ ソグラフィ技術及びィオンミ リ ング技術により T a層、 N i F e層、 A 1 2〇 3層、 C o F e層及び F e M n層を加工し TMR 5 2及び上部電極 1 0 6 を形成する。 レジス ト膜を有機溶剤によ り除去した後、 フォ ト リ ソグラフィ技術 及びドライエッチング技術により T a層、 A 1 層、 T i N層及び T i 層を加工し、 読み出しビッ ト線 7 0 と引き出し線 9 とを形成する。
レジス ト膜を有機溶剤により除去した後、 全面にスパッ夕法により シリ コン酸 化膜 6 3 を 3 0 0 n m厚に成膜し、 表面を C M Pにより平坦化し、 TMR 5 2上 の T a層を表面に出す。 次に、 読み出しビッ ト線 7 0 と同層の引き出し線 9 に接 続する部分のシリ コン酸化膜 6 3 をフォ ト リ ソグラフィ技術及びドライエツチン グ技術により除去しビアホール 6 4 を形成した後、 T i 層 （厚さ 2 n m)、 T i N 層 （厚さ 3 n m)、 A 1 層 （厚さ 2 0 0 n m) 及び T i N層 （厚さ 5 n m) をスパ ッタ法により連続して形成し、 フォ ト リ ソグラフィ技術及びドライエッチング技 術により ヮ一ド線 5 0 を形成する。 ヮ一 ド線 （W 2 ) 5 0 は、 ビアホール 6 4を 介して、 読み出しビッ ト線 7 0 と同じ平面に形成された引き出し線 9 に電気的に 接続される。 また、 引き出し線 9は、 プラグ 6 2 を介して下層配線に電気的に接 続される。
さ らに、 シリ コン酸化膜 6 6 を成膜し、 これをワード線 5 0上の厚さが 1 9 0 nmとなるように平坦化した後、 T i 層 （厚さ 3 nm)、 T i N層 （厚さ 2 n m)、 A 1 S i C u層 （厚さ 3 0 0 nm) 及び T i N層 （厚さ 5 n m) をスパッ夕法に より連続して形成し、 フォ トリ ソグラフィ技術及びドライエッチング技術により パ夕一ニングして書き込みビッ ト線 7 1 を形成する。
本実施形態の TM R 5 2の構造では、 N i F e層がフリー層となり、 その磁化 の向きとしてデータが書き込まれ、 記憶される。 また、 ワード線 5 0の主に電流 が流れる領域は、 各層の材料の導電率及び厚さ等から、 A 1 層の部分である。 同 様に、 書き込みビッ ト線 7 1の主に電流が流れる領域は、 各層の材料の導電率及 び厚さ等から、 A l S i C u層の部分である。 同様に、 読み出しビッ ト線 7 0 の 主に電流が流れる領域は、 各層の材料の導電率及び厚さ等から、 A 1 層の部分で ある。
書き込みビッ ト線 7 1及びワード線 5 0 と読み出しビッ ト線 7 0 との TMR 5 2に対する上下関係は逆であってもかまわない。 即ち、 基板上に、 書き込みビッ ト線 7 1、 ワー ド線 5 0、 T M R 5 2及び読み出しビッ ト線 7 0がこの順に配置 されていてもよい。 また、 TMR 5 2の層構成の順番が逆でもかまわない。 この半導体記憶装置の使用方法は第 3の実施形態と同様であるが、 書き込み時 に TMR 5 2に同じ向きの書き込み磁場を与えるため、 書き込みビッ ト線 7 1に 流す電流と読み出しビッ ト線 7 0に流す電流とが逆向きになるよう、 ビッ ト線制 御回路 5 4で制御する。
この実施形態では、 ワード線 5 0の配置ピッチ p wは 0. 6 ^ m、 ワー ド線幅 は 0. 3 m、 書き込みビッ ト線 7 1及び読み出しビッ ト線 7 0の配置ピッチ p Bは 0. 8 m、 書き込みビッ ト線幅及ぴ読み出しピッ ト線幅は 0. 5 wm、 T MRのサイズは 0. 2 5 iimX 0. 4 5 /_ίπιである。 ワード線 5 0の主に電流が 流れる領域 （A 1層） から TMR 5 2のフ リー層までの距離 dwは 1 0 5 nm程 度となる。 TMR 5 2のフリー層と書き込みビッ ト線 7 1の主に電流が流れる領 域 （A l S i C u層） との距離 d Bは 5 0 5 nm程度である。 このように書き込 みビッ ト線 7 1は、ワー ド線 5 0に比べて、フリー層からの距離が離れているが、 ピッチが大きいためディスターブ発生を発生させる可能性は低く、 またヮー ド線 5 0は、 フリー層からの距離が小さいためディスターブを発生させる可能性は低 く、 ピッチを小さくすることができる。
また、 この実施形態の構造においても、 書き込みビッ ト線 7 1には電流を流し 易い材料及び構造を設定でき、 読み出しビッ ト線 7 0には読み出しができる抵抗 範囲内において良質な T MR 5 2の形成に有利な構造及び材料を設定できるとい う利点がある。
なお、 本発明は、 上記各実施形態に限定されるものではなく、 特に各実施形態 で記載されている数値は具体例を示すための非限定的なものであり、 本発明の技 術思想の範囲内において、 各実施形態は適宜変更され得ることは明らかである。 産業上の利用可能性 ：
以上説明したように、 本発明によれば、 磁気抵抗素子との距離が離れている方 の配線をビッ ト線もしく は書き込み用ビッ ト線に設定し、 近い方の配線をワー ド 線に設定できる。 これにより ワー ド線のピッチを小さくすることができ、 デイス 夕一ブが抑制され且つ集積度の高い半導体記憶装置を提供することができる

Claims

請求の範囲
1 . 互いに非平行な第 1 系統の配線と第 2系統の配線とが交差するように 配置されており、 前記第 1 系統の配線と前記第 2系統の配線とが交差する部分に 対応して記憶素子としての磁気抵抗素子が配置されており、 該磁気抵抗素子は前 記交差する部分の前記第 1系統の配線を流れる電流の向きに応じて磁化の向きが 変化するフ リ一磁性体層を備えている半導体記憶装置において、 ' 前記フリー磁性体層から前記第 1系統の配線までの距離は前記フリ一磁性体層 から前記第 2系統の配線までの距離より大きいことを特徴とする半導体記憶装置,
2 . 前記磁気抵抗素子は前記第 1 系統の配線と前記第 2系統の配線との間 に配置されていることを特徵とする、 請求項 1 に記載の半導体記憶装置。
3 . 前記磁気抵抗素子と前記第 1 系統の配線との間に前記第 2系統の配線 が位置することを特徴とする、 請求項 1 に記載の半導体記憶装置。
4 . 前記第 2系統の配線の幅は前記第 1 系統の配線の幅より小さいことを 特徴とする、 請求項 1 に記載の半導体記憶装置。
5 . 前記フリ一磁性体層ほ前記磁気抵抗素子の一方の面の近く に位置して おり、 前記第 2系統の配線は前記磁気抵抗素子に対してその前記一方の面に対向 する側に配置されていることを特徴とする、 請求項 1 に記載の半導体記憶装置。
6 . 前記フリー磁性体層は前記磁気抵抗素子の一方の面の近く に位置して おり、 前記第 2系統の配線は前記磁気抵抗素子に対してその前記一方の面とは反 対側の面に対向する側に配置されていることを特徵とする、 請求項 1 に記載の半 導体記憶装置。
7 . 前記第 1 系統の配線及び前記第 2系統の配線は、 それぞれ所定の繰り 返しピッチで配置されており、 前記第 1 系統の配線の繰り返しピッチの方が前記 第 2系統の配線の繰り返しピッチより大きいことを特徴とする、 請求項 1 に記載 の半導体記憶装置。
8 . 前記磁気抵抗素子は 1軸方向に長い形状を有することを特徴とする、 請求項 1 に記載の半導体記憶装置。
9 . 前記磁気抵抗素子は前記第 1 系統の配線の方向より前記第 2系統の配 線の方向に長い形状を有することを特徴とする、 請求項 8 に記載の半導体記憶装 IM。
1 0 . 前記第 1 系統の配線がビッ 卜線であり、 前記第 2系統の配線がヮー ド線であることを特徴とする、 請求項 1 に記載の半導体記憶装置。
1 1 . 前記第 1 系統の配線が書き込みビッ ト線であ り、 前記第 2系統の配 線がヮード線であり、 前記第 1 系統の配線及び前記第 2系統の配線とは別に前記 第 1 系統の配線と同一方向の読み出しビッ ト線を有することを特徴とする、 請求 項 1 に記載の半導体記憶装置。
1 2 . 前記書き込みビッ ト線と前記読み出しビッ ト線との双方に書き込み のための電流を供給するよう制御するビッ ト線制御回路を備えていることを特徵 とする請求項 1 1 に記載の半導体記憶装置。
1 3 . 前記読み出しビッ ト線は、 前記磁気抵抗素子に対して前記書き込み ビッ ト線と同一の側に配置されていることを特徴とする、 請求項 1 1 に記載の半 導体記憶装置。
1 4 . 前記読み出しビッ ト線は、 前記磁気抵抗素子に対して前記書き込み ビッ ト線と反対の側に配置されていることを特徴とする、 請求項 1 1 に記載の半 導体記憶装置。
1 5 . 前記磁気抵抗素子は前記フリー磁性体層と、 トンネル絶縁層と、 ピ ン磁性体層と反強磁性体層とをこの順に積層したものからなることを特徴とする. 請求項 1 に記載の半導体記憶装置。
1 6 . 前記第 1系統の配線は複数の第 1 系統配線構成層からなり、 前記フ リ一磁性体層から前記第 1系統の配線までの距離は前記フリー層から前記第 1 系 統配線構成層のうちで主に電流が流れる層までの距離であることを特徴とする、 請求項 1 に記載の半導体記憶装置。
1 7 . 前記第 2系統の配線は複数の第 2系統配線構成層からなり、 前記フ リ一磁性体層から前記第 2系統の配線までの距離は前記フリー層から前記第 2系 統配線構成層のうちで主に電流が流れる層までの距離であることを特徵とする、 請求項 1 に記載の半導体記憶装置。
1 8 . 前記磁気抵抗素子には非線形特性を持つ抵抗素子が直列に接続され ていることを特徴とする、 請求項 1 に記載の半導体記憶装置。
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