JP2009531865A - スピントランスファートルクによる磁化反転を利用したオンプラグ磁気トンネル接合素子 - Google Patents

Abstract

磁気トンネル接合または磁気抵抗トンネル接合（ＭＪＴ）を有し、かつスピントランスファートルク現象によって生じる磁化反転を利用して動作するように構成される素子に関連する方法及び素子構造である。オンプラグＭＴＪ構造及び形成方法が記載される。

Description

本出願は、スピントランスファートルク効果を利用した磁気トンネル接合素子に関するものである。

種々の多層構造磁性材料は、「自由」層として構成される少なくとも一つの強磁性層を含み、「自由」層の磁化方向は外部磁界またはスピン偏極した制御電流によって変化させることができる。磁気メモリデバイスは、このような多層構造を使用して構成することができ、多層構造では、情報は自由層の磁化方向によって記憶される。

このような多層構造の一例が磁気トンネル接合または磁気抵抗トンネル接合（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ：ＭＪＴ）であり、このトンネル接合は少なくとも３つの層：すなわち２つの強磁性層、及び２つの強磁性層の間のバリア層としての一つの非磁性絶縁体薄膜層を含む。中間バリア層の絶縁体材料は導電性を示さないので、２つの強磁性層の間のバリアとして機能する。絶縁体の厚さが十分に薄い、例えば数ナノメートル以下である場合、２つの強磁性層の電子が絶縁体薄膜層を、２つの強磁性層にバリア層を横切ってバイアス電圧が印加された状態で発生するトンネル効果に起因して「突き抜ける」ことができる。ＭＴＪ構造を流れる電流に対する抵抗は、２つの強磁性層の磁化の相対的な向きによって変わる。２つの強磁性層の磁化が互いに平行である場合、ＭＴＪ構造における抵抗は最小値Ｒ_Ｐになる。２つの強磁性層の磁化が互いに反対である、または反平行である場合、ＭＴＪにおける抵抗は最大値Ｒ_ＡＰになる。この現象の大きさは普通、（Ｒ_ＡＰ−Ｒ_Ｐ）／Ｒ_Ｐとして定義されるトンネル磁気抵抗（ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）によって特徴付けることができる。

ＴＭＲ（トンネル磁気抵抗）効果におけるＭＪＴを流れる電流に対する抵抗と２つの強磁性層の間の相対磁化方向との関係を不揮発性磁気メモリデバイスに使用して、情報をＭＴＪ（磁気抵抗トンネル接合）の磁化状態として記録することができる。ＴＭＲ効果を利用する磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス、及び他の磁気メモリデバイスは、例えば種々の用途において電子ＲＡＭデバイスに替わるデバイスとなる、または電子ＲＡＭデバイスに匹敵するデバイスとなることができる。このような磁気メモリデバイスでは、一方の強磁性層が固定された磁化方向を有するように構成され、そして他方の強磁性層が「自由」層であり、この自由層の磁化方向は、固定された方向に対して平行になるように、または反対になるように変化させることができる。情報は、ＭＴＪのバリアの２つの側での２つの強磁性層の相対的な磁化方向によって記憶される。例えば、２値ビット「１」及び「０」は、ＭＴＪの２つの強磁性層の磁化が平行に配列する状態、及び反平行に配列する状態として記録することができる。ＭＴＪへのビット記録またはビット書き込みは、自由層の磁化方向を切り替えることにより、例えば電流を、交差する方向にストライプ状に配置される書き込みラインに供給することにより生成される書き込み磁界によって、電流がＭＴＪを流れてスピントランスファートルクが生じることによって、または他の手段によって行なうことができる。

スピントランスファートルク現象によって生じる磁化反転では、自由層の磁化を変化させるために必要な電流は非常に小さくすることができ（例えば、或るＭＴＪでは０．５ｍＡ以下）、かつ磁界のスイッチングに使用される電流よりもずっと小さくすることができる。従って、ＭＴＪセルにおけるスピントランスファートルク現象によって生じる磁化反転を利用してセルの消費電力を大幅に減らすことができる。更に、自由層の磁化を反転させるために十分大きな磁界を生成する電流を流す導体配線を無くすことができる。これにより、スピントランスファートルク現象によって生じる磁化反転を利用するＭＴＪセルを、スイッチング磁界を利用する構成のＭＴＪセルよりも小さくすることができる。従って、スピントランスファートルク現象によって生じる磁化反転を利用するＭＴＪセルは、スイッチング磁界を利用する構成のＭＴＪセルよりも高い面積密度でチップに形成することができ、高密度メモリデバイス及び高密度メモリ用途に適用することができる。

本出願では、磁気トンネル接合または磁気抵抗トンネル接合（ＭＪＴ）、及びスピントランスファートルク現象によって生じる磁化反転を利用して動作するように構成されるＭＴＪセルを有する素子に関連する技術について記載する。オンプラグＭＴＪ構造及び形成方法について記載する。

一の実施形態では、素子は、基板と；基板の上に形成され、かつ基板にほぼ直交するように垂直方向に延びる導電ビアと；導電ビアの上に形成される金属プラグと；金属プラグを埋め込み、かつ金属プラグの上面を露出させる誘電体材料と；そして金属プラグの上面に形成される磁気トンネル接合（ＭＴＪ）セルと、を含むものとして記載される。

別の実施形態では、素子は、基板と、そして基板の上に形成される磁気トンネル接合（ＭＴＪ）セルと、を含むものとして記載される。ＭＴＪセルは、第１方向と、第１方向とはほぼ反対の第２方向との間で変化することができる磁化方向を有する強磁性自由層と、第１方向にほぼ沿って固定される磁化方向を有する強磁性固定層と、そして強磁性自由層と強磁性固定層との間に形成されて、強磁性自由層と強磁性固定層との間での電子のトンネリングを可能にする絶縁バリア層と、を含む。磁気トンネル接合セルは、第１方向に沿って細長く形成される。この素子は更に、基板の上に形成され、かつＭＴＪセルと空間的に重なる部分を有するように位置する導体ラインであって、前記部分がＭＴＪセルの第１方向に平行であり、かつＭＴＪセルを流れる電流を供給するように電気的に接続される構成の導体ラインと、そして導体ラインからＭＴＪセルに流れる電流を制御して、ＭＴＪセルの強磁性自由層の磁化方向を、スピントランスファートルクを利用して変化させる制御回路と、を備える。

本出願では更に、ＭＴＪセル素子を形成する方法について記載する。本方法では、誘電体層を基板の上に形成し；次に、連続する金属構造を、誘電体層に埋め込まれる少なくとも一つの金属プラグと、そして誘電体層の上面に位置し、かつ上面を覆う金属層と、を含むように形成し；連続する金属構造の金属層を部分的に除去して、金属層の残留金属層を誘電体層の上面に位置し、かつ上面を覆うように誘電体層を露出させることなく残し；磁気トンネル接合（ＭＴＪ）層を残留金属層の上に形成し；そしてＭＴＪ層をパターニングして、少なくとも一つのＭＴＪセルを残留金属層の上に形成する。

本出願では更に、ＭＴＪセル素子を形成する別の方法について記載する。本方法では、誘電体層を基板の上に形成し；次に、誘電体層に埋め込まれる少なくとも一つの金属プラグを形成し；誘電体層、及び誘電体層に埋め込まれる金属プラグを研磨して、金属プラグの上面を露出させる研磨済み表面を形成し；導電性バッファ層を研磨済み表面に形成して、誘電体層及び金属プラグを被覆し；磁気トンネル接合（ＭＴＪ）層を導電性バッファ層の上に形成し；そしてＭＴＪ層をパターニングして、少なくとも一つのＭＴＪセルを導電性バッファ層の上に、かつ金属プラグの上に形成する。

これらの実施形態、及び他の実施形態、これらの実施形態の変更例及び変形例について更に詳細に、添付の図、詳細な記述、及び請求項において説明する。

図１は、Ｓｉ（シリコン）基板のような適切な材料から成る基板１０１の上に形成されるＭＴＪ１００の一例を示している。ＭＴＪ１００は、基板１０１の真上にじかに形成される一つ以上のシード層１０２の上に構成される。シード層１０２の上には、反強磁性（ＡＦＭ）層１１３がまず形成され、次に第１強磁性層１１１がＡＦＭ層１１３の上に形成される。ポストアニール処理を施した後、強磁性層１１１は固定した磁化方向を持つピンド層となる。実際の形態では、この固定した磁化方向は基板１０１（すなわち、基板表面）に平行に設定することができる。第１強磁性層１１１の上には、金属酸化膜層のような薄い絶縁バリア層１３０が設けられる。第２強磁性層１１２はバリア層１３０の上にじかに形成される。更に、少なくとも一つのキャップ層１１４を第２強磁性層１１２の上に形成して、ＭＴＪを外部環境に露出することがないように絶縁することによりＭＴＪを保護する。

強磁性層１１２の磁化方向は固定されず、そしてピンド層１１１の固定磁化方向に平行に、または反平行のいずれかになるように自由に変化させることができる。このような理由により、強磁性層１１２は自由層（ＦＬ）であり、そして磁化容易軸をピンド層１１１の固定磁化方向にほぼ沿って、更に磁化困難軸を磁化容易軸にほぼ直交する方向に有する。強磁性層１１２の磁化の制御は、スイッチング磁界を利用する構成における外部書き込み磁界により、またはスピントランスファートルク現象によって生じる磁化反転を利用する構成のＭＴＪを垂直に流れる書き込み電流により行なうことができる。磁界を磁界動作範囲で印加することによって、または印加電流を接合に電流動作範囲で流すことによって、自由層１１２の磁化方向を、ピンド層１１１の固定磁化方向にほぼ平行に、またはほぼ反平行にすることができる。多くの磁場系ではエネルギーが競合する影響が現われ、この現象によって、各強磁性層における磁区またはナノ磁石の完全な平行配向または反平行配向が阻止される。ＭＴＪでは、自由層１１２内のナノ磁石のエネルギー状態に対する影響が支配的になることによって、ナノ磁石が平行配向または反平行配向を示すようになるので、ほぼ平行に配向する状態、またはほぼ反平行に配向する状態が形成される。実際の素子では、各セルは楕円形とすることができ、そして各セルを細長くすることにより、形状異方性をＭＴＪセルの磁気記録層に持たせて、特定の磁化方向を磁化容易軸として空間的に選択し、ＭＴＪセルの磁化の摂動、例えば熱擾乱に対するＭＴＪセルの安定性を高めることができる。

スイッチング磁界を利用する構成で動作し、かつ書き込み磁界を各ＭＴＪセルに印加してＭＴＪセルへの書き込みを行なうＭＴＪ素子では、各ＭＴＪセルは、電流を流す２つの個別の互いに直交する導体ラインの交差点に、または交差点近傍に配置することができる。書き込み磁界は、電流が２つの交差導体ラインのそれぞれに流れることによって生じる２つの磁界が重畳的に作用することによって合成される。２つの個別の交差導体ラインを使用するこの構成によって、ＭＴＪセルを選択し、そしてアドレス指定してデータを書き込む選択機構が実現し、この場合、各導体ラインからの磁界は、当該磁界だけでは、ＭＴＪセルの自由層の磁化方向を変化させるためには不十分な強度になるように制御され、かつこの磁界だけでは、ラインからの磁界が印加されている状態のいかなるＭＴＪセルも半選択状態にしかならない。ＭＴＪセルを全選択状態にしてＭＴＪセルの磁化を反転させるために、両方の交差導体ラインによる磁界を、選択されたＭＴＪセルに同時に印加して、自由層の磁化を反転させる必要がある。或る実施形態では、２つの導体ラインは、一方のラインがＭＴＪセルの下方に位置し、そして他方のラインがＭＴＪセルの上方に位置するように構成することができる。両方の導体ラインをＭＴＪセルの一方の側に配置することもできる。２つの導体ラインはワードライン（ＷＬ）及びビットライン（ＢＬ）と表記される場合がある。書き込みワードラインまたはデジットラインのような他の表記をワードラインに使用することもできる。書き込みスイッチング磁界を生成するこれらの２つの交差導体ラインが設けられ、かつ２つの交差導体ラインの一方が普通、下地基板とＭＴＪセル層との間に配置されるので、各ＭＴＪは普通、電流がＭＴＪを流れるための導電経路を形成する金属プラグの直ぐ上には位置しないが、金属プラグから空間的にずれ、かつ金属プラグに「インセル（ｉｎ−ｃｅｌｌ：セル内）」局部相互接続導体を介して、「オフプラグ（ｏｆｆ−ｐｌｕｇ）」構成において電気的に接続される。

図２は、ＭＴＪセル群が「オフプラグ（ｏｆｆ−ｐｌｕｇ）」構成で配置された状態の単位セルアレイの一つの例示としてのレイアウトを示し、スイッチング磁界を利用する構成のＭＴＪ素子のワードライン及びビットラインを示している。各単位セルは一つのＭＴＪセルと、そしてＭＴＪセルに接続される他の回路要素と、を含むので、ＭＴＪセルよりも大きくなっている。各ＭＴＪセルは磁化容易軸をｘ方向に沿って有し、そしてビットライン及びワードラインはそれぞれｙ方向及びｘ方向に走る。この構造では、ビットラインに流れる電流によって生成される磁界は、左手側の２つのＭＴＪセルの矢印ラインで示すように、ＭＴＪセルのｘ方向の磁化容易軸に沿っている。ビットラインはＭＴＪセルの上方に位置する。書き込みワードラインは、ＭＴＪセルと基板との間に形成され、かつ該当する金属プラグから横方向にずれる。各ＭＴＪセルの帯状下部電極（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ：ＢＥ）は、「ＢＥ」の記号が付された矩形ボックスで表わされる。各単位セルのサイズは、各セル内の、ＭＴＪセル、金属プラグ、下部電極、ビット及びワードラインを含む種々の要素の空間配置、及び製造工程において使用されるテクノロジーノードによって決まる。所定のテクノロジーノードを生産ラインに用いる場合、各パターンのサイズは、生産ラインに用いられるテクノロジーノードの限界寸法Ｆに等しい、または限界寸法Ｆよりも大きく、そして２つの隣接するパターンは少なくとも限界寸法Ｆで分離される。従って、一つのＭＴＪセル当たり一つのトランジスタが配設されるセル構造（１Ｔ／１ＭＴＪ）は、図２の例では、約３０〜３５Ｆ^２の最小単位セル面積を有する。特に、図２の「オフプラグ」構造では、分離されるＭＴＪセルと、他の隣接要素を有する金属プラグとの間隔を更に広げる必要があるので、各単位セルの最小寸法が大きくなる。

図３は、ＭＴＪセルの自由層の磁化容易軸及び磁化困難軸（ｅａｓｙ ａｘｉｓ：ＥＡ，ｈａｒｄ ａｘｉｓ：ＨＡ）のそれぞれに沿ったデータ書き込み磁界と、ＭＴＪセルの磁化反転を起こす領域と磁化反転を起こさない領域との関係を示している。磁化反転を起こす領域と磁化反転を起こさない領域との境界線は普通、自由層の磁化困難軸及び磁化容易軸の４つの象限において対称なアストロイド曲線となる。印加磁界がアストロイド曲線の外側に位置する場合、自由層は不安定であり、かつ自由層の磁化は、ワードライン及びビットラインを流れる電流によって２つの磁界が印加される結果として発生する磁界によって反転することができる。印加磁界がアストロイド曲線の内側に位置する場合、自由層の面内保磁力が支配的になり、そして自由層の磁化方向は、磁界によって変化することがない。磁化方向を磁化容易軸に沿って変化させるために必要な磁化閾値は、磁化困難軸の方向の磁界を自由層に印加することにより低くすることができる。ワードライン及びビットラインに流れる書き込み電流を制御することにより、磁化反転が、両方の電流がＭＴＪセルを同時に流れ、かつ印加磁界Ｈ（ＥＡ）及びＨ（ＨＡ）の和がアストロイド曲線の外側に位置するときにしか起こらないようにする。

スイッチング磁界を利用する構成の種々のＭＲＡＭ素子構造では、２つの直交導体ラインの内のビットラインのような一方の導体ラインを使用することにより、２方向のスイッチング磁界を供給してＭＴＪセルの磁化を反転し、ワードラインのような他方の導体ラインを使用して一方向の一定の電流を、磁化反転を起こすために供給し、ワードライン及びビットラインからの２つの磁界の合成磁界が図３のアストロイド曲線の反転閾値を超えるようになる。ビットラインは、ＭＴＪメモリセルの長手方向軸または磁化容易軸に直交する方向に走るように設けることにより、磁界を磁化容易軸に沿って生成することができる。一方の導体ラインが細長いＭＴＪセルの長軸に直交する構成のこのレイアウトでは、各単位セルに対応するＣＭＯＳレイアウト設計の平面積（ｆｏｏｔｐｒｉｎｔ）が必要になるので、不必要に大きな面積が使用される。更に、上に議論したように、スイッチング磁界を利用する構成の多くのＭＴＪ素子における「オフプラグ（ｏｆｆ−ｐｌｕｇ）」構造によって、各単位セルの最小サイズが更に大きくなる。

図２に示すスイッチング磁界を利用する構成のＭＴＪ素子では、ビットラインは、ＭＴＪセルの長手方向軸に直交する方向に走るように設け、そしてビットラインを使用して主磁界を生成することにより、自由層の磁化を反転させて書き込みを行なう。各パターンの寸法、または２つのパターンの間の間隔は、少なくとも、製造工程において使用されるテクノロジーノードの限界寸法Ｆとする必要がある。直交する両方のワードライン及びビットラインを書き込みを行なうために設け、そしてオフプラグ構造を各単位セルに使用することにより、単位セルサイズを下限値に設定することができる。各単位セルが１つのトランジスタと１つのＭＴＪセルから成る（１Ｔ／１ＭＴＪ）構造では、単位セルの最小面積は、図２に示す例に関して、約３０〜３５Ｆ^２と推定される。９０ｎｍテクノロジーノードの場合、例えば各単位セルは約２．４ｘ１０^５ｎｍ^２〜２．８ｘ１０^５ｎｍ^２の大きさである。この単位セルは非常に大きいので、大きいサイズ及び高いコストに起因してメモリチップの用途を制限してしまう。

スピントランスファーによる磁化反転を利用してビットの情報をセルに記録するＭＴＪセルアレイを有するＭＴＪ素子では、上述の２つの直交導体ラインを各ＭＴＪセルに設けてビットを書き込むという必要がない。単一の導体ラインをＭＴＪセルに電気的に接続して、ＭＴＪセルのトンネル接合を流れる書き込み電流を供給することにより、自由層を、２つの直交導体ラインによって生成される外部磁界を用いることなく磁化反転させることができる。スピントランスファートルク現象によって生じる磁化反転は、強磁性常伝導金属多重層のスピン依存電子輸送特性により生じる。スピン偏極電流が磁性多重層構造を、これらの層に直交する方向に流れると、強磁性層に流れ込む電子のスピン角運動量が、強磁性層と常伝導金属層との間の界面の近傍の強磁性層の磁気モーメントへと受け渡される相互作用が生じる。この相互作用を通して、電子群から、これらの電子の角運動量の一部が強磁性層へと移行する。その結果、スピン偏極電流によって強磁性層の磁化方向を、電流密度が或るＭＴＪセルにおいて十分に大きい、例えば約１０^６〜１０^８Ａ／ｃｍ^２である場合に反転させることができる。

従って、ＭＴＪセルアレイにおいてスピントランスファーによる磁化反転を利用してビットの情報をセルに記録する構成のＭＴＪ素子によって、スイッチング磁界を利用する構成の素子の各ＭＴＪセルにおける２つの直交導体ラインを無くし、かつ電流をＭＴＪに流すための導電経路の一部としての下地金属プラグからＭＴＪを空間的に分離する必要を無くすことができる。更に、磁化反転はＭＴＪの外部磁界ではなくＭＴＪを流れる書き込み電流によって起こるので、書き込み電流を供給する導体ラインの方向はいずれの向きとすることもでき、そしてＭＴＪセルのサイズを、磁化反転動作に影響を与えることなく最小にするようにして選択することができる。スピントランスファーによる磁化反転を利用するＭＴＪ素子の種々の例によって、スピントランスファーによる磁化反転を利用するＭＴＪ素子のこれらの態様、及び他の態様を分析することができ、そしてオンプラグＭＴＪ構造（ｏｎ−ｐｌｕｇ ＭＴＪ ｄｅｓｉｇｎ）を実現することができ、オンプラグＭＴＪ構造では、各ＭＴＪセルを該当する金属プラグの上に配置して、各単位セルのサイズを最小にするので、セル密度が高くなる。オンプラグ構造によって単位セル構造が簡単になり、そしてオフプラグ構造を利用し、かつスイッチング磁界を利用する構成の種々のＭＴＪ素子のＭＴＪセルと金属プラグとの間の局部相互接続導体を無くすことができる。従って、各単位セルの最小サイズを所定のテクノロジーノードに関して小さくすることができるので、オフプラグ構造を利用し、かつスイッチング磁界を利用する構成の種々のＭＴＪ素子において可能になる単位セル密度よりも高い単位セル密度を達成することができる。

スピントランスファーによる磁化反転を利用するこのようなオンプラグＭＴＪ素子では、単一の導体ライン、例えばビットラインは、各ＭＴＪセルを磁化反転させるための書き込み電流を流すために十分であり、かつ設計者の希望に従って、ＭＴＪセルの長軸に対してどの方向にも走るように設けることができる。一の実施形態では、各セルに対応する単一のビットラインは、ＭＴＪセルの長軸に平行な方向に走るように設けることにより、オンプラグ構造における各単位セルのサイズを更に小さくすることができる。

図４は、単位セル群がアレイ状に配置される構成のオンプラグＭＴＪ素子の一つのレイアウト例を示し、この場合、各単位セルのＭＴＪセルは基板上の金属ビアプラグの真上に形成される。導電ビア、例えば金属ビアは基板の上に形成され、そして基板にほぼ直交して垂直に延びることにより、層間誘電体材料によって分離される２つの異なる金属層を電気的に接続する。金属プラグは導電ビアの上に形成され、そしてＭＴＪセルは金属プラグの真上に、かつ金属プラグと電気的に直接コンタクトするように形成される。金属バッファ層は、ＭＴＪセルの下部と金属プラグの上部との間に形成することができる。この構造によって、各単位セルの金属プラグとＭＴＪセルとの間隔を無くし、更にＭＴＪセルを金属プラグに接続する相互接続導体を無くすことができる。金属ラインはＭＴＪセルの上に、かつ一連のＭＴＪセルとコンタクトするように、ＭＴＪセル群のビットラインとして形成されて、書き込み電流を各ＭＴＪセルに供給する。各単位セルに対応するゲート電極のような他の回路要素も示される。各ＭＴＪセルの横方向寸法は、この特定例における下地金属プラグの寸法よりも小さく示され、そして他の実施形態における下地金属プラグの寸法以下の寸法とすることができる。導電金属ビア及び層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）層は、４層構造として一例として示され、この例では、第１金属層は、各ＭＴＪセル回路に対応するソース導体ライン（ＳＬ）及び他の導体となる。各金属プラグの上には、ＭＴＪセルが金属プラグと直接コンタクトするように形成される。次に、第２金属層をＭＴＪ層の上に形成して、ＭＴＪアレイのビットラインとする。この例では、各ソース導体ラインは、ビットラインに直交するものとして示される。他の実施形態では、ソース導体ラインはビットラインに平行になるようにすることができる。

図５は、スピントランスファートルク現象によって生じる磁化反転を利用するオンプラグＭＴＪセルを有する単位セル群がアレイ状に配置される構成の素子の一部分を示し、この場合、ビットラインは、ＭＴＪセルの長軸に平行に走るように設けることにより、単位セルの下方のＣＭＯＳレイアウトと良好に整合するようになり、そして単位セルサイズを小さくするように作用する。特に、各単位セルでは、金属プラグ及びＭＴＪセルは、単に互いから横方向に分離されるというのではなく、重なり合うことにより各単位セルの平面積を小さくしている。この例では、単位セル領域上のビットラインは、材料及び処理を含むパラメータが最適化される場合には、オンプラグＭＴＪセルに関して約１２Ｆ^２の面積になる。図２のオフプラグを用い、かつスイッチング磁界を利用する構成のＭＴＪ構造における３０〜３５Ｆ^２の単位セルサイズと比較すると、チップ空間を大幅に小さくすることができる。特に、各ＭＴＪセルの平面積は下地金属プラグの平面積よりも、特定の製造プロセスによる制約から或るマージンだけ、例えば図５に示す製造工程において使用されるテクノロジーノードの限界寸法Ｆの約２分の１だけ小さい。本出願の後の方の節において記載されるように、異なる製造プロセスを使用して、ＭＴＪセルと金属プラグとの間の平面積の大きさのこの差を無くして、金属プラグの平面積をＭＴＪセルの平面積と等しくする、またはＭＴＪセルの平面積よりも更に小さくすることにより、図５のオンプラグ構造の単位セル面積を８Ｆ^２〜６Ｆ^２に更に小さくすることができる。

図６では、ビットラインに対するＭＴＪセルの２つの異なる相対的な向きを使用する単位セル群のレイアウトを比較しており、このレイアウトでは、オンプラグ構造を、スピントランスファートルク現象によって生じる磁化反転を利用する構成に使用する。ＭＴＪセルの長軸がビットラインに沿って向いている場合、単位セルサイズは、ＭＴＪセルの長軸がビットラインと直交する別の構造と比較すると小さくなる。

オンプラグＭＴＪ構造を利用する上述のＭＴＪ素子及び他のＭＴＪ素子を形成するに当たって、一つの技術的問題は、ほぼ平坦な表面を、異なる材料が平坦表面に平行に互いに対して亀裂が入った状態の領域の上に形成することである。このような状況の一例が、金属プラグのような少なくとも一つの埋め込み金属領域を有する層間誘電体（ＩＬＤ）層を覆う平坦表面である。このような平坦表面の形成工程では、ＩＬＤ層及び埋め込み金属プラグがまず形成される。次に、ＩＬＤ層及び埋め込み金属プラグを、化学的機械研磨（ＣＭＰ）のような研磨処理によって同時に研磨して、平坦表面を形成する。次に、各研磨済み金属プラグの上に、ＭＴＪを形成する。

種々の形成プロセスを使用して、本出願において記載されるオンプラグＭＴＪ素子を形成することができる。図７は、該当する金属プラグの上に位置するＭＴＪセルを形成する形成プロセスの一例を示している。基板をまず処理して、トランジスタ用のＣＭＯＳ領域及びＭＴＪ素子用の他のＣＭＯＳ回路要素を形成する。次に、金属ビア構造、ソース導体ライン（ＳＬ）を形成するためにパターニングされた第１金属層（Ｍ１）、ワードライン、及び他の導電構造、更には第１金属層の上方の更に別の金属ビア構造を形成する。次に、最上位ＩＬＤ層をパターニングして、最上位ＩＬＤ層に埋め込まれる金属プラグを設ける。次に、最上位ＩＬＤ層及び金属プラグを、例えば化学的機械研磨（ＣＭＰ）によって平坦化して、金属プラグを露出させる平坦表面を形成する。平坦化した表面の上に、導電性バッファ層を堆積させて、金属プラグの露出上面及び最上位ＩＬＤ層の上面を含む平坦表面を被覆する。ＭＴＪ層を導電性バッファ層の上に形成する。ＭＴＪ層及びバッファ層をパターニングして個々のＭＴＪセルを形成した後、第３金属層を形成し、そしてパターニングしてビットラインを形成する。ＭＴＪの下の導電性バッファ層は、タングステン、ＮｉＦｅＣｒ，Ｃｒ，ＴｉＷ，ＴｉＮ，Ｃｕなどを含む種々の材料により形成することができる。導電性バッファ層の膜厚は１００オングストローム〜５０００オングストロームとすることができる。導電性バッファ層の研磨は、微小なスラリー粒子を使用し、標準的なＣＭＰ処理よりも低いラッピング速度で、かつ低い材料除去速度で行なうことができる。

上述のプロセスでは、金属プラグ及びＩＬＤ層を同時に同じＣＭＰ処理で平坦化する。しかしながら、金属プラグの金属材料、及びＩＬＤ材料の誘電体材料は異なるので、金属プラグ及びＩＬＤ材料が除去される量は異なる。この差によって、金属プラグとＩＬＤ材料との間の境界に隙間が発生するので、各境界で平坦にならない上部表面が形成される。図８は、隙間が金属プラグとＩＬＤ材料との間の境界に形成された状態の平坦化表面を示している。

金属プラグの境界におけるこのような隙間が、オンプラグＭＴＪセルを金属プラグの上に形成するために問題となり得る。図７の形成プロセスでは、研磨された金属プラグ及びＩＬＤ層の上に形成される導電性バッファ層は、研磨された金属プラグ及びＩＬＤ層の上面の表面形状に忠実に沿った形状になるので、研磨された金属プラグ及びＩＬＤ層の下地境界の隙間を覆うバンプを形成することができる。ＭＴＪ層が導電性バッファ層の上に形成される場合、ＭＴＪ層は平坦ではなく、導電性バッファ層に設けられるバンプの形状に忠実に沿って形成される。

ＭＴＪは、複数の接合層の厚さの横方向の空間的なバラツキが、これらの層に沿って生じると必ず影響を受け、そしてＴＭＲ、層間結合磁界、及びＭＴＪ破壊電圧のようなＭＴＪセルの特性及び性能がこのような横方向の空間的なバラツキによって大幅に劣化する。このような理由により、オンプラグＭＴＪを極めて平坦な表面に位置させ、そしてＭＴＪを金属プラグとＩＬＤ材料との間の境界から離れるように配置して、ＭＴＪセルに対する境界の下地隙間の影響が、ＭＴＪ膜の性能に大きく影響することがないようにすることが望ましい。

ＭＴＪ層が形成される表面は、表面平坦性及び表面平滑性によって特徴付けることができる。オンプラグＭＴＪ構造の或る実施形態では、各金属プラグの上面は、表面平滑性に関する或る閾値を満たす必要がある。例えば、各金属プラグの上面は、或る素子構造では、表面粗さの二乗平均平方根（ＲＭＳ）を３オングストローム未満にする必要がある。更に、平滑性に対する要求とは別に、各金属プラグの上面は、表面平坦性に関する或る閾値を満たす必要がある。例えば、上面は、最小のディッシング（凹凸形状）または最小の反りが２００オングストローム未満、好適には１００オングストローム未満となるように形成する必要がある。図７に示すプロセスでは、このプロセスが正常に行なわれない場合には、隙間が金属プラグとＩＬＤ材料との間に形成される可能性があり、この隙間によって、不所望の形状バラツキがＭＴＪ層に生じ、そしてＴＭＲ（トンネル磁気抵抗素子）における素子動作不良、抵抗短絡、及び信頼性上の問題のように、素子性能が許容できなくなる。

従って、図７の形成プロセスを実施するに当たって、金属プラグの横方向寸法または平面積を意図的にＭＴＪセルよりも大きくなるように設計して、各最終ＭＴＪセルが各単位セルの該当する下地金属プラグの中心の近傍に位置し、かつＩＬＤ層材料との金属プラグの境界から十分に離れるようにすることができる。図７の形成プロセスの設計ルールは、サイズばらつき、及びフォトリソグラフィ工程における重ね合わせ誤差を吸収して、各オンプラグＭＴＪと、下地金属プラグのエッジとの間隔マージンが確実に十分に大きくなるように作成することができる。設計における境界に関する条件によれば、ＭＴＪセルサイズは、周りのＩＬＤ材料と境界を接する金属プラグの境界線の内側に収まるように設定されて、ＭＴＪが隙間の上に、または隙間に十分近い位置に形成される現象を回避するようにしている。図４のオンプラグＭＴＪは、大きい金属プラグ及び小さいＭＴＪを使用して図７の形成プロセスにおける隙間の問題を軽減する例である。

これまでの記述内容を確認するために、オンプラグＭＴＪ素子を形成する別の形成プロセスについて以下に説明するが、このプロセスでは、ＭＴＪセル、または形状の影響を受け易い他の構造が平坦化表面の上に形成される構成の平坦化表面を形成するために２つの異なる材料を平坦化するという処理を回避する。この別の形成プロセスによって、図７のプロセスにおいて発生する隙間の原因をほぼ無くすことができるので、平滑な表面を、隙間を生じることなく形成して、ＭＴＪを形成することができる。従って、金属プラグの横方向寸法を図７のプロセスにおけるＭＴＪセルよりも大きくする必要はなく、更にコンパクトな単位セルを形成することができる。

この別のプロセスの一の実施形態では、金属配線プロセスを施して、ＩＬＤ層に埋め込まれる金属プラグと、そして埋め込み金属プラグに一体的に接続される金属層と、をＩＬＤ層の上に設けて、金属プラグ及びＩＬＤ層の両方を被覆する。次に、金属層を、例えばＣＭＰにより薄膜化して、薄い研磨済みの薄い金属層をＩＬＤ層及び下地の接続先金属プラグの上に形成する。この薄膜化プロセスは、ＩＬＤ層を露出させることなく施して、同じ金属材料がＣＭＰ処理中にラッピングされるようにする。その結果、金属プラグ及びＩＬＤ材料の上の研磨済みの薄い金属層は平滑であり、かつ当該金属層には、金属及びＩＬＤ材料を同時に研磨することにより生じる隙間は全く発生しない。次に、ＭＴＪ層を、研磨済みの薄い金属層の全体の上に堆積させる。次に、ＩＬＤ及び金属プラグの上のＭＴＪ層及び下地金属層をパターニングして、金属プラグの真上にそれぞれ位置する個別のＭＴＪセルを形成する。ビットライン及び他の構造も形成される。

図９は、ＩＬＤ層、及びＩＬＤ層に埋め込まれる金属プラグの上の金属層の一部分をＣＭＰ研磨除去する上述の別の形成プロセスの一例を示している。この形成プロセスによって、ＭＴＪセルが金属プラグの上に形成される構成の表面を形成するために２つの異なる材料、すなわち金属プラグ、及び当該プラグを取り囲むＩＬＤ材料に対する研磨処理を無くすことができる。従って、隙間は、プロセスにおいて金属プラグとＩＬＤ材料との間の境界には形成されない。その結果、このプロセスによって設計ルールの作成が容易になり、かつレイアウトにおける金属プラグのサイズを小さくすることができる。実際、各金属プラグの横方向寸法は、各ＭＴＪと等しくする、または各ＭＴＪよりも小さくすることができるので、ＭＴＪセルサイズを図７の形成プロセスの場合よりも更に小さくすることができる。

図１０は、図９の形成プロセスを利用するオンプラグＭＴＪセルアレイの一例を示し、この場合、ビットラインはＭＴＪセルの長軸に平行に走るように設けられる。ＭＴＪセル構造は図５のＭＴＪセル構造と同じである。しかしながら、新規の設計ルールが図９のプロセスの下で適用されることにより、各セルに使用される面積が小さくなる。図５の単位セルの面積は約１２Ｆ^２であるが、図１０の単位セル構造の面積は更に小さくなって約６Ｆ^２となり、２分の１だけ小さくなる。

図１１は、メモリセルアレイ１１１０を有し、かつ磁性体をスピン偏極した電流によって磁化するスピン注入磁化反転ＭＲＡＭ素子１１００の一例を示し、この場合、各単位セル１１１０のＭＴＪセル１１０１は絶縁／書き込みトランジスタ１１２０及びビットライン１１３０に接続される。この構成によって、図２に示すスイッチング磁界を利用する構成のＭＴＪ素子におけるような、ビットライン１１３０に直交し、かつビットライン１１３０と連携動作してスイッチング磁界を生成する書き込みワードラインを無くすことができる。スピントランスファーによる磁化反転は、ビットライン１１３０によって供給され、かつトランジスタ１１２０によって制御され、更にＭＴＪセル１１０１の磁性層を通過するＤＣ電流がスピン偏極し、そしてスピン偏極電流が作るスピン注入トルクがＭＴＪセル１１０１の自由層の磁化に回転力を与えるときに起こる。スピンの持つ十分に大きいトルクを自由層に与えると、自由層の磁化を２つの反対方向の間で切り替えることができるので、ＭＴＪセル１１０１を、ＤＣ電流の向きによって変わる平行状態と反平行状態との間で切り替えることができる。絶縁／書き込みトランジスタ１１２０は、ＭＴＪセル１１０１を通過して流れるＤＣ電流の方向及び大きさを制御する。この制御は、トランジスタ１１２０のゲート、ソース、及びドレインに現われる相対的な電圧を用いて行なうことができる。ＭＴＪセル１１０１は、本出願において記載されるオンプラグセル構造を含む種々の構成で実現することができる。動作状態では、トランジスタ１１２０は書き込み電流及び読み出し電流の両方を供給し、書き込み電流でデータを、ＭＴＪセル１１０１の自由層の磁化状態を変化させることにより書き込み、そして読み出し電流でデータを、ＭＴＪセル１１０１の自由層の磁化状態を変化させることなく読み出す。トランジスタ１１２０はＣＭＯＳトランジスタとすることができ、ＣＭＯＳトランジスタの拡散領域及びゲートチャネルは基板に形成され、この基板の上にＭＴＪセルが形成される。この回路構造は、本出願において記載されるスピントランスファートルク効果を利用するオンプラグＭＴＪ素子に使用することができる。一例として、図１１の回路構造を実現するために、図９のＭＴＪセルの下に形成される金属ビア及び金属プラグを使用して、トランジスタ１１２０をＭＴＪ１１０１に電気的に接続することができる。幾つかの例及び実施形態についてのみ記載されている。この技術分野の当業者であれば、変更、変形、及び機能向上を記載の例に加え得ることが容易に理解できるであろう。

ＭＴＪセル構造の一例を示す。 スイッチング磁界を利用する構成のＭＴＪセルアレイ素子、及び当該素子のスイッチング動作の一例を示す。 スイッチング磁界を利用する構成のＭＴＪセルアレイ素子、及び当該素子のスイッチング動作の一例を示す。 各ＭＴＪセルが金属プラグの上に形成され、かつスピントランスファートルク現象によって生じる磁化反転を利用して動作する構成のＭＴＪアレイ素子の一例を示す。 各ＭＴＪが該当する金属プラグの上に形成され、そして各ビットラインが、ビットラインから書き込み電流が供給されるＭＴＪセルの長軸に平行に走る構成を有し、かつスピントランスファートルク現象によって生じる磁化反転を利用するＭＴＪ素子の一例を示す。 スピントランスファートルク現象によって生じる磁化反転を利用する場合にビットラインが異なる方向に走っている状態の２つのオンプラグＭＴＪセルレイアウトを比較している。 導電性バッファ層を有するオンプラグＭＴＪセルを形成する一つの形成プロセスを示す。 図７の研磨工程によって、金属プラグと金属プラグが埋め込まれる層間誘電体材料との境界に形成される隙間を示す。 オンプラグＭＴＪセルを部分研磨処理を使用して形成して、金属プラグと金属プラグが埋め込まれる層間誘電体材料との境界に形成される隙間を無くす異なる形成プロセスを示す。 図９の形成プロセスを利用し、かつ各ビットラインが、ビットラインから電流が供給されるＭＴＪセルの長軸に平行に走る構成を有するオンプラグＭＴＪ素子の一例を示す。 ＭＴＪセルアレイを有するＭＴＪ素子、及びＭＴＪ素子を、スピントランスファートルク現象によって生じる磁化反転を利用して動作させる回路を示す。

Claims (20)

1. 基板と、
   基板の上に形成され、かつ基板にほぼ直交するように垂直方向に延びる導電ビアと、
   導電ビアの上に形成される金属プラグと、
   金属プラグを埋め込み、かつ金属プラグの上面を露出させる誘電体材料と、
   金属プラグの上面に形成される磁気トンネル接合（ＭＴＪ）セルと、
   を備える素子。
2. 更に、金属バッファ層をＭＴＪセルと金属プラグの上面との間に備える、請求項１記載の素子。
3. ＭＴＪセルは細長く、そして素子は更に：
   基板の上に形成され、かつＭＴＪセルと空間的に重なる部分を有するように位置する導体ラインを備え、導体ラインは、ＭＴＪセルを流れ、かつ金属プラグ及び導電ビアを通過する電流を供給するように電気的に接続される、請求項１記載の素子。
4. 導体ラインの内、ＭＴＪセルと空間的に重なる部分は、ＭＴＪセルの細長い方向に平行である、請求項３記載の素子。
5. ＭＴＪセルは、金属プラグの平面積よりも小さい平面積を有し、そして金属プラグの上面の中心の近傍に位置し、更に金属プラグのエッジから離れて位置する、請求項１記載の素子。
6. ＭＴＪセルは、金属プラグの平面積よりも大きい平面積を有する、請求項１記載の素子。
7. ＭＴＪセルは、金属プラグの平面積とほぼ等しい平面積を有する、請求項１記載の素子。
8. 更に：
   基板の上に形成され、かつＭＴＪセルを流れ、そして金属プラグ及び導電ビアを通過する電流を供給するようにＭＴＪセルに電気的に接続される導体ラインを備える、請求項１記載の素子。
9. 更に：
   導体ラインからＭＴＪセルに流れる電流を制御して、ＭＴＪセルの強磁性自由層の磁化方向を、スピントランスファートルク効果を利用して変化させる制御回路を備える、請求項８記載の素子。
10. ＭＴＪセルは：
    第１方向と、第１方向とはほぼ反対の第２方向との間で変化することができる磁化方向を有する強磁性自由層と、
    第１方向にほぼ沿って固定される磁化方向を有する強磁性固定層と、
    強磁性自由層と強磁性固定層との間に形成される絶縁バリア層と、を含み、絶縁バリア層によって、電子が強磁性自由層と強磁性固定層との間でトンネリングを起こすようになる、請求項１記載の素子。
11. 基板と、
    基板の上に形成され、かつ第１方向と、第１方向とはほぼ反対の第２方向との間で変化することができる磁化方向を有する強磁性自由層と、第１方向にほぼ沿って固定される磁化方向を有する強磁性固定層と、そして強磁性自由層と強磁性固定層との間に形成されて、強磁性自由層と強磁性固定層との間での電子のトンネリングを可能にする絶縁バリア層と、を含む磁気トンネル接合（ＭＴＪ）セルであって、磁気トンネル接合セルが第１方向に沿って細長く形成される構成の磁気トンネル接合（ＭＴＪ）セルと、
    基板の上に形成され、かつＭＴＪセルと空間的に重なる部分を有するように位置する導体ラインであって、前記部分がＭＴＪセルの第１方向に平行であり、かつＭＴＪセルを流れる電流を供給するように電気的に接続される構成の導体ラインと、
    導体ラインからＭＴＪセルに流れる電流を制御して、ＭＴＪセルの強磁性自由層の磁化方向を、スピントランスファートルク効果を利用して変化させる制御回路と、
    を備える素子。
12. 更に：
    基板の上に形成され、かつ基板にほぼ直交するように垂直方向に延びる導電ビアと、
    導電ビアの上に形成される金属プラグと、
    金属プラグを埋め込み、かつ金属プラグの上面を露出させる誘電体材料と、
    金属プラグの上面に形成される磁気トンネル接合（ＭＴＪ）セルと、を備え、
    ＭＴＪセルは金属プラグの上面に形成される、
    請求項１１記載の素子。
13. 更に、基板の上に形成される金属プラグを備え、ＭＴＪセルは金属プラグの上に形成され、かつ金属プラグに接続される、請求項１１記載の素子。
14. 金属プラグはＭＴＪセルの平面積よりも小さい平面積を有する、請求項１３記載の素子。
15. 誘電体層を基板の上に形成し、
    次に、連続する金属構造を、誘電体層に埋め込まれる少なくとも一つの金属プラグと、そして誘電体層の上面に位置し、かつ上面を覆う金属層と、を含むように形成し、
    連続する金属構造の金属層を部分的に除去して、金属層の残留部分を誘電体層の上面に位置し、かつ上面を覆うように、誘電体層を露出させることなく残し、
    磁気トンネル接合（ＭＴＪ）層を残留金属層の上に形成し、そして
    ＭＴＪ層をパターニングして、少なくとも一つのＭＴＪセルを残留金属層の上に形成する、
    方法。
16. ＭＴＪセルは金属プラグの真上に位置し、そして残留金属層を、ＭＴＪセルの平面積に一致するようにパターニングする、請求項１５記載の方法。
    方法。
17. 更に：
    ＭＴＪ層及び残留金属層のパターニングを制御して、ＭＴＪセル、及びＭＴＪセル下の残留金属層の平面積が、金属プラグの平面積よりも小さくなるようにする、請求項１６記載の方法。
18. 更に、連続する金属構造の金属層を部分的に除去する処理を制御して、表面の反りの二乗平均平方根（ＲＭＳ）値を２００オングストローム未満に、かつ表面粗さの二乗平均平方根値を３オングストローム未満に維持する、請求項１５記載の方法。
19. 誘電体層を基板の上に形成し、
    次に、誘電体層に埋め込まれる少なくとも一つの金属プラグを形成し、
    誘電体層、及び誘電体層に埋め込まれる金属プラグを研磨して、金属プラグの上面を露出させる研磨済み表面を形成し、
    導電性バッファ層を研磨済み表面に形成して、誘電体層及び金属プラグを被覆し、
    磁気トンネル接合（ＭＴＪ）層を導電性バッファ層の上に形成し、
    ＭＴＪ層をパターニングして、少なくとも一つのＭＴＪセルを導電性バッファ層の上に、かつ金属プラグの上に形成する、
    方法。
20. 更に：
    ＭＴＪセルのパターニングを制御して、ＭＴＪセルの平面積が、金属プラグの平面積よりも小さくなるようにし、そしてＭＴＪセルを金属プラグの上面の中心の近傍に、かつ金属プラグのエッジから離れるように配置する、請求項１９記載の方法。

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