JP2005005605A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、磁界を発生する必要がある配線とその外側を覆う磁気シールド材料層との間におけるエレクトロマイグレーションの発生を抑制した半導体装置を提供する。
【解決手段】ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ）素子とＭＯＳ−ＦＥＴをメモリ素子とし、ワード線とビット線が、ＴＭＲ素子を挟んで交差して配線される。各線に流れる電流が発生する磁界により、ＴＭＲ素子がプログラムされる。ワード線とビット線の配線層外面は、ＴＭＲ素子側の面を除いて磁気シールド材料層で覆われる。該配線層と磁気シールド材料層との間に高融点材料層が挿入され、或いは、磁気シールド材料層の外側にも更に高融点材料層が設けられて、配線層のマイグレーション耐性が向上される。
【選択図】 図１
【解決手段】ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ）素子とＭＯＳ−ＦＥＴをメモリ素子とし、ワード線とビット線が、ＴＭＲ素子を挟んで交差して配線される。各線に流れる電流が発生する磁界により、ＴＭＲ素子がプログラムされる。ワード線とビット線の配線層外面は、ＴＭＲ素子側の面を除いて磁気シールド材料層で覆われる。該配線層と磁気シールド材料層との間に高融点材料層が挿入され、或いは、磁気シールド材料層の外側にも更に高融点材料層が設けられて、配線層のマイグレーション耐性が向上される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、エレクトロマイグレーション耐性を有する配線を備えた半導体装置に関するものであり、特に、強磁性トンネル接合素子をメモリ装置に適用された場合であって、メモリ装置のワード線及びビット線にエレクトロマイグレーション耐性を向上した配線を備えた半導体装置に関連する。
【０００２】
【従来の技術】
近年、半導体装置に組み込まれる集積回路（ＩＣ）は、超ＳＬＩ（ＶＬＳＩ）へと、その回路の集積度を指数関数的に増加してきた。その集積度を増加するためには、半導体チップ内の各回路要素自体の小型化ばかりでなく、回路要素間を接続する配線についても、微細化することが必要である。
【０００３】
ＩＣチップ上には、回路要素として、多数のトランジスタ、ダイオード、抵抗などの素子が組み込まれ、それぞれの素子を薄膜状導電性パターンからなる配線によって接続する場合、その配線幅を非常に狭い微細なものにする必要がある。従来、半導体装置の配線には、その配線材料として、銅、アルミニウム又はアルミニウム合金が使用されるが、ＩＣなどの半導体装置には、ほとんどアルミニウムあるいはアルミニウム合金が用いられ、蒸着あるいはスパッタリングにより形成されていた。
【０００４】
しかしながら、微細なアルミニウム配線に電流を流すと、配線幅が小さいため配線内の電流密度が高くなり、電子の運動エネルギーによって、アルミニウム金属原子が金属内部あるいは異種金属接触部を正極側に移動するエレクトロマイグレーションが生じやすくなる。このエレクトロマイグレーションによる金属原子の移動は、配線に間隙や断線を生じさせるとともに、配線に沿って小丘状あるいはボール状のヒロックを発生させ、配線間のショートを生じさせる等、配線の信頼性を著しく低下させるものであった。
【０００５】
そこで、この様なエレクトロマイグレーションの発生を防止する種々の対策が採用されてきた（例えば、特許文献１乃至４を参照）。特許文献１に開示された半導体装置では、絶縁層の上面に形成された配線を４層構造としている。この配線においては、アルミニウムと高融点シリサイドを交互に積層させれ、配線に流れる電流量が夫々のアルミニウムに分配されることにより、電流密度が減少され、高集積化に伴う配線の幅寸法が狭くなっても、配線のエレクトロマイグレーション耐圧を向上できるというものである。
【０００６】
また、特許文献２に開示された半導体記憶装置では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）におけるビット線及びワード線のうち、配線ピッチが狭い方について、その線を高融点シリサイド系材料で形成し、そのピッチが広い方については、アルミニウム系材料で形成している。この様な配線の仕方により、ＤＲＡＭの配線全体として、導電性が良好であり、耐熱性が高くなるので、エレクトロマイグレーションに対する耐性を向上するというものである。
【０００７】
また、特許文献３や、特許文献４などに開示された半導体装置では、集積回路の高密度化による配線の微細化に伴って発生し易くなる配線間のエレクトロマイグレーションを抑制するために、配線を形成する金属膜の夫々において、その膜の上面と側面を高融点金属膜で覆っている。
【０００８】
この様に、ＩＣやＤＲＡＭを組み込んだ半導体装置における配線に関するエレクトロマイグレーション耐性は、当該配線を、高融点材料膜を積層し、或いは、高融点材料膜で覆うことによって、向上された。
【０００９】
【特許文献１】
特開昭６３−２２６９４４号公報
【特許文献２】
特開平１−１２９４４４号公報
【特許文献３】
特開平５−２１４３５号公報
【特許文献４】
特開平５−１２９２９７号公報
【００１０】
【発明が解決しようとする課題】
一方、最近において、強磁性トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）効果を利用したトンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）素子が開発されている。このＴＭＲ素子は、磁気コアの代わりに使用でき、コアメモリとしてＩＣ化することができる。このＴＭＲ素子を電界効果トランジスタ（ＦＥＴ）と組み合わせて、メモリ素子を構成し、マグネティック・ランダム・アクセス・メモリ（ＭＲＡＭ）とすることが提案されている。このＭＲＡＭは、ＤＲＡＭと同等な集積度及び高速性を有し、しかも、不揮発性で、無制限に書き換えが可能な記憶装置となる。そのため、ＭＲＡＭは、ＤＲＡＭに取って代わる記憶装置として期待されている。
【００１１】
ここで、ＭＲＡＭを記憶装置として動作させるには、ＭＲＡＭに書き込みを行う場合、スイッチング磁界を発生させる必要がある。このスイッチング磁界は、ＴＭＲ素子の上下で交差し、該素子に接近して配設された配線に通電された電流によって発生される。この配線には、主に、メッキで作成した銅が用いられている。
【００１２】
ＭＲＡＭを微細化するためには、ＴＭＲ素子自体も縮小しなければならない。ＴＭＲ素子が小さくなると、スイッチング磁界を大きくしなければならない。スイッチング磁界を大きくするということは、配線に流す電流が増大することを意味する。したがって、ＴＭＲ素子への書き込みに必要な電流が増え、書き込みのための消費電力も増大する。これに伴い、配線の発熱による、エレクトロマイグレーションの発生問題が生ずることになる。
【００１３】
このエレクトロマイグレーション発生問題を解決するためには、できる限り小電流で書き込めるようにする必要がある。そこで、銅による配線層の表面を、ＴＭＲ素子に面する側を残して、ニッケル鉄（ＮｉＦｅ）などの磁気シールド用磁性薄膜で覆うことが提案されている。この磁性薄膜の存在により、少ない書き込み電流でも、効率よく、磁界をＴＭＲ素子に供給できるようになる。
【００１４】
しかし、ＴＭＲ素子を用いたＭＲＡＭの一層の高密度化を図る必要があり、そのためには、配線幅を、さらに細くすることになる。この細線化は、配線の電流密度を高める結果となり、発熱によるマイグレーションが発生することになる。したがって、磁性薄膜と配線層間で、拡散が起こり、磁性層の磁気特性が劣化し、それに伴って発生の磁界の効率が下がるという問題がある。
【００１５】
そこで、本発明は、磁界を発生する必要がある配線を備えた半導体装置において、該配線とその外側を覆う磁気シールド材料層との間におけるエレクトロマイグレーションの発生を抑制し、高密度化を図ることを目的とする。
【００１６】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、信号が印加される複数の配線を備えた半導体装置において、該配線の表面に、高融点材料層を介して磁気シールド材料層を形成するようにした。
【００１７】
前記配線は、強磁性トンネル接合素子に磁界を印加することができるものであり、該配線の側面と、該配線の前記強磁性トンネル接合素子と反対側の面とに、高融点材料層を介して磁気シールド材料層が形成され、或いは、さらに該磁気シールド材料層の面上に、高融点材料層が形成される。
【００１８】
この様に、本発明の半導体装置によれば、強磁性トンネル接合素子と電界効果トランジスタとでメモリ素子とし、複数のメモリ素子を含むメモリ装置を形成する場合に、前記強磁性トンネル接合素子を挟んで交差するワード線とビット線の配線に関して、該配線に施される磁気シールド材料層と、配線層との間に高融点材料層を挿入することによって、この高融点材料層により、磁性シールド材料層と配線層間でのマイグレーションによる拡散を防ぐことができ、磁気シールドが破壊されることを抑制できる。そして、配線層のより一層の微細化が図られても、配線全体の耐マイグレーション性が向上される。
【００１９】
【発明の実施の形態】
次に、本発明の半導体装置の実施形態について、図を参照しながら説明するが、本発明によりもたらされる効果を明確にするために、先ず、本発明の基礎となるＴＭＲ素子によるＭＲＡＭの半導体装置について説明する。
【００２０】
強磁性トンネル接合膜については、後述するとして、ここでは、ＭＲＡＭについて簡単に説明する。ＭＲＡＭは、ＤＲＡＭ並みの集積度及び高速性を持ち、不揮発で無制限に書き換え可能なメモリである。
【００２１】
ＭＲＡＭのメモリセルは、ＴＭＲ素子とＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を組み合わせて可能にしている。図４に、ＭＲＡＭにおける代表的なメモリセルの概略構成について示した。図４（ａ）は、メモリセル部分の回路を表している。メモリセルは、基本的には、ＴＭＲ素子１とＭＯＳ−ＦＥＴ２とで構成される。ＴＭＲ素子１は、ビット線３とＭＯＳ−ＦＥＴ２のドレイン（又はソース）電極との間に接続される。ＭＯＳ−ＦＥＴ２のソース（又はドレイン）電極は、プレート線４に接続されている。
【００２２】
以上のような回路構成を有するメモリセルについて、実際に半導体装置に組み込まれた状態における具体的構造が、図４（ｂ）に示されている。同図では、メモリセルのビット線３に平行する縦断面について、その概略が模式的に表されている。したがって、メモリセルの構造に係る寸法は、実際の大きさに対応していない。
【００２３】
ビット線３とワード線５が、ＴＭＲ素子１を挟んで、直交するように交差しており、それらの下側において、ゲート電極６、ドレイン（又はソース）領域７及びソース（又はドレイン）領域８からなるＭＯＳ−ＦＥＴ２が形成されている。ＴＭＲ素子１とワード線５との間であり、ＴＭＲ素子１のビット線３の反対面には、ドレイン（又はソース）領域７から延びるドレイン電極９が配設され、ソース（又はドレイン）領域８からは、センス線１０が配設される。
【００２４】
この様なＭＲＡＭのメモリセルの書き込み及び読み出しについては、以下の手順で行われる。
（１）書き込み
図５に、ＭＲＡＭのＴＭＲ素子１への書き込みの様子を示した。同図では、図４（ｂ）の構成のうちのＴＭＲ素子１、ビット線３、ワード線５のみが示されている。ＴＭＲ素子１の上下で直交する二本の配線、即ち、ビット線３とワード線５とに同時に電流を流し、生成した合成磁界によって選択及び書き込みが行われる。図５では、ビット線３には、電流Ｉｘが、そして、ワード線５には、電流Ｉｙが流れている。電流Ｉｘによって、磁界Ｈｘが、そして、電流Ｉｙによって、磁界Ｈｙが生成される。
【００２５】
この場合、ビット線３とワード線５のうちの一本のみに電流が流されても、ＴＭＲ素子１には、書き込みは行われない。
【００２６】
メモリ素子として使用されるＴＭＲ素子１の書き込み層（フリー層）は、磁気的異方性（異方性磁界：Ｈｋ）が生じるように、長方形になっている。フリー層の磁化方向は、異方性により長方形の長手方向（ｅａｓｙ方向）が安定となる。このため、ｅａｓｙ方向に向いた磁化は、磁化方向の反転に必要な磁界（スイッチング磁界）がかからない限り安定である。この磁化方向の向きで「０」又は「１」をプログラムする。
【００２７】
メモリ素子の磁化方向を選択し反転させる方法として、長方形の短手方向（ｈａｒｄ方向）に磁界を掛けながらｅａｓｙ方向に記録用磁界を掛ける方法がある。
【００２８】
書き込み電流Ｉｙによりｈａｒｄ方向に磁界Ｈｙを掛けることにより、磁化方向の回転に必要なエネルギー障壁が下げられる。このときに、同時に書き込み電流Ｉｘにより、ｅａｓｙ方向に磁界Ｈｘを印加すると、選択された素子のみの磁化方向がｅａｓｙ方向（Ｈｘ）に向く。
【００２９】
このときの書き込みの磁界Ｈｘ及びＨｙの閾値は、次の式で書き表せられるアステロイド曲線となる。
Ｈｘ２／３＋Ｈｙ２／３＝Ｈｋ２／３
ＴＭＲ素子へのプログラムは、閾値を超える組み合わせで行われる。アステロイド曲線で示される閾値の内側にある磁界Ｈｘ及びＨｙの組み合わせによると、ＴＭＲ素子へはプログラムされず、外側の磁化の組み合わせでプログラムが行われる。
【００３０】
（２）読み出し
ＭＲＡＭのメモリセルを選択し、当該メモリセルのＭＯＳ−ＦＥＴをオンにすると、電流パスが形成され、ＴＭＲ素子１の抵抗を読みとることができる。このとき、強磁性トンネル効果により、ＴＭＲ素子のフリー層の磁化方向による抵抗差は、約３０〜６０％であるので、電流パスの電圧（出力電圧）によって、ＴＭＲ素子がプログラムされているかどうかを判定し、「０」又は「１」を読み出す。
【００３１】
次に、ＴＭＲ素子における強磁性トンネル効果について説明する。「金属／絶縁層／金属」の３層構造を持つ接合において、この両側の金属間に電圧を印加すると、絶縁層が充分薄い場合、わずかに電流が流れる現象がある。
【００３２】
通常、絶縁層は、電流を通さないが、充分薄い場合、例えば、数オングストローム〜数十オングストロームでは、量子力学的効果によって、該絶縁層を極わずかに電子が透過する確率を持っているため、この場合には、トンネル接合が形成され、トンネル電流が流れる。
【００３３】
絶縁層には、金属の酸化膜を絶縁障壁として用いるのが、通常である。例えば、アルミニウムの表面層を、自然酸化やプラズマ酸化、熱酸化などで酸化させることにより、酸化アルミニウムを生成することができる。酸化条件を調節することで、表面に生成される厚さを、数オングストロームから数十オングストロームの酸化層とすることができる。酸化アルミニウムは、絶縁体であるために、トンネル接合の障壁層として用いることができる。
【００３４】
このような絶縁層による接合の特徴としては、印加電圧に対する電流が、通常の抵抗と異なり、非線形特性を持つことから、非線形の素子として用いられたりしてきた。
【００３５】
このトンネル接合形成を利用した強磁性トンネル接合素子とするには、絶縁層の両側の金属を強磁性金属に置き換える。強磁性トンネル接合においては、トンネル確率（トンネル抵抗）が、両側の磁性層の磁化状態に依存することが知られている。つまり、磁場によってトンネル抵抗をコントロールすることができる。磁化の相対角度をθとすると、トンネル抵抗Ｒは、
Ｒ＝Ｒｓ＋０．５・△Ｒ（１−ＣＯＳθ） （１）
と表される。すなわち、両磁性層の磁化の角度が揃っているとき、つまり、θ＝０である場合には、トンネル抵抗が小さなり、Ｒ＝Ｒｓとなる。また、両磁性層の磁化が反対向き、つまり、θ＝１８０である場合には、トンネル抵抗が大きくなり、Ｒ＝Ｒｓ＋△Ｒとなる。
【００３６】
これは、強磁性体内部の電子が分極していることに起因する。電子は、通常、上向きのスピン状態のもの（ｕｐ電子）と下向きのスピン状態のもの（ｄｏｗｎ電子）が存在するが、通常の非磁性金属内部の電子は、両電子が同数だけ存在するため、全体として磁性を持たない。一方、強磁性体内部の電子は、ｕｐ電子の数Ｎｕｐとｄｏｗｎ電子の数Ｎｄｏｗｎが異なるために、全体としてｕｐもしくはｄｏｗｎの磁性を持つ。電子が絶縁層を透過する場合、これらの電子は、それぞれのスピン状態を保ったままトンネルすることが知られている。したがって、トンネル先の電子状態に空きがあれば、トンネルが可能であるが、トンネル先の電子状態に空きがなければ、電子はトンネル出来ない。
【００３７】
トンネル抵抗の変化率は、電子源の偏極率と、トンネル先の偏極率の積で表される。
ΔＲ／Ｒｓ＝２×Ｐ１×Ｐ２／（１−Ｐ１×Ｐ２） （２）
ここで、Ｐ１、Ｐ２は両磁性層の分極率であり、
Ｐ＝２（Ｎｕｐ−Ｎｄｏｗｎ）／（Ｎｕｐ＋Ｎｄｏｗｎ） （３）
で表される。分極率Ｐについては、強磁性金属の種類に依存する。例えば、ＮｉＦｅ、Ｃｏ、ＣｏＦｅの分極率は、それぞれ０．３、０．３４、０．４６であり、その場合、理論的には、それぞれ約２０％、２６％、５４％の磁気抵抗変化率を得ることができる。
【００３８】
また、トンネル抵抗（Ｒ）は、次式より、絶縁層の絶縁障壁高さ（φ）と幅（Ｗ）に依存する。
Ｒ∝Ｅｘｐ（Ｗｘ（φ）１／２） （４）
したがって、トンネル抵抗は、絶縁障壁高さが低い場合、或いは、障壁幅が狭い場合に、小さくなる。
【００３９】
このスピンバルブ構造を持つ強磁性トンネル接合は、「反強磁性層（ピン層）／磁性層（ピンド層）／絶縁層／磁性層（フリー層）」の４層構造にすると、ピンド層であるＣｏＦｅ層がピン層であるＰｔ−Ｍｎ層と交換結合し、ピンド層の磁化方向が固定される。したがって、外部から磁場を印加すると、フリー層（ＮｉＦｅ層）のみが磁化回転する。すると、フリー層とピンド層の磁化の相対角度が変化するために、式（１）で示したように、磁場に依存してトンネル抵抗が変化する。
【００４０】
以上に説明したようなＴＭＲ素子を利用したメモリセルを有する ＭＲＡＭにおいて、書き込みを行う場合には、スイッチング磁界を発生させる電流を、配線、即ち、ビット線３及びワード線５に流すことが必要である。図６（ａ）に示されるように、これらの配線には、主に、メッキで作成した銅（Ｃｕ）を用いている。図６では、配線の縦断面を示す。
【００４１】
ＭＲＡＭの微細化によるＴＭＲ素子の縮小化に伴うスイッチング磁界が増大し、書き込みに必要な電流が増える。その結果、配線の発熱によるエレクトロマイグレーションの問題が発生する。この対策として、図６（ｂ）に示されるように、Ｃｕ配線３、５を、ＮｉＦｅなどによる磁気シールド用磁性薄膜１１で覆うことにより、できるだけ少ない書き込み電流となるようにし、効率よく磁界をＴＭＲ素子に供給できるようにしている。
【００４２】
しかし、ＭＲＡＭの高密度化の要求により、配線幅は、さらに細くなる。そうすると、配線の発熱によるマイグレーションが発生することとなり、磁性層と配線層間で、拡散が起こり、磁性層の磁気特性が劣化し、それに伴って発生の磁界の効率が下がる問題が生じてくる。
【００４３】
そこで、本発明では、この問題を解決する方法として、配線に施される磁気シールド材料層と、配線層との間に高融点材料層を挿入することとした。この高融点材料層により、磁性シールド材料層と配線層間でのマイグレーションによる拡散を防ぐことが可能になり、配線層のより一層の微細化が図られても、配線全体の耐マイグレーション性が向上され、磁気シールドが破壊されることを抑制できる。
【００４４】
本発明による半導体装置に適用される配線層の実施形態を、図１に示した。図１では、図６と同様に、ＭＲＡＭにおける一配線層の縦断面を示しており、配線層であるビット線３又はワード線５に対応して、その概略を表している。
【００４５】
図１（ａ）では、配線層であるビット線３又はワード線５において、タングステン又はタングステン合金、チタン又はチタン化合物、シリコン化合物などによる高融点材料層１２が挿入された本実施形態の配線層構造が示されている。元々、配線層であるビット線３又はワード線５には、図１では図示が省略されているＴＭＲ素子に面した側、即ち、下側の面を除いて、その上面と両側面を覆うようにした磁気シールド材料層１１が形成されている。そこで、さらに、ビット線３又はワード線５の配線層と、磁気シールド材料層１１との間に、高融点材料層１２が形成されている。
【００４６】
図１（ｂ）では、図１（ａ）に示された本実施形態の配線層構造に、さらに、もう一層の高融点材料層で覆うようにした場合を示している。この配線層構造では、磁気シールド材料層１１の外側にも、もう一層の高融点材料層１３が配設されている。この２重の高融点材料層の配置によって、ＭＲＡＭの微細化に伴う配線全体の耐マイグレーション性が一層向上される。
【００４７】
次に、図１（ａ）に示される本実施形態の配線層構造による場合について、その配線層の作成手順を説明する。ここでは、配線層の材料として、銅（Ｃｕ）を、磁気シールド材料として、ＮｉＦｅを用いている。また、高融点材料としては、ＴｉＮを用いた。一般に、図４（ｂ）からも分かるように、ＭＲＡＭにおけるワード線及びビット線は、ＴＭＲ素子を挟んで、交差しているために、それらの作成方法が異なっている。
【００４８】
図２は、ワード線５に係る作成手順を示している。同図の（ａ）から（ｆ）は、その作成手順の各工程を表しており、各工程での縦断面である。なお、ここでは、ワード線５のみの作成手順を説明する都合上、明確化するため、図４（ｂ）に記載されたドレイン（又はソース）電極９の作成工程が省略されている。
【００４９】
ＴＭＲ素子１の下側にワード線５を形成するため、ＭＯＳ−ＦＥＴ２の上に、酸化シリコンなどの絶縁材料の堆積法、或いは、金属の熱酸化法などにより、絶縁層１０１を作成する（図２（ａ）を参照）。
【００５０】
次いで、絶縁層１０１に溝を開けて、該溝内に配線層を形成するために、リソグラフィ法などによって、フォトレジスト１０２を配線パターンに従って露光現像し、溝に当たる部分の絶縁層１０１の表面を露出させる（図２（ｂ）を参照）。
【００５１】
そこで、フォトレジスト１０２で覆われていない露出した絶縁層１０１をＲＩＥ装置などで除去する。絶縁層１０１の表面に形成されているフォトレジスト１０２を除去すると、配線パターンに応じた開口を有する溝が形成される（図２（ｃ）を参照）。
【００５２】
溝が形成された絶縁層１０１の全面に、ＮｉＦｅの磁気シールド材料、窒化チタン（ＴｉＮ）の高融点材料をメッキ法又はスパッタ法により成膜する。このとき、絶縁層１０１に形成された溝の両側壁にも、これらの材料で成膜されるようにする。さらに、Ｃｕの配線材料を、メッキ法又はスパッタ法により、溝部分が埋まるように、全面に成膜する（図２（ｄ）を参照）。ここで、絶縁層１０１上の全面に、磁気シールド材料層１０３、高融点材料層１０４及び配線材料層１０５の３層が成膜されたことになる。
【００５３】
次いで、絶縁層１０１上の３層に膜については、絶縁層１０１に形成された溝の部分以外は、不要であるので、ケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、その不要な３層を除去し、絶縁層１０１と配線用溝部分とを平坦化する（図２（ｅ）を参照）。
【００５４】
絶縁層１０１の全表面が平坦化された後に、Ａｌ２Ｏ３などの絶縁層１０６を成膜する。その成膜された上に、ＴＭＲ素子を形成するものとして、磁性層（フリー層）、絶縁層、磁性層（ピンド層）及び反強磁性層（ピン層）の４層を順次成膜する。そして、この４層の膜を矩形にパターニングすることによって、ＭＴＲ素子１０７を作成する（図２（ｆ）を参照）
【００５５】
以上の各工程が処理されることにより、ＭＯＳ−ＦＥＴ上の絶縁層１０１にワード線５を形成することができ、そのワード線５上であり、ビット線３と交差する位置にＴＭＲ素子１が形成できた。
【００５６】
次に、ワード線５とＴＭＲ素子１を挟む位置で交差するビット線３の形成手順について、図３を参照して説明する。同図の（ａ）から（ｆ）は、その作成手順の各工程を表しており、各工程での縦断面である。
【００５７】
なお、ビット線３の形成は、図２（ｆ）の工程に引き続いて行われるが、ワード線５とビット線３とは、直交した関係にあることから、図３の処理工程で示される縦断面の方向は、図２に示された縦断面と直交している。また、ビット線３は、ＴＭＲ素子１を挟んで、ワード線５と反対側にあるため、図３の各工程における縦断面図では、ワード線５が、ＴＭＲ素子１０７の下方に存在するので、ビット線３の形成に関わる工程だけを示すため、ワード線５の表示を省略した。
【００５８】
先ず、図２（ｆ）の工程で、絶縁層１０６上に、ＴＭＲ素子１０７が形成された後、全面に絶縁層を堆積し、絶縁層１０６と一体化し、絶縁層２０１を生成する。そして、ＴＭＲ素子１０７の上面と面一となるように、平坦化処理を施す（図３（ａ）を参照）。
【００５９】
次いで、フォトレジスト２０２を生成し、ＴＭＲ素子１０７の上にビット線３が配置されるように、配線パターンを露光現像する。配線パターンに相当する部分のフォトレジストを除去した後、メッキ法又はスパッタ法により、配線材料であるＣｕが、成膜される（図３（ｂ）を参照）。
【００６０】
そこで、成膜されたＣｕの表面がフォトレジスト２０２の表面と同一になるように、ＣＰＭ法により、Ｃｕを研磨する。その後、フォトレジスト２０２を除去する。これで、ビット線３となる配線材料層２０３が形成される（図３（ｃ）を参照）。
【００６１】
次に、形成された配線材料層２０３の上面及び両側面を含めた全面に、スパッタ法又はＣＶＤ法により、高融点材料のＴｉＮ、磁気シールド材料のＮｉＦｅを順に成膜する（図３（ｄ）を参照）。これで、配線材料層２０３の表面を覆う高融点材料層２０４と磁気シールド材料層２０５が生成されたことになる。
【００６２】
そこで、絶縁層２０１の上に生成された高融点材料層２０４と磁気シールド材料層２０５は不要であるため、レジスト２０６を配線に従ってパターニングし、エッチングなどにより、配線材料層２０３の上面及び両側面を残して、高融点材料層２０４と磁気シールド材料層２０５を取り除く（図３（ｅ）を参照）。
【００６３】
最後に、配線パターン上のレジスト２０６を除去し、上面に保護層を成膜することにより、ビット線３の形成が完了する（図３（ｆ）を参照）。
【００６４】
以上により、ビット線３が、ＴＭＲ素子１に対向して形成されるが、図２（ａ）乃至（ｆ）の各工程に引き続いて、図３（ａ）乃至（ｆ）の各工程を順次行うことにより、ＴＭＲ素子１を挟んで交差するワード線５とビット線３とを形成することができる。
【００６５】
なお、これまでに説明したワード線５とビット線３の配線層構造は、図１（ａ）に従った配線層と磁気シールド材料層１１との間に高融点材料層１２を挿入した場合であったが、図１（ｂ）の場合のように、磁気シールド材料層１１の外側にも高融点材料層１３を設ける場合の処理工程を説明する。
【００６６】
ワード線５を形成する手順は、全体的には、図２に示された（ａ）乃至（ｆ）の各工程と同様であるが、図２（ｄ）の工程において、ＮｉＦｅの磁気シールド材料による成膜の前に、ＴｉＮの高融点材料による成膜を行う。この様にすると、当該工程において、高融点材料、磁気シールド材料及び高融点材料による３層を成膜できる。
【００６７】
そして、図２（ｅ）の工程において、配線パターンに相当する部分以外の絶縁層１０１の上の高融点材料、磁気シールド材料及び高融点材料による３層を除去することにより、配線層１０５の両側面及び下面を高融点材料、磁気シールド材料及び高融点材料による３層で覆われた配線層構造を得ることができる。
【００６８】
また、ビット線５を形成する手順は、全体的には、図３に示された（ａ）乃至（ｆ）の各工程と同様であるが、図３（ｄ）の工程において、ＮｉＦｅの磁気シールド材料による成膜の後に、ＴｉＮの高融点材料による成膜を行う。この様にすると、当該工程において、高融点材料、磁気シールド材料及び高融点材料による３層を成膜できる。
【００６９】
そして、図３（ｅ）の工程において、配線パターンに相当する部分以外における絶縁層２０１上の高融点材料、磁気シールド材料及び高融点材料による３層を除去することにより、配線層２０３の上面及び両側面を高融点材料、磁気シールド材料及び高融点材料による３層で覆われた配線層構造を得ることができる。
【００７０】
以上により、配線層構造が、図１（ｂ）のように、高融点材料、磁気シールド材料及び高融点材料による３層であっても、図２（ａ）乃至（ｆ）と同様の各工程に引き続いて、図３（ａ）乃至（ｆ）と同様の各工程を順次行うことにより、ＴＭＲ素子１を挟んで交差するワード線５とビット線３とを形成することができる。
【００７１】
以下に、本発明に係る半導体装置の実施態様について、記述する。
（付記１） 信号が印加される複数の配線を備えた半導体装置において、
前記配線の表面に、高融点材料層を介して磁気シールド材料層が形成されていることを特徴とする半導体装置。
（付記２） 前記配線が、強磁性トンネル接合素子に磁界を印加することを特徴とする付記１に記載の半導体装置。
（付記３） 前記配線の側面と、該配線の前記強磁性トンネル接合素子と反対側の面とに、高融点材料層を介して磁気シールド材料層が形成されていることを特徴とする付記２に記載の半導体装置。
（付記４） 前記磁気シールド材料層の面上に、高融点材料層が形成されていることを特徴とする付記３に記載の半導体装置。
（付記５） メモリ素子が、前記強磁性トンネル接合素子と電界効果トランジスタとで形成され、
前記配線が、前記強磁性トンネル素子のワード線及びビット線であり、該ワード線と該ビット線とが、前記強磁性トンネル接合素子を挟んで交差していることを特徴とする付記３又は４に記載の半導体装置。
（付記６） 前記配線は、銅又は銅合金、若しくは、アルミニウム又はアルミニウム合金で形成されていることを特徴とする付記２乃至５のいずれか一項に記載の半導体装置。
（付記７） 前記高融点材料が、非磁性材料であることを特徴とする付記６に記載の半導体装置。
（付記８） 前記高融点材料は、タングステン及びタングステン化合物、チタン及びチタン化合物、シリコン化合物のうちの一つであることを特徴とする付記７に記載の半導体装置。
【００７２】
【発明の効果】
以上のように、本発明の半導体装置によれば、配線層と磁気シールド材料層との間に、高融点材料層を介在させ、或いは、磁気シールド材料層の外側にも、高融点材料層を配設するようにしたので、ＴＭＲ素子をメモリセルに用いた場合に、耐マイグレーションに強い配線を提供することができ、メモリの信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置における配線層の断面を示す図である。
【図２】ＭＲＡＭのワード線に本実施形態を適用した場合における配線の形成手順を説明する図である。
【図３】ＭＲＡＭのビット線に本実施形態を適用した場合における配線の形成手順を説明する図である。
【図４】従来技術によるＭＲＡＭの概略構成を説明するための図である。
【図５】ＭＲＡＭへの書き込み方法を説明するための図である。
【図６】従来技術によるＭＲＡＭに用いられている配線層の断面を示す図である。
【符号の説明】
１、１０７…ＴＭＲ素子
２…ＭＯＳ−ＦＥＴ
３…ビット線
４…プレート線
５…ワード線
６…ゲート電極
９…ドレイン電極
１０…センス線
１１…磁性薄膜
１２、１３、１０４、２０４…高融点材料層
１０１、１０６、２０１…絶縁層
１０２、２０２、２０６…フォトレジスト
１０３、２０５…磁気シールド材料層
１０５、２０３…配線材料層
【発明の属する技術分野】
本発明は、エレクトロマイグレーション耐性を有する配線を備えた半導体装置に関するものであり、特に、強磁性トンネル接合素子をメモリ装置に適用された場合であって、メモリ装置のワード線及びビット線にエレクトロマイグレーション耐性を向上した配線を備えた半導体装置に関連する。
【０００２】
【従来の技術】
近年、半導体装置に組み込まれる集積回路（ＩＣ）は、超ＳＬＩ（ＶＬＳＩ）へと、その回路の集積度を指数関数的に増加してきた。その集積度を増加するためには、半導体チップ内の各回路要素自体の小型化ばかりでなく、回路要素間を接続する配線についても、微細化することが必要である。
【０００３】
ＩＣチップ上には、回路要素として、多数のトランジスタ、ダイオード、抵抗などの素子が組み込まれ、それぞれの素子を薄膜状導電性パターンからなる配線によって接続する場合、その配線幅を非常に狭い微細なものにする必要がある。従来、半導体装置の配線には、その配線材料として、銅、アルミニウム又はアルミニウム合金が使用されるが、ＩＣなどの半導体装置には、ほとんどアルミニウムあるいはアルミニウム合金が用いられ、蒸着あるいはスパッタリングにより形成されていた。
【０００４】
しかしながら、微細なアルミニウム配線に電流を流すと、配線幅が小さいため配線内の電流密度が高くなり、電子の運動エネルギーによって、アルミニウム金属原子が金属内部あるいは異種金属接触部を正極側に移動するエレクトロマイグレーションが生じやすくなる。このエレクトロマイグレーションによる金属原子の移動は、配線に間隙や断線を生じさせるとともに、配線に沿って小丘状あるいはボール状のヒロックを発生させ、配線間のショートを生じさせる等、配線の信頼性を著しく低下させるものであった。
【０００５】
そこで、この様なエレクトロマイグレーションの発生を防止する種々の対策が採用されてきた（例えば、特許文献１乃至４を参照）。特許文献１に開示された半導体装置では、絶縁層の上面に形成された配線を４層構造としている。この配線においては、アルミニウムと高融点シリサイドを交互に積層させれ、配線に流れる電流量が夫々のアルミニウムに分配されることにより、電流密度が減少され、高集積化に伴う配線の幅寸法が狭くなっても、配線のエレクトロマイグレーション耐圧を向上できるというものである。
【０００６】
また、特許文献２に開示された半導体記憶装置では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）におけるビット線及びワード線のうち、配線ピッチが狭い方について、その線を高融点シリサイド系材料で形成し、そのピッチが広い方については、アルミニウム系材料で形成している。この様な配線の仕方により、ＤＲＡＭの配線全体として、導電性が良好であり、耐熱性が高くなるので、エレクトロマイグレーションに対する耐性を向上するというものである。
【０００７】
また、特許文献３や、特許文献４などに開示された半導体装置では、集積回路の高密度化による配線の微細化に伴って発生し易くなる配線間のエレクトロマイグレーションを抑制するために、配線を形成する金属膜の夫々において、その膜の上面と側面を高融点金属膜で覆っている。
【０００８】
この様に、ＩＣやＤＲＡＭを組み込んだ半導体装置における配線に関するエレクトロマイグレーション耐性は、当該配線を、高融点材料膜を積層し、或いは、高融点材料膜で覆うことによって、向上された。
【０００９】
【特許文献１】
特開昭６３−２２６９４４号公報
【特許文献２】
特開平１−１２９４４４号公報
【特許文献３】
特開平５−２１４３５号公報
【特許文献４】
特開平５−１２９２９７号公報
【００１０】
【発明が解決しようとする課題】
一方、最近において、強磁性トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）効果を利用したトンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）素子が開発されている。このＴＭＲ素子は、磁気コアの代わりに使用でき、コアメモリとしてＩＣ化することができる。このＴＭＲ素子を電界効果トランジスタ（ＦＥＴ）と組み合わせて、メモリ素子を構成し、マグネティック・ランダム・アクセス・メモリ（ＭＲＡＭ）とすることが提案されている。このＭＲＡＭは、ＤＲＡＭと同等な集積度及び高速性を有し、しかも、不揮発性で、無制限に書き換えが可能な記憶装置となる。そのため、ＭＲＡＭは、ＤＲＡＭに取って代わる記憶装置として期待されている。
【００１１】
ここで、ＭＲＡＭを記憶装置として動作させるには、ＭＲＡＭに書き込みを行う場合、スイッチング磁界を発生させる必要がある。このスイッチング磁界は、ＴＭＲ素子の上下で交差し、該素子に接近して配設された配線に通電された電流によって発生される。この配線には、主に、メッキで作成した銅が用いられている。
【００１２】
ＭＲＡＭを微細化するためには、ＴＭＲ素子自体も縮小しなければならない。ＴＭＲ素子が小さくなると、スイッチング磁界を大きくしなければならない。スイッチング磁界を大きくするということは、配線に流す電流が増大することを意味する。したがって、ＴＭＲ素子への書き込みに必要な電流が増え、書き込みのための消費電力も増大する。これに伴い、配線の発熱による、エレクトロマイグレーションの発生問題が生ずることになる。
【００１３】
このエレクトロマイグレーション発生問題を解決するためには、できる限り小電流で書き込めるようにする必要がある。そこで、銅による配線層の表面を、ＴＭＲ素子に面する側を残して、ニッケル鉄（ＮｉＦｅ）などの磁気シールド用磁性薄膜で覆うことが提案されている。この磁性薄膜の存在により、少ない書き込み電流でも、効率よく、磁界をＴＭＲ素子に供給できるようになる。
【００１４】
しかし、ＴＭＲ素子を用いたＭＲＡＭの一層の高密度化を図る必要があり、そのためには、配線幅を、さらに細くすることになる。この細線化は、配線の電流密度を高める結果となり、発熱によるマイグレーションが発生することになる。したがって、磁性薄膜と配線層間で、拡散が起こり、磁性層の磁気特性が劣化し、それに伴って発生の磁界の効率が下がるという問題がある。
【００１５】
そこで、本発明は、磁界を発生する必要がある配線を備えた半導体装置において、該配線とその外側を覆う磁気シールド材料層との間におけるエレクトロマイグレーションの発生を抑制し、高密度化を図ることを目的とする。
【００１６】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、信号が印加される複数の配線を備えた半導体装置において、該配線の表面に、高融点材料層を介して磁気シールド材料層を形成するようにした。
【００１７】
前記配線は、強磁性トンネル接合素子に磁界を印加することができるものであり、該配線の側面と、該配線の前記強磁性トンネル接合素子と反対側の面とに、高融点材料層を介して磁気シールド材料層が形成され、或いは、さらに該磁気シールド材料層の面上に、高融点材料層が形成される。
【００１８】
この様に、本発明の半導体装置によれば、強磁性トンネル接合素子と電界効果トランジスタとでメモリ素子とし、複数のメモリ素子を含むメモリ装置を形成する場合に、前記強磁性トンネル接合素子を挟んで交差するワード線とビット線の配線に関して、該配線に施される磁気シールド材料層と、配線層との間に高融点材料層を挿入することによって、この高融点材料層により、磁性シールド材料層と配線層間でのマイグレーションによる拡散を防ぐことができ、磁気シールドが破壊されることを抑制できる。そして、配線層のより一層の微細化が図られても、配線全体の耐マイグレーション性が向上される。
【００１９】
【発明の実施の形態】
次に、本発明の半導体装置の実施形態について、図を参照しながら説明するが、本発明によりもたらされる効果を明確にするために、先ず、本発明の基礎となるＴＭＲ素子によるＭＲＡＭの半導体装置について説明する。
【００２０】
強磁性トンネル接合膜については、後述するとして、ここでは、ＭＲＡＭについて簡単に説明する。ＭＲＡＭは、ＤＲＡＭ並みの集積度及び高速性を持ち、不揮発で無制限に書き換え可能なメモリである。
【００２１】
ＭＲＡＭのメモリセルは、ＴＭＲ素子とＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を組み合わせて可能にしている。図４に、ＭＲＡＭにおける代表的なメモリセルの概略構成について示した。図４（ａ）は、メモリセル部分の回路を表している。メモリセルは、基本的には、ＴＭＲ素子１とＭＯＳ−ＦＥＴ２とで構成される。ＴＭＲ素子１は、ビット線３とＭＯＳ−ＦＥＴ２のドレイン（又はソース）電極との間に接続される。ＭＯＳ−ＦＥＴ２のソース（又はドレイン）電極は、プレート線４に接続されている。
【００２２】
以上のような回路構成を有するメモリセルについて、実際に半導体装置に組み込まれた状態における具体的構造が、図４（ｂ）に示されている。同図では、メモリセルのビット線３に平行する縦断面について、その概略が模式的に表されている。したがって、メモリセルの構造に係る寸法は、実際の大きさに対応していない。
【００２３】
ビット線３とワード線５が、ＴＭＲ素子１を挟んで、直交するように交差しており、それらの下側において、ゲート電極６、ドレイン（又はソース）領域７及びソース（又はドレイン）領域８からなるＭＯＳ−ＦＥＴ２が形成されている。ＴＭＲ素子１とワード線５との間であり、ＴＭＲ素子１のビット線３の反対面には、ドレイン（又はソース）領域７から延びるドレイン電極９が配設され、ソース（又はドレイン）領域８からは、センス線１０が配設される。
【００２４】
この様なＭＲＡＭのメモリセルの書き込み及び読み出しについては、以下の手順で行われる。
（１）書き込み
図５に、ＭＲＡＭのＴＭＲ素子１への書き込みの様子を示した。同図では、図４（ｂ）の構成のうちのＴＭＲ素子１、ビット線３、ワード線５のみが示されている。ＴＭＲ素子１の上下で直交する二本の配線、即ち、ビット線３とワード線５とに同時に電流を流し、生成した合成磁界によって選択及び書き込みが行われる。図５では、ビット線３には、電流Ｉｘが、そして、ワード線５には、電流Ｉｙが流れている。電流Ｉｘによって、磁界Ｈｘが、そして、電流Ｉｙによって、磁界Ｈｙが生成される。
【００２５】
この場合、ビット線３とワード線５のうちの一本のみに電流が流されても、ＴＭＲ素子１には、書き込みは行われない。
【００２６】
メモリ素子として使用されるＴＭＲ素子１の書き込み層（フリー層）は、磁気的異方性（異方性磁界：Ｈｋ）が生じるように、長方形になっている。フリー層の磁化方向は、異方性により長方形の長手方向（ｅａｓｙ方向）が安定となる。このため、ｅａｓｙ方向に向いた磁化は、磁化方向の反転に必要な磁界（スイッチング磁界）がかからない限り安定である。この磁化方向の向きで「０」又は「１」をプログラムする。
【００２７】
メモリ素子の磁化方向を選択し反転させる方法として、長方形の短手方向（ｈａｒｄ方向）に磁界を掛けながらｅａｓｙ方向に記録用磁界を掛ける方法がある。
【００２８】
書き込み電流Ｉｙによりｈａｒｄ方向に磁界Ｈｙを掛けることにより、磁化方向の回転に必要なエネルギー障壁が下げられる。このときに、同時に書き込み電流Ｉｘにより、ｅａｓｙ方向に磁界Ｈｘを印加すると、選択された素子のみの磁化方向がｅａｓｙ方向（Ｈｘ）に向く。
【００２９】
このときの書き込みの磁界Ｈｘ及びＨｙの閾値は、次の式で書き表せられるアステロイド曲線となる。
Ｈｘ２／３＋Ｈｙ２／３＝Ｈｋ２／３
ＴＭＲ素子へのプログラムは、閾値を超える組み合わせで行われる。アステロイド曲線で示される閾値の内側にある磁界Ｈｘ及びＨｙの組み合わせによると、ＴＭＲ素子へはプログラムされず、外側の磁化の組み合わせでプログラムが行われる。
【００３０】
（２）読み出し
ＭＲＡＭのメモリセルを選択し、当該メモリセルのＭＯＳ−ＦＥＴをオンにすると、電流パスが形成され、ＴＭＲ素子１の抵抗を読みとることができる。このとき、強磁性トンネル効果により、ＴＭＲ素子のフリー層の磁化方向による抵抗差は、約３０〜６０％であるので、電流パスの電圧（出力電圧）によって、ＴＭＲ素子がプログラムされているかどうかを判定し、「０」又は「１」を読み出す。
【００３１】
次に、ＴＭＲ素子における強磁性トンネル効果について説明する。「金属／絶縁層／金属」の３層構造を持つ接合において、この両側の金属間に電圧を印加すると、絶縁層が充分薄い場合、わずかに電流が流れる現象がある。
【００３２】
通常、絶縁層は、電流を通さないが、充分薄い場合、例えば、数オングストローム〜数十オングストロームでは、量子力学的効果によって、該絶縁層を極わずかに電子が透過する確率を持っているため、この場合には、トンネル接合が形成され、トンネル電流が流れる。
【００３３】
絶縁層には、金属の酸化膜を絶縁障壁として用いるのが、通常である。例えば、アルミニウムの表面層を、自然酸化やプラズマ酸化、熱酸化などで酸化させることにより、酸化アルミニウムを生成することができる。酸化条件を調節することで、表面に生成される厚さを、数オングストロームから数十オングストロームの酸化層とすることができる。酸化アルミニウムは、絶縁体であるために、トンネル接合の障壁層として用いることができる。
【００３４】
このような絶縁層による接合の特徴としては、印加電圧に対する電流が、通常の抵抗と異なり、非線形特性を持つことから、非線形の素子として用いられたりしてきた。
【００３５】
このトンネル接合形成を利用した強磁性トンネル接合素子とするには、絶縁層の両側の金属を強磁性金属に置き換える。強磁性トンネル接合においては、トンネル確率（トンネル抵抗）が、両側の磁性層の磁化状態に依存することが知られている。つまり、磁場によってトンネル抵抗をコントロールすることができる。磁化の相対角度をθとすると、トンネル抵抗Ｒは、
Ｒ＝Ｒｓ＋０．５・△Ｒ（１−ＣＯＳθ） （１）
と表される。すなわち、両磁性層の磁化の角度が揃っているとき、つまり、θ＝０である場合には、トンネル抵抗が小さなり、Ｒ＝Ｒｓとなる。また、両磁性層の磁化が反対向き、つまり、θ＝１８０である場合には、トンネル抵抗が大きくなり、Ｒ＝Ｒｓ＋△Ｒとなる。
【００３６】
これは、強磁性体内部の電子が分極していることに起因する。電子は、通常、上向きのスピン状態のもの（ｕｐ電子）と下向きのスピン状態のもの（ｄｏｗｎ電子）が存在するが、通常の非磁性金属内部の電子は、両電子が同数だけ存在するため、全体として磁性を持たない。一方、強磁性体内部の電子は、ｕｐ電子の数Ｎｕｐとｄｏｗｎ電子の数Ｎｄｏｗｎが異なるために、全体としてｕｐもしくはｄｏｗｎの磁性を持つ。電子が絶縁層を透過する場合、これらの電子は、それぞれのスピン状態を保ったままトンネルすることが知られている。したがって、トンネル先の電子状態に空きがあれば、トンネルが可能であるが、トンネル先の電子状態に空きがなければ、電子はトンネル出来ない。
【００３７】
トンネル抵抗の変化率は、電子源の偏極率と、トンネル先の偏極率の積で表される。
ΔＲ／Ｒｓ＝２×Ｐ１×Ｐ２／（１−Ｐ１×Ｐ２） （２）
ここで、Ｐ１、Ｐ２は両磁性層の分極率であり、
Ｐ＝２（Ｎｕｐ−Ｎｄｏｗｎ）／（Ｎｕｐ＋Ｎｄｏｗｎ） （３）
で表される。分極率Ｐについては、強磁性金属の種類に依存する。例えば、ＮｉＦｅ、Ｃｏ、ＣｏＦｅの分極率は、それぞれ０．３、０．３４、０．４６であり、その場合、理論的には、それぞれ約２０％、２６％、５４％の磁気抵抗変化率を得ることができる。
【００３８】
また、トンネル抵抗（Ｒ）は、次式より、絶縁層の絶縁障壁高さ（φ）と幅（Ｗ）に依存する。
Ｒ∝Ｅｘｐ（Ｗｘ（φ）１／２） （４）
したがって、トンネル抵抗は、絶縁障壁高さが低い場合、或いは、障壁幅が狭い場合に、小さくなる。
【００３９】
このスピンバルブ構造を持つ強磁性トンネル接合は、「反強磁性層（ピン層）／磁性層（ピンド層）／絶縁層／磁性層（フリー層）」の４層構造にすると、ピンド層であるＣｏＦｅ層がピン層であるＰｔ−Ｍｎ層と交換結合し、ピンド層の磁化方向が固定される。したがって、外部から磁場を印加すると、フリー層（ＮｉＦｅ層）のみが磁化回転する。すると、フリー層とピンド層の磁化の相対角度が変化するために、式（１）で示したように、磁場に依存してトンネル抵抗が変化する。
【００４０】
以上に説明したようなＴＭＲ素子を利用したメモリセルを有する ＭＲＡＭにおいて、書き込みを行う場合には、スイッチング磁界を発生させる電流を、配線、即ち、ビット線３及びワード線５に流すことが必要である。図６（ａ）に示されるように、これらの配線には、主に、メッキで作成した銅（Ｃｕ）を用いている。図６では、配線の縦断面を示す。
【００４１】
ＭＲＡＭの微細化によるＴＭＲ素子の縮小化に伴うスイッチング磁界が増大し、書き込みに必要な電流が増える。その結果、配線の発熱によるエレクトロマイグレーションの問題が発生する。この対策として、図６（ｂ）に示されるように、Ｃｕ配線３、５を、ＮｉＦｅなどによる磁気シールド用磁性薄膜１１で覆うことにより、できるだけ少ない書き込み電流となるようにし、効率よく磁界をＴＭＲ素子に供給できるようにしている。
【００４２】
しかし、ＭＲＡＭの高密度化の要求により、配線幅は、さらに細くなる。そうすると、配線の発熱によるマイグレーションが発生することとなり、磁性層と配線層間で、拡散が起こり、磁性層の磁気特性が劣化し、それに伴って発生の磁界の効率が下がる問題が生じてくる。
【００４３】
そこで、本発明では、この問題を解決する方法として、配線に施される磁気シールド材料層と、配線層との間に高融点材料層を挿入することとした。この高融点材料層により、磁性シールド材料層と配線層間でのマイグレーションによる拡散を防ぐことが可能になり、配線層のより一層の微細化が図られても、配線全体の耐マイグレーション性が向上され、磁気シールドが破壊されることを抑制できる。
【００４４】
本発明による半導体装置に適用される配線層の実施形態を、図１に示した。図１では、図６と同様に、ＭＲＡＭにおける一配線層の縦断面を示しており、配線層であるビット線３又はワード線５に対応して、その概略を表している。
【００４５】
図１（ａ）では、配線層であるビット線３又はワード線５において、タングステン又はタングステン合金、チタン又はチタン化合物、シリコン化合物などによる高融点材料層１２が挿入された本実施形態の配線層構造が示されている。元々、配線層であるビット線３又はワード線５には、図１では図示が省略されているＴＭＲ素子に面した側、即ち、下側の面を除いて、その上面と両側面を覆うようにした磁気シールド材料層１１が形成されている。そこで、さらに、ビット線３又はワード線５の配線層と、磁気シールド材料層１１との間に、高融点材料層１２が形成されている。
【００４６】
図１（ｂ）では、図１（ａ）に示された本実施形態の配線層構造に、さらに、もう一層の高融点材料層で覆うようにした場合を示している。この配線層構造では、磁気シールド材料層１１の外側にも、もう一層の高融点材料層１３が配設されている。この２重の高融点材料層の配置によって、ＭＲＡＭの微細化に伴う配線全体の耐マイグレーション性が一層向上される。
【００４７】
次に、図１（ａ）に示される本実施形態の配線層構造による場合について、その配線層の作成手順を説明する。ここでは、配線層の材料として、銅（Ｃｕ）を、磁気シールド材料として、ＮｉＦｅを用いている。また、高融点材料としては、ＴｉＮを用いた。一般に、図４（ｂ）からも分かるように、ＭＲＡＭにおけるワード線及びビット線は、ＴＭＲ素子を挟んで、交差しているために、それらの作成方法が異なっている。
【００４８】
図２は、ワード線５に係る作成手順を示している。同図の（ａ）から（ｆ）は、その作成手順の各工程を表しており、各工程での縦断面である。なお、ここでは、ワード線５のみの作成手順を説明する都合上、明確化するため、図４（ｂ）に記載されたドレイン（又はソース）電極９の作成工程が省略されている。
【００４９】
ＴＭＲ素子１の下側にワード線５を形成するため、ＭＯＳ−ＦＥＴ２の上に、酸化シリコンなどの絶縁材料の堆積法、或いは、金属の熱酸化法などにより、絶縁層１０１を作成する（図２（ａ）を参照）。
【００５０】
次いで、絶縁層１０１に溝を開けて、該溝内に配線層を形成するために、リソグラフィ法などによって、フォトレジスト１０２を配線パターンに従って露光現像し、溝に当たる部分の絶縁層１０１の表面を露出させる（図２（ｂ）を参照）。
【００５１】
そこで、フォトレジスト１０２で覆われていない露出した絶縁層１０１をＲＩＥ装置などで除去する。絶縁層１０１の表面に形成されているフォトレジスト１０２を除去すると、配線パターンに応じた開口を有する溝が形成される（図２（ｃ）を参照）。
【００５２】
溝が形成された絶縁層１０１の全面に、ＮｉＦｅの磁気シールド材料、窒化チタン（ＴｉＮ）の高融点材料をメッキ法又はスパッタ法により成膜する。このとき、絶縁層１０１に形成された溝の両側壁にも、これらの材料で成膜されるようにする。さらに、Ｃｕの配線材料を、メッキ法又はスパッタ法により、溝部分が埋まるように、全面に成膜する（図２（ｄ）を参照）。ここで、絶縁層１０１上の全面に、磁気シールド材料層１０３、高融点材料層１０４及び配線材料層１０５の３層が成膜されたことになる。
【００５３】
次いで、絶縁層１０１上の３層に膜については、絶縁層１０１に形成された溝の部分以外は、不要であるので、ケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、その不要な３層を除去し、絶縁層１０１と配線用溝部分とを平坦化する（図２（ｅ）を参照）。
【００５４】
絶縁層１０１の全表面が平坦化された後に、Ａｌ２Ｏ３などの絶縁層１０６を成膜する。その成膜された上に、ＴＭＲ素子を形成するものとして、磁性層（フリー層）、絶縁層、磁性層（ピンド層）及び反強磁性層（ピン層）の４層を順次成膜する。そして、この４層の膜を矩形にパターニングすることによって、ＭＴＲ素子１０７を作成する（図２（ｆ）を参照）
【００５５】
以上の各工程が処理されることにより、ＭＯＳ−ＦＥＴ上の絶縁層１０１にワード線５を形成することができ、そのワード線５上であり、ビット線３と交差する位置にＴＭＲ素子１が形成できた。
【００５６】
次に、ワード線５とＴＭＲ素子１を挟む位置で交差するビット線３の形成手順について、図３を参照して説明する。同図の（ａ）から（ｆ）は、その作成手順の各工程を表しており、各工程での縦断面である。
【００５７】
なお、ビット線３の形成は、図２（ｆ）の工程に引き続いて行われるが、ワード線５とビット線３とは、直交した関係にあることから、図３の処理工程で示される縦断面の方向は、図２に示された縦断面と直交している。また、ビット線３は、ＴＭＲ素子１を挟んで、ワード線５と反対側にあるため、図３の各工程における縦断面図では、ワード線５が、ＴＭＲ素子１０７の下方に存在するので、ビット線３の形成に関わる工程だけを示すため、ワード線５の表示を省略した。
【００５８】
先ず、図２（ｆ）の工程で、絶縁層１０６上に、ＴＭＲ素子１０７が形成された後、全面に絶縁層を堆積し、絶縁層１０６と一体化し、絶縁層２０１を生成する。そして、ＴＭＲ素子１０７の上面と面一となるように、平坦化処理を施す（図３（ａ）を参照）。
【００５９】
次いで、フォトレジスト２０２を生成し、ＴＭＲ素子１０７の上にビット線３が配置されるように、配線パターンを露光現像する。配線パターンに相当する部分のフォトレジストを除去した後、メッキ法又はスパッタ法により、配線材料であるＣｕが、成膜される（図３（ｂ）を参照）。
【００６０】
そこで、成膜されたＣｕの表面がフォトレジスト２０２の表面と同一になるように、ＣＰＭ法により、Ｃｕを研磨する。その後、フォトレジスト２０２を除去する。これで、ビット線３となる配線材料層２０３が形成される（図３（ｃ）を参照）。
【００６１】
次に、形成された配線材料層２０３の上面及び両側面を含めた全面に、スパッタ法又はＣＶＤ法により、高融点材料のＴｉＮ、磁気シールド材料のＮｉＦｅを順に成膜する（図３（ｄ）を参照）。これで、配線材料層２０３の表面を覆う高融点材料層２０４と磁気シールド材料層２０５が生成されたことになる。
【００６２】
そこで、絶縁層２０１の上に生成された高融点材料層２０４と磁気シールド材料層２０５は不要であるため、レジスト２０６を配線に従ってパターニングし、エッチングなどにより、配線材料層２０３の上面及び両側面を残して、高融点材料層２０４と磁気シールド材料層２０５を取り除く（図３（ｅ）を参照）。
【００６３】
最後に、配線パターン上のレジスト２０６を除去し、上面に保護層を成膜することにより、ビット線３の形成が完了する（図３（ｆ）を参照）。
【００６４】
以上により、ビット線３が、ＴＭＲ素子１に対向して形成されるが、図２（ａ）乃至（ｆ）の各工程に引き続いて、図３（ａ）乃至（ｆ）の各工程を順次行うことにより、ＴＭＲ素子１を挟んで交差するワード線５とビット線３とを形成することができる。
【００６５】
なお、これまでに説明したワード線５とビット線３の配線層構造は、図１（ａ）に従った配線層と磁気シールド材料層１１との間に高融点材料層１２を挿入した場合であったが、図１（ｂ）の場合のように、磁気シールド材料層１１の外側にも高融点材料層１３を設ける場合の処理工程を説明する。
【００６６】
ワード線５を形成する手順は、全体的には、図２に示された（ａ）乃至（ｆ）の各工程と同様であるが、図２（ｄ）の工程において、ＮｉＦｅの磁気シールド材料による成膜の前に、ＴｉＮの高融点材料による成膜を行う。この様にすると、当該工程において、高融点材料、磁気シールド材料及び高融点材料による３層を成膜できる。
【００６７】
そして、図２（ｅ）の工程において、配線パターンに相当する部分以外の絶縁層１０１の上の高融点材料、磁気シールド材料及び高融点材料による３層を除去することにより、配線層１０５の両側面及び下面を高融点材料、磁気シールド材料及び高融点材料による３層で覆われた配線層構造を得ることができる。
【００６８】
また、ビット線５を形成する手順は、全体的には、図３に示された（ａ）乃至（ｆ）の各工程と同様であるが、図３（ｄ）の工程において、ＮｉＦｅの磁気シールド材料による成膜の後に、ＴｉＮの高融点材料による成膜を行う。この様にすると、当該工程において、高融点材料、磁気シールド材料及び高融点材料による３層を成膜できる。
【００６９】
そして、図３（ｅ）の工程において、配線パターンに相当する部分以外における絶縁層２０１上の高融点材料、磁気シールド材料及び高融点材料による３層を除去することにより、配線層２０３の上面及び両側面を高融点材料、磁気シールド材料及び高融点材料による３層で覆われた配線層構造を得ることができる。
【００７０】
以上により、配線層構造が、図１（ｂ）のように、高融点材料、磁気シールド材料及び高融点材料による３層であっても、図２（ａ）乃至（ｆ）と同様の各工程に引き続いて、図３（ａ）乃至（ｆ）と同様の各工程を順次行うことにより、ＴＭＲ素子１を挟んで交差するワード線５とビット線３とを形成することができる。
【００７１】
以下に、本発明に係る半導体装置の実施態様について、記述する。
（付記１） 信号が印加される複数の配線を備えた半導体装置において、
前記配線の表面に、高融点材料層を介して磁気シールド材料層が形成されていることを特徴とする半導体装置。
（付記２） 前記配線が、強磁性トンネル接合素子に磁界を印加することを特徴とする付記１に記載の半導体装置。
（付記３） 前記配線の側面と、該配線の前記強磁性トンネル接合素子と反対側の面とに、高融点材料層を介して磁気シールド材料層が形成されていることを特徴とする付記２に記載の半導体装置。
（付記４） 前記磁気シールド材料層の面上に、高融点材料層が形成されていることを特徴とする付記３に記載の半導体装置。
（付記５） メモリ素子が、前記強磁性トンネル接合素子と電界効果トランジスタとで形成され、
前記配線が、前記強磁性トンネル素子のワード線及びビット線であり、該ワード線と該ビット線とが、前記強磁性トンネル接合素子を挟んで交差していることを特徴とする付記３又は４に記載の半導体装置。
（付記６） 前記配線は、銅又は銅合金、若しくは、アルミニウム又はアルミニウム合金で形成されていることを特徴とする付記２乃至５のいずれか一項に記載の半導体装置。
（付記７） 前記高融点材料が、非磁性材料であることを特徴とする付記６に記載の半導体装置。
（付記８） 前記高融点材料は、タングステン及びタングステン化合物、チタン及びチタン化合物、シリコン化合物のうちの一つであることを特徴とする付記７に記載の半導体装置。
【００７２】
【発明の効果】
以上のように、本発明の半導体装置によれば、配線層と磁気シールド材料層との間に、高融点材料層を介在させ、或いは、磁気シールド材料層の外側にも、高融点材料層を配設するようにしたので、ＴＭＲ素子をメモリセルに用いた場合に、耐マイグレーションに強い配線を提供することができ、メモリの信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置における配線層の断面を示す図である。
【図２】ＭＲＡＭのワード線に本実施形態を適用した場合における配線の形成手順を説明する図である。
【図３】ＭＲＡＭのビット線に本実施形態を適用した場合における配線の形成手順を説明する図である。
【図４】従来技術によるＭＲＡＭの概略構成を説明するための図である。
【図５】ＭＲＡＭへの書き込み方法を説明するための図である。
【図６】従来技術によるＭＲＡＭに用いられている配線層の断面を示す図である。
【符号の説明】
１、１０７…ＴＭＲ素子
２…ＭＯＳ−ＦＥＴ
３…ビット線
４…プレート線
５…ワード線
６…ゲート電極
９…ドレイン電極
１０…センス線
１１…磁性薄膜
１２、１３、１０４、２０４…高融点材料層
１０１、１０６、２０１…絶縁層
１０２、２０２、２０６…フォトレジスト
１０３、２０５…磁気シールド材料層
１０５、２０３…配線材料層
Claims (5)
- 信号が印加される複数の配線を備えた半導体装置において、
前記配線の表面に、高融点材料層を介して磁気シールド材料層が形成されていることを特徴とする半導体装置。 - 前記配線が、強磁性トンネル接合素子に磁界を印加することを特徴とする請求項１に記載の半導体装置。
- 前記配線の側面と、該配線の前記強磁性トンネル接合素子と反対側の面とに、高融点材料層を介して磁気シールド材料層が形成されていることを特徴とする請求項２に記載の半導体装置。
- 前記磁気シールド材料層の面上に、高融点材料層が形成されていることを特徴とする請求項３に記載の半導体装置。
- メモリ素子が、前記強磁性トンネル接合素子と電界効果トランジスタとで形成され、
前記配線が、前記強磁性トンネル素子のワード線及びビット線であり、該ワード線と該ビット線とが、前記強磁性トンネル接合素子を挟んで交差していることを特徴とする請求項３又は４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| JP (1) | JP2005005605A (ja) |
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|---|---|---|---|---|
| JP2005072139A (ja) * | 2003-08-21 | 2005-03-17 | Sony Corp | 磁気記憶装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001071777A2 (en) * | 2000-03-21 | 2001-09-27 | Motorola, Inc. | Method of fabricating flux concentrating layer for use with magnetoresistive random access memories |
| JP2004235512A (ja) * | 2003-01-31 | 2004-08-19 | Sony Corp | 磁気記憶装置およびその製造方法 |
-
2003
- 2003-06-13 JP JP2003169732A patent/JP2005005605A/ja active Pending
Patent Citations (2)
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