JP2002319664A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 セル端部に発生しやすい磁区による読み出し
動作のマージンの劣化を抑え、かつセルの微細化を実現
する。 【解決手段】 ＴＭＲ素子２４の一部を構成する磁気記
録層２０は、ビット線２３の方向にセル毎に分断される
ことなく形成する。これにより、磁気記録層２０はビッ
ト線２３に沿って少なくとも２以上のセルにまたがって
延在している。
動作のマージンの劣化を抑え、かつセルの微細化を実現
する。 【解決手段】 ＴＭＲ素子２４の一部を構成する磁気記
録層２０は、ビット線２３の方向にセル毎に分断される
ことなく形成する。これにより、磁気記録層２０はビッ
ト線２３に沿って少なくとも２以上のセルにまたがって
延在している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に係わり、特にトンネル磁気抵抗効果
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom Access Memory）及びその製造方法に関する。
びその製造方法に係わり、特にトンネル磁気抵抗効果
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom Access Memory）及びその製造方法に関する。
【０００２】
【従来の技術】近年、情報記憶素子として、トンネル磁
気抵抗効果（Tunneling Magneto Resistive：以下、Ｔ
ＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Ac
cess Memory）メモリセルが提案されている。このＭＲ
ＡＭメモリセルは、例えば、ISSCC2000 Technical Dige
st p.128「A 10ns Read and Write Non-Volatile Memor
yArray Using a Magnetic Tunnel Junction and FET Sw
itch in each Cell」に、Roy Scheuerlein et.alによっ
て開示されている。
気抵抗効果（Tunneling Magneto Resistive：以下、Ｔ
ＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Ac
cess Memory）メモリセルが提案されている。このＭＲ
ＡＭメモリセルは、例えば、ISSCC2000 Technical Dige
st p.128「A 10ns Read and Write Non-Volatile Memor
yArray Using a Magnetic Tunnel Junction and FET Sw
itch in each Cell」に、Roy Scheuerlein et.alによっ
て開示されている。
【０００３】図５７は、従来技術による半導体記憶装置
の斜視図を示す。以下、図５７を用いてＭＲＡＭの構造
について簡単に説明する。
の斜視図を示す。以下、図５７を用いてＭＲＡＭの構造
について簡単に説明する。
【０００４】図５７に示すように、ビット線２３と書き
込みワード線１３とが互いに直交するようにマトリクス
状に複数個配置され、各々の交点にＴＭＲ素子２４が配
置されている。このＴＭＲ素子２４は、上部電極（表示
せず）を介してビット線２３に接続され、下部電極１７
を介してスイッチング素子（ＭＯＳＦＥＴ）５に接続さ
れている。そして、このＭＯＳＦＥＴ５のゲート電極が
読み出しワード線３になっている。
込みワード線１３とが互いに直交するようにマトリクス
状に複数個配置され、各々の交点にＴＭＲ素子２４が配
置されている。このＴＭＲ素子２４は、上部電極（表示
せず）を介してビット線２３に接続され、下部電極１７
を介してスイッチング素子（ＭＯＳＦＥＴ）５に接続さ
れている。そして、このＭＯＳＦＥＴ５のゲート電極が
読み出しワード線３になっている。
【０００５】ここで、ＴＭＲ素子２４は、下部電極１７
に接続する磁化固着層１８と、上部電極を介してビット
線２３に接続する磁気記録層２０と、これら磁化固着層
１８と磁気記録層２０とに挟まれたトンネル障壁層（ト
ンネル接合膜）１９とで構成される。
に接続する磁化固着層１８と、上部電極を介してビット
線２３に接続する磁気記録層２０と、これら磁化固着層
１８と磁気記録層２０とに挟まれたトンネル障壁層（ト
ンネル接合膜）１９とで構成される。
【０００６】磁化固着層１８は、容易軸方向（ＥＡ方
向）に固定された磁化方向を有する。一方、磁気記録層
２０は、磁化固着層１８との相互作用によって２通りの
磁化方向を有しており、各々が“１”、“０”の情報記
憶状態に相当する。そして、磁気記録層２０の磁化方向
が磁化固着層１８の磁化方向と同じになったときにトン
ネル接合の抵抗は最も低くなり、反対に両者の磁化方向
が反対になったときにトンネル接合の抵抗は最も高くな
る。この抵抗の変化を、ＴＭＲ素子２４に電流を流して
読み取る。これにより、“１”、“０”の情報記憶状態
を判定することが可能となる。
向）に固定された磁化方向を有する。一方、磁気記録層
２０は、磁化固着層１８との相互作用によって２通りの
磁化方向を有しており、各々が“１”、“０”の情報記
憶状態に相当する。そして、磁気記録層２０の磁化方向
が磁化固着層１８の磁化方向と同じになったときにトン
ネル接合の抵抗は最も低くなり、反対に両者の磁化方向
が反対になったときにトンネル接合の抵抗は最も高くな
る。この抵抗の変化を、ＴＭＲ素子２４に電流を流して
読み取る。これにより、“１”、“０”の情報記憶状態
を判定することが可能となる。
【０００７】このようなＭＲＡＭメモリセルでは、選択
されたビット線２３と書き込みワード線１３の双方に流
れる電流によって発生する電流磁界を合成した磁界によ
って、磁化固着層１８の磁化方向は書き変わらないが、
磁気記録層２０の磁化方向のみが反転するように設計さ
れている。したがって、任意のセルにデータを書き込む
場合、上記のように磁気記録層２０の磁化方向を反転さ
せることによって、情報が選択セルに書き込まれる。一
方、任意のセルのデータを読み出す場合、ビット線２３
と読み出しワード線１３を選択し、ビット線２３からＴ
ＭＲ素子２４、下部電極１７、スイッチングＭＯＳＦＥ
Ｔ５を介して流れる電流値を例えばリファレンスセルと
の比較を行うことにより、セルの抵抗状態の“１”、
“０”の情報記憶状態が判定される。
されたビット線２３と書き込みワード線１３の双方に流
れる電流によって発生する電流磁界を合成した磁界によ
って、磁化固着層１８の磁化方向は書き変わらないが、
磁気記録層２０の磁化方向のみが反転するように設計さ
れている。したがって、任意のセルにデータを書き込む
場合、上記のように磁気記録層２０の磁化方向を反転さ
せることによって、情報が選択セルに書き込まれる。一
方、任意のセルのデータを読み出す場合、ビット線２３
と読み出しワード線１３を選択し、ビット線２３からＴ
ＭＲ素子２４、下部電極１７、スイッチングＭＯＳＦＥ
Ｔ５を介して流れる電流値を例えばリファレンスセルと
の比較を行うことにより、セルの抵抗状態の“１”、
“０”の情報記憶状態が判定される。
【０００８】図５８は、従来技術による半導体記憶装置
の磁気記録層の磁化状態を矢印で示す。図５８に示すよ
うに、磁気記録層２０では、本来全ての磁化方向２８が
容易軸方向（ＥＡ方向）に揃っているのが理想である
が、実際は磁気記録層２０の両端部において長手方向の
磁化ベクトルが回りこむような磁区１００が発生し、こ
の磁区１００によりいわゆる反磁界が発生する。その結
果、反磁界が発生した領域は、本来の“１”、“０”の
情報記憶状態に相当するトンネル抵抗を均一に維持する
ことができなくなる。このため、出力できる“１”、
“０”の信号のＳ／Ｎ比を劣化させ、十分な動作マージ
ンを確保してデータを読み出せないという問題が生じて
いた。
の磁気記録層の磁化状態を矢印で示す。図５８に示すよ
うに、磁気記録層２０では、本来全ての磁化方向２８が
容易軸方向（ＥＡ方向）に揃っているのが理想である
が、実際は磁気記録層２０の両端部において長手方向の
磁化ベクトルが回りこむような磁区１００が発生し、こ
の磁区１００によりいわゆる反磁界が発生する。その結
果、反磁界が発生した領域は、本来の“１”、“０”の
情報記憶状態に相当するトンネル抵抗を均一に維持する
ことができなくなる。このため、出力できる“１”、
“０”の信号のＳ／Ｎ比を劣化させ、十分な動作マージ
ンを確保してデータを読み出せないという問題が生じて
いた。
【０００９】そこで、従来技術ではこの問題を克服する
ために、セルの長手方向の長さを長くして、例えば３以
上の縦横比を持たせていた。これにより、セルの両端に
反磁界が発生しても、データ読み出しに必要な面積を確
保していた。しかしながら、これは、同時にセル面積の
大型化に繋がり、今後ＭＲＡＭセル微細化する際の大き
な妨げとなっている。
ために、セルの長手方向の長さを長くして、例えば３以
上の縦横比を持たせていた。これにより、セルの両端に
反磁界が発生しても、データ読み出しに必要な面積を確
保していた。しかしながら、これは、同時にセル面積の
大型化に繋がり、今後ＭＲＡＭセル微細化する際の大き
な妨げとなっている。
【００１０】
【発明が解決しようとする課題】以上のように、従来技
術では、セルに発生した磁区１００よる読み出し動作の
マージン劣化を抑え、かつセルの微細化を実現すること
が非常に困難であった。
術では、セルに発生した磁区１００よる読み出し動作の
マージン劣化を抑え、かつセルの微細化を実現すること
が非常に困難であった。
【００１１】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、セル端部に発
生し易い磁区による読み出し動作のマージンの劣化を抑
え、かつセルの微細化を実現できる半導体記憶装置及び
その製造方法を提供することにある。
たものであり、その目的とするところは、セル端部に発
生し易い磁区による読み出し動作のマージンの劣化を抑
え、かつセルの微細化を実現できる半導体記憶装置及び
その製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１３】本発明の第１の半導体記憶装置は、第１の
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成されるトンネル磁気
抵抗効果素子を記憶素子として用いた半導体記憶装置で
あって、前記第１の磁性層に接続された第１の配線と、
前記第１の配線と直交し、前記トンネル磁気抵抗効果素
子を挟んで前記第１の配線の反対側で、かつ前記トンネ
ル磁気抵抗効果素子と前記第１の配線との接続点の延長
線上に、前記トンネル磁気抵抗効果素子と離間して配置
された第２の配線とを具備する。そして、前記第１の磁
性層が、前記第１の配線に沿って前記トンネル磁気抵抗
効果素子より外側へ延在している。
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成されるトンネル磁気
抵抗効果素子を記憶素子として用いた半導体記憶装置で
あって、前記第１の磁性層に接続された第１の配線と、
前記第１の配線と直交し、前記トンネル磁気抵抗効果素
子を挟んで前記第１の配線の反対側で、かつ前記トンネ
ル磁気抵抗効果素子と前記第１の配線との接続点の延長
線上に、前記トンネル磁気抵抗効果素子と離間して配置
された第２の配線とを具備する。そして、前記第１の磁
性層が、前記第１の配線に沿って前記トンネル磁気抵抗
効果素子より外側へ延在している。
【００１４】ここで、前記第１の磁性層と前記第２の磁
性層のいずれか一方は磁化固着層であり、他方は磁気記
録層であり、前記非磁性層は磁気トンネル接合膜であ
る。
性層のいずれか一方は磁化固着層であり、他方は磁気記
録層であり、前記非磁性層は磁気トンネル接合膜であ
る。
【００１５】本発明の第２の半導体記憶装置は、第１の
磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成されるトンネル磁気抵抗効果素子を記憶素子とし
て用いた半導体記憶装置であって、前記第１の磁性層に
接続された第１の配線と、前記第１の配線と直交し、前
記トンネル磁気抵抗効果素子を挟んで前記第１の配線の
反対側で、かつ前記トンネル磁気抵抗効果素子と前記第
１の配線との接続点の延長線上に、前記トンネル磁気抵
抗効果素子と離間して配置された第２の配線とを具備す
る。そして、前記第１の磁性層が、前記第１の配線に沿
って前記トンネル磁気抵抗効果素子より外側へ延在して
いる。
磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成されるトンネル磁気抵抗効果素子を記憶素子とし
て用いた半導体記憶装置であって、前記第１の磁性層に
接続された第１の配線と、前記第１の配線と直交し、前
記トンネル磁気抵抗効果素子を挟んで前記第１の配線の
反対側で、かつ前記トンネル磁気抵抗効果素子と前記第
１の配線との接続点の延長線上に、前記トンネル磁気抵
抗効果素子と離間して配置された第２の配線とを具備す
る。そして、前記第１の磁性層が、前記第１の配線に沿
って前記トンネル磁気抵抗効果素子より外側へ延在して
いる。
【００１６】ここで、前記第１及び前記第３の磁性層は
磁化固着層であり、前記第２の磁性層は磁気記録層であ
り、前記第１及び前記第２の非磁性層は磁気トンネル接
合膜である。
磁化固着層であり、前記第２の磁性層は磁気記録層であ
り、前記第１及び前記第２の非磁性層は磁気トンネル接
合膜である。
【００１７】上記第１、第２の半導体記憶装置は、前記
トンネル磁気抵抗効果素子がマトリクス状に複数個配置
されたセルアレイ構造であって、前記第１の磁性層が、
前記第１の配線に沿って前記トンネル磁気抵抗効果素子
より外側へ延在し、かつ少なくとも２以上のセルにまた
がっていてもよい。
トンネル磁気抵抗効果素子がマトリクス状に複数個配置
されたセルアレイ構造であって、前記第１の磁性層が、
前記第１の配線に沿って前記トンネル磁気抵抗効果素子
より外側へ延在し、かつ少なくとも２以上のセルにまた
がっていてもよい。
【００１８】上記第１、第２の半導体記憶装置は、前記
第１の磁性層が前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、前記第１の磁性層の幅が前記トンネル
磁気抵抗効果素子の幅より細くなった領域が存在しても
よい。
第１の磁性層が前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、前記第１の磁性層の幅が前記トンネル
磁気抵抗効果素子の幅より細くなった領域が存在しても
よい。
【００１９】上記第１、第２の半導体記憶装置は、前記
第１の磁性層が前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、前記第１の磁性層が折れ曲がった領域
が存在してもよい。
第１の磁性層が前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、前記第１の磁性層が折れ曲がった領域
が存在してもよい。
【００２０】上記第１、第２の半導体記憶装置は、前記
第１の磁性層の一部が、前記第１の配線に沿って前記ト
ンネル磁気抵抗効果素子より外側へ延在してもよい。
第１の磁性層の一部が、前記第１の配線に沿って前記ト
ンネル磁気抵抗効果素子より外側へ延在してもよい。
【００２１】上記第１、第２の半導体記憶装置は、前記
第２又は第３の磁性層に第３の配線が接続され、この第
３の配線にトランジスタのソース又はドレイン領域が接
続されていてもよい。
第２又は第３の磁性層に第３の配線が接続され、この第
３の配線にトランジスタのソース又はドレイン領域が接
続されていてもよい。
【００２２】本発明の第３の半導体記憶装置は、第１の
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成されるトンネル磁気
抵抗効果素子を記憶素子として用いた半導体記憶装置で
あって、前記第１の磁性層に接続された第１の配線と、
前記第２の磁性層に接続された整流素子と、前記第１の
配線と直交し、前記整流素子に接続された第２の配線と
を具備し、前記第１の磁性層が、前記第１の配線に沿っ
て前記トンネル磁気抵抗効果素子より外側へ延在してい
る。
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成されるトンネル磁気
抵抗効果素子を記憶素子として用いた半導体記憶装置で
あって、前記第１の磁性層に接続された第１の配線と、
前記第２の磁性層に接続された整流素子と、前記第１の
配線と直交し、前記整流素子に接続された第２の配線と
を具備し、前記第１の磁性層が、前記第１の配線に沿っ
て前記トンネル磁気抵抗効果素子より外側へ延在してい
る。
【００２３】本発明の第１の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、全面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第１の磁性層及び非磁性層
を堆積し、これら第１の磁性層及び非磁性層を一括して
パターニングする工程と、全面に第３の絶縁膜を堆積
し、この第３の絶縁膜を前記非磁性層の表面が露出する
まで平坦化する工程と、全面に第２の磁性層及び第２の
配線を堆積し、これら第２の磁性層及び第２の配線を一
括してパターニングすることにより、前記第２の磁性層
を前記第２の配線に沿って前記トンネル磁気抵抗効果素
子より外側へ延在させる工程とを含んでいる。
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、全面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第１の磁性層及び非磁性層
を堆積し、これら第１の磁性層及び非磁性層を一括して
パターニングする工程と、全面に第３の絶縁膜を堆積
し、この第３の絶縁膜を前記非磁性層の表面が露出する
まで平坦化する工程と、全面に第２の磁性層及び第２の
配線を堆積し、これら第２の磁性層及び第２の配線を一
括してパターニングすることにより、前記第２の磁性層
を前記第２の配線に沿って前記トンネル磁気抵抗効果素
子より外側へ延在させる工程とを含んでいる。
【００２４】本発明の第２の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、全面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第１の磁性層、非磁性層及
び第２の磁性層の第１の部分を堆積し、これら第１の磁
性層、非磁性層及び第２の磁性層の第１の部分を一括し
てパターニングする工程と、全面に第３の絶縁膜を堆積
し、この第３の絶縁膜を前記第２の磁性層の第１の部分
の表面が露出するまで平坦化する工程と、全面に第２の
磁性層の第２の部分及び第２の配線を堆積し、これら第
２の磁性層の第２の部分及び第２の配線を一括してパタ
ーニングすることにより、前記第２の磁性層の第２の部
分を前記第２の配線に沿って前記トンネル磁気抵抗効果
素子より外側へ延在させる工程とを含んでいる。
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、全面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第１の磁性層、非磁性層及
び第２の磁性層の第１の部分を堆積し、これら第１の磁
性層、非磁性層及び第２の磁性層の第１の部分を一括し
てパターニングする工程と、全面に第３の絶縁膜を堆積
し、この第３の絶縁膜を前記第２の磁性層の第１の部分
の表面が露出するまで平坦化する工程と、全面に第２の
磁性層の第２の部分及び第２の配線を堆積し、これら第
２の磁性層の第２の部分及び第２の配線を一括してパタ
ーニングすることにより、前記第２の磁性層の第２の部
分を前記第２の配線に沿って前記トンネル磁気抵抗効果
素子より外側へ延在させる工程とを含んでいる。
【００２５】本発明の第３の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、全面に第２の絶縁膜を堆積し、こ
の第２の絶縁膜内の前記第１の配線の上方に溝を形成す
る工程と、前記溝内に第１の磁性層を形成する工程と、
全面に非磁性層、第２の磁性層及び第２の配線を堆積
し、これら非磁性層、第２の磁性層及び第２の配線を一
括してパターニングすることにより、前記非磁性層及び
前記第２の磁性層を前記第２の配線に沿って前記トンネ
ル磁気抵抗効果素子より外側へ延在させる工程とを含ん
でいる。
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、全面に第２の絶縁膜を堆積し、こ
の第２の絶縁膜内の前記第１の配線の上方に溝を形成す
る工程と、前記溝内に第１の磁性層を形成する工程と、
全面に非磁性層、第２の磁性層及び第２の配線を堆積
し、これら非磁性層、第２の磁性層及び第２の配線を一
括してパターニングすることにより、前記非磁性層及び
前記第２の磁性層を前記第２の配線に沿って前記トンネ
ル磁気抵抗効果素子より外側へ延在させる工程とを含ん
でいる。
【００２６】本発明の第４の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に第１の配
線、第１の磁性層、非磁性層、第２の磁性層を堆積する
工程と、前記第２の磁性層、前記非磁性層及び前記第１
の磁性層の全部又は一部を一括してパターニングするこ
とにより、前記第１の磁性層の全部又は一部を前記第１
の配線に沿って前記トンネル磁気抵抗効果素子より外側
へ延在させる工程と、全面に第２の絶縁膜を堆積し、こ
の第２の絶縁膜を前記第２の磁性層の表面が露出するま
で平坦化する工程と、前記第２の磁性層上に第３の絶縁
膜を形成する工程と、前記第２の磁性層の上方の前記第
３の絶縁膜上に第２の配線を形成する工程とを含んでい
る。
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に第１の配
線、第１の磁性層、非磁性層、第２の磁性層を堆積する
工程と、前記第２の磁性層、前記非磁性層及び前記第１
の磁性層の全部又は一部を一括してパターニングするこ
とにより、前記第１の磁性層の全部又は一部を前記第１
の配線に沿って前記トンネル磁気抵抗効果素子より外側
へ延在させる工程と、全面に第２の絶縁膜を堆積し、こ
の第２の絶縁膜を前記第２の磁性層の表面が露出するま
で平坦化する工程と、前記第２の磁性層上に第３の絶縁
膜を形成する工程と、前記第２の磁性層の上方の前記第
３の絶縁膜上に第２の配線を形成する工程とを含んでい
る。
【００２７】本発明の第５の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、第３の磁性層
と、前記第１、第２の磁性層の間に挟まれた第１の非磁
性層と、前記第２、第３の磁性層の間に挟まれた第２の
非磁性層とで構成されるトンネル磁気抵抗効果素子を記
憶素子として用いた半導体記憶装置の製造方法であっ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜内に第１の配線を形成する工程と、全面
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上
に第１の磁性層、第１の非磁性層、第２の磁性層及び第
２の非磁性層を堆積し、これら第１の磁性層、第１の非
磁性層、第２の磁性層及び第２の非磁性層を一括してパ
ターニングする工程と、全面に第３の絶縁膜を堆積し、
この第３の絶縁膜を前記第２の非磁性層の表面が露出す
るまで平坦化する工程と、全面に第３の磁性層及び第２
の配線を堆積し、これら第３の磁性層及び第２の配線を
一括してパターニングすることにより、前記第３の磁性
層を前記第２の配線に沿って前記トンネル磁気抵抗効果
素子より外側へ延在させる工程とを含んでいる。
は、第１の磁性層と、第２の磁性層と、第３の磁性層
と、前記第１、第２の磁性層の間に挟まれた第１の非磁
性層と、前記第２、第３の磁性層の間に挟まれた第２の
非磁性層とで構成されるトンネル磁気抵抗効果素子を記
憶素子として用いた半導体記憶装置の製造方法であっ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜内に第１の配線を形成する工程と、全面
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上
に第１の磁性層、第１の非磁性層、第２の磁性層及び第
２の非磁性層を堆積し、これら第１の磁性層、第１の非
磁性層、第２の磁性層及び第２の非磁性層を一括してパ
ターニングする工程と、全面に第３の絶縁膜を堆積し、
この第３の絶縁膜を前記第２の非磁性層の表面が露出す
るまで平坦化する工程と、全面に第３の磁性層及び第２
の配線を堆積し、これら第３の磁性層及び第２の配線を
一括してパターニングすることにより、前記第３の磁性
層を前記第２の配線に沿って前記トンネル磁気抵抗効果
素子より外側へ延在させる工程とを含んでいる。
【００２８】本発明の第６の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、第３の磁性層
と、前記第１、第２の磁性層の間に挟まれた第１の非磁
性層と、前記第２、第３の磁性層の間に挟まれた第２の
非磁性層とで構成されるトンネル磁気抵抗効果素子を記
憶素子として用いた半導体記憶装置の製造方法であっ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜内に第１の配線を形成する工程と、全面
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上
に第１の磁性層、第１の非磁性層、第２の磁性層、第２
の非磁性層、第３の磁性層の第１の部分を堆積し、これ
ら第１の磁性層、第１の非磁性層、第２の磁性層、第２
の非磁性層、第３の磁性層の第１の部分を一括してパタ
ーニングする工程と、全面に第３の絶縁膜を堆積し、こ
の第３の絶縁膜を前記第３の磁性層の第１の部分の表面
が露出するまで平坦化する工程と、全面に第３の磁性層
の第２の部分及び第２の配線を堆積し、これら第３の磁
性層の第２の部分及び第２の配線を一括してパターニン
グすることにより、前記第３の磁性層の第２の部分を前
記第２の配線に沿って前記トンネル磁気抵抗効果素子よ
り外側へ延在させる工程とを含んでいる。
は、第１の磁性層と、第２の磁性層と、第３の磁性層
と、前記第１、第２の磁性層の間に挟まれた第１の非磁
性層と、前記第２、第３の磁性層の間に挟まれた第２の
非磁性層とで構成されるトンネル磁気抵抗効果素子を記
憶素子として用いた半導体記憶装置の製造方法であっ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜内に第１の配線を形成する工程と、全面
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上
に第１の磁性層、第１の非磁性層、第２の磁性層、第２
の非磁性層、第３の磁性層の第１の部分を堆積し、これ
ら第１の磁性層、第１の非磁性層、第２の磁性層、第２
の非磁性層、第３の磁性層の第１の部分を一括してパタ
ーニングする工程と、全面に第３の絶縁膜を堆積し、こ
の第３の絶縁膜を前記第３の磁性層の第１の部分の表面
が露出するまで平坦化する工程と、全面に第３の磁性層
の第２の部分及び第２の配線を堆積し、これら第３の磁
性層の第２の部分及び第２の配線を一括してパターニン
グすることにより、前記第３の磁性層の第２の部分を前
記第２の配線に沿って前記トンネル磁気抵抗効果素子よ
り外側へ延在させる工程とを含んでいる。
【００２９】本発明の第７の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、第３の磁性層
と、前記第１、第２の磁性層の間に挟まれた第１の非磁
性層と、前記第２、第３の磁性層の間に挟まれた第２の
非磁性層とで構成されるトンネル磁気抵抗効果素子を記
憶素子として用いた半導体記憶装置の製造方法であっ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の配線、第１の磁性層、第１の
非磁性層、第２の磁性層、第２の非磁性層及び第３の磁
性層を堆積する工程と、前記第３の磁性層、前記第２の
非磁性層、前記第２の磁性層、前記第１の非磁性層及び
前記第１の磁性層の全部又は一部を一括してパターニン
グすることにより、前記第１の磁性層の全部又は一部を
前記第１の配線に沿って前記トンネル磁気抵抗効果素子
より外側へ延在させる工程と、全面に第２の絶縁膜を堆
積し、この第２の絶縁膜を前記第３の磁性層の表面が露
出するまで平坦化する工程と、前記第３の磁性層上に第
３の絶縁膜を形成する工程と、前記第３の磁性層の上方
の前記第３の絶縁膜上に第２の配線を形成する工程とを
含んでいる。
は、第１の磁性層と、第２の磁性層と、第３の磁性層
と、前記第１、第２の磁性層の間に挟まれた第１の非磁
性層と、前記第２、第３の磁性層の間に挟まれた第２の
非磁性層とで構成されるトンネル磁気抵抗効果素子を記
憶素子として用いた半導体記憶装置の製造方法であっ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の配線、第１の磁性層、第１の
非磁性層、第２の磁性層、第２の非磁性層及び第３の磁
性層を堆積する工程と、前記第３の磁性層、前記第２の
非磁性層、前記第２の磁性層、前記第１の非磁性層及び
前記第１の磁性層の全部又は一部を一括してパターニン
グすることにより、前記第１の磁性層の全部又は一部を
前記第１の配線に沿って前記トンネル磁気抵抗効果素子
より外側へ延在させる工程と、全面に第２の絶縁膜を堆
積し、この第２の絶縁膜を前記第３の磁性層の表面が露
出するまで平坦化する工程と、前記第３の磁性層上に第
３の絶縁膜を形成する工程と、前記第３の磁性層の上方
の前記第３の絶縁膜上に第２の配線を形成する工程とを
含んでいる。
【００３０】本発明の第８の半導体記憶装置の製造方法
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、前記第１の配線に接続する整流素
子を形成する工程と、前記整流素子上に第１の磁性層、
非磁性層、第２の磁性層の第１の部分を堆積する工程
と、前記第２の磁性層の第１の部分、前記非磁性層、前
記第１の磁性層及び前記整流素子を一括してパターニン
グする工程と、全面に第２の絶縁膜を堆積し、この第２
の絶縁膜を前記第２の磁性層の第１の部分の表面が露出
するまで平坦化する工程と、全面に第２の磁性層の第２
の部分及び第２の配線を堆積し、これら第２の磁性層の
第２の部分及び第２の配線を一括してパターニングする
ことにより、前記第２の磁性層の第２の部分を前記第２
の配線に沿って前記トンネル磁気抵抗効果素子より外側
へ延在させる工程とを含んでいる。
は、第１の磁性層と、第２の磁性層と、これら第１及び
第２の磁性層の間に挟まれた非磁性層とで構成されるト
ンネル磁気抵抗効果素子を記憶素子として用いた半導体
記憶装置の製造方法であって、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜内に第１の配
線を形成する工程と、前記第１の配線に接続する整流素
子を形成する工程と、前記整流素子上に第１の磁性層、
非磁性層、第２の磁性層の第１の部分を堆積する工程
と、前記第２の磁性層の第１の部分、前記非磁性層、前
記第１の磁性層及び前記整流素子を一括してパターニン
グする工程と、全面に第２の絶縁膜を堆積し、この第２
の絶縁膜を前記第２の磁性層の第１の部分の表面が露出
するまで平坦化する工程と、全面に第２の磁性層の第２
の部分及び第２の配線を堆積し、これら第２の磁性層の
第２の部分及び第２の配線を一括してパターニングする
ことにより、前記第２の磁性層の第２の部分を前記第２
の配線に沿って前記トンネル磁気抵抗効果素子より外側
へ延在させる工程とを含んでいる。
【００３１】上記第１乃至第８の半導体記憶装置の製造
方法において、前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、前記トンネル磁気抵抗効果素子の幅よ
り細くなる領域を形成する工程をさらに含んでもよい。
方法において、前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、前記トンネル磁気抵抗効果素子の幅よ
り細くなる領域を形成する工程をさらに含んでもよい。
【００３２】上記第１乃至第８の半導体記憶装置の製造
方法において、前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、折れ曲がる領域を形成する工程をさら
に含んでもよい。
方法において、前記トンネル磁気抵抗効果素子より外側
へ延びた領域に、折れ曲がる領域を形成する工程をさら
に含んでもよい。
【００３３】
【発明の実施の形態】本発明は、トンネル磁気抵抗効果
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom AccessMemory）に関するものである。このＭＲＡ
Ｍでは、ＴＭＲ素子を備えたメモリセルをマトリクス状
に複数個配置したメモリセルアレイ構造として、これら
メモリセルの周辺部にデコーダ及びセンス回路等の周辺
回路部を設け、任意のセルにランダムアクセスすること
によって、情報の書き込み・読み出し動作を可能にした
ものである。
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom AccessMemory）に関するものである。このＭＲＡ
Ｍでは、ＴＭＲ素子を備えたメモリセルをマトリクス状
に複数個配置したメモリセルアレイ構造として、これら
メモリセルの周辺部にデコーダ及びセンス回路等の周辺
回路部を設け、任意のセルにランダムアクセスすること
によって、情報の書き込み・読み出し動作を可能にした
ものである。
【００３４】以下に、本発明の実施の形態を図面を参照
して説明する。この説明に際し、全図にわたり、共通す
る部分には共通する参照符号を付す。なお、以下に示す
第１乃至第６の実施形態に係る図面では、第７の実施形
態で示すＭＯＳＦＥＴ及びＭＯＳＦＥＴに接続するコン
タクトは省略している。
して説明する。この説明に際し、全図にわたり、共通す
る部分には共通する参照符号を付す。なお、以下に示す
第１乃至第６の実施形態に係る図面では、第７の実施形
態で示すＭＯＳＦＥＴ及びＭＯＳＦＥＴに接続するコン
タクトは省略している。
【００３５】［第１の実施形態］第１の実施形態は、Ｔ
ＭＲ素子を構成する磁気記録層が、セル毎に分断される
ことなくビット線に沿って延在していることを特徴とす
る。
ＭＲ素子を構成する磁気記録層が、セル毎に分断される
ことなくビット線に沿って延在していることを特徴とす
る。
【００３６】図１（ａ）、図１（ｂ）は、本発明の第１
の実施形態に係る半導体記憶装置の斜視図を示す。
の実施形態に係る半導体記憶装置の斜視図を示す。
【００３７】図１（ａ）に示すように、第１の実施形態
に係る半導体記憶装置は、磁化固着層１８と、磁気記録
層２０と、これらの間に挟まれたトンネル障壁層（トン
ネル接合膜）１９とで構成されるＴＭＲ素子２４を記憶
素子として用いたＭＲＡＭである。そして、磁化固着層
１８には、下部電極１７を介して、ゲート電極（読み出
しワード線）３を有するスイッチングトランジスタ（例
えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子
２４の下方には書き込みワード線１３がＴＭＲ素子２４
と離間して配置され、このワード線１３と直交して磁気
記録層２０に接続されたビット線２３が配置される。
に係る半導体記憶装置は、磁化固着層１８と、磁気記録
層２０と、これらの間に挟まれたトンネル障壁層（トン
ネル接合膜）１９とで構成されるＴＭＲ素子２４を記憶
素子として用いたＭＲＡＭである。そして、磁化固着層
１８には、下部電極１７を介して、ゲート電極（読み出
しワード線）３を有するスイッチングトランジスタ（例
えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子
２４の下方には書き込みワード線１３がＴＭＲ素子２４
と離間して配置され、このワード線１３と直交して磁気
記録層２０に接続されたビット線２３が配置される。
【００３８】ここで、ＴＭＲ素子２４を構成する要素の
中で、磁化固着層１８及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁気記録層２０はビ
ット線２３と一括して形成されている。すなわち、磁気
記録層２０はビット線２３の方向にセル毎に分断される
ことなく形成され、磁気記録層２０はビット線２３に沿
って少なくとも２以上のセルにまたがって延在してい
る。
中で、磁化固着層１８及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁気記録層２０はビ
ット線２３と一括して形成されている。すなわち、磁気
記録層２０はビット線２３の方向にセル毎に分断される
ことなく形成され、磁気記録層２０はビット線２３に沿
って少なくとも２以上のセルにまたがって延在してい
る。
【００３９】なお、図１（ｂ）に示すように、磁気記録
層２０を第１のパターン部２０Ａと第２のパターン部２
０Ｂとに分けてもよい。この場合、磁気記録層の第１の
パターン部２０ＡはＴＭＲ素子２４のパターンに形成さ
れ、磁気記録層の第２のパターン部２０Ｂはビット線２
３の方向にセル毎に分断されることなく形成されてビッ
ト線２３に沿って少なくとも２以上のセルにまたがって
延在している。
層２０を第１のパターン部２０Ａと第２のパターン部２
０Ｂとに分けてもよい。この場合、磁気記録層の第１の
パターン部２０ＡはＴＭＲ素子２４のパターンに形成さ
れ、磁気記録層の第２のパターン部２０Ｂはビット線２
３の方向にセル毎に分断されることなく形成されてビッ
ト線２３に沿って少なくとも２以上のセルにまたがって
延在している。
【００４０】図２（ａ）、図２（ｂ）は、１重トンネル
障壁層を有するＴＭＲ素子の断面図を示す。上記ＴＭＲ
素子２４は、図２（ａ）又は図２（ｂ）に示す１重トン
ネル障壁層を有する構造であることが望ましい。以下、
１重トンネル障壁層を有するＴＭＲ素子２４の構造につ
いて説明する。
障壁層を有するＴＭＲ素子の断面図を示す。上記ＴＭＲ
素子２４は、図２（ａ）又は図２（ｂ）に示す１重トン
ネル障壁層を有する構造であることが望ましい。以下、
１重トンネル障壁層を有するＴＭＲ素子２４の構造につ
いて説明する。
【００４１】図２（ａ）に示すＴＭＲ素子２４は、テン
プレート層１０１、初期強磁性層１０２、反強磁性層１
０３、基準強磁性層１０４が順に積層された磁化固着層
１８と、この磁化固着層１８上に形成されたトンネル障
壁層１９と、このトンネル障壁層１９上に自由強磁性層
１０５、接点層１０６が順に積層された磁気記録層２０
とからなる。
プレート層１０１、初期強磁性層１０２、反強磁性層１
０３、基準強磁性層１０４が順に積層された磁化固着層
１８と、この磁化固着層１８上に形成されたトンネル障
壁層１９と、このトンネル障壁層１９上に自由強磁性層
１０５、接点層１０６が順に積層された磁気記録層２０
とからなる。
【００４２】同様に、図２（ｂ）に示すＴＭＲ素子２４
は、テンプレート層１０１、初期強磁性層１０２、反強
磁性層１０３、強磁性層１０４′、非磁性層１０７、強
磁性層１０４″が順に積層された磁化固着層１８と、こ
の磁化固着層１８上に形成されたトンネル障壁層１９
と、このトンネル障壁層１９上に強磁性層１０５′、非
磁性層１０７、強磁性層１０５″、接点層１０６が順に
積層された磁気記録層２０とからなる。
は、テンプレート層１０１、初期強磁性層１０２、反強
磁性層１０３、強磁性層１０４′、非磁性層１０７、強
磁性層１０４″が順に積層された磁化固着層１８と、こ
の磁化固着層１８上に形成されたトンネル障壁層１９
と、このトンネル障壁層１９上に強磁性層１０５′、非
磁性層１０７、強磁性層１０５″、接点層１０６が順に
積層された磁気記録層２０とからなる。
【００４３】なお、この図２（ｂ）に示すＴＭＲ素子２
４では、磁化固着層１８内の強磁性層１０４′、非磁性
層１０７、強磁性層１０４″からなる３層構造と、磁気
記録層２０内の強磁性層１０５′、非磁性層１０７、強
磁性層１０５″からなる３層構造とを導入することで、
図２（ａ）に示すＴＭＲ素子２４よりも、強磁性内部の
磁極の発生を抑制し、より微細化に適したセル構造が提
供できる。
４では、磁化固着層１８内の強磁性層１０４′、非磁性
層１０７、強磁性層１０４″からなる３層構造と、磁気
記録層２０内の強磁性層１０５′、非磁性層１０７、強
磁性層１０５″からなる３層構造とを導入することで、
図２（ａ）に示すＴＭＲ素子２４よりも、強磁性内部の
磁極の発生を抑制し、より微細化に適したセル構造が提
供できる。
【００４４】このような１重トンネル障壁層を有するＴ
ＭＲ素子２４は以下の材料を用いて形成される。
ＭＲ素子２４は以下の材料を用いて形成される。
【００４５】磁化固着層１８及び磁気記録層２０の材料
には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、ス
ピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎ
Ｏ3- y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸
化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラ
ー合金などを用いることが好ましい。また、これら磁性
体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，
Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐ
ｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元
素が多少含まれていてもよい。
には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、ス
ピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎ
Ｏ3- y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸
化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラ
ー合金などを用いることが好ましい。また、これら磁性
体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，
Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐ
ｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元
素が多少含まれていてもよい。
【００４６】磁化固着層１８の一部を構成する反強磁性
層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−
Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2
Ｏ3などを用いることが好ましい。
層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−
Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2
Ｏ3などを用いることが好ましい。
【００４７】トンネル障壁層１９の材料には、Ａｌ2 Ｏ
3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，Ｍｇ
Ｆ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様
々な誘電体を使用することができる。これらの誘電体に
は、酸素、窒素、フッ素欠損が存在していてもかまわな
い。
3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，Ｍｇ
Ｆ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様
々な誘電体を使用することができる。これらの誘電体に
は、酸素、窒素、フッ素欠損が存在していてもかまわな
い。
【００４８】なお、図２（ａ）又は図２（ｂ）に示した
１重トンネル障壁層を有するＴＭＲ素子２４の構造は、
後述する他の実施形態でも適用することが可能である。
１重トンネル障壁層を有するＴＭＲ素子２４の構造は、
後述する他の実施形態でも適用することが可能である。
【００４９】図３乃至図７は、本発明の第１の実施形態
に係る半導体記憶装置の第１の製造方法による製造工程
の断面図を示す。これら図３乃至図７は、図１（ａ）の
７−７線に沿った半導体記憶装置の断面における製造工
程図を示したものである。以下に、第１の実施形態に係
る半導体記憶装置の第１の製造方法について説明する。
に係る半導体記憶装置の第１の製造方法による製造工程
の断面図を示す。これら図３乃至図７は、図１（ａ）の
７−７線に沿った半導体記憶装置の断面における製造工
程図を示したものである。以下に、第１の実施形態に係
る半導体記憶装置の第１の製造方法について説明する。
【００５０】まず、図３に示すように、ＭＯＳＦＥＴ
（図示せず）が形成された後、第１の層間絶縁膜１１が
形成され、この第１の層間絶縁膜１１内に書き込みワー
ド線１３が選択的に形成される。次に、書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
（図示せず）が形成された後、第１の層間絶縁膜１１が
形成され、この第１の層間絶縁膜１１内に書き込みワー
ド線１３が選択的に形成される。次に、書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
【００５１】なお、書き込みワード線１３上の第２の層
間絶縁膜１４は、書き込みワード線１３とＴＭＲ素子と
の距離を決定し、またＴＭＲ素子を形成する時の下地膜
となる。このため、書き込みワード線１３上の第２の層
間絶縁膜１４は、薄く均一に形成するために平坦な面上
に形成する必要がある。したがって、書き込みワード線
１３は、例えばダマシン法を用いて形成することが望ま
しい。すなわち、第１の層間絶縁膜１１内に書き込みワ
ード線用溝１２が形成された後、スパッタ法を用いて全
面に書き込みワード線１３となるメタル材料が堆積さ
れ、このメタル材料で書き込みワード線用溝１２が埋め
込まれる。次に、ＣＭＰ（Chemical Mechanical Polis
h）を用いて、第１の層間絶縁膜１１の表面が露出する
までメタル材料が平坦化され、書き込みワード線１３が
形成される。その後、ＣＶＤ（Chemical Vapor Deposit
ion）法を用いて、全面に第２の層間絶縁膜１４が薄く
堆積される。
間絶縁膜１４は、書き込みワード線１３とＴＭＲ素子と
の距離を決定し、またＴＭＲ素子を形成する時の下地膜
となる。このため、書き込みワード線１３上の第２の層
間絶縁膜１４は、薄く均一に形成するために平坦な面上
に形成する必要がある。したがって、書き込みワード線
１３は、例えばダマシン法を用いて形成することが望ま
しい。すなわち、第１の層間絶縁膜１１内に書き込みワ
ード線用溝１２が形成された後、スパッタ法を用いて全
面に書き込みワード線１３となるメタル材料が堆積さ
れ、このメタル材料で書き込みワード線用溝１２が埋め
込まれる。次に、ＣＭＰ（Chemical Mechanical Polis
h）を用いて、第１の層間絶縁膜１１の表面が露出する
までメタル材料が平坦化され、書き込みワード線１３が
形成される。その後、ＣＶＤ（Chemical Vapor Deposit
ion）法を用いて、全面に第２の層間絶縁膜１４が薄く
堆積される。
【００５２】続いて、図４に示すように、全面に下部電
極１７、磁化固着層１８、トンネル障壁層１９が連続的
に形成される。なお、磁化固着層１８は、図２（ａ）
（ｂ）に示したように複数の膜で構成された積層構造で
形成されるが、ここでは１種類の膜として記述する。次
に、トンネル障壁層１９上にレジスト膜（図示せず）が
形成され、このレジスト膜がフォトリソグラフィ技術を
用いて図１（ａ）の下部電極１７のパターンにパターニ
ングされる。あるいは、トンネル障壁層１９上にＤＬＣ
（Diamond Like Carbon）膜等のハードマスク及びレジ
スト膜（図示せず）が形成され、このレジスト膜がフォ
トリソグラフィ技術を用いて図１（ａ）の下部電極１７
のパターンにパターニングされ、さらにこのパターニン
グされたレジスト膜を用いてＤＬＣ膜がパターニングさ
れる。その後、このパターニングされたレジスト膜又は
ＤＬＣ膜をマスクとして、ＲＩＥ（Reactive Ion Etchi
ng）法又はイオンミリングを用いて、トンネル障壁層１
９、磁化固着層１８及び下部電極１７が一括してパター
ニングされる。
極１７、磁化固着層１８、トンネル障壁層１９が連続的
に形成される。なお、磁化固着層１８は、図２（ａ）
（ｂ）に示したように複数の膜で構成された積層構造で
形成されるが、ここでは１種類の膜として記述する。次
に、トンネル障壁層１９上にレジスト膜（図示せず）が
形成され、このレジスト膜がフォトリソグラフィ技術を
用いて図１（ａ）の下部電極１７のパターンにパターニ
ングされる。あるいは、トンネル障壁層１９上にＤＬＣ
（Diamond Like Carbon）膜等のハードマスク及びレジ
スト膜（図示せず）が形成され、このレジスト膜がフォ
トリソグラフィ技術を用いて図１（ａ）の下部電極１７
のパターンにパターニングされ、さらにこのパターニン
グされたレジスト膜を用いてＤＬＣ膜がパターニングさ
れる。その後、このパターニングされたレジスト膜又は
ＤＬＣ膜をマスクとして、ＲＩＥ（Reactive Ion Etchi
ng）法又はイオンミリングを用いて、トンネル障壁層１
９、磁化固着層１８及び下部電極１７が一括してパター
ニングされる。
【００５３】続いて、図５に示すように、図１（ａ）の
ＴＭＲ素子２４のパターンにパターニングされたレジス
ト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクと
して、ＲＩＥ法又はイオンミリングを用いて、トンネル
障壁層１９及び磁化固着層１８が一括してパターニング
される。
ＴＭＲ素子２４のパターンにパターニングされたレジス
ト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクと
して、ＲＩＥ法又はイオンミリングを用いて、トンネル
障壁層１９及び磁化固着層１８が一括してパターニング
される。
【００５４】なお、図４の工程で、トンネル障壁層１
９、磁化固着層１８及び下部電極１７はパターニングさ
れているため、トンネル障壁層１９の表面と第２の絶縁
膜１４の表面とでは段差が生じている。つまり、図５の
工程を行う際、下地段差が大きくなっているため、数ス
テップに分けてトンネル障壁層１９及び磁化固着層１８
のパターニングを行ってもよい。すなわち、あらかじめ
ＳＯＧ（Spin On Glass）膜等を全面に塗布して全体を
平坦にした後にリソグラフィを行い、その後トンネル障
壁層１９及び磁化固着層１８を一括してパターニングし
てもよい。
９、磁化固着層１８及び下部電極１７はパターニングさ
れているため、トンネル障壁層１９の表面と第２の絶縁
膜１４の表面とでは段差が生じている。つまり、図５の
工程を行う際、下地段差が大きくなっているため、数ス
テップに分けてトンネル障壁層１９及び磁化固着層１８
のパターニングを行ってもよい。すなわち、あらかじめ
ＳＯＧ（Spin On Glass）膜等を全面に塗布して全体を
平坦にした後にリソグラフィを行い、その後トンネル障
壁層１９及び磁化固着層１８を一括してパターニングし
てもよい。
【００５５】次に、図６に示すように、トンネル障壁層
１９及び磁化固着層１８のパターニングに使ったマスク
を残した状態で、全面に第３の層間絶縁膜２１が堆積さ
れ、この第３の層間絶縁膜２１でパターニングされた磁
化固着層１８及びトンネル障壁層１９のギャップが埋め
込まれる。次に、ＣＭＰを用いて、マスクをストッパー
として、第３の層間絶縁膜２１が平坦化され、その後マ
スクが除去される。
１９及び磁化固着層１８のパターニングに使ったマスク
を残した状態で、全面に第３の層間絶縁膜２１が堆積さ
れ、この第３の層間絶縁膜２１でパターニングされた磁
化固着層１８及びトンネル障壁層１９のギャップが埋め
込まれる。次に、ＣＭＰを用いて、マスクをストッパー
として、第３の層間絶縁膜２１が平坦化され、その後マ
スクが除去される。
【００５６】最後に、図７に示すように、スパッタ法等
を用いて、全面に磁気記録層２０用及びビット線２３用
のメタル材料が堆積される。次に、フォトリソグラフィ
技術により、図１（ａ）のビット線２３のパターンのレ
ジストを用いて、磁気記録層２０用及びビット線２３用
のメタル材料が一括してパターニングされる。これによ
り、磁気記録層２０及びビット線２３が形成され、ＴＭ
Ｒ素子２４が完成される。
を用いて、全面に磁気記録層２０用及びビット線２３用
のメタル材料が堆積される。次に、フォトリソグラフィ
技術により、図１（ａ）のビット線２３のパターンのレ
ジストを用いて、磁気記録層２０用及びビット線２３用
のメタル材料が一括してパターニングされる。これによ
り、磁気記録層２０及びビット線２３が形成され、ＴＭ
Ｒ素子２４が完成される。
【００５７】図８乃至図１２は、本発明の第１の実施形
態に係る半導体記憶装置の第２の製造方法による製造工
程の断面図を示す。これら図８乃至図１２は、図１
（ｂ）の１２−１２線に沿った半導体記憶装置の断面に
おける製造工程図を示したものである。この第２の製造
方法は、磁気記録層２０の一部のみをビット線２３に沿
って延在させることに特徴がある。以下に、第１の実施
形態に係る半導体記憶装置の第２の製造方法について説
明する。
態に係る半導体記憶装置の第２の製造方法による製造工
程の断面図を示す。これら図８乃至図１２は、図１
（ｂ）の１２−１２線に沿った半導体記憶装置の断面に
おける製造工程図を示したものである。この第２の製造
方法は、磁気記録層２０の一部のみをビット線２３に沿
って延在させることに特徴がある。以下に、第１の実施
形態に係る半導体記憶装置の第２の製造方法について説
明する。
【００５８】まず、図８に示すように、第１の製造方法
と同様の手法で、第１の層間絶縁膜１１内に書き込みワ
ード線１３が選択的に形成され、この書き込みワード線
１３上及びギャップ部（図示せず）内に第２の層間絶縁
膜１４が堆積される。
と同様の手法で、第１の層間絶縁膜１１内に書き込みワ
ード線１３が選択的に形成され、この書き込みワード線
１３上及びギャップ部（図示せず）内に第２の層間絶縁
膜１４が堆積される。
【００５９】次に、図９に示すように、全面に下部電極
１７、磁化固着層１８、トンネル障壁層１９、磁気記録
層の第１のパターン部２０Ａが連続的に形成される。こ
こで、磁気記録層の第１のパターン部２０Ａは磁気記録
層２０の一部を構成するものである。次に、図１（ｂ）
の下部電極１７のパターンにパターニングされたレジス
ト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクと
して、ＲＩＥ法又はイオンミリングを用いて、磁気記録
層の第１のパターン部２０Ａ、トンネル障壁層１９、磁
化固着層１８及び下部電極１７が一括してパターニング
される。
１７、磁化固着層１８、トンネル障壁層１９、磁気記録
層の第１のパターン部２０Ａが連続的に形成される。こ
こで、磁気記録層の第１のパターン部２０Ａは磁気記録
層２０の一部を構成するものである。次に、図１（ｂ）
の下部電極１７のパターンにパターニングされたレジス
ト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクと
して、ＲＩＥ法又はイオンミリングを用いて、磁気記録
層の第１のパターン部２０Ａ、トンネル障壁層１９、磁
化固着層１８及び下部電極１７が一括してパターニング
される。
【００６０】次に、図１０に示すように、第１の製造方
法と同様の手法で、図１（ｂ）のＴＭＲ素子２４のパタ
ーンにパターニングされたレジスト膜（図示せず）又は
ＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイ
オンミリングを用いて、磁気記録層の第１のパターン部
２０Ａ、トンネル障壁層１９及び磁化固着層１８が一括
してパターニングされる。
法と同様の手法で、図１（ｂ）のＴＭＲ素子２４のパタ
ーンにパターニングされたレジスト膜（図示せず）又は
ＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイ
オンミリングを用いて、磁気記録層の第１のパターン部
２０Ａ、トンネル障壁層１９及び磁化固着層１８が一括
してパターニングされる。
【００６１】次に、図１１に示すように、第１の製造方
法と同様の手法で、全面に第３の層間絶縁膜２１が堆積
され、この第３の層間絶縁膜２１の表面が平坦化され
る。
法と同様の手法で、全面に第３の層間絶縁膜２１が堆積
され、この第３の層間絶縁膜２１の表面が平坦化され
る。
【００６２】次に、図１２に示すように、第１の製造方
法と同様の手法で、磁気記録層２０の残りの一部を構成
する磁気記録層の第２のパターン部２０Ｂ及びビット線
２３が堆積される。そして、この磁気記録層の第２のパ
ターン部２０Ｂ及びビット線２３が一括してパターニン
グされることにより、ＴＭＲ素子２４が完成される。
法と同様の手法で、磁気記録層２０の残りの一部を構成
する磁気記録層の第２のパターン部２０Ｂ及びビット線
２３が堆積される。そして、この磁気記録層の第２のパ
ターン部２０Ｂ及びビット線２３が一括してパターニン
グされることにより、ＴＭＲ素子２４が完成される。
【００６３】なお、図１２の工程の際、既に磁気記録層
２０の一部（磁気記録層の第１のパターン部２０Ａ）は
ＴＭＲ素子２４と同時に加工されているので、ビット線
２３と同時にパターニングする磁気記録層の第２のパタ
ーン部２０Ｂは膜厚の調整が必要な場合がある。
２０の一部（磁気記録層の第１のパターン部２０Ａ）は
ＴＭＲ素子２４と同時に加工されているので、ビット線
２３と同時にパターニングする磁気記録層の第２のパタ
ーン部２０Ｂは膜厚の調整が必要な場合がある。
【００６４】図１３乃至図１６は、本発明の第１の実施
形態に係る半導体記憶装置の第３の製造方法による製造
工程の断面図を示す。この第３の製造方法は、ＴＭＲ素
子２４を埋め込み形成し、ビット線２３に沿って磁気記
録層２０だけでなくトンネル障壁層１９も延在させるこ
とに特徴がある。以下に、第１の実施形態に係る半導体
記憶装置の第３の製造方法について説明する。
形態に係る半導体記憶装置の第３の製造方法による製造
工程の断面図を示す。この第３の製造方法は、ＴＭＲ素
子２４を埋め込み形成し、ビット線２３に沿って磁気記
録層２０だけでなくトンネル障壁層１９も延在させるこ
とに特徴がある。以下に、第１の実施形態に係る半導体
記憶装置の第３の製造方法について説明する。
【００６５】まず、図１３に示すように、第１の製造方
法と同様の手法で、第１の層間絶縁膜１１内に書き込み
ワード線１３が選択的に形成され、この書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
法と同様の手法で、第１の層間絶縁膜１１内に書き込み
ワード線１３が選択的に形成され、この書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
【００６６】次に、図１４に示すように、全面に例えば
シリコン窒化膜からなる薄いストッパー絶縁膜（図示せ
ず）が形成される。このストッパー絶縁膜上に下地電極
１７が形成され、図１（ａ）に示す下地電極１７の形状
にパターニングされる。次に、全面に第２の層間絶縁膜
２１が形成され、下地電極１７上に磁化固着層形成用の
溝２５が形成される。
シリコン窒化膜からなる薄いストッパー絶縁膜（図示せ
ず）が形成される。このストッパー絶縁膜上に下地電極
１７が形成され、図１（ａ）に示す下地電極１７の形状
にパターニングされる。次に、全面に第２の層間絶縁膜
２１が形成され、下地電極１７上に磁化固着層形成用の
溝２５が形成される。
【００６７】次に、図１５に示すように、全面に磁化固
定層用の材料が堆積され、この磁化固定層用の材料で溝
２５が埋め込まれる。次に、第２の層間絶縁膜２１の表
面が露出するまで、磁化固定層用の材料がＣＭＰで平坦
化除去され、第２の層間絶縁膜２１の溝２５に磁化固定
層１８が形成される。
定層用の材料が堆積され、この磁化固定層用の材料で溝
２５が埋め込まれる。次に、第２の層間絶縁膜２１の表
面が露出するまで、磁化固定層用の材料がＣＭＰで平坦
化除去され、第２の層間絶縁膜２１の溝２５に磁化固定
層１８が形成される。
【００６８】次に、図１６に示すように、全面にトンネ
ル障壁層１９、磁気記録層２０、ビット線２３が連続し
て形成される。その後、図１（ａ）のビット線２３のパ
ターンにパターニングされたレジスト膜（図示せず）又
はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又は
イオンミリングを用いて、トンネル障壁層１９、磁気記
録層２０、ビット線２３が一括してパターニングされ
る。
ル障壁層１９、磁気記録層２０、ビット線２３が連続し
て形成される。その後、図１（ａ）のビット線２３のパ
ターンにパターニングされたレジスト膜（図示せず）又
はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又は
イオンミリングを用いて、トンネル障壁層１９、磁気記
録層２０、ビット線２３が一括してパターニングされ
る。
【００６９】上記第１の実施形態によれば、ＴＭＲ素子
２４を構成する磁気記録層２０が、セル毎に分断される
ことなくビット線２３に沿って延在しているため、以下
の効果が得られる。
２４を構成する磁気記録層２０が、セル毎に分断される
ことなくビット線２３に沿って延在しているため、以下
の効果が得られる。
【００７０】磁化固着層１８は、全てのセルで同じ磁化
方向となるように、固定された磁化方向を有する。一
方、磁気記録層２０は、ランダムな情報が書き込まれる
ため、磁化固着層１８と同じ磁化方向を有する領域と反
対の磁化方向を有する領域とが存在する。ここで、隣り
合うセル同士が同じ情報を有する場合、磁気記録層２０
内の磁化方向は連続的に繋がることができる。このた
め、磁極の影響を気にすることなく安定して情報の書き
込み・読み出しを行うことができる。一方、隣り合うセ
ル同士が反対の情報を有する場合、磁気記録層２０は隣
り合うセル同士で反対の磁化方向を有する。
方向となるように、固定された磁化方向を有する。一
方、磁気記録層２０は、ランダムな情報が書き込まれる
ため、磁化固着層１８と同じ磁化方向を有する領域と反
対の磁化方向を有する領域とが存在する。ここで、隣り
合うセル同士が同じ情報を有する場合、磁気記録層２０
内の磁化方向は連続的に繋がることができる。このた
め、磁極の影響を気にすることなく安定して情報の書き
込み・読み出しを行うことができる。一方、隣り合うセ
ル同士が反対の情報を有する場合、磁気記録層２０は隣
り合うセル同士で反対の磁化方向を有する。
【００７１】つまり、図１７に示すように、磁気記録層
２０内に反対の磁化方向２８ｂ、２８ｃを有する場合、
セル間で互いの磁気ベクトルが衝突し合い、反磁界の発
生原因となる磁区領域（以下、境界層と称す）２６が生
じる。すなわち、第１の実施形態によれば、磁気記録層
２０をビット線２３に沿って延長させることにより、セ
ル２７とセル２７の間の領域にまで磁化領域を延長でき
る。このため、従来は、反磁界の発生原因となる磁区領
域がセル内に生じていたのに対し、第１の実施形態は、
反磁界の発生原因となる境界層２６をセル２７間に位置
させることができる。すなわち、境界層２６をＴＭＲ素
子２４の外側に位置させることができるため、読み出し
の際、読み出し信号を劣化させることはない。このよう
に、反磁界の発生原因となる磁区が発生しても、読み出
し時に信号劣化の影響を受けることのないＴＭＲ素子２
４を実現することが可能となる。
２０内に反対の磁化方向２８ｂ、２８ｃを有する場合、
セル間で互いの磁気ベクトルが衝突し合い、反磁界の発
生原因となる磁区領域（以下、境界層と称す）２６が生
じる。すなわち、第１の実施形態によれば、磁気記録層
２０をビット線２３に沿って延長させることにより、セ
ル２７とセル２７の間の領域にまで磁化領域を延長でき
る。このため、従来は、反磁界の発生原因となる磁区領
域がセル内に生じていたのに対し、第１の実施形態は、
反磁界の発生原因となる境界層２６をセル２７間に位置
させることができる。すなわち、境界層２６をＴＭＲ素
子２４の外側に位置させることができるため、読み出し
の際、読み出し信号を劣化させることはない。このよう
に、反磁界の発生原因となる磁区が発生しても、読み出
し時に信号劣化の影響を受けることのないＴＭＲ素子２
４を実現することが可能となる。
【００７２】また、第１の実施形態によれば、上述する
ように読み出し動作のマージンの劣化を抑えることがで
きるため、従来のようにセルを大きくする必要がない。
したがって、セルの微細化を実現することも可能であ
る。
ように読み出し動作のマージンの劣化を抑えることがで
きるため、従来のようにセルを大きくする必要がない。
したがって、セルの微細化を実現することも可能であ
る。
【００７３】また、磁気記録層２０をビット線２３に沿
って延在させることにより、上述するようにセル端部に
発生した磁区が悪影響を及ぼすエッジドメインの問題を
回避できるだけでなく、セル端部以外に発生した磁区が
悪影響を及ぼすスキューの問題も回避できる。また、磁
気記録層２０に安定した一軸違方性を与えることがで
き、さらに、層間静磁結合（ヒステリシスのオフセッ
ト）を軽減させることができる。
って延在させることにより、上述するようにセル端部に
発生した磁区が悪影響を及ぼすエッジドメインの問題を
回避できるだけでなく、セル端部以外に発生した磁区が
悪影響を及ぼすスキューの問題も回避できる。また、磁
気記録層２０に安定した一軸違方性を与えることがで
き、さらに、層間静磁結合（ヒステリシスのオフセッ
ト）を軽減させることができる。
【００７４】具体的には、エッジドメインやスキューの
問題を回避できることにより、信号の読み出しの劣化を
防止でき、ＭＲ（Magneto Resistive）比（“１”状
態、“０”状態の抵抗の変化率）を向上させることがで
きる。このため、メモリセル内の各部分の抵抗のばらつ
きの影響を抑制できるため、セルの微細化に有利とな
る。
問題を回避できることにより、信号の読み出しの劣化を
防止でき、ＭＲ（Magneto Resistive）比（“１”状
態、“０”状態の抵抗の変化率）を向上させることがで
きる。このため、メモリセル内の各部分の抵抗のばらつ
きの影響を抑制できるため、セルの微細化に有利とな
る。
【００７５】また、ＭＲ比が向上することにより、読み
出し信号強度が上がるため、センス速度が向上する。そ
の結果、読み出し動作の高速化が可能になる。
出し信号強度が上がるため、センス速度が向上する。そ
の結果、読み出し動作の高速化が可能になる。
【００７６】また、エッジドメインの影響を軽減できる
ことにより、セル−セル間の距離を近付けることができ
る。このため、実効的なセル面積を縮小させることがで
きる。
ことにより、セル−セル間の距離を近付けることができ
る。このため、実効的なセル面積を縮小させることがで
きる。
【００７７】また、層間静磁結合を軽減させることがで
きることにより、磁気記録層２０への書き込み磁界の閾
値のばらつきを低減させることができる。加えて、磁気
記録層２０をビット線２３に沿って延在させることによ
り、ＴＭＲ素子２４の形状の変化による悪影響を考慮す
る必要もない。したがって、実効的な書き込み電流を下
げることが可能であり、消費電力を低減することができ
る。なお、ＴＭＲ素子２４は微細化すると、書き込み磁
界の閾値が大きくなるため、その閾値のばらつきを抑
え、少しでも書き込み電流を減らせることは、セルの微
細化にも大変有利に働く。
きることにより、磁気記録層２０への書き込み磁界の閾
値のばらつきを低減させることができる。加えて、磁気
記録層２０をビット線２３に沿って延在させることによ
り、ＴＭＲ素子２４の形状の変化による悪影響を考慮す
る必要もない。したがって、実効的な書き込み電流を下
げることが可能であり、消費電力を低減することができ
る。なお、ＴＭＲ素子２４は微細化すると、書き込み磁
界の閾値が大きくなるため、その閾値のばらつきを抑
え、少しでも書き込み電流を減らせることは、セルの微
細化にも大変有利に働く。
【００７８】また、第２の製造方法を用いることによ
り、上述した効果が得られるだけでなく、次の効果が得
られる。つまり、第１の製造方法では、パターニングさ
れた磁化固着層１８及びトンネル障壁層１９を第３の絶
縁膜２１で埋め込んで平坦化する際（図６に示す工
程）、トンネル障壁層１９が最上層となるため、トンネ
ル障壁層１９にダメージが生じる。これに対し、第２の
製造方法では、トンネル障壁層１９上に磁気記録層の第
１のパターン部２０Ａが形成されているため、第３の絶
縁膜２１を平坦化する際（図１１に示す工程）、磁気記
録層の第１のパターン部２０Ａによってトンネル障壁層
１９を保護することができる。したがって、第２の製造
方法によれば、１００Å以下の薄膜で形成しなければな
らないトンネル障壁層１９にダメージが生じることを防
止できるため、トンネル障壁層１９の膜質を劣化させず
に素子の信頼性を向上させるという効果を有する。
り、上述した効果が得られるだけでなく、次の効果が得
られる。つまり、第１の製造方法では、パターニングさ
れた磁化固着層１８及びトンネル障壁層１９を第３の絶
縁膜２１で埋め込んで平坦化する際（図６に示す工
程）、トンネル障壁層１９が最上層となるため、トンネ
ル障壁層１９にダメージが生じる。これに対し、第２の
製造方法では、トンネル障壁層１９上に磁気記録層の第
１のパターン部２０Ａが形成されているため、第３の絶
縁膜２１を平坦化する際（図１１に示す工程）、磁気記
録層の第１のパターン部２０Ａによってトンネル障壁層
１９を保護することができる。したがって、第２の製造
方法によれば、１００Å以下の薄膜で形成しなければな
らないトンネル障壁層１９にダメージが生じることを防
止できるため、トンネル障壁層１９の膜質を劣化させず
に素子の信頼性を向上させるという効果を有する。
【００７９】また、第３の製造方法を用いることによ
り、上述した効果が得られるだけでなく、溝２５に磁気
記録層２０を埋め込んでいるため、ＲＩＥやイオンミリ
ングを使う必要が無く、加工が容易で寸法管理がし易
い。また、その後に全面にトンネル障壁層１９を形成し
ているため、ＴＭＲ素子２４の直上はダメージを受けず
に形成できるという効果が得られる。
り、上述した効果が得られるだけでなく、溝２５に磁気
記録層２０を埋め込んでいるため、ＲＩＥやイオンミリ
ングを使う必要が無く、加工が容易で寸法管理がし易
い。また、その後に全面にトンネル障壁層１９を形成し
ているため、ＴＭＲ素子２４の直上はダメージを受けず
に形成できるという効果が得られる。
【００８０】［第２の実施形態］第２の実施形態は、第
１の実施形態と比較して、磁化固着層１８と磁気記録層
２０との位置が反対になっている点のみが異なる。
１の実施形態と比較して、磁化固着層１８と磁気記録層
２０との位置が反対になっている点のみが異なる。
【００８１】図１８（ａ）、図１８（ｂ）は、本発明の
第２の実施形態に係る半導体記憶装置の斜視図を示す。
第２の実施形態に係る半導体記憶装置の斜視図を示す。
【００８２】図１８（ａ）に示すように、第２の実施形
態に係る半導体記憶装置は、磁化固着層１８と、磁気記
録層２０と、これらの間に挟まれたトンネル障壁層１９
とで構成されるＴＭＲ素子２４を記憶素子として用いた
ＭＲＡＭである。そして、磁気記録層２０には、下部電
極１７を介して、ゲート電極（読み出しワード線）３を
有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５が接続される。また、ＴＭＲ素子２４の下方には
書き込みワード線１３がＴＭＲ素子２４と離間して配置
され、このワード線１３と直交して磁化固着層１８に接
続されたビット線２３が配置される。
態に係る半導体記憶装置は、磁化固着層１８と、磁気記
録層２０と、これらの間に挟まれたトンネル障壁層１９
とで構成されるＴＭＲ素子２４を記憶素子として用いた
ＭＲＡＭである。そして、磁気記録層２０には、下部電
極１７を介して、ゲート電極（読み出しワード線）３を
有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５が接続される。また、ＴＭＲ素子２４の下方には
書き込みワード線１３がＴＭＲ素子２４と離間して配置
され、このワード線１３と直交して磁化固着層１８に接
続されたビット線２３が配置される。
【００８３】ここで、ＴＭＲ素子２４を構成する要素の
中で、磁気記録層２０及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁化固着層１８はビ
ット線２３と一括して形成されている。すなわち、磁化
固着層１８はビット線２３の方向にセル毎に分断される
ことなく形成され、磁化固着層１８はビット線２３に沿
って延在している。
中で、磁気記録層２０及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁化固着層１８はビ
ット線２３と一括して形成されている。すなわち、磁化
固着層１８はビット線２３の方向にセル毎に分断される
ことなく形成され、磁化固着層１８はビット線２３に沿
って延在している。
【００８４】なお、図１８（ｂ）に示すように、磁化固
着層１８を第１のパターン部１８Ａと第２のパターン部
１８Ｂとに分けてもよい。この場合、磁化固着層の第１
のパターン部１８ＡはＴＭＲ素子２４のパターンに形成
され、磁化固着層の第２のパターン部１８Ｂはビット線
２３の方向にセル毎に分断されることなく形成されてビ
ット線２３に沿って少なくとも２以上のセルにまたがっ
て延在している。
着層１８を第１のパターン部１８Ａと第２のパターン部
１８Ｂとに分けてもよい。この場合、磁化固着層の第１
のパターン部１８ＡはＴＭＲ素子２４のパターンに形成
され、磁化固着層の第２のパターン部１８Ｂはビット線
２３の方向にセル毎に分断されることなく形成されてビ
ット線２３に沿って少なくとも２以上のセルにまたがっ
て延在している。
【００８５】上記第２の実施形態に係る半導体記憶装置
の製造方法は、第１の実施形態に係る半導体記憶装置の
第１乃至第３の製造方法における磁化固着層１８と磁気
記録層２０とを置き換えることによって、第１の実施形
態に係る半導体記憶装置の第１乃至第３の製造方法を本
実施形態に適用することが可能であるため、製造方法の
説明は省略する。
の製造方法は、第１の実施形態に係る半導体記憶装置の
第１乃至第３の製造方法における磁化固着層１８と磁気
記録層２０とを置き換えることによって、第１の実施形
態に係る半導体記憶装置の第１乃至第３の製造方法を本
実施形態に適用することが可能であるため、製造方法の
説明は省略する。
【００８６】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００８７】さらに、第２の実施形態では、一方向に固
定した磁化方向を有する磁化固着層１８をビット線２３
に沿って延長させている。したがって、磁化固着層１８
の磁気ベクトルが微細化時の加工の影響を受け難いた
め、磁化固着層１８を安定して形成することができる。
定した磁化方向を有する磁化固着層１８をビット線２３
に沿って延長させている。したがって、磁化固着層１８
の磁気ベクトルが微細化時の加工の影響を受け難いた
め、磁化固着層１８を安定して形成することができる。
【００８８】また、磁化固着層１８をビット線２３に沿
って延在させることにより、固着層減磁を軽減させるこ
とができる。このため、書き込み動作を繰り返しても、
劣化し難い信頼性の優れた磁気トンネル接合膜を与える
ことができる。
って延在させることにより、固着層減磁を軽減させるこ
とができる。このため、書き込み動作を繰り返しても、
劣化し難い信頼性の優れた磁気トンネル接合膜を与える
ことができる。
【００８９】［第３の実施形態］第３の実施形態は、書
き込みワード線１３及び磁化固着層１８を形成する前
に、ビット線２３と磁気記録層２０を一括で形成するこ
とに特徴がある。
き込みワード線１３及び磁化固着層１８を形成する前
に、ビット線２３と磁気記録層２０を一括で形成するこ
とに特徴がある。
【００９０】図１９（ａ）、図１９（ｂ）は、本発明の
第３の実施形態に係る半導体記憶装置の斜視図を示す。
第３の実施形態に係る半導体記憶装置の斜視図を示す。
【００９１】図１９（ａ）に示すように、第３の実施形
態に係る半導体記憶装置は、磁化固着層１８と、磁気記
録層２０と、これらの間に挟まれたトンネル障壁層１９
とで構成されるＴＭＲ素子２４を記憶素子として用いた
ＭＲＡＭである。そして、磁化固着層１８には、上部電
極３１を介して、ゲート電極（読み出しワード線）３を
有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５が接続される。また、ＴＭＲ素子２４の上方には
書き込みワード線１３がＴＭＲ素子２４と離間して配置
され、このワード線１３と直交して磁気記録層２０に接
続されたビット線２３が配置される。
態に係る半導体記憶装置は、磁化固着層１８と、磁気記
録層２０と、これらの間に挟まれたトンネル障壁層１９
とで構成されるＴＭＲ素子２４を記憶素子として用いた
ＭＲＡＭである。そして、磁化固着層１８には、上部電
極３１を介して、ゲート電極（読み出しワード線）３を
有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５が接続される。また、ＴＭＲ素子２４の上方には
書き込みワード線１３がＴＭＲ素子２４と離間して配置
され、このワード線１３と直交して磁気記録層２０に接
続されたビット線２３が配置される。
【００９２】ここで、ＴＭＲ素子２４を構成する要素の
中で、磁化固着層１８及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁気記録層２０はビ
ット線２３と一括して形成されている。すなわち、磁気
記録層２０はビット線２３の方向にセル毎に分断される
ことなく形成され、磁気記録層２０はビット線２３に沿
って延在している。
中で、磁化固着層１８及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁気記録層２０はビ
ット線２３と一括して形成されている。すなわち、磁気
記録層２０はビット線２３の方向にセル毎に分断される
ことなく形成され、磁気記録層２０はビット線２３に沿
って延在している。
【００９３】なお、図１９（ｂ）に示すように、磁気記
録層２０の一部はＴＭＲ素子２４のパターンに形成さ
れ、磁気記録層２０の残りの一部はビット線２３の方向
にセル毎に分断されることなく形成されてビット線２３
に沿って少なくとも２以上のセルにまたがって延在して
いてもよい。
録層２０の一部はＴＭＲ素子２４のパターンに形成さ
れ、磁気記録層２０の残りの一部はビット線２３の方向
にセル毎に分断されることなく形成されてビット線２３
に沿って少なくとも２以上のセルにまたがって延在して
いてもよい。
【００９４】図２０乃至図２３は、本発明の第３の実施
形態に係る半導体記憶装置の製造工程の断面図を示す。
なお、Ａ領域は図１９（ｂ）に示すＡ−Ａ線に沿った断
面図を示し、Ｂ領域は図１９（ｂ）に示すＢ−Ｂ線に沿
った断面図を示す。以下に、第３の実施形態に係る半導
体記憶装置の製造方法について説明する。
形態に係る半導体記憶装置の製造工程の断面図を示す。
なお、Ａ領域は図１９（ｂ）に示すＡ−Ａ線に沿った断
面図を示し、Ｂ領域は図１９（ｂ）に示すＢ−Ｂ線に沿
った断面図を示す。以下に、第３の実施形態に係る半導
体記憶装置の製造方法について説明する。
【００９５】まず、図２０に示すように、第１の層間絶
縁膜１１上にビット線２３、磁気記録層２０、トンネル
障壁層１９、磁化固着層１８が順次積層して形成され
る。
縁膜１１上にビット線２３、磁気記録層２０、トンネル
障壁層１９、磁化固着層１８が順次積層して形成され
る。
【００９６】次に、図２１に示すように、図１９（ｂ）
のＴＭＲ素子２４のパターンにパターニングされたレジ
スト膜（図示せず）又はＤＬＣ膜（図示せず）をマスク
として、ＲＩＥ法又はイオンミリングを用いて、磁化固
着層１８とトンネル障壁層１９の全部、さらに磁気記録
層２０の一部が一括してパターニングされる。このよう
な加工は、磁気記録層２０の表面が露出した時、あるい
は磁気記録層２０を少しエッチングした後にエッチング
を止める。また、トンネル障壁層１９と磁気記録層２０
とで異なるエッチング速度を有するエッチング手法を用
いるとよい。また、磁気記録層２０の膜厚は、磁気記録
層２０の途中でエッチングを止めることができる程度の
十分な厚さにするとよい。
のＴＭＲ素子２４のパターンにパターニングされたレジ
スト膜（図示せず）又はＤＬＣ膜（図示せず）をマスク
として、ＲＩＥ法又はイオンミリングを用いて、磁化固
着層１８とトンネル障壁層１９の全部、さらに磁気記録
層２０の一部が一括してパターニングされる。このよう
な加工は、磁気記録層２０の表面が露出した時、あるい
は磁気記録層２０を少しエッチングした後にエッチング
を止める。また、トンネル障壁層１９と磁気記録層２０
とで異なるエッチング速度を有するエッチング手法を用
いるとよい。また、磁気記録層２０の膜厚は、磁気記録
層２０の途中でエッチングを止めることができる程度の
十分な厚さにするとよい。
【００９７】次に、図２２に示すように、全面に第２の
層間絶縁膜２１が堆積される。この第２の層間絶縁膜２
１がＣＭＰ等で平坦化され、磁気記録層１８の表面が露
出される。その後、図１９（ｂ）に示す上部電極３１の
パターンに加工された上部電極３１が形成される。
層間絶縁膜２１が堆積される。この第２の層間絶縁膜２
１がＣＭＰ等で平坦化され、磁気記録層１８の表面が露
出される。その後、図１９（ｂ）に示す上部電極３１の
パターンに加工された上部電極３１が形成される。
【００９８】次に、図２３に示すように、上部電極３１
上に薄く均一に第３の層間絶縁膜３２が形成される。そ
の後、図１９（ｂ）に示す書き込みワード線１３のパタ
ーンに加工された書き込みワード線１３が形成される。
上に薄く均一に第３の層間絶縁膜３２が形成される。そ
の後、図１９（ｂ）に示す書き込みワード線１３のパタ
ーンに加工された書き込みワード線１３が形成される。
【００９９】上記第３の実施形態によれば、第１の実施
形態と同様に、磁気記録層２０をビット線２３に沿って
延長することにより、セル間の領域にまで磁化領域を延
長することができる。このため、セル面積を増大させる
ことなく、磁極発生による信号劣化の影響を受けること
のないＴＭＲ素子２４を実現することが可能となる。
形態と同様に、磁気記録層２０をビット線２３に沿って
延長することにより、セル間の領域にまで磁化領域を延
長することができる。このため、セル面積を増大させる
ことなく、磁極発生による信号劣化の影響を受けること
のないＴＭＲ素子２４を実現することが可能となる。
【０１００】さらに、第１の実施形態における第１の製
造方法では、ビット線２３と磁気記録層２０を一括パタ
ーニングするために、薄膜であるトンネル障壁層１９を
パターニングして絶縁膜２１で埋め込んだ後に、磁気記
録層２０とビット線２３が形成される。すなわち、第１
の実施形態における第１の製造方法では、ビット線２
３、磁気記録層２０、トンネル障壁層１９、磁化固着層
１８を連続形成してパターニングすることができなかっ
た。これに対し、第３の実施形態では、ビット線２３、
磁気記録層２０、トンネル障壁層１９、磁化固着層１８
を連続形成してパターニングすることができる。つま
り、ビット線２３と磁気記録層２０を連続形成するにも
関わらず、薄膜であるトンネル障壁層１９の形成途中で
プロセスを止める必要のないプロセスを構築でき、さら
に工程数を低減できる。
造方法では、ビット線２３と磁気記録層２０を一括パタ
ーニングするために、薄膜であるトンネル障壁層１９を
パターニングして絶縁膜２１で埋め込んだ後に、磁気記
録層２０とビット線２３が形成される。すなわち、第１
の実施形態における第１の製造方法では、ビット線２
３、磁気記録層２０、トンネル障壁層１９、磁化固着層
１８を連続形成してパターニングすることができなかっ
た。これに対し、第３の実施形態では、ビット線２３、
磁気記録層２０、トンネル障壁層１９、磁化固着層１８
を連続形成してパターニングすることができる。つま
り、ビット線２３と磁気記録層２０を連続形成するにも
関わらず、薄膜であるトンネル障壁層１９の形成途中で
プロセスを止める必要のないプロセスを構築でき、さら
に工程数を低減できる。
【０１０１】また、第３の実施形態では、パターニング
された磁化固着層１８、トンネル障壁層１９及び磁気記
録層２０を第２の絶縁膜２１で覆い平坦化する際（図２
２の工程）、トンネル障壁層１９上に磁化固着層１８が
形成されているため、トンネル障壁層１９にダメージが
生じることがない。
された磁化固着層１８、トンネル障壁層１９及び磁気記
録層２０を第２の絶縁膜２１で覆い平坦化する際（図２
２の工程）、トンネル障壁層１９上に磁化固着層１８が
形成されているため、トンネル障壁層１９にダメージが
生じることがない。
【０１０２】［第４の実施形態］第４の実施形態は、第
３の実施形態と比較して、磁化固着層１８と磁気記録層
２０との位置が反対になっている点のみが異なる。
３の実施形態と比較して、磁化固着層１８と磁気記録層
２０との位置が反対になっている点のみが異なる。
【０１０３】図２４（ａ）、図２４（ｂ）は、本発明の
第４の実施形態に係る半導体記憶装置の斜視図を示す。
第４の実施形態に係る半導体記憶装置の斜視図を示す。
【０１０４】図２４（ａ）に示すように、第４の実施形
態に係る半導体記憶装置は、磁化固着層１８と、磁気記
録層２０と、これらの間に挟まれたトンネル障壁層１９
とで構成されるＴＭＲ素子２４を記憶素子として用いた
ＭＲＡＭである。そして、磁気記録層２０には、上部電
極３１を介して、ゲート電極（読み出しワード線）３を
有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５が接続される。また、ＴＭＲ素子２４の上方には
書き込みワード線１３がＴＭＲ素子２４と離間して配置
され、このワード線１３と直交して磁化固着層１８に接
続されたビット線２３が配置される。
態に係る半導体記憶装置は、磁化固着層１８と、磁気記
録層２０と、これらの間に挟まれたトンネル障壁層１９
とで構成されるＴＭＲ素子２４を記憶素子として用いた
ＭＲＡＭである。そして、磁気記録層２０には、上部電
極３１を介して、ゲート電極（読み出しワード線）３を
有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５が接続される。また、ＴＭＲ素子２４の上方には
書き込みワード線１３がＴＭＲ素子２４と離間して配置
され、このワード線１３と直交して磁化固着層１８に接
続されたビット線２３が配置される。
【０１０５】ここで、ＴＭＲ素子２４を構成する要素の
中で、磁気記録層２０及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁化固着層１８はビ
ット線２３と一括して形成されている。すなわち、磁化
固着層１８はビット線２３の方向にセル毎に分断される
ことなく形成され、磁化固着層１８はビット線２３に沿
って延在している。
中で、磁気記録層２０及びトンネル障壁層１９はビット
線２３と独立に形成されているが、磁化固着層１８はビ
ット線２３と一括して形成されている。すなわち、磁化
固着層１８はビット線２３の方向にセル毎に分断される
ことなく形成され、磁化固着層１８はビット線２３に沿
って延在している。
【０１０６】なお、図２４（ｂ）に示すように、磁化固
着層１８の一部はＴＭＲ素子２４のパターンに形成さ
れ、磁化固着層１８の残りの一部はビット線２３の方向
にセル毎に分断されることなく形成されてビット線２３
に沿って少なくとも２以上のセルにまたがって延在して
いてもよい。
着層１８の一部はＴＭＲ素子２４のパターンに形成さ
れ、磁化固着層１８の残りの一部はビット線２３の方向
にセル毎に分断されることなく形成されてビット線２３
に沿って少なくとも２以上のセルにまたがって延在して
いてもよい。
【０１０７】上記第４の実施形態に係る半導体記憶装置
の製造方法は、第３の実施形態に係る半導体記憶装置の
製造方法における磁化固着層１８と磁気記録層２０とを
置き換えることによって、第３の実施形態に係る半導体
記憶装置の製造方法を本実施形態に適用することが可能
であるため、製造方法の説明は省略する。
の製造方法は、第３の実施形態に係る半導体記憶装置の
製造方法における磁化固着層１８と磁気記録層２０とを
置き換えることによって、第３の実施形態に係る半導体
記憶装置の製造方法を本実施形態に適用することが可能
であるため、製造方法の説明は省略する。
【０１０８】上記第４の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【０１０９】さらに、第４の実施形態では、第２の実施
形態と同様に、一方向に固定した磁化方向を有する磁化
固着層１８をビット線２３に沿って延長させている。し
たがって、磁化固着層１８の磁気ベクトルが微細化時の
加工の影響を受け難いため、磁化固着層１８を安定して
形成することができる。
形態と同様に、一方向に固定した磁化方向を有する磁化
固着層１８をビット線２３に沿って延長させている。し
たがって、磁化固着層１８の磁気ベクトルが微細化時の
加工の影響を受け難いため、磁化固着層１８を安定して
形成することができる。
【０１１０】また、第４の実施形態では、ビット線２
３、磁化固着層１８、トンネル障壁層１９、磁気記録層
２０を連続形成してパターニングできる。したがって、
第３の実施形態と同様に、ビット線２３と磁化固着層１
８を連続形成するにも関わらず、薄膜であるトンネル障
壁層１９の形成途中でプロセスを止める必要のないプロ
セスを構築でき、さらに工程数を削減できる。
３、磁化固着層１８、トンネル障壁層１９、磁気記録層
２０を連続形成してパターニングできる。したがって、
第３の実施形態と同様に、ビット線２３と磁化固着層１
８を連続形成するにも関わらず、薄膜であるトンネル障
壁層１９の形成途中でプロセスを止める必要のないプロ
セスを構築でき、さらに工程数を削減できる。
【０１１１】［第５の実施形態］第５の実施形態は、２
重トンネル障壁層を有するＴＭＲ素子を用いた点に特徴
がある。
重トンネル障壁層を有するＴＭＲ素子を用いた点に特徴
がある。
【０１１２】図２５（ａ）、図２５（ｂ）は、本発明の
第５の実施形態に係る半導体記憶装置の斜視図を示す。
第５の実施形態に係る半導体記憶装置の斜視図を示す。
【０１１３】図２５（ａ）に示すように、第５の実施形
態に係る半導体記憶装置は、第１の磁化固着層５１と、
第２の磁化固着層５４と、磁気記録層２０と、第１の磁
化固着層５１と磁気記録層２０との間に挟まれた第１の
トンネル障壁層５２と、第２の磁化固着層５４と磁気記
録層２０との間に挟まれた第２のトンネル障壁層５３と
で構成されるＴＭＲ素子５５を記憶素子として用いたＭ
ＲＡＭである。そして、第１の磁化固着層５１には、下
部電極１７を介して、ゲート電極（読み出しワード線）
３を有するスイッチングトランジスタ（例えばＭＯＳＦ
ＥＴ）５が接続される。また、ＴＭＲ素子５５の下方に
は書き込みワード線１３がＴＭＲ素子５５と離間して配
置され、このワード線１３と直交して第２の磁化固着層
５４に接続されたビット線２３が配置される。
態に係る半導体記憶装置は、第１の磁化固着層５１と、
第２の磁化固着層５４と、磁気記録層２０と、第１の磁
化固着層５１と磁気記録層２０との間に挟まれた第１の
トンネル障壁層５２と、第２の磁化固着層５４と磁気記
録層２０との間に挟まれた第２のトンネル障壁層５３と
で構成されるＴＭＲ素子５５を記憶素子として用いたＭ
ＲＡＭである。そして、第１の磁化固着層５１には、下
部電極１７を介して、ゲート電極（読み出しワード線）
３を有するスイッチングトランジスタ（例えばＭＯＳＦ
ＥＴ）５が接続される。また、ＴＭＲ素子５５の下方に
は書き込みワード線１３がＴＭＲ素子５５と離間して配
置され、このワード線１３と直交して第２の磁化固着層
５４に接続されたビット線２３が配置される。
【０１１４】ここで、ＴＭＲ素子５５を構成する要素の
中で、磁気記録層２０、第１の磁化固着層５１及び第
１、第２のトンネル障壁層５２、５３はビット線２３と
独立に形成されているが、第２の磁化固着層５４はビッ
ト線２３と一括して形成されている。すなわち、第２の
磁化固着層５４はビット線２３の方向にセル毎に分断さ
れることなく形成され、第２の磁化固着層５４はビット
線２３に沿って延在している。
中で、磁気記録層２０、第１の磁化固着層５１及び第
１、第２のトンネル障壁層５２、５３はビット線２３と
独立に形成されているが、第２の磁化固着層５４はビッ
ト線２３と一括して形成されている。すなわち、第２の
磁化固着層５４はビット線２３の方向にセル毎に分断さ
れることなく形成され、第２の磁化固着層５４はビット
線２３に沿って延在している。
【０１１５】なお、図２５（ｂ）に示すように、第２の
磁化固着層５４を第１のパターン部５４Ａと第２のパタ
ーン部５４Ｂとに分けてもよい。この場合、第２の磁化
固着層の第１のパターン部５４ＡはＴＭＲ素子５５のパ
ターンに形成され、第２の磁化固着層の第２のパターン
部５４Ｂはビット線２３の方向にセル毎に分断されるこ
となく形成されてビット線２３に沿って少なくとも２以
上のセルにまたがって延在している。
磁化固着層５４を第１のパターン部５４Ａと第２のパタ
ーン部５４Ｂとに分けてもよい。この場合、第２の磁化
固着層の第１のパターン部５４ＡはＴＭＲ素子５５のパ
ターンに形成され、第２の磁化固着層の第２のパターン
部５４Ｂはビット線２３の方向にセル毎に分断されるこ
となく形成されてビット線２３に沿って少なくとも２以
上のセルにまたがって延在している。
【０１１６】図２６（ａ）、図２６（ｂ）は、２重トン
ネル障壁層を有するＴＭＲ素子の断面図を示す。上記２
重トンネル障壁層を有するＴＭＲ素子５５は、図２６
（ａ）又は図２６（ｂ）に示す構造であることが望まし
い。以下、２重トンネル障壁層を有するＴＭＲ素子５５
の構造について説明する。
ネル障壁層を有するＴＭＲ素子の断面図を示す。上記２
重トンネル障壁層を有するＴＭＲ素子５５は、図２６
（ａ）又は図２６（ｂ）に示す構造であることが望まし
い。以下、２重トンネル障壁層を有するＴＭＲ素子５５
の構造について説明する。
【０１１７】図２６（ａ）に示すＴＭＲ素子５５は、テ
ンプレート層１０１、初期強磁性層１０２、反強磁性層
１０３、基準強磁性層１０４が順に積層され第１の磁化
固着層５１と、この第１の磁化固着層５１上に形成され
た第１のトンネル障壁層５２と、この第１のトンネル障
壁層５２上に形成された磁気記録層２０と、この磁気記
録層２０上に形成された第２のトンネル障壁層５３と、
この第２のトンネル障壁層５３上に基準強磁性層１０
４、反強磁性層１０３、初期強磁性層１０２、接点層１
０６が順に積層された第２の磁化固着層５４とからな
る。
ンプレート層１０１、初期強磁性層１０２、反強磁性層
１０３、基準強磁性層１０４が順に積層され第１の磁化
固着層５１と、この第１の磁化固着層５１上に形成され
た第１のトンネル障壁層５２と、この第１のトンネル障
壁層５２上に形成された磁気記録層２０と、この磁気記
録層２０上に形成された第２のトンネル障壁層５３と、
この第２のトンネル障壁層５３上に基準強磁性層１０
４、反強磁性層１０３、初期強磁性層１０２、接点層１
０６が順に積層された第２の磁化固着層５４とからな
る。
【０１１８】図２６（ｂ）に示すＴＭＲ素子５５は、テ
ンプレート層１０１、初期強磁性層１０２、反強磁性層
１０３、基準強磁性層１０４が順に積層され第１の磁化
固着層５１と、この第１の磁化固着層５１上に形成され
た第１のトンネル障壁層５２と、この第１のトンネル障
壁層５２上に強磁性層２０′、非磁性層１０７、強磁性
層２０″の３層構造によって順に積層された磁気記録層
２０と、この磁気記録層２０上に形成された第２のトン
ネル障壁層５３と、この第２のトンネル障壁層５３上に
強磁性層１０４′、非磁性層１０７、強磁性層１０
４″、反強磁性層１０３、初期強磁性層１０２、接点層
１０６が順に積層された第２の磁化固着層５４とからな
る。
ンプレート層１０１、初期強磁性層１０２、反強磁性層
１０３、基準強磁性層１０４が順に積層され第１の磁化
固着層５１と、この第１の磁化固着層５１上に形成され
た第１のトンネル障壁層５２と、この第１のトンネル障
壁層５２上に強磁性層２０′、非磁性層１０７、強磁性
層２０″の３層構造によって順に積層された磁気記録層
２０と、この磁気記録層２０上に形成された第２のトン
ネル障壁層５３と、この第２のトンネル障壁層５３上に
強磁性層１０４′、非磁性層１０７、強磁性層１０
４″、反強磁性層１０３、初期強磁性層１０２、接点層
１０６が順に積層された第２の磁化固着層５４とからな
る。
【０１１９】なお、この図２６（ｂ）に示すＴＭＲ素子
５５では、磁気記録層２０を構成する強磁性層２０′、
非磁性層１０７、強磁性層２０″の３層構造と、第２の
磁化固着層５４内の強磁性層１０４′、非磁性層１０
７、強磁性層１０４″からなる３層構造とを導入するこ
とで、図２６（ａ）に示すＴＭＲ素子５５よりも、強磁
性内部の磁極の発生を抑制し、より微細化に適したセル
構造が提供できる。
５５では、磁気記録層２０を構成する強磁性層２０′、
非磁性層１０７、強磁性層２０″の３層構造と、第２の
磁化固着層５４内の強磁性層１０４′、非磁性層１０
７、強磁性層１０４″からなる３層構造とを導入するこ
とで、図２６（ａ）に示すＴＭＲ素子５５よりも、強磁
性内部の磁極の発生を抑制し、より微細化に適したセル
構造が提供できる。
【０１２０】このような２重トンネル障壁層を有するＴ
ＭＲ素子５５を用いることによって、１重トンネル障壁
層を有するＴＭＲ素子２４を用いた場合と比較して、同
じ外部バイアスを印加したときのＭＲ比の劣化が少な
く、より高いバイアスで動作できる。すなわち、セル情
報を外部に読み出す際に有利となる。
ＭＲ素子５５を用いることによって、１重トンネル障壁
層を有するＴＭＲ素子２４を用いた場合と比較して、同
じ外部バイアスを印加したときのＭＲ比の劣化が少な
く、より高いバイアスで動作できる。すなわち、セル情
報を外部に読み出す際に有利となる。
【０１２１】なお、図２６（ａ）又は図２６（ｂ）に示
した２重トンネル障壁層を有するＴＭＲ素子５５の構造
は、他の実施形態でも適用することは可能である。
した２重トンネル障壁層を有するＴＭＲ素子５５の構造
は、他の実施形態でも適用することは可能である。
【０１２２】図２７乃至図３１は、本発明の第５の実施
形態に係る半導体記憶装置の第１の製造方法による製造
工程の断面図を示す。これら図２７乃至図３１は、図２
５（ａ）の３１−３１線に沿った半導体記憶装置の断面
における製造工程図を示したものである。以下に、第５
の実施形態に係る半導体記憶装置の第１の製造方法につ
いて説明する。
形態に係る半導体記憶装置の第１の製造方法による製造
工程の断面図を示す。これら図２７乃至図３１は、図２
５（ａ）の３１−３１線に沿った半導体記憶装置の断面
における製造工程図を示したものである。以下に、第５
の実施形態に係る半導体記憶装置の第１の製造方法につ
いて説明する。
【０１２３】まず、図２７に示すように、第１の実施形
態と同様の手法で、第１の層間絶縁膜１１内に書き込み
ワード線１３が選択的に形成され、この書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
態と同様の手法で、第１の層間絶縁膜１１内に書き込み
ワード線１３が選択的に形成され、この書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
【０１２４】続いて、図２８に示すように、全面に下部
電極１７、第１の磁化固着層５１、第１のトンネル障壁
層５２、磁気記録層２０、第２のトンネル障壁層５３が
連続して形成される。なお、第１及び第２の磁化固着層
５４、磁気記録層２０は、図２６（ａ）（ｂ）に示した
ように複数の膜で構成された積層構造で形成されるが、
ここでは１種類の膜として記述する。続いて、図２５
（ａ）の下部電極１７のパターンにパターニングされた
レジスト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又は
イオンミリングを用いて、第２のトンネル障壁層５３、
磁気記録層２０、第１のトンネル障壁層５２、第１の磁
化固着層５１、下部電極１７が一括してパターニングさ
れる。
電極１７、第１の磁化固着層５１、第１のトンネル障壁
層５２、磁気記録層２０、第２のトンネル障壁層５３が
連続して形成される。なお、第１及び第２の磁化固着層
５４、磁気記録層２０は、図２６（ａ）（ｂ）に示した
ように複数の膜で構成された積層構造で形成されるが、
ここでは１種類の膜として記述する。続いて、図２５
（ａ）の下部電極１７のパターンにパターニングされた
レジスト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又は
イオンミリングを用いて、第２のトンネル障壁層５３、
磁気記録層２０、第１のトンネル障壁層５２、第１の磁
化固着層５１、下部電極１７が一括してパターニングさ
れる。
【０１２５】続いて、図２９に示すように、図２５
（ａ）のＴＭＲ素子２４のパターンにパターニングされ
たレジスト膜（図示せず）又はＤＬＣ膜（図示せず）を
マスクとして、ＲＩＥ法又はイオンミリングを用いて、
第２のトンネル障壁層５３、磁気記録層２０、第１のト
ンネル障壁層５２、第１の磁化固着層５１が一括してパ
ターニングされる。
（ａ）のＴＭＲ素子２４のパターンにパターニングされ
たレジスト膜（図示せず）又はＤＬＣ膜（図示せず）を
マスクとして、ＲＩＥ法又はイオンミリングを用いて、
第２のトンネル障壁層５３、磁気記録層２０、第１のト
ンネル障壁層５２、第１の磁化固着層５１が一括してパ
ターニングされる。
【０１２６】次に、図３０に示すように、第２のトンネ
ル障壁層５３、磁気記録層２０、第１のトンネル障壁層
５２、第１の磁化固着層５１のパターニングに使ったマ
スクを残した状態で、全面に第３の層間絶縁膜２１が堆
積され、この第３の層間絶縁膜２１でパターニングされ
た第２のトンネル障壁層５３、磁気記録層２０、第１の
トンネル障壁層５２、第１の磁化固着層５１のギャップ
が埋め込まれる。次に、ＣＭＰを用いて、マスクをスト
ッパーとして、第３の層間絶縁膜２１が平坦化された
後、マスクが除去される。
ル障壁層５３、磁気記録層２０、第１のトンネル障壁層
５２、第１の磁化固着層５１のパターニングに使ったマ
スクを残した状態で、全面に第３の層間絶縁膜２１が堆
積され、この第３の層間絶縁膜２１でパターニングされ
た第２のトンネル障壁層５３、磁気記録層２０、第１の
トンネル障壁層５２、第１の磁化固着層５１のギャップ
が埋め込まれる。次に、ＣＭＰを用いて、マスクをスト
ッパーとして、第３の層間絶縁膜２１が平坦化された
後、マスクが除去される。
【０１２７】最後に、図３１に示すように、スパッタ法
等を用いて、全面に第２の磁化固着層５４用及びビット
線２３用のメタル材料が堆積される。次に、フォトリソ
グラフィ技術により、図２５（ａ）のビット線２３のパ
ターンのレジストを用いて、第２の磁化固着層５４用及
びビット線２３用のメタル材料が一括してパターニング
される。これにより、第２の磁化固着層５４及びビット
線２３が形成され、２重構造のＴＭＲ素子５５が完成さ
れる。
等を用いて、全面に第２の磁化固着層５４用及びビット
線２３用のメタル材料が堆積される。次に、フォトリソ
グラフィ技術により、図２５（ａ）のビット線２３のパ
ターンのレジストを用いて、第２の磁化固着層５４用及
びビット線２３用のメタル材料が一括してパターニング
される。これにより、第２の磁化固着層５４及びビット
線２３が形成され、２重構造のＴＭＲ素子５５が完成さ
れる。
【０１２８】図３２乃至図３６は、本発明の第５の実施
形態に係る半導体記憶装置の第２の製造方法による製造
工程の断面図を示す。これら図３２乃至図３６は、図２
５（ｂ）の３６−３６線に沿った半導体記憶装置の断面
における製造工程図を示したものである。この第２の製
造方法は、第２の磁化固着層の第２のパターン部５４Ｂ
のみをビット線２３に沿って延在させることに特徴があ
る。以下に、第５の実施形態に係る半導体記憶装置の第
２の製造方法について説明する。
形態に係る半導体記憶装置の第２の製造方法による製造
工程の断面図を示す。これら図３２乃至図３６は、図２
５（ｂ）の３６−３６線に沿った半導体記憶装置の断面
における製造工程図を示したものである。この第２の製
造方法は、第２の磁化固着層の第２のパターン部５４Ｂ
のみをビット線２３に沿って延在させることに特徴があ
る。以下に、第５の実施形態に係る半導体記憶装置の第
２の製造方法について説明する。
【０１２９】まず、図３２に示すように、第１の製造方
法と同様の手法で、第１の層間絶縁膜１１内に書き込み
ワード線１３が選択的に形成され、この書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
法と同様の手法で、第１の層間絶縁膜１１内に書き込み
ワード線１３が選択的に形成され、この書き込みワード
線１３上及びギャップ部（図示せず）内に第２の層間絶
縁膜１４が堆積される。
【０１３０】次に、図３３に示すように、全面に下部電
極１７、第１の磁化固着層５１、第１のトンネル障壁層
５２、磁気記録層２０、第２のトンネル障壁層５３に加
えて第２の磁化固着層の第１のパターン部５４Ａが連続
して形成される。続いて、図２５（ｂ）の下部電極１７
のパターンにパターニングされたレジスト膜又はＤＬＣ
膜をマスクとして、ＲＩＥ法又はイオンミリングを用い
て、第２の磁化固着層の第１のパターン部５４Ａ、第２
のトンネル障壁層５３、磁気記録層２０、第１のトンネ
ル障壁層５２、第１の磁化固着層５１、下部電極１７が
一括してパターニングされる。
極１７、第１の磁化固着層５１、第１のトンネル障壁層
５２、磁気記録層２０、第２のトンネル障壁層５３に加
えて第２の磁化固着層の第１のパターン部５４Ａが連続
して形成される。続いて、図２５（ｂ）の下部電極１７
のパターンにパターニングされたレジスト膜又はＤＬＣ
膜をマスクとして、ＲＩＥ法又はイオンミリングを用い
て、第２の磁化固着層の第１のパターン部５４Ａ、第２
のトンネル障壁層５３、磁気記録層２０、第１のトンネ
ル障壁層５２、第１の磁化固着層５１、下部電極１７が
一括してパターニングされる。
【０１３１】次に、図３４に示すように、第１の製造方
法と同様の手法で、図２５（ｂ）のＴＭＲ素子５５のパ
ターンにパターニングされたレジスト膜（図示せず）又
はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又は
イオンミリングを用いて、第２の磁化固着層の第１のパ
ターン部５４Ａ、第２のトンネル障壁層５３、磁気記録
層２０、第１のトンネル障壁層５２、第１の磁化固着層
５１が一括してパターニングされる。
法と同様の手法で、図２５（ｂ）のＴＭＲ素子５５のパ
ターンにパターニングされたレジスト膜（図示せず）又
はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又は
イオンミリングを用いて、第２の磁化固着層の第１のパ
ターン部５４Ａ、第２のトンネル障壁層５３、磁気記録
層２０、第１のトンネル障壁層５２、第１の磁化固着層
５１が一括してパターニングされる。
【０１３２】次に、図３５に示すように、第１の製造方
法と同様の手法で、全面に第３の層間絶縁膜２１が堆積
され、この第３の層間絶縁膜２１の表面が平坦化され
る。
法と同様の手法で、全面に第３の層間絶縁膜２１が堆積
され、この第３の層間絶縁膜２１の表面が平坦化され
る。
【０１３３】次に、図３６に示すように、第１の製造方
法と同様の手法で、第２の磁化固着層の第２のパターン
部５４Ｂ及びビット線２３が形成され、２重構造のＴＭ
Ｒ素子５５が完成される。
法と同様の手法で、第２の磁化固着層の第２のパターン
部５４Ｂ及びビット線２３が形成され、２重構造のＴＭ
Ｒ素子５５が完成される。
【０１３４】なお、図３６の工程の際、既に第２の磁気
記録層の一部（第２の磁化固着層の第１のパターン部５
４Ａ）はＴＭＲ素子５５と同時に加工されているので、
ビット線２３と同時にパターニングする第２の磁化固着
層の第２のパターン部５４Ｂは膜厚の調整が必要な場合
がある。
記録層の一部（第２の磁化固着層の第１のパターン部５
４Ａ）はＴＭＲ素子５５と同時に加工されているので、
ビット線２３と同時にパターニングする第２の磁化固着
層の第２のパターン部５４Ｂは膜厚の調整が必要な場合
がある。
【０１３５】上記第５の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【０１３６】さらに、第５の実施形態では、第２の実施
形態と同様に、一方向に固定した磁化方向を有する第２
の磁化固着層５４又は５４Ｂをビット線２３に沿って延
長させている。したがって、第２の磁化固着層５４又は
５４Ｂの磁気ベクトルが微細化時の加工の影響を受け難
いため、第２の磁化固着層５４又は５４Ｂを安定して形
成することができる。
形態と同様に、一方向に固定した磁化方向を有する第２
の磁化固着層５４又は５４Ｂをビット線２３に沿って延
長させている。したがって、第２の磁化固着層５４又は
５４Ｂの磁気ベクトルが微細化時の加工の影響を受け難
いため、第２の磁化固着層５４又は５４Ｂを安定して形
成することができる。
【０１３７】また、２重トンネル障壁層を有するＴＭＲ
素子５５であるため、高いＭＲ比を保持し、電圧を加え
ても特性劣化がしない。したがって、第５の実施形態に
よれば、１重トンネル障壁層を有するＴＭＲ素子２４よ
りも耐圧特性が優れた半導体記憶装置を提供できる。
素子５５であるため、高いＭＲ比を保持し、電圧を加え
ても特性劣化がしない。したがって、第５の実施形態に
よれば、１重トンネル障壁層を有するＴＭＲ素子２４よ
りも耐圧特性が優れた半導体記憶装置を提供できる。
【０１３８】また、第２の製造方法によれば、第１の実
施形態における第２の製造方法を用いた場合と同様に、
第２のトンネル障壁層５３上に第２の磁気記録層の第１
のパターン部５４Ａが形成されているため、第３の絶縁
膜２１を平坦化する際（図３５に示す工程）、第２の磁
気記録層の第１のパターン部５４Ａによって第２のトン
ネル障壁層５３を保護することができる。したがって、
第２の製造方法によれば、第２のトンネル障壁層５３に
ダメージが生じることを防止できるため、第２のトンネ
ル障壁層５３の膜質を劣化させずに素子の信頼性を向上
させるという効果を有する。
施形態における第２の製造方法を用いた場合と同様に、
第２のトンネル障壁層５３上に第２の磁気記録層の第１
のパターン部５４Ａが形成されているため、第３の絶縁
膜２１を平坦化する際（図３５に示す工程）、第２の磁
気記録層の第１のパターン部５４Ａによって第２のトン
ネル障壁層５３を保護することができる。したがって、
第２の製造方法によれば、第２のトンネル障壁層５３に
ダメージが生じることを防止できるため、第２のトンネ
ル障壁層５３の膜質を劣化させずに素子の信頼性を向上
させるという効果を有する。
【０１３９】［第６の実施形態］第６の実施形態は、書
き込みワード線１３及び第２の磁化固着層５４を形成す
る前に、ビット線２３と第１の磁化固着層５１を一括で
形成することに特徴がある。そして、第５の実施形態と
同様に、２重トンネル障壁層を有するＴＭＲ素子５５を
用いている。
き込みワード線１３及び第２の磁化固着層５４を形成す
る前に、ビット線２３と第１の磁化固着層５１を一括で
形成することに特徴がある。そして、第５の実施形態と
同様に、２重トンネル障壁層を有するＴＭＲ素子５５を
用いている。
【０１４０】図３７（ａ）、図３７（ｂ）は、本発明の
第６の実施形態に係る半導体記憶装置の斜視図を示す。
第６の実施形態に係る半導体記憶装置の斜視図を示す。
【０１４１】図３７（ａ）に示すように、第６の実施形
態に係る半導体記憶装置は、第１の磁化固着層５１と、
第２の磁化固着層５４と、磁気記録層２０と、第１の磁
化固着層５１と磁気記録層２０との間に挟まれた第１の
トンネル障壁層５２と、第２の磁化固着層５４と磁気記
録層２０との間に挟まれた第２のトンネル障壁層５３と
で構成されるＴＭＲ素子５５を記憶素子として用いたＭ
ＲＡＭである。そして、第２の磁化固着層５４には、上
部電極３１を介して、ゲート電極（読み出しワード線）
３を有するスイッチングトランジスタ（例えばＭＯＳＦ
ＥＴ）５が接続される。また、ＴＭＲ素子５５の上方に
は書き込みワード線１３がＴＭＲ素子５５と離間して配
置され、このワード線１３と直交して第１の磁化固着層
５１に接続されたビット線２３が配置される。
態に係る半導体記憶装置は、第１の磁化固着層５１と、
第２の磁化固着層５４と、磁気記録層２０と、第１の磁
化固着層５１と磁気記録層２０との間に挟まれた第１の
トンネル障壁層５２と、第２の磁化固着層５４と磁気記
録層２０との間に挟まれた第２のトンネル障壁層５３と
で構成されるＴＭＲ素子５５を記憶素子として用いたＭ
ＲＡＭである。そして、第２の磁化固着層５４には、上
部電極３１を介して、ゲート電極（読み出しワード線）
３を有するスイッチングトランジスタ（例えばＭＯＳＦ
ＥＴ）５が接続される。また、ＴＭＲ素子５５の上方に
は書き込みワード線１３がＴＭＲ素子５５と離間して配
置され、このワード線１３と直交して第１の磁化固着層
５１に接続されたビット線２３が配置される。
【０１４２】ここで、ＴＭＲ素子５５を構成する要素の
中で、磁気記録層２０、第２の磁化固着層５４及び第
１、第２のトンネル障壁層５２、５３はビット線２３と
独立に形成されているが、第１の磁化固着層５１はビッ
ト線２３と一括して形成されている。すなわち、第１の
磁化固着層５１はビット線２３の方向にセル毎に分断さ
れることなく形成され、第１の磁化固着層５１はビット
線２３に沿って延在している。
中で、磁気記録層２０、第２の磁化固着層５４及び第
１、第２のトンネル障壁層５２、５３はビット線２３と
独立に形成されているが、第１の磁化固着層５１はビッ
ト線２３と一括して形成されている。すなわち、第１の
磁化固着層５１はビット線２３の方向にセル毎に分断さ
れることなく形成され、第１の磁化固着層５１はビット
線２３に沿って延在している。
【０１４３】なお、図３７（ｂ）に示すように、第１の
磁化固着層５１の一部はＴＭＲ素子２４のパターンに形
成され、第１の磁化固着層５１の残りの一部はビット線
２３の方向にセル毎に分断されることなく形成されてビ
ット線２３に沿って少なくとも２以上のセルにまたがっ
て延在していてもよい。
磁化固着層５１の一部はＴＭＲ素子２４のパターンに形
成され、第１の磁化固着層５１の残りの一部はビット線
２３の方向にセル毎に分断されることなく形成されてビ
ット線２３に沿って少なくとも２以上のセルにまたがっ
て延在していてもよい。
【０１４４】図３８乃至図４１は、本発明の第６の実施
形態に係る半導体記憶装置の製造工程の断面図を示す。
なお、Ａ領域は図３７（ｂ）に示すＡ−Ａ線に沿った断
面図を示し、Ｂ領域は図３７（ｂ）に示すＢ−Ｂ線に沿
った断面図を示す。以下に、第６の実施形態に係る半導
体記憶装置の製造方法について説明する。
形態に係る半導体記憶装置の製造工程の断面図を示す。
なお、Ａ領域は図３７（ｂ）に示すＡ−Ａ線に沿った断
面図を示し、Ｂ領域は図３７（ｂ）に示すＢ−Ｂ線に沿
った断面図を示す。以下に、第６の実施形態に係る半導
体記憶装置の製造方法について説明する。
【０１４５】まず、図３８に示すように、第１の層間絶
縁膜１１上にビット線２３、第１の磁化固着層５１、第
１のトンネル障壁層５２、磁気記録層２０、第２のトン
ネル障壁層５３、第２の磁化固着層５４が順次積層して
形成される。
縁膜１１上にビット線２３、第１の磁化固着層５１、第
１のトンネル障壁層５２、磁気記録層２０、第２のトン
ネル障壁層５３、第２の磁化固着層５４が順次積層して
形成される。
【０１４６】次に、図３９に示すように、図３７（ｂ）
のＴＭＲ素子５５のパターンにパターニングされたレジ
スト膜（図示せず）又はＤＬＣ膜（図示せず）をマスク
として、ＲＩＥ法又はイオンミリングを用いて、第２の
磁化固着層５４、第２のトンネル障壁層５３、磁気記録
層２０及び第１のトンネル障壁層５２の全部、さらに第
１の磁化固着層５１の一部が一括してパターニングされ
る。このような加工は、第１の磁化固着層５１の表面が
露出した時、あるいは第１の磁化固着層５１を少しエッ
チングした後にエッチングを止める。また、第１のトン
ネル障壁層５２と第１の磁化固着層５１とで異なるエッ
チング速度を有するエッチング手法を用いるとよい。ま
た、第１の磁化固着層５１の膜厚は、第１の磁化固着層
５１の途中でエッチングを止めることができる程度の十
分な厚さにするとよい。
のＴＭＲ素子５５のパターンにパターニングされたレジ
スト膜（図示せず）又はＤＬＣ膜（図示せず）をマスク
として、ＲＩＥ法又はイオンミリングを用いて、第２の
磁化固着層５４、第２のトンネル障壁層５３、磁気記録
層２０及び第１のトンネル障壁層５２の全部、さらに第
１の磁化固着層５１の一部が一括してパターニングされ
る。このような加工は、第１の磁化固着層５１の表面が
露出した時、あるいは第１の磁化固着層５１を少しエッ
チングした後にエッチングを止める。また、第１のトン
ネル障壁層５２と第１の磁化固着層５１とで異なるエッ
チング速度を有するエッチング手法を用いるとよい。ま
た、第１の磁化固着層５１の膜厚は、第１の磁化固着層
５１の途中でエッチングを止めることができる程度の十
分な厚さにするとよい。
【０１４７】次に、図４０に示すように、全面に第２の
層間絶縁膜２１が堆積される。この第２の層間絶縁膜２
１がＣＭＰ等で平坦化され、第２の磁化固着層５４の表
面が露出される。その後、図３７（ｂ）に示す上部電極
３１のパターンに加工された上部電極３１が形成され
る。
層間絶縁膜２１が堆積される。この第２の層間絶縁膜２
１がＣＭＰ等で平坦化され、第２の磁化固着層５４の表
面が露出される。その後、図３７（ｂ）に示す上部電極
３１のパターンに加工された上部電極３１が形成され
る。
【０１４８】次に、図４１に示すように、上部電極３１
上に薄く均一に第３の層間絶縁膜３２が形成される。そ
の後、図３７（ｂ）に示す書き込みワード線１３のパタ
ーンに加工された書き込みワード線１３が形成される。
上に薄く均一に第３の層間絶縁膜３２が形成される。そ
の後、図３７（ｂ）に示す書き込みワード線１３のパタ
ーンに加工された書き込みワード線１３が形成される。
【０１４９】上記第６の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【０１５０】さらに、第６の実施形態では、第２の実施
形態と同様に、一方向に固定した磁化方向を有する第１
の磁化固着層５１をビット線２３に沿って延長させてい
る。したがって、第１の磁化固着層５１の磁気ベクトル
が微細化時の加工の影響を受け難いため、第１の磁化固
着層５１を安定して形成することができる。
形態と同様に、一方向に固定した磁化方向を有する第１
の磁化固着層５１をビット線２３に沿って延長させてい
る。したがって、第１の磁化固着層５１の磁気ベクトル
が微細化時の加工の影響を受け難いため、第１の磁化固
着層５１を安定して形成することができる。
【０１５１】また、第６の実施形態によれば、第１の実
施形態における第２の製造方法を用いた場合と同様に、
第２のトンネル障壁層５３上に第２の磁気記録層５４が
形成されているため、第３の絶縁膜２１を平坦化する際
（図３５に示す工程）、第２の磁気記録層５４によって
第２のトンネル障壁層５３を保護することができる。し
たがって、第２の製造方法によれば、第２のトンネル障
壁層５３にダメージが生じることを防止できるため、第
２のトンネル障壁層５３の膜質を劣化させずに素子の信
頼性を向上させるという効果を有する。
施形態における第２の製造方法を用いた場合と同様に、
第２のトンネル障壁層５３上に第２の磁気記録層５４が
形成されているため、第３の絶縁膜２１を平坦化する際
（図３５に示す工程）、第２の磁気記録層５４によって
第２のトンネル障壁層５３を保護することができる。し
たがって、第２の製造方法によれば、第２のトンネル障
壁層５３にダメージが生じることを防止できるため、第
２のトンネル障壁層５３の膜質を劣化させずに素子の信
頼性を向上させるという効果を有する。
【０１５２】［第７の実施形態］第７の実施形態は、ビ
ット線及び磁気記録層がＴＭＲ素子より外側へ一体で延
在されており、この延在された領域にくびれ部を設ける
ことに特徴がある。
ット線及び磁気記録層がＴＭＲ素子より外側へ一体で延
在されており、この延在された領域にくびれ部を設ける
ことに特徴がある。
【０１５３】図４２は、本発明の第７の実施形態に係る
半導体記憶装置の平面図を示す。図４３は、図４２の４
３−４３線に沿った半導体記憶装置の断面図を示す。
半導体記憶装置の平面図を示す。図４３は、図４２の４
３−４３線に沿った半導体記憶装置の断面図を示す。
【０１５４】図４２、図４３に示すように、第７の実施
形態に係る半導体記憶装置は、磁化固着層１８と、磁気
記録層２０Ａ、２０Ｂと、これらの間に挟まれたトンネ
ル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子
として用いたＭＲＡＭである。そして、磁化固着層１８
に下部電極１７が接続され、この下部電極１７にコンタ
クト１６を介して、ゲート電極（読み出しワード線）３
を有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５のソース又はドレイン領域４が接続される。ま
た、ＴＭＲ素子２４の下方には書き込みワード線１３が
ＴＭＲ素子２４と離間して配置され、このワード線１３
と直交して磁気記録層２０Ａ、２０Ｂに接続されたビッ
ト線２３が配置される。
形態に係る半導体記憶装置は、磁化固着層１８と、磁気
記録層２０Ａ、２０Ｂと、これらの間に挟まれたトンネ
ル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子
として用いたＭＲＡＭである。そして、磁化固着層１８
に下部電極１７が接続され、この下部電極１７にコンタ
クト１６を介して、ゲート電極（読み出しワード線）３
を有するスイッチングトランジスタ（例えばＭＯＳＦＥ
Ｔ）５のソース又はドレイン領域４が接続される。ま
た、ＴＭＲ素子２４の下方には書き込みワード線１３が
ＴＭＲ素子２４と離間して配置され、このワード線１３
と直交して磁気記録層２０Ａ、２０Ｂに接続されたビッ
ト線２３が配置される。
【０１５５】ここで、ＴＭＲ素子２４を構成する要素の
中で、磁化固着層１８、トンネル障壁層１９及び磁気記
録層の第１のパターン部２０Ａはビット線２３と独立に
形成されているが、磁気記録層の第２のパターン部２０
Ｂはビット線２３と一括して形成されている。すなわ
ち、磁気記録層の第２のパターン部２０Ｂはビット線２
３の方向にセル毎に分断されることなく形成され、磁気
記録層の第２のパターン部２０Ｂはビット線２３に沿っ
て延在している。さらに、ＴＭＲ素子２４間において、
ビット線２３と磁気記録層の第２のパターン部２０Ｂの
積層パターンには、他の部分よりも少し細くなったくび
れ部７１が設けられている。
中で、磁化固着層１８、トンネル障壁層１９及び磁気記
録層の第１のパターン部２０Ａはビット線２３と独立に
形成されているが、磁気記録層の第２のパターン部２０
Ｂはビット線２３と一括して形成されている。すなわ
ち、磁気記録層の第２のパターン部２０Ｂはビット線２
３の方向にセル毎に分断されることなく形成され、磁気
記録層の第２のパターン部２０Ｂはビット線２３に沿っ
て延在している。さらに、ＴＭＲ素子２４間において、
ビット線２３と磁気記録層の第２のパターン部２０Ｂの
積層パターンには、他の部分よりも少し細くなったくび
れ部７１が設けられている。
【０１５６】図４４乃至図４８は、本発明の第７の実施
形態に係る半導体記憶装置の製造工程の断面図を示す。
これら図４４乃至図４８は、図４２の４３−４３線に沿
った半導体記憶装置の断面における製造工程図を示した
ものである。以下に、第７の実施形態に係る半導体記憶
装置の製造方法について説明する。
形態に係る半導体記憶装置の製造工程の断面図を示す。
これら図４４乃至図４８は、図４２の４３−４３線に沿
った半導体記憶装置の断面における製造工程図を示した
ものである。以下に、第７の実施形態に係る半導体記憶
装置の製造方法について説明する。
【０１５７】まず、図４４に示すように、半導体基板１
内に素子分離領域２が形成された後、ゲート電極３及び
ソース／ドレイン領域４が形成され、半導体基板１上に
ＭＯＳＦＥＴ５が形成される。次に、このＭＯＳＦＥＴ
５上を覆うように全面に第１の層間絶縁膜６が堆積さ
れ、この第１の層間絶縁膜６の表面がＣＭＰで平坦化さ
れる。次に、第１の層間絶縁膜６上に第２の層間絶縁膜
１１が形成され、この第２の層間絶縁膜１１内に書き込
みワード線用溝１２が形成される。この書き込みワード
線用溝１２は、リソグラフィ及びＲＩＥ法を用いて、図
４２の書き込みワード線１３の形状にパターニングされ
る。次に、スパッタ法を用いて、全面に書き込みワード
線形成用のメタル材料が堆積され、このメタル材料で書
き込みワード線用溝１２が埋め込まれる。次に、ＣＭＰ
を用いて、第２の層間絶縁膜１１の表面が露出するま
で、メタル材料が研磨除去されて平坦化される。これに
より、第２の層間絶縁膜１１内に書き込みワード線１３
が形成される。
内に素子分離領域２が形成された後、ゲート電極３及び
ソース／ドレイン領域４が形成され、半導体基板１上に
ＭＯＳＦＥＴ５が形成される。次に、このＭＯＳＦＥＴ
５上を覆うように全面に第１の層間絶縁膜６が堆積さ
れ、この第１の層間絶縁膜６の表面がＣＭＰで平坦化さ
れる。次に、第１の層間絶縁膜６上に第２の層間絶縁膜
１１が形成され、この第２の層間絶縁膜１１内に書き込
みワード線用溝１２が形成される。この書き込みワード
線用溝１２は、リソグラフィ及びＲＩＥ法を用いて、図
４２の書き込みワード線１３の形状にパターニングされ
る。次に、スパッタ法を用いて、全面に書き込みワード
線形成用のメタル材料が堆積され、このメタル材料で書
き込みワード線用溝１２が埋め込まれる。次に、ＣＭＰ
を用いて、第２の層間絶縁膜１１の表面が露出するま
で、メタル材料が研磨除去されて平坦化される。これに
より、第２の層間絶縁膜１１内に書き込みワード線１３
が形成される。
【０１５８】続いて、図４５に示すように、例えばＣＶ
Ｄ法を用いて、全面に第３の層間絶縁膜１４が形成され
る。この第３の層間絶縁膜１４上にレジスト膜（図示せ
ず）が形成され、このレジスト膜が図４２のコンタクト
１６のパターンにパターニングされる。このパターニン
グされたレジスト膜をマスクとして、ＲＩＥ法を用い
て、第３の層間絶縁膜１４、第２の層間絶縁膜１１、第
１の層間絶縁膜１１が連続でエッチング除去される。こ
れにより、ソース／ドレイン領域４の表面を露出するコ
ンタクトホール１５が形成される。次に、全面に例えば
数１００Åのバリアメタル膜とメタル（Ｗ）膜とが堆積
され、コンタクトホール１５が埋め込まれる。次に、Ｃ
ＭＰを用いて、第３の層間絶縁膜１４の表面が露出する
まで、バリアメタル膜及びメタル膜が平坦化される。こ
れにより、ソース／ドレイン領域４に接続するコンタク
ト１６が形成される。
Ｄ法を用いて、全面に第３の層間絶縁膜１４が形成され
る。この第３の層間絶縁膜１４上にレジスト膜（図示せ
ず）が形成され、このレジスト膜が図４２のコンタクト
１６のパターンにパターニングされる。このパターニン
グされたレジスト膜をマスクとして、ＲＩＥ法を用い
て、第３の層間絶縁膜１４、第２の層間絶縁膜１１、第
１の層間絶縁膜１１が連続でエッチング除去される。こ
れにより、ソース／ドレイン領域４の表面を露出するコ
ンタクトホール１５が形成される。次に、全面に例えば
数１００Åのバリアメタル膜とメタル（Ｗ）膜とが堆積
され、コンタクトホール１５が埋め込まれる。次に、Ｃ
ＭＰを用いて、第３の層間絶縁膜１４の表面が露出する
まで、バリアメタル膜及びメタル膜が平坦化される。こ
れにより、ソース／ドレイン領域４に接続するコンタク
ト１６が形成される。
【０１５９】続いて、図４６に示すように、全面に、下
部電極１７、磁化固着層１８、トンネル障壁層１９及び
磁気記録層の第１のパターン部２０Ａが連続的に形成さ
れる。なお、磁化固着層１８は、図２（ａ）（ｂ）に示
したように複数の膜で構成された積層構造で形成される
が、ここでは１種類の膜として記述する。
部電極１７、磁化固着層１８、トンネル障壁層１９及び
磁気記録層の第１のパターン部２０Ａが連続的に形成さ
れる。なお、磁化固着層１８は、図２（ａ）（ｂ）に示
したように複数の膜で構成された積層構造で形成される
が、ここでは１種類の膜として記述する。
【０１６０】続いて、図４７に示すように、磁気記録層
の第１のパターン部２０Ａ上にレジスト膜（図示せず）
が形成され、このレジスト膜がフォトリソグラフィ技術
を用いて図４２の下部電極１７のパターンにパターニン
グされる。あるいは、磁気記録層の第１のパターン部２
０Ａ上にＤＬＣ（Diamond Like Carbon）膜等のハード
マスク及びレジスト膜（図示せず）が形成され、このレ
ジスト膜がフォトリソグラフィ技術を用いて図４２の下
部電極１７のパターンにパターニングされ、さらにこの
パターニングされたレジスト膜を用いてＤＬＣ膜がパタ
ーニングされる。その後、このパターニングされたレジ
スト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又はイオ
ンミリングを用いて、下部電極１７、磁化固着層１８、
トンネル障壁層１９及び磁気記録層の第１のパターン部
２０Ａがパターニングされる。
の第１のパターン部２０Ａ上にレジスト膜（図示せず）
が形成され、このレジスト膜がフォトリソグラフィ技術
を用いて図４２の下部電極１７のパターンにパターニン
グされる。あるいは、磁気記録層の第１のパターン部２
０Ａ上にＤＬＣ（Diamond Like Carbon）膜等のハード
マスク及びレジスト膜（図示せず）が形成され、このレ
ジスト膜がフォトリソグラフィ技術を用いて図４２の下
部電極１７のパターンにパターニングされ、さらにこの
パターニングされたレジスト膜を用いてＤＬＣ膜がパタ
ーニングされる。その後、このパターニングされたレジ
スト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又はイオ
ンミリングを用いて、下部電極１７、磁化固着層１８、
トンネル障壁層１９及び磁気記録層の第１のパターン部
２０Ａがパターニングされる。
【０１６１】続いて、図４８に示すように、図４２のＴ
ＭＲ素子２４のパターンにパターニングされたレジスト
膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとし
て、ＲＩＥ法又はイオンミリングを用いて、磁化固着層
１８、トンネル障壁層１９及び磁気記録層の第１のパタ
ーン部２０Ａがパターニングされる。
ＭＲ素子２４のパターンにパターニングされたレジスト
膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとし
て、ＲＩＥ法又はイオンミリングを用いて、磁化固着層
１８、トンネル障壁層１９及び磁気記録層の第１のパタ
ーン部２０Ａがパターニングされる。
【０１６２】なお、図４７の工程で、磁気記録層の第１
のパターン部２０Ａ、トンネル障壁層１９、磁化固着層
１８及び下部電極１７はパターニングされているため、
磁気記録層の第１のパターン部２０Ａの表面と第３の絶
縁膜１４の表面とでは段差が生じている。つまり、図４
８の工程を行う際、下地段差が大きくなっているため、
数ステップに分けてトンネル障壁層１９、磁化固着層１
８及び磁気記録層の第１のパターン部２０Ａのパターニ
ングを行ってもよい。すなわち、あらかじめＳＯＧ膜等
を全面に塗布して全体を平坦にした後にリソグラフィを
行い、その後トンネル障壁層１９、磁化固着層１８及び
磁気記録層の第１のパターン部２０Ａを一括してパター
ニングしてもよい。
のパターン部２０Ａ、トンネル障壁層１９、磁化固着層
１８及び下部電極１７はパターニングされているため、
磁気記録層の第１のパターン部２０Ａの表面と第３の絶
縁膜１４の表面とでは段差が生じている。つまり、図４
８の工程を行う際、下地段差が大きくなっているため、
数ステップに分けてトンネル障壁層１９、磁化固着層１
８及び磁気記録層の第１のパターン部２０Ａのパターニ
ングを行ってもよい。すなわち、あらかじめＳＯＧ膜等
を全面に塗布して全体を平坦にした後にリソグラフィを
行い、その後トンネル障壁層１９、磁化固着層１８及び
磁気記録層の第１のパターン部２０Ａを一括してパター
ニングしてもよい。
【０１６３】次に、磁化固着層１８、トンネル障壁層１
９及び磁気記録層の第１のパターン部２０Ａのパターニ
ングに使ったマスクを残した状態で、全面に第４の層間
絶縁膜２１が堆積される。次に、ＣＭＰを用いて、マス
クをストッパーとして、第４の層間絶縁膜２１が平坦化
された後、マスクが除去される。これにより、ビア２２
が開口される。
９及び磁気記録層の第１のパターン部２０Ａのパターニ
ングに使ったマスクを残した状態で、全面に第４の層間
絶縁膜２１が堆積される。次に、ＣＭＰを用いて、マス
クをストッパーとして、第４の層間絶縁膜２１が平坦化
された後、マスクが除去される。これにより、ビア２２
が開口される。
【０１６４】最後に、図４３に示すように、スパッタ法
等を用いて、全面に磁気記録層の第２のパターン部２０
Ｂ用及びビット線２３用のメタル材料が堆積される。次
に、フォトリソグラフィ技術により、図４２のビット線
２３のパターンのレジストを用いて、磁気記録層の第２
のパターン部２０Ｂ用及びビット線２３用のメタル材料
が一括してパターニングされる。これにより、磁気記録
層２０及びビット線２３が形成され、ＴＭＲ素子２４が
完成される。なお、この際、ＴＭＲ素子２４間におい
て、ビット線２３と磁気記録層の第２のパターン部２０
Ｂとからなる積層パターンには、他の部分よりも少し細
くなったくびれ部７１が形成される。
等を用いて、全面に磁気記録層の第２のパターン部２０
Ｂ用及びビット線２３用のメタル材料が堆積される。次
に、フォトリソグラフィ技術により、図４２のビット線
２３のパターンのレジストを用いて、磁気記録層の第２
のパターン部２０Ｂ用及びビット線２３用のメタル材料
が一括してパターニングされる。これにより、磁気記録
層２０及びビット線２３が形成され、ＴＭＲ素子２４が
完成される。なお、この際、ＴＭＲ素子２４間におい
て、ビット線２３と磁気記録層の第２のパターン部２０
Ｂとからなる積層パターンには、他の部分よりも少し細
くなったくびれ部７１が形成される。
【０１６５】上記第７の実施形態によれば、第１の実施
形態と同様に、第２の磁気記録層の第２のパターン部２
０Ｂをビット線２３に沿って延長することにより、セル
間の領域にまで磁化領域を延長することができる。この
ため、セル面積を増大させることなく、磁極発生による
信号劣化の影響を受けることのないＴＭＲ素子２４を実
現することが可能となる。
形態と同様に、第２の磁気記録層の第２のパターン部２
０Ｂをビット線２３に沿って延長することにより、セル
間の領域にまで磁化領域を延長することができる。この
ため、セル面積を増大させることなく、磁極発生による
信号劣化の影響を受けることのないＴＭＲ素子２４を実
現することが可能となる。
【０１６６】ここで、図１７に示す境界層２６はビット
線２３の方向に沿って動き得るため、この境界層２６は
ＴＭＲ素子２４の直上までくると、そのセルの情報を壊
しかねない。そこで、第７の実施形態のようにセル間に
くびれ部７１を設けることによって、このくびれ部７１
に境界層２６をトラップさせることができる。このた
め、ＴＭＲ素子２４の直上まで境界層２６が移動するこ
とを防ぎ、境界層２６の発生領域をセル間に位置させる
ことができる。したがって、第７の実施形態によれば、
セル内部での反磁界の影響の増大を抑えられ、さらに安
定した書き込み・読み出し動作が保証できる。
線２３の方向に沿って動き得るため、この境界層２６は
ＴＭＲ素子２４の直上までくると、そのセルの情報を壊
しかねない。そこで、第７の実施形態のようにセル間に
くびれ部７１を設けることによって、このくびれ部７１
に境界層２６をトラップさせることができる。このた
め、ＴＭＲ素子２４の直上まで境界層２６が移動するこ
とを防ぎ、境界層２６の発生領域をセル間に位置させる
ことができる。したがって、第７の実施形態によれば、
セル内部での反磁界の影響の増大を抑えられ、さらに安
定した書き込み・読み出し動作が保証できる。
【０１６７】なお、第７の実施形態は、上記第１乃至第
６の実施形態に係る全ての半導体記憶装置に適用するこ
とも可能である。
６の実施形態に係る全ての半導体記憶装置に適用するこ
とも可能である。
【０１６８】［第８の実施形態］第８の実施形態は、第
７の実施形態のくびれ部を折れ曲がり部に代えたことに
特徴がある。
７の実施形態のくびれ部を折れ曲がり部に代えたことに
特徴がある。
【０１６９】図４９は、本発明の第８の実施形態に係る
半導体記憶装置の平面図を示す。図４９に示すように、
第８の実施形態に係る半導体記憶装置は、第７の実施形
態と同様に、ＴＭＲ素子２４を構成する要素の中で、磁
化固着層１８、トンネル障壁層１９及び磁気記録層の第
１のパターン部２０Ａはビット線２３と独立に形成され
ているが、磁気記録層の第２のパターン部２０Ｂはビッ
ト線２３と一括して形成されている。すなわち、磁気記
録層の第２のパターン部２０Ｂはビット線２３の方向に
セル毎に分断されることなく形成され、磁気記録層の第
２のパターン部２０Ｂはビット線２３に沿って延在して
いる。さらに、ＴＭＲ素子２４間において、ビット線２
３と磁気記録層の第２のパターン部２０Ｂの積層パター
ンには、折れ曲がり部８１が設けられている。
半導体記憶装置の平面図を示す。図４９に示すように、
第８の実施形態に係る半導体記憶装置は、第７の実施形
態と同様に、ＴＭＲ素子２４を構成する要素の中で、磁
化固着層１８、トンネル障壁層１９及び磁気記録層の第
１のパターン部２０Ａはビット線２３と独立に形成され
ているが、磁気記録層の第２のパターン部２０Ｂはビッ
ト線２３と一括して形成されている。すなわち、磁気記
録層の第２のパターン部２０Ｂはビット線２３の方向に
セル毎に分断されることなく形成され、磁気記録層の第
２のパターン部２０Ｂはビット線２３に沿って延在して
いる。さらに、ＴＭＲ素子２４間において、ビット線２
３と磁気記録層の第２のパターン部２０Ｂの積層パター
ンには、折れ曲がり部８１が設けられている。
【０１７０】なお、第８の実施形態に係る半導体記憶装
置の製造方法は、第７の実施形態に係る半導体記憶装置
の製造方法におけるくびれ部７１を折れ曲がり部８１の
形状に置き換えることによって、第７の実施形態に係る
半導体記憶装置の製造方法を本実施形態に適用すること
が可能であるため、製造方法の説明は省略する。
置の製造方法は、第７の実施形態に係る半導体記憶装置
の製造方法におけるくびれ部７１を折れ曲がり部８１の
形状に置き換えることによって、第７の実施形態に係る
半導体記憶装置の製造方法を本実施形態に適用すること
が可能であるため、製造方法の説明は省略する。
【０１７１】上記第８の実施形態によれば、第１の実施
形態と同様に、第２の磁気記録層の第２のパターン部２
０Ｂをビット線２３に沿って延長することにより、セル
間の領域にまで磁化領域を延長することができる。この
ため、セル面積を増大させることなく、磁極発生による
信号劣化の影響を受けることのないＴＭＲ素子２４を実
現することが可能となる。
形態と同様に、第２の磁気記録層の第２のパターン部２
０Ｂをビット線２３に沿って延長することにより、セル
間の領域にまで磁化領域を延長することができる。この
ため、セル面積を増大させることなく、磁極発生による
信号劣化の影響を受けることのないＴＭＲ素子２４を実
現することが可能となる。
【０１７２】さらに、第８の実施形態では、セル間に折
れ曲がり部８１を設けることによって、この折れ曲がり
部８１に境界層２６をトラップさせることができる。こ
のため、ＴＭＲ素子２４の直上まで境界層２６が移動す
ることを防ぎ、境界層２６の発生領域をセル間に位置さ
せることができる。したがって、第８の実施形態によれ
ば、セル内部での反磁界の影響の増大を抑えられ、さら
に安定した書き込み・読み出し動作が保証できる。
れ曲がり部８１を設けることによって、この折れ曲がり
部８１に境界層２６をトラップさせることができる。こ
のため、ＴＭＲ素子２４の直上まで境界層２６が移動す
ることを防ぎ、境界層２６の発生領域をセル間に位置さ
せることができる。したがって、第８の実施形態によれ
ば、セル内部での反磁界の影響の増大を抑えられ、さら
に安定した書き込み・読み出し動作が保証できる。
【０１７３】なお、第８の実施形態は、上記第１乃至第
６の実施形態に係る全ての半導体記憶装置に適用するこ
とも可能である。
６の実施形態に係る全ての半導体記憶装置に適用するこ
とも可能である。
【０１７４】［第９の実施形態］第９の実施形態は、第
７の実施形態におけるＭＯＳＦＥＴをダイオードに代え
た例である。
７の実施形態におけるＭＯＳＦＥＴをダイオードに代え
た例である。
【０１７５】図５０は、本発明の第９の実施形態に係る
半導体記憶装置の平面図を示す。図５１は、図５０の５
１−５１線に沿った半導体記憶装置の断面図を示す。
半導体記憶装置の平面図を示す。図５１は、図５０の５
１−５１線に沿った半導体記憶装置の断面図を示す。
【０１７６】図５０、図５１に示すように、第９の実施
形態に係る半導体記憶装置は、磁化固着層１８と、磁気
記録層２０Ａ、２０Ｂと、これらの間に挟まれたトンネ
ル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子
として用いたＭＲＡＭである。そして、ＴＭＲ素子２４
と書き込みワード線１３との間にｐｎ接合ダイオード９
１が配置され、ワード線１３と直交して磁気記録層２０
Ａ、２０Ｂに接続されたビット線２３が配置される。
形態に係る半導体記憶装置は、磁化固着層１８と、磁気
記録層２０Ａ、２０Ｂと、これらの間に挟まれたトンネ
ル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子
として用いたＭＲＡＭである。そして、ＴＭＲ素子２４
と書き込みワード線１３との間にｐｎ接合ダイオード９
１が配置され、ワード線１３と直交して磁気記録層２０
Ａ、２０Ｂに接続されたビット線２３が配置される。
【０１７７】ここで、ＴＭＲ素子２４を構成する要素の
中で、磁化固着層１８、トンネル障壁層１９及び磁気記
録層の第１のパターン部２０Ａはビット線２３と独立に
形成されているが、磁気記録層の第２のパターン部２０
Ｂはビット線２３と一括して形成されている。すなわ
ち、磁気記録層の第２のパターン部２０Ｂはビット線２
３の方向にセル毎に分断されることなく形成され、磁気
記録層の第２のパターン部２０Ｂはビット線２３に沿っ
て延在している。さらに、ＴＭＲ素子２４間において、
ビット線２３と磁気記録層の第２のパターン部２０Ｂの
積層パターンには、他の部分よりも少し細くなったくび
れ部７１が設けられている。
中で、磁化固着層１８、トンネル障壁層１９及び磁気記
録層の第１のパターン部２０Ａはビット線２３と独立に
形成されているが、磁気記録層の第２のパターン部２０
Ｂはビット線２３と一括して形成されている。すなわ
ち、磁気記録層の第２のパターン部２０Ｂはビット線２
３の方向にセル毎に分断されることなく形成され、磁気
記録層の第２のパターン部２０Ｂはビット線２３に沿っ
て延在している。さらに、ＴＭＲ素子２４間において、
ビット線２３と磁気記録層の第２のパターン部２０Ｂの
積層パターンには、他の部分よりも少し細くなったくび
れ部７１が設けられている。
【０１７８】図５２乃至図５５は、本発明の第９の実施
形態に係る半導体記憶装置の製造工程の断面図を示す。
これら図５２乃至図５５は、図５０の５１−５１線に沿
った半導体記憶装置の断面における製造工程図を示した
ものである。以下に、第９の実施形態に係る半導体記憶
装置の製造方法について説明する。
形態に係る半導体記憶装置の製造工程の断面図を示す。
これら図５２乃至図５５は、図５０の５１−５１線に沿
った半導体記憶装置の断面における製造工程図を示した
ものである。以下に、第９の実施形態に係る半導体記憶
装置の製造方法について説明する。
【０１７９】まず、図５２に示すように、第１の層間絶
縁膜１１が形成される。この第１の層間絶縁膜１１内
に、図５０のワード線１３のパターンを用いてリソグラ
フィ及びＲＩＥ法で、ワード線用の溝１２が形成され
る。次に、スパッタ法を用いて全面に書き込みワード線
１３形成用のメタル材料が堆積され、このメタル材料が
第１の層間絶縁膜１１の表面が露出するまでＣＭＰで平
坦化される。これにより、ワード線１３が形成される。
縁膜１１が形成される。この第１の層間絶縁膜１１内
に、図５０のワード線１３のパターンを用いてリソグラ
フィ及びＲＩＥ法で、ワード線用の溝１２が形成され
る。次に、スパッタ法を用いて全面に書き込みワード線
１３形成用のメタル材料が堆積され、このメタル材料が
第１の層間絶縁膜１１の表面が露出するまでＣＭＰで平
坦化される。これにより、ワード線１３が形成される。
【０１８０】次に、図５３に示すように、全面に例えば
ｎ型のアモルファスシリコン層が堆積された後、このア
モルファスシリコン層の上部に例えばＢを用いてイオン
注入が行われ、このアモルファスシリコン層の上部にｐ
型拡散領域（図示せず）が形成される。これにより、ｐ
ｎ接合ダイオード９１が形成される。
ｎ型のアモルファスシリコン層が堆積された後、このア
モルファスシリコン層の上部に例えばＢを用いてイオン
注入が行われ、このアモルファスシリコン層の上部にｐ
型拡散領域（図示せず）が形成される。これにより、ｐ
ｎ接合ダイオード９１が形成される。
【０１８１】続いて、図５４に示すように、全面に磁化
固着層１８、トンネル障壁層１９、磁気記録層の第１の
パターン部２０Ａが連続的に形成される。なお、磁化固
着層１８は、図２（ａ）（ｂ）で示したように複数の膜
で構成された積層構造で形成されるが、ここでは１種類
の膜として記述する。
固着層１８、トンネル障壁層１９、磁気記録層の第１の
パターン部２０Ａが連続的に形成される。なお、磁化固
着層１８は、図２（ａ）（ｂ）で示したように複数の膜
で構成された積層構造で形成されるが、ここでは１種類
の膜として記述する。
【０１８２】続いて、図５５に示すように、図５０のＴ
ＭＲ素子２４のパターンにパターニングされたレジスト
膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとし
て、ＲＩＥ法又はイオンミリングを用いて、磁気記録層
の第１のパターン部２０Ａ、トンネル障壁層１９、磁化
固着層１８、ｐｎ接合ダイオード９１が一括してパター
ニングされる。次に、ｐｎ接合ダイオード９１、磁化固
着層１８、トンネル障壁層１９、磁気記録層の第１のパ
ターン部２０Ａのパターニングに使ったマスクを残した
状態で、全面に第２の層間絶縁膜２１が堆積される。次
に、このマスクをストッパーとして、第２の層間絶縁膜
２１がＣＭＰで平坦化された後、マスクが除去される。
これにより、磁気記録層の第１のパターン部２０Ａの上
部に磁気記録層の第２のパターン部２０Ｂ及びビット線
２３を堆積するためのビア２２が開口される。
ＭＲ素子２４のパターンにパターニングされたレジスト
膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとし
て、ＲＩＥ法又はイオンミリングを用いて、磁気記録層
の第１のパターン部２０Ａ、トンネル障壁層１９、磁化
固着層１８、ｐｎ接合ダイオード９１が一括してパター
ニングされる。次に、ｐｎ接合ダイオード９１、磁化固
着層１８、トンネル障壁層１９、磁気記録層の第１のパ
ターン部２０Ａのパターニングに使ったマスクを残した
状態で、全面に第２の層間絶縁膜２１が堆積される。次
に、このマスクをストッパーとして、第２の層間絶縁膜
２１がＣＭＰで平坦化された後、マスクが除去される。
これにより、磁気記録層の第１のパターン部２０Ａの上
部に磁気記録層の第２のパターン部２０Ｂ及びビット線
２３を堆積するためのビア２２が開口される。
【０１８３】最後に、図５１に示すように、スパッタ法
等を用いて、全面に磁気記録層の第２のパターン部２０
Ｂ用及びビット線２３用のメタル材料が堆積される。次
に、フォトリソグラフィ技術により、図５０のビット線
２３のパターンのレジストを用いて、磁気記録層の第２
のパターン部２０Ｂ用及びビット線２３用のメタル材料
が一括してパターニングされる。これにより、ＴＭＲ素
子２４が完成される。なお、この際、ＴＭＲ素子２４間
において、ビット線２３と磁気記録層の第２のパターン
部２０Ｂとからなる積層パターンには、他の部分よりも
少し細くなったくびれ部７１が形成される。
等を用いて、全面に磁気記録層の第２のパターン部２０
Ｂ用及びビット線２３用のメタル材料が堆積される。次
に、フォトリソグラフィ技術により、図５０のビット線
２３のパターンのレジストを用いて、磁気記録層の第２
のパターン部２０Ｂ用及びビット線２３用のメタル材料
が一括してパターニングされる。これにより、ＴＭＲ素
子２４が完成される。なお、この際、ＴＭＲ素子２４間
において、ビット線２３と磁気記録層の第２のパターン
部２０Ｂとからなる積層パターンには、他の部分よりも
少し細くなったくびれ部７１が形成される。
【０１８４】上記第９の実施形態によれば、第７の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【０１８５】［第１０の実施形態］第１０の実施形態
は、第９の実施形態のくびれ部を折れ曲がり部に代えた
ことに特徴がある。
は、第９の実施形態のくびれ部を折れ曲がり部に代えた
ことに特徴がある。
【０１８６】図５６は、本発明の第１０の実施形態に係
る半導体記憶装置の平面図を示す。図５６に示すよう
に、第１０の実施形態に係る半導体記憶装置は、第９の
実施形態と同様に、ＴＭＲ素子２４を構成する要素の中
で、磁化固着層１８、トンネル障壁層１９及び磁気記録
層の第１のパターン部２０Ａはビット線２３と独立に形
成されているが、残りの磁気記録層の第２のパターン部
２０Ｂはビット線２３と一括して形成されている。すな
わち、磁気記録層２０Ｂはビット線２３の方向にセル毎
に分断されることなく形成され、磁気記録層２０Ｂはビ
ット線２３に沿って延在している。さらに、ＴＭＲ素子
２４間において、ビット線２３と磁気記録層２０Ｂの積
層パターンには、折れ曲がり部８１が設けられている。
る半導体記憶装置の平面図を示す。図５６に示すよう
に、第１０の実施形態に係る半導体記憶装置は、第９の
実施形態と同様に、ＴＭＲ素子２４を構成する要素の中
で、磁化固着層１８、トンネル障壁層１９及び磁気記録
層の第１のパターン部２０Ａはビット線２３と独立に形
成されているが、残りの磁気記録層の第２のパターン部
２０Ｂはビット線２３と一括して形成されている。すな
わち、磁気記録層２０Ｂはビット線２３の方向にセル毎
に分断されることなく形成され、磁気記録層２０Ｂはビ
ット線２３に沿って延在している。さらに、ＴＭＲ素子
２４間において、ビット線２３と磁気記録層２０Ｂの積
層パターンには、折れ曲がり部８１が設けられている。
【０１８７】なお、第１０の実施形態に係る半導体記憶
装置の製造方法は、第９の実施形態に係る半導体記憶装
置の製造方法におけるくびれ部７１を折れ曲がり部８１
の形状に置き換えることによって、第９の実施形態に係
る半導体記憶装置の製造方法を本実施形態に適用するこ
とが可能であるため、製造方法の説明は省略する。
装置の製造方法は、第９の実施形態に係る半導体記憶装
置の製造方法におけるくびれ部７１を折れ曲がり部８１
の形状に置き換えることによって、第９の実施形態に係
る半導体記憶装置の製造方法を本実施形態に適用するこ
とが可能であるため、製造方法の説明は省略する。
【０１８８】上記第１０の実施形態によれば、第８の実
施形態と同様の効果を得ることができる。
施形態と同様の効果を得ることができる。
【０１８９】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【０１９０】
【発明の効果】以上説明したように本発明によれば、セ
ル端部に発生し易い磁区による読み出し動作のマージン
の劣化を抑え、かつセルの微細化を実現できる半導体記
憶装置及びその製造方法を提供できる。
ル端部に発生し易い磁区による読み出し動作のマージン
の劣化を抑え、かつセルの微細化を実現できる半導体記
憶装置及びその製造方法を提供できる。
【図１】本発明の第１の実施形態に係わる半導体記憶装
置を示す斜視図。
置を示す斜視図。
【図２】本発明の第１の実施形態に係わる１重トンネル
障壁層を有するＴＭＲ素子を示す断面図。
障壁層を有するＴＭＲ素子を示す断面図。
【図３】本発明の第１の実施形態に係わる半導体記憶装
置の第１の方法による製造工程を示す断面図。
置の第１の方法による製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体記憶装置の第１の方法による製造工程を示す断面
図。
半導体記憶装置の第１の方法による製造工程を示す断面
図。
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体記憶装置の第１の方法による製造工程を示す断面
図。
半導体記憶装置の第１の方法による製造工程を示す断面
図。
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体記憶装置の第１の方法による製造工程を示す断面
図。
半導体記憶装置の第１の方法による製造工程を示す断面
図。
【図７】図６に続く、本発明の第１の実施形態に係わる
半導体記憶装置の第１の方法による製造工程を示す断面
図。
半導体記憶装置の第１の方法による製造工程を示す断面
図。
【図８】本発明の第１の実施形態に係わる半導体記憶装
置の第２の方法による製造工程を示す断面図。
置の第２の方法による製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる
半導体記憶装置の第２の方法による製造工程を示す断面
図。
半導体記憶装置の第２の方法による製造工程を示す断面
図。
【図１０】図９に続く、本発明の第１の実施形態に係わ
る半導体記憶装置の第２の方法による製造工程を示す断
面図。
る半導体記憶装置の第２の方法による製造工程を示す断
面図。
【図１１】図１０に続く、本発明の第１の実施形態に係
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
【図１３】本発明の第１の実施形態に係わる半導体記憶
装置の第３の方法による製造工程を示す断面図。
装置の第３の方法による製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係
わる半導体記憶装置の第３の方法による製造工程を示す
断面図。
わる半導体記憶装置の第３の方法による製造工程を示す
断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係
わる半導体記憶装置の第３の方法による製造工程を示す
断面図。
わる半導体記憶装置の第３の方法による製造工程を示す
断面図。
【図１６】図１５に続く、本発明の第１の実施形態に係
わる半導体記憶装置の第３の方法による製造工程を示す
断面図。
わる半導体記憶装置の第３の方法による製造工程を示す
断面図。
【図１７】本発明の第１の実施形態による効果を示すた
めの半導体記憶装置の断面図。
めの半導体記憶装置の断面図。
【図１８】本発明の第２の実施形態に係わる半導体記憶
装置を示す斜視図。
装置を示す斜視図。
【図１９】本発明の第３の実施形態に係わる半導体記憶
装置を示す斜視図。
装置を示す斜視図。
【図２０】本発明の第３の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第３の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２４】本発明の第４の実施形態に係わる半導体記憶
装置を示す斜視図。
装置を示す斜視図。
【図２５】本発明の第５の実施形態に係わる半導体記憶
装置を示す斜視図。
装置を示す斜視図。
【図２６】本発明の第５の実施形態に係わる２重トンネ
ル障壁層を有するＴＭＲ素子を示す断面図。
ル障壁層を有するＴＭＲ素子を示す断面図。
【図２７】本発明の第５の実施形態に係わる半導体記憶
装置の第１の方法による製造工程を示す断面図。
装置の第１の方法による製造工程を示す断面図。
【図２８】図２７に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
【図２９】図２８に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
【図３０】図２９に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
【図３１】図３０に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
わる半導体記憶装置の第１の方法による製造工程を示す
断面図。
【図３２】本発明の第５の実施形態に係わる半導体記憶
装置の第２の方法による製造工程を示す断面図。
装置の第２の方法による製造工程を示す断面図。
【図３３】図３２に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
【図３４】図３３に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
【図３５】図３４に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
【図３６】図３５に続く、本発明の第５の実施形態に係
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
わる半導体記憶装置の第２の方法による製造工程を示す
断面図。
【図３７】本発明の第６の実施形態に係わる半導体記憶
装置を示す斜視図。
装置を示す斜視図。
【図３８】本発明の第６の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図３９】図３８に続く、本発明の第６の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４０】図３９に続く、本発明の第６の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４１】図４０に続く、本発明の第６の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４２】本発明の第７の実施形態に係わる半導体記憶
装置を示す平面図。
装置を示す平面図。
【図４３】図４２の４３−４３線に沿った半導体記憶装
置の断面図。
置の断面図。
【図４４】本発明の第７の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図４５】図４４に続く、本発明の第７の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４６】図４５に続く、本発明の第７の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４７】図４６に続く、本発明の第７の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４８】図４７に続く、本発明の第７の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図４９】本発明の第８の実施形態に係わる半導体記憶
装置を示す平面図。
装置を示す平面図。
【図５０】本発明の第９の実施形態に係わる半導体記憶
装置を示す平面図。
装置を示す平面図。
【図５１】図５０の５１−５１線に沿った半導体記憶装
置の断面図。
置の断面図。
【図５２】本発明の第９の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図５３】図５２に続く、本発明の第９の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図５４】図５３に続く、本発明の第９の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図５５】図５４に続く、本発明の第９の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図５６】本発明の第１０の実施形態に係わる半導体記
憶装置を示す平面図。
憶装置を示す平面図。
【図５７】従来技術による半導体記憶装置を示す斜視
図。
図。
【図５８】従来技術による半導体記憶装置内の磁化方向
を示す図。
を示す図。
１…半導体基板、 ２…素子分離領域、 ３…ゲート電極（読み出しワード線）、 ４…ソース／ドレイン領域、 ５…セル選択用スイッチングトランジスタ（ＭＯＳＦＥ
Ｔ）、 ６、１１、１４、２１、３２…層間絶縁膜、 １２…ワード線用溝、 １３…書き込みワード線、 １５…コンタクトホール、 １６…コンタクト、 １７…下部電極、 １８、５１、５４、５４Ａ、５４Ｂ…磁化固着層、 １９、５２、５３…トンネル障壁層、 ２０、２０Ａ、２０Ｂ、２０′、２０″…磁気記録層、 ２２…ビア、 ２３…ビット線、 ２４、５５…ＴＭＲ素子、 ２５…磁化固着層形成用溝、 ２６…磁気記録層内の磁化境界層、 ２７…セル、 ２８…磁化方向、 ３１…上部電極、 ７１…くびれ部、 ８１…折れ曲がり部、 ９１…ｐｎ接合ダイオード、 １０１…テンプレート層、 １０２…初期強磁性層、 １０３…反強磁性層、 １０４、１０４′、１０４″…基準強磁性層、 １０５、１０５′、１０５″…自由記録層、 １０６…接点層、 １０７…非磁性層。
Ｔ）、 ６、１１、１４、２１、３２…層間絶縁膜、 １２…ワード線用溝、 １３…書き込みワード線、 １５…コンタクトホール、 １６…コンタクト、 １７…下部電極、 １８、５１、５４、５４Ａ、５４Ｂ…磁化固着層、 １９、５２、５３…トンネル障壁層、 ２０、２０Ａ、２０Ｂ、２０′、２０″…磁気記録層、 ２２…ビア、 ２３…ビット線、 ２４、５５…ＴＭＲ素子、 ２５…磁化固着層形成用溝、 ２６…磁気記録層内の磁化境界層、 ２７…セル、 ２８…磁化方向、 ３１…上部電極、 ７１…くびれ部、 ８１…折れ曲がり部、 ９１…ｐｎ接合ダイオード、 １０１…テンプレート層、 １０２…初期強磁性層、 １０３…反強磁性層、 １０４、１０４′、１０４″…基準強磁性層、 １０５、１０５′、１０５″…自由記録層、 １０６…接点層、 １０７…非磁性層。
Claims (33)
- 【請求項１】 第１の磁性層と、第２の磁性層と、これ
ら第１及び第２の磁性層の間に挟まれた非磁性層とで構
成されるトンネル磁気抵抗効果素子を記憶素子として用
いた半導体記憶装置であって、 前記第１の磁性層に接続された第１の配線と、 前記第１の配線と直交し、前記トンネル磁気抵抗効果素
子を挟んで前記第１の配線の反対側で、かつ前記トンネ
ル磁気抵抗効果素子と前記第１の配線との接続点の延長
線上に、前記トンネル磁気抵抗効果素子と離間して配置
された第２の配線とを具備し、 前記第１の磁性層が、前記第１の配線に沿って前記トン
ネル磁気抵抗効果素子より外側へ延在していることを特
徴とする半導体記憶装置。 - 【請求項２】 第１の磁性層と、第２の磁性層と、第３
の磁性層と、前記第１、第２の磁性層の間に挟まれた第
１の非磁性層と、前記第２、第３の磁性層の間に挟まれ
た第２の非磁性層とで構成されるトンネル磁気抵抗効果
素子を記憶素子として用いた半導体記憶装置であって、 前記第１の磁性層に接続された第１の配線と、 前記第１の配線と直交し、前記トンネル磁気抵抗効果素
子を挟んで前記第１の配線の反対側で、かつ前記トンネ
ル磁気抵抗効果素子と前記第１の配線との接続点の延長
線上に、前記トンネル磁気抵抗効果素子と離間して配置
された第２の配線とを具備し、 前記第１の磁性層が、前記第１の配線に沿って前記トン
ネル磁気抵抗効果素子より外側へ延在していることを特
徴とする半導体記憶装置。 - 【請求項３】 前記トンネル磁気抵抗効果素子がマトリ
クス状に複数個配置されたセルアレイ構造であって、 前記第１の磁性層が、前記第１の配線に沿って前記トン
ネル磁気抵抗効果素子より外側へ延在し、かつ少なくと
も２以上のセルにまたがっていることを特徴とする請求
項１又は２記載の半導体記憶装置。 - 【請求項４】 前記第１の磁性層が前記トンネル磁気抵
抗効果素子より外側へ延びた領域に、前記第１の磁性層
の幅が前記トンネル磁気抵抗効果素子の幅より細くなっ
た領域が存在することを特徴とする請求項１又は２記載
の半導体記憶装置。 - 【請求項５】 前記第１の磁性層が前記トンネル磁気抵
抗効果素子より外側へ延びた領域に、前記第１の磁性層
が折れ曲がった領域が存在することを特徴とする請求項
１又は２記載の半導体記憶装置。 - 【請求項６】 前記第１の磁性層の一部が、前記第１の
配線に沿って前記トンネル磁気抵抗効果素子より外側へ
延在していることを特徴とする請求項１又は２記載の半
導体記憶装置。 - 【請求項７】 前記第１の磁性層と前記第２の磁性層の
いずれか一方は磁化固着層であり、他方は磁気記録層で
あり、 前記非磁性層は磁気トンネル接合膜であることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項８】 前記第１及び前記第３の磁性層は磁化固
着層であり、 前記第２の磁性層は磁気記録層であり、 前記第１及び前記第２の非磁性層は磁気トンネル接合膜
であることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項９】 前記非磁性層が、前記第１の磁性層とと
もに前記第１の配線に沿って前記トンネル磁気抵抗効果
素子より外側へ延在していることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項１０】 前記第２の磁性層に第３の配線が接続
され、この第３の配線にトランジスタのソース又はドレ
イン領域が接続されていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項１１】 前記第３の磁性層に第３の配線が接続
され、この第３の配線にトランジスタのソース又はドレ
イン領域が接続されていることを特徴とする請求項２記
載の半導体記憶装置。 - 【請求項１２】 第１の磁性層と、第２の磁性層と、こ
れら第１及び第２の磁性層の間に挟まれた非磁性層とで
構成されるトンネル磁気抵抗効果素子を記憶素子として
用いた半導体記憶装置であって、 前記第１の磁性層に接続された第１の配線と、 前記第２の磁性層に接続された整流素子と、 前記第１の配線と直交し、前記整流素子に接続された第
２の配線とを具備し、 前記第１の磁性層が、前記第１の配線に沿って前記トン
ネル磁気抵抗効果素子より外側へ延在していることを特
徴とする半導体記憶装置。 - 【請求項１３】 第１の磁性層と、第２の磁性層と、こ
れら第１及び第２の磁性層の間に挟まれた非磁性層とで
構成されるトンネル磁気抵抗効果素子を記憶素子として
用いた半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜内に第１の配線を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第１の磁性層及び非磁性層を堆積
し、これら第１の磁性層及び非磁性層を一括してパター
ニングする工程と、 全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記
非磁性層の表面が露出するまで平坦化する工程と、 全面に第２の磁性層及び第２の配線を堆積し、これら第
２の磁性層及び第２の配線を一括してパターニングする
ことにより、前記第２の磁性層を前記第２の配線に沿っ
て前記トンネル磁気抵抗効果素子より外側へ延在させる
工程とを含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項１４】 第１の磁性層と、第２の磁性層と、こ
れら第１及び第２の磁性層の間に挟まれた非磁性層とで
構成されるトンネル磁気抵抗効果素子を記憶素子として
用いた半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜内に第１の配線を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第１の磁性層、非磁性層及び第２
の磁性層の第１の部分を堆積し、これら第１の磁性層、
非磁性層及び第２の磁性層の第１の部分を一括してパタ
ーニングする工程と、 全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記
第２の磁性層の第１の部分の表面が露出するまで平坦化
する工程と、 全面に第２の磁性層の第２の部分及び第２の配線を堆積
し、これら第２の磁性層の第２の部分及び第２の配線を
一括してパターニングすることにより、前記第２の磁性
層の第２の部分を前記第２の配線に沿って前記トンネル
磁気抵抗効果素子より外側へ延在させる工程とを含むこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１５】 第１の磁性層と、第２の磁性層と、こ
れら第１及び第２の磁性層の間に挟まれた非磁性層とで
構成されるトンネル磁気抵抗効果素子を記憶素子として
用いた半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜内に第１の配線を形成する工程と、 全面に第２の絶縁膜を堆積し、この第２の絶縁膜内の前
記第１の配線の上方に溝を形成する工程と、 前記溝内に第１の磁性層を形成する工程と、 全面に非磁性層、第２の磁性層及び第２の配線を堆積
し、これら非磁性層、第２の磁性層及び第２の配線を一
括してパターニングすることにより、前記非磁性層及び
前記第２の磁性層を前記第２の配線に沿って前記トンネ
ル磁気抵抗効果素子より外側へ延在させる工程とを含む
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項１６】 第１の磁性層と、第２の磁性層と、こ
れら第１及び第２の磁性層の間に挟まれた非磁性層とで
構成されるトンネル磁気抵抗効果素子を記憶素子として
用いた半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の配線、第１の磁性層、非磁
性層、第２の磁性層を堆積する工程と、 前記第２の磁性層、前記非磁性層及び前記第１の磁性層
の全部又は一部を一括してパターニングすることによ
り、前記第１の磁性層の全部又は一部を前記第１の配線
に沿って前記トンネル磁気抵抗効果素子より外側へ延在
させる工程と、 全面に第２の絶縁膜を堆積し、この第２の絶縁膜を前記
第２の磁性層の表面が露出するまで平坦化する工程と、 前記第２の磁性層上に第３の絶縁膜を形成する工程と、 前記第２の磁性層の上方の前記第３の絶縁膜上に第２の
配線を形成する工程とを含むことを特徴とする半導体記
憶装置の製造方法。 - 【請求項１７】 第１の磁性層と、第２の磁性層と、第
３の磁性層と、前記第１、第２の磁性層の間に挟まれた
第１の非磁性層と、前記第２、第３の磁性層の間に挟ま
れた第２の非磁性層とで構成されるトンネル磁気抵抗効
果素子を記憶素子として用いた半導体記憶装置の製造方
法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜内に第１の配線を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第１の磁性層、第１の非磁性層、
第２の磁性層及び第２の非磁性層を堆積し、これら第１
の磁性層、第１の非磁性層、第２の磁性層及び第２の非
磁性層を一括してパターニングする工程と、 全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記
第２の非磁性層の表面が露出するまで平坦化する工程
と、 全面に第３の磁性層及び第２の配線を堆積し、これら第
３の磁性層及び第２の配線を一括してパターニングする
ことにより、前記第３の磁性層を前記第２の配線に沿っ
て前記トンネル磁気抵抗効果素子より外側へ延在させる
工程とを含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項１８】 第１の磁性層と、第２の磁性層と、第
３の磁性層と、前記第１、第２の磁性層の間に挟まれた
第１の非磁性層と、前記第２、第３の磁性層の間に挟ま
れた第２の非磁性層とで構成されるトンネル磁気抵抗効
果素子を記憶素子として用いた半導体記憶装置の製造方
法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜内に第１の配線を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第１の磁性層、第１の非磁性層、
第２の磁性層、第２の非磁性層、第３の磁性層の第１の
部分を堆積し、これら第１の磁性層、第１の非磁性層、
第２の磁性層、第２の非磁性層、第３の磁性層の第１の
部分を一括してパターニングする工程と、 全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記
第３の磁性層の第１の部分の表面が露出するまで平坦化
する工程と、 全面に第３の磁性層の第２の部分及び第２の配線を堆積
し、これら第３の磁性層の第２の部分及び第２の配線を
一括してパターニングすることにより、前記第３の磁性
層の第２の部分を前記第２の配線に沿って前記トンネル
磁気抵抗効果素子より外側へ延在させる工程とを含むこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１９】 第１の磁性層と、第２の磁性層と、第
３の磁性層と、前記第１、第２の磁性層の間に挟まれた
第１の非磁性層と、前記第２、第３の磁性層の間に挟ま
れた第２の非磁性層とで構成されるトンネル磁気抵抗効
果素子を記憶素子として用いた半導体記憶装置の製造方
法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の配線、第１の磁性層、第１
の非磁性層、第２の磁性層、第２の非磁性層及び第３の
磁性層を堆積する工程と、 前記第３の磁性層、前記第２の非磁性層、前記第２の磁
性層、前記第１の非磁性層及び前記第１の磁性層の全部
又は一部を一括してパターニングすることにより、前記
第１の磁性層の全部又は一部を前記第１の配線に沿って
前記トンネル磁気抵抗効果素子より外側へ延在させる工
程と、 全面に第２の絶縁膜を堆積し、この第２の絶縁膜を前記
第３の磁性層の表面が露出するまで平坦化する工程と、 前記第３の磁性層上に第３の絶縁膜を形成する工程と、 前記第３の磁性層の上方の前記第３の絶縁膜上に第２の
配線を形成する工程とを含むことを特徴とする半導体記
憶装置の製造方法。 - 【請求項２０】 第１の磁性層と、第２の磁性層と、こ
れら第１及び第２の磁性層の間に挟まれた非磁性層とで
構成されるトンネル磁気抵抗効果素子を記憶素子として
用いた半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜内に第１の配線を形成する工程と、 前記第１の配線に接続する整流素子を形成する工程と、 前記整流素子上に第１の磁性層、非磁性層、第２の磁性
層の第１の部分を堆積する工程と、 前記第２の磁性層の第１の部分、前記非磁性層、前記第
１の磁性層及び前記整流素子を一括してパターニングす
る工程と、 全面に第２の絶縁膜を堆積し、この第２の絶縁膜を前記
第２の磁性層の第１の部分の表面が露出するまで平坦化
する工程と、 全面に第２の磁性層の第２の部分及び第２の配線を堆積
し、これら第２の磁性層の第２の部分及び第２の配線を
一括してパターニングすることにより、前記第２の磁性
層の第２の部分を前記第２の配線に沿って前記トンネル
磁気抵抗効果素子より外側へ延在させる工程とを含むこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項２１】 前記第１の磁性層は磁化固着層であ
り、 前記第２の磁性層は磁気記録層であり、 前記非磁性層は磁気トンネル接合膜であることを特徴と
する請求項１３、１４、１５、２０のいずれか１項に記
載の半導体記憶装置の製造方法。 - 【請求項２２】 前記第１の磁性層は磁気記録層であ
り、 前記第２の磁性層は磁化固着層であり、 前記非磁性層は磁気トンネル接合膜であることを特徴と
する請求項１６記載の半導体記憶装置の製造方法。 - 【請求項２３】 前記第１及び前記第３の磁性層は磁化
固着層であり、 前記第２の磁性層は磁気記録層であり、 前記第１及び前記第２の非磁性層は磁気トンネル接合膜
であることを特徴とする請求項１７乃至１９のいずれか
１項に記載の半導体記憶装置の製造方法。 - 【請求項２４】 前記第２の磁性層が前記トンネル磁気
抵抗効果素子より外側へ延びた領域に、前記第２の磁性
層の幅が前記トンネル磁気抵抗効果素子の幅より細くな
る領域を形成する工程をさらに含むことを特徴とする請
求項１３又は１５記載の半導体記憶装置の製造方法。 - 【請求項２５】 前記第２の磁性層の第２の部分が前記
トンネル磁気抵抗効果素子より外側へ延びた領域に、前
記第２の磁性層の第２の部分の幅が前記トンネル磁気抵
抗効果素子の幅より細くなる領域を形成する工程をさら
に含むことを特徴とする請求項１４又は２０記載の半導
体記憶装置の製造方法。 - 【請求項２６】 前記第１の磁性層が前記トンネル磁気
抵抗効果素子より外側へ延びた領域に、前記第１の磁性
層の幅が前記トンネル磁気抵抗効果素子の幅より細くな
る領域を形成する工程をさらに含むことを特徴とする請
求項１６又は１９記載の半導体記憶装置の製造方法。 - 【請求項２７】 前記第３の磁性層が前記トンネル磁気
抵抗効果素子より外側へ延びた領域に、前記第３の磁性
層の幅が前記トンネル磁気抵抗効果素子の幅より細くな
る領域を形成する工程をさらに含むことを特徴とする請
求項１７記載の半導体記憶装置の製造方法。 - 【請求項２８】 前記第３の磁性層の第２の部分が前記
トンネル磁気抵抗効果素子より外側へ延びた領域に、前
記第３の磁性層の第２の部分の幅が前記トンネル磁気抵
抗効果素子の幅より細くなる領域を形成する工程をさら
に含むことを特徴とする請求項１８記載の半導体記憶装
置の製造方法。 - 【請求項２９】 前記第２の磁性層が前記トンネル磁気
抵抗効果素子より外側へ延びた領域に、前記第２の磁性
層が折れ曲がる領域を形成する工程をさらに含むことを
特徴とする請求項１３又は１５記載の半導体記憶装置の
製造方法。 - 【請求項３０】 前記第２の磁性層の第２の部分が前記
トンネル磁気抵抗効果素子より外側へ延びた領域に、前
記第２の磁性層の第２の部分が折れ曲がる領域を形成す
る工程をさらに含むことを特徴とする請求項１４又は２
０記載の半導体記憶装置の製造方法。 - 【請求項３１】 前記第１の磁性層が前記トンネル磁気
抵抗効果素子より外側へ延びた領域に、前記第１の磁性
層が折れ曲がる領域を形成する工程をさらに含むことを
特徴とする請求項１６又は１９記載の半導体記憶装置の
製造方法。 - 【請求項３２】 前記第３の磁性層が前記トンネル磁気
抵抗効果素子より外側へ延びた領域に、前記第３の磁性
層が折れ曲がる領域を形成する工程をさらに含むことを
特徴とする請求項１７記載の半導体記憶装置の製造方
法。 - 【請求項３３】 前記第３の磁性層の第２の部分が前記
トンネル磁気抵抗効果素子より外側へ延びた領域に、前
記第３の磁性層の第２の部分が折れ曲がる領域を形成す
る工程をさらに含むことを特徴とする請求項１８記載の
半導体記憶装置の製造方法。
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