JP3935049B2 - 磁気記憶装置及びその製造方法 - Google Patents
磁気記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP3935049B2 JP3935049B2 JP2002321758A JP2002321758A JP3935049B2 JP 3935049 B2 JP3935049 B2 JP 3935049B2 JP 2002321758 A JP2002321758 A JP 2002321758A JP 2002321758 A JP2002321758 A JP 2002321758A JP 3935049 B2 JP3935049 B2 JP 3935049B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic
- wiring
- layer
- magnetic circuit
- along
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005291 magnetic effect Effects 0.000 title claims description 286
- 238000003860 storage Methods 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000463 material Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 29
- 230000005415 magnetization Effects 0.000 claims description 18
- 230000006870 function Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000007747 plating Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 197
- 230000004888 barrier function Effects 0.000 description 65
- 229910052751 metal Inorganic materials 0.000 description 38
- 239000002184 metal Substances 0.000 description 38
- 239000011229 interlayer Substances 0.000 description 35
- 230000000694 effects Effects 0.000 description 20
- 230000005294 ferromagnetic effect Effects 0.000 description 19
- 230000008569 process Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 238000001459 lithography Methods 0.000 description 7
- 230000005290 antiferromagnetic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000003302 ferromagnetic material Substances 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000035699 permeability Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910000889 permalloy Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 229910002551 Fe-Mn Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910003286 Ni-Mn Inorganic materials 0.000 description 1
- 229910005811 NiMnSb Inorganic materials 0.000 description 1
- -1 Si and B Chemical class 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005307 ferromagnetism Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910001291 heusler alloy Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- SZVJSHCCFOBDDC-UHFFFAOYSA-N iron(II,III) oxide Inorganic materials O=[Fe]O[Fe]O[Fe]=O SZVJSHCCFOBDDC-UHFFFAOYSA-N 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000005381 magnetic domain Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000002122 magnetic nanoparticle Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052752 metalloid Inorganic materials 0.000 description 1
- 150000002738 metalloids Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910000702 sendust Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、磁気記憶装置及びその製造方法に関し、磁気回路を有する磁気記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
近時、磁気の性質を利用した磁気記憶装置が知られている。磁気記憶装置は、トンネル型磁気抵抗効果(Tunneling Magneto Resistive、以下TMRと記載する)を利用して情報を記録する。
【0003】
このような磁気記憶装置として、いわゆる磁気ランダムアクセスメモリ(Magnetic Random Access Memory、以下MRAMと略記)がある。MRAMは、情報の記録担体として強磁性体の磁化方向を利用した固体メモリの総称であり、記録情報を随時、書き換え、保持、読み出し等を行うことができる
図40(a)は、典型的な磁気記憶装置を概略的に示す平面図および断面図である。図40(a)、(b)に示すように、格子状に形成された第1書き込み配線201と第2書き込み配線202との各交差点で且つこれら書き込み配線201および202との間にメモリセル203が設けられる。メモリセル203は、順次積層された固着層、トンネルバリア層、記録層により構成される。
【0004】
情報の書き込みの際、選択メモリセル203の位置を通る書き込み配線201および202に電流を流す。この電流により書き込み配線201および202の交点に磁界を発生させ、この磁界によりメモリセル203の記録層の磁化方向を反転させる。固着層と記録層の磁化の相対的な配置が平行か反平行かにより、2進の情報が記録される。
【0005】
記録情報の読み出しは、磁気抵抗効果を利用して行う。磁気抵抗効果とは、メモリセル203の電気抵抗が、メモリセル203を構成する強磁性体の磁化方向と電流との相対角等によって変化する現象である。この抵抗の変化をメモリセル203に電流を流すことにより読み取る。
【0006】
情報を書き込む際、記録層の磁化方向を反転させるために必要な磁界(スイッチング磁界)を発生させる必要がある。この磁界を、少ない電流で効率よく発生させるために、書き込み配線201および202の周囲にキーパー層またはヨーク構造(磁気回路)を設けることが知られている(米国特許5,940,319号、米国特許5,956,267号、欧州特許WO 00/10172号、特開平8-306014号)。
【0007】
図41(a)、(b)に示すように、第1書き込み配線201の周囲に例えばバリアメタル204を介して高透磁率の磁性材料による磁気回路205が設けられる。このような構成とすることにより、書き込み配線201の周囲に発生した磁束を磁気回路205内に効率よく収束させることができる。このため、スイッチング磁界の発生に必要な電流の値(書き込み電流値)を低減できる。なお、磁気回路205を設けた場合、メモリセル203の近傍に生じる磁界は、磁気回路205とメモリセル203との間の距離に依存する。すなわち、この距離が短いほどメモリセル203の近傍に生じる磁界は大きくなる。
【0008】
【特許文献1】
米国特許第5,940,319号明細書
【0009】
【特許文献2】
米国特許第5,956,267号明細書
【0010】
【特許文献3】
国際公開第00/10172号パンフレット
米国特許第5,956,267号明細書
【0011】
【非特許文献1】
Roy Scheuerlein, et al.,A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell,「2000 ISSCC Digest of Technical Papers」,(米国),2000年2月,p.128-129
【0012】
【非特許文献2】
M Sato, et al.,Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions,「Jpn.J.Appl.Phys.」,1997年,第36巻,Part 2,p.200-201
【0013】
【非特許文献3】
K Inomata, et al.,Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles,「Jpn.J.Appl.Phys.」,1997年,第36巻,Part 2,p.1380-1383
【0014】
【発明が解決しようとする課題】
ところで、近時、磁気記憶装置の集積度向上のための微細化によって、リソグラフィー工程の困難度は高くなっている。このため、図42(a)に示すように、メモリセル203のサイズにばらつきが生じることがある。また、各層間の位置合わせの精度にも限界があるため、図43(a)に示すように、例えば書き込み配線201の位置とメモリセル203の位置とがずれることがある。このように、メモリセル203のサイズのばらつき、書き込み配線201とメモリセル203との間の位置のずれにより、以下のような問題が生じる。
【0015】
図42(a)の断面図である図42(b)、(c)に示すように、大きいメモリセル203bは、磁気回路205との距離が小さい。一方、小さいメモリセル203aは、この距離が大きい。このため、書き込み配線201の周囲に発生した磁束206の大部分はメモリセル203bに収束する。一方、メモリセル203aに生じる磁界は小さくなる。
【0016】
図43(a)の断面図である図43(b)、(c)の場合も同様に、メモリセル203cとメモリセル203dとの間で、磁束のばらつきが生じる。
【0017】
このように、メモリセル203のサイズのばらつきや位置のずれがあると、メモリセルごとに印加される磁束にばらつきが生じる。すると、書き込み電流値が、メモリセル203によって相違し、磁気記憶装置の歩留まりを低下させる原因となる。
【0018】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、書き込み電流値がメモリセルごとにばらつくことを防止可能な磁気記憶装置を提供しようとするものである。
【0019】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【0020】
本発明の第1の視点による磁気記憶装置は、第1方向に沿って相互に離間して配設された、情報を記録する第1、第2磁気抵抗素子と、前記第1方向に沿って配設された、前記第1、第2磁気抵抗素子に磁界を印加するための第1配線と、前記第1配線の側面に延在し、且つ前記第1、第2磁気抵抗素子の間に切り欠き部を有する、前記第1配線からの磁界を前記第1、第2磁気抵抗素子に効果的に印加するための第1磁気回路と、を具備することを特徴とする。
【0021】
本発明の第2の視点による磁気記憶装置の製造方法は、半導体基板の上方に第1方向に沿って第1配線を形成し、前記第1配線の側面上に第1磁気回路を形成し、前記第1配線上に、相互に離間する2つの磁気抵抗素子を形成し、前記磁気抵抗素子を覆うマスク材を形成し、前記マスク材をマスクとして前記第1磁気回路の一部を除去することにより、前記第1配線の側面上の前記第1磁気回路の前記マスク材の相互間に切り欠き部を形成する、ことを特徴とする。
【0022】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【0023】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0024】
(第1実施形態)
図1は、本発明の第1実施形態に係る磁気記憶装置1を概略的に示す平面図である。磁気記憶装置1は、いわゆる選択トランジスタを有するタイプである。図1に示すように、第1実施形態に係る磁気記憶装置1の第1書き込み配線2は、第1方向に沿って設けられる。第1書き込み配線2は、メモリセル5に磁界を与える機能を有する。
【0025】
第1書き込み配線2と異なる平面(図において、第1書き込み配線2より手前の面)に第2書き込み配線3が設けられる。第2書き込み配線3は、第1書き込み配線2と異なる第2方向に沿って設けられる。第2書き込み配線3は、メモリセル5に磁界を与える機能、及びメモリセル5からの情報を読み出すデータ線としての機能を有する。第1方向と第2方向とは、典型的には、ほぼ直角の関係を有する。8、9はバリアメタルである。
【0026】
第1書き込み配線2と第2書き込み配線3との交差点で、且つ第1および第2書き込み配線2および3の間に、メモリセル5が設けられる。よって、各メモリセル5のそれぞれの実質的に同じ方向の面が、第1、第2書き込み配線2、3と面する。メモリセル5は、例えば第2書き込み配線3に沿った方向の辺が、第1書き込み配線2に沿った方向の辺より長く形成される。こうすることにより、メモリセル5の磁化方向が、第2書き込み配線3に沿って反転し易くなる。この第2書き込み配線3に沿った方向は磁化容易軸方向と呼ばれる。
【0027】
メモリセル5として、磁気抵抗効果を用いた磁気抵抗素子が用いられる。また、磁気抵抗効果素子の1つとして、強磁性トンネル接合(Magnetic Tunnel Junction、以下MTJと記載する)による(例えば、ISSCC 2000 Digest Paper TA7.2参照)MTJ素子が用いられる。MTJ素子は、後に詳述するように例えば強磁性体材料等からなる固着層および記録層と、絶縁材料からなるトンネルバリア層と、が積層された構造を有する。
【0028】
第1書き込み配線2は周囲に設けられた磁気回路6を有する。同様に第2書き込み配線3は周囲に設けられた磁気回路7を有する。
【0029】
図2(a)、(b)、図3(a)、(b)は、図1に示す磁気記憶装置の断面図を概略的に示している。図2(a)、(b)は図1のIIAーIIA線、IIBーIIB線に沿った構造を概略的に示す断面図である。図3(a)、(b)は図1のIIIAーIIIA線、IIIBーIIIB線に沿った構造を概略的に示す断面図である。
【0030】
図2(a)、(b)、図3(a)、(b)に示すように、基板11の表面に、素子分離絶縁膜12が設けられる。素子分離絶縁膜12の相互間には、MIS(Metal Insulator Semiconductor)トランジスタQが設けられる。トランジスタQは、ソース拡散層13、ドレイン拡散層14、ゲート絶縁膜(図示せぬ)、ゲート電極15により構成される。ソース拡散層13、ドレイン拡散層14は、相互に離間して、半導体基板11の表面に形成される。ゲート電極15は、ソース13とドレイン拡散層14との間の、半導体基板11上に、ゲート絶縁膜を介して設けられる。
【0031】
ソース拡散層13の上方には配線層21が設けられる。配線層21の周囲には、例えばダマシン構造のバリアメタル22が所望により設けられる。同様に、後述する各配線層は、所望により設けられるバリアメタル22を有する。
【0032】
配線層21とソース拡散層13とはプラグ23により接続される。プラグ23の周囲には、いわゆるダマシン構造のバリアメタル24が所望により設けられる。同様に、後述する各プラグは、所望により設けられるバリアメタル24を有する。
【0033】
ドレイン拡散層14の上方には、配線層25が設けられる。配線層21と配線層25とは例えば実質的に同一のレベルに設けられる。配線層25とドレイン拡散層14とはプラグ26により接続される。配線層25の上方には、配線層27が設けられる。配線層27と配線層25とはプラグ28により接続される。
【0034】
配線層21の上方には、第1書き込み配線2が設けられる。第1書き込み配線2は、例えば配線層27と実質的に同一のレベルに設けられる。第1書き込み配線2の周囲には、ダマシン構造のバリアメタル8が設けられる。バリアメタル8の周囲には、第1書き込み配線2の両側面と下面に延在する磁気回路6が設けられる。
【0035】
磁気回路6は、図3(b)に示すように、第1書き込み配線2の側面上で、上端から下端に向かってノッチ状に除去された切り欠き部30を有する。切り欠き部30は、少なくとも第2書き込み配線3の相互間に形成され、メモリセル5の相互間とすることもできる。
【0036】
切り欠き部は、図3(b)においてメモリセル5と磁気回路6との最短距離をd1、ノッチ部分の深さをd2とすると、
d2>0.5×d1
であることが好ましい。
【0037】
配線層27及び第1書き込み配線2の上方には接続配線層29が設けられる。接続配線層29は、配線層27から第1書き込み配線2上に延在する。接続配線層29は、配線層27と接続されている。
【0038】
接続配線層29上の、第1書き込み配線2の上方に対応する位置にメモリセル5が設けられる。メモリセル5の上には、第2書き込み配線3が設けられる。第2書き込み配線3の周囲には、ダマシン構造のバリアメタル9が設けられる。バリアメタル9の周囲には、第2書き込み配線3の両側面と上面に延在する磁気回路7が設けられる。
【0039】
磁気回路6および7の材料は、磁気記憶装置の書き込み電流のパルス幅に対して磁化応答が追従可能な特性を有することが望ましい。このため、(1)初透磁率が少なくとも100以上であること、(2)飽和磁化が小さいこと、(3)材料の比抵抗が高いことが、満たされていることが好ましい。これより、パーマロイ等の高透磁率材料、Mo添加パーマロイ等のNi基合金、センダストおよびファインメット等のFe基合金により構成することができる。また、フェライト等の酸化物強磁性体材料によって構成することも可能である。さらに、これらの材料に、Si、B等のメタロイド、Cu、Cr、V等の粒界析出物を作りやすい添加物を加えることができる。この結果、該合金を微結晶集合体、アモルファスとすることができる。また、磁気回路6および7内の磁区が適当に制御されるように、形状を最適化することが好ましい。
【0040】
次に、メモリセル(MTJ素子)5について以下に説明する。MTJ素子のMTJ構造として、いわゆるスピンバルブ構造のものが知られている。スピンバルブ構造は、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたものである(例えばJpn. J. Appl. Phys.,36, L200(1997).参照)。スピンバルブ構造とすることにより、磁界の感度を改善することができる。
【0041】
図4〜図6は、スピンバルブ構造のメモリセル101の一例を概略的に示す断面図を示す。このメモリセル101は、いわゆる一重トンネルバリア層を有する構造である。すなわち、各メモリセル101は、順に積層された固着層102、トンネルバリア層103、記録層104を有する。以下、固着層102、記録層104の構造について説明する。
【0042】
図4に示すメモリセル101の固着層102は、順に積層されたテンプレート層111、初期強磁性層112、反強磁性層113、基準強磁性層114を有する。記録層104は、順に積層された自由強磁性層115、接点層116を有する。
【0043】
図5に示すメモリセル101は、固着層102が図3のものより多くの層によって構成される構造を有する。すなわち、固着層102は、順に積層されたテンプレート層111、初期強磁性層112、反強磁性層113、強磁性層114´、非磁性層117、強磁性層114´´を有する。記録層104は、図4に示すメモリセルと同じ構造である。
【0044】
図6に示すメモリセル101は、図5の構造に加え、記録層104が更に多くの層によって構成される構造を有する。ずなわち、固着層102は、図5に示すメモリセルと同じ構造である。一方、記録層104は、強磁性層115´、非磁性層117、強磁性層115´´、接点層116を有する。図5および図6に示すメモリセルの構造とすることにより、図4のものに比べ、メモリセル101を構成する各層間の漏洩磁界の発生を抑制し、より微細化に適したセル構造とすることができる。
【0045】
図4〜図6に示すメモリセル101の各層は、例えば以下に示す材料を用いて形成することができる。
【0046】
固着層102及び記録層104の材料として、例えばFe、Co、Niまたはそれらの合金、スピン分極率の大きいマグネタイト、CrO2、RXMnO3-y(R:希土類、X:Ca、Ba、Sr)等の酸化物を用いることができる。また、NiMnSb、PtMnSb等のホイスラー合金等を用いることもできる。これらの強磁性体には、強磁性を失わない限り、Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、Pd、Pt、Zr、Ir、W、Mo、Nbなどの非磁性元素が多少含まれていても構わない。
【0047】
固着層102の一部を構成する反強磁性層113の材料として、例えばFe−Mn、Pt−Mn、Pt−Cr−Mn、Ni−Mn、Ir−Mn、NiO、Fe2O3等を用いることができる。
【0048】
トンネルバリア層103の材料として、Al2O3、SiO2、MgO、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3等の誘電体を用いることができる。これらの誘電体には酸素、窒素、フッ素欠損が存在していても構わない。
【0049】
図4〜図6に示すメモリセル101の構造は、後述する他の実施形態にも適用可能である。
【0050】
また、メモリセル5として、いわゆる2重トンネルバリア層を有するものを使用することもできる。2重トンネルバリア層構造は、順に積層された第1固着層122、第1トンネルバリア層123、記録層104、第2トンネルバリア層125、第2固着層126を有する。2重トンネルバリア層構造とすることにより、メモリセルへの印加電圧に対して、高い磁気抵抗の変化率を保つことができる。また、耐圧を高くすることも可能である。なお、第1トンネルバリア層123及び第2トンネルバリア層125の材料として、トンネルバリア層103と同じ材料を用いることができる。
【0051】
また、2重トンネルバリア層構造と、上記スピンバルブ構造とを組み合わせることもできる。以下、2重トンネルバリア層構造で且つスピンバルブ構造有するメモリセルについて説明する。図7〜図9は、2重トンネルバリア層構造で且つ2重トンネルバリア層を有するメモリセル121の一例を概略的に示す断面図である。以下、第1固着層122、記録層104、第2固着層126の構造について説明する。
【0052】
図7に示すメモリセル121の第1固着層122は、順に積層されたテンプレート層111、初期強磁性層112、反強磁性層113、基準強磁性層114を有する。第2固着層126は、順に積層された基準強磁性層114、反強磁性層113、初期強磁性層112、接点層116を有する。
【0053】
図8に示すメモリセル121は、第2固着層126が図7のものより多くの層によって構成される構造を有する。すなわち、第1固着層122は、図7に示すメモリセルと同じ構造である。一方、第2固着層126は、順に積層された強磁性層114´、非磁性層117、強磁性層114´´、反強磁性層113、初期強磁性層112、接点層116を有する。
【0054】
図9に示すメモリセル121は、図8の構造に加え、記録層104がさらに多くの層によって構成される構造を有する。すなわち、第1固着層122および第2固着層126は、図8に示すメモリセル121と同じ構造である。一方、記録層104は、強磁性層115´、非磁性層117、強磁性層115´´を有する。図8および図9に示すメモリセルの構造とすることにより、図7のものに比べ、メモリセル121を構成する各層間の漏洩磁界の発生を抑制し、より微細化に適したセル構造とすることができる。
【0055】
図7〜図9に示すメモリセル121の構造は、後述する他の実施形態にも適用可能である。
【0056】
次に、図10〜図15を参照して、図1、図2(a)、(b)、図3(a)、(b)に示す磁気記憶装置の製造方法を説明する。図10〜図15は、図1および図2に示す磁気記憶装置の製造工程を順に示している。
【0057】
図10(a)、(b)は図2(a)、図3(a)にそれぞれ対応する方向から見た断面図である。図10(a)、(b)に示すように、半導体基板11上にSTI(Shallow Trench Isolation)構造を有する素子分離絶縁膜12が選択的に形成される。次に、半導体基板11上にゲート絶縁膜、ゲート電極15が形成される。次に、ゲート電極15をマスクとしてイオンが注入されることにより、ソース拡散層13およびドレイン拡散層14が形成される。次に、半導体基板11上の全面に、例えばCVD(Chemical Vapor Deposition)法により層間絶縁膜31が設けられる。次に、例えばリソグラフィー工程およびRIE(Reactive Ion Etching)法により、層間絶縁膜31を貫通するコンタクトホールが設けられる。次に、このコンタクトホールが導電材料により埋め込まれ、CMP(Chemical Mechanical Polish)により導電材料が平坦化されることにより、バリアメタル24およびプラグ23が形成される。
【0058】
図11(a)、(b)は、図2(a)、図3(a)にそれぞれ対応する方向から見た断面図である。図11(a)、(b)に示すように、層間絶縁膜31上に層間絶縁膜32が形成される。次に、層間絶縁膜32内に配線溝が形成され、この配線溝が導電材料により埋め込まれ、この導電材料が平坦化される。この結果、バリアメタル22、および配線層21、25が形成される。
【0059】
次に、層間絶縁膜32上に層間絶縁膜33が形成される。次に、層間絶縁膜33内にコンタクトホールが形成され、このコンタクトホールが導電材料により埋め込まれ、この導電材料が平坦化される。この結果、バリアメタル24およびプラグ28が形成される。
【0060】
図12(a)、(b)は、図2(a)、図3(a)にそれぞれ対応する方向から見た断面図である。図12(a)、(b)に示すように、層間絶縁膜33上に層間絶縁膜34が形成される。次に、層間絶縁膜34内に配線層27用の配線溝が形成され、この配線溝が導電材料により埋め込まれ、この導電材料が平坦化される。この結果、バリアメタル22および配線層27が形成される。
【0061】
図13(a)、(b)は、図2(a)、図3(a)にそれぞれ対応する方向から見た断面図である。図13(a)、(b)に示すように、層間絶縁膜34内に第1書き込み配線2用の配線溝が形成される。次に、この配線溝の内壁の全面に磁気回路6の材料膜、バリアメタル8の材料膜、第1書き込み配線2の材料膜が順次堆積される。次に、これら材料膜が平坦化される。この結果、磁気回路6、バリアメタル8、第1書き込み配線2が形成される。
【0062】
図14(a)、(b)は、図2(a)、図3(b)にそれぞれ対応する方向から見た断面図である。図14(a)、(b)に示すように、配線層27および書き込み配線2を覆うように、層間絶縁膜35が形成される。次に、この層間絶縁膜35内にコンタクトを形成した後、層間絶縁膜35の上に、コンタクトと接続されるように接続配線層29が形成される。次に、接続配線層29の上にメモリセル5が形成される。
【0063】
次に、メモリセル5を覆うように、マスク材36が形成される。このマスク材36は、図14(b)に示すように、少なくとも第1書き込み配線2に沿った方向で、接続配線29と同程度の幅を持って形成される。次に、このマスク材36をマスクとして、例えばウェットエッチングにより、磁気回路6の上部の一部分が除去される。この結果、磁気回路6に切り欠き部30が形成される。
【0064】
図15(a)、(b)は、図2(a)、図3(b)にそれぞれ対応する方向から見た断面図である。図15(a)、(b)に示すように、マスク材36が除去され、メモリセル5の相互間に層間絶縁膜37が形成される。次に、層間絶縁膜37の上に層間絶縁膜38が形成される。
【0065】
次に、図2(a)、(b)、図3(a)、(b)に示すように、層間絶縁膜38内のメモリセル5の上に、第2書き込み配線3用の配線溝が形成され、この配線溝が導電材料により埋め込まれ、平坦化される。この結果、第2書き込み配線3およびバリアメタル9が形成される。次に、層間絶縁膜38が除去され、公知の方法により、バリアメタル9の周囲に磁気回路7が形成される。次に、第2書き込み配線3の相互間が絶縁膜により埋め込まれる。
【0066】
本発明の第1実施形態によれば、第1書き込み配線2の周囲に形成された磁気回路8は、第1書き込み配線2の側面上で、第2書き込み配線3またはメモリセル5の相互間で、書き込み配線2の上面から深さ方向に向かう切り欠き部30を有する。このような構造とすることにより、メモリセル5の寸法のずれや、磁気回路8とメモリセル5との相対位置がずれたとしても、第1書き込み配線2により発生した磁界は、確実に対象のメモリセルに印加される。よって、磁気回路により書き込み電流の値を低減しつつ、書き込み電流の値がメモリセルによってばらつくことを回避できる。
【0067】
ところで、現在、メモリセルは平面において、長辺対短辺の比が例えば1.5程度となっている。また、このようなメモリセルを形成するに当たり、リソグラフィー技術による寸法制御は、一般に短辺方向では容易であり、長辺方向では困難である。このため、短辺方向(第1方向と同方向)において、長辺方向(第2方向と同方向)に比べ、メモリセルの大きさ、位置にばらつきが生じ易い。その結果、メモリセルごとに所要の書き込み電流値が相違する。そこで、第1第2実施形態では、短辺方向に沿った第1書き込み配線2の磁気回路6のみが除去部分を有する構造とする。
【0068】
また、第1実施形態を、1つの配線を用いて情報の書き込みおよび読み出しをする磁気記憶装置に適用することも可能である。この場合の回路図は、図44に示すようになる。図44に示すように、配線BL1と配線BL2との間にトランジスタTr1、Tr2が直列に接続される。トランジスタTr1とトランジスタTr2との接続ノードには、MTJ(メモリセル5に対応)の一端が接続される。トランジスタTr1、Tr2のゲートは配線WLに接続される。この図において、配線BL1とトランジスタTr1との接続ノードN1と、配線BL2とトランジスタTr2との接続ノードN2と、の間が第1書き込み配線2、第2書き込み配線3のいずれか一方に対応する。
【0069】
次に、上記構成の磁気記憶装置の動作を簡単に説明する。書き込みの際、配線BL1とBL2との間に電圧を印加し、次に配線WLに電流を流すことによりトランジスタTr1、Tr2をオンさせる。この結果、接続ノードN1とN2との間に電流Wが流れ、MTJ素子MTJに情報が書き込まれる。なお、書き込むべきデータが0か1かに応じて、配線BL1とBL2との間に印加する電圧を反転させる必要がある。
【0070】
読み出しの際、配線BL1またはBL2に電圧を印加し、次に配線WLに電流を流すことによりトランジスタTr1、Tr2をオンさせる。この結果、配線BL1またはBL2、トランジスタTr1またはTr2に、電流Rが流れる。そしてMTJ素子MTJの両端の電位差を測定することにより情報が読み出される。
【0071】
このような、構造の磁気記憶装置は、後述する他の実施形態に適用することも可能である。
【0072】
(第2実施形態)
第2実施形態は、第1実施形態の変形例である。第2実施形態では、第1書き込み配線2の磁気回路6が分断され、その結果、メモリセル5に対応する位置にのみ設けられる。
【0073】
図16は、本発明の第2実施形態に係る磁気記憶装置を概略的に示す断面図であり、図3(a)に対応する方向から見た断面図である。平面図および図2(a)に対応する断面図は、第1実施形態と同様である。
【0074】
図16に示すように、磁気回路6は、バリアメタル8の側面および下面であって、且つ第2配線3またはメモリセル5の下部に対応する位置に設けられる。その他の構造は、第1実施形態と同様である。
【0075】
次に、図17〜図19を参照して、図16に示す磁気記憶装置の製造方法について説明する。図17〜図19は、層間絶縁膜34、第1書き込み配線2、磁気回路6の部分のみ示している。
【0076】
図12(a)、(b)までは、第1実施形態と同様である。この後、図17に示すように、リソグラフィー工程およびRIE法により、層間絶縁膜34内に、書き込み配線2用の配線溝41が形成される。次に、配線溝41の内壁上および層間絶縁膜34上に磁気回路6の材料膜6aが堆積される。
【0077】
次に、図18に示すように、CVD法、リソグラフィー工程、RIE法により、磁気回路6が形成される部分を覆うように、磁気回路6の上にマスク材42が形成される。次に、このマスク材42をマスクとして、ウェットエッチングにより磁気回路6が除去される。この結果、配線溝41の長手方向において、個々に分断された磁気回路6が形成される。
【0078】
次に、図19に示すように、マスク材42が除去される。次に、配線溝53が、バリアメタル8の材料膜、および書き込み配線2の材料膜により埋め込まれる。次に、これら材料膜が平坦化される。この後の工程は、第1実施形態と同様である。
【0079】
第2実施形態によれば、第1書き込み配線2の磁気回路6は、第2書き込み配線3またはメモリセル5に対応する位置ごとに分断されて設けられている。このような構造とすることにより、第1実施形態と同様の効果を得られる。
【0080】
また、第2実施形態によれば、第1書き込み配線2の磁気回路6を形成する工程は、第1実施形態に比べて複雑となる。しかしながら、第1書き込み配線2により発生した磁界は、各磁気回路6によって対応するメモリセル5に、第1実施形態に比べて、より確実に印加される。
【0081】
(第3実施形態)
第1実施形態では、第1書き込み配線2の磁気回路6のみが、除去部分30を有する。これに対し、第3実施形態では、第2書き込み配線3の磁気回路7も同様の構造を有する。
【0082】
図20は、本発明の第3実施形態に係る磁気記憶装置を概略的に示す断面図であり、図2(a)に対応する方向から見た断面図である。平面図および図3(a)の断面図は、第1実施形態と同様である。
【0083】
図20に示すように、第2書き込み配線3のバリアメタル9の周囲には、第2書き込み配線3の両側面と上面に延在する磁気回路7が設けられる。この磁気回路7は、第2書き込み配線3の側面上で、且つ第1書き込み配線2またはメモリセル5相互間に、ノッチ状に除去された切り欠き部30を有する。切り欠き部30は、第1実施形態と同様の形状を有し、深さ方向において上に向かって形成される。その他の部分は、第1実施形態と同様である。
【0084】
次に、図21〜図24を参照して、図20に示す磁気記憶装置の製造方法を説明する。図21〜図24は、層間絶縁膜38、第2書き込み配線3、バリアメタル9、磁気回路7の部分のみ示している。
【0085】
図15(a)、(b)までは、第1実施形態と同様である。この後、図21に示すように、リソグラフィー工程およびRIE法により、層間絶縁膜38内に、書き込み配線3用の配線溝が形成される。この配線溝は、図示せぬメモリセル5と接続されている。次に、この配線溝の内壁上および層間絶縁膜38上にバリアメタル9および書き込み配線3の材料膜が形成される。次に、この材料膜が平坦化される。この結果、バリアメタル9および書き込み配線3が形成される。
【0086】
次に、図22に示すように、書き込み配線3層間絶縁膜38上に、磁気回路7を形成しない位置に対応して、書き込み配線3と交差する方向にマスク材51が形成される。
【0087】
次に、図23に示すように、マスク材51をマスクとして、RIE法により層間絶縁膜38の一部がエッチングされる。このとき、例えば酸素雰囲気中で行うことにより、マスク材が徐々に細められる。この結果、残存する層間絶縁膜38は、例えば台形形状となる。しかしながら、このような方法を採らずに、単にエッチングすることもできる。この場合、残存する層間絶縁膜の側面は、実質的に直線となり、形成される磁気回路7のノッチ状の除去部分もこれに対応した形状となる。
【0088】
次に、図24に示すように、図示せぬ半導体基板を一定の電位に保持しながら、電界メッキ法により、磁気回路7の材料膜を堆積する。この結果、磁気回路7の材料膜は、メッキ溶液とバリアメタル9が接触している部分に選択的に成長する。したがって、書き込み配線4の上面と、層間絶縁膜38により覆われていない側面に磁気回路7が形成される。この後の工程は、第1実施形態と同様である。
【0089】
第3実施形態によれば、第1実施形態と同様の効果を得られる。また、第3実施形態では、第1実施形態の構造に加えて、第2書き込み配線3の磁気回路7もノッチ状の除去部分を有する構造とする。このような構造とすることにより、第2書き込み配線3についても第1実施形態で述べたのと同様の効果を得られる。
【0090】
なお、長辺方向に沿った第2書き込み配線3の磁気回路7のみが切り欠き部30を有する構造とすることも可能である。この場合、図3(a)に対応する方向の断面図は、図25のようになる。
【0091】
(第4実施形態)
第2実施形態では、第1書き込み配線2の磁気回路6のみが、メモリセル5に対応する位置ごとに分断された構造とされている。これに対し、第4実施形態では、第2書き込み配線3の磁気回路7も同様の構造を有する。
【0092】
図26に示すように、磁気回路7は、バリアメタル9の側面および上面であって、第1書き込み配線2またはメモリセル5の上部に対応する位置に設けられる。その他の構造は、第2実施形態と同様である。
【0093】
第4実施形態によれば、第2書き込み配線3についても、第2実施形態で述べたのと同様の効果を得られる。
【0094】
なお、第3実施形態で述べたように、第2書き込み配線3の磁気回路7のみが、メモリセル5に対応する位置ごとに分断された構造とすることも可能である。この場合、図3(a)に対応する方向の断面図は、図25のようになる。
【0095】
(第5実施形態)
第1実施形態では、選択トランジスタ型の磁気記憶装置を示した。これに対し、第5実施形態は、いわゆるクロスポイント型の磁気記憶装置に本発明を適用した例である。
【0096】
図27は、本発明の第5実施形態に係る磁気記憶装置を概略的に示す平面図である。図28(a)、(b)は、図27のXXVIIIA−XXVIIIA線、XXVIIIB−XXVIIIB線に沿った構造を概略的に示す断面図である。
【0097】
図27、図28(a)、(b)に示すように、基板11上の層間絶縁膜61内に第1書き込み配線2が設けられる。第1書き込み配線2の周囲には、バリアメタル8、磁気回路6が設けられる。磁気回路6は、第1実施形態と同様に、第2書き込み配線3またはメモリセル5の相互間にノッチ形状に除去された部分を有する。
【0098】
第1書き込み配線2上には、非磁性材料による接続層62、メモリセル5が設けられる。
【0099】
メモリセル5の上には、第2書き込み配線3が設けられる。第2書き込み配線2の周囲には、バリアメタル9、磁気回路7が設けられる。磁気回路7は、第3実施形態と同様に、第1書き込み配線2またはメモリセル5の相互間にノッチ形状に除去された部分を有する。
【0100】
クロスポイント型の磁気記憶装置では、第1書き込み配線2と第2書き込み配線3とは電気的に接続されている。第2書き込み配線3は、メモリセル5に磁界を与える機能に加え、情報の読み出すための配線としての機能を有する。
【0101】
なお、クロスポイント型の磁気記憶回路においては、書き込み時に生じる書き込み配線間の電位差に注意が必要である。すなわち、メモリセルに情報を書き込む際、流す書き込み電流により第1書き込み配線2と第2書き込み配線3との間に高電圧が発生する場合がある。クロスポイント型の磁気記憶回路では、上記したように第1書き込み配線2と第2書き込み配線3とが電気的に接続されているため、該高電圧によりトンネルバリア層が絶縁破壊される恐れがある。そこで、例えば、メモリセル5に直列に整流作用を持つ素子を接続する等、行うことができる。または回路的な工夫によりメモリセルに高電圧が印加されること避ける等の手段を用いることもできる。
【0102】
第5実施形態によれば、第1および第3実施形態と同様の効果を得ることができる。
【0103】
(第6実施形態)
図29(a)、(b)は、本発明の第6実施形態に係る磁気記憶装置を概略的に示す平面図である。図29(b)は、第6実施形態の変形例であり、後述する。図30(a)、(b)は図29のXXXA−XXXA線、XXXB−XXXB線に沿った構造をそれぞれ概略的に示す断面図である。
【0104】
図29(a)、図30(a)、(b)に示すように、第1書き込み配線2の両側面および下面に延在するように、バリアメタル8を介して磁気回路6が設けられる。第1書き込み配線2の上には、接続層62を介してメモリセル5が設けられる。メモリセル5は、磁気回路6の幅より大きい幅を有する。メモリセル5の大きさは、例えば以下の様に決定される。
【0105】
例えば、0.1μmルールの場合、磁気回路6および7の幅はほぼ第1書き込み配線および第2書き込み配線7の幅に等しく、約0.1μmである。この場合の合わせ精度の保証範囲は、その20%程度と予想され、±0.020μmが期待される。この数値と、メモリセル5の大きさのばらつきが±10%程度であることを考慮して、メモリセル5の幅が以下のように決定される。すなわち、メモリセル5の幅を、磁気回路6の幅の160%程度とすることが好ましい。より詳しくは、メモリセル5の大きさは磁気回路6の幅の120%〜280%、好ましくは150%〜180%とすることができる。さらに好ましくは、磁気回路6の幅の160%、すなわち本実施形態の例では、0.16μm程度である。その他の構造については、第5実施形態と同様である。
【0106】
上記構造とすることにより、メモリセル5と磁気回路6との距離は、垂直方向(図30(a)の上下方向)の距離d3となる。この距離d3は、接続層62の膜厚により規定される。半導体装置を製造するに当たり、垂直方向での距離の制御精度は、リソグラフィー工程の際の制御精度ではなく、堆積される層の膜厚およびエッチング深さにより決定されるため、水平方向(図30(a)の左右方向)の制御制度よりも高い。このため、各メモリセル5と磁気回路6との距離は、比較的高精度でd3とすることができる。したがって、多少の寸法ばらつきや合わせずれ等に影響されることなく、従来例に比べて加工ばらつきを抑えることが容易になる.
第6実施形態では、メモリセル5は、第1書き込み配線2の磁気回路6の幅より大きい幅を有する。このため、メモリセル5と磁気回路6との距離は、接続層62の膜厚により規定され、ほぼ一定となる。このため、磁気回路6により書き込み電流の値を低減しつつ、メモリセル5と磁気回路6との距離のばらつきにより書き込み電流値がメモリセルによってばらつくことを回避できる。
【0107】
また、図29(b)に示すように、メモリセル5の長さ(第1方向に沿った長さ)が第2書き込み配線3の幅(磁気回路7の幅)より大きい幅を有するようにすることももちろん可能である。
【0108】
(第7実施形態)
第6実施形態では、メモリセル5の全体が、磁気回路6より大きい幅を有する。これに対し、第7実施形態では、メモリセル5を構成する層の一部のみが、磁気回路6より大きい幅を有する。
【0109】
図31は、本発明の第7実施形態に係る磁気記憶装置を概略的に示す平面図である。図32(a)、(b)は図31のXXXIIA−XXXIIA線、XXXIIB−XXXIIB線に沿った構造をそれぞれ概略的に示す断面図である。
【0110】
図31、図32(a)、(b)に示すように、第1書き込み配線2の上に非磁性金属材料からなる接続層71、およびメモリセル5の記録層104が順に設けられる。接続層71および記録層104は、それぞれ、磁気回路6の幅より大きい幅を有する。接続層71および記録層104は、例えば第5実施形態のメモリセル5と同様の幅を有する。
【0111】
記録層104の上には、トンネルバリア層103、固着層102、非磁性金属材料からなる接続層72が設けられる。トンネルバリア層103、固着層102、接続層72の幅は、接続層71および記録層104より小さく、例えば第1書き込み配線2と同程度である。その他の構造については、第6実施形態と同様である。
【0112】
次に、図33、図34を参照して図31、図32(a)、(b)に示す磁気記憶装置の製造方法を説明する。図33、図34は、図32(a)に対応する断面図である。
【0113】
図33に示すように、層間絶縁膜61内に、磁気回路6、バリアメタル8、第1書き込み配線2が形成される。次に、層間絶縁膜61上の全面に、磁気回路6、バリアメタル8、第1書き込み配線2が形成される。次に、接続層71、記録層104、トンネルバリア層103、固着層102、接続層72の材料膜が順次、堆積される。次に、これらの材料膜が長方形状にパターニングされる。この長方形状は、平面において第1書き込み配線2と直交する方向が長手方向であって、且つ磁気回路6の端部より延出する端部を有する。
【0114】
次に、図34に示すように、接続層72上に、例えば幅が第1書き込み配線2と同程度の直線状のマスク材73が形成される。次に、このマスク材73をマスクとして接続層72、固着層102、トンネルバリア層103がエッチングされる。この結果、第1書き込み配線2と同程度の幅を有する、接続層72、固着層102、トンネルバリア層103が形成される。この際、記録層104および接続層42はエッチングされない。
【0115】
接続層72、固着層102、トンネルバリア層103をエッチングする際の短辺方向は、レジストの幅方向(図34の左右方向)に対応する。このため、この方向においてエッチングの制御性が良好となり、接続層72、固着層102、トンネルバリア層103の大きさはメモリセル5ごとに高精度で制御される
この後、図32(a)、(b)に示すように、メモリセル5、接続層71、73相互間が層間絶縁膜により埋め込まれる。次に、バリアメタル9、第2書き込み配線3が順次形成される。
【0116】
次に、第7実施形態の効果について説明する。
【0117】
上記したように、情報の読み出しの際、磁気抵抗効果を用いる。上記構造の磁気記憶装置54では、記録層104のうち、磁気抵抗効果に寄与するのは、固着層102およびトンネルバリア層103の大きさに対応する部分である。
【0118】
第7実施形態では、メモリセル5のうち、記録層104のみが、磁気回路6より大きい幅を有する。記録層104をこのような構造とすることにより、第6実施形態と同様の効果を得られる。
【0119】
また、第7実施形態では、トンネルバリア層および固着層102の幅(図34の左右方向)は、直線状のマスク材の幅により規定される。このため、トンネルバリア層および固着層102の大きさが、記録層104に比べてメモリセル5ごとにばらつくことを回避できる。したがって、抵抗値がメモリセル5ごとにばらつくことを回避でき、読み出しのマージンを広く保つことができる。
【0120】
(第8実施形態)
図35は、本発明の第8実施形態に係る磁気記憶装置を概略的に示す平面図である。図36(a)、(b)は図35のXXXVIA−XXXVIA線、XXXVIB−XXXVIB線に沿った構造をそれぞれ概略的に示す断面図である。
【0121】
図35、図36(a)、(b)に示すように、第1書き込み配線2と第2書き込み配線3との間には、順に積層された接続層71、メモリセル5、接続層72が設けられる。接続層71、メモリセル5、接続層72は、図35に示すように、平面において第1書き込み配線2および第2書き込み配線3の延在する方向と異なる方向に沿って設けられる。この方向は、例えば書き込み配線2および3により発生する合成磁界の方向と同一とすることができる。例えば、書き込み配線2および3のそれぞれに対して、例えば45°とすることができる。さらに、接続層71、メモリセル5、接続層72の端部は、磁気回路6および7の端部より突出する。
【0122】
第8実施形態では、メモリセル5の端部が、磁気回路6および7の端部より突出している。このため、メモリセル5と磁気回路6および7との距離は、第6実施形態と同様に接続層71および72の膜厚により規定される。したがって、第6実施形態と同様の効果を得られる。
【0123】
さらに、第8実施形態では、メモリセル5が、第1書き込み配線2および第2書き込み配線3に対して斜めの方向に沿って設けられる。以下、このような構造により得られる効果について説明する。
【0124】
先ず、従来は、メモリセル5は長辺方向が第1書き込み配線2に沿うように配置される。そして、メモリセル5に情報を書き込む際、選択メモリセルの位置を通る書き込み配線2および3により2つの磁界を発生させる。これらの磁界により、メモリセル5の斜め方向に沿った合成磁界が発生し、この合成磁界により記録層104の磁化方向を反転させる。
【0125】
これに対し、図35、図36(a)、(b)に示す構造とすることにより、書き込み配線2および3により発生した磁界は、磁性体であるメモリセル5と磁気回路6、7との最近接部を主に経由することとなる。したがって、発生磁界は、共に、メモリセル5の近傍ではメモリセル5の長辺方向に沿って形成される。この結果、同方向に向かう2つの磁界により情報の書き込みが行われる。すなわち、従来のように2つの磁界の合成により、メモリセルの斜め方向に磁界を発生させる手法と異なる。このため、所望のメモリセル5のみに磁界を発生させることが容易となる。したがって、隣接するメモリセルへの誤書き込みを防止することが可能となり、また情報の保持特性を高めることも可能となる。
【0126】
なお、第8実施形態では、メモリセル5に「0」を書き込むか「1」を書き込むかによって、書き込み配線2および3に流す電流の向きを、共に変更する必要がある。
【0127】
(第9実施形態)
図37は、本発明の第9実施形態に係る磁気記憶装置を概略的に示す平面図である。図38(a)、(b)は図37のXXXVIIIA−XXXVIIIA線、XXXVIIIB−XXXVIIIB線に沿った構造をそれぞれ概略的に示す断面図である。図39(a)、(b)は、図37のXXXIXA−XXXIXA線、XXXIXB−XXXIXB線に沿った構造をそれぞれ概略的に示す断面図である。
【0128】
図38(a)において、第2書き込み配線3の手前の面に設けられた磁気回路7は、一点鎖線で示している。一方、図38(b)において、第2書き込み配線3の奥の面に設けられた磁気回路7は、破線で示している。同様に、図39(a)、(b)において、第1書き込み配線2の手前および奥の面に設けられた磁気回路6は、それぞれ一点鎖線および破線により示している。
【0129】
図37、図38(a)、(b)図39(a)、(b)に示すように、メモリセル5は、第8実施形態と同様に、平面において第1書き込み配線2および第2書き込み配線3の延在する方向と異なる方向に沿って設けられる。この方向は、第8実施形態と同様に決定される。また、メモリセル5の端部は磁気回路6および7に対応する位置まで到達する。
【0130】
第1書き込み配線2の磁気回路6は、第1書き込み配線2の両側面において、メモリセル5の端部が位置する部分以外は、例えば第1実施形態と同様に、ノッチ形状に除去されている。
【0131】
第2書き込み配線3の磁気回路7は、第2書き込み配線3の両側面において、メモリセル5の端部が位置する部分以外は、例えば第3実施形態と同様に、ノッチ形状に除去されている。その他の構造は、第1実施形態と同様である。
【0132】
第9実施形態によれば、第8実施形態と第1実施形態と同様の効果を得られる。
【0133】
各実施形態において、選択トランジスタ型またはクロスポイント型のいずれか一方についてのみ説明した。しかし、もう一方の型を各実施形態に適用することが可能である。
【0134】
また、各実施形態において、第1書き込み配線2が第2書き込み配線3の下側を通る構造について説明した。しかし、第2書き込み配線3が第1書き込み配線2の下側を通る構造とすることも可能である。
【0135】
また、各実施形態において、各配線がバリアメタル8、9、22、24を有する構造を示した。しかしながら、これらは、本発明の各実施形態の作用効果を得るために必須のものではない。すなわち、各実施形態の作用効果を得るという点では、これらバリアメタルを設けても、設けなくても構わない。さらに、磁気回路6、7の外周にさらなるバリアメタル(第2バリアメタル)を設けても構わない。
【0136】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0137】
【発明の効果】
以上、詳述したように本発明によれば、磁気回路により書き込み電流の値を低減しつつ、書き込み電流の値がメモリセルによってばらつくことを回避可能な磁気記憶装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る磁気記憶装置を概略的に示す平面図。
【図2】図1の磁気記憶装置を概略的に示す断面図。
【図3】図1の磁気記憶装置を概略的に示す断面図。
【図4】メモリセルの構造の一例を概略的に示す断面図。
【図5】メモリセルの構造の一例を概略的に示す断面図。
【図6】メモリセルの構造の一例を概略的に示す断面図。
【図7】メモリセルの構造の一例を概略的に示す断面図。
【図8】メモリセルの構造の一例を概略的に示す断面図。
【図9】メモリセルの構造の一例を概略的に示す断面図。
【図10】図1の磁気記憶装置の製造工程を概略的に示す断面図。
【図11】図10に続く工程を概略的に示す断面図。
【図12】図11に続く工程を概略的に示す断面図。
【図13】図12に続く工程を概略的に示す断面図。
【図14】図13に続く工程を概略的に示す断面図。
【図15】図14に続く工程を概略的に示す断面図。
【図16】本発明の第2実施形態に係る磁気記憶装置を概略的に示す平面図。
【図17】図16の磁気記憶装置を概略的に示す斜視図。
【図18】図16の磁気記憶装置の製造工程を概略的に示す斜視図。
【図19】図18に続く工程を概略的に示す斜視図。
【図20】本発明の第3実施形態に係る磁気記憶装置を概略的に示す平面図。
【図21】図20の磁気記憶装置を概略的に示す斜視図。
【図22】図21に続く工程を概略的に示す斜視図。
【図23】図22に続く工程を概略的に示す斜視図。
【図24】図23に続く工程を概略的に示す斜視図。
【図25】本発明の第3実施形態の変形例に係る磁気記憶装置を概略的に示す断面図。
【図26】本発明の第4実施形態に係る磁気記憶装置を概略的に示す断面図。
【図27】本発明の第5実施形態に係る磁気記憶装置を概略的に示す平面図。
【図28】図27の磁気記憶装置を概略的に示す断面図。
【図29】本発明の第6実施形態に係る磁気記憶装置を概略的に示す平面図。
【図30】図29の磁気記憶装置を概略的に示す断面図。
【図31】本発明の第7実施形態に係る磁気記憶装置を概略的に示す平面図。
【図32】図31の磁気記憶装置を概略的に示す断面図。
【図33】図31の磁気記憶装置の製造工程を概略的に示す断面図。
【図34】図33に続く工程を概略的に示す断面図。
【図35】本発明の第8実施形態に係る磁気記憶装置を概略的に示す平面図。
【図36】図35の磁気記憶装置を概略的に示す断面図。
【図37】本発明の第9実施形態に係る磁気記憶装置を概略的に示す平面図。
【図38】図37の磁気記憶装置を概略的に示す断面図。
【図39】図37の磁気記憶装置を概略的に示す断面図。
【図40】典型的な磁気記憶装置を概略的に示す図。
【図41】磁気回路を有する書き込み配線を概略的に示す図。
【図42】従来の磁気記憶装置の問題点を説明するための図。
【図43】従来の磁気記憶装置の問題点を説明するための図。
【図44】1つの書き込み配線を用いた磁気記憶装置を概略的に示す回路図。
【符号の説明】
1…磁気記憶装置、
2…第1書き込み配線、
3…第2書き込み配線、
5…メモリセル、
6、7…磁気回路、
8、9…バリアメタル、
11…半導体基板、
Q…トランジスタ。
Claims (20)
- 第1方向に沿って相互に離間して配設された、情報を記録する第1、第2磁気抵抗素子と、
前記第1方向に沿って配設された、前記第1、第2磁気抵抗素子に磁界を印加するための第1配線と、
前記第1配線の前記第1、第2磁気抵抗素子と面する面と反対の面上に連続的に配設され、前記第1配線の側面上に配設され、前記第1配線の側面上に配設された部分の前記第1、第2磁気抵抗素子の間に前記第1配線の側面の一部を露出する切り欠き部を有する、第1磁気回路と、
を具備することを特徴とする磁気記憶装置。 - 前記第1磁気回路の前記切欠き部の深さが、前記第1磁気回路と前記第1磁気抵抗素子との間の距離と、前記第1磁気回路と前記第2磁気抵抗素子との間の距離と、のうち短い方の半分以上であることを特徴とする請求項1に記載の磁気記憶装置。
- 前記第1方向と異なる第2方向に沿って前記第1磁気抵抗素子と離間して配設された、情報を記録する第3磁気抵抗素子と、
前記第2方向に沿って配設された前記第1、第3磁気抵抗素子に磁界を印加するための第2配線と、
をさらに具備することを特徴とする請求項1または2に記載の磁気記憶装置。 - 前記第1乃至第3磁気抵抗素子の磁化容易軸方向が、前記第2方向に沿って配設されたことを特徴とする請求項3に記載の磁気記憶装置。
- 前記第2配線の側面に延在し、且つ前記第1、第3磁気抵抗素子の間に切り欠き部を有する、第2磁気回路をさらに具備することを特徴とする請求項3または4に記載の磁気記憶装置。
- 前記第2磁気回路の前記切欠き部の深さが、前記第2磁気回路と前記第1磁気抵抗素子との間の距離と、前記第2磁気回路と前記第3磁気抵抗素子との間の距離と、のうち短い方の半分以上であることを特徴とする請求項5に記載の磁気記憶装置。
- 長手方向が第1方向に沿い、磁化方向が可変の第1磁性層と、前記第1磁性層と面する非磁性層と、前記非磁性層の前記第1磁性層と反対側の面と面し且つ磁化方向が固定された第2磁性層と、を具備する第1磁気抵抗素子と、
前記第1磁性層と接する導電層と、
前記導電層の前記第1磁性層と反対の面と接し、前記第1方向と交わる第2方向に沿って配設された、前記第1磁気抵抗素子に磁界を印加するための第1配線と、
前記第1配線の側面に延在する第1磁気回路と、
を具備し、
前記第1磁性層の前記第1方向に沿った長さが前記第1磁気回路の前記第1方向に沿った長さよりも大きく、
前記非磁性層の前記第1方向に沿った長さと前記第2磁性層の前記第1方向に沿った長さとが前記第1磁性層の前記第1方向に沿った長さよりも小さい、
ことを特徴とする磁気記憶装置。 - 前記第1方向と異なる第2方向に沿って配設された、前記第1磁気抵抗素子に磁界を印加するための第2配線をさらに具備することを特徴とする請求項7に記載の磁気記憶装置。
- 前記磁気記憶装置が、前記第2配線の側面に延在する第2磁気回路をさらに具備し、
前記第1磁気抵抗素子の端部が前記第2磁気回路の端部より延出することを特徴とする請求項8に記載の磁気記憶装置。 - 第1方向において相互に離間して配設された、情報を記録する第1、第2磁気抵抗素子と、
前記第1方向と異なる第2方向において前記第1磁気抵抗素子と離間して配設された、情報を記録する第3磁気抵抗素子と、
前記第1方向に沿って配設された、前記第1、第2磁気抵抗素子に磁界を印加するための第1配線と、
前記第2方向に沿って配設された、前記第1、第3磁気抵抗素子に磁界を印加するための第2配線と、
前記第1配線の側面に延在し、且つ前記第1、第2磁気抵抗素子のそれぞれの端部の間に切り欠き部を有する、第1磁気回路と、
前記第2配線の側面に延在し、且つ前記第1、第3磁気抵抗素子のそれぞれの端部の間に切り欠き部を有する、第2磁気回路と、
を具備し、
前記第1、第2、第3磁気抵抗素子は、前記第1、第2、第3磁気抵抗素子の磁化容易軸が前記第1、第2方向と異なる第3方向に沿うように配設されることを特徴とする磁気記憶装置。 - 前記第1磁気抵抗素子が、
磁化方向が固定された第1磁性層と、
前記第1磁性層と面する非磁性層と、
前記非磁性層の前記第1磁性層と反対側の面と面する、情報を記録する第2磁性層と、
を具備することを特徴とする請求項1乃至6、10のいずれか1項に記載の磁気記憶装置。 - 前記第1磁気抵抗素子が、
磁化方向が固定された第1磁性層と、
前記第1磁性層と面する第1非磁性層と、
前記第1非磁性層の前記第1磁性層と反対側の面と面する、情報を記録する第2磁性層と、
前記第2磁性層の前記第1非磁性層と反対側の面と面する、第2非磁性層と、
前記第2非磁性層の前記第2磁性層と反対側の面と面する、磁化方向が固定された第3磁性層と、
を具備することを特徴とする請求項1乃至6、10のいずれか1項に記載の磁気記憶装置。 - 前記第1配線が、前記第1磁気抵抗素子と電気的に接続され、且つ前記第1磁気抵抗素子からの情報を読み出すための配線としての機能をさらに具備することを特徴とする請求項1乃至12のいずれか1項に記載の磁気記憶装置。
- 前記第1磁気抵抗素子と接続された、前記第1磁気抵抗素子を選択するためのトランジスタをさらに具備することを特徴とする請求項1乃至12のいずれか1項に記載の磁気記憶装置。
- 第1方向に沿って第1配線を形成し、
前記第1配線の側面上に第1磁気回路を形成し、
前記第1配線の上方に、相互に離間する第1、第2磁気抵抗素子を形成し、
前記第1、第2磁気抵抗素子をそれぞれ覆う第1、第2マスク材を形成し、
前記第1、第2マスク材をマスクとして前記第1磁気回路の一部を除去することにより、前記第1磁気回路の前記第1、第2マスク材の間に切り欠き部を形成する、
ことを具備すること特徴とする磁気記憶装置の製造方法。 - 前記第1磁気回路の一部を除去することは、ウェットエッチングにより行われることを特徴とする請求項15に記載の磁気記憶装置の製造方法。
- 前記第1磁気抵抗素子の上方を通り且つ前記第1方向と異なる第2方向に沿って第2配線を形成し、
前記第2配線の側面上に、前記第2配線の前記側面の下部において前記第2配線に沿って延びる直線部と、前記直線部から上方に向い且つ前記第2配線の上面より低い高さを有する複数の突出部と、を有する第2絶縁膜を形成し、
前記第2配線の露出された部分上に第2磁気回路を形成する、
ことをさらに具備することを特徴とする請求項15に記載の磁気記憶装置の製造方法。 - 前記第2磁気回路は、メッキ法により前記第2磁気回路の材料を前記第2配線の露出された部分に堆積することにより形成されることを特徴とする請求項17に記載の磁気記憶装置の製造方法。
- 第1方向に沿って第1配線を形成し、
前記第1配線の側面上に第1磁気回路を形成し、
前記第1磁気回路および前記第1配線の上方に、第1磁性層、非磁性層、第2磁性層の材料膜を堆積し、
前記第1磁性層、非磁性層、第2磁性層を、前記第1方向と異なる方向に延在し且つこの方向において前記第1磁気回路の端部より延出するようにエッチングし、
前記第2磁性層の上に、前記第1方向に延在する実質的に直線形状のマスク材を形成し、
前記マスク材をマスクとして前記第2磁性層をエッチングし、
前記第2磁性層上に、前記第1方向と異なる方向に沿って第2配線を形成する、
ことを具備することを特徴とする磁気記憶装置の製造方法。 - 前記第1磁性層、非磁性層、第2磁性層の延在する方向と、前記第2配線が延在する方向とは、実質的に同一の方向であることを特徴とする請求項19に記載の磁気記憶装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002321758A JP3935049B2 (ja) | 2002-11-05 | 2002-11-05 | 磁気記憶装置及びその製造方法 |
US10/359,151 US6882564B2 (en) | 2002-11-05 | 2003-02-06 | Magnetic memory device having magnetic circuit and method of manufacture thereof |
KR1020030077518A KR20040040364A (ko) | 2002-11-05 | 2003-11-04 | 자기 기억 장치 및 그 제조 방법 |
CNB200310114148XA CN100390897C (zh) | 2002-11-05 | 2003-11-05 | 磁存储装置及其制造方法 |
TW092130924A TWI294158B (en) | 2002-11-05 | 2003-11-05 | Magnetic memory device having magnetic circuit and method of manufacture thereof |
US11/088,919 US7122385B2 (en) | 2002-11-05 | 2005-03-25 | Magnetic memory device having magnetic circuit and method of manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002321758A JP3935049B2 (ja) | 2002-11-05 | 2002-11-05 | 磁気記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004158578A JP2004158578A (ja) | 2004-06-03 |
JP3935049B2 true JP3935049B2 (ja) | 2007-06-20 |
Family
ID=32171319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002321758A Expired - Fee Related JP3935049B2 (ja) | 2002-11-05 | 2002-11-05 | 磁気記憶装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6882564B2 (ja) |
JP (1) | JP3935049B2 (ja) |
KR (1) | KR20040040364A (ja) |
CN (1) | CN100390897C (ja) |
TW (1) | TWI294158B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6807087B2 (en) * | 2002-08-30 | 2004-10-19 | Micron Technology, Inc. | Write current shunting compensation |
WO2005117118A1 (ja) | 2004-05-25 | 2005-12-08 | Renesas Technology Corp. | 半導体装置 |
US7105445B2 (en) * | 2005-01-14 | 2006-09-12 | International Business Machines Corporation | Interconnect structures with encasing cap and methods of making thereof |
JP5445970B2 (ja) * | 2008-04-02 | 2014-03-19 | 日本電気株式会社 | 磁気抵抗効果素子及び磁気ランダムアクセスメモリ |
EP2597692A1 (en) * | 2011-11-22 | 2013-05-29 | Crocus Technology S.A. | Self-referenced MRAM cell with optimized reliability |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6256224B1 (en) * | 2000-05-03 | 2001-07-03 | Hewlett-Packard Co | Write circuit for large MRAM arrays |
US5956267A (en) | 1997-12-18 | 1999-09-21 | Honeywell Inc | Self-aligned wordline keeper and method of manufacture therefor |
US6104633A (en) * | 1998-02-10 | 2000-08-15 | International Business Machines Corporation | Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices |
DE19836567C2 (de) | 1998-08-12 | 2000-12-07 | Siemens Ag | Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung |
US5940319A (en) | 1998-08-31 | 1999-08-17 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
US6165803A (en) * | 1999-05-17 | 2000-12-26 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
JP3589346B2 (ja) * | 1999-06-17 | 2004-11-17 | 松下電器産業株式会社 | 磁気抵抗効果素子および磁気抵抗効果記憶素子 |
US6211090B1 (en) * | 2000-03-21 | 2001-04-03 | Motorola, Inc. | Method of fabricating flux concentrating layer for use with magnetoresistive random access memories |
DE10032271C2 (de) * | 2000-07-03 | 2002-08-01 | Infineon Technologies Ag | MRAM-Anordnung |
DE10041378C1 (de) * | 2000-08-23 | 2002-05-16 | Infineon Technologies Ag | MRAM-Anordnung |
JP3920565B2 (ja) * | 2000-12-26 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
US6780652B2 (en) * | 2001-03-15 | 2004-08-24 | Micron Technology, Inc. | Self-aligned MRAM contact and method of fabrication |
JP4405103B2 (ja) * | 2001-04-20 | 2010-01-27 | 株式会社東芝 | 半導体記憶装置 |
TW569442B (en) * | 2001-12-18 | 2004-01-01 | Toshiba Corp | Magnetic memory device having magnetic shield layer, and manufacturing method thereof |
US6743641B2 (en) * | 2001-12-20 | 2004-06-01 | Micron Technology, Inc. | Method of improving surface planarity prior to MRAM bit material deposition |
EP1321941B1 (en) * | 2001-12-21 | 2005-08-17 | Kabushiki Kaisha Toshiba | Magnetic random access memory with stacked memory cells |
JP4157707B2 (ja) * | 2002-01-16 | 2008-10-01 | 株式会社東芝 | 磁気メモリ |
US6812040B2 (en) * | 2002-03-12 | 2004-11-02 | Freescale Semiconductor, Inc. | Method of fabricating a self-aligned via contact for a magnetic memory element |
US6783994B2 (en) * | 2002-04-26 | 2004-08-31 | Freescale Semiconductor, Inc. | Method of fabricating a self-aligned magnetic tunneling junction and via contact |
US6846683B2 (en) * | 2002-05-10 | 2005-01-25 | Infineon Technologies Ag | Method of forming surface-smoothing layer for semiconductor devices with magnetic material layers |
US6806523B2 (en) * | 2002-07-15 | 2004-10-19 | Micron Technology, Inc. | Magnetoresistive memory devices |
US6770491B2 (en) * | 2002-08-07 | 2004-08-03 | Micron Technology, Inc. | Magnetoresistive memory and method of manufacturing the same |
US6785159B2 (en) * | 2002-08-29 | 2004-08-31 | Micron Technology, Inc. | Combination etch stop and in situ resistor in a magnetoresistive memory and methods for fabricating same |
JP3866641B2 (ja) * | 2002-09-24 | 2007-01-10 | 株式会社東芝 | 磁気記憶装置およびその製造方法 |
US6740947B1 (en) * | 2002-11-13 | 2004-05-25 | Hewlett-Packard Development Company, L.P. | MRAM with asymmetric cladded conductor |
-
2002
- 2002-11-05 JP JP2002321758A patent/JP3935049B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-06 US US10/359,151 patent/US6882564B2/en not_active Expired - Fee Related
- 2003-11-04 KR KR1020030077518A patent/KR20040040364A/ko not_active Application Discontinuation
- 2003-11-05 CN CNB200310114148XA patent/CN100390897C/zh not_active Expired - Fee Related
- 2003-11-05 TW TW092130924A patent/TWI294158B/zh not_active IP Right Cessation
-
2005
- 2005-03-25 US US11/088,919 patent/US7122385B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6882564B2 (en) | 2005-04-19 |
KR20040040364A (ko) | 2004-05-12 |
CN100390897C (zh) | 2008-05-28 |
CN1499518A (zh) | 2004-05-26 |
TWI294158B (en) | 2008-03-01 |
TW200411808A (en) | 2004-07-01 |
US7122385B2 (en) | 2006-10-17 |
US20040085809A1 (en) | 2004-05-06 |
JP2004158578A (ja) | 2004-06-03 |
US20050162906A1 (en) | 2005-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3906139B2 (ja) | 磁気ランダムアクセスメモリ | |
JP3866641B2 (ja) | 磁気記憶装置およびその製造方法 | |
JP4309075B2 (ja) | 磁気記憶装置 | |
JP4405103B2 (ja) | 半導体記憶装置 | |
JP3866567B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP5451977B2 (ja) | 磁気トンネル接合素子およびその形成方法、磁気ランダムアクセスメモリ | |
US8362581B2 (en) | Magnetic memory element and magnetic memory device | |
US11257862B2 (en) | MRAM having spin hall effect writing and method of making the same | |
US20110076784A1 (en) | Fabrication of Magnetic Element Arrays | |
JP2004179183A (ja) | 磁気抵抗効果素子および磁気メモリ | |
JP2004128430A (ja) | 磁気記憶装置及びその製造方法 | |
US20160260772A1 (en) | Semiconductor device and method of manufacturing same | |
CN108780780B (zh) | 非易失性存储器装置和制造非易失性存储器装置的方法 | |
JP2008211008A (ja) | 磁気抵抗効果素子及び磁気メモリ装置 | |
JP2008066606A (ja) | スピンメモリ及びスピンfet | |
KR100550484B1 (ko) | 자기 기억 장치의 제조 방법 | |
JP5686626B2 (ja) | 磁気メモリ及びその製造方法 | |
WO2019077661A1 (ja) | トンネル磁気抵抗効果素子、磁気メモリ、内蔵型メモリ、及びトンネル磁気抵抗効果素子を作製する方法 | |
US20060131629A1 (en) | Magnetic random access memory having magnetoresistive element with nonmagnetic metal layer | |
JP2002319663A (ja) | 半導体記憶装置及びその製造方法 | |
JP6658982B2 (ja) | トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ | |
US7122385B2 (en) | Magnetic memory device having magnetic circuit and method of manufacture thereof | |
US7683446B2 (en) | Magnetic memory using spin injection flux reversal | |
JP2008218736A (ja) | 磁気記憶装置 | |
JP2009146995A (ja) | 磁気記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070316 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |