JP2002319663A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＴＭＲ素子の表面加工の自由度を向上し、セ
ル面積の微細化を図り、さらに書き込み配線とＴＭＲ素
子間の距離の制御を可能とする。 【解決手段】 ＴＭＲ素子２３は縦型に配置されてお
り、すなわち、ＴＭＲ素子２３を構成する磁気記録層２
４、磁化固着層２５及びトンネル絶縁膜１９は、半導体
基板に対して垂直方向に形成されている。また、ＴＭＲ
素子２３及びコンタクト２９は、書き込みワード線１３
と平行方向に複数のセルにまたがって繋がっている。
ル面積の微細化を図り、さらに書き込み配線とＴＭＲ素
子間の距離の制御を可能とする。 【解決手段】 ＴＭＲ素子２３は縦型に配置されてお
り、すなわち、ＴＭＲ素子２３を構成する磁気記録層２
４、磁化固着層２５及びトンネル絶縁膜１９は、半導体
基板に対して垂直方向に形成されている。また、ＴＭＲ
素子２３及びコンタクト２９は、書き込みワード線１３
と平行方向に複数のセルにまたがって繋がっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に係わり、特にトンネル磁気抵抗（ＴＭ
Ｒ：Tunneling Magneto Resistive）素子を記憶素子と
して用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random
Access Memory）及びその製造方法に関する。
びその製造方法に係わり、特にトンネル磁気抵抗（ＴＭ
Ｒ：Tunneling Magneto Resistive）素子を記憶素子と
して用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random
Access Memory）及びその製造方法に関する。
【０００２】
【従来の技術】近年、情報記憶素子として、トンネル磁
気抵抗効果（Tunneling Magneto Resistive：以下、Ｔ
ＭＲと称す）効果を利用したＭＲＡＭ（Magnetic Rando
m Access Memory）メモリセルが提案されている。この
ＭＲＡＭメモリセルは、例えば、ISSCC2000 Technical
Digest p.128「A 10ns Read and Write Non-Volatile M
emory Array Using a Magnetic Tunnel Junction and F
ET Switch in each セル」に、Roy Scheuerlein et.al
によって開示されている。
気抵抗効果（Tunneling Magneto Resistive：以下、Ｔ
ＭＲと称す）効果を利用したＭＲＡＭ（Magnetic Rando
m Access Memory）メモリセルが提案されている。この
ＭＲＡＭメモリセルは、例えば、ISSCC2000 Technical
Digest p.128「A 10ns Read and Write Non-Volatile M
emory Array Using a Magnetic Tunnel Junction and F
ET Switch in each セル」に、Roy Scheuerlein et.al
によって開示されている。
【０００３】図１４は、従来技術による半導体記憶装置
の平面図を示す。図１５は、図１４の１５−１５線に沿
った半導体記憶装置の断面図を示す。図１６は、従来技
術による半導体記憶装置の磁気記録層の磁化状態を矢印
で示す。
の平面図を示す。図１５は、図１４の１５−１５線に沿
った半導体記憶装置の断面図を示す。図１６は、従来技
術による半導体記憶装置の磁気記録層の磁化状態を矢印
で示す。
【０００４】図１４、図１５に示すように、ビット線１
１と書き込みワード線１３とが互いに直交するように配
置され、このビット線１１と書き込みワード線１３との
交点にＴＭＲ素子２３が配置されている。このＴＭＲ素
子２３の一端はビット線１１に接続され、他端は下部電
極４０及びコンタクト４１を介して読み出しワード線３
０に接続されている。
１と書き込みワード線１３とが互いに直交するように配
置され、このビット線１１と書き込みワード線１３との
交点にＴＭＲ素子２３が配置されている。このＴＭＲ素
子２３の一端はビット線１１に接続され、他端は下部電
極４０及びコンタクト４１を介して読み出しワード線３
０に接続されている。
【０００５】ここで、ＴＭＲ素子２３は、２つの磁性層
と、これら磁性層に挟まれた非磁性層とからなる３層構
造になっている。つまり、ＴＭＲ素子２３は、上部電極
（図示せず）を介してビット線１１に接続する磁気記録
層２４と、下部電極４０に接続する磁化固着層２５と、
これら磁気記録層２４と磁化固着層２５とに挟まれた薄
いトンネル絶縁膜１９とで構成される。
と、これら磁性層に挟まれた非磁性層とからなる３層構
造になっている。つまり、ＴＭＲ素子２３は、上部電極
（図示せず）を介してビット線１１に接続する磁気記録
層２４と、下部電極４０に接続する磁化固着層２５と、
これら磁気記録層２４と磁化固着層２５とに挟まれた薄
いトンネル絶縁膜１９とで構成される。
【０００６】しかしながら、上記従来技術による半導体
記憶装置では、以下に示す問題が生じていた。
記憶装置では、以下に示す問題が生じていた。
【０００７】まず、ＴＭＲ素子２３を構成する磁気記録
層２４、磁化固着層２５及びトンネル絶縁膜１９は、Ｔ
ＭＲ素子２３を搭載する半導体基板（図示せず）に対し
て水平方向に平面で形成されている。したがって、ＴＭ
Ｒ素子２３をパターニングする際、ＴＭＲ素子２３の表
面積はリソグラフィの最小寸法に依存してしまう。すな
わち、ＴＭＲ素子２３の加工の自由度が低かった。
層２４、磁化固着層２５及びトンネル絶縁膜１９は、Ｔ
ＭＲ素子２３を搭載する半導体基板（図示せず）に対し
て水平方向に平面で形成されている。したがって、ＴＭ
Ｒ素子２３をパターニングする際、ＴＭＲ素子２３の表
面積はリソグラフィの最小寸法に依存してしまう。すな
わち、ＴＭＲ素子２３の加工の自由度が低かった。
【０００８】また、図１６に示すように、磁気記録層２
４では、本来全ての磁化方向が一方向に揃っているのが
理想であるが、実際は磁気記録層２４の両端部において
長手方向の磁化ベクトルが回りこむような磁区１００が
発生し、この磁区１００によりいわゆる反磁界が発生す
る。その結果、反磁界が発生した領域は、本来の
“１”、“０”の情報記憶状態に相当するトンネル抵抗
を均一に維持することができなくなる。この問題は、Ｔ
ＭＲ素子２３を微細化するとさらに顕著になる。つま
り、ＴＭＲ素子２３の面積成分（水平方向）の微細化を
図る場合、ＴＭＲ素子２３の表面積を小さくする必要が
ある。すなわち、ＴＭＲ素子２３の表面積を小さくする
にしたがって、ＴＭＲ素子２３の端部に発生した磁区１
００による磁界不安定領域の割合が大きくなる。これに
より、トンネル抵抗の変化量の差を検出し難くなる。ま
た、ＴＭＲ素子２３の微細化は、面積成分に対し膜厚成
分（垂直方向）の微細化が難しい。これらのため、ＴＭ
Ｒ素子２３の面積成分の微細化のみを進めると、スイッ
チングに必要な磁場が大きくなり、磁界発生時の印加電
流が極端に大きくなってしまう。以上のように、ＴＭＲ
素子２３の微細化が困難であるため、セルの微細化も実
現が難しかった。
４では、本来全ての磁化方向が一方向に揃っているのが
理想であるが、実際は磁気記録層２４の両端部において
長手方向の磁化ベクトルが回りこむような磁区１００が
発生し、この磁区１００によりいわゆる反磁界が発生す
る。その結果、反磁界が発生した領域は、本来の
“１”、“０”の情報記憶状態に相当するトンネル抵抗
を均一に維持することができなくなる。この問題は、Ｔ
ＭＲ素子２３を微細化するとさらに顕著になる。つま
り、ＴＭＲ素子２３の面積成分（水平方向）の微細化を
図る場合、ＴＭＲ素子２３の表面積を小さくする必要が
ある。すなわち、ＴＭＲ素子２３の表面積を小さくする
にしたがって、ＴＭＲ素子２３の端部に発生した磁区１
００による磁界不安定領域の割合が大きくなる。これに
より、トンネル抵抗の変化量の差を検出し難くなる。ま
た、ＴＭＲ素子２３の微細化は、面積成分に対し膜厚成
分（垂直方向）の微細化が難しい。これらのため、ＴＭ
Ｒ素子２３の面積成分の微細化のみを進めると、スイッ
チングに必要な磁場が大きくなり、磁界発生時の印加電
流が極端に大きくなってしまう。以上のように、ＴＭＲ
素子２３の微細化が困難であるため、セルの微細化も実
現が難しかった。
【０００９】また、図１５に示すように、従来のセルに
おいて、１つのＴＭＲ素子２３につき、１つのビット線
１１と２つのワード線（書き込みワード線１３、読み出
しワード線３０）が必要である。さらに、ＴＭＲ素子２
３と読み出しワード線３０とを接続するために、下部電
極４０やコンタクト４１などを用いて配線の引き出しが
必要になる。したがって、種々の配線等の存在によっ
て、セルの最小加工寸法は８Ｆ２以上になっており（図
１４参照）、セルの微細化がさらに困難であった。
おいて、１つのＴＭＲ素子２３につき、１つのビット線
１１と２つのワード線（書き込みワード線１３、読み出
しワード線３０）が必要である。さらに、ＴＭＲ素子２
３と読み出しワード線３０とを接続するために、下部電
極４０やコンタクト４１などを用いて配線の引き出しが
必要になる。したがって、種々の配線等の存在によっ
て、セルの最小加工寸法は８Ｆ２以上になっており（図
１４参照）、セルの微細化がさらに困難であった。
【００１０】また、図１５に示すように、書き込みワー
ド線１３とＴＭＲ素子２３との距離Ｘ’は短くするほど
書き込み電流が小さくなり、動作マージンが向上する。
このため、書き込みワード線１３とＴＭＲ素子２３との
距離Ｘ’は短くする必要があるが、書き込みワード線１
３とＴＭＲ素子２３と間の絶縁膜の膜厚１６ａが薄くな
るように制御することはプロセス上非常に困難であっ
た。
ド線１３とＴＭＲ素子２３との距離Ｘ’は短くするほど
書き込み電流が小さくなり、動作マージンが向上する。
このため、書き込みワード線１３とＴＭＲ素子２３との
距離Ｘ’は短くする必要があるが、書き込みワード線１
３とＴＭＲ素子２３と間の絶縁膜の膜厚１６ａが薄くな
るように制御することはプロセス上非常に困難であっ
た。
【００１１】
【発明が解決しようとする課題】以上のように、上記従
来技術による半導体記憶装置では、ＴＭＲ素子２３の表
面加工における自由度が低く、セル面積の微細化が困難
であり、さらに書き込みワード線１３とＴＭＲ素子２３
間の距離Ｘ’の制御が困難であった。
来技術による半導体記憶装置では、ＴＭＲ素子２３の表
面加工における自由度が低く、セル面積の微細化が困難
であり、さらに書き込みワード線１３とＴＭＲ素子２３
間の距離Ｘ’の制御が困難であった。
【００１２】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ＴＭＲ素子の
表面加工の自由度を向上し、セル面積の微細化を図り、
さらに書き込み配線とＴＭＲ素子間の距離の制御が可能
な半導体記憶装置及びその製造方法を提供することにあ
る。
たものであり、その目的とするところは、ＴＭＲ素子の
表面加工の自由度を向上し、セル面積の微細化を図り、
さらに書き込み配線とＴＭＲ素子間の距離の制御が可能
な半導体記憶装置及びその製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１４】本発明の第１の半導体記憶装置は、磁性層
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、半導体
基板の上方に前記トンネル磁気抵抗効果素子が形成さ
れ、前記トンネル磁気抵抗効果素子を構成する前記磁性
層及び前記非磁性層が前記半導体基板に対して垂直方向
に形成されている。
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、半導体
基板の上方に前記トンネル磁気抵抗効果素子が形成さ
れ、前記トンネル磁気抵抗効果素子を構成する前記磁性
層及び前記非磁性層が前記半導体基板に対して垂直方向
に形成されている。
【００１５】本発明の第２の半導体記憶装置は、磁性層
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、半導体
基板の上方に形成された配線と、前記配線間に前記配線
と離間して形成された前記トンネル磁気抵抗効果素子と
を具備し、前記トンネル磁気抵抗効果素子を構成する前
記磁性層及び前記非磁性層が前記半導体基板に対して垂
直方向に形成されている。
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、半導体
基板の上方に形成された配線と、前記配線間に前記配線
と離間して形成された前記トンネル磁気抵抗効果素子と
を具備し、前記トンネル磁気抵抗効果素子を構成する前
記磁性層及び前記非磁性層が前記半導体基板に対して垂
直方向に形成されている。
【００１６】本発明の第３の半導体記憶装置は、磁性層
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、半導体
基板の上方に、第１のスペースとこの第１のスペースよ
り狭い幅の第２のスペースとを交互に設けて形成された
複数の配線と、前記第１のスペースに前記配線と離間し
て形成された２つの前記トンネル磁気抵抗効果素子とを
具備し、前記トンネル磁気抵抗効果素子を構成する前記
磁性層及び前記非磁性層が前記半導体基板に対して垂直
方向に形成されている。
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、半導体
基板の上方に、第１のスペースとこの第１のスペースよ
り狭い幅の第２のスペースとを交互に設けて形成された
複数の配線と、前記第１のスペースに前記配線と離間し
て形成された２つの前記トンネル磁気抵抗効果素子とを
具備し、前記トンネル磁気抵抗効果素子を構成する前記
磁性層及び前記非磁性層が前記半導体基板に対して垂直
方向に形成されている。
【００１７】本発明の第４の半導体記憶装置は、磁性層
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、複数の
前記トンネル磁気抵抗効果素子が、半導体基板の上方に
この半導体基板と水平方向に配置され、前記トンネル磁
気抵抗効果素子を構成する前記磁性層及び前記非磁性層
が、前記半導体基板に対して垂直方向に形成され、前記
トンネル磁気抵抗効果素子を構成する前記磁性層及び前
記非磁性層の積層構造は、隣り合う前記トンネル磁気抵
抗効果素子間を境にして線対称である。
と非磁性層とで構成されるトンネル磁気抵抗効果素子を
記憶素子として用いた半導体記憶装置であって、複数の
前記トンネル磁気抵抗効果素子が、半導体基板の上方に
この半導体基板と水平方向に配置され、前記トンネル磁
気抵抗効果素子を構成する前記磁性層及び前記非磁性層
が、前記半導体基板に対して垂直方向に形成され、前記
トンネル磁気抵抗効果素子を構成する前記磁性層及び前
記非磁性層の積層構造は、隣り合う前記トンネル磁気抵
抗効果素子間を境にして線対称である。
【００１８】上記本発明の第１乃至第４の半導体装置
は、前記トンネル磁気抵抗効果素子を備えたセルアレイ
構造であって、前記トンネル磁気抵抗効果素子が、複数
のセルにまたがって繋がっていてもよい。
は、前記トンネル磁気抵抗効果素子を備えたセルアレイ
構造であって、前記トンネル磁気抵抗効果素子が、複数
のセルにまたがって繋がっていてもよい。
【００１９】上記本発明の第１乃至第４の半導体装置
は、前記トンネル磁気抵抗効果素子を備えたセルアレイ
構造であって、前記トンネル磁気抵抗効果素子が、セル
毎に分断されていてもよい。
は、前記トンネル磁気抵抗効果素子を備えたセルアレイ
構造であって、前記トンネル磁気抵抗効果素子が、セル
毎に分断されていてもよい。
【００２０】前記トンネル磁気抵抗効果素子は、第１の
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成される１重トンネル
接合構造である。
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成される１重トンネル
接合構造である。
【００２１】前記トンネル磁気抵抗効果素子は、第１の
磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成される２重トンネル接合構造であってもよい。
磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成される２重トンネル接合構造であってもよい。
【００２２】本発明の半導体記憶装置の製造方法は、第
１の配線を形成する工程と、全面に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上に第２の配線を選択的
に形成することにより、第１のスペースとこの第１のス
ペースよりも幅の狭い第２のスペースとを形成する工程
と、前記第１のスペースを形成した前記第２の配線の側
面、前記第２のスペースの全部及び前記第２の配線の上
面を第２の絶縁膜で埋め込むことによって、前記第１の
スペースに第１の溝を形成する工程と、前記第１の溝の
両側面にトンネル磁気抵抗効果素子をそれぞれ形成する
工程と、前記第１の溝の両側面に形成された前記トンネ
ル磁気抵抗効果素子間の底面の前記第１の絶縁膜を除去
して前記第１の配線の表面を露出するとともに、前記第
２の配線の上方の前記第２の絶縁膜の一部を除去するこ
とによって、コンタクトホールと第２の溝をそれぞれ形
成する工程と、全面に金属材料を堆積して前記コンタク
トホール及び前記第２の溝を埋め込んだ後、前記金属材
料を前記トンネル磁気抵抗効果素子の表面が露出するま
で平坦化することによって、前記コンタクトホールに前
記第１の配線及び前記トンネル磁気抵抗効果素子に接続
するコンタクトを形成する工程と、前記第２の溝内の前
記金属材料をパターニングすることによって、前記トン
ネル磁気抵抗効果素子に接続する第３の配線を形成する
工程とを含んでいる。
１の配線を形成する工程と、全面に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上に第２の配線を選択的
に形成することにより、第１のスペースとこの第１のス
ペースよりも幅の狭い第２のスペースとを形成する工程
と、前記第１のスペースを形成した前記第２の配線の側
面、前記第２のスペースの全部及び前記第２の配線の上
面を第２の絶縁膜で埋め込むことによって、前記第１の
スペースに第１の溝を形成する工程と、前記第１の溝の
両側面にトンネル磁気抵抗効果素子をそれぞれ形成する
工程と、前記第１の溝の両側面に形成された前記トンネ
ル磁気抵抗効果素子間の底面の前記第１の絶縁膜を除去
して前記第１の配線の表面を露出するとともに、前記第
２の配線の上方の前記第２の絶縁膜の一部を除去するこ
とによって、コンタクトホールと第２の溝をそれぞれ形
成する工程と、全面に金属材料を堆積して前記コンタク
トホール及び前記第２の溝を埋め込んだ後、前記金属材
料を前記トンネル磁気抵抗効果素子の表面が露出するま
で平坦化することによって、前記コンタクトホールに前
記第１の配線及び前記トンネル磁気抵抗効果素子に接続
するコンタクトを形成する工程と、前記第２の溝内の前
記金属材料をパターニングすることによって、前記トン
ネル磁気抵抗効果素子に接続する第３の配線を形成する
工程とを含んでいる。
【００２３】上記本発明の半導体記憶装置の製造方法に
おいて、前記第２の溝内の前記金属材料をパターニング
して前記第３の配線を形成する工程では、前記トンネル
磁気抵抗効果素子及び前記コンタクトを同時にパターニ
ングすることによって、セル毎に分断してもよい。
おいて、前記第２の溝内の前記金属材料をパターニング
して前記第３の配線を形成する工程では、前記トンネル
磁気抵抗効果素子及び前記コンタクトを同時にパターニ
ングすることによって、セル毎に分断してもよい。
【００２４】前記トンネル磁気抵抗効果素子は、第１の
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成される１重トンネル
接合構造であり、前記第１の磁性層が前記第３の配線に
接続し、かつ前記第２の磁性層が前記コンタクトに接続
するように形成される。
磁性層と、第２の磁性層と、これら第１及び第２の磁性
層の間に挟まれた非磁性層とで構成される１重トンネル
接合構造であり、前記第１の磁性層が前記第３の配線に
接続し、かつ前記第２の磁性層が前記コンタクトに接続
するように形成される。
【００２５】前記トンネル磁気抵抗効果素子は、第１の
磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成される２重トンネル接合構造であり、前記第１の
磁性層が前記第３の配線に接続し、かつ前記第３の磁性
層が前記コンタクトに接続するように形成されてもよ
い。
磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成される２重トンネル接合構造であり、前記第１の
磁性層が前記第３の配線に接続し、かつ前記第３の磁性
層が前記コンタクトに接続するように形成されてもよ
い。
【００２６】以上のような本発明の半導体記憶装置及び
その製造方法によれば、トンネル磁気抵抗効果素子の表
面加工の自由度を向上し、セル面積の微細化を図り、さ
らに書き込み用の配線とトンネル磁気抵抗効果素子間の
距離の制御が可能となる。
その製造方法によれば、トンネル磁気抵抗効果素子の表
面加工の自由度を向上し、セル面積の微細化を図り、さ
らに書き込み用の配線とトンネル磁気抵抗効果素子間の
距離の制御が可能となる。
【００２７】
【発明の実施の形態】本発明は、トンネル磁気抵抗効果
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom AccessMemory）に関するものであり、本発明では
ＴＭＲ素子を縦型に形成することに特徴がある。
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom AccessMemory）に関するものであり、本発明では
ＴＭＲ素子を縦型に形成することに特徴がある。
【００２８】以下に、本発明の実施の形態を図面を参照
して説明する。この説明に際し、全図にわたり、共通す
る部分には共通する参照符号を付す。
して説明する。この説明に際し、全図にわたり、共通す
る部分には共通する参照符号を付す。
【００２９】［第１の実施形態］第１の実施形態は、Ｔ
ＭＲ素子が縦型に配置され、このＴＭＲ素子及びコンタ
クトは書き込みワード線と平行方向に複数のセルにまた
がって繋がっていることを特徴とする。
ＭＲ素子が縦型に配置され、このＴＭＲ素子及びコンタ
クトは書き込みワード線と平行方向に複数のセルにまた
がって繋がっていることを特徴とする。
【００３０】図１は、本発明の第１の実施形態に係る半
導体記憶装置の平面図を示す。図２は、図１の２−２線
に沿った半導体記憶装置の断面図を示す。
導体記憶装置の平面図を示す。図２は、図１の２−２線
に沿った半導体記憶装置の断面図を示す。
【００３１】図１、図２に示すように、第１の実施形態
に係る半導体記憶装置は、磁気記録層（磁性層）２４
と、磁化固着層（磁性層）２５と、これら磁気記録層２
４と磁化固着層２５との間に挟まれたトンネル絶縁膜
（非磁性層）１９とで構成される１重トンネル接合構造
のＴＭＲ素子２３を記憶素子として用いた半導体記憶装
置である。
に係る半導体記憶装置は、磁気記録層（磁性層）２４
と、磁化固着層（磁性層）２５と、これら磁気記録層２
４と磁化固着層２５との間に挟まれたトンネル絶縁膜
（非磁性層）１９とで構成される１重トンネル接合構造
のＴＭＲ素子２３を記憶素子として用いた半導体記憶装
置である。
【００３２】そして、半導体基板（図示せず）の上方に
ビット線１１が選択的に形成され、このビット線１１上
に第１の絶縁膜１２が形成されている。ビット線１１と
垂直方向には第１の絶縁膜１２上に書き込みワード線１
３が選択的に形成される。ここで、書き込みワード線１
３は、第１のスペース１４とこの第１のスペースよりも
幅の狭い第２のスペース１５とを交互に設けて形成され
ている。この第１のスペース１４を形成した書き込みワ
ード線１３の側面、第２のスペース１５の全部及び書き
込みワード線１３の上面には第２の絶縁膜１６が形成さ
れている。書き込みワード線１３の水平位置（横）の第
２の絶縁膜１６の側面には、書き込みワード線１３と平
行方向にＴＭＲ素子２３がそれぞれ形成されている。こ
のＴＭＲ素子２３間には、ＴＭＲ素子２３と平行方向に
ビット線１１に接続するコンタクト２９が形成されてい
る。また、書き込みワード線１３の上方の第２の絶縁膜
１６の上面には、書き込みワード線１３平行方向にＴＭ
Ｒ素子２３に接続する読み出しワード線３０が形成され
ている。
ビット線１１が選択的に形成され、このビット線１１上
に第１の絶縁膜１２が形成されている。ビット線１１と
垂直方向には第１の絶縁膜１２上に書き込みワード線１
３が選択的に形成される。ここで、書き込みワード線１
３は、第１のスペース１４とこの第１のスペースよりも
幅の狭い第２のスペース１５とを交互に設けて形成され
ている。この第１のスペース１４を形成した書き込みワ
ード線１３の側面、第２のスペース１５の全部及び書き
込みワード線１３の上面には第２の絶縁膜１６が形成さ
れている。書き込みワード線１３の水平位置（横）の第
２の絶縁膜１６の側面には、書き込みワード線１３と平
行方向にＴＭＲ素子２３がそれぞれ形成されている。こ
のＴＭＲ素子２３間には、ＴＭＲ素子２３と平行方向に
ビット線１１に接続するコンタクト２９が形成されてい
る。また、書き込みワード線１３の上方の第２の絶縁膜
１６の上面には、書き込みワード線１３平行方向にＴＭ
Ｒ素子２３に接続する読み出しワード線３０が形成され
ている。
【００３３】ここで、ＴＭＲ素子２３は縦型に配置され
ている。すなわち、ＴＭＲ素子２３を構成する磁気記録
層２４、磁化固着層２５及びトンネル絶縁膜１９は、半
導体基板に対して垂直方向に形成されている。また、Ｔ
ＭＲ素子２３及びコンタクト２９は、書き込みワード線
１３と平行方向に複数のセルにまたがって繋がってい
る。さらに、ＴＭＲ素子２３を構成する磁気記録層２
４、磁化固着層２５及びトンネル絶縁膜１９からなる積
層構造は、隣り合うＴＭＲ素子２３間を境にして線対称
となっている。
ている。すなわち、ＴＭＲ素子２３を構成する磁気記録
層２４、磁化固着層２５及びトンネル絶縁膜１９は、半
導体基板に対して垂直方向に形成されている。また、Ｔ
ＭＲ素子２３及びコンタクト２９は、書き込みワード線
１３と平行方向に複数のセルにまたがって繋がってい
る。さらに、ＴＭＲ素子２３を構成する磁気記録層２
４、磁化固着層２５及びトンネル絶縁膜１９からなる積
層構造は、隣り合うＴＭＲ素子２３間を境にして線対称
となっている。
【００３４】なお、第１の実施形態に係る半導体記憶装
置では、ＴＭＲ素子２３の書き込みが、書き込みワード
線１３と書き込みビット線１１の交差部分において、ワ
ード線１３及びビット線１１にそれぞれ十分近い部分で
行われる。このため、ワード線１３の方向に、ＴＭＲ素
子２３の上下電極（磁気記録層２４、磁化固着層２
５）、トンネル絶縁膜１９、ビット線コンタクト２９が
繋がっていたとしても、書き込まれる信号変化は十分に
読み取ることは可能である。
置では、ＴＭＲ素子２３の書き込みが、書き込みワード
線１３と書き込みビット線１１の交差部分において、ワ
ード線１３及びビット線１１にそれぞれ十分近い部分で
行われる。このため、ワード線１３の方向に、ＴＭＲ素
子２３の上下電極（磁気記録層２４、磁化固着層２
５）、トンネル絶縁膜１９、ビット線コンタクト２９が
繋がっていたとしても、書き込まれる信号変化は十分に
読み取ることは可能である。
【００３５】図３は、１重トンネル接合構造のＴＭＲ素
子の断面図を示す。以下、１重トンネル接合構造のＴＭ
Ｒ素子２３の構造について説明する。
子の断面図を示す。以下、１重トンネル接合構造のＴＭ
Ｒ素子２３の構造について説明する。
【００３６】図３に示すように、１重トンネル接合構造
のＴＭＲ素子２３は、磁気記録層２４と、磁化固着層２
５と、トンネル絶縁膜１９とで構成される。これらのう
ち磁気記録層２４は、例えば１５ｎｍの保護層１７と、
例えば５ｎｍの強磁性層１８とからなる。一方、磁化固
着層２５は、例えば３ｎｍの強磁性層２０と、例えば１
２ｎｍの反強磁性層２１と、例えば５ｎｍの下地層２２
とからなる。そして、トンネル絶縁膜１９は、例えば
１．２ｎｍである。
のＴＭＲ素子２３は、磁気記録層２４と、磁化固着層２
５と、トンネル絶縁膜１９とで構成される。これらのう
ち磁気記録層２４は、例えば１５ｎｍの保護層１７と、
例えば５ｎｍの強磁性層１８とからなる。一方、磁化固
着層２５は、例えば３ｎｍの強磁性層２０と、例えば１
２ｎｍの反強磁性層２１と、例えば５ｎｍの下地層２２
とからなる。そして、トンネル絶縁膜１９は、例えば
１．２ｎｍである。
【００３７】このようなＴＭＲ素子２３の材料は、図３
に示すように、例えば、保護層１７にはＮｉ−Ｆｅ、強
磁性層１８にはＣｏ−Ｆｅ、トンネル絶縁膜１９にはＡ
ｌ2Ｏ3 、強磁性層２０にはＣｏ−Ｆｅ、反強磁性層２
１にはＩｒ−Ｍｎ、下地層２２にはＮｉ−Ｆｅが用いら
れる。
に示すように、例えば、保護層１７にはＮｉ−Ｆｅ、強
磁性層１８にはＣｏ−Ｆｅ、トンネル絶縁膜１９にはＡ
ｌ2Ｏ3 、強磁性層２０にはＣｏ−Ｆｅ、反強磁性層２
１にはＩｒ−Ｍｎ、下地層２２にはＮｉ−Ｆｅが用いら
れる。
【００３８】なお、ＴＭＲ素子２３の材料は上記材料に
限定されず、以下の材料を用いてもよい。
限定されず、以下の材料を用いてもよい。
【００３９】磁気記録層２４及び磁化固着層２５の材料
には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、ス
ピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎ
Ｏ3- y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸
化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラ
ー合金などを用いることが好ましい。また、これら磁性
体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，
Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐ
ｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元
素が多少含まれていてもよい。
には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、ス
ピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎ
Ｏ3- y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸
化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラ
ー合金などを用いることが好ましい。また、これら磁性
体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，
Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐ
ｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元
素が多少含まれていてもよい。
【００４０】磁化固着層２５の一部を構成する反強磁性
層２１の材料には、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，
Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 な
どを用いてもよい。
層２１の材料には、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，
Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 な
どを用いてもよい。
【００４１】トンネル障壁層１９の材料には、例えば、
ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2Ｏ3 ，ＭｇＦ2 ，Ｃ
ａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電
体を使用することができる。これらの誘電体には、酸
素、窒素、フッ素欠損が存在していてもかまわない。
ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2Ｏ3 ，ＭｇＦ2 ，Ｃ
ａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電
体を使用することができる。これらの誘電体には、酸
素、窒素、フッ素欠損が存在していてもかまわない。
【００４２】なお、第１の実施形態では、１重トンネル
接合構造のＴＭＲ素子２３を記憶素子として用いたが、
２重トンネル接合構造のＴＭＲ素子を記憶素子として用
いても構わない。
接合構造のＴＭＲ素子２３を記憶素子として用いたが、
２重トンネル接合構造のＴＭＲ素子を記憶素子として用
いても構わない。
【００４３】図４は、２重トンネル接合構造のＴＭＲ素
子の断面図を示す。以下、２重トンネル接合構造のＴＭ
Ｒ素子の構造について説明する。
子の断面図を示す。以下、２重トンネル接合構造のＴＭ
Ｒ素子の構造について説明する。
【００４４】図４に示すように、２重トンネル接合構造
のＴＭＲ素子２３ａは、磁気記録層２４と、第１、第２
の磁化固着層２５ａ、２５ｂと、第１、第２のトンネル
絶縁膜１９ａ、１９ｂとで構成される。これらのうち第
１の磁化固着層２５ａは、保護層１７と、強磁性層１８
とからなる。また、第２の磁化固着層２５ａは、強磁性
層２０と、反強磁性層２１と、下地層２２とからなる。
のＴＭＲ素子２３ａは、磁気記録層２４と、第１、第２
の磁化固着層２５ａ、２５ｂと、第１、第２のトンネル
絶縁膜１９ａ、１９ｂとで構成される。これらのうち第
１の磁化固着層２５ａは、保護層１７と、強磁性層１８
とからなる。また、第２の磁化固着層２５ａは、強磁性
層２０と、反強磁性層２１と、下地層２２とからなる。
【００４５】このようなＴＭＲ素子２３ａの材料は、図
４に示すように、例えば、保護層１７にはＮｉ−Ｆｅ、
強磁性層１８にはＣｏ−Ｆｅ、第１、第２のトンネル絶
縁膜１９ａ、１９ｂにはＡｌ2 Ｏ3 、強磁性層２０には
Ｃｏ−Ｆｅ、反強磁性層２１にはＩｒ−Ｍｎ、下地層２
２にはＮｉ−Ｆｅ、磁気記録層２４にはＣｏ−Ｆｅが用
いられる。
４に示すように、例えば、保護層１７にはＮｉ−Ｆｅ、
強磁性層１８にはＣｏ−Ｆｅ、第１、第２のトンネル絶
縁膜１９ａ、１９ｂにはＡｌ2 Ｏ3 、強磁性層２０には
Ｃｏ−Ｆｅ、反強磁性層２１にはＩｒ−Ｍｎ、下地層２
２にはＮｉ−Ｆｅ、磁気記録層２４にはＣｏ−Ｆｅが用
いられる。
【００４６】なお、ＴＭＲ素子２３ａの材料は上記材料
に限定されず、上記１重トンネル接合構造で説明した材
料を用いてもよい。
に限定されず、上記１重トンネル接合構造で説明した材
料を用いてもよい。
【００４７】図５乃至図１２は、本発明の第１の実施形
態に係る半導体記憶装置の製造工程の断面図を示す。以
下、第１の実施形態に係る半導体記憶装置の製造方法に
おいて説明する。なお、この製造方法では、１重トンネ
ル接合構造のＴＭＲ素子を用いて説明する。
態に係る半導体記憶装置の製造工程の断面図を示す。以
下、第１の実施形態に係る半導体記憶装置の製造方法に
おいて説明する。なお、この製造方法では、１重トンネ
ル接合構造のＴＭＲ素子を用いて説明する。
【００４８】まず、図５に示すように、半導体基板（図
示せず）上に形成された絶縁膜（図示せず）上に、ビッ
ト線用の金属材料が堆積され、この金属材料がパターニ
ングされることにより、ビット線１１が形成される。
示せず）上に形成された絶縁膜（図示せず）上に、ビッ
ト線用の金属材料が堆積され、この金属材料がパターニ
ングされることにより、ビット線１１が形成される。
【００４９】次に、図６に示すように、全面に第１の絶
縁膜１２が形成され、この第１の絶縁膜１２上にワード
線用の金属材料１３ａが堆積される。この金属材料１３
ａがマスク材を用いてパターニングされることによっ
て、書き込みワード線１３が形成されるとともに、間隔
の広い第１のスペース１４とこの第１のスペース１４よ
り間隔の狭い第２のスペース１５とが形成される。ここ
で、第１のスペース１４は、後述するＴＭＲ素子２３及
びコンタクト２９を形成するためのスペースである。第
２のスペース１５はセル間のスペースであり、この第２
のスペース１５の間隔は例えば最小微少寸法となってい
る。
縁膜１２が形成され、この第１の絶縁膜１２上にワード
線用の金属材料１３ａが堆積される。この金属材料１３
ａがマスク材を用いてパターニングされることによっ
て、書き込みワード線１３が形成されるとともに、間隔
の広い第１のスペース１４とこの第１のスペース１４よ
り間隔の狭い第２のスペース１５とが形成される。ここ
で、第１のスペース１４は、後述するＴＭＲ素子２３及
びコンタクト２９を形成するためのスペースである。第
２のスペース１５はセル間のスペースであり、この第２
のスペース１５の間隔は例えば最小微少寸法となってい
る。
【００５０】次に、図７に示すように、全面に第２の絶
縁膜１６が堆積され、この第２の絶縁膜１６が平坦化さ
れる。この際、第２のスペース１５は埋め込まれ、かつ
第１のスペース１４は埋め込まれないように、第２の絶
縁膜１６の膜厚が調整される。その結果、第１のスペー
ス１４に第１の溝１４’が形成される。
縁膜１６が堆積され、この第２の絶縁膜１６が平坦化さ
れる。この際、第２のスペース１５は埋め込まれ、かつ
第１のスペース１４は埋め込まれないように、第２の絶
縁膜１６の膜厚が調整される。その結果、第１のスペー
ス１４に第１の溝１４’が形成される。
【００５１】次に、図８に示すように、全面に保護層１
７が堆積される。その後、図９に示すように、この保護
層がＲＩＥ（Reactive Ion Etching）により除去され、
第１の絶縁膜１２及び第２の絶縁膜１６の表面が露出さ
れる。これにより、第１の溝１４’の両側面にのみ保護
層１７が残存される。
７が堆積される。その後、図９に示すように、この保護
層がＲＩＥ（Reactive Ion Etching）により除去され、
第１の絶縁膜１２及び第２の絶縁膜１６の表面が露出さ
れる。これにより、第１の溝１４’の両側面にのみ保護
層１７が残存される。
【００５２】次に、図１０に示すように、前記図８、図
９の工程を繰り返すことによって、強磁性層１８、トン
ネル絶縁膜１９、強磁性層２０、反強磁性層２１、下地
層２２が順次形成され、第１の溝１４’の両側面にＴＭ
Ｒ素子２３が形成される。ここで、保護層１７と強磁性
層１８とにより磁気記録層２４が形成され、強磁性層２
０と反強磁性層２１と下地層２２とにより磁化固着層２
５が形成される。
９の工程を繰り返すことによって、強磁性層１８、トン
ネル絶縁膜１９、強磁性層２０、反強磁性層２１、下地
層２２が順次形成され、第１の溝１４’の両側面にＴＭ
Ｒ素子２３が形成される。ここで、保護層１７と強磁性
層１８とにより磁気記録層２４が形成され、強磁性層２
０と反強磁性層２１と下地層２２とにより磁化固着層２
５が形成される。
【００５３】次に、図１１に示すように、全面エッチン
グを行うことにより、書き込みワード線１３の上方の第
２の絶縁膜１６が後述する読み出しワード線３０の膜厚
分だけ除去されるとともに、ＴＭＲ素子２３間の底面に
第１の絶縁膜１２がビット線１１の表面を露出するまで
除去される。その結果、第２の溝２６とコンタクトホー
ル２７とがそれぞれ形成される。なお、この際、書き込
みワード線１３上の全ての第２の絶縁膜１６がなくなら
ないように、書き込みワード線１３をパターニングした
際のマスク材を残しておくとよい。
グを行うことにより、書き込みワード線１３の上方の第
２の絶縁膜１６が後述する読み出しワード線３０の膜厚
分だけ除去されるとともに、ＴＭＲ素子２３間の底面に
第１の絶縁膜１２がビット線１１の表面を露出するまで
除去される。その結果、第２の溝２６とコンタクトホー
ル２７とがそれぞれ形成される。なお、この際、書き込
みワード線１３上の全ての第２の絶縁膜１６がなくなら
ないように、書き込みワード線１３をパターニングした
際のマスク材を残しておくとよい。
【００５４】次に、全面に読み出しワード線３０及びコ
ンタクト２９用の金属材料（例えばＷ）２８が堆積され
る。これにより、この金属材料２８によって、第２の溝
２６とコンタクトホール２７が埋め込まれる。
ンタクト２９用の金属材料（例えばＷ）２８が堆積され
る。これにより、この金属材料２８によって、第２の溝
２６とコンタクトホール２７が埋め込まれる。
【００５５】次に、図１２に示すように、全面エッチン
グ又はＣＭＰ（Chemical Mechanical Polish）法を用い
て、ＴＭＲ素子２３をストッパーとして金属材料２８が
除去され、ＴＭＲ素子２３の表面が露出される。その結
果、コンタクトホール２７にＴＭＲ素子２３及びビット
線１１に接続するコンタクト２８が形成される。
グ又はＣＭＰ（Chemical Mechanical Polish）法を用い
て、ＴＭＲ素子２３をストッパーとして金属材料２８が
除去され、ＴＭＲ素子２３の表面が露出される。その結
果、コンタクトホール２７にＴＭＲ素子２３及びビット
線１１に接続するコンタクト２８が形成される。
【００５６】最後に、図２に示すように、リソグラフィ
法及びＲＩＥ法等により、第２の溝２６内の金属材料２
８がパターニングされ、ＴＭＲ素子２３に接続する読み
出しワード線３０が形成される。
法及びＲＩＥ法等により、第２の溝２６内の金属材料２
８がパターニングされ、ＴＭＲ素子２３に接続する読み
出しワード線３０が形成される。
【００５７】上記第１の実施形態によれば、ＴＭＲ素子
２３が縦型に配置されている。すなわちＴＭＲ素子２３
を構成する磁気記録層２４、磁化固着層２５及びトンネ
ル絶縁膜１９は、半導体基板に対して垂直方向に形成さ
れている。これにより、第１の実施形態では、以下に示
す効果が得られる。
２３が縦型に配置されている。すなわちＴＭＲ素子２３
を構成する磁気記録層２４、磁化固着層２５及びトンネ
ル絶縁膜１９は、半導体基板に対して垂直方向に形成さ
れている。これにより、第１の実施形態では、以下に示
す効果が得られる。
【００５８】まず、ＴＭＲ素子２３を縦型に配置するこ
とによって、第１の溝１４’の側面にＴＭＲ素子２３を
構成する層を順次堆積することによって、所望のパター
ンのＴＭＲ素子２３を形成できる。つまり、従来のよう
に、リソグラフィ及びＲＩＥなどを用いてＴＭＲ素子２
３をパターニングする必要がないため、ＴＭＲ素子２３
の表面積がリソグラフィの加工限界に制限されなくな
る。したがって、ＴＭＲ素子２３の加工の自由度を向上
できる。
とによって、第１の溝１４’の側面にＴＭＲ素子２３を
構成する層を順次堆積することによって、所望のパター
ンのＴＭＲ素子２３を形成できる。つまり、従来のよう
に、リソグラフィ及びＲＩＥなどを用いてＴＭＲ素子２
３をパターニングする必要がないため、ＴＭＲ素子２３
の表面積がリソグラフィの加工限界に制限されなくな
る。したがって、ＴＭＲ素子２３の加工の自由度を向上
できる。
【００５９】また、上述するように、ＴＭＲ素子２３の
加工の自由度を向上できた結果、ＴＭＲ素子２３の表面
積を最小寸法より大きくすることができる。具体的に
は、書き込みワード線１３のアスペクト比を大きくし、
かつコンタクト２９の埋め込み用金属材料２８に埋め込
み性の良い材料（例えばポリシリコン等）を使用すれば
よい。このように、ＴＭＲ素子２３の表面積を最小寸法
より大きくすることができるため、ＴＭＲ素子２３の端
部に発生した磁区１００による磁界不安定領域の割合を
小さくすることができる。したがって、トンネル抵抗の
変化量の差の検出が従来よりも容易となるため、スイッ
チングに必要な磁場が大きくなり磁界発生時の印加電流
が極端に大きくなるという問題を回避できる。
加工の自由度を向上できた結果、ＴＭＲ素子２３の表面
積を最小寸法より大きくすることができる。具体的に
は、書き込みワード線１３のアスペクト比を大きくし、
かつコンタクト２９の埋め込み用金属材料２８に埋め込
み性の良い材料（例えばポリシリコン等）を使用すれば
よい。このように、ＴＭＲ素子２３の表面積を最小寸法
より大きくすることができるため、ＴＭＲ素子２３の端
部に発生した磁区１００による磁界不安定領域の割合を
小さくすることができる。したがって、トンネル抵抗の
変化量の差の検出が従来よりも容易となるため、スイッ
チングに必要な磁場が大きくなり磁界発生時の印加電流
が極端に大きくなるという問題を回避できる。
【００６０】また、ＴＭＲ素子２３を縦型に配置するこ
とによって、読み出しワード線３０をＴＭＲ素子２３に
直接接続できる。つまり、従来のようなＴＭＲ素子２３
と読み出しワード線３０とを接続する配線が不要とな
る。したがって、従来よりもセルを微細化することがで
きる。その結果、１セルあたりのセル面積の最小加工寸
法を６Ｆ２にすることができ、従来よりもセルの微細化
が可能となった。
とによって、読み出しワード線３０をＴＭＲ素子２３に
直接接続できる。つまり、従来のようなＴＭＲ素子２３
と読み出しワード線３０とを接続する配線が不要とな
る。したがって、従来よりもセルを微細化することがで
きる。その結果、１セルあたりのセル面積の最小加工寸
法を６Ｆ２にすることができ、従来よりもセルの微細化
が可能となった。
【００６１】また、書き込みワード線１３とＴＭＲ素子
２３との間の第２の絶縁膜１６は、第２のスペース１５
を埋め込む際に書き込みワード線１３の側壁に自己整合
的に堆積される。このため、書き込みワード線１３とＴ
ＭＲ素子２３との間の距離Ｘを決定する第２の絶縁膜の
膜厚１６ａは、堆積膜厚にほぼ等しく、その他のばらつ
き要因を殆ど受けない。したがって、従来に比べて、膜
厚１６ａが薄くなるように制御し易くなる。つまり、書
き込みワード線１３とＴＭＲ素子２３との距離Ｘを従来
よりも容易に短くすることができるため、動作マージン
を向上させることができる。加えて、書き込みワード線
１３の寸法のばらつき、書き込みワード線１３とＴＭＲ
素子２３との間の第２の絶縁膜の膜厚１６ａのばらつ
き、及びＴＭＲ素子２３を構成する各層の膜厚ばらつき
などは、２つのＴＭＲ素子２３間のコンタクト２９で吸
収することができる。
２３との間の第２の絶縁膜１６は、第２のスペース１５
を埋め込む際に書き込みワード線１３の側壁に自己整合
的に堆積される。このため、書き込みワード線１３とＴ
ＭＲ素子２３との間の距離Ｘを決定する第２の絶縁膜の
膜厚１６ａは、堆積膜厚にほぼ等しく、その他のばらつ
き要因を殆ど受けない。したがって、従来に比べて、膜
厚１６ａが薄くなるように制御し易くなる。つまり、書
き込みワード線１３とＴＭＲ素子２３との距離Ｘを従来
よりも容易に短くすることができるため、動作マージン
を向上させることができる。加えて、書き込みワード線
１３の寸法のばらつき、書き込みワード線１３とＴＭＲ
素子２３との間の第２の絶縁膜の膜厚１６ａのばらつ
き、及びＴＭＲ素子２３を構成する各層の膜厚ばらつき
などは、２つのＴＭＲ素子２３間のコンタクト２９で吸
収することができる。
【００６２】また、第１の実施形態に２重トンネル接合
構造のＴＭＲ素子２３ａを用いることによって、１重ト
ンネル接合構造のＴＭＲ素子２３を用いた場合と比較し
て、同じ外部バイアスを印加したときのＭＲ（Magneto
Resistive）比（“１”状態、“０”状態の抵抗の変化
率）の特性劣化が少なく、より高いバイアスで動作でき
る。すなわち、２重トンネル接合構造のＴＭＲ素子２３
ａを用いることによって、セル情報を外部に読み出す際
に有利となる。
構造のＴＭＲ素子２３ａを用いることによって、１重ト
ンネル接合構造のＴＭＲ素子２３を用いた場合と比較し
て、同じ外部バイアスを印加したときのＭＲ（Magneto
Resistive）比（“１”状態、“０”状態の抵抗の変化
率）の特性劣化が少なく、より高いバイアスで動作でき
る。すなわち、２重トンネル接合構造のＴＭＲ素子２３
ａを用いることによって、セル情報を外部に読み出す際
に有利となる。
【００６３】［第２の実施形態］第２の実施形態は、Ｔ
ＭＲ素子が縦型に配置され、このＴＭＲ素子及びコンタ
クトをセル毎に分割していることに特徴がある。
ＭＲ素子が縦型に配置され、このＴＭＲ素子及びコンタ
クトをセル毎に分割していることに特徴がある。
【００６４】図１３は、本発明の第２の実施形態に係る
半導体記憶装置の平面図を示す。この図１３の２−２線
に沿った断面図は、図２に示す第１の実施形態に係る半
導体記憶装置の断面図と同じである。なお、第２の実施
形態において、第１の実施形態と同様の構造については
説明を省略し、異なる構造についてのみ説明する。
半導体記憶装置の平面図を示す。この図１３の２−２線
に沿った断面図は、図２に示す第１の実施形態に係る半
導体記憶装置の断面図と同じである。なお、第２の実施
形態において、第１の実施形態と同様の構造については
説明を省略し、異なる構造についてのみ説明する。
【００６５】図１３に示すように、第２の実施形態に係
る半導体記憶装置は、ＴＭＲ素子２３’及びコンタクト
２９’が書き込みワード線１３の方向に繋がっておら
ず、セル毎に分断されている。なお、ＴＭＲ素子２３’
及びコンタクト２９’の一方のみがセル毎に分断されて
いてもよい。
る半導体記憶装置は、ＴＭＲ素子２３’及びコンタクト
２９’が書き込みワード線１３の方向に繋がっておら
ず、セル毎に分断されている。なお、ＴＭＲ素子２３’
及びコンタクト２９’の一方のみがセル毎に分断されて
いてもよい。
【００６６】なお、第２の実施形態においても、図３に
示すような１重トンネル接合構造、又は図４に示すよう
な２重トンネル接合構造が適用される。
示すような１重トンネル接合構造、又は図４に示すよう
な２重トンネル接合構造が適用される。
【００６７】次に、本発明の第２の実施形態に係る半導
体記憶装置の製造方法について簡単に説明する。なお、
第２の実施形態において、第１の実施形態と同様の工程
については説明を省略し、異なる工程についてのみ説明
する。
体記憶装置の製造方法について簡単に説明する。なお、
第２の実施形態において、第１の実施形態と同様の工程
については説明を省略し、異なる工程についてのみ説明
する。
【００６８】まず、図５乃至図１２に示すように、第１
の実施形態と同様に、ＴＭＲ素子２３が形成される。
の実施形態と同様に、ＴＭＲ素子２３が形成される。
【００６９】次に、図２に示すように、読み出しワード
線３０のリソグラフィ時に、ＴＭＲ素子２３及びビット
線コンタクト２９が図１３に示す形状にパターニングさ
れる。この際、ＴＭＲ素子２３及びコンタクト２９の部
分は、読み出しワード線３０よりも深い段差上のエッチ
ングとなるため、エッチング残りがないように加工する
必要がある。このため、読み出しワード線３０下の第２
の絶縁膜１６とのエッチング選択比が十分とれるエッチ
ング条件を用いることが必要である。このようにして、
セル毎に分断されたＴＭＲ素子２３’及びコンタクト２
９’が形成される。
線３０のリソグラフィ時に、ＴＭＲ素子２３及びビット
線コンタクト２９が図１３に示す形状にパターニングさ
れる。この際、ＴＭＲ素子２３及びコンタクト２９の部
分は、読み出しワード線３０よりも深い段差上のエッチ
ングとなるため、エッチング残りがないように加工する
必要がある。このため、読み出しワード線３０下の第２
の絶縁膜１６とのエッチング選択比が十分とれるエッチ
ング条件を用いることが必要である。このようにして、
セル毎に分断されたＴＭＲ素子２３’及びコンタクト２
９’が形成される。
【００７０】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００７１】さらに、第２の実施形態のようにセル毎に
ＴＭＲ素子２３’が分離していると、寄生電流及び反転
磁界のばらつきによって生じた磁界不安定領域による悪
影響が、全てのセルに及ぼされることを防止できる。
ＴＭＲ素子２３’が分離していると、寄生電流及び反転
磁界のばらつきによって生じた磁界不安定領域による悪
影響が、全てのセルに及ぼされることを防止できる。
【００７２】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００７３】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＭＲ素子の表面加工の自由度を向上し、セル面積の微細
化を図り、さらに書き込み配線とＴＭＲ素子間の距離の
制御が可能な半導体記憶装置及びその製造方法を提供で
きる。
ＭＲ素子の表面加工の自由度を向上し、セル面積の微細
化を図り、さらに書き込み配線とＴＭＲ素子間の距離の
制御が可能な半導体記憶装置及びその製造方法を提供で
きる。
【図１】本発明の第１の実施形態に係わる半導体記憶装
置を示す平面図。
置を示す平面図。
【図２】図１の２−２線に沿った半導体記憶装置の断面
図。
図。
【図３】１重トンネル接合構造のＴＭＲ素子の断面図。
【図４】２重トンネル接合構造のＴＭＲ素子の断面図。
【図５】本発明の第１の実施形態に係わる半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わ
る半導体記憶装置の製造工程を示す断面図。
る半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の第２の実施形態に係わる半導体記憶
装置を示す平面図。
装置を示す平面図。
【図１４】従来技術による半導体記憶装置を示す平面
図。
図。
【図１５】図１４の１５−１５線に沿った半導体記憶装
置の断面図。
置の断面図。
【図１６】従来技術による半導体記憶装置の磁気記録層
の磁化状態を示す図。
の磁化状態を示す図。
１１…ビット線、 １２…第２の絶縁膜、 １３ａ、１７ａ、２８…金属材料、 １３…書き込みワード線、 １４…第１のスペース、 １４’…第１の溝、 １５…第２のスペース、 １６…第２の絶縁膜、 １６ａ…書き込みワード線とＴＭＲ素子間の第２の絶縁
膜の膜厚、 １７…保護層、 １８、２０…強磁性層、 １９…トンネル絶縁膜、 ２１…反強磁性層、 ２２…下地層、 ２３、２３’…１重トンネル接合構造のＴＭＲ素子、 ２３ａ…２重トンネル接合構造のＴＭＲ素子、 ２４…磁気記録層、 ２５…磁化固着層、 ２６…第２の溝、 ２７…コンタクトホール、 ２９、２９’…コンタクト、 ３０…ビット線。
膜の膜厚、 １７…保護層、 １８、２０…強磁性層、 １９…トンネル絶縁膜、 ２１…反強磁性層、 ２２…下地層、 ２３、２３’…１重トンネル接合構造のＴＭＲ素子、 ２３ａ…２重トンネル接合構造のＴＭＲ素子、 ２４…磁気記録層、 ２５…磁化固着層、 ２６…第２の溝、 ２７…コンタクトホール、 ２９、２９’…コンタクト、 ３０…ビット線。
Claims (18)
- 【請求項１】 磁性層と非磁性層とで構成されるトンネ
ル磁気抵抗効果素子を記憶素子として用いた半導体記憶
装置であって、 半導体基板の上方に前記トンネル磁気抵抗効果素子が形
成され、前記トンネル磁気抵抗効果素子を構成する前記
磁性層及び前記非磁性層が前記半導体基板に対して垂直
方向に形成されていることを特徴とする半導体記憶装
置。 - 【請求項２】 磁性層と非磁性層とで構成されるトンネ
ル磁気抵抗効果素子を記憶素子として用いた半導体記憶
装置であって、 半導体基板の上方に形成された配線と、 前記配線間に前記配線と離間して形成された前記トンネ
ル磁気抵抗効果素子とを具備し、 前記トンネル磁気抵抗効果素子を構成する前記磁性層及
び前記非磁性層が前記半導体基板に対して垂直方向に形
成されていることを特徴とする半導体記憶装置。 - 【請求項３】 磁性層と非磁性層とで構成されるトンネ
ル磁気抵抗効果素子を記憶素子として用いた半導体記憶
装置であって、 半導体基板の上方に、第１のスペースとこの第１のスペ
ースより狭い幅の第２のスペースとを交互に設けて形成
された複数の配線と、 前記第１のスペースに前記配線と離間して形成された２
つの前記トンネル磁気抵抗効果素子とを具備し、 前記トンネル磁気抵抗効果素子を構成する前記磁性層及
び前記非磁性層が前記半導体基板に対して垂直方向に形
成されていることを特徴とする半導体記憶装置。 - 【請求項４】 磁性層と非磁性層とで構成されるトンネ
ル磁気抵抗効果素子を記憶素子として用いた半導体記憶
装置であって、 複数の前記トンネル磁気抵抗効果素子が、半導体基板の
上方にこの半導体基板と水平方向に配置され、 前記トンネル磁気抵抗効果素子を構成する前記磁性層及
び前記非磁性層が、前記半導体基板に対して垂直方向に
形成され、 前記トンネル磁気抵抗効果素子を構成する前記磁性層及
び前記非磁性層の積層構造は、隣り合う前記トンネル磁
気抵抗効果素子間を境にして線対称であることを特徴と
する半導体記憶装置。 - 【請求項５】 前記トンネル磁気抵抗効果素子を備えた
セルアレイ構造であって、 前記トンネル磁気抵抗効果素子が、複数のセルにまたが
って繋がっていることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体記憶装置。 - 【請求項６】 前記トンネル磁気抵抗効果素子を備えた
セルアレイ構造であって、 前記トンネル磁気抵抗効果素子が、セル毎に分断されて
いることを特徴とする請求項１乃至４のいずれか１項に
記載の半導体記憶装置。 - 【請求項７】 前記トンネル磁気抵抗効果素子は、第１
の磁性層と、第２の磁性層と、これら第１及び第２の磁
性層の間に挟まれた非磁性層とで構成される１重トンネ
ル接合構造であることを特徴とする請求項１乃至６のい
ずれか１項に記載の半導体記憶装置。 - 【請求項８】 前記トンネル磁気抵抗効果素子は、第１
の磁性層と、第２の磁性層と、第３の磁性層と、前記第
１、第２の磁性層の間に挟まれた第１の非磁性層と、前
記第２、第３の磁性層の間に挟まれた第２の非磁性層と
で構成される２重トンネル接合構造であることを特徴と
する請求項１乃至６のいずれか１項に記載の半導体記憶
装置。 - 【請求項９】 磁性層と非磁性層とで構成されるトンネ
ル磁気抵抗効果素子を記憶素子として用いた半導体記憶
装置であって、 半導体基板の上方に選択的に形成された第１の配線と、 前記第１の配線上に形成された第１の絶縁膜と、 前記第１の配線と垂直方向に前記第１の絶縁膜上に選択
的に形成された第２の配線と、 前記第２の配線の周囲を覆う第２の絶縁膜と、 前記第２の配線と平行方向に前記第２の絶縁膜の側面に
形成された前記トンネル磁気抵抗効果素子と、 前記トンネル磁気抵抗効果素子と平行方向に前記トンネ
ル磁気抵抗効果素子の側面に形成され、前記第１の配線
に接続するコンタクトと、 前記第２の配線と平行方向に前記第２の絶縁膜の上面に
形成され、前記トンネル磁気抵抗効果素子に接続する第
３の配線とを具備し、 前記トンネル磁気抵抗効果素子を構成する前記磁性層及
び前記非磁性層が前記半導体基板に対して垂直方向に形
成されていることを特徴とする半導体記憶装置。 - 【請求項１０】 磁性層と非磁性層とで構成されるトン
ネル磁気抵抗効果素子を記憶素子として用いた半導体記
憶装置であって、 半導体基板の上方に選択的に形成された第１の配線と、 前記第１の配線上に形成された第１の絶縁膜と、 前記第１の配線と垂直方向に前記第１の絶縁膜上に、第
１のスペースとこの第１のスペースより狭い幅の第２の
スペースとを交互に設けて形成された複数の第２の配線
と、 前記第１のスペースを形成した前記第２の配線の側面、
前記第２のスペースの全部及び前記第２の配線の上面に
形成された第２の絶縁膜と、 前記第２の配線と平行方向に、前記第１のスペースに形
成された前記第２の絶縁膜の側面にそれぞれ形成された
前記トンネル磁気抵抗効果素子と、 前記トンネル磁気抵抗効果素子と平行方向に前記トンネ
ル磁気抵抗効果素子間に形成され、前記第１の配線に接
続するコンタクトと、 前記第２の配線と平行方向に前記第２の配線の上方の前
記第２の絶縁膜の上面に形成され、前記トンネル磁気抵
抗効果素子に接続する第３の配線とを具備し、 前記トンネル磁気抵抗効果素子を構成する前記磁性層及
び前記非磁性層が前記半導体基板に対して垂直方向に形
成されていることを特徴とする半導体記憶装置。 - 【請求項１１】 前記トンネル磁気抵抗効果素子を備え
たセルアレイ構造であって、 前記トンネル磁気抵抗効果素子及び前記コンタクトの少
なくとも一方が、前記第２の配線と平行方向に複数のセ
ルにまたがって繋がっていることを特徴とする請求項９
又は１０記載の半導体記憶装置。 - 【請求項１２】 前記トンネル磁気抵抗効果素子を備え
たセルアレイ構造であって、 前記トンネル磁気抵抗効果素子及び前記コンタクトの少
なくとも一方が、セル毎に分断されていることを特徴と
する請求項９又は１０記載の半導体記憶装置。 - 【請求項１３】 前記トンネル磁気抵抗効果素子は、第
１の磁性層と、第２の磁性層と、これら第１及び第２の
磁性層の間に挟まれた非磁性層とで構成される１重トン
ネル接合構造であり、 前記第１の磁性層が前記第３の配線に接続し、かつ前記
第２の磁性層が前記コンタクトに接続していることを特
徴とする請求項９乃至１２のいずれか１項に記載の半導
体記憶装置。 - 【請求項１４】 前記トンネル磁気抵抗効果素子は、第
１の磁性層と、第２の磁性層と、第３の磁性層と、前記
第１、第２の磁性層の間に挟まれた第１の非磁性層と、
前記第２、第３の磁性層の間に挟まれた第２の非磁性層
とで構成される２重トンネル接合構造であり、 前記第１の磁性層が前記第３の配線に接続し、かつ前記
第３の磁性層が前記コンタクトに接続していることを特
徴とする請求項９乃至１２のいずれか１項に記載の半導
体記憶装置。 - 【請求項１５】 第１の配線を形成する工程と、 全面に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の配線を選択的に形成するこ
とにより、第１のスペースとこの第１のスペースよりも
幅の狭い第２のスペースとを形成する工程と、 前記第１のスペースを形成した前記第２の配線の側面、
前記第２のスペースの全部及び前記第２の配線の上面を
第２の絶縁膜で埋め込むことによって、前記第１のスペ
ースに第１の溝を形成する工程と、 前記第１の溝の両側面にトンネル磁気抵抗効果素子をそ
れぞれ形成する工程と、 前記第１の溝の両側面に形成された前記トンネル磁気抵
抗効果素子間の底面の前記第１の絶縁膜を除去して前記
第１の配線の表面を露出するとともに、前記第２の配線
の上方の前記第２の絶縁膜の一部を除去することによっ
て、コンタクトホールと第２の溝をそれぞれ形成する工
程と、 全面に金属材料を堆積して前記コンタクトホール及び前
記第２の溝を埋め込んだ後、前記金属材料を前記トンネ
ル磁気抵抗効果素子の表面が露出するまで平坦化するこ
とによって、前記コンタクトホールに前記第１の配線及
び前記トンネル磁気抵抗効果素子に接続するコンタクト
を形成する工程と、 前記第２の溝内の前記金属材料をパターニングすること
によって、前記トンネル磁気抵抗効果素子に接続する第
３の配線を形成する工程とを含むことを特徴とする半導
体記憶装置の製造方法。 - 【請求項１６】 前記第２の溝内の前記金属材料をパタ
ーニングして前記第３の配線を形成する工程において、 前記トンネル磁気抵抗効果素子及び前記コンタクトを同
時にパターニングすることによって、セル毎に分断する
ことを特徴とする請求項１５記載の半導体記憶装置の製
造方法。 - 【請求項１７】 前記トンネル磁気抵抗効果素子は、第
１の磁性層と、第２の磁性層と、これら第１及び第２の
磁性層の間に挟まれた非磁性層とで構成される１重トン
ネル接合構造であり、 前記第１の磁性層が前記第３の配線に接続し、かつ前記
第２の磁性層が前記コンタクトに接続するように形成さ
れることを特徴とする請求項１５又は１６記載の半導体
記憶装置の製造方法。 - 【請求項１８】 前記トンネル磁気抵抗効果素子は、第
１の磁性層と、第２の磁性層と、第３の磁性層と、前記
第１、第２の磁性層の間に挟まれた第１の非磁性層と、
前記第２、第３の磁性層の間に挟まれた第２の非磁性層
とで構成される２重トンネル接合構造であり、 前記第１の磁性層が前記第３の配線に接続し、かつ前記
第３の磁性層が前記コンタクトに接続するように形成さ
れることを特徴とする請求項１５又は１６記載の半導体
記憶装置の製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP2001122882A JP4488645B2 (ja) | 2001-04-20 | 2001-04-20 | 磁気記憶装置 |
| TW091107611A TW543086B (en) | 2001-04-20 | 2002-04-15 | Semiconductor memory device and method of fabricating the same |
| KR10-2002-0021257A KR100470848B1 (ko) | 2001-04-20 | 2002-04-18 | 반도체 기억 장치 및 그 제조 방법 |
| CNB021161240A CN1187824C (zh) | 2001-04-20 | 2002-04-19 | 半导体存储装置及其制造方法 |
| US10/125,485 US6617658B2 (en) | 2001-04-20 | 2002-04-19 | Semiconductor memory device including magneto resistive element |
| US10/615,188 US6764865B2 (en) | 2001-04-20 | 2003-07-09 | Semiconductor memory device including magneto resistive element and method of fabricating the same |
| US10/866,129 US6967864B2 (en) | 2001-04-20 | 2004-06-14 | Semiconductor memory device including magneto resistive element and method of fabricating the same |
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| JP2001122882A JP4488645B2 (ja) | 2001-04-20 | 2001-04-20 | 磁気記憶装置 |
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|---|---|
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| CN (1) | CN1187824C (ja) |
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