KR100408576B1 - 기억 셀 어레이 및 그의 제조 방법 - Google Patents

기억 셀 어레이 및 그의 제조 방법 Download PDF

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Abstract

금속 라인(L1, L2, L3) 층과 기억 셀 층이 교대로 겹쳐서 배치된다. 기억 셀들은 각각 하나의 다이오드 및 상기 다이오드에 직렬 접속된 기억 소자를 포함한다. 상기 기억 소자는 자기저항 효과를 가진 층 구조를 갖는다. 상기 다이오드는 적어도 2 개의 금속층(M1, M2) 및 상기 금속층 사이에 배치된 하나의 절연층(I1)으로 구성된 층 구조를 갖는다. 기억 소자의 층 구조체와 다이오드의 층 구조체가 서로 겹쳐서 배치된다. 각각 하나의 층의 금속 라인들(L1, L2)이 서로 평행하게 연장된다. 서로 인접하는 층의 금속 라인들(L1, L2)은 서로에 대해 횡으로 연장된다.

Description

기억 셀 어레이 및 그의 제조 방법{STORAGE CELL ARRAY AND METHOD FOR THE PRODUCTION THEREOF}
기술 분석 XMR-기술, 기술 조기 발견(Stefan Mengel 저, VDI-Technologiezentrum Physikalische Technologien 출판)에 자기저항 효과를 가진 층 구조가 공지되어있다. 층 구조에 따라 GMR-소자, TMR-소자, AMR-소자 및 CMR-소자로 구별된다.
GMR-소자의 개념은, 적어도 2 개의 강자성층 및 그 사이에 배치된 비자기 도전층을 포함하고, 소위 GMR-(giant-magnetoresistance) 효과, 즉 AMR-(anisotropic-magnetoresistance) 효과에 비해 큰 자기저항 효과를 나타내는 층 구조 전문 분야에 사용된다. GMR-효과란 2 개의 강자성층 내 자화 방향이 평행하게 설정되는지 또는 역평행하게 설정되는 지에 따라 GMR-소자의 전기 저항이 좌우된다는 것을 의미한다.
TMR-소자의 개념은 적어도 2 개의 강자성층 및 그들 사이에 배치된 비자성 절연층을 포함하는 "터널링 자기저항"-층 구조의 전문 분야에 사용된다. 이 때 절연층은 상기 두 강자성층 사이에 터널 전류가 발생할 정도로 얇다. 상기 층 구조도 역시 상기 두 강자성층 사이에 배치된 비자성 절연층을 통과하는 스핀 분극화된 터널 전류에 의해 야기되는 자기저항 효과를 나타낸다. 또한 이 경우 TMR-소자의 전기 저항은 상기 두 강자성층 내 자화 방향이 평행하게 설정되는지 또는 역평행하게 설정되는지에 따라 좌우된다.
AMR-효과는 자화된 도체 내 저항이 자화 방향에 대해 상이하게, 즉 평행하게 및 수직으로 나타난다는 것을 의미한다. 상기 AMR-효과는 부피 효과이며, 따라서 강자성 단일층에서 발생한다.
그 크기(실온에서 △R/R = 100 내지 400 %) 때문에 컬러설(colossal) 자기저항 효과라고 불리는 또 다른 자기저항 효과는 보자력이 높기 때문에 자화 상태간의 전환을 위한 높은 자계가 요구된다.
US 5 640 343에는 기억 셀이 2 개의 서로 겹쳐서 배치된 금속 라인의 층 사이에 놓이는 소위 MRAM-기억 셀 어레이가 기술되어있다. 상기 기억 셀들은 각각 하나의 다이오드 및 상기 다이오드에 직렬 접속된 하나의 기억 소자를 포함한다. 상기 기억 소자는 자기저항 효과를 갖는 층 구조를 갖는다. 상기 다이오드는 실리콘을 함유한 pn-다이오드 또는 쇼트키 다이오드이다. 상기 기억 소자의 층 구조와 다이오드의 층 구조는 서로 겹쳐서 배치된다. 제 1 층의 금속 라인들은 서로에 대해 평행하게 연장한다. 제 2 층의 금속 라인들은 서로에 대해 평행하게 연장하고, 제 1 층의 금속 라인들에 대해 수직으로 연장한다. 기억 셀들은 각각 제 1 층의 한 금속 라인과 제 2 층의 한 금속 라인 사이에 접속된다. 기억 소자의 층 구조는2 개의 강자성층 및 그들 사이에 배치된 하나의 절연층으로 구성된다. 기억 소자의 전기 저항은 상기 두 강자성층 내 자화 방향이 서로에 대해 평행한지 또는 역평행한지에 따라 좌우된다. 기억 셀로 정보를 기록하기 위해 상기 기억 셀에 연결된 금속 라인들에 전류를 인가한다. 이 때 전압은 상기 기억 셀을 통해 전류가 흐르지 않도록 선택된다. 전류에 의해 발생한 자계는 자계 내 상기 두 자성층 중 하나의 자화 방향이 설정되는 방식으로 기억 셀의 영역에 부가된다. 다른 강자성층의 자화 방향은 변동되지 않고 유지된다. 이러한 방향 설정은 정보를 표현한다. 정보의 판독을 위해, 다이오드에 연결된 금속 라인의 전압은 감소되고, 기억 소자에 연결된 금속 라인의 전압은 증가된다. 나머지 기억 소자들에 연결된 금속 라인들에는 판독될 기억 셀의 다이오드에 연결된 금속 라인에서와 동일한 전압이 인가된다. 나머지 다이오드에 연결된 금속 라인들에는 판독될 기억 셀의 기억 소자에 연결된 금속 라인에서와 동일한 전압이 인가된다. 기억 셀내 다이오드에 따라 판독될 기억 셀을 통과하는 전류만 흐를 수 있다. 상기 전류는 기억 셀에 저장된 정보에 따라 기억 소자의 2 가지 자화 상태에 상응하는 2 개의 이산값을 갖는다.
본 발명은 자기저항 효과를 가진 층 구조로 이루어진 기억 소자를 포함하는 기억 셀 어레이에 관한 것이다.
도 1은 금속 라인의 제 1 층, 제 1 금속층, 절연층, 제 2 금속층, 제 1 자성층, 비자성층, 제 2 자성층, 제 1 중간층 및 제 1 절연 구조체가 형성된 후의, 중간 산화막을 가진 기판의 횡단면도이고,
도 2a는 금속 라인의 제 2 층, 제 3 금속층, 제 2 절연층, 제 4 금속층, 제 3 자성층, 제 2 비자성층, 제 4 자성층, 제 2 중간층 및 제 2 절연 구조체가 형성된 후의 기판의 횡단면도이며,
도 2b는 도 2a의 프로세스 단계 이후, 도 2a의 횡단면에 대해 수직인 횡단면도이고,
도 3a는 금속 라인의 제 3 층이 형성된 후의 도 2a의 횡단면도이며,
도 3b는 도 3a의 프로세스 단계 이후의 도 2b의 횡단면도이다.
상기 도면들은 정확한 축척으로 도시되지 않았다.
본 발명의 목적은 종래 기술에 비해 더 높은 패킹 밀도를 갖도록 제조될 수 있는, 자기저항 효과를 가진 기억 소자를 포함하는 기억 셀 어레이 및 상기 기억 셀 어레이를 제조하는 방법에 관한 것이다.
상기 목적은 서로 교대로 겹쳐서 배치되는, 적어도 3 개 층의 금속 라인 및 2 개 층의 기억 셀이 제공되는 기억 셀 어레이에 의해 달성된다. 상기 기억 셀은각각 하나의 다이오드 및 그에 대해 직렬 접속된 기억 소자를 포함한다. 상기 기억 소자는 자기저항 효과를 갖는 층 구조를 갖는다. 상기 다이오드는 적어도 2 개의 금속층 및 그들 사이에 배치된 절연층으로 구성된 층 구조를 갖는다. 상기 기억 소자의 층 구조 및 다이오드의 층 구조는 서로 겹쳐서 배치된다. 각각 하나의 층의 금속 라인이 서로에 대해 평행하게 연장된다. 서로 인접한 층의 금속 라인은 서로에 대해 횡으로 연장된다. 상기 기억 셀은 각각 하나의 층의 금속 라인과 상기 층에 인접한 층의 금속 라인 사이에 접속된다.
상기 목적은 또한 서로에 대해 평행하게 연장되는 금속 라인의 제 1 층이 형성되는, 기억 셀 어레이의 제조 방법에 의해 달성된다. 상기 금속 라인의 제 1 층 위에 기억 셀의 제 1 층이 형성됨에 따라, 제 1 층의 기억 셀이 제 1 층의 금속 라인에 연결된다. 상기 제 1 층의 기억 셀을 위해 각각 하나의 기억 소자 및 상기 기억 소자에 직렬 접속된 하나의 다이오드가 형성된다. 상기 다이오드를 위해 적어도 2 개의 금속층 및 그들 사이에 배치된 하나의 절연층으로 구성된 층 구조가 형성된다. 상기 기억 소자를 위해 자기저항 효과를 갖는 기억 소자가 형성된다. 상기 기억 소자의 층 구조 및 다이오드의 층 구조는 서로 겹쳐서 형성된다. 상기 기억 셀의 제 1 층 위에는, 서로에 대해 평행하게 연장되고 제 1 층의 금속 라인에 대해 횡으로 연장되는 금속 라인의 제 2 층이 형성됨에 따라, 상기 제 1 층의 기억 셀이 각각 제 1 층의 금속 라인과 제 2 층의 금속 라인 사이에 접속된다. 상기 금속 라인의 제 2 층 위에 제 1 층의 기억 셀과 상응하게 설계된 제 2 층의 기억 셀이 형성된다. 상기 기억 셀의 제 2 층 위에는, 서로에 대해 평행하게 연장되고 상기 제 2 층의 금속 라인에 대해 횡으로 연장되는 금속 라인의 제 3 층이 형성됨에 따라, 상기 제 2 층의 기억 셀이 각각 제 2 층의 금속 라인과 제 3 층의 금속 라인 사이에 접속된다.
기억 셀들은 적어도 2 개의 서로 겹쳐서 적층된 층으로 배치되기 때문에, 기억 소자당 필요 면적이 감소되고 기억 셀 어레이의 패킹 밀도는 증가된다. 서로 겹쳐서 적층되는 기억 셀의 층의 수가 많을수록, 도달 가능한 패킹 밀도가 더 높다. 이 때 기억 셀들의 각 층은 금속 라인의 2 개의 층 사이에 배치된다. 하나의 층의 금속 라인은 다른 층의 금속 라인에 대해 횡으로 연장된다. 금속 라인들은 각각 최소 크기 및 사용된 기술로 제조 가능한 최소 구조 크기(F)의 간격을 갖도록 제조될 수 있기 때문에, 층당 4F2의 기억 셀에 필요한 면적이 제공된다. 기억 셀 어레이 내에는 n 개의 층에 기억 셀당 총 4F2/n의 필요 면적이 제공된다.
상기 다이오드는 전자가 절연층을 통해 한 방향으로 다른 방향보다 더 쉽게 통과하는 터널 다이오드이다. 상기 다이오드의 형성을 위해 높은 온도는 요구되지 않으며, 그러한 높은 온도는 다이오드 밑에 놓이는 금속 라인을 파괴시킬 수 있다.
다이오드가 제공됨으로써 하나의 층의 기억 셀의 정보를 판독할 때 상기 층에 인접한 층의 기억 셀을 통해 전류가 흐른다. 또한 다이오드의 제공으로 인해, 판독될 기억 셀에 연결된 금속 라인들 사이에는 판독될 기억 셀을 통해서만 전류가 흐르게 된다. 그로 인해 전류의 크기가 다른 기억 셀들에 저장된 정보와는 무관하고, 판독될 정보만 표시한다는 점에서 이는 바람직하다.
하나의 층의 금속 라인을 형성하기 위한 마스크 및 인접한 층의 금속 라인을 형성하기 위한 마스크가 금속 라인의 상기 층들 사이에 배치된 기억 셀의 형성을 위해 동시에 사용되는 경우, 기억 셀 어레이를 형성하기 위한 프로세스 비용이 매우 적게 든다.
예컨대 제 1 도전층이 형성되고, 그 위에 기억 셀의 제 1 층의 형성을 위한 층들이 형성된다. 기억 셀의 제 1 층의 형성을 위한 상기 층들 및 상기 제 1 도전층이 스트립 형태의 제 1 마스크를 이용하여 패턴화됨에 따라, 상기 제 1 층으로부터 금속 라인의 제 1 층이 형성된다. 절연 재료가 증착되어 평탄화됨에 따라 서로 분리된 스트립 형태의 제 1 절연 구조체가 형성된다.
제 2 도전층이 형성되고, 그 위에 기억 셀의 제 2 층의 형성을 위한 층들이 디포짓된다. 기억 셀의 제 2 층의 형성을 위한 층들, 제 2 도전층 및 기억 셀의 제 1 층의 형성을 위한 층들이 스트립 형태의 제 2 마스크를 이용하여 패턴화됨에 따라, 상기 제 2 층으로부터 금속 라인의 제 2 층이 형성되고, 기억 셀의 제 1 층의 형성을 위한 상기 층들로부터 제 1 층의 기억 셀이 형성된다. 상기 제 1 층의 기억 셀은 결과적으로 2 개의 단계를 통해 상응하는 층이 패턴화됨으로써 형성된다. 금속 라인들의 제 1 층의 형성시에는 제 1 단계가 실시되고, 금속 라인들의 제 2 층의 형성시에는 제 2 단계가 실시된다. 이어서 절연 재료가 증착되어 평탄화됨에 따라 서로 분리된 스트립 형태의 제 2 절연 구조체가 형성된다.
이어서 제 3 도전층이 디포짓된다. 상기 제 3 도전층 및 기억 셀의 제 2 층의 형성을 위한 층들이 스트립 형태의 제 3 마스크를 이용하여 패턴화됨에 따라,상기 제 3 층으로부터 금속 라인의 제 3 층이 형성되고, 상기 기억 셀의 제 2 층의 형성을 위한 층들로부터 제 2 층의 기억 셀이 형성된다. 상기 제 2 층의 기억 셀은 결과적으로 2 개의 단계를 통해 상응하는 층이 패턴화됨에 따라 형성된다. 금속 라인들의 제 2 층의 형성시에는 제 1 단계가 실시되고, 금속 라인들의 제 3 층의 형성시에는 제 2 단계가 실시된다. 상기 방식으로 기억 셀 및 금속 라인의 많은 층이 임의로 형성될 수 있다.
다이오드의 매우 탁월한 전기적 특성은 한 금속층의 전자친화도와 다른 금속층의 전자친화도의 차가 가능한 한 큰 경우에 달성될 수 있다. 이 경우 다이오드 내에서의 터널 효과의 비대칭이 매우 크다. 즉, 전자가 어느 한 방향으로 다른 방향보다 더 쉽게 통과하게 된다. 알루미늄의 전자친화도는 매우 낮다. 결과적으로 한 금속층이 바람직하게는 알루미늄으로 형성된다. 그러나 전자친화도가 낮은 다른 물질들도 적합하다.
절연층의 형성을 위해 알루미늄이 산화될 수 있다.
금속 라인들은 예컨대 Cu, AlSiCu 또는 금속 규화물로 형성될 수 있다.
프로세스의 간편화를 위해서는 다이오드의 2 개의 금속층 중 하나가 상기 금속 라인들 중 하나의 일부인 것이 바람직하다. 이 경우 금속 라인들은 바람직하게는 알루미늄으로 형성된다.
다이오드의 층 구조체와 기억 소자의 층 구조체 사이에는 예컨대 TiN으로 이루어진 확산 배리어가 배치될 수 있다.
기억 소자로는 공지된 모든 TMR-소자 및 GMR-소자가 적합하다. 또한 상이한저항을 나타내는 2 개의 자화 상태를 가진 모든 XMR-소자도 적합하다. 상기 자화 상태 사이에는 메모리 응용에 따라 호환되는 크기를 갖는 자계가 제공됨에 따라 기억 소자가 양방향으로 스위칭될 수 있다.
바람직하게는 기억 소자의 층 구조체가 적어도 2 개의 자성층 및 그들 사이에 배치된 하나의 비자성층으로 구성된다. 상기 기억 소자들은 각각 2 개의 자화 상태를 갖는다.
비자성층은 절연층(TMR-소자)인 것이 바람직하다. 그러면 전력 소비 및 신호 대 잡음비의 관점에서 유리한 높은 소자 저항(= 100 ㏀)을 얻을 수 있기 때문이다. 자성층을 위한 재료로는 예컨대 Ni, Fe, Co, Cr, Mn, Gd, Dy 및 NiFe, NiFeCo, CoFe, CoCrFe와 같은 상기 물질들의 합금, 및 MuBi, BiFe, CoSm, CoPt, CoMnB, CoFeB가 적합하다. 비자성층을 위한 절연 재료로는 예컨대 Al2O3, MgO, NiO, HfO2, TiO2, NbO, SiO2및 DLC(Diamond-like carbon)이 적합하다. 비자성층을 위한 도전 재료로는 예컨대 Cu 또는 Ag가 적합하다.
자성층의 두께는 바람직하게는 5 nm 내지 10 nm에 달한다. 비자성층의 두께는 바람직하게는 1 nm 내지 3 nm이다. 기억 소자는 바람직하게는 50 nm 내지 150 nm의 범위에 놓이는 크기를 갖는다. 상기 기억 소자는 특히 정사각형 또는 가늘고 긴 형태로 형성될 수 있다.
공정의 프로세스 안전도를 높이기 위해 기억 소자의 층 구조와 그 위에 배치 된 금속 라인 사이에 하나의 중간층이 배치되는 것이 바람직하다. 상기 중간층은절연 구조체의 형성을 위해 절연 재료가 평탄화될 때 기억 셀의 층 구조체가 손상되는 것을 막는다. 평탄화시 상기 중간층이 노출되고, 약간 제거될 수도 있다. 또한 상기 중간층은 동시에 확산 배리어로서 작용할 수 있다.
기억 소자의 층 구조체는 다이오드의 층 구조체 위에 배치될 수 있다. 대안으로 다이오드의 층 구조체가 기억 소자의 층 구조체 위에 배치된다.
하기에는 기억 셀 어레이의 가능한 동작 방법이 기술된다.
기억 셀에 정보를 기록하기 위해 상기 기억 셀에 연결된 금속 라인들에 전류가 인가된다. 그로 인해 발생한 자계는 나머지 기억 셀의 영역에서보다 상기 기억 셀의 영역에서 더 크다. 상기 기억 셀의 영역에서 자계는 관련 기억 소자의 2 개의 자성층 중 자기적으로 더 약한 층의 자화 방향이 자계 내에서 설정될 정도의 크기를 갖는다. 상기 2 개의 자성층 중 자기적으로 더 강한 층의 자화 방향은 변동하지 않고 유지된다. 자계는 기록될 정보에 상응하게 설정되기 때문에, 자기적으로 더 약한 층의 자화 방향은 자기적으로 더 강한 층의 자화 방향에 대해 평행이거나 역평행이다. 결과적으로 기억 셀은 2 개의 상이한 자화 상태를 취할 수 있다.
기억 셀의 정보를 판독하기 위해, 기억 셀을 통해 전류가 흐르도록 관련 금속 라인들에 전압이 인가된다. 상기 전류의 크기는 기억 셀의 자화 상태에 따라 좌우되며, 결과적으로는 저장된 정보에 따라 좌우된다.
하기에는 본 발명이 도면에 도시된 실시예를 참고로 더 자세히 기술된다.
실시예에서는 반도체 소자(도시되지 않음)가 중간 산화막(Z)에 의해 덮인 기판이 제공된다(도 1 참조). 반도체 소자는 형성될 기억 셀 어레이의 주변 장치의 일부일 수 있다.
제 1 도전층의 형성을 위해 구리를 약 500 nm 두께로 증착시킨다. 제 1 금속층(M1)의 형성을 위해 알루미늄을 약 10 nm 두께로 증착시킨다. 열적 산화를 통해 알루미늄으로 된 약 3 nm 두께의 제 1 절연층(I1)이 형성된다. 제 2 금속층(M2)의 형성을 위해 백금을 약 10 nm 두께로 증착시킨다. 이어서 질화티탄으로 된 약 10 nm 두께의 제 1 확산 배리어(도시되지 않음)가 증착된다. 제 1 자성층(G1)의 형성을 위해 코발트를 약 10 nm 두께로 증착시킨다. 알루미늄으로 된약 3 nm 두께의 제 1 비자성층(N1)을 증착시키고 열적 산화를 통해 산화시킨다. 제 2 자성층(G2)의 형성을 위해 NiFe를 약 10 nm 두께로 증착시킨다. 제 1 중간층(Z1)의 형성을 위해 질화티탄을 약 20 nm 두께로 증착시킨다(도 1 참조).
폭이 약 150 nm이고 서로로부터 약 150 nm의 간격을 갖는 스트립 형태의 제 1 포토레지스트 마스크(도시되지 않음)를 이용하여 제 1 중간층(Z1), 제 2 자성층(G2), 제 1 비자성층(N1), 제 1 자성층(G1), 제 1 확산 배리어, 제 2 금속층(M2), 제 1 절연층(I1) 및 제 1 금속층(M1)이 아르곤을 사용한 스퍼터링을 통해 에칭된다. 이어서 예컨대 BCL3+ CL2+ CH4를 함유한 구리가 에칭됨에 따라 제 1 절연층으로부터 금속 라인의 제 1 층(L1)이 형성된다(도 1 참조). 제 1 포토레지스트 마스크가 제거된다.
제 1 절연 구조체(S1)의 형성을 위해 SiO2가 약 100 nm 두께로 증착되어, 제 1 중간층(Z1)이 노출될 때까지 화학적-물리적 폴리싱에 의해 평탄화된다(도 1 참조). 이 때 제 1 중간층(Z1)이 약 10 nm 정도 제거된다.
제 2 도전층의 형성을 위해 구리가 약 500 nm 두께로 증착된다. 제 3 금속층(M3)의 형성을 위해 알루미늄이 약 10 nm 두께로 증착된다. 열적 산화를 통해 산화알루미늄으로 된 약 3 nm 두께의 제 2 절연층(I2)이 형성된다. 제 4 금속층(M4)의 형성을 위해 백금이 약 10 nm 두께로 증착된다. 제 2 확산 배리어(도시되지 않음)의 형성을 위해 질화티탄이 약 10nm 두께로 증착된다. 제 3 자성층(G3)의 형성을 위해 코발트가 약 10 nm 두께로 증착된다. 약 3 nm 두께의제 2 비자성층(N2)의 형성을 위해 알루미늄이 증착되어, 열적 산화를 통해 산화된다. 제 4 자성층(G4)의 형성을 위해 NiFe가 약 10 nm 두께로 증착된다. 제 2 중간층(Z2)의 형성을 위해 TiN이 약 20 nm 두께로 증착된다(도 2a 및 2b 참조).
폭이 약 150 nm이고, 제 1 포토레지스트 마스크의 스트립에 대해 횡으로 연장하며 서로로부터 약 150 nm의 간격을 갖는 스트립 형태의 제 2 포토레지스트 마스크를 이용하여 제 2 중간층(Z2), 제 4 자성층(G4), 제 2 비자성층(N2), 제 3 자성층(G3), 제 2 확산 배리어, 제 4 금속층(M4), 제 2 절연층(I2) 및 제 3 금속층(M3)이 아르곤을 사용한 스퍼터링을 통해 에칭된다. 이어서 예컨대 BCL3+ CL2+ CH4를 함유한 구리가 에칭됨에 따라 금속 라인의 제 2 층(L2)이 형성된다(도 2a 및 2b 참조).
이어서 제 1 중간층(Z1), 제 2 자성층(G2), 제 1 비자성층(N1), 제 1 자성층(G1), 제 1 확산 배리어, 제 2 금속층(M2), 제 1 절연층(I1) 및 제 1 금속층(M1)이 아르곤을 사용한 스퍼터링을 통해 에칭된다. 그로 인해 제 2 자성층(G2), 제 1 금속층(M1) 및 제 1 자성층(G1)으로부터 서로 분리된, 제 1 층의 기억 셀의 기억 소자의 층 구조가 형성된다. 제 2 금속층(M2), 제 1 절연층(I1) 및 제 1 금속층(M1)으로부터 제 1 층의 기억 셀의 다이오드의 층 구조가 형성된다. 제 1 층의 기억 셀은 서로 겹쳐서 배치되는 층 구조를 갖는 다이오드 및 기억 소자를 포함한다.
제 2 포토레지스트 마스크가 제거된다.
제 2 절연 구조체(S2)의 형성을 위해 SiO2가 약 100 nm 두께로 증착되어, 제 2 중간층(Z2)이 노출될 때까지 화학적-물리적 폴리싱에 의해 평탄화된다. 이 때 제 2 중간층(Z2)은 약 10 nm 정도 제거된다.
제 3 도전층의 형성을 위해 구리가 약 500 nm 두께로 증착된다. 상기 제 1 포토레지스트 마스크에 상응하는, 스트립 형태의 제 3 포토레지스트 마스크(도시되지 않음)를 이용하여 예컨대 BCL3+ CL2+ CH4를 함유한 구리가 에칭됨에 따라 제 3 도전층으로부터 금속 라인의 제 3 층(L3)이 형성된다(도 3a 및 3b 참조).
이어서 제 2 중간층(Z2), 제 4 자성층(G4), 제 2 비자성층(N2), 제 3 자성층(G3), 제 2 확산 배리어, 제 4 금속층(M4), 제 2 절연층(I2) 및 제 3 금속층(M3)이 아르곤을 사용한 스퍼터링을 통해 에칭된다. 그로 인해 상기 제 4 금속층(M4), 제 2 비자성층(N2) 및 제 3 자성층(G3)으로부터 서로로부터 분리된, 제 2 층의 기억 셀의 층 구조가 형성된다. 제 4 금속층(M4), 제 2 절연층(I2) 및 제 3 금속층(M3)으로부터 제 2 층의 기억 셀의 다이오드의 층 구조가 형성된다. 제 2 층의 기억 셀은 서로 겹쳐서 배치되는 층 구조를 갖는 기억 셀 및 다이오드를 포함한다.
상기 방법을 통해 기억 셀의 서로 겹쳐서 배치된 2 개의 층을 갖는 MRAM-기억 셀 어레이가 형성된다.
마찬가지로 본 발명의 범주 내에서는 실시예의 다양한 변형이 고려될 수 있다. 특히 공지된 층 및 마스크들의 크기는 의도에 따라 각각의 요구 사항에 매칭될 수 있다. 재료의 선택에 있어서도 동일하게 적용된다.
금속 라인들(L1, L2, L3)은 구리 대신 알루미늄으로서 형성된다. 이 경우 상기 금속 라인들 중 일부는 다이오드의 하부 금속층으로서 작용한다. 별도의 금속층(M1, M3)의 형성은 생략될 수 있다.
서로 교대로 겹쳐서 배치된 3 개 이상의 금속 라인 층 및 2 개 이상의 기억 셀 층이 형성될 수 있다.

Claims (7)

  1. 기억 셀로서,
    - 서로 교대로 겹쳐서 배치되는, 적어도 3 개 층의 금속 라인(L1, L2, L3) 및 2 개 층의 기억 셀이 제공되고,
    - 상기 기억 셀은 각각 하나의 다이오드 및 그에 대해 직렬 접속된 기억 소자를 포함하며,
    - 상기 기억 소자는 자기저항 효과를 갖는 층 구조를 가지고,
    - 상기 다이오드는 적어도 2 개의 금속층(M1, M2) 및 그들 사이에 배치된 절연층(I1)으로 구성된 층 구조를 가지며,
    - 상기 기억 소자의 층 구조 및 다이오드의 층 구조가 서로 겹쳐서 배치되고,
    - 각각 하나의 층의 금속 라인(L1)이 서로에 대해 평행하게 연장되며,
    - 서로 인접한 층의 금속 라인(L1, L2)은 서로에 대해 횡으로 연장되고,
    - 상기 기억 셀은 각각 1 개 층의 금속 라인(L1, L2)과 상기 층에 인접한 층의 금속 라인(L2, L3) 사이에 접속되는 것을 특징으로 하는 기억 셀 어레이.
  2. 제 1항에 있어서,
    - 상기 다이오드의 2 개의 금속층(M1) 중 하나가 상기 금속 라인들 중 하나(L1)의 일부인 것을 특징으로 하는 기억 셀 어레이.
  3. 제 1항 또는 2항에 있어서,
    - 상기 기억 소자의 층 구조가 적어도 2 개의 자성층(G1, G2) 및 그들 사이에 놓인 하나의 비자성층(N1)으로 구성되는 것을 특징으로 하는 기억 셀 어레이.
  4. 기억 셀 어레이를 제조하기 위한 방법으로서,
    - 서로에 대해 평행하게 연장되는 금속 라인의 제 1 층(L1)이 형성되고,
    - 상기 금속 라인의 제 1 층(L1) 위에 기억 셀의 제 1 층이 형성됨에 따라, 제 1 층의 기억 셀이 제 1 층의 금속 라인(L1)에 연결되며,
    - 상기 제 1 층의 기억 셀을 위해 각각 하나의 기억 소자 및 상기 기억 소자에 직렬 접속된 다이오드가 형성되고,
    - 상기 다이오드를 위해 적어도 2 개의 금속층(M1, M2) 및 그들 사이에 배치된 하나의 절연층(I1)으로 구성된 층 구조가 형성되며,
    - 상기 기억 소자를 위해 자기저항 효과를 갖는 기억 소자가 형성되고,
    - 상기 기억 소자의 층 구조 및 다이오드의 층 구조가 서로 겹쳐서 형성되며,
    - 상기 기억 셀의 제 1 층 위에, 서로에 대해 평행하게 연장되고 제 1 층의 금속 라인(L1)에 대해 횡으로 연장되는 금속 라인의 제 2 층(L2)이 형성됨에 따라, 상기 제 1 층의 기억 셀이 각각 제 1 층의 금속 라인(L1)과 제 2 층의 금속 라인(L2) 사이에 접속되고,
    - 상기 금속 라인의 제 2 층(L2) 위에 제 1 층의 기억 셀과 상응하게 설계된 제 2 층의 기억 셀이 형성되며,
    - 상기 기억 셀의 제 2 층 위에 서로에 대해 평행하게 연장되고 상기 제 2 층의 금속 라인(L2)에 대해 횡으로 연장되는 금속 라인의 제 3 층(L3)이 형성됨에 따라, 상기 제 2 층의 기억 셀이 각각 제 2 층의 금속 라인(L2)과 제 3 층의 금속 라인(L3) 사이에 접속되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    - 제 1 도전층이 형성되고, 그 위에 기억 셀의 제 1 층의 형성을 위한 층들(M1, I1, M2, G1, N1, G2)이 형성되고,
    - 기억 셀의 제 1 층의 형성을 위한 상기 층들(M1, I1, M2, G1, N1, G2) 및 상기 제 1 도전층이 스트립 형태의 제 1 마스크를 이용하여 패턴화됨에 따라, 상기 제 1 층으로부터 금속 라인의 제 1 층(L1)이 형성되며,
    - 절연 재료가 증착되어 평탄화됨에 따라 서로 분리된 스트립 형태의 제 1 절연 구조체(S1)가 형성되고,
    - 제 2 도전층이 형성되고, 그 위에 기억 셀의 제 2 층의 형성을 위한 층들(M3, I2, M4, G3, N2, G4)이 디포짓되며,
    - 기억 셀의 제 2 층의 형성을 위한 층들(M3, I2, M4, G3, N2, G4), 제 2 도전층 및 기억 셀의 제 1 층의 형성을 위한 층들(M1, I1, M2, G1, N1, G2)이 스트립 형태의 제 2 마스크를 이용하여 패턴화됨에 따라, 상기 제 2 층으로부터 금속라인의 제 2 층(L2)이 형성되고, 기억 셀의 제 1 층의 형성을 위한 상기 층들(M1, I1, M2, G1, N1, G2)로부터 제 1 층의 기억 셀이 형성되며,
    - 절연 재료가 증착되어 평탄화됨에 따라 서로 분리된 스트립 형태의 제 2 절연 구조체(S2)가 형성되고,
    - 제 3 도전층이 디포짓되며,
    - 제 3 층 및 기억 셀의 제 2 층의 형성을 위한 층들(M3, I2, M4, G3, N2, G4)이 스트립 형태의 제 3 마스크를 이용하여 패턴화됨에 따라, 상기 제 3 층으로부터 금속 라인의 제 3 층(L3)이 형성되고, 상기 기억 셀의 제 2 층의 형성을 위한 층들(M3, I2, M4, G3, N2, G4)로부터 제 2 층의 기억 셀이 형성되는 것을 특징으로 하는 방법.
  6. 제 4항 또는 5항에 있어서,
    - 상기 다이오드의 2 개의 금속층들 중 하나(M1)가 상기 금속 라인들 중 하나(L1)의 일부로서 형성되는 것을 특징으로 하는 방법.
  7. 제 4항 또는 5항에 있어서,
    - 상기 기억 소자의 층 구조를 위해 적어도 2 개의 자성층(G1, G2) 및 그들 사이에 배치된 하나의 비자성층(N1)이 형성되는 것을 특징으로 하는 방법.
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