JP5127859B2 - 不揮発性記憶装置の製造方法 - Google Patents
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Description
本発明は、不揮発性記憶装置の製造方法に関する。
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive Random Access Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のワード線と、第１の方向に垂直な第２の方向に並行して延在する複数のビット線との交差部に、アレイ状に配列して構成される（たとえば、特許文献１参照）。また、複数のメモリセルアレイが積層されるとともに、積層方向に隣接するメモリセルアレイ間で、第１の配線または第２の配線を共有する構造のものも提案されている（たとえば、特許文献２参照）。
このような不揮発性記憶装置は、特許文献２に記載されるように、以下のようにして製造される。層間絶縁膜上に、ワード線となる第１の配線材料層と、抵抗変化素子となる抵抗変化層および整流素子となるダイオード層を含む第１のメモリ層と、を積層する。ついで、リソグラフィ技術および反応性イオンエッチング技術（Reactive Ion Etching；以下、ＲＩＥ法という）によって第１の配線材料層と第１のメモリ層とを第１の方向に延在するラインアンドスペース状のパターンにエッチングし、パターン間に層間絶縁膜を埋め込む。これによって、第１の配線材料層はワード線となる。その後、層間絶縁膜上に、ビット線となる第２の配線材料層と、抵抗変化層およびダイオード層を含む第２のメモリ層と、を積層し、リソグラフィ技術およびＲＩＥ法によって、第２のメモリ層、第２の配線材料層、第１のメモリ層および層間絶縁膜を第２の方向に延在するラインアンドスペース状のパターンにエッチングし、パターン間に層間絶縁膜を埋め込む。これによって、第２の配線材料層はビット線となり、ワード線とビット線のクロスポイントに柱状構造のメモリセルがマトリックス状に配置された１層目のメモリセルアレイが形成される。その後、同様の処理を繰り返し、複数層のメモリセルアレイが形成される。なお、最上層のメモリ層を形成する場合には、第１または第２の方向にパターニングされ、パターン間に層間絶縁膜が埋め込まれた最上層のメモリ層上にワード線またはビット線となる配線材料層を形成し、リソグラフィ技術とＲＩＥ法によって配線材料層とその直下のメモリ層を第１または第２の方向に延在するラインアンドスペース状のパターンに加工し、パターン間を層間絶縁膜で埋め込めばよい。
上記の配線材料層とメモリ層の積層膜をラインアンドスペース状のパターンにエッチングする際には、特許文献１に示されるように、積層膜上にＴＥＯＳ（Tetraethoxysilane）膜などの酸化膜からなるハードマスクを用いて、エッチングを行う方法が一般的である。
ところで、特許文献２のようにメモリセルアレイを複数積層する場合には、メモリセルアレイを２層分加工するが、このときメモリ層と配線材料層のエッチングのほかに、ラインアンドスペース状のパターン間に埋め込まれた酸化膜で構成される層間絶縁膜もエッチングしなければならない。つまり、１つのハードマスクで加工すべき膜種が増大してしまうという問題点があった。
本発明は、多数の種類の材質の膜を含む不揮発性記憶装置をエッチングによって加工する際に、膜の種類に応じたハードマスクを複数用いて加工を行いながら、複数のハードマスクを使用することによる工程数の増加を抑えることができる不揮発性記憶装置の製造方法を提供することを目的とする。
本発明の一態様によれば、素子層上に素子の配線の一部を構成する配線材料層を積層させる層形成工程と、前記配線材料層を所定の形状に加工する加工工程と、前記配線材料層をマスクとして、前記素子層をエッチングするエッチング工程と、前記エッチングしたパターン間に絶縁層を埋め込む埋め込み工程と、前記配線材料層をストッパとして、前記絶縁層を除去する絶縁層除去工程と、前記配線材料層が露出した前記絶縁層上に、前記配線材料層とコンタクトする配線層を形成する配線層形成工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
また、本発明の一態様によれば、第１の素子となる所定の形状の素子形成部間に絶縁膜が形成されてなる素子層上に、第２の素子となる素子材料層と、前記第２の素子の配線の一部を構成する配線材料層と、絶縁材料からなるマスク層と、を積層させる層形成工程と、前記マスク層を所定の形状に加工するマスク加工工程と、前記マスク層をマスクとして、前記配線材料層と前記素子材料層とをエッチングする第１のエッチング工程と、前記第１のエッチング工程の後、前記マスク層と前記配線材料層とをマスクとして、前記素子層の前記絶縁膜をエッチングする第２のエッチング工程と、前記第２のエッチング工程の後、前記配線材料層をマスクとして、前記素子層の前記素子形成部をエッチングし、前記第１の素子を形成する第３のエッチング工程と、前記エッチングしたパターン間に絶縁層を埋め込む埋め込み工程と、前記配線材料層をストッパとして、前記絶縁層を除去する絶縁層除去工程と、前記配線材料層が露出した前記絶縁層上に、前記第２の素子の配線となる配線層を形成する配線層形成工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、多数の種類の材質の膜を含む不揮発性記憶装置をエッチングによって加工する際に、膜の種類に応じたハードマスクを複数用いて加工を行いながら、複数のハードマスクを使用することによる工程数の増加を抑えることができるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置の製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
また、以下では、一般的な不揮発性記憶装置の構造とその製造方法について説明し、この不揮発性記憶装置を加工する上での問題点を指摘した後に、本発明の実施の形態による不揮発性記憶装置の製造方法について説明する。
図１は、不揮発性記憶装置のメモリセル部の構成の一例を模式的に示す斜視図であり、図２は、不揮発性記憶装置の構成を模式的に示す断面図である。図２は、図１のＡ−Ａ断面の一部を示している。不揮発性記憶装置は、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さでＸ方向に垂直なＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置に抵抗変化層ＶＲと整流層Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置されたメモリセルアレイを有する。図１の場合には、このメモリセルアレイが、高さ方向に６層積層された場合が示されており、高さ方向に隣接するメモリセルＭＣ間で、ビット線ＢＬまたはワード線ＷＬが共有される構造となっている。なお、図では、メモリセルＭＣと上層配線（ワード線ＷＬまたはビット線ＢＬ）との間にキャップ膜Ｃが配置されている。また、隣接するメモリセルＭＣの周囲と、隣接するワード線ＷＬ間およびビット線ＢＬ間には、層間絶縁膜ＩＬＤが形成されている。
整流層Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなる。たとえば、ここでは整流層Ｄは、ビット線ＢＬからワード線ＷＬに向かう方向の電流を流すように設定されるものとする。
抵抗変化層ＶＲは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される。たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜などを例示することができる。
キャップ膜Ｃは、メモリセルＭＣと上層のワード線ＷＬまたはビット線ＢＬとを接続するために、プロセス上導入される導電性材料からなる膜である。ここでは、キャップ膜Ｃとして、Ｗ膜を用いるものとする。
以上のように、整流層Ｄと抵抗変化層ＶＲが積層された構造を含むことで抵抗変化型メモリセルＭＣが構成される。
このような構成の不揮発性記憶装置において、目的とするメモリセルＭＣに所定の電圧が印加されるように、ワード線ＷＬとビット線ＢＬに印加する電圧を制御して、メモリセルＭＣを構成する抵抗変化層ＶＲの抵抗状態を変化させる。具体的には、低抵抗状態の抵抗変化層ＶＲに電流を流し、ジュール加熱によって抵抗が１〜２桁増加した高抵抗状態に戻すリセット（消去）処理を行ったり、高抵抗状態の抵抗変化層ＶＲに電圧を与えて低抵抗状態に戻すセット（書き込み）処理を行ったりする。このように、リセット処理とセット処理によって高抵抗状態／低抵抗状態を作り出して抵抗値情報を記憶し、メモリセルＭＣに流れる電流差を検出することでメモリとして機能させるようにしている。
図３−１〜図３−１１は、不揮発性記憶装置の製造方法の手順の一例を示す図である。これらの図において、（ａ）は斜視図であり、（ｂ）は図１のＡ−Ａ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬ上の断面図であり、（ｃ）は、図１のＢ−Ｂ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図であり、（ｄ）は図１のＣ−Ｃ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬ上の断面図であり、（ｅ）は図１のＤ−Ｄ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図である。
まず、図示しない半導体基板上に、メモリセルＭＣのワード線ＷＬとビット線ＢＬに接続されるセル制御用トランジスタなどの素子と、素子に接続される配線層とを含む図示しない周辺回路を形成し、周辺回路上に層間絶縁膜４０を形成する。ついで、図３−１に示されるように、層間絶縁膜４０上の全面に１層目のメモリセルアレイを構成するための膜を積層し、下層の配線（ワード線ＷＬ）形状にパターニングを行う。すなわち、電極層ＥＬ１、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１を順に積層する。なお、電極層ＥＬ１およびキャップ膜Ｃ１として、たとえばＷを用いることができ、抵抗変化層ＶＲとして、たとえばＮｉＯを用いることができ、整流層Ｄ１として、たとえばＰ型ポリシリコン、Ｉ型ポリシリコンおよびＮ型ポリシリコンが積層されたＰＩＮ構造のポリシリコン膜を用いることができる。また、以下のメモリセルアレイの形成においても同様である。
その後、Ｄ−ＴＥＯＳ（Densified TEOS）などからなるハードマスク層５１をキャップ膜Ｃ１上に形成する。このハードマスク層５１は、先に形成した電極層ＥＬ１からキャップ膜Ｃ１までの層をＲＩＥ法などのドライエッチング法でエッチングすることができる厚さに設定される。さらに、ハードマスク層５１上にレジスト５２を塗布し、リソグラフィ技術によって、Ｘ方向に延在したラインアンドスペースパターン形状にパターニングする。
その後、図３−２に示されるように、レジスト５２をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層５１を加工する。さらに、図３−３に示されるように、レジスト５２を酸素放電によって除去した後、ハードマスク層５１をマスクとして用いて、ＲＩＥ法などの異方性エッチングによって、電極層ＥＬ１の底部が隣接する電極層ＥＬ１と切断されるまでエッチングする。これによって、電極層ＥＬ１はワード線ＷＬ１となり、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１は、ワード線ＷＬ１と同じＸ方向に延在したパターンとして形成される。
ついで、図３−４に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜６０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ１をストッパとして、キャップ膜Ｃ１よりも上に形成されている層間絶縁膜６０やハードマスク層５１を除去しつつ上面を平坦化する。
その後、図３−５に示されるように、２層目のメモリセルアレイを構成するための膜を積層する。すなわち、電極層ＥＬ２、整流層Ｄ２、抵抗変化層ＶＲ２、およびキャップ膜Ｃ２を順に積層する。なお、ここでは、整流層Ｄ２のＰ型ポリシリコン層、Ｉ型ポリシリコン層およびＮ型ポリシリコン層の積層順序が１層目の整流層Ｄ１とは逆になるように整流層Ｄ２が形成される。これは、ビット線ＢＬからワード線ＷＬに向かって電流を流すようにするためである。
また、後述する厚さのハードマスク層６１をキャップ膜Ｃ２上に形成する。その後、ハードマスク層６１上にレジスト６２を塗布し、リソグラフィ技術によって、下層のラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＹ方向に延在するラインアンドスペースパターンを形成する。
ついで、図３−６に示されるように、レジスト６２をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層６１を加工する。さらに、図３−７に示されるように、レジスト６２を酸素放電によって除去した後、ハードマスク層６１をマスクとして、ＲＩＥ法などの異方性エッチングによって、キャップ膜Ｃ２から整流層Ｄ１までを、整流層Ｄ１の底部がＸ方向に隣接する整流層Ｄ１と分離されるまでエッチングする。これによって、２層目の電極層ＥＬ２はビット線ＢＬ１となり、ワード線ＷＬ１とビット線ＢＬ１の各交差位置に、ワード線ＷＬ１の幅とビット線ＢＬ１の幅とで規定された抵抗変化層ＶＲ１と整流層Ｄ１の積層膜からなるメモリセルＭＣが配置された１層目のメモリセルアレイが形成される。また、２層目の抵抗変化層ＶＲ２、整流層Ｄ２およびキャップ膜Ｃ２は、ビット線ＢＬ１（２層目の電極層ＥＬ２）と同じＹ方向に延在したパターンとして形成される。
その後、図３−８に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜７０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ２をストッパとして、キャップ膜Ｃ２よりも上に形成されている層間絶縁膜７０やハードマスク層６１を除去するとともに上面を平坦化する。
この後、図３−５〜図３−８に示される処理をメモリセルアレイが所望の数積層されるまで繰り返し行う。ただし、電極層に形成するラインアンドスペース状のパターンの延在方向がＸ方向、Ｙ方向、Ｘ方向、・・・、となるようにする。
ついで、図３−９に示されるように、最上層の配線となる電極層ＥＬ３を形成する。ここでは、図３−８に引き続いてキャップ膜Ｃ２とコンタクトするように電極層ＥＬ３を形成している。また、電極層ＥＬ３から２層目の整流層Ｄ２までをエッチングすることができる厚さのハードマスク層７１を電極層ＥＬ３上に形成する。その後、ハードマスク層７１上にレジスト７２を塗布し、リソグラフィ技術によって、直下のラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＸ方向に延在するラインアンドスペースパターンを形成する。
その後、図３−１０に示されるように、レジスト７２をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層７１を加工し、さらに、ハードマスク層７１をマスクとして、ＲＩＥ法などの異方性エッチングによって、電極層ＥＬ３から整流層Ｄ２までを、整流層Ｄ２の底部がＹ方向に隣接する整流層Ｄ２と分離されるまでエッチングする。これによって、３層目の電極層ＥＬ３はワード線ＷＬ２となり、ビット線ＢＬ１とワード線ＷＬ２の各交差位置に、ビット線ＢＬ１の幅とワード線ＷＬ２の幅とで規定された整流層Ｄ２と抵抗変化層ＶＲ２の積層膜からなるメモリセルＭＣが配置された２層目のメモリセルアレイが形成される。
そして、図３−１１に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜８０を埋め込み、ＣＭＰ法によってワード線ＷＬ２をストッパとして、ワード線ＷＬ２よりも上に形成されている層間絶縁膜８０やハードマスク層７１を除去するとともに上面を平坦化する。以上によって、不揮発性記憶装置が製造される。
従来では、図３−７に示されるように、２層分のメモリセルアレイを加工する場合に、酸化膜系のハードマスク層６１で電極層ＥＬ２やキャップ膜Ｃ２，Ｃ１などの金属層、抵抗変化層ＶＲ２，ＶＲ１、半導体膜からなる整流層Ｄ２，Ｄ１および層間絶縁膜６０を加工している。ここで、酸化膜系のハードマスクを用いたエッチングでは、適切なエッチング条件の下で金属層、抵抗変化層および半導体層の加工は容易であるが、酸化膜からなる層間絶縁膜６０は、一般的に酸化膜系のハードマスクとの間で選択比が取れない。そのため、層間絶縁膜６０をエッチングで加工するためのハードマスク層６１としては、整流層Ｄ１、抵抗変化層ＶＲ１、キャップ膜Ｃ１、電極層ＥＬ２（ビット線ＢＬ１）、整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２をエッチングすることができる膜厚に加え、１層目の整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１のパターン間に埋め込まれた層間絶縁膜６０を加工することができる非常に厚い膜厚（ほぼ、層間絶縁膜６０の膜厚に相当する）で形成していた。
しかしながら、ハードマスク層６１の膜厚が厚いと、ハードマスク層６１自体を加工する際に抜け性が悪くなって、底部においても十分なスペースを確保できずマスクパターン形状が劣化する虞があり、さらにハードマスク層６１のアスペクト比の増大に伴って、ハードマスク層６１のラインアンドスペースパターンを下層に高い加工精度で転写することは困難であった。その結果、特に抵抗変化層ＶＲ１や整流層Ｄ１に対するエッチングの抜け性が悪くなってしまい、ひいては、図３−７（ｂ）に示されるように、隣接するメモリセルＭＣ間の下部で、たとえば整流層Ｄ１間が完全に分離されない未エッチング領域１０１が残り、隣接するメモリセルＭＣ間でショートが生じてしまうこともあった。なお、図３−８以降では、エッチングされない領域１０１の図示を省略している。また、このようなハードマスク層６１を用いて加工されるパターンは、加工アスペクト比が大きいので、加工後にパターンが倒壊しやすいという問題点もあった。
そこで、従来に比してマスク膜厚を低減して、不揮発性記憶素子となる抵抗変化層および半導体層を含むメモリ層と、不揮発性記憶素子に対する配線となる配線層と、層間絶縁膜と、を加工することができる不揮発性記憶装置の製造方法と、その製造方法によって製造された不揮発性記憶装置について説明する。
（第１の実施の形態）
図４−１〜図４−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は斜視図であり、（ｂ）は図１のＡ−Ａ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬ上の断面図であり、（ｃ）は、図１のＢ−Ｂ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図であり、（ｄ）は図１のＣ−Ｃ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬ上の断面図であり、（ｅ）は図１のＤ−Ｄ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図である。
図４−１〜図４−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は斜視図であり、（ｂ）は図１のＡ−Ａ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬ上の断面図であり、（ｃ）は、図１のＢ−Ｂ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図であり、（ｄ）は図１のＣ−Ｃ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬ上の断面図であり、（ｅ）は図１のＤ−Ｄ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図である。
なお、図３−６までは、上記した手順と同様である。つまり、ワード線ＷＬ１、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１がＸ方向に延在するラインアンドスペース状のパターンに形成され、そのパターン間に層間絶縁膜６０を埋め込んだ後に、電極層ＥＬ２、整流層Ｄ２、抵抗変化層ＶＲ２、キャップ膜Ｃ２、ハードマスク層６１を形成し、ハードマスク層６１をＹ方向に延在するラインアンドスペース状のパターンに加工する。
ついで、図４−１に示されるように、ハードマスク層６１をマスクとして、ＲＩＥ法などの異方性エッチング（ドライエッチング）によって、キャップ膜Ｃ２から電極層ＥＬ２までを、エッチングする。さらに、図４−２に示されるように、ハードマスク層６１をマスクとして、１層目のキャップ膜Ｃ１と抵抗変化層ＶＲ１をエッチングする。
その後、図４−３に示されるように、層間絶縁膜６０を、ハードマスク層６１とキャップ膜Ｃ２とをマスクとして、フロロカーボンガスを用いてエッチングする。フロロカーボンガスとして、Ｃ4Ｆ6，Ｃ4Ｆ8，ＣＦ4，ＣＨＦ3，ＣＨ2Ｆ2，ＣＨ3Ｆなどを用いることができる。なお、このエッチング時に、ハードマスク層６１も同時にエッチングされ、途中で消失してしまうが、その後はキャップ膜Ｃ２をマスクとして層間絶縁膜６０のエッチングが行われる。つまり、ハードマスク層６１を残しながら層間絶縁膜６０のエッチングをも行っていた図３−７に示される場合に比して、ここではさほど厚い膜厚のハードマスク層６１を必要としない。さらに、図４−４に示されるように、キャップ膜Ｃ２をマスクとして、ＨＢｒを主体としたエッチングガスを用いて、整流層Ｄ１をエッチングする。
以上によって、２層目のキャップ膜Ｃ２から電極層ＥＬ２までがＹ方向に延在するラインアンドスペース状のパターンとなり、電極層ＥＬ２はビット線ＢＬ１となる。ワード線ＷＬ１とビット線ＢＬ１の各交差位置には、ワード線ＷＬ１の幅とビット線ＢＬ１の幅とで規定された整流層Ｄ１と抵抗変化層ＶＲ１の積層膜からなるメモリセルＭＣが配置された１層目のメモリセルアレイが形成される。
図４−３〜図４−４の層間絶縁膜６０と整流層Ｄ１のエッチング時で、キャップ膜Ｃ２をマスクとして用いるので、図４−４に示されるように、キャップ膜Ｃ２の上面のビット線方向に延在する角部がエッチングによって叩かれ、キャップ膜Ｃ２のビット線ＢＬ１の延在方向に垂直な方向の断面はテーパ形状を有するようになる。つまり、キャップ膜Ｃ２の基板面に平行な方向の断面積は、下部に行くほど大きくなる。その結果、隣接するキャップ膜Ｃ２間の距離が、図３−７の場合に比して広くなる。
ついで、図４−５に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜７０を埋め込む。図５は、層間絶縁膜の埋め込み時の様子を模式的に示す断面図である。図５（ａ）は、ハードマスク層６１をマスクとして加工を行った後に層間絶縁膜７０を埋め込んだ状態を示しており、図５（ｂ）は、ハードマスク層６１とキャップ膜Ｃ２をマスクとして加工を行った後に層間絶縁膜７０を埋め込んだ状態を示している。
図５（ａ）に示されるように、ハードマスク層６１をマスクとして加工を行った場合にはキャップ膜Ｃ２の断面は矩形状となる。そのため、ラインアンドスペースのパターン間に層間絶縁膜７０を埋め込む際に、パターンの上部が角張っているために埋め込み性が劣化し、パターン間の上部付近にシーム１１１が形成されやすい。また、キャップ膜Ｃ２上にエッチングマスクとして用いたハードマスク層６１を残したままパターン間に層間絶縁膜７０で埋め込もうとしても、酸化膜系などの絶縁材料からなるハードマスク層６１では、エッチングによって叩かれた際に上面の角部がテーパ形状にはなり難く、さらにハードマスク層６１の膜厚分だけパターンのアスペクト比が増大することから、やはり埋め込み性を高めることは難しい。これに対して、図５（ｂ）に示されるように、第１の実施の形態では、キャップ膜Ｃ２の断面は、テーパ形状を有しているので、隣接するパターン間の上部の間口が広がり、図５（ａ）の場合に比して層間絶縁膜７０の埋め込み性が改善され、シームを生ずることなくパターン間を埋め込むことができる。
その後、図４−６に示されるように、ＣＭＰ法によってキャップ膜Ｃ２をストッパとして、キャップ膜Ｃ２よりも上に形成されている層間絶縁膜７０を除去するとともに上面を平坦化する。ここでは、層間絶縁膜７０の上面がキャップ膜Ｃ２の上面と略同じ高さとなるように、層間絶縁膜７０を除去する。
この後、図４−１〜図４−６に示される処理をメモリセルアレイが所望の数積層されるまで繰り返し行う。ただし、電極層に形成するラインアンドスペース状のパターンの延在方向が下から順にＸ方向、Ｙ方向、Ｘ方向、・・・、となるようにする。
ついで、図４−７に示されるように、最上層の配線となる電極層ＥＬ３を形成する。ここでは、図４−６に引き続いてキャップ膜Ｃ２とコンタクトするように電極層ＥＬ３を形成している。また、電極層ＥＬ３から抵抗変化層ＶＲ２までを加工することができる厚さのハードマスク層７１を電極層ＥＬ３上に形成する。その後、ハードマスク層７１上にレジスト７２を塗布し、リソグラフィ技術によって、直下のラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＸ方向に延在するラインアンドスペースパターンを形成する。
その後は、図４−２〜図４−４で説明したように、ハードマスク層７１をマスクとして、ＲＩＥ法などの異方性エッチングによって、電極層ＥＬ３、キャップ膜Ｃ２および抵抗変化層ＶＲ２をエッチングする。これによって、電極層ＥＬ３はワード線ＷＬ２となる。また、ハードマスク層７１とワード線ＷＬ２をマスクとして、フロロカーボンガスを用いて層間絶縁膜７０をエッチングし、さらにワード線ＷＬ２をマスクとしてＨＢｒを主体とするガスを用いて整流層Ｄ２をエッチングする。そして、パターン間に層間絶縁膜８０を埋め込むことによって、不揮発性記憶装置が得られる。
第１の実施の形態では、酸化膜系のハードマスク層６１をマスクとして、上層のキャップ膜Ｃ２と、抵抗変化層ＶＲ２および整流層Ｄ２および電極層ＥＬ２と、下層のキャップ膜Ｃ１および抵抗変化層ＶＲ１とを加工し、ハードマスク層６１と上層のキャップ膜Ｃ２とをマスクとしてフロロカーボン系のガスで層間絶縁膜６０をエッチングし、上層のキャップ膜Ｃ２をマスクとして下層の整流層Ｄ１を加工した。つまり、プロセス上ストッパとして設けられる金属材料からなるキャップ膜Ｃ２に、エッチングマスクとしての機能を持たせるようにしたので、ハードマスク層６１のみをエッチングマスクとして用いる場合に比して層間絶縁膜６０の加工が容易になるとともに、層間絶縁膜６０を加工するための新たなマスク形成工程を必要としない。そして、ハードマスク層６１の厚さを低減してアスペクト比を小さくすることで、エッチングによりラインアンドスペース状のパターンを形成する際の加工精度を向上するとともにパターン倒壊の虞を低減することができる。なお、キャップ膜Ｃ１，Ｃ２は配線材料層に対応し、抵抗変化層ＶＲ１，ＶＲ２および整流層Ｄ１，Ｄ２は素子材料層に対応し、電極層ＥＬ１〜ＥＬ３は配線層に対応している。また、ラインアンドスペース状のパターンに形成された抵抗変化層ＶＲ１，ＶＲ２および整流層Ｄ１，Ｄ２は素子形成部に対応している。
また、キャップ膜Ｃ２をマスクとして用いることで、パターンの延在方向に垂直な方向の断面で、キャップ膜Ｃ２の上部の角部が叩かれてテーパ形状となり、隣接するキャップ膜Ｃ２間の距離が広がる。さらに、ラインアンドスペース状のパターンを形成する際に、キャップ膜Ｃ２上のハードマスク層６１が既に消失しているので、その分パターンのアスペクト比を小さくでき、パターン間への層間絶縁膜７０の埋め込み性が良好になるという効果も有する。
一般的に、ワード線ＷＬやビット線ＢＬに用いられるＷは、下地に存在する材料の影響を受けやすい。たとえば、絶縁膜上に形成されるＷの比抵抗は低く、ＴｉＮなどの導電性材料上に形成されるＷの比抵抗は高くなる。図６は、不揮発性記憶装置における上層配線の状態を模式的に示す断面図であり、（ａ）は、一般的な構造の不揮発性記憶装置の場合を示しており、（ｂ）は、第１の実施の形態による不揮発性記憶装置の場合を示している。
図６（ａ）、（ｂ）に示されるように、上層配線であるワード線ＷＬ２には、キャップ膜Ｃ２上に高比抵抗層ＬＨが形成され、キャップ膜Ｃ２間の層間絶縁膜７０上に低比抵抗層ＬＬが形成される。しかし、図６（ｂ）に示されるように第１の実施の形態では、キャップ膜Ｃ２の断面形状がテーパ状となるため、高比抵抗層ＬＨが形成される高比抵抗層形成領域ＲHが、図６（ａ）のキャップ膜Ｃ２の断面がテーパ形状を有していない場合の高比抵抗層形成領域ＲHよりも小さくなる。つまり、ワード線ＷＬ２に含まれる高比抵抗層ＬＨの割合が少なくなるので、一般的な構造に比して第１の実施の形態の構造では、上層配線（ワード線ＷＬとビット線ＢＬ）の全体的な抵抗値を下げることができるという効果も有する。
（第２の実施の形態）
第１の実施の形態では、図４−６で、層間絶縁膜７０を除去する際に、キャップ膜Ｃ２の上面が露出した時点でＣＭＰ処理を止め、その上部にキャップ膜Ｃ２とコンタクトするように電極層ＥＬ３を形成していた。しかし、このような方法では、キャップ膜Ｃ２と電極層ＥＬ３とは、キャップ膜Ｃ２の上面のみでしか接触していない。第２の実施の形態では、第１の実施の形態に比して、キャップ膜と電極層との接触面積を増やすことができる不揮発性記憶装置の製造方法について説明する。
第１の実施の形態では、図４−６で、層間絶縁膜７０を除去する際に、キャップ膜Ｃ２の上面が露出した時点でＣＭＰ処理を止め、その上部にキャップ膜Ｃ２とコンタクトするように電極層ＥＬ３を形成していた。しかし、このような方法では、キャップ膜Ｃ２と電極層ＥＬ３とは、キャップ膜Ｃ２の上面のみでしか接触していない。第２の実施の形態では、第１の実施の形態に比して、キャップ膜と電極層との接触面積を増やすことができる不揮発性記憶装置の製造方法について説明する。
図７−１〜図７−２は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は図１のＡ−Ａ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬ上の断面図であり、（ｂ）は、図１のＢ−Ｂ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図であり、（ｃ）は図１のＣ−Ｃ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬ上の断面図であり、（ｄ）は図１のＤ−Ｄ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図である。なお、これらの図は、第１の実施の形態の図４−６〜図４−７に対応している。
第１の実施の形態の図４−５に示されるように、キャップ膜Ｃ２の上面よりも厚く、パターン間に層間絶縁膜７０を埋め込んだ後に、ＣＭＰ法によって、キャップ膜Ｃ２をストッパとして層間絶縁膜７０を除去する。これによって、図４−６に示されるように、キャップ膜Ｃ２の上面が露出した状態となる。その後さらに、ＣＭＰ法によって、キャップ膜Ｃ２（Ｗ）に対して層間絶縁膜７０（ＳｉＯ2）の方が、研磨レートが高くなる条件で処理を行う。これによって、図７−１に示されるように、キャップ膜Ｃ２の上面に比して層間絶縁膜７０の上面の方が所定の深さだけ後退した状態にすることができる。
そして、図７−２に示されるように、キャップ膜Ｃ２が層間絶縁膜７０に対して凸状に露出した上面に、電極層ＥＬ３、ハードマスク層７１を順に形成し、レジスト７２をハードマスク層７１上に塗布し、所定のパターンを形成する。その後は第１の実施の形態の図４−７で説明した処理が行われる。
なお、ここでは、ＣＭＰ法によって層間絶縁膜７０の上面の位置をキャップ膜Ｃ２の上面の位置に比して後退させているが、たとえばフッ酸系の薬液を用いたウエットエッチングによって、キャップ膜Ｃ２に比して層間絶縁膜７０の方がエッチングされやすい条件で、層間絶縁膜７０をエッチングすることによっても、層間絶縁膜７０の上面の位置をキャップ膜Ｃ２の上面の位置に比して後退させることができる。この場合には、ＣＭＰ法を用いた場合に比して、高い精度で層間絶縁膜７０のエッチング量を制御することができる。
第２の実施の形態によれば、キャップ膜Ｃ２と上層配線（ワード線ＷＬまたはビット線ＢＬ）との接触面積を増やすことができるという効果を有する。さらに、第２の実施の形態は、層間絶縁膜をパターン間に形成する際の平坦性向上などの観点から、メモリセル部の周辺にメモリセル部と同様の積層膜からなるダミーパターンを配置する場合についても有効である。
図８は、メモリセル部の周辺にメモリセル部と同様の積層膜からなるダミーパターンを形成した状態を模式的に示す断面図である。図８（ａ）は、キャップ膜Ｃ２をストッパとしたＣＭＰ法によって層間絶縁膜７０をパターン間に形成した状態を示す第１の実施の形態に相当する図であり、図８（ｂ）は、同様に層間絶縁膜７０をパターン間に形成した状態を示す第２の実施の形態に相当する図である。
図８（ａ）、（ｂ）に示されるように、メモリセル部におけるパターン間に層間絶縁膜７０を埋め込んだ後のＣＭＰ法による平坦化の際、メモリセル部の周辺領域で層間絶縁膜７０の除去が過度に進行して平坦性が悪化することを防止するため、メモリセル部の周辺にメモリセル部と同様の積層膜からなり、メモリセル部のパターンに比して大きなパターン寸法を有するダミーパターンＤＭを配置することがある。そして、この場合に、キャップ膜Ｃ２をエッチングマスクとして積層膜のパターン加工を行うと、微細なメモリセル部のパターンにおいてキャップ膜Ｃ２の膜減りが顕著に進み、ダミーパターンＤＭに比して上面の高さが後退した状態でパターン形成される可能性がある。
そのため、パターン間に埋め込んだ層間絶縁膜７０の除去をキャップ膜Ｃ２の上面と略同じ高さまでに設定すると、図８（ａ）に示されるように、メモリセル部ではキャップ膜Ｃ２の上面が完全に露出せず、上層配線とのオープン不良が発生する虞がある。これに対し、第２の実施の形態では、ＣＭＰ法またはウエットエッチングによって、図８（ｂ）に示されるように、メモリセル部におけるキャップ膜Ｃ２の上面が露出するまで層間絶縁膜７０の上面を後退させることで、キャップ膜Ｃ２と上層配線とを確実にコンタクトさせることが可能となる。
なお、上述した説明では、不揮発性記憶素子として抵抗変化素子を用いる場合を例に挙げて説明したが、このほかに、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させて情報を記憶する相変化メモリ素子やトンネル磁気抵抗効果によって抵抗値を変化させて情報を記憶するＭＲＡＭ（Magnetic Random Access Memory）素子、anti-fuse素子などを不揮発性記憶素子として用いてもよい。
４０，６０，７０，８０…層間絶縁膜、５１，６１，７１…ハードマスク層、５２，６２，７２…レジスト、ＢＬ，ＢＬ１…ビット線、Ｃ，Ｃ１，Ｃ２…キャップ膜、Ｄ，Ｄ１，Ｄ２…整流層、ＥＬ，ＥＬ１〜ＥＬ３…電極層、ＭＣ…抵抗変化型メモリセル（メモリセル）、ＶＲ，ＶＲ１，ＶＲ２…抵抗変化層、ＷＬ，ＷＬ１，ＷＬ２…ワード線。
Claims (4)
- 第１の素子となる所定の形状の素子形成部間に絶縁膜が形成されてなる素子層上に、第２の素子となる素子材料層と、前記第２の素子の配線の一部を構成する配線材料層と、絶縁材料からなるマスク層と、を積層させる層形成工程と、
前記マスク層を所定の形状に加工するマスク加工工程と、
前記マスク層をマスクとして、前記配線材料層と前記素子材料層とをエッチングする第１のエッチング工程と、
前記第１のエッチング工程の後、前記マスク層と前記配線材料層とをマスクとして、前記素子層の前記絶縁膜をエッチングする第２のエッチング工程と、
前記第２のエッチング工程の後、前記配線材料層をマスクとして、前記素子層の前記素子形成部をエッチングし、前記第１の素子を形成する第３のエッチング工程と、
前記エッチングしたパターン間に絶縁層を埋め込む埋め込み工程と、
前記配線材料層をストッパとして、前記絶縁層を除去する絶縁層除去工程と、
前記配線材料層が露出した前記絶縁層上に、前記第２の素子の配線となる配線層を形成する配線層形成工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。 - 前記第２のエッチング工程では、フロロカーボンガスを用いて前記素子層の前記絶縁膜をエッチングしながら、前記マスク層を除去することを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
- 前記絶縁層除去工程では、前記配線材料層と前記絶縁層の上面が略一致するように、前記絶縁層を除去することを特徴とする請求項１または２に記載の不揮発性記憶装置の製造方法。
- 前記絶縁層除去工程では、前記配線材料層と前記絶縁層の上面を略一致させた後、前記配線材料層の上面に対して前記絶縁層の上面を所定の深さだけ後退させるように、前記絶縁層を除去することを特徴とする請求項１または２に記載の不揮発性記憶装置の製造方法。
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