JP4583997B2 - 磁気メモリセルアレイおよびその製造方法 - Google Patents

Description

本発明は、磁気トンネル接合素子を複数備えた磁気メモリセルアレイおよびその製造方法に関する。

従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、状況を記憶する手段としての不揮発性メモリ（例えば、フラッシュＥＥＰＲＯＭなど）を別途設ける必要がある。この不揮発性メモリに対しては、処理の高速化が強く求められていることから、近年、不揮発性メモリとして磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memry）が注目されてきている。

ＭＲＡＭは、磁気抵抗効果素子を備えた磁気メモリセルがマトリクス状に配列されたアレイ構造をなすものである。磁気抵抗効果素子としては、より大きな抵抗変化率の得られる磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）素子が好適である。このＭＴＪ素子は、トンネルバリア層によって隔てられた２つの強磁性層（磁化方向が印加磁界に応じて変化する磁化自由層および磁化方向が磁化容易軸に沿って平行をなすように恒久的に固着された磁化固着層）を有している。なお、磁化自由層は自由に回転可能な磁化方向を有するものであるが、結晶磁気異方性を示す磁化容易軸に沿って磁化方向が揃うことによりエネルギー的に安定する。トンネルバリア層は、絶縁材料からなる薄膜であり、量子力学に基づくトンネル効果によって電荷キャリア（一般的には電子）が透過できる程度の厚みをなしている。電荷キャリアが透過する確率は、２つの強磁性層の磁化方向と関連した電子スピン方向に依存するので、電圧を印加した状態において上記の磁化方向が変化すると、トンネル電流も変化することとなる。トンネル電流の大きさは、アップスピンとダウンスピンとの比によって左右される。

上記のようなＭＴＪ素子では、ある基準状態からのトンネル電流の変化を検出することにより、磁化自由層および磁化固着層における各磁化方向の決定が可能となる。なぜなら、２つの強磁性層の磁化方向が互いになす角度に応じてＭＴＪ素子の抵抗が異なるからである。具体的には、磁化自由層の磁化方向が磁化固着層の磁化方向と反平行をなすとき、そのトンネル電流は最小（接合抵抗は最大）となり、一方で、自由層の磁化方向が磁化固着層の磁化方向と平行をなすとき、そのトンネル電流は最大（接合抵抗は最小）となるのである。

ＭＲＡＭは、一般的に、第１の階層において互いに平行に並んだ複数の第１の導線と、第１の階層とは異なる第２の階層において複数の第１の導線と直交するように互いに平行に並んだ複数の第２の導線とを備え、それらの交差点にＭＴＪ素子を配置するように構成されている。第１の導線がワード線であるとすると、一方の第２の導線はビット線である。また、第１の導線が下部電極であるとすると、第２の導線はビット線（またはワード線）である。第３の導線がワード線またはビット線として、第２の階層を規準として第１の階層と反対側に位置する第３の階層に形成されることもある。任意に、第１の階層の下側（第２の階層とは反対側）に別の複数の導線を設けることもできる。さらに、トランジスタやダイオードなどを含むデバイスを第１の階層の下側に設けることもできる。

このようなＭＲＡＭにおいては、読み出し動作の際には、ビット線およびワード線、あるいは下部電極を通じて所望のＭＴＪ素子にセンシング電流を流し、ＭＴＪ素子の磁化状態（抵抗レベル）を検出することにより情報を読み出すことができる。書き込み動作の際には、ビット線およびワード線へ電流を供給することで電流磁界を発生させて磁化状態を変換することにより、所望のＭＴＪ素子に情報を書き込むようにする。

図８に、ＭＴＪ素子７をそれぞれ有すると共に互いに隣接配置された２つのＭＲＡＭセルを備えた従来のＭＲＡＭセルアレイ１０１を示す。ＭＲＡＭセルアレイ１０１では、基体１２１の上に第１絶縁層１１１と２つの接続層１２２とが形成されている。各接続層１２２の上面は下部電極１２３によってそれぞれ覆われている。下部電極１２３の上面は、下部電極１２３どうしの隙間を埋める第２絶縁層１１２の上面と共に同一平面を形成している。第３絶縁層１１３は、下部電極１２３および第２絶縁層１１２を覆うように形成されている。ただし、各下部電極１２３上の一部にはＭＴＪ素子１２４がそれぞれ設けられており、その上面が共通の第１電流線１２５と接続されている。通常、ＭＲＡＭセルアレイは複数の下部電極１２３および複数の第１電流線１２５を有しており、それらの交差点にＭＴＪ素子１２４が配置されるように構成されている。また、第４絶縁層１１４が第１電流線１２５の上面を覆うように形成されている。第３絶縁層１１３の上には第５絶縁層１１５と第２電流線１２６とが形成されている。第１電流線１２５がビット線の場合には、第２電流線１２６がワード線となる。第１電流線１２５と第２電流線１２６とは互いに直交するように形成されている。さらに、基体１２１の内部にはトランジスタやダイオードが形成されているが、ここでは図示しない。

図９には、ＭＴＪ素子１２４の構造を示す。ＭＴＪ素子１２４は複数の層からなる積層体であり、例えば下部電極１２３の上に、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）などからなるボトムシード層１５１と、マンガン白金合金（ＭｎＰｔ）などからなる反強磁性ピンニング層１５２と、コバルト鉄合金（ＣｏＦｅ）を含む強磁性ピンド層１５３と、酸化アルミニウム（Ａｌ₂Ｏ₃）などからなるトンネルバリア層１５４と、ニッケル鉄合金（ＮｉＦｅ）などからなる強磁性フリー層１５５と、タンタルなどの非磁性導電体からなるキャップ層１５６とが順に形成された構成となっている。キャップ層１５６の上面は第１電流線１２５と接合されている。このようなＭＴＪ素子１２４は、ボトムスピンバルブ構造と呼ばれるものである。これに対し、トップスピンバルブ構造では、シード層の上に、フリー層、トンネルバリア層、ピンド層、反強磁性ピンニング層、キャップ層が順に積層されることとなる。

ところで、図８，９に示したような構造のＭＲＡＭセルアレイの密度は、様々な要因で決定される。例えば、リソグラフィやパターニングプロセスは、２つのＭＴＪ素子を近接配置する際の制約条件のひとつとなる。また、どれだけ多くのＭＲＡＭセルを各ビット線と接続することができるかにも左右される。例えばビット線の抵抗値を低減することにより１つのビット線により多くのＭＲＡＭセルを接続することができるので、結果として高集積化につながる。図８のようなＭＲＡＭセルアレイの場合、ビット線の抵抗値の下限は、ビット線の最大幅および最大厚さによって決定される。これらの寸法は、ＭＲＡＭセルアレイチップのデザインや製造性をも考慮して設定されるものである。

特許文献１には、省スペース化されたＭＲＡＭセルアレイの製造方法が開示されている。ここでは、リソグラフィックパターンの開口部に側壁スペーサを挿入し、栓（plug）を埋め込むことによりその開口部の幅を縮小させ、その栓をエッチングマスクとして用いることにより、隣接するＭＲＡＭセル間の微小な寸法の絶縁層を精度良く形成するようにしている。
米国特許第６６８２９４３号明細書

特許文献２には、ビアホールと接合された内部接合積層体を備えた高密度なＭＲＡＭセルアレイが開示されている。ただし、現在のリソグラフィ法を用いた製造工程において形成可能な寸法精度を下回るような、例えば０．１μｍを下回るような寸法の下限が要求される末端部または金属パッドには対応していない。
米国特許第６３６５４１９号明細書

特許文献３では、空きスペースを確保し、集積密度を向上させるために、磁気メモリセル形成領域と周辺回路とを互いに近接させるようにしたＭＲＡＭアレイを開示している。 磁気メモリセル形成領域におけるある列の周辺回路は、隣接する列の磁気メモリセル形成領域の一角に突き出している。
米国特許第６５４５９００号明細書

特許文献４には、３次元構造のＭＲＡＭアレイが開示されている。複数のＭＲＡＭセルをそれぞれ有するＭＲＡＭセル層が、複数の導電線が設けられた一対の導電層の間に形成されている。ＭＲＡＭセル層を挟む一対の導電層には、互いに平行または直交するように導電線が形成されている。ここでは、あるＭＲＡＭセル層の上層としての導電層が、その上に形成された第２のＭＲＡＭセル層の下層としての導電層をも兼ねることとなる。したがって、ｎ個のＭＲＡＭセル層を設けた場合には、ｎ＋１個の導電層が必要となる。
米国特許第６４７３３２８号明細書

しかしながら、最近では、ＭＲＡＭのさらなる高集積化が進んでいることから、ワード線やビット線の幅は狭小化しており、それらの抵抗値はますます増大する傾向にある。このため、デバイスとしての特性上の劣化を招くことなく、ビット線のさらなる低抵抗化を実現する新たな構造のＭＲＡＭアレイが望まれている。加えて、そのような新たな構造のＭＲＡＭアレイを、コストの増加を招くことなく、既存の装置や材料により製造可能な方法が求められている。

本発明はかかる問題に鑑みてなされたもので、その目的は、より低い抵抗値を示す電流線を備え、より高集積化された磁気メモリセルアレイおよびその製造方法を提供することにある。

本発明の第１の磁気メモリセルアレイの製造方法は、以下の（Ａ）〜（Ｃ）の各工程を含むようにしたものである。
（Ａ） 複数の下部電極を基体上に形成する工程。
（Ｂ）複数の下部電極の上面とそれぞれ接するように複数の磁気トンネル接合素子を形成する工程。
（Ｃ）複数の磁気トンネル接合素子の上面と接すると共に互いに平行をなすように積層面に沿った第１方向へ延在し、かつ、第１方向に沿って区分される、下部金属層からなる薄い部分と下部金属層および付加導電層からなる厚い部分とを有する第１電流線を複数形成する工程。
（Ｄ）磁気トンネル接合素子と対応する領域において第１電流線と離間しつつ薄い部分と交差するように延在し、かつ、第１電流線の薄い部分の上に第４絶縁層を介して第２電流線を複数形成する工程。
（Ｅ）第２電流線と同一階層において第２電流線を取り囲むように第５絶縁層を形成する工程。
ここで、付加導電層、第２電流線、および第５絶縁層を、それらの上面が共平面を構成するように形成する。

本発明の第１の磁気メモリセルアレイの製造方法では、第１電流線が、複数の磁気トンネル接合素子の上面と接すると共に比較的断面積の小さな部分（薄い部分）と比較的断面積の大きな部分（厚い部分）とを有するように複数形成される。また、第１電流線における薄い部分と交差するように延在する第２電流線の少なくとも一部が第１電流線の厚い部分の一部と積層面内方向において重複する高さ位置に形成される。このため、第１電流線が、均一な断面積（厚さ）を有する場合と比べて磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状となることが可能となる。

本発明の第１の磁気メモリセルアレイの製造方法では、例えば、第１電流線のうちの磁気トンネル接合素子と対応する部分を０．０２μｍ以上０．３μｍ以下の厚みすることにより薄い部分とし、上記以外の部分を０．０８μｍ以上１．１μｍ以下の範囲内において薄い部分よりも大きな厚みをなすように形成することにより厚い部分とすることができる。

本発明の第１の磁気メモリセルアレイの製造方法では、磁気トンネル接合素子の上層として第１拡散バリア層を形成したのち、銅（Ｃｕ）または金（Ａｕ）を用いて上記の第１拡散バリア層の上に導電膜を積層することにより、第１電流線の厚み方向の一部をなす下部金属層を形成することが望ましい。この下部金属層の上に第２拡散バリア層と上部金属層とを順に積層することにより、第１電流線のうちの厚い部分を形成することができる。この場合、タンタル（Ｔａ）層と窒化タンタル合金（ＴａＮ）層との積層構造またはチタン（Ｔｉ）層と窒化チタン合金（ＴｉＮ）層との積層構造を形成することにより、第１および第２拡散バリア層をそれぞれ形成し、下部金属層における導電膜と同一の材料を用いて上部金属層を形成することが望ましい。

本発明の第１の磁気メモリセルアレイの製造方法では、さらに、下部金属層の上に第４絶縁層を形成する工程と、この第４絶縁層上の、複数の磁気トンネル接合素子と対応した領域において、第１方向と直交する第２方向に沿って互いに平行に延在するように第２電流線を形成する工程と、第２電流線と同一階層において、第２電流線の周囲を取り囲むように第５絶縁層を形成する工程とを含むようにすることが可能である。

本発明の第２の磁気メモリセルアレイの製造方法は、以下の（ａ）〜（ｊ）の各工程を含むようにしたものである。
（ａ）基体を覆う第１絶縁層を厚み方向に貫通する接続層の上に、複数の下部電極と、その複数の下部電極の周囲を取り囲む第２絶縁層とを形成する工程。
（ｂ）複数の下部電極の上面とそれぞれ接するように複数の磁気トンネル接合素子を形成すると共に、複数の磁気トンネル接合素子と共に共平面をなすように下部電極および第２絶縁層の上に第３絶縁層を形成する工程。
（ｃ）複数の磁気トンネル接合素子と第３絶縁層との共平面の上に、複数の磁気トンネル接合素子の上面と接すると共に互いに平行をなすように第１方向へ延在する下部金属層を複数形成する工程。
（ｄ）下部金属層の上に第４絶縁層を形成したのち、磁気トンネル接合素子を覆う領域以外の領域における下部金属層の上に、第４絶縁層を貫通する開口を形成する工程。
（ｅ）第４絶縁層と開口に露出した下部金属層とを覆うように第５絶縁層を形成する工程。
（ｆ）磁気トンネル接合素子と対応する領域を通過するように第１方向と直交する第２方向へ延在すると共に、第４絶縁層の上面からなる底面と第５絶縁層からなる側壁とを有する複数の第１溝パターンを形成する工程。
（ｇ）磁気トンネル接合素子と対応する領域以外の領域に配置され、下部金属層の上面からなる底面と第４および第５絶縁層からなる側壁とを有する複数の第２溝パターンを形成する工程。
（ｈ）第１溝パターンおよび第２溝パターンを少なくとも覆うように拡散バリア層を形成する工程。
（ｉ）拡散バリア層の上に、上部金属層を、少なくとも前記第１溝パターンおよび第２溝パターンの内部を充填するように形成する工程。
（ｊ）拡散バリア層、上部金属層および第５絶縁層が共平面を有するように平坦化することにより、第２溝パターンに充填された上部金属層が下部金属層の上に付加されてなると共に第１方向に延在する第１電流線と、第１溝パターンに埋設されて第２方向へ延在する第２電流線とを各々複数形成する工程。

本発明の第２の磁気メモリセルアレイの製造方法では、第２溝パターンに充填された上部金属層が下部金属層の上に付加された第１電流線を第１方向に延在するように形成するようにしたので、第１電流線が、第１方向に沿って、断面積が比較的大きな領域（厚い部分）と小さな領域（薄い部分）とに区分されることとなる。さらに、第２溝パターンおよび第１溝パターンをそれぞれ充填するように上部金属層を形成し、それらが共平面を有するように平坦化することにより第１電流線および第２電流線を形成するようにしたので、第１電流線の一部と第２電流線の少なくとも一部とが互いに重なり合う高さ位置となる。このため、第１電流線が、均一な断面積（厚さ）を有する場合と比べて磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状となることが可能となる。

本発明の第２の磁気メモリセルアレイの製造方法では、０．０２μｍ以上０．３μｍ以下の厚みと、０．３μｍ以上１．２μｍ以下の第２方向の寸法とを有するように下部金属層を形成することが望ましい。また、開口と同じ位置に第２溝パターンを形成することが望ましい。また、第４絶縁層については、例えば０．０１μｍ以上０．３μｍ以下の厚みをなすようにする。

本発明の第２の磁気メモリセルアレイの製造方法では、第５絶縁層の上にフォトレジストパターンを形成したのち、第４絶縁層の上面に達するまで選択的に第５絶縁層をエッチングすることにより第１溝パターンを形成すると共に、下部金属層の上面に達するまで選択的に第５絶縁層をエッチングすることにより第２溝パターンを形成するとよい。第５絶縁層については、第４絶縁層の構成材料とは異なるエッチング速度を示す材料を用いて、例えば０．０５μｍ以上０．５μｍ以下の厚みをなすように形成する。具体的には、酸化アルミニウム（Ａｌ₂Ｏ₃）を用いて第４絶縁層を形成すると共に酸化珪素を用いて第５絶縁層を形成し、フッ素含有ガスを用いたプラズマエッチング法により第５絶縁層を選択的にエッチングするようにするとよい。この場合、第１溝パターンについては、第１方向の寸法が０．２μｍ以上０．８μｍ以下となるように形成し、第２溝パターンについては、第１方向の寸法が０．５μｍ以上１．５μｍ以下となるように形成することが望ましい。さらに、第１方向における第１溝パターンおよび第２溝パターンの互いの間隔は０．１μｍ以上０．２μｍ以下となるように形成するとよい。

本発明の第１の磁気メモリセルアレイは、基体上に形成された複数の下部電極と、積層面に沿った第１方向において区分される厚い部分と薄い部分とをそれぞれ有すると共に互いに平行をなすように第１方向へ延在する複数の第１電流線と、下部電極と第１電流線との各交差点において、それら下部電極と第１電流線との間に挟まれるように配置された複数の磁気トンネル接合素子と、この磁気トンネル接合素子と対応する領域において第１電流線と離間しつつ薄い部分と交差するように延在し、かつ、第１電流線の薄い部分の上に第４絶縁層を介して設けられた第２電流線と、この第２電流線と同一階層において第２電流線を取り囲むように設けられた第５絶縁層とを備える。ここで、厚い部分は下部金属層および付加導電層からなり、薄い部分は下部金属層からなり、付加導電層、第２電流線、および第５絶縁層は、それらの上面が共平面を構成するものである。

本発明の第１の磁気メモリセルアレイでは、第１電流線が、複数の磁気トンネル接合素子の上面と接すると共に断面積の比較的小さな薄い部分と断面積の比較的大きな厚い部分とを有するように複数形成される。また、第１電流線における薄い部分と交差するように延在する第２電流線の少なくとも一部が第１電流線の厚い部分の一部と積層面内方向において重複する高さ位置を占める。このため、第１電流線が、均一な断面積（厚さ）を有する場合と比べて磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状となる。

本発明の第２の磁気メモリセルアレイは、基体を覆う第１絶縁層を厚み方向に貫通するように形成された接続層と連結し、かつ、自らの周囲が第２絶縁層によって取り囲まれた複数の下部電極と、自らの周囲が第３絶縁層によって取り囲まれ、かつ、この第３絶縁層と共平面を形成するように複数の下部電極の上にそれぞれ設けられた複数の磁気トンネル接合素子と、これら複数の磁気トンネル接合素子の上面と接すると共に互いに平行をなすように第１方向へ延在する複数の下部金属層と、下部金属層どうしの間を埋めるように形成され、下部金属層と共平面を形成する誘電層と、誘電層および下部金属層の上に第４絶縁層を介して配置され、第１方向と直交する第２方向において互いに平行に延在する第２電流線と、第２電流線と同一階層において、第２電流線の周囲を取り囲むように形成された第５絶縁層と、下部金属層と共に第１電流線を構成する付加導電層とを備えるようにしたものである。ここで、付加導電層は、複数の磁気トンネル接合素子と対応する領域以外の領域における下部金属層の上に第２拡散バリア層と上部金属層とが順に積層されたものであり、第２電流線および第５絶縁層と共に共平面を構成するようにしたものである。

本発明の第２の磁気メモリセルアレイでは、第１電流線が、磁気トンネル接合素子と対応する領域以外の領域において付加導電層を含むことにより断面積の比較的大きな部分（厚い部分）を有するようにし、さらに、第１電流線の付加金属層が、第２電流線と共に共平面を構成するように（すなわち、第１電流線の一部と第２電流線の少なくとも一部とが互いに重なり合う高さ位置となるように）したので、均一な断面積（厚さ）を有する場合と比べて磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状の第１電流線となる。

本発明の第１および第２の磁気メモリセルアレイの製造方法によれば、第１方向に沿って、断面積の小さな薄い部分と断面積の大きな厚い部分とに区分された第１電流線を形成することができるうえ、第１電流線の厚い部分の一部と第２電流線の少なくとも一部とが互いに重なり合う高さ位置となるので、均一な断面積（厚さ）を有する場合と比べ、磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状とすることができる。このため、第１方向において十分に低減された抵抗値を示す第１電流線を備え、高集積化された磁気メモリセルアレイを容易に得ることができる。

本発明の第１の磁気メモリセルアレイによれば、第１電流線が、複数の磁気トンネル接合素子の上面と接すると共に比較的断面積の小さな薄い部分と比較的断面積の大きな厚い部分とを有するうえ、第２電流線の少なくとも一部が第１電流線の厚い部分の一部と積層面内方向において重複する高さ位置を占めるので、均一な断面積（厚さ）を有する場合と比べて磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状とすることができる。このため、第１方向において十分に抵抗値を低減することができ、高集積化を図ることができる。

本発明の第２の磁気メモリセルアレイによれば、付加導電層を設けることにより、磁気トンネル接合素子と対応する領域以外の領域において比較的大きな断面積（厚さ）を有するように第１電流線を構成し、かつ、第１電流線の付加金属層が、第２電流線と共に共平面を構成するようにしたので、均一な断面積（厚さ）を有する場合と比べて磁気トンネル接合素子など他の構成要素の配置位置に応じて有効に空間を利用した形状となり、第１方向において十分に抵抗値を低減することができる。この結果、高集積化を図ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

まず、図１および図２を参照して、本発明の一実施の形態に係る磁気メモリセルアレイの構成について説明する。図１は、本実施の形態の磁気メモリセルアレイ（以下、ＭＲＡＭアレイという。）１における平面構成の一部を拡大して示したものである。図２は、図１に示したII−II切断線に沿った矢視方向の断面構造を示したのである。

本実施の形態のＭＲＡＭアレイ１は、全体としてマトリクス状をなすように、互いに直交するように延在する複数のビット線２および複数のワード線３と、それらの各交差点に配置された複数のＭＴＪ素子２４とを備えたものである。各ＭＴＪ素子２４は、各交差点においてビット線２とワード線３との間に厚み方向に挟まれるように配設されたものである。ＭＴＪセル１は、例えばＸ軸方向（第１方向）へ配列されて複数の行を形成すると共にこれらと直交するようにＹ軸方向（第２方向）へ配列されて複数の列を形成している。なお、図１には、ＭＴＪ素子２４を４つ示すと共にビット線２およびワード線３を２つずつ示す。また図２には、ＭＴＪ素子２４およびワード線３を２つずつ示すと共にビット線２を１つのみ示す。

図２に示したように、ＭＲＡＭアレイ１は、基体２１上に形成された所定形状（例えば矩形状）をなす複数の導電膜パターンとしての下部電極２３と、Ｘ軸方向に沿って区分される第１領域Ｒ１と、第１領域Ｒ１よりも厚みの大きな第２領域Ｒ２とをそれぞれ有すると共に互いに平行をなすようにＸ軸方向へ延在する複数のビット線（第１電流線）２と、下部電極２３とビット線２との各交差点において、それらの間に厚み方向（Ｚ軸方向）に挟まれるように配置された複数のＭＴＪ素子２４とを備えている。さらに、ＭＲＡＭアレイ１はワード線３を備えている。

下部電極２３は、基体２１を覆う第１絶縁層１１を貫通する導電性の接続層２２の上に設けられている。さらに、下部電極２３は自らの周囲が第２絶縁層１２によって取り囲まれており、この第２絶縁層１２と共平面を形成している。下部電極２３は、ワード線３のＸ軸方向の寸法Ｗ３（例えば０．２μｍ以上０．８μｍ以下）よりも大きな寸法Ｗ２３を有すると共に、ビット線２のＹ軸方向の寸法Ｌ２（例えば０．３μｍ以上１．２μｍ以下）よりも大きな寸法Ｌ２３を有している。基体２１は、シリコン（Ｓｉ）やそのほかの半導体からなり、トランジスタやダイオードなど、他のデバイスを含んでいる。接続層２２は、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）などからなり、下部電極２３はタングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）のほか、タンタル（Ｔａ）やルテニウム（Ｒｕ）などにより形成される。下部電極２３は、接続層２２と対応する位置に配置され、電気的に連結されている。第１絶縁層１１および第２絶縁層１２は、例えば酸化珪素などの低誘電率材料により構成されている。

ＭＴＪ素子２４は、自らの周囲が第３絶縁層１３によって取り囲まれ、かつ、この第３絶縁層１３と共平面を形成するように下部電極２３および第２絶縁層１２の上層として設けられている。第３絶縁層１３は珪素酸化物などの低誘電率材料により構成されている。ＭＴＪ素子２４は下部電極２３と電気的に接続されており、下から順に例えばシード層、ピンニング層、ピンド層、誘電層、フリー層、キャップ層が形成された積層体である。

ビット線２は、下部金属層２５および付加導電層２８によって構成されている。ここで、下部金属層２５のみからなる部分が第１領域Ｒ１であり、下部金属層２５に加えて付加導電層２８が形成された部分が第２領域Ｒ２である。下部金属層２５は、ＭＴＪ素子２４の上面と接すると共に互いに平行をなすようにＸ軸方向へ延在しており、例えば、０．０２μｍ以上０．３μｍ以下の厚みを有している。付加導電層２８および下部金属層２５におけるＹ軸方向の寸法、すなわちビット線２のＹ軸方向の寸法Ｌ２は、例えば０．３μｍ以上１．２μｍ以下である。下部金属層２５は、ＭＴＪ素子２４の側から拡散バリア層または付着層と銅（Ｃｕ）または金（Ａｕ）からなる導電膜（いずれも図示せず）とが順に積層されてなるものである。また、下部金属層２５どうしの間には、下部金属層２５と共平面を形成する誘電層（図示せず）が形成されている。拡散バリア層とは、例えばタンタル（Ｔａ）層と窒化タンタル合金（ＴａＮ）層との積層構造「Ｔａ／ＴａＮ」またはチタン（Ｔｉ）層と窒化チタン合金（ＴｉＮ）層との積層構造「Ｔｉ／ＴｉＮ」からなるものである。さらに、付加導電層２８は、各ＭＴＪ素子２４と対応する領域以外の領域（すなわち第２領域Ｒ２）における下部金属層２５の上に、拡散バリア層２６Ｂと上部金属層２７Ｂとが順に積層されたものである。付加導電層２８のＸ軸方向の寸法は例えば０．５μｍ以上１．５μｍ以下である。また、下部金属層２５と付加導電層２８との合計の厚み、すなわち、第２領域Ｒ２の厚みは、例えば０．０８μｍ以上１．１μｍ以下の範囲において下部金属層２５のみからなる第１領域Ｒ１の厚みよりも大きくなるように構成されている。

ワード線３は、ＭＴＪ素子２４と対応する領域（すなわち第１領域Ｒ１）における誘電層および下部金属層２５の上に第４絶縁層１４を介して配置され、Ｙ軸方向において互いに平行に延在している。ワード線３と同一階層には、ワード線３の周囲を取り囲むように第５絶縁層１５が形成されている。ワード線３および第５絶縁層１５は、ビット線２の付加導電層２８と共に共平面を構成している。ワード線３のＸ軸方向の寸法は、例えば０．２μｍ以上０．８μｍ以下である。また、付加導電層２８とワード線３とのＸ軸方向における互いの間隔は、例えば０．１μｍ以上０．２μｍ以下である。

第４絶縁層１４は、例えば０．０１μｍ以上０．３μｍ以下の厚みを有している。一方の第５絶縁層１５は、例えば０．０５μｍ以上０．５μｍ以下の厚みを有し、第４絶縁層１４の構成材料とは異なるエッチング速度を示す材料により構成されている。例えば、酸化アルミニウム（Ａｌ₂Ｏ₃）により第４絶縁層１４が構成されると共に酸化珪素により第５絶縁層１５が構成される。

このような構成のＭＲＡＭアレイ１では、ビット線２が第２領域Ｒ２において大きな断面積を有することにより、従来の６０％程度の抵抗値に低減される。ビット線２の抵抗値が低減されることにより、各ビット線２が、より多くのＭＴＪ素子２４と接続されるように構成することができるので、高密度化、高集積化を図ることができる。

続いて、図３から図７を参照して、本実施の形態のＭＲＡＭアレイ１の製造方法について説明する。本実施の形態のＭＲＡＭアレイ１の製造方法では、水平断面において、複数のＭＴＪ素子２４をＸ軸方向へ配列して複数の行を形成すると共にＹ軸方向へ配列して複数の列を形成することにより、全体としてマトリクスを形成する。

まず、基体２１の上にＣＶＤ（chemical vapor deposition ）法やＰＥＣＶＤ（plasma enhanced ＣＶＤ）法、スピンオン法（spin on method）などにより、第１絶縁層１１を形成する。次いで、第１絶縁層１１の上面と共平面を形成するように、基体２１と連結した複数の接続層２２をダマシン法を利用して形成する。接続層２２は、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）などにより形成する。こののち、各接続層２２と対応するように、例えば矩形状をなす下部電極２３をそれぞれ形成し、さらに各下部電極２３の周囲を取り囲むように第２絶縁層１２を形成する。この際、下部電極２３を平坦化することにより、第２絶縁層１２と共に共平面を形成するようにする。下部電極２３はタングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）のほか、タンタル（Ｔａ）やルテニウム（Ｒｕ）などを用いて形成する。

次に、下部電極２３の上面とそれぞれ接するようにＭＴＪ素子２４を形成する。ここでは、下部電極２３の上にシード層と、ピンニング層と、ピンド層と、誘電バリア層と、フリー層と、キャップ層とを予め決められた順序で積層して多層膜を形成したのち、フォトレジストマスクパターン（図示せず）によって選択的に覆い、保護されていない領域の多層膜をエッチングにより除去し、積層体としてのＭＴＪ素子２４を形成するようにする。

次いで、プラズマエッチングやウェットストリッパによってＭＴＪ素子２４上のフォトレジストマスクパターンを除去したのち、第３絶縁層１３を、ＭＴＪ素子２４、下部電極２３および第２絶縁層１２の全体を覆うように、少なくともＭＴＪ素子２４の厚みよりも厚くなるように形成する。第３絶縁層１３については、例えば、珪素酸化物、酸化アルミニウム、または低誘電率材料により形成する。このようにして形成した第３絶縁層１３を、例えばＣＭＰ（chemical mechanical polish）によりＭＴＪ素子２４の厚みと同等の厚みとなるまで平坦化することにより、ＭＴＪ素子２４と第３絶縁層１３との共平面を形成する。

続いて、ＭＴＪ素子２４と第３絶縁層１３との共平面上に、複数のＭＴＪ素子２４の上面と接すると共に互いに平行をなすようにＸ軸方向へ延在する下部金属層２５を複数形成する。具体的には、まずＣＶＤ法やＰＥＣＶＤ法を用いて、第３絶縁層１３およびＭＴＪ素子２４の共平面上に誘電層（図示せず）を形成する。続いて、一般的なパターニング技術とエッチング技術とを利用して、その誘電層に溝パターン（図示せず）を形成する。その溝パターンの底面および側面を覆うように拡散バリア層や接着層を形成したのち例えば銅や金などにより導電膜を連続的に充填することによって、例えば２０ｎｍ以上３００ｎｍ以下の厚みの下部金属層２５を形成する。このようにして形成される下部金属層２５は、Ｘ軸方向に一列に並ぶ各ＭＴＪ素子２４の上面と接すると共に互いに平行に並び、誘電層によって互いに分断される。この下部金属層２５は、ビット線２の一部を構成することとなる。ここでは、タンタル（Ｔａ）層と窒化タンタル合金（ＴａＮ）層との積層構造またはチタン（Ｔｉ）層と窒化チタン合金（ＴｉＮ）層との積層構造を形成することにより拡散バリア層を形成するようにする。

次に、下部金属層２５の上に第４絶縁層１４を全面に亘って形成したのち、ＭＴＪ素子２４に対応する領域以外の領域における下部金属層２５の上に、第４絶縁層１４を貫通する開口４０を形成する。具体的には、下部金属層２５の上に、ＣＶＤ法やＰＥＣＶＤ法、あるいはスピンオン法により例えば０．０１μｍ以上０．３μｍ以下の厚みをなすように第４絶縁層１４を形成する。ここで、第４絶縁層１４を形成する前に、下部金属層２５を予め平坦化しておくことが望ましい。なぜなら、その上に形成される第４絶縁層１４も必然的にほぼ平坦になるからである。第４絶縁層１４を形成したのち、スピンコート法によりフォトレジスト層を全面に亘って形成し、これをパターニングすることで、所定形状の開口３９Ｋを有するフォトレジストパターン３９を得る。この開口３９Ｋは、のちの第２領域Ｒ２となる、ＭＴＪ素子２４どうしの中間領域に形成される。開口３９Ｋを形成したのち、従来から良く知られたプラズマエッチング工程により、開口３９Ｋに対応する領域の第４絶縁層１４を除去する。これにより開口４０が形成されることとなる。この際、下部金属層２５の損傷を避けるため、ソフトエッチングコンディションを採用することが望ましい。また、パターニング工程における自由度を向上させるために、フォトレジスト層を形成する前に、第４絶縁層１４の上に反射防止膜（anti-reflective coating；ＡＲＣ）を形成するようにしてもよい。さらに、フォトレジスト層をコーティングする前に、第４絶縁層１４の上にハードマスクやキャップ層を形成することで、エッチングの選択性を改善することができる。

開口４０を形成したのち、フォトレジストパターン３９をプラズマエッチングやウェットストリッパにより除去する。第４絶縁層１４の上にＡＲＣを形成するようにした場合にも、同様の工程で除去することができる。こののち、第４絶縁層１４と開口４０に露出した領域の下部金属層２５とを覆うように第５絶縁層１５を形成する。ここでは、ＣＶＤ法やＰＥＣＶＤ法、あるいはスピンオン法により０．０５μｍ以上０．５μｍ以下の厚みをなすように第５絶縁層１５を形成する。さらに、第５絶縁層１５を、第４絶縁層１４の構成材料とは異なる材料を用いて形成することで、十分なエッチング選択性を確保するようにする。例えば、酸化アルミニウム（Ａｌ₂Ｏ₃）を用いて第４絶縁層１４を形成し、その一方で、第５絶縁層１５を珪素酸化物により形成する。第４絶縁層１４を窒化珪素、酸化窒化珪素または炭化珪素によって形成した場合には、第５絶縁層１５を酸化珪素または酸化アルミニウムにより形成する。なお、開口４０に相当する部分の第５絶縁層１５の上面１５Ｂは、第４絶縁層１４の上に形成された第５絶縁層１５の上面１５Ａよりも高さが低くなっている。

続いて、図６に示したように、フォトレジストパターン４２を第５絶縁層１５の上に形成したのち、ＭＴＪ素子２４に対応する領域を通過するようにＹ軸方向へ延在すると共に第４絶縁層１４の上面からなる底面を有する第１溝パターン４３を形成すると共に、開口４０に対応する領域、すなわち、互いに隣接するＭＴＪ素子２４どうしの中間の領域に配置され、下部金属層２５の上面からなる底面と第４および第５絶縁層１４，１５からなる側壁とを有する第２溝パターン４４を形成する。ここでは、第１溝パターン４３および第２溝パターン４４がそれぞれ複数形成される。なお、フォトレジストパターン４２をコーティングする前に、ＡＲＣやキャップ層（いずれも図示せず）を、第５絶縁層１５上に形成するようにしてもよい。

具体的には、フォトレジストパターン４２をエッチングマスクとして利用し、開口４２Ｋ１に対応する領域の第５絶縁層１５を除去し、第４絶縁層１４の上面に達するまで掘り下げることで第１溝パターン４３を形成する。同時に、開口４２Ｋ２に対応する領域の第５絶縁層１５を除去し、下部金属層２５に達するまで掘り下げることで第２溝パターン４４を形成する。この際、第５絶縁層１５に対して十分なエッチング選択性を有しているので、下部金属層２５および第４絶縁層１４に達した時点でエッチングが止まる。エッチング条件は、エッチング装置や第４絶縁層１４および第５絶縁層１５の構成材料に依存して変化するものである。本実施の形態では、第４絶縁層１４の構成材料をＡｌ₂Ｏ₃とし、第５絶縁層１５の構成材料を珪素酸化物とし、フッ素含有ガスを用いたプラズマエッチングにより第１および第２溝パターン４３，４４を形成する。

次に、プラズマエッチングまたはウェットストリッパによってフォトレジストパターン４２を除去する。仮に有機材料からなるＡＲＣなどが存在する場合であっても、フォトレジストパターン４２と共に同時に除去される。但し、フォトレジストパターン４２をコーティングする前に第５絶縁層１５の上に無機ＡＲＣまたはキャップ層を形成するようにした場合には、それら無機ＡＲＣまたはキャップ層を除去するための第２のエッチング工程が必要となる。なお、この時点で第１および第２溝パターン４３，４４に堆積したエッチング残余物をクリーニングするとよい。

こののち、図７に示したように、第１溝パターン４３および第２溝パターン４４におけるそれぞれの底面および側壁を覆うように全体に亘って拡散バリア層２６を形成し、さらに、拡散バリア層２６の上に、上部金属層２７を、少なくとも第１溝パターン４３および第２溝パターン４４の内部を完全に充填するように形成する。ここでは、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層体またはチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層体として、２ｎｍ以上２５ｎｍ以下の厚みをなすように拡散バリア層２６を形成する。また、上部金属層２７については、金や銅を構成材料として、電気めっき法や物理蒸着法（ＰＶＤ）などにより形成する。上部金属層２７については、第１溝パターン４３および第２溝パターン４４を完全に充填するように形成する。この際、上面２７Ｓが平坦ではなく高さが不均一となることが多い。

最後に、図２に示したように、拡散バリア層２６、上部金属層２７および第５絶縁層１５が共平面を有するように平坦化処理を施す。これにより、第２溝パターン４４に充填された上部金属層２７の第２部分２７Ｂおよび拡散バリア層２６の第２部分２６Ｂが下部金属層２５の上に付加導電層２８として付加され、下部金属層２５と共にＸ軸方向に延在するビット線２となる。さらに、第１溝パターン４３に充填された上部金属層２７の第１部分２７Ａおよび拡散バリア層２６の第１部分２６ＡがＹ軸方向へ延在するワード線３となる。本実施の形態では、例えば、第１のＣＭＰ工程として、拡散バリア層２６に達するまで上部金属層２７の平坦化処理を行い、第２のＣＭＰ工程として第５絶縁層１５上の拡散バリア層２６を除去し、さらに第３のＣＭＰ工程として上部金属層２７のバフ研磨を行う。その結果、上部金属層２７の第１部分２７Ａおよび拡散バリア層２６の第１部分２６Ａが第１溝パターン４３に充填され、ワード線３となる。第２溝パターン４４を充填する上部金属層２７の第２部分２７Ｂおよび拡散バリア層２６の第２部分２６Ｂは、それらの下側に位置する下部金属層２５と共にビット線２における比較的厚みの大きな第２領域Ｒ２を構成する。このビット線２の第２領域Ｒ２は、例えば０．０８μｍ以上１．１μｍ以下の厚みとなる。下部金属層２５のうちの第２溝パターン４４に対応する領域以外の領域は、ビット線２における比較的厚みの小さな第１領域Ｒ１を構成しており、例えば０．０２μｍ以上０．３μｍ以下の厚みとなる。第２領域Ｒ２は、ＭＴＪ素子２４の存在しない領域に配置されている。その結果、互いに平行に延在する複数のビット線２は、Ｘ軸方向に沿って区分される第１領域Ｒ１および第２領域Ｒ２をそれぞれ有するものとなる。以上により、本実施の形態のＭＲＡＭアレイ１の製造が完了する。

以上説明したように、本実施の形態のＭＲＡＭアレイ１によれば、ビット線２が、ＭＴＪ素子２４と対応する領域以外の第２領域Ｒ２において付加導電層２８を含むことにより厚み（断面積）の比較的大きな部分を有するようにしたので、均一な厚み（断面積）を有する場合と比べてＭＴＪ素子２４やワード線３など他の構成要素の配置位置に応じて有効に空間を利用した形状となり、Ｘ軸方向において十分に抵抗値を低減することができる。この結果、さらなる高集積化を図ることができる。

以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。すなわち当技術分野を熟知した当業者であれば理解できるように、上記実施の形態は本発明の一具体例であり、本発明は、上記の内容に限定されるものではない。製造方法、構造および寸法などの修正および変更は、本発明と一致する限り、好ましい具体例に対応して行われる。例えば、本実施の形態では、第２領域において第１領域よりも第１電流線の厚みを大きくするようにしたが、これに限定されるものではない。第２領域において第１電流線の幅（第２方向の寸法）を大きくすることにより、その断面積を大きくするようにしてもよい。あるいは、第１電流線の厚みおよび幅の双方を大きくするようにしてもよい。

本発明の一実施の形態としてのＭＲＡＭアレイにおける平面構成を拡大して示した概略図である。 図１に示したＭＲＡＭアレイにおける積層断面構成を表す概略図である。 図１に示したＭＲＡＭアレイの製造方法における一工程を表す断面図である。 図３に続く一工程を表す断面図である。 図４に続く一工程を表す断面図である。 図５に続く一工程を表す断面図である。 図６に続く一工程を表す断面図である。 従来のＭＲＡＭアレイにおける積層断面構成を表す概略図である。 図８に示したＭＲＡＭアレイにおけるＭＴＪ素子の積層断面構成を表す概略図である。

符号の説明

１…磁気メモリセルアレイ、２…ビット線、３…ワード線、１１〜１５…第１〜第５絶縁層、２１…基体、２２…接続層、２３…下部電極（導電膜パターン）、２４…磁気トンネル接合素子（ＭＴＪ素子）、２５…下部金属層、２６…拡散バリア層、２７…上部金属層、２８…付加導電層、４０…開口、４３…第１溝パターン、４４…第２溝パターン。

Claims (49)

1. 複数の下部電極を基体上に形成する工程と、
   前記複数の下部電極の上面とそれぞれ接するように複数の磁気トンネル接合素子を形成する工程と、
   前記複数の磁気トンネル接合素子の上面と接すると共に互いに平行をなすように積層面に沿った第１方向へ延在し、かつ、前記第１方向に沿って区分される、下部金属層からなる薄い部分と前記下部金属層および付加導電層からなる厚い部分とを有する第１電流線を複数形成する工程と、
   前記磁気トンネル接合素子と対応する領域において前記第１電流線と離間しつつ前記薄い部分と交差するように延在し、かつ、前記第１電流線の前記薄い部分の上に第４絶縁層を介して第２電流線を複数形成する工程と、
   前記第２電流線と同一階層において前記第２電流線を取り囲むように第５絶縁層を形成する工程と
   を含み、
   前記付加導電層、第２電流線、および第５絶縁層を、それらの上面が共平面を構成するように形成する
   ことを特徴とする磁気メモリセルアレイの製造方法。
2. 前記基体上に第１絶縁層を形成したのち、この第１絶縁層上に、前記複数の下部電極とその周囲を取り囲む第２絶縁層とを形成する
   ことを特徴とする請求項１に記載の磁気メモリセルアレイの製造方法。
3. 前記複数の磁気トンネル接合素子を形成する工程では、
   前記第２絶縁層および下部電極の上に、前記磁気トンネル接合素子との共平面を形成するように第３絶縁層を形成する
   ことを特徴とする請求項２に記載の磁気メモリセルアレイの製造方法。
4. ビット線として前記第１電流線を形成することを特徴とする請求項１に記載の磁気メモリセルアレイの製造方法。
5. 前記第１電流線のうちの前記磁気トンネル接合素子と対応する部分を０．０２μｍ以上０．３μｍ以下の厚みをなすように形成することにより前記薄い部分とする
   ことを特徴とする請求項４に記載の磁気メモリセルアレイの製造方法。
6. 前記第１電流線のうちの前記磁気トンネル接合素子と対応する部分以外の部分を０．０８μｍ以上１．１μｍ以下の厚みをなすように形成することにより前記厚い部分とする
   ことを特徴とする請求項４に記載の磁気メモリセルアレイの製造方法。
7. 第１拡散バリア層を形成したのち、銅（Ｃｕ）または金（Ａｕ）を用いて前記第１拡散バリア層の上に導電膜を積層することにより、前記第１電流線の厚み方向の一部をなす前記下部金属層を形成する
   ことを特徴とする請求項４に記載の磁気メモリセルアレイの製造方法。
8. 前記下部金属層の上に、さらに第２拡散バリア層と上部金属層とを順に積層して前記付加導電層を形成することにより、前記第１電流線のうちの前記厚い部分を形成する
   ことを特徴とする請求項７に記載の磁気メモリセルアレイの製造方法。
9. タンタル（Ｔａ）層と窒化タンタル合金（ＴａＮ）層との積層構造またはチタン（Ｔｉ）層と窒化チタン合金（ＴｉＮ）層との積層構造を形成することにより、前記第１および第２拡散バリア層をそれぞれ形成し、
   前記下部金属層における前記導電膜と同一の材料を用いて前記上部金属層を形成する
   ことを特徴とする請求項８に記載の磁気メモリセルアレイの製造方法。
10. さらに、前記下部金属層の上に第４絶縁層を形成する工程と、
    この第４絶縁層上の、前記複数の磁気トンネル接合素子と対応した領域において、前記第１方向と直交する第２方向に沿って互いに平行に延在するように前記第２電流線を形成する工程と、
    前記第２電流線と同一階層において、前記第２電流線の周囲を取り囲むように第５絶縁層を形成する工程と
    を含むことを特徴とする請求項７に記載の磁気メモリセルアレイの製造方法。
11. 基体を覆う第１絶縁層を厚み方向に貫通するように設けられた接続層の上に、複数の下部電極と、その複数の下部電極の周囲を取り囲む第２絶縁層とを形成する工程と、
    前記複数の下部電極の上面とそれぞれ接するように複数の磁気トンネル接合素子を形成すると共に、前記複数の磁気トンネル接合素子と共に共平面をなすように前記下部電極および第２絶縁層の上に第３絶縁層を形成する工程と、
    前記複数の磁気トンネル接合素子と前記第３絶縁層との共平面の上に、前記複数の磁気トンネル接合素子の上面と接すると共に互いに平行をなすように第１方向へ延在する下部金属層を複数形成する工程と、
    前記下部金属層の上に第４絶縁層を形成したのち、前記磁気トンネル接合素子を覆う領域以外の領域における前記下部金属層の上に、前記第４絶縁層を貫通する開口を形成する工程と、
    前記第４絶縁層と前記開口に露出した下部金属層とを覆うように第５絶縁層を形成する工程と、
    前記磁気トンネル接合素子と対応する領域を通過するように前記第１方向と直交する第２方向へ延在すると共に、前記第４絶縁層の上面からなる底面と前記第５絶縁層からなる側壁とを有する複数の第１溝パターンを形成する工程と、
    前記磁気トンネル接合素子と対応する領域以外の領域に配置され、前記下部金属層の上面からなる底面と前記第４および第５絶縁層からなる側壁とを有する複数の第２溝パターンを形成する工程と、
    前記第１溝パターンおよび第２溝パターンを少なくとも覆うように拡散バリア層を形成する工程と、
    前記拡散バリア層の上に、上部金属層を、少なくとも前記第１溝パターンおよび第２溝パターンの内部を充填するように形成する工程と、
    前記拡散バリア層、上部金属層および第５絶縁層が共平面を有するように平坦化することにより、前記第２溝パターンに充填された上部金属層が前記下部金属層の上に付加されてなると共に前記第１方向に延在する第１電流線と、前記第１溝パターンに埋設されて前記第２方向へ延在する第２電流線とを各々複数形成する工程と
    を含むことを特徴とする磁気メモリセルアレイの製造方法。
12. ビット線として前記第１電流線を形成し、ワード線として前記第２電流線を形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
13. ０．０２μｍ以上０．３μｍ以下の厚みと、０．３μｍ以上１．２μｍ以下の第２方向の寸法とを有するように前記下部金属層を形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
14. 前記複数の下部金属層と前記複数の下部電極との各交差点に前記磁気トンネル接合素子をそれぞれ配置する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
15. 前記開口と同じ位置に前記第２溝パターンを形成することを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
16. ０．０１μｍ以上０．３μｍ以下の厚みをなすように前記第４絶縁層を形成することを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
17. 前記第５絶縁層の上にフォトレジストパターンを形成したのち、
    前記第４絶縁層の上面に達するまで選択的に前記第５絶縁層をエッチングすることにより前記第１溝パターンを形成し、
    前記下部金属層の上面に達するまで選択的に前記第５絶縁層をエッチングすることにより前記第２溝パターンを形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
18. 前記第４絶縁層の構成材料とは異なるエッチング速度を示す材料を用いて、０．０５μｍ以上０．５μｍ以下の厚みをなすように前記第５絶縁層を形成する
    ことを特徴とする請求項１７に記載の磁気メモリセルアレイの製造方法。
19. 酸化アルミニウム（Ａｌ₂ Ｏ₃ ）を用いて前記第４絶縁層を形成すると共に酸化珪素を用いて前記第５絶縁層を形成し、フッ素含有ガスを用いたプラズマエッチング法により前記第５絶縁層を選択的にエッチングする
    ことを特徴とする請求項１８に記載の磁気メモリセルアレイの製造方法。
20. 第１方向の寸法が０．２μｍ以上０．８μｍ以下となるように前記第１溝パターンを形成することを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
21. 第１方向の寸法が０．５μｍ以上１．５μｍ以下となるように前記第２溝パターンを形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
22. 前記第１方向における互いの間隔が０．１μｍ以上０．２μｍ以下となるように前記第１溝パターンおよび第２溝パターンを形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
23. 拡散バリア層と導電膜とを積層することにより前記下部金属層を形成することを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
24. 前記第２溝パターンに充填された上部金属層と前記下部金属層との合計の厚みが０．０８μｍ以上１．１μｍ以下の厚みとなるように前記第２電流線を形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
25. 前記第２方向において、前記下部金属層の寸法と等しくなるように前記上部金属層を形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
26. タンタル（Ｔａ），ルテニウム（Ｒｕ），タングステン（Ｗ），アルミニウム（Ａｌ）または銅（Ｃｕ）を用いて前記下部電極を形成し、
    銅（Ｃｕ）または金（Ａｕ）を用いて前記第２電流線を形成する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイの製造方法。
27. 基体上に形成された複数の下部電極と、
    積層面に沿った第１方向において区分される厚い部分と薄い部分とをそれぞれ有すると共に互いに平行をなすように前記第１方向へ延在する複数の第１電流線と、
    前記下部電極と前記第１電流線との各交差点において、それら前記下部電極と前記第１電流線との間に挟まれるように配置された複数の磁気トンネル接合素子と、
    前記磁気トンネル接合素子と対応する領域において前記第１電流線と離間しつつ前記薄い部分と交差するように延在し、かつ、前記第１電流線の前記薄い部分の上に第４絶縁層を介して設けられた第２電流線と、
    前記第２電流線と同一階層において前記第２電流線を取り囲むように設けられた第５絶縁層と
    を備え、
    前記厚い部分は下部金属層および付加導電層からなり、
    前記薄い部分は前記下部金属層からなり、
    前記付加導電層、第２電流線、および第５絶縁層は、それらの上面が共平面を構成するものである
    ことを特徴とする磁気メモリセルアレイ。
28. 前記下部電極は、自らの周囲が第２絶縁層によって取り囲まれ、かつ、この第２絶縁層と共平面を形成するように接続層および第１絶縁層を介して前記基体上に設けられている
    ことを特徴とする請求項２７に記載の磁気メモリセルアレイ。
29. 前記磁気トンネル接合素子は、自らの周囲が第３絶縁層によって取り囲まれ、かつ、この第３絶縁層と共平面を形成するように前記下部電極および第２絶縁層の上に設けられている
    ことを特徴とする請求項２７に記載の磁気メモリセルアレイ。
30. 前記第１電流線はビット線であることを特徴とする請求項２７に記載の磁気メモリセルアレイ。
31. 前記第１電流線における前記薄い部分は、０．０２μｍ以上０．３μｍ以下の厚みを有する
    ことを特徴とする請求項３０に記載の磁気メモリセルアレイ。
32. 前記第１電流線における前記厚い部分は、０．０８μｍ以上１．１μｍ以下の厚みを有する
    ことを特徴とする請求項３０に記載の磁気メモリセルアレイ。
33. 前記下部金属層は、前記磁気トンネル接合素子の側から第１拡散バリア層と銅（Ｃｕ）または金（Ａｕ）からなる導電膜とが順に積層されたものである
    ことを特徴とする請求項３０に記載の磁気メモリセルアレイ。
34. 前記第１電流線における前記厚い部分は、前記磁気トンネル接合素子の側から前記下部金属層と前記付加導電層が順に積層されたものであり、
    前記付加導電層は、第２拡散バリア層と上部金属層とが順に積層されたものである
    ことを特徴とする請求項３３に記載の磁気メモリセルアレイ。
35. 前記第１および第２拡散バリア層は、それぞれ、タンタル（Ｔａ）層と窒化タンタル合金（ＴａＮ）層との積層構造またはチタン（Ｔｉ）層と窒化チタン合金（ＴｉＮ）層との積層構造からなり、
    前記上部金属層は、前記下部金属層における導電膜と同一の材料により構成されている
    ことを特徴とする請求項３４に記載の磁気メモリセルアレイ。
36. さらに、
    前記複数の磁気トンネル接合素子と対応する領域における前記下部電極層と前記第２電流線との間に設けられた第４絶縁層と、
    前記第２電流線と同一階層において、前記第２電流線の周囲を取り囲むように形成された第５絶縁層と
    を備えたことを特徴とする請求項２９に記載の磁気メモリセルアレイ。
37. 基体を覆う第１絶縁層を厚み方向に貫通するように形成された接続層と連結し、かつ、自らの周囲が第２絶縁層によって取り囲まれた複数の下部電極と、
    自らの周囲が第３絶縁層によって取り囲まれ、かつ、この第３絶縁層と共平面を形成するように前記複数の下部電極の上にそれぞれ設けられた複数の磁気トンネル接合素子と、
    前記複数の磁気トンネル接合素子の上面と接すると共に互いに平行をなすように第１方向へ延在する複数の下部金属層と、
    前記下部金属層どうしの間を埋めるように形成され、前記下部金属層と共平面を形成する誘電層と、
    前記誘電層および下部金属層の上に第４絶縁層を介して配置され、前記第１方向と直交する第２方向において互いに平行に延在する第２電流線と、
    前記第２電流線と同一階層において、前記第２電流線の周囲を取り囲むように形成された第５絶縁層と、
    前記下部金属層と共に第１電流線を構成する付加導電層と
    を備え、
    前記付加導電層は、前記複数の磁気トンネル接合素子と対応する領域以外の領域における前記下部金属層の上に第２拡散バリア層と上部金属層とが順に積層されたものであり、前記第２電流線および第５絶縁層と共に共平面を構成している
    ことを特徴とする磁気メモリセルアレイ。
38. 前記第１電流線はビット線として機能し、前記第２電流線はワード線として機能するものである
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。
39. 前記下部金属層における第２方向の寸法は０．３μｍ以上１．２μｍ以下であることを特徴とする請求項３７に記載の磁気メモリセルアレイ。
40. 前記複数の磁気トンネル接合素子は、前記複数の下部金属層と前記複数の下部電極との各交差点にそれぞれ配置されている
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。
41. 前記第４絶縁層は、０．０１μｍ以上０．３μｍ以下の厚みを有することを特徴とする請求項３７に記載の磁気メモリセルアレイ。
42. 前記第５絶縁層は、０．０５μｍ以上０．５μｍ以下の厚みを有し、前記第４絶縁層の構成材料とは異なるエッチング速度を示す材料により構成されている
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。
43. 前記下部金属層は、０．０２μｍ以上０．３μｍ以下の厚みを有することを特徴とする請求項３７に記載の磁気メモリセルアレイ。
44. 前記下部金属層および付加導電層の合計の厚みは、０．０８μｍ以上１．１μｍ以下である
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。
45. 前記付加導電層の第１方向の寸法は０．５μｍ以上１．５μｍ以下であることを特徴とする請求項３７に記載の磁気メモリセルアレイ。
46. 前記第２電流線の第１方向の寸法は０．２μｍ以上０．８μｍ以下であることを特徴とする請求項３７に記載の磁気メモリセルアレイ。
47. 前記付加導電層と前記第２電流線との第１方向における互いの間隔は、０．１μｍ以上０．２μｍ以下である
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。
48. 前記下部金属層は、第１拡散バリア層と、前記上部金属層と同一の材料からなる導電膜とが順に積層されたものである
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。
49. 前記下部電極は、タンタル（Ｔａ），ルテニウム（Ｒｕ），タングステン（Ｗ），アルミニウム（Ａｌ）または銅（Ｃｕ）により構成されたものであり、
    前記第２電流線は、銅（Ｃｕ）または金（Ａｕ）により構成されたものである
    ことを特徴とする請求項３７に記載の磁気メモリセルアレイ。

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