JP2001036024A - 容量及びその製造方法 - Google Patents
容量及びその製造方法Info
- Publication number
- JP2001036024A JP2001036024A JP11203459A JP20345999A JP2001036024A JP 2001036024 A JP2001036024 A JP 2001036024A JP 11203459 A JP11203459 A JP 11203459A JP 20345999 A JP20345999 A JP 20345999A JP 2001036024 A JP2001036024 A JP 2001036024A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- capacitor
- mask
- layer
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】強誘電体メモリの容量加工工程における上部電
極と下部電極の電気的ショートを防止する。 【解決手段】上部電極７上にエッチングマスクを形成し
た後に第１のエッチングにより上部電極７、誘電体層の
ＰＺＴ６の層までエッチングした後、エッチングされた
上部電極７とＰＺＴ６の側面に選択的にマスクＳｉＯ2
層１２を形成し、次いで下部電極５を第２のエッチング
によりエッチングして容量を加工する。
極と下部電極の電気的ショートを防止する。 【解決手段】上部電極７上にエッチングマスクを形成し
た後に第１のエッチングにより上部電極７、誘電体層の
ＰＺＴ６の層までエッチングした後、エッチングされた
上部電極７とＰＺＴ６の側面に選択的にマスクＳｉＯ2
層１２を形成し、次いで下部電極５を第２のエッチング
によりエッチングして容量を加工する。
Description
【０００１】
【発明の属する技術分野】本発明は容量およびその製造
方法に関し、特に半導体と強誘電体を組み合わせた強誘
電体メモリに使用される容量とその製造方法に関する。
方法に関し、特に半導体と強誘電体を組み合わせた強誘
電体メモリに使用される容量とその製造方法に関する。
【０００２】
【従来の技術】半導体と強誘電体、例えば、Ｐｂ（Ｚｒ
1-XＴｉX）Ｏ3（以下、ＰＺＴと略称）を用いた容量を
組み合わせたいわゆる強誘電体メモリ（ＦｅＲＡＭ）は
強誘電体の残留分極を利用して”１”，”０”を記憶す
る。このデバイスにおいては強誘電体を貴金属電極で挟
み込んだ形の容量が使用される。また、強誘電体の代わ
りに高誘電体、すなわち誘電率の大きな材料を用いた容
量はＤＲＡＭに使用される。
1-XＴｉX）Ｏ3（以下、ＰＺＴと略称）を用いた容量を
組み合わせたいわゆる強誘電体メモリ（ＦｅＲＡＭ）は
強誘電体の残留分極を利用して”１”，”０”を記憶す
る。このデバイスにおいては強誘電体を貴金属電極で挟
み込んだ形の容量が使用される。また、強誘電体の代わ
りに高誘電体、すなわち誘電率の大きな材料を用いた容
量はＤＲＡＭに使用される。
【０００３】これらのメモリにおいては、これらの容量
とシリコンのＬＳＩが同一基板内に形成され、両者が充
分な性能で動作する事が必要不可欠である。特にこの製
造工程においては容量をドライエッチングにより微細加
工する技術が重要である。具体的には、簡便な工程で上
記の微細容量を歩留り良く得る加工技術が必要である。
とシリコンのＬＳＩが同一基板内に形成され、両者が充
分な性能で動作する事が必要不可欠である。特にこの製
造工程においては容量をドライエッチングにより微細加
工する技術が重要である。具体的には、簡便な工程で上
記の微細容量を歩留り良く得る加工技術が必要である。
【０００４】図７〜図８は従来の容量の製造工程の一例
を示した容量要部の断面図である。図中、符号１はＳｉ
基板、２は下地層間絶縁膜、３はポリシリコンプラグ、
４はバリアメタル層（ＴａＮ）、５は下部電極（Ｐｔ／
Ｔｉの積層構造）、６は強誘電体（ＰＺＴ）、７は上部
電極（Ｐｔ）、８はフォトレジスト、９は容量カバー
膜、１０はＡｌ配線である。
を示した容量要部の断面図である。図中、符号１はＳｉ
基板、２は下地層間絶縁膜、３はポリシリコンプラグ、
４はバリアメタル層（ＴａＮ）、５は下部電極（Ｐｔ／
Ｔｉの積層構造）、６は強誘電体（ＰＺＴ）、７は上部
電極（Ｐｔ）、８はフォトレジスト、９は容量カバー
膜、１０はＡｌ配線である。
【０００５】本構造においては容量の下部電極５に通ず
る配線は容量の下側から取り出し、上部電極に通ずる配
線は上側から取り出しているために、容量自身及びこれ
に接続する配線の面積を最小限としている。このために
メモリの高集積化には有効な構造である。
る配線は容量の下側から取り出し、上部電極に通ずる配
線は上側から取り出しているために、容量自身及びこれ
に接続する配線の面積を最小限としている。このために
メモリの高集積化には有効な構造である。
【０００６】図７および図８を参照してこの容量の製造
工程を詳細に説明する。図７（ａ）において、ポリシリ
コンプラグ３、下地層間絶縁膜２が形成されたＳｉ基板
１上にバリアメタル層４、下部電極５、強誘電体６、上
部電極７が順次積層して形成される。ポリシリコンプラ
グ３はＳｉ基板１上に形成されたＭＯＳトランジスタ或
いは配線層に接続されている。
工程を詳細に説明する。図７（ａ）において、ポリシリ
コンプラグ３、下地層間絶縁膜２が形成されたＳｉ基板
１上にバリアメタル層４、下部電極５、強誘電体６、上
部電極７が順次積層して形成される。ポリシリコンプラ
グ３はＳｉ基板１上に形成されたＭＯＳトランジスタ或
いは配線層に接続されている。
【０００７】続いて、図７（ｂ）のようにフォトレジス
トパターン８を形成した後、図７（ｃ）〜図７（ｅ）に
ようにフォトレジストパターン８をマスクにしてドライ
エッチング法により上部電極７、強誘電体６、下部電極
５、バリアメタル４を連続してエッチングする。
トパターン８を形成した後、図７（ｃ）〜図７（ｅ）に
ようにフォトレジストパターン８をマスクにしてドライ
エッチング法により上部電極７、強誘電体６、下部電極
５、バリアメタル４を連続してエッチングする。
【０００８】次いで図８（ａ）のにように、フォトレジ
スト８を除去した後、図８（ｂ）ののように、容量カバ
ー絶縁膜９を形成し、続いて図８（ｃ）のように容量カ
バー膜９にコンタクト穴９ａを形成し、Ａｌを堆積して
パターニングし、Ａｌ配線１０を形成する。
スト８を除去した後、図８（ｂ）ののように、容量カバ
ー絶縁膜９を形成し、続いて図８（ｃ）のように容量カ
バー膜９にコンタクト穴９ａを形成し、Ａｌを堆積して
パターニングし、Ａｌ配線１０を形成する。
【０００９】
【発明が解決しようとする課題】上記の従来の容量の製
造方法の問題点を以下に述べる。
造方法の問題点を以下に述べる。
【００１０】容量加工において重要となるのは図７の
（ｃ）〜（ｅ）の工程で、上部電極・強誘電体・下部電
極を連続してエッチングする点であるが、この際には通
常その微細加工性、量産性からドライエッチング法が用
いられる。これは、これらの被エッチング材料を反応性
のガスを用いて化学的かつ物理的（スパッタエッチ）に
加工するものである。
（ｃ）〜（ｅ）の工程で、上部電極・強誘電体・下部電
極を連続してエッチングする点であるが、この際には通
常その微細加工性、量産性からドライエッチング法が用
いられる。これは、これらの被エッチング材料を反応性
のガスを用いて化学的かつ物理的（スパッタエッチ）に
加工するものである。
【００１１】通常の半導体材料（Ｓｉ等）のドライエッ
チングにおいては例えばＣｌ2を反応性ガスとして用い
た場合、反応生成物としてＳｉＣｌ4等が生成され、こ
れは常温でも気化し容易に除去される。しかし、特に強
誘電体容量の上部電極及び下部電極材料に用いられるＰ
ｔ、Ｉｒ、Ａｕ等の貴金属や強誘電体材料であるＰＺＴ
等は反応性が乏しく、更に反応してもその反応生成物の
蒸気圧が低いためにこれらの材料の反応生成物が気化す
る事はほとんど無く、大部分はスパッタエッチにより除
去される。すなわち、前記材料はこのエッチング工程で
ガス種のイオンによりスパッタされてエッチングされ
る。スパッタされて基板から離脱した前記材料の原子は
気体としてエッチング装置の中から排気される事は無い
ために、再びエッチング装置内のどこかに再付着する。
チングにおいては例えばＣｌ2を反応性ガスとして用い
た場合、反応生成物としてＳｉＣｌ4等が生成され、こ
れは常温でも気化し容易に除去される。しかし、特に強
誘電体容量の上部電極及び下部電極材料に用いられるＰ
ｔ、Ｉｒ、Ａｕ等の貴金属や強誘電体材料であるＰＺＴ
等は反応性が乏しく、更に反応してもその反応生成物の
蒸気圧が低いためにこれらの材料の反応生成物が気化す
る事はほとんど無く、大部分はスパッタエッチにより除
去される。すなわち、前記材料はこのエッチング工程で
ガス種のイオンによりスパッタされてエッチングされ
る。スパッタされて基板から離脱した前記材料の原子は
気体としてエッチング装置の中から排気される事は無い
ために、再びエッチング装置内のどこかに再付着する。
【００１２】図７（ｃ）の工程でのエッチング時の状況
をより詳細に示したのが図９である。特に下部電極５の
Ｐｔのエッチング時に、スパッタエッチされたＰｔが先
にエッチングされたＰＺＴの側壁に再付着して側壁再付
着層１３が形成される。これはＰｔがスパッタエッチさ
れているという前記の理由による。
をより詳細に示したのが図９である。特に下部電極５の
Ｐｔのエッチング時に、スパッタエッチされたＰｔが先
にエッチングされたＰＺＴの側壁に再付着して側壁再付
着層１３が形成される。これはＰｔがスパッタエッチさ
れているという前記の理由による。
【００１３】この場合、この側壁再付着層１３によって
上部電極と下部電極が電気的にショートするという現象
が発生し、容量はその機能を果たさなくなる。すなわ
ち、この製造方法においてはこの強誘電体容量を用いた
デバイスの歩留りは極めて低くくなる問題がある。
上部電極と下部電極が電気的にショートするという現象
が発生し、容量はその機能を果たさなくなる。すなわ
ち、この製造方法においてはこの強誘電体容量を用いた
デバイスの歩留りは極めて低くくなる問題がある。
【００１４】ただし、この方法では加速されたイオンに
よる異方性エッチが可能であるため、特にＡｒを主成分
としたガスを用いた場合、そのエッチング形状のテーパ
ー角を９０°に近くする事が可能である。これは、形状
的には高集積化に適応した微細な容量を形成する事が可
能である事を意味する。
よる異方性エッチが可能であるため、特にＡｒを主成分
としたガスを用いた場合、そのエッチング形状のテーパ
ー角を９０°に近くする事が可能である。これは、形状
的には高集積化に適応した微細な容量を形成する事が可
能である事を意味する。
【００１５】一方、この側壁でのショートを抑制する方
法として特開平１０―３３５５９７号公報等には、図１
０の様に、エッチング形状にテーパーをつける方法が開
示されている。これは例えばエッチングガス中のＣｌ２
濃度を上げてレジストの後退を大きくする等の方法で実
現できる。
法として特開平１０―３３５５９７号公報等には、図１
０の様に、エッチング形状にテーパーをつける方法が開
示されている。これは例えばエッチングガス中のＣｌ２
濃度を上げてレジストの後退を大きくする等の方法で実
現できる。
【００１６】しかし、この方法では実効的に容量の面積
が大きくなってしまい、微細な容量を得る事は不可能で
ある。例えば上部電極７、ＰＺＴ６、下部電極５の厚さ
をそれぞれ２００ｎｍ、３００ｎｍ、２００ｎｍとした
時６０°のテーパー角でこの側壁ショートは抑制でき
る。この時、両側のテーパー部の寸法の合計は約１μｍ
となる。すなわち、１μｍ程度のサイズが実質的に機能
している容量に加わった形状になり、高集積化の大きな
障害になる。
が大きくなってしまい、微細な容量を得る事は不可能で
ある。例えば上部電極７、ＰＺＴ６、下部電極５の厚さ
をそれぞれ２００ｎｍ、３００ｎｍ、２００ｎｍとした
時６０°のテーパー角でこの側壁ショートは抑制でき
る。この時、両側のテーパー部の寸法の合計は約１μｍ
となる。すなわち、１μｍ程度のサイズが実質的に機能
している容量に加わった形状になり、高集積化の大きな
障害になる。
【００１７】従って、従来の製造方法においては微細な
容量を歩留り良く得ることは困難である。
容量を歩留り良く得ることは困難である。
【００１８】なお、図９，図１０において図７〜図８と
符号が同じものは図７〜図８と同じものを示している。
符号が同じものは図７〜図８と同じものを示している。
【００１９】本発明の目的は、簡便な工程で微細容量を
充分な加工精度で歩留り良く得ることができる加工方法
及びその容量構造を提供することにある。
充分な加工精度で歩留り良く得ることができる加工方法
及びその容量構造を提供することにある。
【００２０】
【課題を解決するための手段】本発明の容量の製造方法
は、基板上に順次形成された下部電極、誘電体層、上部
電極の３層から構成される容量を所定の形状に加工する
工程において、上部電極上にエッチングマスクを形成す
る工程と、前記エッチングマスクをマスクに第１のエッ
チングにより前記誘電体層の所定の厚さまでエッチング
し第１のパターニングをする工程と、前記パターニング
された前記層の側面に選択的に絶縁層を形成する工程
と、前記エッチングマスクおよび前記絶縁膜をマスクに
前記下部電極までを第２のエッチングによりエッチング
する工程とを含むことを特徴とする。
は、基板上に順次形成された下部電極、誘電体層、上部
電極の３層から構成される容量を所定の形状に加工する
工程において、上部電極上にエッチングマスクを形成す
る工程と、前記エッチングマスクをマスクに第１のエッ
チングにより前記誘電体層の所定の厚さまでエッチング
し第１のパターニングをする工程と、前記パターニング
された前記層の側面に選択的に絶縁層を形成する工程
と、前記エッチングマスクおよび前記絶縁膜をマスクに
前記下部電極までを第２のエッチングによりエッチング
する工程とを含むことを特徴とする。
【００２１】この時、前記第１のエッチングが下部電極
に達した後にエッチングをストップしても、また、誘電
体層に達した後にエッチングをストップしても良い。
に達した後にエッチングをストップしても、また、誘電
体層に達した後にエッチングをストップしても良い。
【００２２】前記側面の絶縁層を形成する工程の前に熱
処理により、前記容量の特性のエッチングダメージを回
復することができる。
処理により、前記容量の特性のエッチングダメージを回
復することができる。
【００２３】前記側面の絶縁層としてはＳｉＯ2もしく
はＳｉＮを使用することができる。前記誘電体層はＰｂ
（Ｚｒ1-XＴｉX）Ｏ3，ＳｒＢｉ2Ｔａ2Ｏ9，（Ｂａ1-X
ＳｒX）ＴｉＯ3のいずれかであっても良い。
はＳｉＮを使用することができる。前記誘電体層はＰｂ
（Ｚｒ1-XＴｉX）Ｏ3，ＳｒＢｉ2Ｔａ2Ｏ9，（Ｂａ1-X
ＳｒX）ＴｉＯ3のいずれかであっても良い。
【００２４】また、前記誘電体材料にはＬａ，Ｎｂ，Ｃ
ａのいずれかがドープされていても良い。前記上部電極
及び下部電極はＰｔ，Ｉｒ，ＩｒＯ2，Ｒｕ，ＲｕＯ2，
Ｗ，ＷＳｉX，ＴｉＮ，ＷＮのいずれかを含んでも良
い。
ａのいずれかがドープされていても良い。前記上部電極
及び下部電極はＰｔ，Ｉｒ，ＩｒＯ2，Ｒｕ，ＲｕＯ2，
Ｗ，ＷＳｉX，ＴｉＮ，ＷＮのいずれかを含んでも良
い。
【００２５】また、本発明の容量においては、下部電
極、誘電体層、上部電極の３層から構成され、所定の形
状に加工された容量において、加工された誘電体層の側
面に選択的に絶縁層が形成されているという特徴を有す
る。
極、誘電体層、上部電極の３層から構成され、所定の形
状に加工された容量において、加工された誘電体層の側
面に選択的に絶縁層が形成されているという特徴を有す
る。
【００２６】本発明の容量及びその製造方法によれば、
まず上部電極及び強誘電体ををＴｉＮ等の薄膜をマスク
としてエッチングする。この際に例えば下部電極が露出
したところでエッチングを停止する。この状態で全面に
ＳｉＯ2膜をＣＶＤ法で成膜した後にこれをエッチバッ
クする。これによりエッチングされた強誘電体の側壁に
のみＳｉＯ2が残る。この状態で下部電極をエッチング
するが、この際には前記ＴｉＮと側壁のＳｉＯ2がエッ
チングマスクとなり、エッチング時に下部電極材料の側
壁再付着があっても側壁にＳｉＯ2があるために上部電
極と下部電極の電気的ショートは発生しない。かつレジ
ストマスクは１層だけで加工を行うため、簡便な工程で
微細容量が得られる。
まず上部電極及び強誘電体ををＴｉＮ等の薄膜をマスク
としてエッチングする。この際に例えば下部電極が露出
したところでエッチングを停止する。この状態で全面に
ＳｉＯ2膜をＣＶＤ法で成膜した後にこれをエッチバッ
クする。これによりエッチングされた強誘電体の側壁に
のみＳｉＯ2が残る。この状態で下部電極をエッチング
するが、この際には前記ＴｉＮと側壁のＳｉＯ2がエッ
チングマスクとなり、エッチング時に下部電極材料の側
壁再付着があっても側壁にＳｉＯ2があるために上部電
極と下部電極の電気的ショートは発生しない。かつレジ
ストマスクは１層だけで加工を行うため、簡便な工程で
微細容量が得られる。
【００２７】
【発明の実施の形態】本発明の実施の形態の容量の製造
方法を図面を参照して説明する。図１〜図３は本発明の
第１の実施の形態の容量の製造工程を説明するための容
量要部の断面図、図２は図１（ｅ）に続く工程を説明す
るための容量要部の断面図であり、図３は図２（ｄ）に
続く工程を説明するための容量要部の断面図である。
方法を図面を参照して説明する。図１〜図３は本発明の
第１の実施の形態の容量の製造工程を説明するための容
量要部の断面図、図２は図１（ｅ）に続く工程を説明す
るための容量要部の断面図であり、図３は図２（ｄ）に
続く工程を説明するための容量要部の断面図である。
【００２８】図中、１はＳｉ基板、２は下地層間絶縁
膜、３はポリシリコンプラグ、４は厚さ１００ｎｍ程度
のＴａＮ層からなるバリアメタル層、５はＰｔ／Ｔｉの
積層構造の下部電極で膜厚はＰｔが２００ｎｍ、Ｔｉが
２０ｎｍ程度である。６は膜厚３００ｎｍ程度の強誘電
体のＰＺＴである。また、７は膜厚保２００ｎｍ程度の
Ｐｔからなる上部電極、８はフォトレジスト、９は膜厚
５００ｎｍ程度のＳｉＯ 2からなる容量カバー膜、１０
はＡｌ配線、１１はマスクＴｉＮ層、１２はマスクＳｉ
Ｏ2層である。
膜、３はポリシリコンプラグ、４は厚さ１００ｎｍ程度
のＴａＮ層からなるバリアメタル層、５はＰｔ／Ｔｉの
積層構造の下部電極で膜厚はＰｔが２００ｎｍ、Ｔｉが
２０ｎｍ程度である。６は膜厚３００ｎｍ程度の強誘電
体のＰＺＴである。また、７は膜厚保２００ｎｍ程度の
Ｐｔからなる上部電極、８はフォトレジスト、９は膜厚
５００ｎｍ程度のＳｉＯ 2からなる容量カバー膜、１０
はＡｌ配線、１１はマスクＴｉＮ層、１２はマスクＳｉ
Ｏ2層である。
【００２９】本発明の製造方法においては、容量加工の
エッチングを上部電極及びＰＺＴエッチングと、下部電
極エッチングの２段階に分けて行い、この間にマスクＳ
ｉＯ 2層１２を形成するのが特徴である。
エッチングを上部電極及びＰＺＴエッチングと、下部電
極エッチングの２段階に分けて行い、この間にマスクＳ
ｉＯ 2層１２を形成するのが特徴である。
【００３０】まず、図１（ａ）のように、ポリシリコン
プラグ３、バリアメタル層４が形成されたＳｉ基板１上
に下部電極５、ＰＺＴ６、上部電極７が積層して形成さ
れる。
プラグ３、バリアメタル層４が形成されたＳｉ基板１上
に下部電極５、ＰＺＴ６、上部電極７が積層して形成さ
れる。
【００３１】次に図１（ｂ）のように、ＣＶＤ法でマス
クＴｉＮ層１１を成膜した後に、フォトレジスト８を形
成（図１（ｃ））し、これをマスクにしてマスクＴｉＮ
層１１をドライエッチによりパターニングする（図１
（ｄ））。これは通常のＲＩＥ法により例えばＣＦ4等
のガスを用いる事により可能である。エッチング後には
アッシング等の方法でフォトレジスト層８は除去する。
クＴｉＮ層１１を成膜した後に、フォトレジスト８を形
成（図１（ｃ））し、これをマスクにしてマスクＴｉＮ
層１１をドライエッチによりパターニングする（図１
（ｄ））。これは通常のＲＩＥ法により例えばＣＦ4等
のガスを用いる事により可能である。エッチング後には
アッシング等の方法でフォトレジスト層８は除去する。
【００３２】次に前記マスクＴｉＮ層１１をハードマス
クとして上部電極７のエッチング（図１（ｅ））及びＰ
ＺＴ６のエッチング（図２（ａ））を行う。この時例え
ばＣｌ2／Ａｒ／Ｏ2の混合ガスを用いたプラズマエッチ
ングによりマスクＴｉＮ層１１との選択比を良好に保つ
ことができる。
クとして上部電極７のエッチング（図１（ｅ））及びＰ
ＺＴ６のエッチング（図２（ａ））を行う。この時例え
ばＣｌ2／Ａｒ／Ｏ2の混合ガスを用いたプラズマエッチ
ングによりマスクＴｉＮ層１１との選択比を良好に保つ
ことができる。
【００３３】この後マスクＳｉＯ2層１２を全面に成膜
する（図２（ｂ））。これは段差被覆性の優れた方法で
ある必要があり、例えばＯ3（オゾン）とＴＥＯＳ（テ
トラエトキシシラン）を用いた常圧ＣＶＤ法によればＰ
ＺＴ側壁部にも充分なカバレッジで成膜が可能である。
なお、ＳｉＯ2層１２を成膜する前に，温度３００〜４
００℃の酸素雰囲気中で３０分間程度熱処理を行ってＰ
ＺＴ６等のプラズマダメージを回復することが望まし
い。
する（図２（ｂ））。これは段差被覆性の優れた方法で
ある必要があり、例えばＯ3（オゾン）とＴＥＯＳ（テ
トラエトキシシラン）を用いた常圧ＣＶＤ法によればＰ
ＺＴ側壁部にも充分なカバレッジで成膜が可能である。
なお、ＳｉＯ2層１２を成膜する前に，温度３００〜４
００℃の酸素雰囲気中で３０分間程度熱処理を行ってＰ
ＺＴ６等のプラズマダメージを回復することが望まし
い。
【００３４】この後にＣＦ4を用いたＲＩＥ法でＳｉＯ2
層１２をエッチバックし、側壁部のみにマスクＳｉＯ2
層１２を残す（図２（ｃ）〜図２（ｄ））。マスクＳｉ
Ｏ2層１２は段差被覆性良く形成されているが、エッチ
ング（ＲＩＥ）は等方的に進むのではなく、基板に垂直
に進むためにエッチング時間の調整により側壁部のみに
マスクＳｉＯ2層１２を残すことができる。この形状を
実現するために図２（ｂ）で成膜するマスクＳｉＯ2層
１２の厚さは６００ｎｍ程度が必要になる。
層１２をエッチバックし、側壁部のみにマスクＳｉＯ2
層１２を残す（図２（ｃ）〜図２（ｄ））。マスクＳｉ
Ｏ2層１２は段差被覆性良く形成されているが、エッチ
ング（ＲＩＥ）は等方的に進むのではなく、基板に垂直
に進むためにエッチング時間の調整により側壁部のみに
マスクＳｉＯ2層１２を残すことができる。この形状を
実現するために図２（ｂ）で成膜するマスクＳｉＯ2層
１２の厚さは６００ｎｍ程度が必要になる。
【００３５】次に図３（ａ）のように下部電極５のプラ
ズマエッチングを行う。この時、上部電極７に対するマ
スクはＴｉＮ層１１であるが、下部電極５に対するマス
クは前記側壁に残されたＳｉＯ2層１２である。エッチ
ングガスは上部電極のエッチングの時と同様に Ｃｌ2／
Ａｒ／Ｏ2を用いれば選択性良くエッチングする事が可
能である。この時、側壁のマスクＳｉＯ2層１２の存在
のために下部電極５はＰＺＴ６よりも０.０５μｍ程度
大きなサイズでエッチングされる。従って、容量は実質
的に０．１μｍだけ大きくなるが、これは前記の従来例
の１μｍという値よりも遥かに小さい。また、この場合
でも側壁にＰｔは再付着する事は従来例と変わらない
が、本発明の場合にはＰＺＴ６の側壁及び上部電極７の
側壁には直接付着する事は無く、側壁のマスクＳｉＯ2
層１２に付着する。そのため、これによって下部電極５
と上部電極７が電気的にショートすることはない。
ズマエッチングを行う。この時、上部電極７に対するマ
スクはＴｉＮ層１１であるが、下部電極５に対するマス
クは前記側壁に残されたＳｉＯ2層１２である。エッチ
ングガスは上部電極のエッチングの時と同様に Ｃｌ2／
Ａｒ／Ｏ2を用いれば選択性良くエッチングする事が可
能である。この時、側壁のマスクＳｉＯ2層１２の存在
のために下部電極５はＰＺＴ６よりも０.０５μｍ程度
大きなサイズでエッチングされる。従って、容量は実質
的に０．１μｍだけ大きくなるが、これは前記の従来例
の１μｍという値よりも遥かに小さい。また、この場合
でも側壁にＰｔは再付着する事は従来例と変わらない
が、本発明の場合にはＰＺＴ６の側壁及び上部電極７の
側壁には直接付着する事は無く、側壁のマスクＳｉＯ2
層１２に付着する。そのため、これによって下部電極５
と上部電極７が電気的にショートすることはない。
【００３６】次に従来と同様な工程によりＳｉＯ2から
なる厚さ５００ｎｍ程度の容量カバー膜９を形成（図３
（ｂ））した後にコンタクト穴を形成（図３（ｃ））
し、Ａｌ配線を形成（図３（ｄ））する。
なる厚さ５００ｎｍ程度の容量カバー膜９を形成（図３
（ｂ））した後にコンタクト穴を形成（図３（ｃ））
し、Ａｌ配線を形成（図３（ｄ））する。
【００３７】上記の様に、本実施の形態によれば微細な
容量をショートによる歩留り低下無しに得ることができ
る。
容量をショートによる歩留り低下無しに得ることができ
る。
【００３８】図４は本実施の形態の製造方法で得られた
容量要部の断面図である。本構造においては加工された
上部電極７およびＰＺＴ６側壁にマスクＳｉＯ2層１２
が形成されている。下部電極のプラズマエッチングによ
るパターニングの際に容量の側壁には側壁再付着層１３
が付着するが、マスクＳｉＯ2層１２が予め形成されて
いるために上部電極７と下部電極５のショートが抑制さ
れているという特徴を有する。
容量要部の断面図である。本構造においては加工された
上部電極７およびＰＺＴ６側壁にマスクＳｉＯ2層１２
が形成されている。下部電極のプラズマエッチングによ
るパターニングの際に容量の側壁には側壁再付着層１３
が付着するが、マスクＳｉＯ2層１２が予め形成されて
いるために上部電極７と下部電極５のショートが抑制さ
れているという特徴を有する。
【００３９】次に本発明の第２の実施の形態の容量の製
造方法について図５を参照して説明する。図５は本実施
の形態の製造方法で得られた容量の要部断面図である。
上記の第１の実施の形態では、初めに上部電極・ＰＺＴ
をエッチングしてから次に下部電極をエッチングした
が、本実施の形態では、初めに上部電極をエッチングし
てからマスクＳｉＯ2層１２を形成し、次いでＰＺＴ・
下部電極をエッチングを行って容量加工を行う。フォト
レジストの形成、プラズマエッチング、マスクＳｉＯ2
層１２の形成等は上記の第１の実施の形態と同様な工程
により行う。
造方法について図５を参照して説明する。図５は本実施
の形態の製造方法で得られた容量の要部断面図である。
上記の第１の実施の形態では、初めに上部電極・ＰＺＴ
をエッチングしてから次に下部電極をエッチングした
が、本実施の形態では、初めに上部電極をエッチングし
てからマスクＳｉＯ2層１２を形成し、次いでＰＺＴ・
下部電極をエッチングを行って容量加工を行う。フォト
レジストの形成、プラズマエッチング、マスクＳｉＯ2
層１２の形成等は上記の第１の実施の形態と同様な工程
により行う。
【００４０】本実施の形態で得られた容量は図５のよう
に、上部電極７側壁にのみマスクＳｉＯ2層１２が形成
されている。本実施の形態でも上部電極７の側面にはマ
スクＳｉＯ2層１２が形成されているために下部電極５
をパターニングする際に下部電極５との電気的ショート
を防止できる効果がある。
に、上部電極７側壁にのみマスクＳｉＯ2層１２が形成
されている。本実施の形態でも上部電極７の側面にはマ
スクＳｉＯ2層１２が形成されているために下部電極５
をパターニングする際に下部電極５との電気的ショート
を防止できる効果がある。
【００４１】次に本発明の第３の実施の形態の容量の製
造方法について図６を参照して説明する。図６は本実施
の形態で得られた容量の要部断面図である。本実施の形
態では、初めのエッチングで上部電極７をエッチングし
た後に、ＰＺＴ６をエッチングする際に、ＰＺＴ６の層
の途中でエッチングをストップする。次いでエッチング
でパターニングした上部電極７とＰＺＴ６の上側部の側
面に上記の第１の実施の形態と同様な工程でマスクＳｉ
Ｏ2層１２を形成した後に、下層のＰＺＴ６と下部電極
５をマスクＴｉＮ層１１とマスクＳｉＯ2層１２をマス
クにしてエッチングしてパターニングする。図６のよう
に、上部電極７側壁とＰＺＴ６の初めにエッチングされ
た部分の側壁にのみマスクＳｉＯ2層１２が形成されて
いる。これらの場合にはＰＺＴ側壁でのショートの確率
は更に小さくなる。ただし、側壁のマスクＳｉＯ2層１
２がＰＺＴ・下部電極のエッチングの際にも充分に残る
事が必要であり、この時のエッチングの際には前記の実
施例とは異なった条件（例えばＯ2濃度を高める）で行
う必要がある。
造方法について図６を参照して説明する。図６は本実施
の形態で得られた容量の要部断面図である。本実施の形
態では、初めのエッチングで上部電極７をエッチングし
た後に、ＰＺＴ６をエッチングする際に、ＰＺＴ６の層
の途中でエッチングをストップする。次いでエッチング
でパターニングした上部電極７とＰＺＴ６の上側部の側
面に上記の第１の実施の形態と同様な工程でマスクＳｉ
Ｏ2層１２を形成した後に、下層のＰＺＴ６と下部電極
５をマスクＴｉＮ層１１とマスクＳｉＯ2層１２をマス
クにしてエッチングしてパターニングする。図６のよう
に、上部電極７側壁とＰＺＴ６の初めにエッチングされ
た部分の側壁にのみマスクＳｉＯ2層１２が形成されて
いる。これらの場合にはＰＺＴ側壁でのショートの確率
は更に小さくなる。ただし、側壁のマスクＳｉＯ2層１
２がＰＺＴ・下部電極のエッチングの際にも充分に残る
事が必要であり、この時のエッチングの際には前記の実
施例とは異なった条件（例えばＯ2濃度を高める）で行
う必要がある。
【００４２】上記の第１〜第３の実施の形態では、側壁
のマスク層にはＳｉＯ2を用いたが、このマスクとして
は、段差被覆性良く成膜でき、かつエッチバックにより
側壁にのみ残す事のできる他の絶縁膜、例えばＳｉＮ等
を用いることも可能である。
のマスク層にはＳｉＯ2を用いたが、このマスクとして
は、段差被覆性良く成膜でき、かつエッチバックにより
側壁にのみ残す事のできる他の絶縁膜、例えばＳｉＮ等
を用いることも可能である。
【００４３】また、上記の実施の形態では容量の強誘電
体層としてＰＺＴを使用したが、他にＳｒＢｉ2Ｔａ2Ｏ
9を用いても同様である。また、強誘電体ではなくキュ
リー点が常温以下のために常温では残留分極の無い高誘
電体の（Bａ1-XＳｒX）ＴｉＯ3等を用いた場合でも同様
の効果が得られる。この時、これらの材料にはその強誘
電特性の向上のためにＬａ，Ｎｂ，Ｃａをドープさせる
事も可能である。
体層としてＰＺＴを使用したが、他にＳｒＢｉ2Ｔａ2Ｏ
9を用いても同様である。また、強誘電体ではなくキュ
リー点が常温以下のために常温では残留分極の無い高誘
電体の（Bａ1-XＳｒX）ＴｉＯ3等を用いた場合でも同様
の効果が得られる。この時、これらの材料にはその強誘
電特性の向上のためにＬａ，Ｎｂ，Ｃａをドープさせる
事も可能である。
【００４４】上記の実施の形態では上部電極、下部電極
としてＰｔを使用しているが、他にＩｒ，ＩｒＯ2，Ｒ
ｕ，ＲｕＯ2，Ｗ，ＷＳｉX，ＴｉＮ，ＷＮ等を用いる事
も可能である。更に、上部電極と下部電極で異なる材料
を使用する事も可能である。
としてＰｔを使用しているが、他にＩｒ，ＩｒＯ2，Ｒ
ｕ，ＲｕＯ2，Ｗ，ＷＳｉX，ＴｉＮ，ＷＮ等を用いる事
も可能である。更に、上部電極と下部電極で異なる材料
を使用する事も可能である。
【００４５】
【発明の効果】以上の実施例で述べた様に、本発明の容
量の製造方法によれば、次のような効果を得ることがで
きる。 （１） 下部電極と上部電極の電気的ショートが防止で
き、強誘電体容量およびこれを用いた半導体装置を高い
歩留まりで得ることができる。 （２） 下部電極等をテーパー状に加工する必要がな
く、微細な容量を高い加工精度を持って得ることができ
る。
量の製造方法によれば、次のような効果を得ることがで
きる。 （１） 下部電極と上部電極の電気的ショートが防止で
き、強誘電体容量およびこれを用いた半導体装置を高い
歩留まりで得ることができる。 （２） 下部電極等をテーパー状に加工する必要がな
く、微細な容量を高い加工精度を持って得ることができ
る。
【図１】本発明の第１の実施の形態の容量の製造工程を
説明するための容量要部の断面図である。
説明するための容量要部の断面図である。
【図２】図１の工程の続く容量の製造工程を説明するた
めの容量要部の断面図である。
めの容量要部の断面図である。
【図３】図２の工程の続く容量の製造工程を説明するた
めの容量要部の断面図である。
めの容量要部の断面図である。
【図４】本発明の第１の実施の形態の製造方法で得られ
た容量の断面形状である。
た容量の断面形状である。
【図５】本発明の第２の実施の形態の製造方法で得られ
た容量の断面形状である。
た容量の断面形状である。
【図６】本発明の第３の実施の形態の製造方法で得られ
た容量の断面形状である。
た容量の断面形状である。
【図７】従来の容量の製造工程の一例を示した容量要部
の断面図である。
の断面図である。
【図８】図７の工程に続く容量要部の断面図である。
【図９】従来の容量の製造方法の問題点を示す容量断面
図である。
図である。
【図１０】従来の容量の他の製造方法を示す容量断面図
である。
である。
１ Ｓｉ基板 ２ 下地層間絶縁膜 ３ ポリシリコンプラグ ４ バリアメタル ５ 下部電極 ６ ＰＺＴ ７ 上部電極 ８ フォトレジスト ９ 容量カバー膜 ９ａ コンタクト穴 １０ Ａｌ配線 １１ マスクＴｉＮ層 １２ マスクＳｉＯ2層 １３ 側壁再付着層
Claims (17)
- 【請求項１】 基板上に順次形成された下部電極、誘電
体層、上部電極の３層から構成される容量を所定の形状
に加工する工程において、上部電極上にエッチングマス
クを形成する工程と、前記エッチングマスクをマスクに
第１のエッチングにより前記誘電体層の所定の厚さまで
エッチングし第１のパターニングをする工程と、前記パ
ターニングされた前記層の側面に選択的に絶縁層を形成
する工程と、前記エッチングマスクおよび前記絶縁膜を
マスクに前記下部電極までを第２のエッチングによりエ
ッチングする工程とを含むことを特徴とする容量の製造
方法。 - 【請求項２】 前記エッチングマスクにＴｉＮを使用し
た請求項１記載の容量の製造方法。 - 【請求項３】 前記第１のエッチングおよび前記第２の
エッチングがＣｌ2／Ａｒ／Ｏ2混合ガスのプラズマガス
エッチングであることを特徴とする請求項１記載の容量
の製造方法。 - 【請求項４】 前記第１のエッチングが下部電極に達し
た後にエッチングをストップする事を特徴とする請求項
１記載の容量の製造方法。 - 【請求項５】 前記第１のエッチングが誘電体層に達し
た後にエッチングをストップする事を特徴とする請求項
１記載の容量の製造方法。 - 【請求項６】 前記第１のエッチングを誘電体層の途中
までエッチングした後にストップする事を特徴とする請
求項１記載の容量の製造方法。 - 【請求項７】 前記側面の前記絶縁層を形成する工程の
前に熱処理を加える事を特徴とする請求項１記載の容量
の製造方法。 - 【請求項８】 前記熱処理が温度４００〜６００℃の酸
素雰囲気で加熱することを特徴とする請求項７記載の容
量の製造方法。 - 【請求項９】 前記側面の前記絶縁層はＳｉＯ2もしく
はＳｉＮであることを特徴とする請求項１記載の容量の
製造方法。 - 【請求項１０】 前記誘電体層はＰｂ（Ｚｒ1-XＴｉX）
Ｏ3，ＳｒＢｉ2Ｔａ 2Ｏ9，（Ｂａ1-XＳｒXＴｉＯ3のい
ずれかであることを特徴とする請求項１記載の容量の製
造方法。 - 【請求項１１】 前記誘電体層にはＬａ，Ｎｂ，Ｃａの
いずれかがドープされていることを特徴とする請求項１
０記載の容量の製造方法。 - 【請求項１２】 前記上部電極及び前記下部電極はＰ
ｔ，Ｉｒ，ＩｒＯ2，Ｒｕ，ＲｕＯ2，Ｗ，ＷＳｉX，Ｔ
ｉＮ，ＷＮのいずれかであることを特徴とする請求項１
記載の容量の製造方法。 - 【請求項１３】 基板上に順次形成された下部電極、誘
電体層、上部電極の３層から構成され、所定の形状に加
工された容量において、加工された前記誘電体層の側面
に選択的に絶縁層が形成されていることを特徴とする容
量。 - 【請求項１４】 前記側面の前記絶縁層はＳｉＯ2もし
くはＳｉＮであることを特徴とする請求項１３記載の容
量。 - 【請求項１５】 前記誘電体層はＰｂ（Ｚｒ1-XＴｉX）
Ｏ3，ＳｒＢｉ2Ｔａ 2Ｏ9，（Ｂａ1-XＳｒX）ＴｉＯ3の
いずれかであることを特徴とする請求項１２記載の容
量。 - 【請求項１６】 前記誘電体層にはＬａ，Ｎｂ，Ｃａの
いずれかがドープされていることを特徴とする請求項１
５記載の容量。 - 【請求項１７】 前記上部電極及び前記下部電極はＰ
ｔ，Ｉｒ，ＩｒＯ2，Ｒｕ，ＲｕＯ2，Ｗ，ＷＳｉX，Ｔ
ｉＮ，ＷＮのいずれかであることを特徴とする請求項１
３記載の容量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11203459A JP2001036024A (ja) | 1999-07-16 | 1999-07-16 | 容量及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11203459A JP2001036024A (ja) | 1999-07-16 | 1999-07-16 | 容量及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036024A true JP2001036024A (ja) | 2001-02-09 |
Family
ID=16474486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11203459A Pending JP2001036024A (ja) | 1999-07-16 | 1999-07-16 | 容量及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036024A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6682944B2 (en) | 2002-02-28 | 2004-01-27 | Fujitsu Limited | Semiconductor device manufacturing method |
| CN1310331C (zh) * | 2003-06-30 | 2007-04-11 | 海力士半导体有限公司 | 铁电随机存取存储器电容器及其制造方法 |
| JP2007207791A (ja) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007335897A (ja) * | 2007-08-29 | 2007-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008004876A (ja) * | 2006-06-26 | 2008-01-10 | Murata Mfg Co Ltd | 薄膜デバイスの製造方法 |
| JP2008071899A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体装置 |
| JP2009231405A (ja) * | 2008-03-21 | 2009-10-08 | Fujifilm Corp | 圧電素子及びその製造方法 |
| US7763545B2 (en) | 2002-02-28 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
| JP5212358B2 (ja) * | 2007-03-14 | 2013-06-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8546196B2 (en) | 2010-03-18 | 2013-10-01 | Kabushiki Kaisha Toshiba | Non-volatile memory device and manufacturing method thereof |
-
1999
- 1999-07-16 JP JP11203459A patent/JP2001036024A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6682944B2 (en) | 2002-02-28 | 2004-01-27 | Fujitsu Limited | Semiconductor device manufacturing method |
| US7763545B2 (en) | 2002-02-28 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
| KR100832683B1 (ko) * | 2002-02-28 | 2008-05-27 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| US7371589B2 (en) | 2003-06-30 | 2008-05-13 | Hynix Semiconductor Inc. | Ferroelectric random access memory capacitor and method for manufacturing the same |
| CN1310331C (zh) * | 2003-06-30 | 2007-04-11 | 海力士半导体有限公司 | 铁电随机存取存储器电容器及其制造方法 |
| JP2007207791A (ja) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008004876A (ja) * | 2006-06-26 | 2008-01-10 | Murata Mfg Co Ltd | 薄膜デバイスの製造方法 |
| JP2008071899A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体装置 |
| JP5212358B2 (ja) * | 2007-03-14 | 2013-06-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007335897A (ja) * | 2007-08-29 | 2007-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4515492B2 (ja) * | 2007-08-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2009231405A (ja) * | 2008-03-21 | 2009-10-08 | Fujifilm Corp | 圧電素子及びその製造方法 |
| US8546196B2 (en) | 2010-03-18 | 2013-10-01 | Kabushiki Kaisha Toshiba | Non-volatile memory device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6097051A (en) | Semiconductor device and method of fabricating | |
| US6831323B2 (en) | Semiconductor device and method for fabricating the same | |
| JP3495955B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP3655113B2 (ja) | 半導体記憶装置の製造方法 | |
| US6432767B2 (en) | Method of fabricating semiconductor device | |
| JP3994017B2 (ja) | 半導体装置の製造方法 | |
| KR20020073443A (ko) | 반도체 기억 장치와 그 제조 방법 | |
| JP3630671B2 (ja) | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 | |
| US7547638B2 (en) | Method for manufacturing semiconductor device | |
| JP2001036024A (ja) | 容量及びその製造方法 | |
| JP3166746B2 (ja) | キャパシタ及びその製造方法 | |
| US20020175142A1 (en) | Method of forming capacitor element | |
| JP4853057B2 (ja) | 強誘電体メモリ装置の製造方法 | |
| JP2003298022A (ja) | 強誘電体メモリ及びその製造方法 | |
| US6764896B2 (en) | Semiconductor manufacturing method including patterning a capacitor lower electrode by chemical etching | |
| KR100699206B1 (ko) | 강유전성 메모리 셀 제조방법 | |
| JP3166747B2 (ja) | キャパシタの製造方法及びキャパシタ | |
| JP2006186260A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4718193B2 (ja) | 半導体装置の製造方法 | |
| JP2002094015A (ja) | 半導体装置およびその製造方法 | |
| KR100866709B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100362182B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| JP2002009246A (ja) | 半導体装置の製造方法 | |
| KR20030001083A (ko) | 강유전체 메모리 소자의 제조 방법 | |
| JP2005026332A (ja) | メモリ装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020507 |