JP2003298022A

JP2003298022A - 強誘電体メモリ及びその製造方法

Info

Publication number: JP2003298022A
Application number: JP2002095059A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-29
Filing date: 2002-03-29
Publication date: 2003-10-17

Abstract

(57)【要約】（修正有）【課題】精密な加工が可能な強誘電体メモリの製造方
法およびその方法により製造される強誘電体メモリを提
供する。【解決手段】基体１０上に下部電極２０、強誘電体層
３０、及び上部電極４０が順次積層された状態で、レジ
スト層５０をマスクとして、前記レジスト層５０のエッ
チング速度が前記上部電極４０のエッチング速度よりも
速くなる条件で前記上部電極４０をエッチングしてパタ
ーニングを行い、前記上部電極４０のエッチングで残っ
たレジスト層５０をマスクとして、前記強誘電体層３０
よりも前記上部電極４０の方がエッチング速度が速くな
る条件で、かつ少なくともレジスト層５０の側壁に付着
する残渣物５５を除去するように前記強誘電体層３０と
前記上部電極４０の側壁とをエッチングしてパターニン
グを行い、パターニング後の前記上部電極４０をマスク
として、前記下部電極２０をエッチングしてパターニン
グを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ及
びその製造方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】強誘電体
メモリ（ＦｅＲＡＭ）は、キャパシタ部分に強誘電体を
用い、その自発分極によりデータを保持するものであ
る。その形成には、ドライエッチングが適用されてい
る。キャパシタ部分を構成する材料は,エッチングに用
いられるガスに対しての反応性が低いため、物理的作用
を高めたスパッタエッチング等が用いられている。この
場合、エッチングにより生ずる二次生成物は気相中に除
去されずに、レジスト等の側壁に再付着して残渣物とな
る。

【０００３】また、強誘電体メモリのキャパシタ部分の
パターニング技術として、当該キャパシタ部分を構成す
る上部電極、強誘電体膜、及び下部電極を一括してエッ
チングしてパターニングをする試みがなされている。か
かるエッチングに際しては、マスクとなるレジスト層を
厚く形成する必要がある。これは、一般的にレジスト層
のエッチング速度がエッチング対象より速いためであ
る。

【０００４】しかし、レジスト層を厚く形成すると、エ
ッチング工程中の上記残渣物の量が多くなり、その結
果、パターニング後の各層の寸法変換差が大きくなり素
子の微細加工が難しくなる。なお、本明細書において、
寸法変換差とは、各層間の形状寸法の差をいう。

【０００５】なお、キャパシタ部分を一括してエッチン
グする技術として、特開平９−１６２３１１号公報で
は、タングステンをマスクとして用いる提案がなされて
いる。

【０００６】本発明の目的は、精密な加工が可能な強誘
電体メモリの製造方法およびその方法により製造される
強誘電体メモリを提供することにある。

【０００７】

【課題を解決するための手段】（１）本発明に係る強誘
電体メモリの製造方法は、（ａ）基体上に下部電極、強
誘電体層、及び上部電極が順次積層された状態で、当該
上部電極の上に所定のパターンを有するレジスト層を形
成し、（ｂ）前記レジスト層をマスクとして、前記上部
電極をエッチングしてパターニングを行い、（ｃ）前記
（ｂ）のエッチングで残ったレジスト層をマスクとし
て、前記強誘電体層と前記上部電極の側壁とをエッチン
グしてパターニングを行い、（ｄ）パターニング後の前
記上部電極をマスクとして、前記下部電極をエッチング
してパターニングを行うこと、を含み、前記（ａ）で
は、前記レジスト層の膜厚を、少なくとも前記（ｃ）の
終了まで残る膜厚で形成し、前記（ｂ）では、前記レジ
スト層のエッチング速度が前記上部電極のエッチング速
度よりも速くなる条件でエッチングを行い、前記（ｃ）
では、前記強誘電体層よりも前記上部電極の方がエッチ
ング速度が速くなる条件で、かつ前記（ｂ）で少なくと
もレジスト層側壁に付着する残渣物を除去するようにエ
ッチングを行う。

【０００８】かかる強誘電体メモリの製造方法によれ
ば、工程（ａ）において所定のパターンを有するレジス
ト層が強誘電体層のパターニングが終了するまで残る膜
厚で形成される。

【０００９】次に、工程（ｂ）では、かかるレジスト層
をマスクとしてエッチングによるパターニングが行われ
る。かかる工程（ｂ）においては、レジスト層の側壁に
上部電極のエッチングにより残渣物が付着する。

【００１０】しかし、工程（ｃ）では、この残渣物を除
去しつつ強誘電体層と上部電極の側壁とがエッチングさ
れる。すなわち、この工程（ｃ）の終了後では、パター
ニング後の寸法変換差を大きくする原因となる残渣物が
なくなる。また、強誘電体層より上部電極のほうを速い
エッチング速度でエッチングしていくことにより、上部
電極の側壁が速くエッチングされていくため強誘電体層
と上部電極との寸法変換差を低減することができる。

【００１１】最後に、工程（ｄ）において、かかる残渣
物が無い状態でパターニング後の上部電極をマスクとし
て下部電極をエッチングしてパターニングすることによ
り、各層の寸法変換差が少ない状態で精密にパターニン
グすることができる。また、工程（ｄ）では、上部電極
をマスクとして使用するため、工程（ａ）で形成するレ
ジスト層の膜厚を薄くして上部電極をエッチングする際
に生ずる残渣物の量を低減させることができる。さら
に、上部電極をマスクとして使用することにより、別段
に下部電極のパターニングのためのマスクを必要とせ
ず、製造工程を簡便化することができる。

【００１２】本発明に係る強誘電体メモリの製造方法
は、以下の態様を取り得る。

【００１３】（Ａ）前記レジスト層の膜厚を、前記上部
電極および前記強誘電体層の総膜厚に基づいて設定する
ことができる。

【００１４】（Ｂ）前記レジスト層の膜厚を、前記上部
電極および前記強誘電体層の総膜厚の２．５倍以上３倍
以下とすることができる。

【００１５】（Ｃ）前記（ｂ）では、前記上部電極のテ
ーパー角度が５０°以上７０°以下となるようにエッチ
ングを行うことができる。

【００１６】（Ｄ）前記（ｂ）において、前記レジスト
層に対する前記上部電極の選択比を０．５以上０．８以
下とすることができる。

【００１７】（Ｅ）前記（ｃ）において、フロン系ガス
およびアルゴンガスの混合ガスであって、前記フロン系
ガスの流量比が１０％以上３０％以下である混合ガスを
使用することができる。

【００１８】（２）また、本発明に係る強誘電体メモリ
の製造方法は、基体上に下部電極、強誘電体層、及び上
部電極を順次積層された状態で、前記上部電極の上に、
所定のパターンを有し、かつ前記上部電極及び強誘電体
層の総膜厚の２．５倍以上３倍以下の膜厚のレジスト層
を形成し、前記レジスト層をマスクとして、該レジスト
層に対する前記上部電極の選択比が０．５以上０．８以
下となるように前記上部電極をエッチングしてパターニ
ングを行うことを含む。

【００１９】（３）また、本発明に係る強誘電体メモリ
の製造方法は、基体上に下部電極、強誘電体層、及び上
部電極が順次積層された状態で、該上部電極の上に形成
された所定のパターンを有するレジスト層をマスクとし
て該上部電極及び該強誘電体層をエッチングしてパター
ニングを行い、パターニング後の前記上部電極をマスク
として、前記下部電極をエッチングしてパターニングを
行うことを含む。

【００２０】（４）また、本発明に係る強誘電体メモリ
は、上記いずれかの方法で製造されたものである。

【００２１】

【発明の実施の形態】以下に、本発明に好適な実施の形
態について図面を参照しながら説明する。

【００２２】図１〜図３は、本発明の実施形態に係る強
誘電体メモリの製造方法を模式的に示す図である。強誘
電体メモリは、上部電極４０、強誘電体層３０、下部電
極２０からなるキャパシタ部分を含むメモリセルを記憶
単位として、この強誘電体薄膜キャパシタが複数設けら
れて構成される。複数のメモリセルは、規則正しく複数
行複数列で並べることができる。

【００２３】本実施形態に係る強誘電体メモリの製造方
法では、基体１０上に強誘電体層を用いたキャパシタ部
分を形成してメモリセルを形成する。基体１０として
は、例えば、Ｓｉ基板とその上に形成されたＳｉＯ₂膜
から構成されていてもよい。さらに、基体１０には、ト
ランジスタ等の機能デバイスが形成される場合もある。
このときトランジスタの形成には、公知の方法を用いる
ことができる。

【００２４】以下に、強誘電体メモリにおけるキャパシ
タ部分の製造方法を説明する。

【００２５】まず、図１（ａ）に示すように、基体１０
の上に下部電極２０、強誘電体層３０、上部電極４０を
順次積層して形成する。

【００２６】下部電極２０は、Ｐｔ又はＩｒ等の貴金属
や、その酸化物（例えば、ＩｒＯ_x等）を材料として形
成することができる。また、下部電極２０は、これらの
材料の単層でもよいし、複数の材料からなる層を積層し
た多層構造であってもよい。本実施形態では、強誘電体
層３０をＳＢＴを材料として用いるため、下部電極２０
をＰｔで形成する。下部電極２０の成膜では、基体１０
上にＴｉ膜をスパッタ法で形成し、これを酸化炉中で酸
化することによりＴｉＯ_x膜を形成し、その上にＰｔ膜
をスパッタ法により形成する。こうして、ＴｉＯ_x及び
その上のＰｔ膜から成る下部電極２０を例えば、２００
ｎｍの膜厚で形成する。

【００２７】強誘電体層３０は、ＰＺＴ（Lead Zircon
ate Titanate）、ＳＢＴ（Strontium Bismuth Tanta
lates）、ＢＳＴ（Barium Strontium Titanate）など
である。成膜方法としては、溶液塗布法（ゾル・ゲル
法、ＭＯＤ（Metal OrganicDecomposition）法などを
含む）、スパッタ法又はＣＶＤ（Chemical Vapor Dep
osition）法（ＭＯＣＶＤ（Metal Organic Chemical
Vapor Deposition）法を含む）などがある。本実施
形態では、ＳＢＴを材料として、例えば、２００ｎｍの
膜厚で下部電極２０の上に強誘電体層３０を形成する。

【００２８】上部電極４０は、下部電極２０と同様の材
料、及び成膜方法を用いることができ、本実施形態で
は、上部電極４０をＰｔを材料として、強誘電体層３０
の上にスパッタ法で例えば、２００ｎｍの膜厚で形成す
る。

【００２９】次に、図１（ｂ）に示すように、下部電極
２０、強誘電体層３０、上部電極４０が積層された状態
で、所定のパターンを有するレジスト層５０を上部電極
４０の上に形成する。かかるレジスト層５０は、上部電
極４０上の複数の形成領域上に形成される。また、レジ
スト層５０は公知の材料および手法を用いて形成するこ
とができる。

【００３０】ここで、レジスト層５０の膜厚ｔは、強誘
電体層３０及び上部電極４０の総膜厚Ｔに基づいて設定
される。具体的には、レジスト層５０の膜厚ｔは、強誘
電体層３０及び上部電極４０の総膜厚Ｔの２．５倍〜３
倍とすることができる。これは、後述するキャパシタ部
分のパターニングにおいて、少なくとも強誘電体層３０
のパターニングが終了するまでは、レジスト層５０をマ
スクとして使用するためである。

【００３１】本実施形態においては、強誘電体層３０の
膜厚が例えば、２００ｎｍ、上部電極４０の膜厚が例え
ば、２００ｎｍとした場合、総膜厚Ｔは、例えば、４０
０ｎｍとなるため、レジスト層５０の膜厚ｔは、１μｍ
〜１．２μｍで形成される。

【００３２】次に、上部電極４０、強誘電体層３０、下
部電極２０を順次エッチングしていきキャパシタ部分の
パターニングを行う。以下に、各層のパターニングにつ
いて説明する。

【００３３】（上部電極のパターニング）まず、図１
（ｃ）に示すように、レジスト層５０をマスクとして上
部電極２０をエッチングしてパターニングを行う。エッ
チングにはドライエッチングを用いることができ、例え
ば、ＩＣＰ（Inductively Coupled Plasma）などの高
密度プラズマエッチング装置を用いることができる。こ
のエッチングは、エッチングガスを例えば、塩素ガス、
アルゴンガスの混合ガスであって、塩素ガスとアルゴン
ガスとの流量比を例えば、３：２、ガス圧を１．０Ｐａ
以下の低ガス圧（例えば、０．５Ｐａ）、プラズマ出力
を例えば、１ｋＷとして行うことができる。

【００３４】本実施形態では、上記条件を用いて上部電
極４０のエッチングしてパターニングを行うことによ
り、エッチングされた上部電極４０の二次生成物が、後
述する強誘電体層３０のパターニングにおいて除去され
る程度の量で残渣物５５となってレジスト層５０等の側
壁に付着する。

【００３５】なお、上記条件によるエッチングでは、レ
ジスト層５０に対する上部電極４０の選択比は、０．５
〜０．８となる。かかる選択比が０．８以上であると、
レジスト層５０がエッチングされにくくなるため、上部
電極４０のエッチングにより生ずる残渣物５５が大量に
レジスト層５０の側壁に付着し、後の工程において残渣
物５５が除去しきれなくなる。また、かかる選択比が
０．５以下であると、レジスト層５０が速くエッチング
され過ぎて、強誘電体層３０のパターニング中にレジス
ト層５０がなくなってしまう。

【００３６】また、上記パターニング後の上部電極４０
の断面のテーパー角度θは約６０°となる。このテーパ
ー角度θは、最終的には５０°〜７０°となるようにエ
ッチングを行うことができる。このテーパー角度θは、
後述する強誘電体層３０のパターニングにおいて、レジ
スト層５０等の側壁に付着する残渣物５５を除去しつつ
上部電極４０の側壁もエッチングすることに起因して決
定される。

【００３７】また、変形例として、上部電極４０をＩ
ｒ、ＩｒＯｘの単層またはこれらの積層膜として形成し
た場合には、例えば、塩素ガスとアルゴンガスとの流量
比を１：１にしてレジスト層５０に対する上部電極４０
の選択比を０．５〜０．８にすることができる。

【００３８】（強誘電体層と上部電極の側壁とのパター
ニング）次に、図２（ａ）〜図２（ｃ）に示すように、
上記上部電極４０のエッチング後に残ったレジスト層５
０をマスクとして、強誘電体層３０と上部電極４０の側
壁とをエッチングして強誘電体層３０をパターニングす
る。このエッチングでは、上部電極４０の側壁のほうが
強誘電体層３０よりも速くエッチングされる条件でパタ
ーニングを行う。具体的には、このエッチングにおい
て、フロン系ガス（ＣＦ₄ガスやＣＨＦ₃ガス等）とアル
ゴンガスとの混合ガスであって、フロン系ガスの流量比
が１０％〜３０％である混合ガスを使用することができ
る。フロン系ガスの流量比が３０％を超えると、上部電
極４０に対する強誘電体層３０の選択比が小さくなって
所望の形状にパターンニングすることが難しくなる。ま
た、フロン系ガスの流量比が１０％より小さくなると、
残渣物５５が除去されずにパターニング後も残ってしま
う。

【００３９】本実施形態では、強誘電体層３０と上部電
極４０の側壁とのエッチングが以下のように進行する。

【００４０】図２（ａ）は、上部電極４０をエッチング
後の状態を示している。かかる状態では、レジスト５０
の側壁には、上部電極４０をエッチングした際に生ずる
二次生成物が残渣物５５として付着している。この残渣
物５５は、図２（ｂ）に示すように、強誘電体層３０と
上部電極４０の側壁とのエッチングに伴って除去されて
いく。そして、図２（ｃ）に示すように、強誘電体層３
０のパターニング終了までには、完全に除去される。

【００４１】また、図２（ａ）に示すように、上部電極
４０はテーパー角度が約６０°ほどついている。上部電
極４０の側壁は、図２（ａ）中の破線に向かってエッチ
ングされていく。すなわち、図２（ｂ）に示すように、
上部電極４０のテーパー角度は、レジスト層５０のパタ
ーン形状に沿うように大きくなっていく。すると、強誘
電体層３０はについても、上部電極４０のテーパー角度
が大きくなっていくのに伴ってエッチングされるため、
両層間の寸法変換差は少なくなるようにパターニングが
行われる。

【００４２】すると、パターニング終了間際には、図２
（ｃ）に示すように、上部電極４０と強誘電体層３０と
は、ほとんど寸法変換差がないようにパターニングさ
れ、レジスト層５０も、そのほとんどがエッチングによ
り除去される。下部電極２０の膜厚が上部電極４０の膜
厚より例えば、１００ｎｍ程度厚い場合には、レジスト
層５０は、このパターニング終了までに完全に除去され
るようにエッチングを行うことができる。

【００４３】以上に述べた強誘電体層３０と上部電極４
０の側面とのパターニングでは、残渣物５５を除去しつ
つ強誘電体層３０と上部電極４０の側壁とがエッチング
される。すなわち、このエッチングの終了後では、パタ
ーニング後の寸法変換差を大きくする原因となる残渣物
５５が除去される。また、強誘電体層３０より上部電極
４０のほうを速くエッチングしていくことにより、強誘
電体層３０と上部電極４０との間の寸法変換差を低減す
ることができる。

【００４４】（下部電極のパターニング）最後に、図３
（ａ）及び図３（ｂ）に示すように、パターニング後の
上部電極４０をマスクとして、下部電極２０をエッチン
グしてパターニングする。このとき、上記強誘電体層３
０のエッチングにおいて残ったレジスト層５０が上部電
極４０の上に存在する場合もあるが、かかるレジスト層
５０は、このエッチングの開始後間もなく完全に除去さ
れる。

【００４５】また、このエッチングは、上部電極４０の
パターニングの際と同様の条件で行うことができる。さ
らに、このエッチングでは、上部電極４０は、マスクと
して使用されることに加え、強誘電体層３０のバリア層
としても機能する。これにより、下部電極２０のエッチ
ングにおける強誘電体層３０のダメージを低減すること
ができる。そして、この下部電極２０をエッチングする
際には、上部電極２０のエッチングにより生じた残渣物
５５が存在しないため、精密に下部電極２０のパターニ
ングを行うことができる。

【００４６】以上に述べたように、本発明に係る強誘電
体メモリの製造方法によれば、下部電極２０のパターニ
ングにおいて、残渣物５５が無い状態でパターニング後
の上部電極４０をマスクとすることにより、各層の寸法
変換差が少ない状態で精密にパターニングすることがで
きる。また、かかる製造方法によれば、上部電極４０を
マスクとして使用することにより、レジスト層５０の膜
厚を薄くして上部電極４０をエッチングする際に生ずる
残渣物５０の量を低減させることができる。さらに、か
かる製造方法によれば、上部電極４０をマスクとして使
用することにより、別段に下部電極２０のパターニング
のためのマスクを必要とせず、製造工程を簡便化するこ
とができる。

【００４７】以上に述べた製造方法を用いることにより
図４（ａ）に示すような強誘電体メモリセル１０００を
含む強誘電体メモリを製造することができる。かかる強
誘電体メモリは、複数の強誘電体メモリセル１０００を
規則的に配列することにより形成することができる。

【００４８】まず、本実施形態に係る強誘電体メモリセ
ル１０００は、図４（ａ）に示すように、下部電極２０
と、下部電極２０の上に形成された強誘電体層３０と、
強誘電体層３０の上に形成された上部電極４０とからな
る強誘電体キャパシタ１００を含む。この強誘電体キャ
パシタ１００は、上述した製造方法により形成される。

【００４９】また、本発明に係る強誘電体メモリセル１
０００は、基体１０内に電界効果型トランジスタ（以
下、「トランジスタ」という。）１６が形成されてい
る。このトランジスタ１６は、基板１１上に形成された
ソースおよびドレイン１２、１５、ゲート絶縁膜１３、
ゲート１４を含んで構成される。なお、トランジスタ１
６は、公知の手法で形成することができる。

【００５０】また、この強誘電体メモリセル１０００
は、強誘電体キャパシタ１００の上に絶縁膜２３が形成
され、コンタクトホール２５を介して配線層２４により
トランジスタ１６と強誘電体キャパシタ１００を接続さ
れて構成される。

【００５１】また、かかる強誘電体メモリセル１０００
は、素子分離領域１７を形成することによって他の強誘
電体メモリセル１０００と素子分離される。また、強誘
電体キャパシタ１００とトランジスタ１６とは、基体１
０に形成された例えば、酸化シリコン等から成る層間絶
縁膜１８によって配線層２４以外では絶縁される。

【００５２】また、変形例として、本実施形態に係る強
誘電体メモリの製造方法を用いて、図４（ｂ）に示すよ
うな強誘電体メモリセル１１００を含む強誘電体メモリ
を製造することができる。かかる強誘電体メモリにおい
ても、複数の強誘電体メモリセル１１００を規則的に配
列することにより形成することができる。

【００５３】かかる強誘電体メモリセル１１００の基本
的構成は、上記強誘電体メモリセル１０００の場合と同
様である。かかる強誘電体メモリセル１１００では、強
誘電体キャパシタ１００とトランジスタ１６とが、基体
１０内に形成されたプラグ電極２６により接続されてい
る点で強誘電体メモリセル１０００と相違する。また、
強誘電体メモリセル１１００では、上部電極４０の上に
は、外部とのコンタクトをとるための配線層２４が形成
されている。

【００５４】図４（ａ）および図４（ｂ）に示す強誘電
体メモリは、複数の強誘電体メモリセル１０００または
１１００に配置された強誘電体キャパシタ１００および
トランジスタ１６の各電極をビット線、ワード線、プレ
ート線のいずれかに接続して公知の手法を用いて動作さ
せることができる。

【００５５】以上、本発明に好適な実施の形態について
述べたが、本発明はこれらに限定されるものではなく、
本発明の要旨の範囲内で各種の態様を取り得る。

【図面の簡単な説明】

【図１】図１（ａ）〜図１（ｃ）は、本発明の実施形態
に係る強誘電体メモリの製造方法を模式的に示す図であ
る。

【図２】図２（ａ）〜図２（ｃ）は、本発明の実施形態
に係る強誘電体メモリの製造方法を模式的に示す図であ
る。

【図３】図３（ａ）〜図３（ｃ）は、本発明の実施形態
に係る強誘電体メモリの製造方法を模式的に示す図であ
る。

【図４】図４（ａ）及び図４（ｂ）は、本発明の実施形
態に係る強誘電体メモリを模式的に示す図である。

【符号の説明】

１０基体２０下部電極３０強誘電体層４０上部電極５０レジスト層５５残渣物１００強誘電体キャパシタ１０００、１１００強誘電体メモリセル

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F004 AA02 AA03 AA05 AA09 BA09 BD03 DA01 DA04 DA16 DA23 DB08 DB13 EA03 EA05 EA11 EA28 EB02 EB08 5F083 FR01 JA14 JA15 JA17 JA38 JA42 JA43 PR03 PR07 PR10

Claims

【特許請求の範囲】

【請求項１】（ａ）基体上に下部電極、強誘電体層、
及び上部電極が順次積層された状態で、当該上部電極の
上に所定のパターンを有するレジスト層を形成し、（ｂ）前記レジスト層をマスクとして、前記上部電極を
エッチングしてパターニングを行い、（ｃ）前記（ｂ）のエッチングで残ったレジスト層をマ
スクとして、前記強誘電体層と前記上部電極の側壁とを
エッチングしてパターニングを行い、（ｄ）パターニング後の前記上部電極をマスクとして、
前記下部電極をエッチングしてパターニングを行うこ
と、を含み、前記（ａ）では、前記レジスト層の膜厚を、少なくとも
前記（ｃ）の終了まで残る膜厚で形成し、前記（ｂ）では、前記レジスト層のエッチング速度が前
記上部電極のエッチング速度よりも速くなる条件でエッ
チングを行い、前記（ｃ）では、前記強誘電体層よりも前記上部電極の
方がエッチング速度が速くなる条件で、かつ前記（ｂ）
で少なくともレジスト層側壁に付着する残渣物を除去す
るようにエッチングを行う、強誘電体メモリの製造方
法。
【請求項２】請求項１において、前記レジスト層の膜厚は、前記上部電極および前記強誘
電体層の総膜厚に基づいて設定される、強誘電体メモリ
の製造方法。
【請求項３】請求項２において、前記レジスト層の膜厚は、前記上部電極および前記強誘
電体層の総膜厚の２．５倍以上３倍以下である、強誘電
体メモリの製造方法。
【請求項４】請求項１〜３のいずれかにおいて、前記（ｂ）では、前記上部電極のテーパー角度が５０°
以上７０°以下となるようにエッチングを行う、強誘電
体メモリの製造方法。
【請求項５】請求項１〜４のいずれかにおいて、前記（ｂ）において、前記レジスト層に対する前記上部
電極の選択比は０．５以上０．８以下である、強誘電体
メモリの製造方法。
【請求項６】請求項１〜５のいずれかにおいて、前記（ｃ）において、フロン系ガスおよびアルゴンガス
の混合ガスであって、前記フロン系ガスの流量比が１０
％以上３０％以下である混合ガスを使用する、強誘電体
メモリの製造方法。
【請求項７】基体上に下部電極、強誘電体層、及び上
部電極を順次積層された状態で、前記上部電極の上に、
所定のパターンを有し、かつ前記上部電極及び強誘電体
層の総膜厚の２．５倍以上３倍以下の膜厚のレジスト層
を形成し、前記レジスト層をマスクとして、該レジスト層に対する
前記上部電極の選択比が０．５以上０．８以下となるよ
うに前記上部電極をエッチングしてパターニングを行う
ことを含む、強誘電体メモリの製造方法。
【請求項８】基体上に下部電極、強誘電体層、及び上
部電極が順次積層された状態で、該上部電極の上に形成
された所定のパターンを有するレジスト層をマスクとし
て該上部電極及び該強誘電体層をエッチングしてパター
ニングを行い、パターニング後の前記上部電極をマスクとして、前記下
部電極をエッチングしてパターニングを行うことを含
む、強誘電体メモリの製造方法。
【請求項９】請求項１〜８のいずれかに記載の方法で
製造される強誘電体メモリ。