JP2005108876A - 半導体装置及びその製造方法 - Google Patents

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Hiroshi Itokawa
寛志 糸川
Hirosuke Nakazawa
啓輔 中澤
Katsuaki Natori
克晃 名取
Soichi Yamazaki
壮一 山崎
Osamu Arisumi
修 有隅
Yasuyuki Taniguchi
泰之 谷口
Kazuhiro Tomioka
和広 冨岡
Hiroyuki Kanetani
宏行 金谷
Ulrich Egger
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Abstract

【課題】誘電体膜を用いたキャパシタの特性と加工性を高める半導体装置及びその製造方法を提供すること。
【解決手段】誘電体膜（４）を用いたキャパシタを備える半導体装置の製造方法であって、前記誘電体膜をエッチングする際のマスク材料として複合酸化物（５）を使用する。
【選択図】 図１

Description

本発明は、誘電体膜を用いたキャパシタを備える半導体装置及びその製造方法に関する。
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の開発が進んでいる。強誘電体メモリは、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたものである。なお、特許文献１には、強誘電体キャパシタを備えた半導体装置が開示されている。
強誘電体メモリでは、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもつ。
ＰＺＴなどの強誘電体薄膜は下部電極上で結晶化するため，下部電極の構造、電気的特性の影響は大きい。強誘電体薄膜のリーク特性、Ｃ−Ｖ特性、分極特性、電気特性の経時変化、保持特性、疲労特性などは、電極材料と構造、特に下部電極の構造に依存する。
特開２００２−２８９８０９号公報
この下部電極にＩｒ系やＲｕ系の薄膜材料を用いることが検討されている。これらＩｒ系、Ｒｕ系の電極は、従来から使用されているＰｔ電極と異なり、その上に形成されるＰＺＴなどの強誘電体膜の結晶性（結晶配向性や結晶の微細構造）が劣化する問題や、界面でのＲｕ、ＩｒとＰｂとの反応、粒界部分への元素の拡散によりリーク電流が増加する問題があり、プロセスのより精密な制御が必要である。また、疲労特性を向上させるためには、強誘電体と電極との界面に酸化物層の導入などが行われている。
また、キャパシタを作製する際のサーマルバジェット、還元性雰囲気下でのプロセス、真空中プロセスは、キャパシタそのものの信頼性と密接な関係がある。絶縁膜ＣＶＤプロセス、キャパシタ加工用ＲＩＥハードマスクＣＶＤ成膜、ハードマクスＲＩＥ加工、コンタクトＲＩＥ加工、レジストアッシング、トランジスタ特性確保のためのフォーミングガスアニールなどは、いずれもＰＺＴキャパシタに多大なダメージを与える。
また、大容量、高集積キャパシタを作製するためには、電極に使用されている貴金属系の物質（Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２など）や、それらの積層構造、複合酸化物電極（ＳｒＲｕＯ３、（Ｂａ，Ｓｒ）ＲｕＯ３、ＬａＮｉＯ３、（Ｌａ，Ｓｒ）ＣｏＯ３、ＹＢＣＯなど）や、その積層構造、貴金属電極との組み合わせ、ＰＺＴ、ＰＬＺＴ、ＢＳＴなどのキャパシタ薄膜材料をすべて加工する必要がある。これらは、いずれも蒸気圧の高い化合物をもたず、化学的にドライエッチングすることが困難である。よって、ＲＩＥを使用して化学的、機械的にエッチングを行う。化合物の蒸気圧を上げるために、高温（２５０〜３５０℃）でのＲＩＥなども試されている。
これらのキャパシタの微細加工を考えると、キャパシタの側壁をできるだけ垂直にして高密度化することが望ましいが、この場合、これらの化合物からなるフェンスが容易に形成されてしまう。また、各物質をＲＩＥ加工することが困難なことから、例えば、物質間（キャパシタと電極材料など）で大きなエッチングレートの差がとれず、選択的なエッチングが困難であるという問題がある。
本発明の目的は、誘電体膜を用いたキャパシタの特性と加工性を高める半導体装置及びその製造方法を提供することにある。
課題を解決し目的を達成するために、本発明の半導体装置及びその製造方法は以下の如く構成されている。
本発明の半導体装置は、誘電体膜を用いたキャパシタを備える半導体装置であって、前記誘電体膜をエッチングする際に使用したマスク材料を前記キャパシタの電極として備える。
本発明の半導体装置の製造方法は、誘電体膜を用いたキャパシタを備える半導体装置の製造方法であって、前記誘電体膜をエッチングする際のマスク材料として複合酸化物を使用する。
本発明によれば、誘電体膜を用いたキャパシタの特性と加工性を高める半導体装置及びその製造方法を提供できる。すなわち、誘電体膜の電気特性や疲労特性が向上し、製造工程にてキャパシタにダメージを与えることなく、電極をより微細に加工することが可能な半導体装置及びその製造方法を提供できる。
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
第１の実施の形態では、酸化物強誘電体を誘電体薄膜として用いたキャパシタを備える半導体メモリ装置の製造方法について述べる。この方法では、ＳＲＯ（ＳｒＲｕＯ３）などの複合酸化物をハードマスクとして、キャパシタを加工する。これらハードマスクの材料は、強誘電体、誘電体材料やＰｔ、Ｉｒといった貴金属電極材料と比較してＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工する際のエッチングレートが相対的に低いが、本実施の形態ではこの性質を利用する。
誘電体キャパシタの電極材料としても使用できる導電性酸化物は、キャパシタ加工時のＲＩＥ用マスク材として使用できると同時に、そのまま電極材料としても使用可能である。この導電性酸化物を電極材料として使用する場合、後述するようにハードマスクを除去する必要はなくなる。導電性酸化物は、強誘電体キャパシタの分極特性の向上、リーク電流の低減、強誘電体膜の結晶性の向上、疲労特性の向上、リテンション特性の向上などの利点を有する。ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）などを用いた誘電体薄膜キャパシタでは、誘電率の増加、リーク電流の低減、温度特性の向上などが期待できる。
以下に、本実施の形態における半導体メモリ装置の製造方法の要点をまとめる。
1．酸化物強誘電体を用いた誘電体薄膜キャパシタのＲＩＥ加工時のマスク材料として、複合酸化物を使用する。
2．この複合酸化物としてＳＲＯ（ＳｒＲｕＯ３）などの導電性酸化物を用いる。
3．導電性酸化物をＲＩＥ用マスク材に使用する場合は、ＲＩＥ加工後にそのマスク材をそのまま電極として利用することも可能である。
4．酸化物強誘電体を用いた誘電体薄膜キャパシタの電極の材料として、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２、あるいはそれらの積層構造、または混合物を使用することも可能である。
5．具体例として、ＰＺＴキャパシタにＳＲＯ電極マスク材を適用する。
図１（ａ）は本発明の第１の実施の形態に係る強誘電体キャパシタの構造を示す図であり、図１（ｂ）は図１（ａ）の構造に対してマスクを用いて選択的にエッチングを行った強誘電体キャパシタの構造を示す図である。以下、図１（ａ），図１（ｂ）を基にＰＺＴ薄膜を用いた強誘電体メモリの製造工程について説明する。
まず、通常のプロセスによりＳｉ基板１にトランジスタを作り込み、ＣＭＯＳ構造を形成する。トランジスタ領域に、ＰＳＧ、ＢＰＳＧなどの絶縁膜をＣＶＤ法にて形成し、ＣＭＰを用いてその表面を平坦化する。その上にＣＶＤ法にてＳｉ酸化膜およびＳｉＮ膜を形成し、下地基板とする。
ここで、キャパシタとトランジスタのアクティブエリア（ソース、ドレイン）との接続をＷや多結晶Ｓｉからなるプラグを用いて行うため、あらかじめプラグを形成しておく。プラグの形成はブランケットＣＶＤ法とＣＭＰとを併用する。
まず、強誘電体膜の形成あるいはその後のキャパシタ特性確保のための酸素中アニールプロセスにおいて、プラグ表面が酸化することを防止する目的からバリア金属層を形成する。バリア層にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。厚さは５０ｎｍである。キャパシタの下部電極下の全面にバリア層を形成する必要はなく、プラグをリセスした状態でプラグ上にのみバリア層を形成してもよいし、下部電極形成時に下部電極下の全面にバリア層を形成してもよい。これにより、全体のプロセスが若干異なってくる。
ＤＣマグネトロンスパッタ法を用いて、プラグとの接続面にこのバリア層を成膜する。その上に、下部電極のＩｒをスパッタ法にて形成する。膜厚は１００ｎｍである。その上部に、酸素を導入したスパッタにてＩｒＯｘ膜を５０ｎｍの厚さに成膜する。スパッタはＤＣマグネトロンスパッタを使用して、Ａｒ／０２＝３０／７０、室温にて、１ｋＷのスパッタ電力を３００ｍｍ径のターゲットに導入して行う。
これらの成膜直後のＸ線回折図では、アモルファスに近い状態の構造が検出された。モフォロジーを観察すると、特徴的なグレインが見えない平坦な構造を示す。ここで、強誘電体膜ＰＺＴを形成する前にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）５５０℃などの熱処理プロセスを行い、ＩｒＯ２の結晶性を上げてもよい。この場合には、柱状に成長した組織が観察される。Ｘ線回折によりＩｒ、ＩｒＯ２の強度比を求めたところ、Ｉｒの小さいピークに対してＩｒＯ２ピークの大きさは１０倍以上となった。あるいはＩｒＯ２層を２００−４００℃での高温スパッタにより形成してもよい。この場合は成膜時にＩｒＯ２結晶膜が形成される。この組織は、ＰＺＴ膜を電極上に形成した後にＲＴＡ結晶化を行った場合も同様である。Ｉｒ層は、酸素アニール工程に対してプラグへのバリア性を確保する役割を果たす。
一方、界面でのＩｒＯ２層はＰＺＴ膜との拡散、反応を抑制し、リーク電流を減少させる。
厚さ約５０ｎｍのＩｒＯ２を形成した後に、Ｐｔの薄膜２をテンプレートとして成膜する。Ｐｔ薄膜は、Ｉｒ成膜と同様に２００−４００℃程度の温度にてＤＣマグネトロンスパッタ法により形成する。Ｐｔ膜厚の厚さは約１０ｎｍである。酸素バリア膜としてＩｒのみを使用する場合は、このテンプレートとしてのＰｔ膜は挿入しない。ＳｉプラグからのＳｉの拡散、Ｐｔとのシリサイド反応、Ｐｔテンプレートの形状劣化などが起こるためである。
Ｉｒ層およびＰｔ層の上に、下部電極としてＳＲＯ（ＳｒＲｕＯ３）膜３（ＳＲＯを主成分とする膜）を形成する。ＳＲＯ膜は、導電性セラミックターゲットを使用してＤＣマグネトロンスパッタ法により形成する。典型的なスパッタ条件は、Ａｒ雰囲気、０．５Ｐａ、基板加熱なし、１ｋＷである。約１０〜５０ｎｍの厚さのアモルファスＳＲＯを成膜する。スパッタ成膜の後にＲＴＡを用いて酸素雰囲気中６００〜６５０℃にて加熱し、ＳＲＯ膜を結晶化させる。
次に、スパッタ法を用いてＰＺＴ膜４を形成する。ＲＦマグネトロンスパッタ法を採用する。ここでは、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ１．１０Ｌａ０．０５Ｚｒ０．４Ｔｉ０．６Ｏ３である。ＰＺＴセラミックターゲットは、密度の高いものはスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％以上のセラミック焼結体を使用する。
スパッタ時には、プラズマによる基板温度の上昇や飛来粒子によるボンバードメントがあるために、Ｓｉ基板からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じやすい。ターゲット中の過剰Ｐｂはそれを補償し、かつＰＺＴ膜の結晶化を促進させるために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望ましい組成の量比のものを用いればよい。
電気特性がＰＺＴ膜の組成などで不安定な場合には、アモルファスＰＺＴ膜の成膜条件を変更する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改良するために、酸素を導入したスパッタ法を利用する。
下地のＲｕ上には、Ａｒガスのみを使用して、０．５〜２．０Ｐａのガス圧、１．０〜１．５ｋＷの電力にて、約５分間のＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜形成を行う。膜厚は１００〜１５０ｎｍである。シード層には、ＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。
また、ＰＺＴ成膜前に、ターゲット表面の状態、温度、チャンバー内環境を一定とするため、約１０分−１時間のプレスパッタを同じスパッタ条件にて行う。Ｐｂ量および結晶化後の構造・電気特性は、このプレスパッタにより大きく変化する。
バリア層を介してプラグ上に形成されたＩｒ系電極にアモルファスＰＺＴが成膜されたものに対して、ＲＴＡを使用してＰＺＴ膜の結晶化を行う。得られた膜の結晶構造をＸ線回折にて調べたところ、ペロブスカイト相で（１１１）面から非常に強い反射が得られた。
次に、ＰＺＴ結晶膜上にキャパシタの上部電極としてＳＲＯ（ＳｒＲｕＯ３）膜５（ＳＲＯを主成分とする膜）をＤＣマグネトロンスパッタにより形成する。上部電極は強誘電体との反応性が低いために、ＲＴＡなどの熱処理プロセスを介した場合でもリークが起こることが少ない。この時のＳＲＯの膜厚は１０−１００ｎｍとする。
さらに、その上にフォトレジストを形成して、ＳＲＯのパターニングを行う。この場合、基板加熱を行わず、Ａｒを主体としたガスを用いて物理的にＳＲＯをエッチングする。ＳＲＯは、通常の塩素およびフッ素系のガスを用いても、室温にて化学的エッチングが困難である。よって、物理的エッチングにより微細パターンを形成する。ＳＲＯ−ＲＩＥ時にレジストとの選択比がとれない場合には、ＳＲＯ上にＳｉ酸化物からなるハードマスクを形成してＲＩＥを行う。
レジストをアッシングにより除去した後、このＳＲＯをマスク材料として、ＰＺＴ膜および下部電極（３）のＲＩＥ（反応性イオンエッチング）を行う。ここでは、基板加熱を行わないＣＦ４系のガスを用いてＰＺＴをエッチングする。
また、下部電極のＰｔやＩｒは、Ｃｌ系ガスを導入してＲＩＥを行う。ＳＲＯ上部電極（５）は、これらのガスに対してエッチング速度が遅く、ＰＺＴおよび下部電極のＲＩＥ用のハードマスクとして作用している。また、本プロセスにおいてＲＩＥを高温で行うことも可能である。
Ｃｌ系ガスを用いて、ＰＺＴとＰｔ、Ｉｒ系の下部電極を加工する。この場合、ＳＲＯのエッチングとの選択比が高く、良好なＳＲＯのマスク特性が得られる。本ＰＺＴキャパシタは、このＳＲＯのハードマスクをそのまま上部電極として使用し、キャパシタを構成できる。
ＰＺＴ膜の強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べた結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ２を示し、８インチＳｉウエハの全面に同程度の分極量と抗電界をもつＰＺＴ膜であることが判った。抗電圧も０．６Ｖ程度と低い値が得られた。
このＰＺＴ膜の疲労特性を評価した。５０μｍ×５０μｍの面積に相当するアレイで疲労特性を評価したところ、１Ｅ１２サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０−８Ａ／ｃｍ２オーダーと低い値であった。
キャパシタの上部電極からのコンタクトは、通常のＬＳＩ作製プロセスを用いる。すなわち、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことで、キャパシタからの配線の引き出しを行う。
（第２の実施の形態）
第２の実施の形態では、強誘電体メモリ（ＦｅＲＡＭ）用キャパシタの形成方法について述べる。この方法では、通常のＣＭＯＳトランジスタを形成する工程を経て、強誘電体メモリ用キャパシタ形成工程に入る。
まず、トランジスタのソース・ドレイン部分とのコンタクトを形成するためのプラグを作製する。ＳｉＯ２を主体とした絶縁膜に、ＲＩＥを用いてコンタクト孔を形成する。
次に、Ｔｉ／ＴｉＮを成膜し、ブランケットＷ−ＣＶＤによりＴｉＮ上にＷ成膜を行う。コンタクト孔を埋めた後に、コンタクト以外の部分のＷおよびバリア層であるＴｉ／ＴｉＮをＣＭＰにて除去する。
次に、密着層のＴｉ１０ｎｍをスパッタにて成膜する。下部電極には、Ｉｒ／ＩｒＯ２積層膜をスパッタにて形成する。Ｉｒ／ＩｒＯ２層は、強誘電体膜、電極膜の結晶化工程（酸素中６００〜７００℃ＲＴＯ）や、プロセスダメージからキャパシタを回復させるアニール工程（４５０〜６５０℃酸素中アニール）時に、プラグの上面が酸化されコンタクト不良が起こることを抑制する効果をもつ。Ｉｒ／ＩｒＯ２は、酸素バリア性が高い。ＩｒＯ２膜の結晶性を向上させるために、２００〜４００℃の温度でスパッタ成膜することが好ましい。Ｉｒ／ＩｒＯ２膜の厚さは、１５０ｎｍ程度が必要である。その上に、強誘電体膜の結晶化を制御しやすくするためのＰｔ層を、スパッタ法にて成膜する。
次に、強誘電体ＰＺＴ膜の分極疲労特性、インプリント特性、リテンション特性を改善する目的で、薄膜ＳＲＯ層を形成する。２０ｎｍ以下の厚さで成膜する。室温にてスパッタ成膜した場合は、６００℃程度のＲＴＯにて結晶化させる。ＳＲＯ上の強誘電体ＰＺＴ膜の成膜は、ＲＦスパッタを使用する。この場合、Ｐｂ１．１０Ｚｒ０．４Ｔｉ０．６Ｏ３組成からなるセラミックターゲットを用いて、室温にてスパッタ成膜を実施する。さらに、ＰＺＴ膜を結晶化するために、６００〜７００℃のＲＴＯプロセスを使用する。
結晶化したＰＺＴ膜の上に、上部電極かつハードマスクであるＳＲＯ膜を形成する。このＳＲＯ膜は、下部電極ＳＲＯと同様、スパッタ法にてアモルファス膜を形成し、ＲＴＯプロセスにて６００〜７００℃で結晶化を行う。厚さは５０〜１００ｎｍ程度が望ましい。
上記のようにキャパシタ膜構造を形成した後に、加工工程に入る。まず、ＳＲＯ上部電極上に、ＴＥＯＳ、ＣＶＤなどを使用してハードマスク用のＳｉ酸化膜を形成する。このハードマスクは、上部電極ＳＲＯ膜を形成するためにのみ利用するため、厚さ自体は２００ｎｍ前後で十分である。キャパシタ膜の加工には、３００〜４００℃の高温でのＲＩＥプロセスを使用する。これはＩｒ、ＩｒＯ２、Ｐｔなどから構成される電極構造をもつキャパシタを高テーパで加工するためである。
通常、ＦｅＲＡＭ用の貴金属を使用したキャパシタをＲＩＥ加工する際には、Ｐｔ、Ｉｒなどの加工が難しいこと（蒸気圧の高いガス種の形成が難しい。キャパシタ側面に貴金属からなるフェンスが形成される。）から、キャパシタのテーパ角を小さくした形状に作製する。これでは微細キャパシタを形成することが困難であるため、高密度ＦｅＲＡＭを実現するためには、より高テーパ角のキャパシタ加工が必要である。このためには、高温ＲＩＥを用いることが一つの方法である。
Ｓｉ酸化膜からなるハードマスクをＦ系のガスにて加工し、ハードマスクを形成した後に上部電極ＳＲＯを加工する。この場合、ＡｒとＣｌ、Ｆ系の混合ガスを用いたＲＩＥ加工を行う。ＳＲＯ加工後にＳｉ酸化物のハードマスクが多少残っても、問題はない。この場合は、次のＰＺＴ加工、下部電極加工時に、Ｓｉ酸化膜のハードマスクがエッチングされてしまうからである。
次に、ＰＺＴ膜を加工する。この場合には、実質的に上部電極ＳＲＯがハードマスクとなる。ＰＺＴ膜は、ＣＦ４、ＣｌなどのＦ系、Ｃｌ系のガスを用いて加工する。この時に、上部電極ＳＲＯはエッチング速度が小さく、ハードマスクとして機能する。
次に、ガス系を替えて下部電極Ｐｔ、Ｉｒ、ＩｒＯ２を加工する。この際にも、上部電極ＳＲＯがハードマスクとして機能する。Ｐｔ、Ｉｒ、ＩｒＯ２に対するＳＲＯのエッチングの選択比が高いためである。下部電極を加工した後に、上部電極ＳＲＯが残ったままでキャパシタ加工が完了する。
本プロセスにより形成されたキャパシタは、上部電極がＳＲＯ単体となり、Ｐｔ電極による触媒効果に起因するプロセスダメージを回避することができる。Ｐｔ系、Ｉｒ系の貴金属電極は、Ｓｉ酸化膜ＣＶＤ、水素系のＲＩＥ（特に高温ＲＩＥ）、アッシング、シンター工程などの還元性プロセスの際に、触媒作用により水素を活性化し、ＳＲＯなどの電極材料、ＰＺＴ膜に還元ダメージを与える。しかし、非Ｐｔ系の電極であるＳＲＯなどは、耐還元性が強く、プロセスダメージを受けにくいといえる。また、キャパシタ加工後のＳＲＯ電極は、電極上部の端部がエッチングされてテーパのついた状態となり、フェンスの形成を防止することができる。
さらに、通常のＳｉ酸化膜系ハードマスクでは、微細キャパシタ加工をする際に、ＲＩＥ加工が進行すると同時にハードマスクの後退が進行し、キャパシタ面積（特に上部電極面積）が小さくなる可能性が高い。キャパシタ面積は、ビット線にひきだされる電荷量に直接影響するため、精密な制御が必要な項目である。この点でも、高選択比のＳＲＯハードマスクは有効となる。
ここで、従来例との比較の意味で、Ｓｉ酸化物あるいはＴｉＮ、ＴｉＡｌＮなどのハードマスクを使用した場合の問題点をあげておく。
・キャパシタ電極材料や、ＰＺＴなどの強誘電体材料に対する選択比が小さいために、厚いハードマスクが必要となる。厚いハードマスクの形成の際のプロセスダメージ（ＴＥＯＳ、ＣＶＤなど）や、膜ストレスによるキャパシタの劣化問題がある。
・ハードマスクの厚さを精密に制御する必要がある。ハードマスクが薄いと、キャパシタ加工時にハードマスクの周辺部からエッチングが進行し、上部電極の形状、面積が変化する。これにより、キャパシタに誘起される電荷量が変化し、安定したビット線のシグナル電圧を得ることができない。
・ハードマスクが厚いと、キャパシタ加工時にハードマスク側壁にフェンスが形成されやすい。このフェンス（主として上部電極材料からなる）は、その後のプロセスにて構造的、電気的な欠陥を生じる。
・キャパシタ加工後にハードマスクが残るため、キャパシタの高さが高くなり、その後の配線工程でのトランジスタ部へのコンタクト孔が深くなり、その形成が困難となる。ハードマスクを除去する方法もあるが、さらなる工程の追加が必要となる。
次に、上述したＳＲＯ膜以外に同様の考えで使用可能であるハードマスク材料をあげる。基本的には、ＦｅＲＡＭキャパシタを構成する貴金属電極やＰＺＴ、ＳＢＴなどの強誘電体材料のＲＩＥ加工に使用するガス系に対して、エッチング速度の小さいものが必要となる。以下に、ＳＲＯと同様の効果が期待できる材料を列挙する。
・ＳＲＴＯ（Ｓｒ（Ｒｕ，Ｔｉ）Ｏ３：Ｔｉ０−５０ｍｏｌ％）
ＳＲＯとＳＴＯ（ＳｒＴｉＯ３）との固溶体で、ＳＴＯの添加量が増加するにしたがって抵抗率も増加する。ＳＴＯ５０％程度までは電極材料として使用可能である。ＳＲＯと比較して耐還元性が高い。
・ＣａＲｕＯ３他 （Ｓｒ，Ｘ）ＲｕＯ３など
ＳＲＯと同様に導電性酸化物である。ＳＲＯをＳｒやＣａで置換した結晶構造をもつ。また、ＳｒをＢａやＣａにて一部置換した材料も電極材料として使用することが可能である。
・ＳｒＩｒＯ３
化学量論組成にて低い抵抗率を示す導電性酸化物である。ＳＲＯ構成元素と下部電極に使用するＩｒとから形成される。
・ＢａＰｂＯ３、ＢａＰｂ１−ｘＢｉｘＯ３
抵抗率の温度係数が正の導電性酸化物である。Ｂｉを添加したものは超伝導性も示す。
・ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ３）
ＳＲＯ、ＰＺＴと同じペロブスカイト構造をもつ導電性酸化物である。ＰＺＴキャパシタの電極としての使用例は多数ある。
・ＬＮＯ（ＬａＮｉＯ３）
ＳＲＯ、ＰＺＴと同じペロブスカイト構造をもつ導電性酸化物である。ＰＺＴキャパシタの電極としての使用例は多数ある。
・その他、酸化物超伝導材料など
ＹＢＣＯ、Ｂｉ化合物などの酸化物高温超伝導材料を使用する。ＹｂａＣｕＯなどがある。
・半導体化ペロブスカイト酸化物
ＳＴＯを還元性雰囲気にて作製し半導体化したもの、あるいは還元熱処理により半導体化したものを使用する。あるいは、Ｌａ、Ｎｂなどのドナー元素の添加、Ｆｅ、Ａｌなどのアクセプター元素の添加により半導体化したものを使用する。母材は、ＳＴＯ以外にも、ＣａＴｉＯ３、ＢａＴｉＯ３やそれらの固溶体も使用可能である。
これらの材料は、本発明におけるハードマスクとして使用可能である。いずれも導電性を示すことから、ハードマスクとして加工した後は上部電極として使用可能である。膜の作製方法は、スパッタ法（ＤＣマグネトロンスパッタ、ＲＦマグネトロンスパッタ、ヘリコンスパッタ、イオンビームスパッタなど）、レーザアブレーション、ＥＢ蒸着などのＰＶＤ法、ゾルゲル法、ＭＯＤ法などのＣＳＤ法、ＭＯＣＶＤなどのＣＶＤ法などを利用することができる。結晶化方法も、高温で成膜するＩｎ−ｓｉｔｕ結晶化、成膜後にＲＴＰなどを利用して結晶化するＥｘ−ｓｉｔｕ結晶化法を用いる。
以下、導電性酸化物をハードマスクに用いたキャパシタの加工プロセスを、図面を参照して説明する。
図２（ａ）〜図２（ｄ）は、本第２の実施の形態のキャパシタの加工プロセスフローを示している。このプロセスでは、図２（ａ）に示すように、トランジスタ部に接続されるプラグ部（キャパシタ下部電極接続用プラグ）１６の上に、キャパシタ下部電極であるＩｒ（Ｐｔ）電極膜１５と下部ＳＲＯ電極膜１４の積層構造を作製する。Ｉｒ電極膜１５の絶縁膜（ＣＭＯＳ上部絶縁膜）１７に対する密着性を確保するために、Ｔｉ層を導入する（図では省略）。Ｉｒ電極膜１５／下部ＳＲＯ電極膜１４上にＰＺＴ膜１３を成膜する。結晶化したＰＺＴ膜１３上には、上部ＳＲＯ電極１２が形成される。
次に、図２（ａ）に示すように、キャパシタ膜上に、プラズマＴＥＯＳプロセスなどでＳｉ酸化膜からなるハードマスク（上部電極加工用ハードマスク膜）１０を形成する。上部ＳＲＯ電極１２は、ＰＺＴ膜の電気特性を向上させるために１００ｎｍ程度の薄膜からなる。次に、リソグラフィープロセスにて、フォトレジストパターンをハードマスク１０上に形成し、図２（ｂ）に示すように、そのハードマスクＳｉ酸化膜をＲＩＥにてエッチング加工してハードマスク（上部電極加工用ハードマスク）１１を形成する。
次に、図２（ｃ）に示すように、上部ＳＲＯ電極（上部電極兼ハードマスク）１２をＲＩＥ加工する。ここでも、Ｃｌ系をベースとしたガスを使用してＲＩＥ加工する。キャパシタの形状を高テーパ角とするために、３００℃以上の高温エッチングを行う。テーパ角が低くてもよい場合は、室温ＲＩＥでもよい。ＳＲＯはＲＩＥ加工でのエッチング速度が小さく、Ｓｉ酸化膜や他の膜に対しての高選択比が得にくいため、ＲＩＥ加工時にハードマスク１１はほとんど消失することになる。
次に、図２（ｄ）に示すように、この上部ＳＲＯ電極１２のパターンをハードマスクとして、ＰＺＴ膜１３および下部ＳＲＯ電極膜１４／Ｉｒ電極膜１５を加工する。ＰＺＴ膜１３の加工には、Ｃｌ系もしくはＦ系ガスを使用する。この際、ＳＲＯに対してＰＺＴ膜１３のＲＩＥ速度が大きいために、上部ＳＲＯ電極１２がハードマスクとして働くことになる。下部ＳＲＯ電極膜１４は、ＰＺＴ膜の電気特性を向上させるために１０ｎｍ程度の薄膜からなり、ＲＩＥ加工上は特に問題とならない厚さに形成してある。また、Ｉｒ電極膜１５は、Ｃｌ系のエッチングガスにてＲＩＥ加工する。
このように上部ＳＲＯ電極膜をハードマスクとすることで、ＰＺＴ膜１３、下部ＳＲＯ電極膜１４を加工することができる。できあがったキャパシタは、上部ＳＲＯ電極１２の端部が少しエッチングされた状態となる。
図３（ａ）〜（ｄ）は、従来のキャパシタの加工プロセスフローを示している。この場合、ハードマスクプロセス以外は図２（ａ）〜（ｄ）に示した本発明のフローと同様となる。このプロセスでは、図３（ａ）に示すように、トランジスタ部に接続されるプラグ部（キャパシタ下部電極接続用プラグ）２６の上に、キャパシタ下部電極であるＩｒ（Ｐｔ）電極膜２５と下部ＳＲＯ電極膜２４の積層構造を作製する。Ｉｒ電極膜２５の絶縁膜（ＣＭＯＳ上部絶縁膜）２７に対する密着性を確保するために、Ｔｉ層を導入する（図では省略）。Ｉｒ電極膜２５／下部ＳＲＯ電極膜２４上にＰＺＴ膜２３を成膜する。結晶化したＰＺＴ膜２３上には、上部ＳＲＯ電極２２が形成される。
次に、図３（ａ）に示すように、キャパシタ膜上に、プラズマＴＥＯＳプロセスなどでＳｉ酸化膜からなるハードマスク（上部電極加工用ハードマスク膜）２０を厚く形成する。次に、リソグラフィープロセスにて、フォトレジストパターンをハードマスク２０上に形成し、図３（ｂ）に示すように、そのハードマスクＳｉ酸化膜をＲＩＥにてエッチング加工してハードマスク（上部電極加工用ハードマスク）２１を形成する。
次に、図３（ｃ）に示すように、上部ＳＲＯ電極（上部電極兼ハードマスク）２２をＲＩＥ加工する。ここでも、Ｃｌ系をベースとしたガスを使用してＲＩＥ加工する。キャパシタの形状を高テーパ角とするために、３００℃以上の高温エッチングを行う。テーパ角が低くてもよい場合は、室温ＲＩＥでもよい。ＳＲＯはＲＩＥ加工でのエッチング速度が小さく、Ｓｉ酸化膜や他の膜に対しての高選択比が得にくいため、ＲＩＥ加工時のハードマスク２１は厚く形成しておく必要があり、エッチング中に徐々に後退してゆく。
次に、図３（ｄ）に示すように、このハードマスクＳｉ酸化膜（ハードマスク２１）を用いてＰＺＴ膜２３および下部ＳＲＯ電極膜２４／Ｉｒ電極膜２５を加工する。ＰＺＴ膜２３の加工には、Ｃｌ系もしくはＦ系ガスを使用する。この際、ハードマスク２１はさらに後退することになる。下部ＳＲＯ電極膜２４は、ＰＺＴ膜２３の電気特性を向上させるために１０ｎｍ程度の薄膜からなる。また、Ｉｒ電極膜２５はＣｌ系のエッチングガスにてＲＩＥ加工する。
できあがったキャパシタは、上部ＳＲＯ電極２２の上にハードマスクＳｉ酸化膜（残存ハードマスク２８）が残った状態となる。その後のプロセスにて、ウエット法やドライエッチングによりハードマスクを除去することも可能である。また、上部ＳＲＯ電極２２の端部はテーパのついていない形状となる。
上記の例では、ＳＲＯ電極兼ハードマスク、ＰＺＴ膜、Ｉｒ電極膜／下部ＳＲＯ電極膜構造について述べているが、他の材料、構造を用いた場合でも同様である。上部電極兼ハードマスクの材料については、すでに述べた材料系が使用可能である。強誘電体膜は、ＰＺＴ膜以外に、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やそのＮｂ添加物、ＢＬＴ（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２、様々な添加元素を加えたＰＺＴ、ＰＬＺＴなどの強誘電体複合酸化物を含む。下部電極は、Ｉｒ以外に、Ｐｔ、Ｒｕ、ＲｕＯ２、ＩｒＯ２あるいはそれらの積層構造、または混合物などを使用できる。膜厚についても、プラグが酸化されないプロセスであれば限定するものではない。
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
本発明の実施の形態に係る強誘電体キャパシタの構造を示す図。 本発明の実施の形態に係るキャパシタの加工プロセスフローを示す図。 従来例に係るキャパシタの加工プロセスフローを示す図。
符号の説明
１…Ｓｉ基板 ２…Ｐｔ膜 ３…ＳＲＯ膜 ４…ＰＺＴ膜 ５…ＳＲＯ膜 １０…ハードマスク １１…ハードマスク １２…上部ＳＲＯ電極 １３…ＰＺＴ膜 １４…下部ＳＲＯ電極膜 １５…Ｉｒ電極膜 １６…プラグ部 １７…絶縁膜 ２０…ハードマスク ２１…ハードマスク ２２…上部ＳＲＯ電極 ２３…ＰＺＴ膜 ２４…下部ＳＲＯ電極膜 ２５…Ｉｒ電極膜 ２６…プラグ部 ２７…絶縁膜 ２８…残存ハードマスク

Claims (10)

  1. 誘電体膜を用いたキャパシタを備える半導体装置であって、
    前記誘電体膜をエッチングする際に使用したマスク材料を前記キャパシタの電極として備えることを特徴とする半導体装置。
  2. 前記誘電体膜は強誘電体膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記強誘電体膜はＰＺＴであることを特徴とする請求項２に記載の半導体装置。
  4. 前記キャパシタの電極の材料として、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２あるいはそれらの積層構造、または混合物を使用することを特徴とする請求項１に記載の半導体装置。
  5. 誘電体膜を用いたキャパシタを備える半導体装置の製造方法であって、
    前記誘電体膜をエッチングする際のマスク材料として複合酸化物を使用することを特徴とする半導体装置の製造方法。
  6. 前記複合酸化物はＳｒＲｕＯ３を主成分とするものであることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記複合酸化物は導電性酸化物であり、前記マスク材料はエッチング後に前記キャパシタの電極あるいはその一部として使用することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記マスク材料として導電性酸化物とその他の導電性膜あるいは絶縁膜との積層構造を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
  9. 前記誘電体膜はＰＺＴを主成分とすることを特徴とする請求項５に記載の半導体装置の製造方法。
  10. 前記キャパシタの電極の材料として、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２あるいはそれらの積層構造、または混合物を使用することを特徴とする請求項５に記載の半導体装置の製造方法。
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