JP5668303B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理したり、保存したりすることが行われている。このため、電子機器等に使用される半導体装置の高集積化及び高性能化が要求されている。例えば、半導体装置の一例である半導体記憶装置においては、ＤＲＡＭ（Dynamic Random Access Memory）を高集積化することが行われている。ＤＲＡＭを高集積化するため、ＤＲＡＭに使用されるキャパシタの容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料が用いられている。また、より低電圧、且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、自発分極特性を有する強誘電体膜を容量絶縁膜に用いている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）と呼ばれる。

ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する性質を持つ。印加電圧の極性を反転させれば自発分極の極性も反転する。自発分極を検出することにより、情報を読み出すことが可能となる。ＦｅＲＡＭは、高速動作が可能で、低消費電力であり、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。

しかしながら、低電圧動作及び集積度の向上を図るために、キャパシタ面積を縮小するとともに、キャパシタ誘電体膜を薄膜化し、強誘電体キャパシタの分極反転電圧を低くする必要がある。但し、単にキャパシタ誘電体膜を薄膜化し、現状と同じ電圧をキャパシタに印加したのでは、キャパシタ誘電体膜にかかる電界が現状よりも大きくなり、キャパシタ誘電体膜におけるリーク電流が増大する。また、誘電体膜を薄膜化することより、反転電荷量が低くなり、耐疲労特性及びインプリント特性も悪化する。これらの問題は、現在の強誘電体キャパシタキャパシタ開発において共通する問題点である。

一方、強誘電体キャパシタは、メモリ素子として用いられるのみならず、小面積で大容量が実現できるという特徴を活用して多くの用途に用いられている。例えば、メモリ素子を駆動するロジック回路の電源配線の平滑用キャパシタに、強誘電体キャパシタが用いられている。

従来、用途の異なるキャパシタは、それぞれ別個の製造工程により製造されていた。これは、用途が異なるキャパシタには異なる特性が要求されるため、同一の工程により製造することは困難を伴うためである。例えば、強誘電体メモリのメモリ素子に用いられるキャパシタには、低電圧動作、大きな反転電荷量（Ｑsw）、優れたリテンション特性及び良好なインプリント特性が要求される。これらを満たすキャパシタ誘電体として、薄い強誘電体膜が使用されている。平滑用キャパシタには、高い絶縁破壊耐圧が優先されるため、キャパシタ誘電体として、高い絶縁耐圧を有するＳｉＯ_２膜、ＳｉＮ膜を用いる技術が知られている。同一半導体装置内に組み込まれた二種のキャパシタが、強誘電体キャパシタ及びＭＩＭ（金属−絶縁体−金属）キャパシタのように異なる誘電体を用いる場合、別々の製造工程で製作されている。

より簡単な製造工程で、メモリ素子及び平滑キャパシタを同一平面上に形成する方法で
は、強誘電体材料を使用する。強誘電体材料の誘電率は、一般的な絶縁材料より大きいので、より小さい面積で、メモリ素子及び平滑キャパシタを同一平面上に形成できる。現在までの強誘電体メモリ素子の製造工程においては、同一平面上に強誘電体メモリ素子及び平滑強誘電体キャパシタを同時に形成する。

しかしながら、低電圧動作及び集積度の向上を図るために、強誘電体膜を薄くする必要がある。強誘電体膜が薄くなると、キャパシタのリーク電流が上昇し、高絶縁耐圧の能力も低下する。強誘電体膜をある程度薄膜化すると、高絶縁耐圧用平滑キャパシタは、絶縁耐圧要求を満たさなくなる。この場合、ＳｉＯ_２膜、ＳｉＮ膜を用いてＭＩＭキャパシタを利用することは、選択項目の一つである。また、メモリ素子用の薄い強誘電体を有するキャパシタと高絶縁耐圧の厚い強誘電体を有するキャパシタとが共存する場合にも適用することができる。即ち、強誘電体キャパシタにおける強誘電体膜が異なる膜厚を有する場合、それぞれ異なる強誘電体膜を堆積することで容易に対処することができるからである。

しかし、上述の方法では、各強誘電体キャパシタの強誘電体膜の膜厚が異なる数だけ、キャパシタの製造工程を繰り返す必要があり、製造工程が増加することにより製造コストが上昇する。絶縁膜上に下部電極、強誘電体膜を順次積層し、レジストを用いて、強誘電体膜を部分的にエッチングする。そして、上部電極を形成することにより、厚い強誘電体膜を有するキャパシタ（平滑強誘電体キャパシタ用キャパシタ）及び薄い強誘電体膜を有するキャパシタ（メモリ素子用キャパシタ）を形成する方法がある。

特開昭５３−１１２６８６号公報 特開２００７−２８１３７３号公報

ＦｅＲＡＭ用強誘電体キャパシタの課題は、低電圧で動作するようにして、必要な反転電荷量が所定の信頼性試験後にも保証できるようにすることである。低電圧で動作するためには、強誘電体膜の薄膜化が必要である。強誘電体膜を薄膜化するに伴い、キャパシタの耐疲労特性、耐インプリント特性、リテンション特性を向上させる必要がある。

種々の電極、強誘電体膜の組成及び膜厚、強誘電体膜の結晶化方法に関して、キャパシタ特性への影響を調べた結果、強誘電体膜を薄くすると、キャパシタの耐疲労特性及び耐インプリント特性が悪くなる。キャパシタの耐インプリント特性とキャパシタのリーク電流との依存関係を、図３０に示す。図３０の縦軸は、キャパシタの電荷量の割合減少（Ｑ３−Ｒａｔｅ）を示しており、図３０の横軸は、キャパシタのリーク電流を示している。キャパシタのリーク電流が大きくなると、耐インプリント特性（Ｑ３−Ｒａｔｅ）が改善される。したがって、キャパシタを低電圧動作させるために、電極と強誘電体膜の界面を向上させることが重要となる。

そこで、従来では、以下に説明するような処理を実施していた。例えば、強誘電体膜上に、平滑用強誘電体キャパシタの形成領域を被覆し、メモリ用強誘電体キャパシタの形成領域を表出する開口を有するレジストマスクを形成する。そして、レジストマスクをマスクとする反応性イオンエッチングを用いて、開口底面に表出する強誘電体膜をエッチングして薄くする。その後、上部電極を形成する。このような方法で形成された平滑用強誘電体キャパシタは、次の問題がある。

（１）強誘電体膜の表面にレジストを形成すると、レジストの有機物が強誘電体膜の結晶性を破壊し、強誘電体膜の強誘電性が悪くなる。（２）強誘電体膜の表面にレジストを形成すると、レジストを塗った強誘電体膜と上部電極の界面に膨れや膜剥がれが発生する。これらの膨れや膜剥がれの欠陥は、キャパシタの形状不良やパターン飛び等の不良を発生させ、ひいては半導体装置の歩留まりを低下させる。

本件は、強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造することを目的とする。

本件の一観点による半導体装置の製造方法は、半導体基板上における第１の領域及び第２の領域に、第１のキャパシタ及び第２のキャパシタがそれぞれ形成された半導体装置の製造方法において、前記半導体基板上或いは前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上方に下部電極層を形成する工程と、前記下部電極層上に強誘電体膜を形成する工程と、前記強誘電体膜上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に、前記第１の領域を覆う第１のレジストを形成する工程と、前記第１のレジストをマスクとしてエッチングを行うことにより、前記第２の領域の前記第１の上部電極層を除去するとともに、前記第２の領域の前記強誘電体膜を削る工程と、前記第１の領域の前記第１の上部電極層上及び前記第１の領域以外の前記強誘電体膜上に、第２の上部電極層を形成する工程と、前記第２の上部電極層の上方であって前記第１の領域及び前記第２の領域に第２のレジストを形成する工程と、前記第２のレジストをマスクとして前記第１の上部電極層、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層をエッチングし、前記第１のキャパシタ及び前記第２のキャパシタを形成する工程と、を有する。

本件によれば、強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造することができる。

実施例１に係る半導体装置の断面図（その１）である。 実施例１に係る半導体装置の断面図（その２）である。 実施例１に係る半導体装置の断面図（その３）である。 実施例１に係る半導体装置の断面図（その４）である。 実施例１に係る半導体装置の断面図（その５）である。 実施例１に係る半導体装置の断面図（その６）である。 実施例１に係る半導体装置の断面図（その７）である。 実施例１に係る半導体装置の断面図（その８）である。 実施例１に係る半導体装置の断面図（その９）である。 実施例１に係る半導体装置の断面図（その１０）である。 実施例１に係る半導体装置の断面図（その１１）である。 実施例１に係る半導体装置の断面図（その１２）である。 セルアレイの試料についてのキャパシタのＱｔｖ特性を示す図である。 ディスクリートの試料についてのキャパシタのＩ−Ｖ特性を示す図である。 セルアレイの試料についてのキャパシタの疲労特性を示す図である。 各キャパシタのスイッチング電荷量（反転電荷量）の損失量を示す図である。 セルアレイの試料についてのキャパシタのＱ３特性を示す図である。 Ｑ３−Ｒａｔｅを示す図である。 実施例１の第１の変形例に係る半導体装置の断面図である。 実施例１の第２の変形例に係る半導体装置の断面図である。 実施例１の第３の変形例に係る半導体装置の断面図である。 実施例１の第４の変形例に係る半導体装置の断面図である。 実施例１の第５の変形例に係る半導体装置の断面図である。 実施例１の第６の変形例に係る半導体装置の断面図である。 実施例１の第７の変形例に係る半導体装置の断面図である。 実施例２に係る半導体装置の断面図である（その１）。 実施例２に係る半導体装置の断面図である（その２）。 実施例２に係る半導体装置の断面図である（その３）。 実施例２に係る半導体装置の断面図である（その４）。 実施例２に係る半導体装置の断面図である（その５）。 実施例２に係る半導体装置の断面図である（その６）。 実施例２に係る半導体装置の断面図である（その７）。 キャパシタの耐インプリント特性とキャパシタのリーク電流との依存関係を示す図である。

以下、図面を参照して発明を実施するための形態（以下、実施形態という）に係る半導体装置の製造方法について具体例を挙げて説明する。

本実施形態の第１の実施例について説明する。図１〜図１２は、実施例１に係る半導体装置の断面図である。実施例１に係る半導体装置は、プレーナ型のＦｅＲＡＭを有する半導体装置であって、以下のようにして製造される。

最初に、図１に示す断面構造を得るまでの工程について説明する。まず、ｎ型又はｐ型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれるが、これに代えてＳＴＩ(Shallow
Trench Isolation)を採用してもよい。

次いで、シリコン基板１の活性領域に、ｐ型不純物として、例えばボロンを導入してｐウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４として熱酸化膜を形成する。ゲート絶縁膜４の膜厚は、例えば、６〜７ｎｍである。

続いて、シリコン基板１の上側全面に、膜厚約５０ｎｍの非晶質シリコン膜と膜厚約１５０ｎｍのタングステンシリサイド膜を順に形成する。非晶質シリコン膜の膜厚は、例えば、約５０ｎｍである。タングステンシリサイド膜の膜厚は、例えば、約１５０ｎｍである。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５を形成する。ゲート電極５はワード線の一部となる。

更に、ゲート電極５をマスクとするイオン注入により、ゲート電極５の横のシリコン基板１にｎ型不純物として、例えば、リンを導入し、ソース／ドレインエクステンション６を形成する。

その後に、シリコン基板１の上側全面に絶縁膜を形成し、絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。絶縁膜として、例えばＣＶＤ(Chemical Vapor Deposition)法により形成された酸化シリコン膜を用いてもよい。

続いて、ゲート電極５及び絶縁性サイドウォール７をマスクとして、シリコン基板１に砒素等のｎ型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１にソース／ドレイン領域（不純物拡散領域）８を形成する。

更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、高融点金属膜を加熱してシリコンと反応させることにより、ゲート電極５の上面と、ソース／ドレイン領域８におけるシリコン基板１の上面と、にそれぞれコバルトシリサイド層等の高融点金属シリサイド層９を形成する。熱処理によって、ソース／ドレイン領域８が活性化されて、ソース／ドレイン領域８が低抵抗化される。

その後に、素子分離絶縁膜２上などで未反応となっている高融点金属膜をウエットエッチングによって除去する。

ここまでの工程により、シリコン基板１の活性領域に、ゲート絶縁膜４、ゲート電極５、及びソース／ドレイン領域８等を有するＭＯＳ（Metal Oxide Semiconductor）トラン
ジスタが形成される。

次に、シリコン基板１の上面に、プラズマＣＶＤ法によって、酸化防止絶縁膜（カバー膜）１０として酸窒化シリコン(ＳｉＯＮ)膜を形成する。酸化防止絶縁膜１０の膜厚は、例えば、約２００ｎｍである。

更に、シリコン基板１の上又はシリコン基板１の上方に、第１層間絶縁膜１１を形成する。実施例１では、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法に
より、酸化防止絶縁膜１０の上に、第１層間絶縁膜１１として酸化シリコン(ＳｉＯ_２)膜を形成する。第１層間絶縁膜１１の膜厚は、例えば、約１０００ｎｍである。

その後、ＣＭＰ(Chemical Mechanical Polishing、化学的機械研磨)法で、第１層間絶
縁膜１１を研磨して、第１層間絶縁膜１１の上面を平坦化する。ＣＭＰ法により、シリコン基板１の表面から第１層間絶縁膜１１の表面までの膜厚が所定値、例えば、約７８５ｎｍとなる。

次に、フォトリソグラフィ及びエッチングにより、酸化防止絶縁膜１０と第１層間絶縁膜１１とをパターニングして、ソース／ドレイン領域８の上にコンタクトホールを、例えば、０．２５μｍの径で形成する。

コンタクトホール内に、ソース／ドレイン領域８と電気的に接続されるタングステンプラグ１２を形成する。例えば、膜厚３０ｎｍのＴｉ膜と膜厚２０ｎｍのＴｉＮ膜を積層した密着膜（グルー膜）を介して、タングステン膜をＣＶＤ法により充填し、余分なタングステン膜をＣＭＰ法により除去することにより、タングステンプラグ１２を形成する。タングステンプラグ１２は、第１層間絶縁膜１１の平坦面上で約３００ｎｍの膜厚を有する。

次に、酸素雰囲気中での熱アニールによって、タングステンプラグ１２が酸化することを防ぐために、第２層間絶縁膜２０を形成する。第２層間絶縁膜２０は、例えば、ＳｉＯＮ膜を約１００ｎｍの膜厚で堆積し、更にＴＥＯＳ膜を約１３０ｎｍの膜厚で堆積することにより形成する。

次いで、窒素雰囲気中で基板温度を６５０℃とするアニールを第２層間絶縁膜２０に対して３０分間行うことにより第２層間絶縁膜２０の脱ガスを行う。

更に、第２層間絶縁膜２０の上に、スパッタ法により、下部電極密着膜２１としてアルミナ（Ａｌ_２Ｏ_３）膜を形成する。下部電極密着膜２１の膜厚は、例えば、約２０ｎｍである。その後、ＲＴＡ（Rapid Thermal Anneal、急速加熱処理）により６５０℃の酸素雰囲気中で下部電極密着膜２１を酸化する。下部電極密着膜２１は、下部電極膜（下部電極層）２２と第２層間絶縁膜２０の密着性を向上させるために形成される。

次に、下部電極密着膜２１の上に、スパッタ法により、下部電極膜２２としてプラチナ膜を形成する。下部電極膜２２の膜厚は、例えば、約７５〜１５０ｎｍである。プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（ＲｕＯ_２）膜、及びＳｒＲｕＯ_３膜のいずれかの単層膜、或いはこれらの積層膜を、下部電極膜２２として用いてもよい。なお、下部電極膜２２を形成する前に下部電極密着膜２１を形成しているので、下部電極膜２２と第２層間絶縁膜２０との密着力が高められる。

次に、シリコン基板１に対して、６５０℃の不活性ガス雰囲気中（例えば、Ａｒガス雰囲気中）でＲＴＡを行い、下部電極膜２２の結晶性を均一化させるとともに、下部電極膜２２、下部電極密着膜２１及び第２層間絶縁膜２０の密着性を向上させる。ここでは、ＲＴＡを行う例を示しているが、ＲＴＡを行わなくてもよい。

次に、ＰＺＴターゲットを用いるＲＦ(Radio Frequency)スパッタ法により、下部電極
膜２２の上に第１強誘電体膜２３としてＰＺＴ（Ｐｂ(Ｚｒ_Ｘ, Ｔｉ_１−Ｘ)Ｏ_３(０≦ｘ
≦１))膜を形成する。第１強誘電体膜２３の膜厚は、例えば、約５０〜１５０ｎｍである。成膜時のシリコン基板１の温度は、１００℃以下であることが好ましく、例えば、シリコン基板１の温度を５０℃にして成膜を行う。成膜温度が１００℃以上になると、ＰＺＴ膜における、ＰＺＴ（１０１）及び（１００）面配向が大きくなり、（１１１）面配向が弱くなるので、キャパシタの特性が悪くなる。一方、成膜温度が低すぎると、シリコン基板１の温度は非常に不安定となり、量産に不利である。

第１強誘電体膜２３はＰＺＴ膜に限定されず、ＰＺＴ膜にＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ、及びＷのいずれかを添加した材料を第１強誘電体膜２３として用いてもよい。更に、（Ｂｉ_１−ＸＲ_Ｘ）Ｔｉ_３Ｏ_１２（Ｒは希土類元素で０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、及びＳｒＢｉ_４Ｔｉ_４Ｏ_１５等のＢｉ層状化合物を、第１強誘電体膜２３として用いてもよい。また、第１強誘電体膜２３の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やＭＯＣＶＤ(Metal Organic CVD)法で第１強誘電体膜２３を形成す
るようにしてもよい。

強誘電体膜の結晶性は、強誘電体膜の結晶化方法に依存するが、下部電極膜２２の結晶性及び下部電極膜２２の表面に強く依存する。強誘電体膜の結晶は、下部電極膜２２の結晶粒子間から成長していく。したがって、下部電極膜２２の結晶の均一性は、強誘電体膜の結晶性を左右する。一方、下部電極膜２２と強誘電体膜の界面に強誘電体膜の組成がずれると、強誘電体膜の結晶性も悪くなる。ペロブスカイト構造を持つＳＲＯ、ＬＳＣＯ、ＬＮＯなどの化合物を下部電極膜２２の表面に成膜すると、強誘電体膜は、そのまま結晶成長する。

また、一般的な貴金属酸化膜を下部電極膜２２の上に成膜する場合、これらの貴金属酸化物が（１１１）面に配向しないので、強誘電体膜の結晶性も悪くなる。一般的に、スパッタやゾル・ゲル法で成膜する強誘電体膜においては、Ｐｔ下部電極を使用する。ＭＯＣＶＤ法で成膜する強誘電体膜においては、Ｉｒ下部電極を使用する。酸化物下部電極を使用する場合、該酸化物が貴金属を還元させることにより、強誘電体膜を成膜する。例えば、ＩｒＯ_Ｘ／Ｉｒ下部電極を用いて、ＭＯＣＶＤで強誘電体膜を形成する。実際には、強誘電体膜を形成する直前に、ＩｒＯ_ＸがＩｒを還元させ、ＰＺＴ膜はＩｒの結晶粒子上に
引きつけられて成長する。酸化物下部電極を使用する場合、キャパシタの強誘電体と電極界面の酸素欠損を低減させ、疲労特性を向上させる。

スパッタ法で形成された第１強誘電体膜２３は、成膜直後では結晶化しておらず非晶質の状態となっており、誘電体特性に乏しい。そこで、第１強誘電体膜２３を結晶化させるため、第１強誘電体膜２３に対して結晶化アニールを施す。結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が２．０％となるように調整された酸素及びアルゴンの雰囲気において、ＲＴＡにより行われ、基板温度を５８０〜６１０℃（例えば６００℃）、処理時間を９０秒とする。これにより、第１強誘電体膜２３は結晶化し、その膜中にＰＺＴ結晶粒が多数形成される。

なお、ＭＯＣＶＤ法により第１強誘電体膜２３を形成する場合は、第１強誘電体膜２３は成膜の時点で結晶化しているので、上記の結晶化アニールは不要であるが、ＰＺＴ膜表面の残留水分を飛ばすために、酸素の雰囲気中で熱処理を行ってもよい。

次に、第１強誘電体膜２３の上に、ＲＦスパッタ法により第２強誘電体膜２４として非晶質のＰＺＴ膜を、４０ｎｍ以下の膜厚で形成する。ここでは、第１強誘電体膜２３の上に第２強誘電体膜２４を形成する例を示しているが、第１強誘電体膜２３の上に第２強誘電体膜２４を形成しないようにしてもよい。第２強誘電体膜２４の成膜時におけるシリコン基板１の温度は、１００℃以下であることが好ましい。例えば、シリコン基板１の温度を５０℃にして、第２強誘電体膜２４の成膜を行ってもよい。

第２強誘電体膜２４はＰＺＴ膜に限定されず、ＰＺＴ膜にＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ、及びＷのいずれかを添加した材料を第２強誘電体膜２４として用いてもよい。更に、（Ｂｉ_１−ＸＲ_Ｘ）Ｔｉ_３Ｏ_１２（Ｒは希土類元素で０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、及びＳｒＢｉ_４Ｔｉ_４Ｏ_１５等のＢｉ層状化合物を、第２強誘電体膜２４として用いてもよい。この場合、第１強誘電体膜２３と第２強誘電体膜２４とを同じ材料とするのが好ましい。

次に、第２強誘電体膜２４の上に、スパッタ法により第１上部電極膜（第１上部電極層）３０として酸化イリジウム膜を形成する。第１上部電極膜３０の膜厚は、例えば、約２５〜５０ｎｍである。

第１上部電極膜３０の形成方法は、次の三種類がある。（１）低温成膜する場合（１００℃以下）は、第２強誘電体膜２４と第１上部電極膜３０とを連続成膜する。つまり、第２強誘電体膜２４を形成し、大気へ晒さないように、シリコン基板１を第１上部電極（ＩｒＯ_Ｘ）チャンバーへ搬送し、第１上部電極膜３０を形成する。

（２）低温成膜によって、第２強誘電体膜２４と第１上部電極膜３０とを連続成膜できない場合、シリコン基板１に対して熱処理を行い、大気へ晒さないようにして第１上部電極膜３０を形成する。例えば、圧力が約５．０×１０^−６Ｐａの減圧雰囲気において、基板温度を１００〜３５０℃、例えば１５０℃とし、６０秒間行われる。大気へ晒さないように第１上部電極チャンバーへ搬送し、第１上部電極膜３０を形成する。

（３）高温成膜する場合（１００℃以上）、第２強誘電体膜２４を形成し、第１上部電極膜３０を形成する。この場合、シリコン基板１を一度大気へ出しても、出さなくてもよい。

上記の三種類の第１上部電極膜３０の形成方法は、第２強誘電体膜２４と第１上部電極膜３０との界面を制御するため、キャパシタの電気特性へ大きな影響を与える。

次に、図２に示す断面構造を得るまでの工程について説明する。まず、例えば、スピンコート法により、第１上部電極膜３０の上にフォトレジスト膜を形成する。そして、フォトリソグラフィ及びエッチングにより、フォトレジスト膜をパターニングして、第１キャパシタが形成される領域を覆う第１レジスト３１を形成する。第１キャパシタは、例えば、平滑キャパシタ、高耐圧キャパシタ及び高耐圧平滑キャパシタである。実施例１では、第１キャパシタが形成される領域を、第１キャパシタ領域とも表記する。

第１レジスト３１をマスクにしてエッチングを行う。エッチング条件として、Ｃｌ_２及びＡｒの混合ガスの雰囲気中（例えば、Ｃｌの供給流量を１２sccm、Ａｒの供給流量を４８sccm、Source＝２０００Ｗ、Bias＝１５００Ｗ、０．７Ｐａの圧力、エッチング時間を６〜１０sec）でエッチングを行う。例えば、ＩｒＯ_Ｘ上部電極が５０ｎｍの場合、１０sec程度のエッチングを行ってもよい。

エッチングにより、第１キャパシタ領域以外の第１上部電極膜３０を除去するとともに、第１キャパシタ領域以外の第２強誘電体膜２４を削る。この場合、エッチングにより、第１キャパシタ領域以外の第２強誘電体膜２４を完全に除去してもよい。また、エッチングにより、第１キャパシタ領域以外の第２強誘電体膜２４を１０〜２０ｎｍ除去することにより、第１キャパシタ領域以外に第２強誘電体膜２４を残存させてもよい。第２強誘電体膜２４をさらにエッチングする場合は、上記の混合ガス比率を微調整し、エッチング時間を延長すればよい。本実施例では、第１キャパシタ領域以外の第２強誘電体膜２４を完全に除去している。

その後、第１キャパシタ領域の第１レジスト３１を除去する。図３は、第１キャパシタ領域の第１レジスト３１を除去した場合の半導体装置の断面図である。

次に、第１キャパシタ領域の第１上部電極膜３０の上及び第１キャパシタ領域以外の第１強誘電体膜２３の上に、スパッタ法により、第２上部電極膜（第２上部電極層）３３として酸化イリジウム膜を形成する。第２上部電極膜３３の膜厚は、例えば、約１５〜４０ｎｍである。第２上部電極膜３３の形成は、上述の第１上部電極膜３０の形成方法の（３）の方法により行うのが好ましい。高温で第２上部電極膜３３を形成する場合、シリコン基板１の表面の不純物を除去でき、第２上部電極膜３３と第１強誘電体膜２３との界面を改善できるためである。例えば、成膜条件として、基板温度を３００℃、Ａｒの供給流量を１４０sccm、Ｏ_２の供給流量を６０sccm、１ｋＷのパワー、５〜１０secにより、第２
上部電極膜３３を形成する。図４は、第２上部電極膜３３を形成した場合の半導体装置の断面図である
その後、酸素含有雰囲気中において、第１キャパシタ領域の第１強誘電体膜２３及び第２強誘電体膜２４や、第２キャパシタが形成される領域の第１強誘電体膜２３に対して、結晶化アニールを行う。第２キャパシタは、例えば、メモリ素子用キャパシタである。実施例１では、第２キャパシタが形成される領域を、第２キャパシタ領域とも表記する。

結晶化アニールを行うことにより、非晶質の第２強誘電体膜２４を結晶化させるとともに、第１強誘電体膜２３の結晶性を高めることができる。また、結晶化アニールを行うことにより、第１強誘電体膜２３と第２強誘電体膜２４との界面を改善することができる。アニールの条件は特に限定されないが、本実施形態では、基板温度を７２０℃、処理時間を１２０秒とする。更に、アニールが行われる酸素含有雰囲気として、酸素濃度が１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。

上述のように、第１キャパシタ領域に第１上部電極膜３０及び第２上部電極膜３３が形成された状態、及び、第２キャパシタ領域に第２上部電極膜３３が形成された状態で、第
２強誘電体膜２４を結晶化している。これにより、第１上部電極膜３０である酸化イリジウム及び第２上部電極膜３３である酸化イリジウムが、第２強誘電体膜２４の結晶粒界に入り込むことを抑止できる。また、酸化イリジウムによって第２強誘電体膜２４にリークパスが形成されるのを抑制することができる。更に、結晶化アニールを行うことにより、第１上部電極膜３０及び第２上部電極膜３３を介して、酸素が第２強誘電体膜２４に供給され、第２強誘電体膜２４の酸素欠損が補われるという利点も得られる。

このような利点を得るために、酸素が第１上部電極膜３０及び第２上部電極膜３３を透過し易いように、第１上部電極膜３０及び第２上部電極膜３３の膜厚を薄くすることが好ましい。例えば、第１上部電極膜３０及び第２上部電極膜３３の膜厚は、１０〜１００ｎｍであることが好ましい。

ただし、第１上部電極膜３０及び第２上部電極膜３３を、第２強誘電体膜２４上に薄く形成するだけでは、後のエッチング工程等におけるダメージ、第１上部電極膜３０だけでは吸収しきれず、第１強誘電体膜２３及び第２誘電体膜が劣化する恐れがある。そこで、次の工程において、第２上部電極膜３３の上に、スパッタ法により、第３上部電極膜（第３上部電極層）３４として酸化イリジウム膜を形成する。第３上部電極膜３４の膜厚は、例えば、約２００ｎｍである。第３上部電極膜３４は、第１強誘電体膜２３及び第２強誘電体膜２４を保護するための導電性保護膜として機能する。図５は、第３上部電極膜３４を形成した場合の半導体装置の断面図である。

そして、背面洗浄を行った後、第３上部電極膜３４の上に、スパッタ法により、第１保護膜３５としてＴｉＮ膜を形成する。第１保護膜３５の膜厚は、例えば、３４ｎｍである。第１保護膜３５は、還元性物質の透過を抑制する抑制膜として機能する。例えば、Ｔｉのターゲットを用いて、基板温度を２００℃にし、Ａｒの供給量を５０sccm、Ｎ_２の供給量を９０sccmとする混合ガス雰囲気中において、第１保護膜３５を成膜する。

第１保護膜３５は、第１上部電極膜３０のハードマスクとしても使用できる。第１保護膜３５は、ＴｉＮ膜に限られない。例えば、ＴａＮ、ＴｉＯＮ、ＴｉＯ_Ｘ、ＴａＯ_Ｘ、ＴａＯＮ、ＴｉＡｌＯ_Ｘ、ＴａＡｌＯ_Ｘ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、ＴｉＳｉＯ_Ｘ、ＴａＳｉＯ_Ｘ、ＡｌＯ_Ｘ、ＺｒＯ_Ｘなどから選択した材料を、第１保護膜３５として使用してもよい。

次に、例えば、スピンコート法により、第１保護膜３５の上にフォトレジスト膜を形成する。そして、フォトリソグラフィにより、フォトレジスト膜をパターニングする。この場合、第１キャパシタ領域に第２レジスト３６Ａが形成され、第２キャパシタ領域に第２レジスト３６Ｂが形成されるように、フォトレジスト膜をパターニングする。図６は、第１キャパシタ領域に第２レジスト３６Ａを形成し、第２キャパシタ領域に第２レジスト３６Ｂを形成した場合の半導体装置の断面図である。

そして、第２レジスト３６Ａ及び３６Ｂをマスクにして、第１上部電極膜３０、第２上部電極膜３３、第３上部電極膜３４及び第１保護膜３５に対して異方性エッチングを行い、第１上部電極膜３０、第２上部電極膜３３、第３上部電極膜３４及び第１保護膜３５をパターニングする。第１保護膜３５はハードマスクとして機能するので、エンドポイントを制御することにより、第１上部電極膜３０、第２上部電極膜３３、第３上部電極膜３４及び第１保護膜３５を綺麗にエッチングすることができる。

第１上部電極膜３０、第２上部電極膜３３、第３上部電極膜３４及び第１保護膜３５をエッチングすることにより、第１キャパシタ領域に上部電極３７を形成し、第２キャパシタ領域に上部電極３８を形成する。図７は、上部電極３７及び上部電極３８を形成した場
合の半導体装置の断面図である。図７に示すように、上部電極３７は、第１上部電極膜３０、第２上部電極膜３３及び第３上部電極膜３４を有し、上部電極３８は、第２上部電極膜３３及び第３上部電極膜３４を有しているため、上部電極３７と上部電極３８とでは高さが異なっている。

その後、第２レジスト３６Ａ及び３６Ｂを除去する。そして、第１保護膜３５をドライエッチングにより除去する。次に、酸素含有雰囲気中において、シリコン基板１に対して熱処理を行う。熱処理の温度は６００〜７００℃とする。第１実施例においては、６５０℃にて４０分間熱処理を行っている。この熱処理は、プロセス中において第１強誘電体膜２３及び第２強誘電体膜２４が受けたダメージを回復させるので、このような熱処理は回復アニールとも呼ばれる。

次に、例えば、スピンコート法により、シリコン基板１の上方にフォトレジスト膜を形成する。そして、フォトリソグラフィにより、フォトレジスト膜をパターニングする。この場合、第１キャパシタ領域に第３レジスト３９Ａが形成され、第２キャパシタ領域に第３レジスト３９Ｂが形成されるように、フォトレジスト膜をパターニングする。

次に、第３レジスト３９Ａ及び３９Ｂをマスクにして、第１強誘電体膜２３及び第２強誘電体膜２４に対して異方性エッチングを行い、第１強誘電体膜２３及び第２強誘電体膜２４をパターニングする。エンドポイントを制御することにより、第１キャパシタ領域の第１強誘電体膜２３及び第２強誘電体膜２４と、第２キャパシタ領域の第１強誘電体膜２３とを同時にエッチングすることが可能である。図８は、第１キャパシタ領域の第１強誘電体膜２３及び第２強誘電体膜２４と、第２キャパシタ領域の第１強誘電体膜２３とをエッチングした場合の半導体装置の断面図である。

その後、第３レジスト３９Ａ及び３９Ｂを除去する。そして、酸素雰囲気にて、例えば３００℃〜４００℃、３０分間〜１２０分間の熱処理を行う。次に、例えば、スパッタ法又はＣＶＤ法により、シリコン基板１の上方に第２保護膜４０として酸化アルミニウム膜を形成する。酸化アルミニウム膜の膜厚は、例えば、２０〜５０ｎｍである。次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。

そして、例えば、スピンコート法により、シリコン基板１の上方にフォトレジスト膜を形成する。次に、フォトリソグラフィにより、フォトレジスト膜をパターニングする。この場合、第１キャパシタ領域及び第２キャパシタ領域を覆う第４レジスト４１が形成されるように、フォトレジスト膜をパターニングする。続いて、第４レジスト４１をマスクにして、下部電極膜２２及び第２保護膜４０に対して異方性エッチングを行い、下部電極膜２２及び第２保護膜４０をパターニングする。下部電極膜２２及び第２保護膜４０をパターニングすることにより、第１キャパシタ領域及び第２キャパシタ領域に下部電極４２を形成する。図９は、第１キャパシタ領域及び第２キャパシタ領域に下部電極４２を形成した場合の半導体装置の断面図である。

シリコン基板１の上方には、下部電極４２、第１強誘電体膜２３、第２強誘電体膜２４及び上部電極３７を有する第１キャパシタが形成されている。また、シリコン基板１の上方には、下部電極４２、第１強誘電体膜２３及び上部電極３８を有する第２キャパシタが形成されている。第２保護膜４０は、第１強誘電体膜２３、第２強誘電体膜２４、上部電極３７及び上部電極３８を覆うように、下部電極４２上に残存している。

その後、第４レジスト４１を除去する。次に、酸素雰囲気にて、例えば３００℃〜４００℃、３０分間〜１２０分間の熱処理を行う。次いで、例えば、スパッタ法又はＣＶＤ法により、シリコン基板１の上方に第３保護膜４３として酸化アルミニウム膜を形成する。
第３保護膜４３の膜厚は、例えば、２０ｎｍである。図１０は、第３保護膜４３を形成した場合の半導体装置の断面図である。

そして、酸素雰囲気にて、例えば５００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。この結果、第１強誘電体膜２３及び第２強誘電体膜２４に酸素が供給され、第１キャパシタ及び第２キャパシタの電気的特性が回復する。

次に、例えば、プラズマＴＥＯＳＣＶＤ法により、第３保護膜４３の上に、第３層間絶縁膜４４としてシリコン酸化膜を形成する。第３層間絶縁膜４４の膜厚は、例えば、１４００ｎｍである。そして、例えばＣＭＰ法により、第３層間絶縁膜４４の表面を平坦化する。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜４４中の水分が除去されると共に、第３層間絶縁膜４４の膜質が変化し、第３層間絶縁膜４４中に水分が入りにくくなる。また、この熱処理により、第３層間絶縁膜４４の表面が窒化され、第３層間絶縁膜４４の表面にＳｉＯＮ膜が形成される。

そして、例えば、スパッタ法又はＣＶＤ法により、第３層間絶縁膜４４の上に、第４保護膜４５として酸化アルミニウム膜を形成する。第４保護膜４５の膜厚は、例えば、２０〜５０ｎｍである。次に、例えば、プラズマＴＥＯＳＣＶＤ法により、第４保護膜４５の上に、第４層間絶縁膜４６としてシリコン酸化膜を形成する。第４層間絶縁膜４６の膜厚は、例えば、３００ｎｍである。

次いで、フォトリソグラフィ及びエッチングにより、第２保護膜４０、第３保護膜４３、第３層間絶縁膜４４、第４保護膜４５及び第４層間絶縁膜４６に、上部電極３７まで達するコンタクトホール５０Ａを形成する。また、フォトリソグラフィ及びエッチングにより、第２保護膜４０、第３保護膜４３、第３層間絶縁膜４４、第４保護膜４５及び第４層間絶縁膜４６に、上部電極３８まで達するコンタクトホール５０Ｂを形成する。更に、フォトリソグラフィ及びエッチングにより、第２保護膜４０、第３保護膜４３、第３層間絶縁膜４４、第４保護膜４５及び第４層間絶縁膜４６に、下部電極４２まで達するコンタクトホール５０Ｃを形成する。

そして、酸素雰囲気にて、例えば４００℃〜６００℃、３０分間〜１２０分間の熱処理を行う。この結果、第１強誘電体膜２３及び第２強誘電体膜２４に酸素が供給され、第１キャパシタ及び第２キャパシタの電気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行ってもよい。オゾン雰囲気中にて熱処理が行われた場合にも、第１強誘電体膜２３及び第２強誘電体膜２４に酸素が供給されて、第１キャパシタ及び第２キャパシタの電気的特性が回復する。

次に、フォトリソグラフィ及びエッチングにより、第２保護膜４０、第３保護膜４３、第３層間絶縁膜４４、第４保護膜４５及び第４層間絶縁膜４６に、タングステンプラグ１２まで達するコンタクトホール５０Ｄを形成する。図１１は、コンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄを形成した場合の半導体装置の断面図である。

次いで、アニール処理を行うことにより、層間絶縁膜の脱ガスを行う。このアニール処理を行う工程においては、不活性ガス雰囲気中又は真空中で行うことが好ましい。そして、コンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄの内壁面に対する表面処理（ＲＦエッチング）を行う。

次に、例えば、スパッタ法により、コンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄ内に、導電性バリア膜としてＴｉＮ膜を形成する。ＴｉＮ膜の膜厚は、例えば、５０〜１５０ｎｍである。例えば、カバレッジの良好なＥＮＤＵＲＡのＳＩＰチャンバーで、Ｔｉターゲットを用いて、Ａｒ（供給量５０sccm）とＮ_２（供給量９０sccm）の混合雰囲気中において、２００℃でＴｉＮ膜を成膜する。導電性バリア膜はＴｉＮ膜に限定されない。ＴｉＮ、ＴａＮ、ＣｒＮ、ＨｆＮ、ＺｒＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＣｒＡｌＮ、ＨｆＡｌＮ、ＺｒＡｌＮ、ＴｉＯＮ、ＴａＯＮ、ＣｒＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＣｒＡｌＯＮ、ＨｆＡｒＯＮ、ＺｒＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、Ｉｒ、Ｒｕ、ＩｒＯ_Ｘ、ＲｕＯ_Ｘ、Ｔｉ／ＴｉＮ、Ｔｉ／ＴａＮ、Ｔａ／ＴｉＮ、Ｔａ／ＴａＮからなる群から選択された少なくとも１種の膜を、導電性バリア膜として用いてもよい。

次いで、例えば、ＣＶＤ法により、コンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄ内に、タングステン膜を形成する。タングステン膜の膜厚は、例えば、３００ｎｍである。タングステン膜に代えて、銅膜をコンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄ内に形成してもよい。或いは、コンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄ内に、グルー膜を形成し、グルー膜の上にタングステンやポリシリコンを部分的に埋め込んで、さらに銅膜を積層するようにしてもよい。

そして、例えば、ＣＭＰ法により、第４層間絶縁膜４６の表面が露出するまで、タングステン膜及び導電性バリア膜を研磨する。この結果、コンタクトホール５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄ内に、タングステンを含む導体プラグ５１Ａ、５１Ｂ、５１Ｃ及び５１Ｄが夫々埋め込まれる。次に、例えば、アルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５１Ａ、５１Ｂ、５１Ｃ及び５１Ｄの表面に存在する自然酸化膜等が除去される。

次いで、例えば、スパッタ法により、第４層間絶縁膜４６の上に、例えば、膜厚５０ｎｍのＴｉＮ膜と、例えば、膜厚５５０ｎｍのＡｌＣｕ合金膜と、例えば、膜厚５ｎｍのＴｉ膜と、例えば、膜厚５０ｎｍのＴｉＮ膜とを順次積層する。この結果、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜を有する導体膜が、第４層間絶縁膜４６の上に形成される。

そして、フォトリソグラフィ及びドライエッチングにより、導体膜をパターニングする。この結果、第１層目の金属配線層５２が形成される。即ち、導体プラグ５１Ａを介して上部電極３７に電気的に接続された配線、及び、導体プラグ５１Ｂを介して上部電極３８に電気的に接続された配線が形成される。また、導体プラグ５１Ｃを介して下部電極４２に電気的に接続された配線、及び、導体プラグ５１Ｄを介してタングステンプラグ１２に電気的に接続された配線が形成される。図１２は、導電プラグ５１Ａ、５１Ｂ、５１Ｃ、５１Ｄ及び金属配線層５２を形成した場合の半導体装置の断面図である。

その後、第１層目の金属配線層５２の形成とほぼ同様の成膜方法や、パターニング方法によって３層配線や５層配線を行うと、本実施例に係る半導体装置の基本構造が完成する。つまり、第１キャパシタ及び第２キャパシタを有する半導体装置が製造される。

上述の方法によって形成された強誘電体キャパシタについて、プロセスアウト後に、強誘電体キャパシタの特性を測定した。計５種類の強誘電体キャパシタの特性を測定した結果を図１３から図１５に示す。５種類の強誘電体キャパシタは、第１強誘電体膜２３の膜厚を９０ｎｍとし、第２強誘電体膜２４の膜厚をそれぞれ０ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、３０ｍｍとしている。図１３から図１５における９０ｎｍは、第１強誘電体膜２３の膜厚が９０ｎｍであり、第２強誘電体膜２４の膜厚が０ｎｍであること（第２強誘
電体膜２４が形成されていない状態）を示している。図１３から図１５における９０＋１０ｎｍは、第１強誘電体膜２３の膜厚が９０ｎｍであり、第２強誘電体膜２４の膜厚が１０ｎｍであることを示している。図１３から図１５における９０＋１５ｎｍは、第１強誘電体膜２３の膜厚が９０ｎｍであり、第２強誘電体膜２４の膜厚が１５ｎｍであることを示している。図１３から図１５における９０＋２０ｎｍは、第１強誘電体膜２３の膜厚が９０ｎｍであり、第２強誘電体膜２４の膜厚が２０ｎｍであることを示している。図１３から図１５における９０＋３０ｎｍは、第１強誘電体膜２３の膜厚が９０ｎｍであり、第２強誘電体膜２４の膜厚が３０ｎｍであることを示している。

５層配線完成後のモニターチェックを行った。この実験では、ディスクリート（Discrete）及びセルアレイの２種類の試料を作製し、セルアレイのスイッチング電荷量（反転電荷量）Ｑｓｗと印可電圧との関係（Ｉ−Ｖ特性）、ディスクリートのリーク電流と印可電圧との関係（Ｉ−Ｖ特性）、セルアレイの疲労特性、インプリント測定を行った。ディスクリートの試料では、ディスクリートの強誘電体キャパシタは、メモリセルではなく、ＲＦ回路や平滑回路等の論理回路に用いられることが多い。ディスクリートの試料では、強誘電体キャパシタの平面形状を５０μｍ×５０μｍの正方形とした。セルアレイの試料では、平面形状が１．００μｍ×１．４４μｍの長方形の強誘電体キャパシタを１７３６個配列した。

図１３Ａは、セルアレイの試料についてのキャパシタのＱｔｖ特性を示す図である。図１３Ａの横軸は、印加電圧を示しており、図１３Ａの縦軸は、スイッチング電荷量（反転電荷量）を示している。図１３Ａに示すように、９０＋１５ｎｍの条件（第２強誘電体膜２４の膜厚が１５ｎｍの場合）では、Ｑｔｖの立ち上がりが一番速くなり、飽和Ｑｓｗも一番大きい。また、図１３Ａに示すように、９０＋２０ｎｍ、９０＋１０ｎｍ、９０＋３０ｎｍ、９０＋０ｎｍの条件の順に、Ｑｔｖの立ち上がりが遅くなる。この結果より、低電圧動作するためのメモリ素子として使用する場合、９０＋１５ｎｍの条件、すなわち第２強誘電体膜２４の膜厚を１５ｎｍとするのが好ましいといえる。

図１３Ｂは、ディスクリートの試料についてのキャパシタのＩ−Ｖ特性を示す図である。図１３Ｂの横軸は、印加電圧を示しており、図１３Ｂの縦軸は、キャパシタのリーク電流を示している。第２強誘電体膜２４の膜厚は、キャパシタのリーク電流に大きな影響を与える。図１３Ｂに示すように、第２強誘電体膜２４を厚くすると、キャパシタのリーク電流を低減することができる。第２強誘電体膜２４が厚くなっていくにつれて、キャパシタのリーク電流が下がる。したがって、ＲＦ回路や平滑回路に高耐圧平滑用キャパシタを使用する場合、第２強誘電体膜２４の膜厚を厚くすることが好ましい。しかしながら、第２強誘電体膜２４の膜厚が厚すぎると、上記の第２上部電極膜３３を形成した後の熱処理において、第２強誘電体膜２４の結晶性が悪くなる恐れがあるので、第２強誘電体膜２４の膜厚は４０ｎｍ以下であることが好ましい。

図１４Ａは、セルアレイの試料についてのキャパシタの疲労特性を示す図である。疲労特性は、分極反転を繰り返すと残留分極が次第に小さくなる現象である。図１２Ａの横軸は、ストレスサイクルを示しており、図１２Ａの縦軸は、スイッチング電荷量を示している。ストレスサイクルは、ストレス電圧の印加回数である。強誘電体メモリの書き換え回数は疲労現象により制限されるので、キャパシタの耐疲労特性を向上させることが好ましい。測定条件は下記の通りである。測定温度を９０℃、ストレス電圧を５．２５Ｖ、周波数を２ＭＨｚ、測定電圧を１．８Ｖ、ストレスサイクルは１Ｅ１０回まで行った。

図１４Ｂは、５．２５Ｖのストレス電圧で、１Ｅ１０回のストレスサイクルを行った後の各キャパシタのスイッチング電荷量（反転電荷量）の損失量を示す図である。図１４Ａ及び図１４Ｂに示す結果によれば、第２強誘電体膜２４の膜厚が厚くなると、キャパシタ
の耐疲労特性も悪くなる。第２強誘電体膜２４の膜厚が０ｎｍである場合（第２強誘電体膜２４が形成されていない状態の場合）と、第２強誘電体膜２４の膜厚が１５ｎｍである場合とでは、耐疲労特性は同一レベルである。第２強誘電体膜２４の膜厚が１０ｎｍである場合、セルアレイキャパシタの耐疲労特性が最も良い。

次に、セルアレイキャパシタの耐インプリント特性を評価した。インプリントはメモリセルに書き込んだデータが固定化して反転しにくくなる現象をいう。キャパシタが一方向に分極した状態で長時間放置されると、その状態が安定となり分極反転しにくくなる。この状態で分極反転しても、大きく減極して元の分極状態に近づいてしまう。インプリントの進行とともにヒステリシスループは電圧シフトする。シフトの方向は分極方向と逆向き、すなわち正の電圧によって分極した後放置した場合は負の電圧方向にシフトする。

インプリントは温度により加速し、測定は通常１５０℃程度に保持して行う。温度が高すぎて残留分極が小さくなった場合には、インプリントは残留分極の向きに依存するので、かえってインプリントは起きにくくなる。また、ＤＣバイアス又は単極の連続パルスを印加することによってもインプリントは進行する。電圧シフトの方向は熱による場合と同じく、印加電圧と逆方向となる。電圧を印加せず温度により加速する場合をスタティック（サーマル）インプリントと呼び、電圧を印加する場合をダイナミックインプリントと呼ぶ。インプリントした方向の残留分極のリテンション特性はその状態が安定となるため一時的に向上する。しかし電圧シフトが大きくなると残留分極そのものが小さくなり結局データ保持能力は低下する。

インプリントによる減極のメモリ動作に対する影響を評価する方法として、Ｑ１２３テストの測定手順と結果とを示して、その影響について説明する。Ｑ１２３テストでは、２Ｔ２Ｃ方式のメモリ動作を模して測定を行う。２Ｔ２Ｃ方式における１個のメモリセルを用いて測定を行う。データはCap-A及びCap-Bの分極の向きが反対となるように書込まれる。Cap-A及びCap-Bは、隣接する二つのキャパシタ（Capacitor-A, Capacitor-B）である。Ｑ１２３テストでは、２個の分極方向の異なるキャパシタを用いて分極反転の有無による信号差を測定する。

Cap-A及びCap-Bにそれぞれ＋１．８Ｖ、−１．８Ｖで書込んだ後（“０”書込)、加速
のため１５０℃で保持する。保持中はキャパシタに電圧を印加しない(オープンの状態)。１６８、３３６、５０４、１００８時間の高温保持の後、それぞれに＋１．８Ｖのパルスを印加して読出しを行う（“０”読出)。このときのCap-A及びCap-Bの分極変化量の差を
Ｑ２とする。Cap-Aは元々残留分極が反転しない向きであるが、高温保持中に減極した分
の分極変化が読出時に現れる。逆にCap-Bの分極反転量は減極により減少する。Ｑ２はベ
ーク中に残留分極が減極せずにどれだけ残り、データ読出しに利用できるか、すなわちリテンション特性を表す(Qss−same state とも表す)。

Ｑ２の測定に続いてベーク前とは逆向きのデータを書き込み（“１”書込)、すなわちCap-Aに−１．８Ｖ、Cap-Bに＋１．８Ｖのパルスを印加して３０秒間放置する。インプリ
ントが進行した状態ではこの間に分極が元の状態に戻ろうとして大きな減極が起こる。３０秒放置後に再び＋１．８Ｖのパルスを印加して読出しを行い(“１”読出)、Cap-A及びCap-Bの分極変化量の差をＱ３とする。Ｑ３はインプリント後に反転させた分極が減極後にどれだけ残り、データ読出しに利用できるかを表す(Qos: opposite stateとも表す)。ベ
ーク時間とともにインプリントは進行し、Ｑ３は減少する。このＱ３は、キャパシタのインプリント特性を示す。さらに、Ｑ３と高温保持時間との傾きをＱ３−Ｒａｔｅという。Ｑ３−Ｒａｔｅが低い場合、キャパシタの耐インプリント特性がよい。

図１５Ａは、セルアレイの試料についてのキャパシタのＱ３特性を示す図である。図１
５Ｂは、Ｑ３−Ｒａｔｅを示す図である。図１５Ａ及び図１５Ｂに示す結果によれば、第２強誘電体膜２４の膜厚さが厚くなると、Ｑ３の劣化が速くなり、Ｑ３−Ｒａｔｅも大きくなる。第２強誘電体膜２４の膜厚が０ｎｍの場合（第２強誘電体膜２４が形成されていない状態の場合）は、Ｑ３−Ｒａｔｅが最も低い。この結果より、メモリ素子用キャパシタの耐インプリント特性を向上させるため、第２強誘電体膜２４を薄くすることが好ましい。

上記の実験結果より、キャパシタのＱｔｖ、Ｉ−Ｖ特性、耐疲労特性及び耐インプリント特性は、トレードオフになっている。メモリ素子用キャパシタとして使用する場合は、キャパシタのリーク電流の影響が少ないので、Ｑｔｖの立ち上がりが速く、飽和Ｑｓｗが高い、疲労損失が低い、Ｑ３−Ｒａｔｅが低いことが好ましい。したがって、メモリ素子用キャパシタの第２強誘電体膜２４の膜厚は、０〜２０ｎｍであることが好ましい。

図１３から図１５に示す結果を総合すると、メモリ素子用キャパシタの第２強誘電体膜２４の膜厚は、１０〜１５ｎｍであることがより好ましい。一方、ＲＦ回路や平滑回路の高耐圧平滑用キャパシタは、キャパシタのリーク電流が低く（高耐圧性能向上）、容量が安定していることが好ましいので、第２強誘電体膜２４の膜厚は２０ｎｍ以上であることが好ましい。上述のように、第２強誘電体膜２４の膜厚は、４０ｎｍ以下であることが好ましいので、高耐圧平滑用キャパシタの第２強誘電体膜２４の膜厚は、２０〜４０ｎｍであることが好ましく、３０ｎｍであることがより好ましい。

＜変形例＞
実施例１の変形例について説明する。以下に説明する第１の変形例から第７の変形例は、可能な限り組み合わせてもよい。

図１６は、実施例１の第１の変形例に係る半導体装置の断面図である。第１の変形例では、第１キャパシタは第２強誘電体膜２４を備えていない。すなわち、第１の変形例では、第１キャパシタの第１強誘電体膜２３の上に第２強誘電体膜２４が形成されていない。第１の変形例における半導体装置の製造工程では、第１強誘電体膜２３を形成した後に、熱処理により第１強誘電体２３を結晶化させて、第１上部電極膜３０を形成し、第１キャパシタ領域にレジストを形成し、レジストをマスクにしてエッチングを行い、第２キャパシタの第１上部電極膜３０を完全にエッチングし、第１強誘電体膜２３の膜厚を薄くしている。

そのため、第１キャパシタの第１強誘電体膜２３の膜厚と、第２キャパシタの第２強誘電体膜２３の膜厚とが異なっている。エッチング時間を制御することにより、第２キャパシタの第１強誘電体膜２３の膜厚を調整することが可能である。第１の変形例においては、第１強誘電体膜２３の膜厚を厚くして成膜し、第２キャパシタの第１強誘電体膜２３の膜厚をエッチングによって薄くすることにより、第２強誘電体膜２４の形成を省略している。なお、第１の変形例では、第１上部電極膜３０及び第２上部電極膜３３とは、成膜条件が異なっている。

図１７は、実施例１の第２の変形例に係る半導体装置の断面図である。第２の変形例では、第１キャパシタは第２強誘電体膜２４を備えていない。すなわち、第２の変形例では、第１キャパシタの第１強誘電体膜２３の上に第２強誘電体膜２４が形成されていない。第１キャパシタの第１強誘電体膜２３の膜厚と、第２キャパシタの第２強誘電体膜２３の膜厚とが異なっている点については、第１の変形例と同様である。

また、第２の変形では、第１キャパシタは第２上部電極膜３３を備えていない。すなわち、第２の変形例では、第１キャパシタの第１上部電極膜３０の上に第２上部電極膜３３
が形成されていない。第２の変形例では、第１上部電極膜３０の成膜条件と同一の成膜条件によって第２上部電極膜３３を形成する。そのため、第１キャパシタの第１強誘電体膜２３の上に、膜厚が厚い第１上部電極膜３０が形成される。すなわち、第２の変形例では、第１上部電極膜３０と第２上部電極膜３３とが一つの電極膜となって、第１キャパシタの第１強誘電体膜２３の上に形成される。なお、第１上部電極膜３０の成膜条件と異なる成膜条件によって第２上部電極膜３３を形成し、第１キャパシタ領域の第１上部電極膜３０の上に形成された第２上部電極膜３３を除去してもよい。

図１８は、実施例１の第３の変形例に係る半導体装置の断面図である。第３の変形例では、第１強誘電体膜２３の上に第２強誘電体膜２４が形成されていない。第１キャパシタの第１強誘電体膜２３の膜厚と、第２キャパシタの第２強誘電体膜２３とが異なっている点については、第１の変形例と同様である。第３の変形例では、第１キャパシタの第１上部電極膜３０の上に第２上部電極膜３３及び第３上部電極膜３４が形成されていない。第３の変形例では、第２キャパシタの第２上部電極膜３３の上に第３上部電極膜３４が形成されていない。第３の変形例では、第１キャパシタの第１上部電極膜３０の上の第２上部電極膜３３についてはエッチングにより除去している。第３の変形例では、第３上部電極膜３４を形成する工程を行っていない。第３の変形例では、第１上部電極膜３０の膜厚を厚くして第１上部電極膜３０が形成され、第２上部電極膜３３の膜厚を厚くして第２上部電極膜３３が形成されている。第２保護膜４０の膜厚を厚くして第２保護膜４０を形成するようにしてもよい。

図１９は、実施例１の第４の変形例に係る半導体装置の断面図である。第４の変形例は、第１キャパシタ及び第２キャパシタを、スタック構造として形成した例である。第４の変形例では、第２キャパシタの第１強誘電体膜２３の上に第２強誘電体膜２４が形成されている。すなわち、第４の変形例では、第２キャパシタの第１強誘電体膜２３の上に形成された第２強誘電体膜２４をエッチングにより完全に除去せずに、第２キャパシタの第１強誘電体膜２３の上に第２強誘電体膜２４を残存させている。例えば、第２キャパシタの第１強誘電体膜２３の上に、２０ｎｍの膜厚の第２強誘電体膜２４を形成してもよい。また、第４の変形例では、第１キャパシタと第２キャパシタとで、下部電極４２が共通となっていない。すなわち、第４の変形例では、第１キャパシタの下部電極４２と、第２キャパシタの下部電極４２とが、それぞれ独立となっている。第４の変形例によれば、第２キャパシタの反転電荷量を向上させることができる。

図２０は、実施例１の第５の変形例に係る半導体装置の断面図である。第５の変形では、第１キャパシタは第２上部電極膜３３を備えていない。すなわち、第５の変形例では、第１キャパシタの第１上部電極膜３０の上に第２上部電極膜３３が形成されていない。第５の変形例では、第１上部電極膜３０の成膜条件と同一の成膜条件によって第２上部電極膜３３を形成する。そのため、第１キャパシタの第２強誘電体膜２４の上に、膜厚が厚い第１上部電極膜３０が形成される。すなわち、第５の変形例では、第１上部電極膜３０と第２上部電極膜３３とが一つの電極膜となって、第１キャパシタの第２強誘電体膜２４の上に形成される。なお、第１上部電極膜３０の成膜条件と異なる成膜条件によって第２上部電極膜３３を形成し、第１キャパシタ領域の第１上部電極膜３０の上に形成された第２上部電極膜３３を除去してもよい。

図２１は、実施例１の第６の変形例に係る半導体装置の断面図である。第６の変形例では、第１キャパシタの第１上部電極膜３０の上に第２上部電極膜３３及び第３上部電極膜３４が形成されていない。第６の変形例では、第２キャパシタの第２上部電極膜３３の上に第３上部電極膜３４が形成されていない。第６の変形例では、第１上部電極膜３０の膜厚を厚くして第１上部電極膜３０が形成され、第２上部電極膜３３の膜厚を厚くして第２上部電極膜３３が形成されている。第２保護膜４０の膜厚を厚くして第２保護膜４０を形
成するようにしてもよい。

図２２は、実施例１の第７の変形例に係る半導体装置の断面図である。第７の変形例は、第１キャパシタ及び第２キャパシタを、スタック構造として形成した例である。第７の変形例では、第１キャパシタと第２キャパシタとで、下部電極４２が共通となっていない。すなわち、第７の変形例では、第１キャパシタの下部電極４２と、第２キャパシタの下部電極４２とが、それぞれ独立となっている。

上部電極３７及び３８にＰｔを使用する場合、キャパシタのリーク電流は低くなるが、Ｑｔｖの立ち上がりが遅く、耐疲労特性が悪くなる。上部電極３７及び３８にＰｔＯを使用する場合、キャパシタのリーク電流は低くなり、耐疲労特性を向上させる。さらに、上部電極３７及び３８にＩｒＯｘを使用する場合、ＩｒＯｘの成膜条件により、キャパシタの電気特性が大きく変わる。低温でＩｒＯｘを成膜する場合、成膜時の酸素流量を調整することにより、キャパシタのリーク電流を低くすることが可能となる（Ｐｔ上部電極にリーク電流が届かない）。また、低温でＩｒＯｘを成膜する場合、成膜時の酸素流量を調整することにより、Ｑｔｖの立ち上がりが速くなり、耐疲労特性及びインプリント特性を更に向上させる。また、高温でＩｒＯｘを形成する場合、キャパシタのリーク電流が高くなるが、Ｑｔｖの立ち上がりが速くなり、飽和Ｑｓｗ、耐疲労特性及び耐インプリント特性を大幅に改善できる。

ＲＦ回路や平滑容量に使用される高耐圧平滑キャパシタについては、キャパシタのリーク電流が低いことが好ましい。キャパシタのリーク電流を低くする場合、上部電極３７及び３８としてＰｔ、ＰｔＯｘ及びＩｒＯｘのいずれかを使用することが好ましい。上部電極３７及び３８としてＰｔやＰｔＯｘを使用する場合、Ｐｔと強誘電体膜との相互拡散が少ないので、キャパシタのリーク電流が低い。一方、上部電極３７及び３８としてＩｒＯｘを使用する場合、ＩｒＯｘを低温で形成することが好ましい。メモリ素子用キャパシタについては、低電圧動作、耐疲労特性及びインプリント特性を向上させるため、上部電極３７及び３８として高温で形成されたＩｒＯｘを使用することが好ましい。

第１キャパシタは、平滑キャパシタ（高耐圧キャパシタ）として使用する素子を有し、第２キャパシタは、定電圧動作、耐疲労特性、耐インプリント特性及び信頼性を持つメモリ素子を有する。実施例１及びその変形例によれば、第１上部電極膜３０及び第２強誘電体膜２４のエッチング工程を追加することにより、特性が異なる第１キャパシタ及び第２キャパシタを有する半導体装置を製造することができる。したがって、大幅な工程変更を行わずに、特性が異なる第１キャパシタ及び第２キャパシタを有する半導体装置を製造することにより、半導体装置の製造コストを低減することができる。

実施例１及びその変形例によれば、第１キャパシタ領域の第１強誘電体膜２３及び第２強誘電体膜２４の上にレジストを形成しない状態で、第２キャパシタ領域の第１強誘電体膜２４を除去している。また、実施例１及びその変形例によれば、第１キャパシタ領域の第１強誘電体膜２３及び第２強誘電体膜２４の上にレジストを形成しない状態で、第２キャパシタ領域の第２強誘電体膜２４を削り、第２キャパシタ領域の第２強誘電体膜２４の膜厚を薄くしている。したがって、実施例１及びその変形例によれば、第１キャパシタの第１強誘電体膜２４の表面がレジストに曝されない状態で、第２キャパシタの強誘電体膜を薄くすることができる。実施例１及びその変形例によれば、第１キャパシタの第１強誘電体膜２４の表面をレジストに曝すことなく、強誘電体膜の膜厚が異なる第１キャパシタ及び第２キャパシタを有する半導体装置を製造することができる。実施例１及びその変形例によれば、第１キャパシタの第１強誘電体膜２４の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造することができる。

本実施形態の第２の実施例について説明する。実施例２に係る半導体装置は、スタック構造型のＦｅＲＡＭを有する半導体装置である。実施例２に係る半導体装置は、以下のようにして製造される。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付す。

図２３に示す断面構造を得るまでの工程について説明する。図２３は、実施例２に係る半導体装置の断面図である。まず、ｎ型又はｐ型のシリコン（半導体）基板１の表面に、トランジスタの活性領域を画定するＳＴＩ(Shallow Trench Isolation)用の溝を形成する。次に、ＳＴＩ用の溝の中に酸化シリコン等の絶縁膜を埋め込み、シリコン基板１に素子分離絶縁膜２を形成する。なお、素子分離構造はＳＴＩに限られず、ＬＯＣＯＳ(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。

次いで、シリコン基板１の活性領域に、ｐ型不純物として、例えば、ボロンを導入してｐウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４として熱酸化膜を形成する。

続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成する。そして、フォトリソグラフィ及びエッチングにより、シリコン膜をパターニングして、シリコン基板１上に２つのゲート電極５を形成する。シリコン基板１のｐウェル３上には、２つのゲート電極５が間隔をおいて平行に配置され、２つのゲート電極５はワード線の一部となる。

次に、ゲート電極５をマスクにしてイオン注入を行うにより、ゲート電極５の横のシリコン基板１にｎ型不純物として、例えば、リンを導入し、ソース／ドレインエクステンション６を形成する。

次いで、シリコン基板１の上側全面に絶縁膜を形成し、絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。絶縁膜として、例えばＣＶＤ法により形成された酸化シリコン膜を用いてもよい。

続いて、ゲート電極５及び絶縁性サイドウォール７をマスクにして、シリコン基板１に砒素等のｎ型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１にソース／ドレイン領域（不純物拡散領域）８を形成する。

更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、高融点金属膜を加熱してシリコンと反応させることにより、ゲート電極５の上面と、ソース／ドレイン領域８におけるシリコン基板１上と、にそれぞれコバルトシリサイド層等の高融点金属シリサイド層９を形成する。熱処理によって、ソース／ドレイン領域８が活性化されて、ソース／ドレイン領域８が低抵抗化される。

その後に、素子分離膜上などで未反応となっている高融点金属膜をウェットエッチングによって除去する。ここまでの工程により、シリコン基板１の活性領域に、ゲート絶縁膜４、ゲート電極５、及びソース／ドレイン領域８等を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成される。

次に、シリコン基板１の上側全面に、プラズマＣＶＤ法によって、酸化防止絶縁膜（カバー膜）１０として酸窒化シリコン(ＳｉＯＮ)膜を形成する。酸化防止絶縁膜１０の膜厚は、例えば、約２００ｎｍである。

次いで、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、酸
化防止絶縁膜１０の上に、第１層間絶縁膜１１として酸化シリコン(ＳｉＯ_２)膜を形成する。第１層間絶縁膜１１の膜厚は、例えば、約１０００ｎｍである。

続いて、ＣＭＰ(Chemical Mechanical Polishing、化学的機械研磨)法で、第１層間絶
縁膜１１を研磨して、第１層間絶縁膜１１の上面を平坦化する。ＣＭＰ法により、シリコン基板１の表面から第１層間絶縁膜１１の表面までの膜厚が所定値、例えば、約７００ｎｍとなる。

そして、フォトリソグラフィ及びエッチングにより、酸化防止絶縁膜１０と第１層間絶縁膜１１とをパターニングして、ソース／ドレイン領域８の上にコンタクトホールを、例えば、０．２５μｍの径で形成する。

次に、コンタクトホール内に、ソース／ドレイン領域８と電気的に接続されるタングステンプラグ１２を形成する。例えば、膜厚３０ｎｍのＴｉ膜と膜厚２０ｎｍのＴｉＮ膜を積層した密着膜（グルー膜）を介して、タングステン膜をＣＶＤ法により充填し、余分なタングステン膜をＣＭＰ法により除去することにより、タングステンプラグ１２を形成する。

次いで、プラズマＣＶＤ法により、第１層間絶縁膜１１の上に、第１酸化防止膜６０として酸窒化シリコン(ＳｉＯＮ)膜を形成する。第１酸化防止膜６０の膜厚は、例えば、１３０ｎｍである。酸窒化シリコン膜に代えて、第１酸化防止膜６０としてＳｉＮ膜やＡｌＯ膜を形成してもよい。続いて、ＴＥＯＳを原料としたプラズマＣＶＤ法により、第１酸化防止膜６０の上に、第２層間絶縁膜６１としてシリコン酸化膜を形成する。第２層間絶縁膜６１の膜厚は、例えば、３００ｎｍである。

そして、フォトリソグラフィ及びエッチングにより、第１酸化防止膜６０及び第２層間絶縁膜６１を貫通したコンタクトホールを、例えば、０．２５μｍの径で形成する。次に、コンタクトホール内に、タングステンプラグ１２と電気的に接続されるタングステンプラグ６２を形成する。例えば、膜厚３０ｎｍのＴｉ膜と膜厚２０ｎｍのＴｉＮ膜を積層した密着膜（グルー膜）を介して、タングステン膜をＣＶＤ法により充填し、余分なタングステン膜をＣＭＰ法により除去することにより、タングステンプラグ６２を形成する。

タングステンプラグ６２を形成するために行うＣＭＰでは、研磨対象である密着膜（グルー膜）及びタングステン膜に対する研磨速度が、下地の第２層間絶縁膜６１よりも速くなるようなスラリを使用する。例えば、Cabot Microelectronics Corporation製のSSW2000を使用してもよい。第２層間絶縁膜６１の上に研磨残を残さないために、ＣＭＰの研磨
量は、各膜の合計の膜厚よりも厚く設定される。すなわち、タングステンプラグ６２を形成するために行うＣＭＰは、オーバー研磨となる。その結果、タングステンプラグ６２の上面の高さが、第２層間絶縁膜６１よりも低くなる。そのため、タングステンプラグ６２の周囲の第２層間絶縁膜６１にリセスが形成される。第２層間絶縁膜６１に形成されたリセスの深さは、例えば、２０〜５０ｎｍであり、典型的には約５０ｎｍ程度である。

次に、第２層間絶縁膜６１の表面をアンモニア（ＮＨ_３）プラズマで処理し、第２層間絶縁膜６１の表面の酸素原子にＮＨ基を結合させる。第２層間絶縁膜６１の上にＴｉ原子が更に堆積しても、堆積したＴｉ原子は酸素原子に捕獲されないため、第２層間絶縁膜６１の表面を自在に移動できる。その結果、第２層間絶縁膜６１の上には、（００２）配向に自己組織化されたＴｉ膜が形成される。アンモニアプラズマ処理は、例えば、対向電極を有する平行平板型のプラズマ処理装置を使用する。対向電極は、シリコン基板１に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に設置される。処理条件は、例えば、２６６
Ｐａ（２Ｔｏｒｒ）の圧力下、基板温度を４００℃に保持した処理容器中にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３.５６ＭＨｚの高周波を１００
Ｗのパワーで、対向電極に３５０ＭＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより行われる。

次いで、例えば、シリコン基板１とターゲットとの間の距離を６０ｍｍに設定したスパッタ装置において、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを３５秒間供給する。これにより、強いＴｉ（００２）配向のＴｉ膜が、約１００ｎｍの膜厚に形成される。

次に、ＲＴＡ法により窒素の雰囲気中で、基板温度６５０℃で、６０ｓｅｃの熱処理を行うことにより、（１１１）配向の下地導電膜６３が第２層間絶縁膜６１の上に形成される。下地導電膜６３は、例えば、窒化チタン膜（ＴｉＮ膜）である。下地導電膜６３の膜厚は１００〜３００ｎｍが好ましい。本実施例においては、下地導電膜６３の膜厚を約１００ｎｍにしている。

また、下地導電膜６３は窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜６３として形成してもよい。但し、結晶性を向上するために、アンモニアプラズマ処理を行うことによって形成される窒化チタン膜を、下地導電膜６３とすることが好ましい。

タングステンプラグ６２の周囲に形成されているリセスの影響によって、下地導電膜６３の上面には凹部が形成される。しかし、下地導電膜６３の上面に凹部が形成されていると、後の工程により、下地導電膜６３の上方に形成される強誘電体膜の結晶性が劣化する恐れがある。そこで、本実施例では、ＣＭＰ法により下地導電膜６３の上面を研磨して平坦化し、下地導電膜６３の上面における凹部を除去する。このＣＭＰで使用されるスラリは特に限定されないが、例えば、Cabot Microelectronics Corporation製のSSW2000を使
用してもよい。

ＣＭＰ後の下地導電膜６３の膜厚は、研磨誤差に起因して、シリコン基板１の面内や、複数のシリコン基板１の間でばらつく。そのばらつきを考慮して、本実施例では、研磨時間を制御することにより、ＣＭＰ後の下地導電膜６３の膜厚の目標値を５０〜１００ｎｍ、より好ましくは５０ｎｍとする。

下地導電膜６３に対してＣＭＰを行った後では、下地導電膜６３の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、結晶に歪が発生している下地導電膜６３の上方にキャパシタの下部電極を形成すると、下地導電膜６３の結晶の歪みが下部電極に伝わり、下部電極の結晶性が劣化し、ひいては下部電極の上の強誘電体膜の強誘電体特性が劣化する場合がある。このような不都合を回避するために、下地導電膜６３の上面をＮＨ_３プラズマに曝すことで、下地導電膜６３の結晶の歪みが、下部電極に伝わらないようにする。

次に、ＮＨ_３プラズマ処理によって結晶の歪みが解消された下地導電膜６３の上に、スパッタ法により、結晶性導電密着膜としてチタン膜を形成する。結晶性導電密着膜の膜厚は、例えば、約２０ｎｍである。次いで、ＲＴＡ法により、窒素の雰囲気中で、基板温度６５０℃で、６０ｓｅｃの熱処理を行うことにより、（１１１）配向の下地導電密着膜６４が下地導電膜６３の上に形成される。下地導電密着膜６４は、例えば、窒化チタン膜（ＴｉＮ膜）である。下地導電密着膜６４は、下地導電密着膜６４の配向の作用によって、下地導電密着膜６４の上に形成される膜の配向を高める機能を有するとともに、下地導電密着膜６４は、密着膜としての機能も有する。下地導電密着膜６４は、窒化チタン膜に限
定されない。例えば、下地導電密着膜６４は、薄い膜厚(２０ｎｍの膜厚が好ましい)の貴金属膜（Ｉｒ膜、Ｐｔ膜等）であってもよい。

続いて、下地導電密着膜６４の上に、酸素バリア膜６５としてＴｉＡｌＮ膜を形成する。酸素バリア膜６５は、ＴｉおよびＡｌの合金化したターゲットを使った反応性スパッタにより形成される。酸素バリア膜６５の膜厚は、例えば、１００ｎｍである。酸素バリア膜６５の形成条件を、例えば、Ａｒ４０sccm及び窒素１０sccmの混合雰囲気において、２５３．３Ｐａの圧力下、４００℃の基板温度、１．０ｋＷのスパッタパワーに設定する。

そして、酸素バリア膜６５の上に、下部電極膜（下部電極層）６６としてＩｒ膜を形成する。Ｉｒ膜の膜厚は、例えば、１００ｎｍである。下部電極膜６６の形成条件を、例えば、Ａｒ雰囲気において、０．１１Ｐａの圧力下、５００℃の基板温度、０．５ｋＷのスパッタパワーに設定する。なお、Iｒ膜に代えて、Ｐｔなどの白金族の金属、あるいはＰ
ｔＯ、ＩｒＯｘ、ＳｒＲｕＯ_３などの導電性酸化物を、下部電極膜６６として用いてもよい。また、Ｐｔなどの白金族の金属と、ＰｔＯ、ＩｒＯｘ、ＳｒＲｕＯ_３などの導電性酸化物との積層膜を、下部電極膜６６として用いてもよい。

次に、ＭＯＣＶＤ法により、下部電極膜６６の上に第１強誘電体膜６７としてＰＺＴ膜を形成する。より具体的には、Ｐｂ（ＤＰＭ）_２、Ｚｒ（ｄｍｈｄ）_４及びＴｉ（Ｏ−ｉＯｒ）_２（ＤＰＭ）_２をＴＨＦ溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ、Ｚｒ及びＴｉの各液体原料を形成する。さらに、Ｐｂ、Ｚｒ及びＴｉの各液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分の流量で供給する。Ｐｂ、Ｚｒ及びＴｉの各液体原料を気化がすることにより、Ｐｂ、Ｚｒ及びＴｉの原料ガスが形成される。

次いで、ＭＯＣＶＤ装置中に、６６５Ｐａ（５Ｔｏｒｒ）の圧力下、６２０℃の基板温度で、Ｐｂ、Ｚｒ及びＴｉの原料ガスを、ＭＯＣＶＤ装置に６２０秒間供給する。これにより、下部電極膜６６の上に、所望のＰＺＴ膜が、例えば、１００ｎｍの膜厚に形成される。

続いて、例えばスパッタ法により、第１強誘電体膜６７の上に、アモルファス状態の第２強誘電体膜６８を形成する。第２強誘電体膜６８は、例えば、ＰＺＴ膜である。第２強誘電体膜６８の膜厚は、例えば、１ｎｍ〜４０ｎｍである。第２強誘電体膜６８をＭＯＣＶＤで成膜する場合、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）_２（Ｐｂ（Ｃ_１１Ｈ_１９Ｏ_２）_２）をＴＨＦ（Tetra Hydro Furan ：Ｃ_４Ｈ_８Ｏ）液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）_４（Ｚｒ（（Ｃ_９Ｈ_１５Ｏ_２）_４）をＴＨＦ液に溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）_２（ＤＰＭ）_２（Ｔｉ（Ｃ_３Ｈ_７Ｏ）_２（Ｃ_１１Ｈ_１９Ｏ_２）_２）をＴＨＦ液に溶かした材料が用いられる。

そして、第２強誘電体膜６８の上に第１上部電極膜（第１上部電極層）６９を形成する。第１上部電極膜６９の形成に当たっては、まず、第２強誘電体膜６８の上に、膜厚２５〜５０ｎｍの酸化イリジウム膜（ＩｒＯ_Ｘ膜）をスパッタ法により形成する。例えば、成膜温度を２０℃とし、成膜ガスとしてＡｒ及びＯ_２を用い、Ａｒの流量を１００sccm、Ｏ_２の流量を５０〜５６sccmとし、スパッタパワーを２ｋＷ程度とする。

次に、例えば、スピンコート法により、第１上部電極膜６９の上にフォトレジスト膜を形成する。そして、フォトリソグラフィ及びエッチングにより、フォトレジスト膜をパターニングして、第１キャパシタが形成される領域を覆う第１レジスト７０を形成する。第
１キャパシタは、例えば、例えば、平滑キャパシタ、高耐圧キャパシタ及び高耐圧平滑キャパシタである。実施例２では、第１キャパシタが形成される領域を、第１キャパシタ領域とも表記する。

次いで、第１レジスト７０をマスクにして、エッチングを行うことにより、第１キャパシタ領域以外の第１上部電極膜６９を除去するとともに、第１キャパシタ領域以外の第２強誘電体膜６８を削る。この場合、エッチングにより、第１キャパシタ領域以外の第２強誘電体膜６８を完全に除去してもよい。また、第１キャパシタ領域以外の第２強誘電体膜６８を１０〜２０ｎｍ程度残すようにしてもよい。本実施例では、第１キャパシタ領域以外の第２強誘電体膜６８を完全に除去している。図２４は、第１キャパシタ領域以外の第１上部電極膜６９及び第２強誘電体膜６８を除去した場合の半導体装置の断面図である。

続いて、第１キャパシタ領域の第１レジスト７０を除去する。そして、スパッタ法により、シリコン基板１の上方に、具体的には第１上部電極膜６９及び第１強誘電体膜６７の上に、第２上部電極膜（第２上部電極層）７１として酸化イリジウム膜（ＩｒＯ_Ｘ膜）を形成する。第２上部電極膜７１の膜厚は、例えば、１５〜５０ｎｍである。例えば、成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ_２を用い、Ａｒの流量を１４０sccm、Ｏ_２の流量を６０sccmとし、スパッタパワーを１ｋＷ程度とする。

次に、ＲＴＡ法により、窒素の雰囲気中において、基板温度７２５℃で、Ｏ_２の流量を２０sccm、Ａｒの流量を２０００sccmとし、６０ｓｅｃの熱処理を行う。この熱処理により、第２強誘電体膜６８を完全に結晶化させるとともに、第１上部電極膜６９及び第２上部電極膜７１のプラズマダメージが回復し、第１強誘電体膜６７中の酸素欠損が補償される。

次いで、スパッタ法により、第２上部電極膜７１の上に第３上部電極膜（第３上部電極層）７２として酸化イリジウム膜（ＩｒＯ_Ｙ膜）を形成する。第３上部電極膜７２の膜厚は、例えば、１００ｎｍ〜３００ｎｍである。例えば、Ａｒ雰囲気中、０．８Ｐａの圧力下、１．０ｋＷのスパッタパワーで７９秒間、第３上部電極膜７２を堆積すると、第３上部電極膜７２の膜厚は２００ｎｍになる。この際、工程劣化を抑えるために、酸化イリジウム膜をＩｒＯ_２の化学量論組成に近い組成にすると、水素に対して触媒作用を生じなくなる。そのため、第２強誘電体膜６８が水素ラジカルにより還元される問題が抑制され、キャパシタの水素耐性が向上する。なお、第３上部電極膜７２の材料として、ＩｒＯ_２の代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ_３などの導電性酸化物やこれらの積層構造を用いてもよい。

続いて、配線へのコンタクト抵抗を安定化するために、スパッタ法により、第３上部電極膜７２の上に、水素バリア膜７３としてＩｒ膜を形成する。水素バリア膜７３の膜厚は、例えば、１００ｎｍである。水素バリア膜７３の形成は、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで行われる。なお、Ｉｒ膜に代えて、水素バリア膜７３として、Ｐｔ膜やＳｒＲｕＯ_３膜を用いてもよい。図２５は、第３上部電極膜７２の上に水素バリア膜７３を形成した場合の半導体装置の断面図である。

そして、背面洗浄を行った後、下地導電膜６３から水素バリア膜７３までの各膜をパターニングするために用いるハードマスクを、水素バリア膜７３の上に形成する。具体的には、まず、スパッタ法により、水素バリア膜７３の上に、第１マスク材料層として窒化チタン膜（ＴｉＮ膜）を形成する。窒化チタン膜に代えて、第１マスク材料層としてＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＴａＮ膜及びこれらの積層膜を用いてもよい。次に、ＴＥＯＳガスを使用するＣＶＤ法により、第１マスク材料層の上に、第２マスク材料層として酸化シリコン膜を形成する。次いで、第２マスク材料層を島状にパターニングし、第２マスク材
料層をマスクにして、第１マスク材料層をエッチングすることにより、第１マスク材料層及び第２マスク材料層を有するハードマスクが、水素バリア膜７３の上に形成される。

続いて、ハードマスクで覆われていない部分における下部電極膜６６から水素バリア膜７３までの各膜をドライエッチングすることにより、第１キャパシタ及び第２キャパシタを形成する。実施例２では、第２キャパシタが形成される領域を、第２キャパシタ領域とも表記する。第２キャパシタは、例えば、メモリ素子用キャパシタである。ドライエッチングは、例えば、ＨＢｒ、Ｏ_２、Ａｒ及びＣ_４Ｈ_８の混合ガスをエッチングガスとするプラズマエッチングである。

そして、ドライエッチング又はウェットエッチングにより、第２マスク材料層を除去する。次に、ドライエッチングにより、第１キャパシタ及び第２キャパシタで覆われていない部分における下地導電膜６３、下地導電密着膜６４、酸素バリア膜６５を除去する。また、ドライエッチングにより、第１マスク材料層を除去する。エッチングは、例えば、ダウンフロー型プラズマエッチングにより行われる。エッチング条件として、チャンバー内に流量比で５％のＣＨ_４ガスと９５％のＯ_２ガスとの混合ガスをエッチングガスとして供給し、チャンバーの上部電極に周波数２．４５ＧＨｚで、１４００Ｗのパワーの高周波電力を供給して、基板温度を２００℃とする。

なお、例えば、スピンコート法により、水素バリア膜７３の上にフォトレジスト膜を形成してもよい。そして、フォトリソグラフィ及びエッチングにより、フォトレジスト膜をパターニングして、第１キャパシタが形成される領域を覆うレジスト及び第２キャパシタが形成される領域を覆うレジストを形成してもよい。更に、第１キャパシタが形成される領域を覆うレジスト及び第２キャパシタが形成される領域を覆うレジストをマスクとして、下地導電膜６３から水素バリア膜７３までの各膜をエッチングしてもよい。

図２６は、第１キャパシタ及び第２キャパシタを形成した場合の半導体装置の断面図である。第１キャパシタは、下部電極膜６６、強誘電体膜７５及び上部電極７６を備える。強誘電体膜７５は、第１強誘電体膜６７及び第２強誘電体膜６８を有する。上部電極７６は、第１上部電極膜６９、第２上部電極膜７１及び第３上部電極膜７２を有する。第２キャパシタは、下部電極膜６６、第２強誘電体膜６８及び上部電極７７を備える。上部電極７７は、第２上部電極膜７１及び第３上部電極膜７２を有する。

次いで、第１キャパシタ及び第２キャパシタを覆うように、第１保護膜８０としてＡｌ_２Ｏ_３膜を、スパッタ法により形成する。第１保護膜８０の膜厚は、例えば、２０ｎｍである。また、Ａｌ_２Ｏ_３膜に代えて、第１保護膜８０としてＡｌＯ膜をＭＯＣＶＤ法により形成してもよい。ＡｌＯ膜の膜厚は、例えば、２〜５ｎｍである。

第１強誘電体膜６７及び第２強誘電体膜６８のダメージを回復させる目的で、酸素含有雰囲気中で第１強誘電体膜６７及び第２強誘電体膜６８に対して回復アニールを施す。この回復アニールの条件は特に限定されないが、例えば、炉内において基板温度を５５０℃〜７００℃にして、回復アニールが行われる。第１強誘電体膜６７及び第２強誘電体膜６８がＰＺＴ膜である場合、６００℃の酸素雰囲気中で、６０ｓｅｃの回復アニールを行うことが好ましい。

続いて、第１保護膜８０を覆うように、第２保護膜８１としてＡｌ_２Ｏ_３膜を、ＣＶＤ法により形成する。第２保護膜８１の膜厚は、例えば、約３８ｎｍである。第１保護膜８０及び第２保護膜８１が有する酸化アルミニウム膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れており、還元性物質によってキャパシタの強誘電体膜が還元されてその強誘電体特性が劣化するのを防止する役割を担う。

なお、第１保護膜８０及び第２保護膜８１の膜剥がれを防止するために、第１保護膜８０及び第２保護膜８１の形成前に、酸素を含む炉内でアニールを行ってもよい。アニールは、例えば、基板温度３５０℃、処理時間１時間の条件で行われる。アルミニウム酸化膜に代えて、第１保護膜８０及び第２保護膜８１として、チタン酸化膜、タンタル酸化膜、ジルコニウム酸化膜、アルミニウム窒化膜、タンタル窒化膜及びアルミニウム酸窒化膜のいずれかを用いてもよい。

次に、例えば、プラズマＴＥＯＳＣＶＤ法により、第２保護膜８１の上に、第３層間絶縁膜８２としてシリコン酸化膜を形成する。第３層間絶縁膜８２の膜厚は、例えば、１５００ｎｍである。第３層間絶縁膜８２としてシリコン酸化膜を形成する場合、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、第３層間絶縁膜８２として、例えば、絶縁性を有する無機膜等を形成してもよい。次いで、例えば、ＣＭＰ法により、第３層間絶縁膜８２の表面を平坦化する。

続いて、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜８２中の水分が除去されると共に、第３層間絶縁膜８２の膜質が変化し、第３層間絶縁膜８２中に水分が入りにくくなる。また、この熱処理により、第３層間絶縁膜８２の表面が窒化され、第３層間絶縁膜８２の表面にＳｉＯＮ膜が形成される。

そして、例えば、スパッタ法又はＣＶＤ法により、第３層間絶縁膜８２の上に、バリア膜８３として酸化アルミニウム膜を形成する。バリア膜８３の膜厚は、例えば、２０〜１００ｎｍである。平坦化された第３層間絶縁膜８２の上にバリア膜８３が形成されるため、バリア膜８３は平坦となる。

次に、例えば、プラズマＴＥＯＳＣＶＤ法により、バリア膜８３の上に、第４層間絶縁膜８４としてシリコン酸化膜を形成する。第４層間絶縁膜８４の膜厚は、例えば、８００〜１０００ｎｍである。シリコン酸化膜に代えて、第４層間絶縁膜８４として、ＳｉＯＮ膜又はシリコン窒化膜等を形成してもよい。次いで、例えば、ＣＭＰ法により、第４層間絶縁膜８４の表面を平坦化する。図２７は、バリア膜８３の上に第４層間絶縁膜８４を形成した場合の半導体装置の断面図である。

次いで、フォトリソグラフィ及びエッチングにより、水素バリア膜７３、第１保護膜８０、第２保護膜８１、第３層間絶縁膜８２、バリア膜８３及び第４層間絶縁膜８４に、上部電極７６まで達するコンタクトホール８５Ａを形成する。また、フォトリソグラフィ及びエッチングにより、水素バリア膜７３、第１保護膜８０、第２保護膜８１、第３層間絶縁膜８２、バリア膜８３及び第４層間絶縁膜８４に、上部電極７７まで達するコンタクトホール８５Ｂを形成する。更に、フォトリソグラフィ及びエッチングにより、第１酸化防止膜６０、第２層間絶縁膜６１、第１保護膜８０、第２保護膜８１、第３層間絶縁膜８２、バリア膜８３及び第４層間絶縁膜８４に、タングステンプラグ１２まで達するコンタクトホール８５Ｃを形成する。図２８は、コンタクトホール８５Ａ、８５Ｂ及び８５Ｃを形成した場合の半導体装置の断面図である。

コンタクトホール８５Ａ及び８５Ｂを形成する際、水素バリア膜７３を露出させた後、４５０℃の酸素雰囲気中において熱処理を行い、コンタクトホール８５Ａ及び８５Ｂの形成に伴って生じた第１強誘電体膜６７及び第２強誘電体膜６８の酸素欠損を回復させる。

続いて、アニール処理を行うことにより、層間絶縁膜の水分を飛ばす。このアニール処理を行う工程においては、不活性ガス雰囲気中又は真空中で行うことが好ましい。そして
、コンタクトホール８５Ａ、８５Ｂ及び８５Ｃの内壁面に対する表面処理（ＲＦエッチング）を行う。

そして、例えば、スパッタ法により、コンタクトホール８５Ａ、８５Ｂ及び８５Ｃ内に、導電性バリア膜としてＴｉＮ膜を形成する。ＴｉＮ膜の膜厚は、例えば、５０〜１５０ｎｍである。例えば、カバレッジの良好なＥＮＤＵＲＡのＳＩＰチャンバーで、Ｔｉターゲットを用いて、Ａｒ（供給量５０Sccm）とＮ_２（供給量９０Sccm）の混合雰囲気中において、２００℃でＴｉＮ膜を成膜する。導電性バリア膜はＴｉＮ膜に限定されない。ＴｉＮ、ＴａＮ、ＣｒＮ、ＨｆＮ、ＺｒＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＣｒＡｌＮ、ＨｆＡｌＮ、ＺｒＡｌＮ、ＴｉＯＮ、ＴａＯＮ、ＣｒＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＣｒＡｌＯＮ、ＨｆＡｒＯＮ、ＺｒＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、Ｉｒ、Ｒｕ、ＩｒＯ_Ｘ、ＲｕＯ_Ｘ、Ｔｉ／ＴｉＮ、Ｔｉ／ＴａＮ、Ｔａ／ＴｉＮ、Ｔａ／ＴａＮからなる群から選択された少なくとも１種の膜を、導電性バリア膜として用いてもよい。

次に、例えば、ＣＶＤ法により、コンタクトホール８５Ａ、８５Ｂ及び８５Ｃ内に、タングステン膜を形成する。タングステン膜の膜厚は、例えば、３００ｎｍである。タングステン膜に代えて、銅膜をコンタクトホール８５Ａ、８５Ｂ及び８５Ｃ内に形成してもよい。或いは、コンタクトホール８５Ａ、８５Ｂ及び８５Ｃ内に、グルー膜を形成し、グルー膜の上にタングステンやポリシリコンを部分的に埋め込んで、さらに銅膜を積層するようにしてもよい。

そして、例えば、ＣＭＰ法により、第４層間絶縁膜８４の表面が露出するまで、タングステン膜及び導電性バリア膜を研磨する。この結果、コンタクトホール８５Ａ、８５Ｂ及び８５Ｃ内に、タングステンを含む導体プラグ９０Ａ、９０Ｂ及び９０Ｃが夫々埋め込まれる。次に、例えば、アルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ９０Ａ、９０Ｂ及び９０Ｃの表面に存在する自然酸化膜等が除去される。

次いで、例えば、スパッタ法により、第４層間絶縁膜８４の上側全面に、例えば、膜厚５０ｎｍのＴｉＮ膜と、例えば、膜厚５５０ｎｍのＡｌＣｕ合金膜と、例えば、膜厚５ｎｍのＴｉ膜と、例えば、膜厚５０ｎｍのＴｉＮ膜とを順次積層する。この結果、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜を有する導体膜が、第４層間絶縁膜８４の上に形成される。

そして、フォトリソグラフィ及びドライエッチングにより、導体膜をパターニングする。この結果、第１層目の金属配線層９１が形成される。即ち、導体プラグ９０Ａ及び９０Ｂを介して上部電極７６及び７７に電気的に接続された金属配線層９１、及び、導体プラグ９０Ｃを介してタングステンプラグ１２に電気的に接続された金属配線層９１が形成される。図２９は、導体プラグ９０Ａ、９０Ｂ及び９０Ｃ及び金属配線層９１を形成した場合の半導体装置の断面図である。

その後、第１層目の金属配線層の形成とほぼ同様の成膜方法や、パターニング方法によって３層配線や５層配線を行うと、本実施形態に係る半導体装置の基本構造が完成する。つまり、第１キャパシタ及び第２キャパシタを有する半導体装置が製造される。

図２９に示すように、スタック構造の上に、第１キャパシタ及び第２キャパシタが形成されている。第１キャパシタは、平滑キャパシタ（高耐圧キャパシタ）として使用する素子を有し、第２キャパシタは、定電圧動作、耐疲労特性、耐インプリント特性及び信頼性を持つメモリ素子を有する。第２実施例によれば、第１上部電極膜６９及び第２強誘電体膜６８のエッチング工程を追加することにより、それぞれ特性が異なる第１キャパシタ及
び第２キャパシタを有する半導体装置を製造することができる。したがって、大幅な工程変更を行わずに、それぞれ特性が異なる第１キャパシタ及び第２キャパシタを有する半導体装置を製造することにより、半導体装置の製造コストを低減することができる。

実施例２によれば、第１キャパシタ領域の第１強誘電体膜６７及び第２強誘電体膜６８の上にレジストを形成しない状態で、第２キャパシタ領域の第２強誘電体膜６８を除去している。また、実施例２によれば、第１キャパシタ領域の第１強誘電体膜６７及び第２強誘電体膜６８の上にレジストを形成しない状態で、第２キャパシタ領域の第２強誘電体膜６８を削り、第２キャパシタ領域の第２強誘電体膜６８の膜厚を薄くしている。したがって、実施例２によれば、第１キャパシタの強誘電体膜７５の表面がレジストに曝されない状態で、第２キャパシタの強誘電体膜を薄くすることができる。実施例２によれば、第１キャパシタの強誘電体膜７５の表面をレジストに曝すことなく、強誘電体膜の膜厚が異なる第１キャパシタ及び第２キャパシタを有する半導体装置を製造することができる。実施例２によれば、第１キャパシタの強誘電体膜７５の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造することができる。

第１強誘電体膜６７及び第２強誘電体膜６８の形成方法として、スパッタ法及びＭＯＣＶＤ法の他に、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、第１強誘電体膜６７及び第２強誘電体膜６８として、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造を有する膜を形成してもよい。結晶構造がＢｉ層状構造又はペロブスカイト構造を有する膜として、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及びＳｉ等の一種類又は複数種類を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ_３で表される膜が挙げられる。

第１上部電極膜６９を形成する際、例えば、Ｐｔ又はＩｒを含むターゲットを用いたスパッタリングを、Ｐｔ又はＩｒの酸化が生じる条件下で行ってもよい。第３上部電極膜７２として酸化イリジウム膜を形成する場合、成膜温度を２０℃乃至４００℃、例えば、３００℃とすることが好ましい。また、スパッタガスに含まれる酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を、１０％乃至６０％にすることが好ましい。酸化イリジウム膜の膜厚を１０ｎｍ乃至７５ｎｍにするのが好ましい。

第１上部電極膜６９を形成した後の熱処理温度は、６５０℃乃至７５０℃、例えば、７００℃とすることが好ましく、熱処理雰囲気は酸素含有量を１％乃至５０％とすることが好ましい。

第１上部電極膜６９及び第２上部電極膜７１は、ＩｒＯ_Ｘ膜に限定されるものではない。第１上部電極膜６９及び第２上部電極膜７１として、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の一種類又は複数種類の貴金属元素を含有する金属膜を形成してもよいし、これらの酸化膜、例えばＳｒＲｕＯ_３膜を形成してもよい。また、導電膜として、２層構造以上の膜を形成してもよい。

なお、実施例１の変形例１から変形例６で説明した半導体装置の製造方法を、実施例２で説明した半導体装置の製造方法に適用してもよい。また、実施例１の変形例１から変形例６で説明した半導体装置の製造方法を可能な限り組み合わせて、実施例２で説明した半導体装置の製造方法に適用してもよい。

以上の実施例１、その変形例及び実施例２を含む実施形態に関し、更に以下の付記を開示する。

（付記１）
半導体基板上における第１の領域及び第２の領域に、第１のキャパシタ及び第２のキャパシタがそれぞれ形成された半導体装置の製造方法において、
前記半導体基板上或いは前記半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上方に下部電極層を形成する工程と、
前記下部電極層上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第１の上部電極層を形成する工程と、
前記第１の上部電極層上に、前記第１の領域を覆う第１のレジストを形成する工程と、
前記第１のレジストをマスクとしてエッチングを行うことにより、前記第２の領域の前記第１の上部電極層を除去するとともに、前記第２の領域の前記強誘電体膜を削る工程と、
前記第１の領域の前記第１の上部電極層上及び前記第１の領域以外の前記強誘電体膜上に、第２の上部電極層を形成する工程と、
前記第２の上部電極層の上方であって前記第１の領域及び前記第２の領域に第２のレジストを形成する工程と、
前記第２のレジストをマスクとして前記第１の上部電極層、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層をエッチングし、前記第１のキャパシタ及び前記第２のキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２）
前記強誘電体膜を熱処理する工程、を更に有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記第１のキャパシタは、前記第１の上部電極層、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層を有し、
前記第２のキャパシタは、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層を有し、
前記第２のキャパシタが有する前記強誘電体膜の膜厚は、前記第１のキャパシタが有する前記強誘電体膜の膜厚よりも薄いことを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記第２の上部電極層を熱処理する工程、を更に有することを特徴とする付記１乃至３のいずれか一項に記載の半導体装置の製造方法。

（付記５）
前記第２の上部電極層の上に、さらに第３の上部電極層を形成する工程、を更に有することを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。

（付記６）
半導体基板上或いは前記半導体基板の上方に形成された絶縁膜と、
前記絶縁膜上の第１の領域に形成され、第１の下部電極、第１の強誘電体膜及び第１の上部電極が順次積層された第１のキャパシタと、
前記絶縁膜上の第２の領域に形成され、第２の下部電極、前記第１の強誘電体膜より薄い膜厚を有する第２の強誘電体膜及び前記第２の上部電極が順次積層された第２のキャパシタと、
を有することを特徴とする半導体装置。

（付記７）
前記第２の上部電極の膜厚が、前記第１の上部電極の膜厚より薄いことを特徴とする付記６に記載の半導体装置。

１ シリコン基板
１１ 第１層間絶縁膜
２０、６１ 第２層間絶縁膜
２２、６６ 下部電極膜
２３、６７ 第１強誘電体膜
２４、６８ 第２強誘電体膜
３０、６９ 第１上部電極膜
３１、７０ 第１レジスト
３３、７１ 第２上部電極膜
３４、７２ 第３上部電極膜
３６Ａ，Ｂ 第２レジスト
３７、３８、７６、７７ 上部電極
３９Ａ，Ｂ 第３レジスト
４１ 第４レジスト
４２ 下部電極

Claims (4)

1. 半導体基板の上方における第１の領域及び第２の領域に、第１のキャパシタ及び第２のキャパシタがそれぞれ形成された半導体装置の製造方法において、
   前記半導体基板の上方に絶縁膜を形成する工程と、
   前記絶縁膜の上方に下部電極層を形成する工程と、
   前記下部電極層上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に第１の上部電極層を形成する工程と、
   前記第１の領域の前記第１の上部電極層上に、第１のレジストを形成する工程と、
   前記第１のレジストをマスクとしてエッチングを行うことにより、前記第１の領域以外の前記第１の上部電極層を除去するとともに、前記第１の領域以外の前記強誘電体膜を削る工程と、
   前記第１の領域の前記第１の上部電極層上及び前記第１の領域以外の前記強誘電体膜上に、第２の上部電極層を形成する工程と、
   前記第２の上部電極層の上方であって前記第１の領域及び前記第２の領域に第２のレジストを形成する工程と、
   前記第２のレジストをマスクとして前記第１の上部電極層、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層をエッチングし、前記第１のキャパシタ及び前記第２のキャパシタを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記強誘電体膜を熱処理する工程、を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のキャパシタは、前記第１の上部電極層、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層を有し、
   前記第２のキャパシタは、前記第２の上部電極層、前記強誘電体膜及び前記下部電極層を有し、
   前記第２のキャパシタが有する前記強誘電体膜の膜厚は、前記第１のキャパシタが有する前記強誘電体膜の膜厚よりも薄いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 半導体基板の上方に形成された絶縁膜と、
   前記絶縁膜上の第１の領域に形成され、第１の下部電極、第１の強誘電体膜及び第１の上部電極が順次積層された第１のキャパシタと、
   前記絶縁膜上の第２の領域に形成され、第２の下部電極、前記第１の強誘電体膜の膜厚より薄い膜厚を有する第２の強誘電体膜及び前記第１の上部電極の膜厚より薄い膜厚を有する第２の上部電極が順次積層された第２のキャパシタと、
   を有することを特徴とする半導体装置。

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