JP6402528B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 54
- 239000003990 capacitor Substances 0.000 claims description 211
- 238000000034 method Methods 0.000 claims description 40
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 32
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 32
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 28
- 239000010936 titanium Substances 0.000 claims description 22
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 claims description 20
- 229910052741 iridium Inorganic materials 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 9
- 229910052697 platinum Inorganic materials 0.000 claims description 9
- 238000009499 grossing Methods 0.000 description 73
- 239000011229 interlayer Substances 0.000 description 37
- 238000005530 etching Methods 0.000 description 28
- 239000010410 layer Substances 0.000 description 16
- 239000000463 material Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004121 SrRuO Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- PNXKRHWROOZWSO-UHFFFAOYSA-N [Si].[Ru] Chemical compound [Si].[Ru] PNXKRHWROOZWSO-UHFFFAOYSA-N 0.000 description 2
- DSJHYZNNAZPDNA-UHFFFAOYSA-N [Si][Ir] Chemical compound [Si][Ir] DSJHYZNNAZPDNA-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- VYBYZVVRYQDCGQ-UHFFFAOYSA-N alumane;hafnium Chemical compound [AlH3].[Hf] VYBYZVVRYQDCGQ-UHFFFAOYSA-N 0.000 description 2
- WJAXZAAOPRKORI-UHFFFAOYSA-N alumane;iridium Chemical compound [AlH3].[Ir] WJAXZAAOPRKORI-UHFFFAOYSA-N 0.000 description 2
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- NEVTWOOXSWYODA-UHFFFAOYSA-N [Ru+]=O.[O-2].[Sr+2] Chemical compound [Ru+]=O.[O-2].[Sr+2] NEVTWOOXSWYODA-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 229910002115 bismuth titanate Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- -1 hafnium nitride Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910000487 osmium oxide Inorganic materials 0.000 description 1
- JIWAALDUIFCBLV-UHFFFAOYSA-N oxoosmium Chemical compound [Os]=O JIWAALDUIFCBLV-UHFFFAOYSA-N 0.000 description 1
- MUMZUERVLWJKNR-UHFFFAOYSA-N oxoplatinum Chemical compound [Pt]=O MUMZUERVLWJKNR-UHFFFAOYSA-N 0.000 description 1
- SJLOMQIUPFZJAN-UHFFFAOYSA-N oxorhodium Chemical compound [Rh]=O SJLOMQIUPFZJAN-UHFFFAOYSA-N 0.000 description 1
- 229910003445 palladium oxide Inorganic materials 0.000 description 1
- JQPTYAILLJKUCY-UHFFFAOYSA-N palladium(ii) oxide Chemical compound [O-2].[Pd+2] JQPTYAILLJKUCY-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910003446 platinum oxide Inorganic materials 0.000 description 1
- 229910003450 rhodium oxide Inorganic materials 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
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Description
本発明は、半導体装置及びその製造方法に関する。
メモリセル領域及び論理回路領域を含む半導体装置がある。メモリセル領域には複数のメモリセルが設けられており、各メモリセルにメモリキャパシタ及びトランジスタが含まれている。論理回路領域には、論理回路、論理回路の信号ノイズを低減するためのトランジスタ、及び平滑用キャパシタ等が含まれている。例えば非接触カードなどの用途では、起電力を発生させてからトランジスタを駆動する際に用いる時定数用のキャパシタ等が論理回路領域に含まれることもある。平滑用キャパシタの面積はメモリキャパシタの面積より大きい。
平滑用キャパシタの構造に、スタック型構造及びプレーナ型構造がある。スタック型構造は面積の増大の抑制の点でプレーナ型構造よりも有利である。スタック型構造では、平滑用キャパシタの下部電極の下面が下プラグと接している。
しかしながら、スタック型の平滑用キャパシタには漏れ電流が生じやすいという不利な点がある。
本発明の目的は、平滑用キャパシタの漏れ電流を抑制することができる半導体装置及びその製造方法を提供することにある。
半導体装置の一態様には、半導体基板と、前記半導体基板上に形成された下地と、前記下地に形成された第１の導電プラグと、前記下地に設けられたメモリセル領域と、第１のキャパシタを備え、前記メモリセル領域に接続された論理回路領域と、が含まれる。前記第１のキャパシタには、下面の一部が前記第１の導電プラグに接する第１の下部電極と、前記第１の下部電極上の絶縁膜と、前記絶縁膜上の第１の上部電極と、が含まれる。前記第１の上部電極は、平面視で、前記第１の導電プラグから離間している。半導体装置の一態様には、更に、平面視で、前記第１の導電プラグと重なり合い、前記第１の上部電極から絶縁分離された擬上部電極が含まれる。
半導体装置の製造方法の一態様では、半導体基板上にメモリセル領域と論理回路領域を有する下地を形成し、前記下地の前記論理回路領域に第１の導電プラグを形成し、前記論理回路領域に第１のキャパシタを形成する。前記第１のキャパシタを形成する際には、下面の一部が前記第１の導電プラグに接する第１の下部電極を形成し、前記第１の下部電極上に絶縁膜を形成し、前記絶縁膜上に、平面視で、前記第１の導電プラグから離間する第１の上部電極を形成する。半導体装置の製造方法の一態様では、平面視で、前記第１の導電プラグと重なり合い、前記第１の上部電極から絶縁分離される導電層を形成する。前記第１の上部電極を形成する工程及び前記導電層を形成する際には、前記絶縁膜上に導電膜を形成し、前記導電膜を２分する溝を形成し、一方を前記第１の上部電極、他方を前記導電層とする。
上記の半導体装置等によれば、適切な上部電極が含まれるため、平滑用キャパシタの漏れ電流を抑制することができる。
本願発明者は、従来のスタック型のキャパシタにおいて漏れ電流が生じやすい原因について鋭意検討を行った。この結果、下部電極が、その下面が下プラグのみならず、その周囲の下地膜、例えば絶縁膜とも接しており、下プラグの上面から成長した部分と下地膜の上面から成長した部分との間に結晶性の相違があることが判明した。これは、下部電極が結晶成長法により形成されており、少なからず、成長初期の核形成の条件等に相違があるためである。また、下部電極の形成前に、下プラグ及び下地膜の平坦化処理が行われているものの、材料の相違に伴う下プラグ及び下地膜間の段差を完全に排除することは極めて困難である。この点に起因する結晶性の相違も存在する。そして、キャパシタの容量絶縁膜は下部電極上に結晶成長法により形成されるため、容量絶縁膜にも結晶性の相違が引き継がれてしまい、特に結晶化アニールが行われた後に顕著になる。このように、容量絶縁膜に結晶性が相違する部分が存在するため、これらの界面を通じて漏れ電流が生じやすくなっていることが明らかになった。そこで、本願発明者は、このような漏れ電流を抑制することを可能にすべく更に鋭意検討を行い、その結果、以下のような形態に想到した。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は強誘電体メモリの一例である。図１は、第１の実施形態に係る半導体装置の構成を示すブロック図である。図２は、第１の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）中のＩ−Ｉ線に沿った断面図である。
先ず、第１の実施形態について説明する。第１の実施形態は強誘電体メモリの一例である。図１は、第１の実施形態に係る半導体装置の構成を示すブロック図である。図２は、第１の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）中のＩ−Ｉ線に沿った断面図である。
図１に示すように、第１の実施形態に係る半導体装置１には、メモリセル領域２及び論理回路領域３が設けられている。論理回路領域３はメモリセル領域２に接続されており、平滑用キャパシタを備えている。
第１の実施形態では、図２に示すように、平滑用キャパシタ１６１に、層間絶縁膜等の下地１００上の下部電極１０１、下部電極１０１上の容量絶縁膜１０２及び容量絶縁膜１０２上の上部電極１０３が含まれる。下地１００内に導電プラグ１０４が形成されており、下部電極１０１の下面の一部が導電プラグ１０４に接している。容量絶縁膜１０２及び上部電極１０３の他に、導電プラグ１０４直上の部位を含む擬容量絶縁膜１１５２及び擬上部電極１１５３も下部電極１０１上に形成されている。上部電極１０３は溝１１０により擬上部電極１１５３から絶縁分離され、容量絶縁膜１０２は溝１１０により擬容量絶縁膜１１５２から分離されている。つまり、上部電極１０３は、平面視で、導電プラグ１０４から離間しており、下部電極１０１の導電プラグ１０４と接する部位の直上には擬容量絶縁膜１１５２及び擬上部電極１１５３が形成されている。
上部電極１０３上にハードマスク１０６が形成され、擬上部電極１１５３上に擬ハードマスク１１０６が形成されている。ハードマスク１０６は溝１１０により擬ハードマスク１１０６から分離されている。溝１１０は下部電極１０１内まで達しているが、下部電極１０１の擬容量絶縁膜１１５２下の部位と容量絶縁膜１０２下の部位とは互いに繋がっている。平滑用キャパシタ１６１、ハードマスク１０６及び擬ハードマスク１１０６等を覆う層間絶縁膜１０７が下地１００上に形成されており、層間絶縁膜１０７及びハードマスク１０６内に上部電極１０３と接する導電プラグ１０５が形成されている。図２（ａ）では層間絶縁膜１０７を省略してある。
この平滑用キャパシタ１６１では、詳細は後述するが、容量絶縁膜１０２及び擬容量絶縁膜１１５２の形成時に発生した、下地１００と導電プラグ１０４との材料の相違に起因する不均一領域１６０が導電プラグ１０４直上及びその近傍に存在するが、そこから離間した部位には存在しない。つまり、不均一領域１６０は下部電極１０１と擬上部電極１１５３との間の擬容量絶縁膜１１５２内に存在するが、下部電極１０１と上部電極１０３との間の容量絶縁膜１０２内には存在しない。また、上部電極１０３は擬上部電極１１５３から絶縁分離されている。従って、上部電極１０３と下部電極１０１との間に電圧が印加されても、不均一領域１６０を経路とする漏れ電流は流れない。このため、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
なお、溝１１０は上部電極１０３を、不均一領域１６０上の擬上部電極１１５３から絶縁分離していればよく、容量絶縁膜１０２が溝１１０により擬容量絶縁膜１１５２から分離されていなくてもよい。
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図３Ａ（ａ）に示すように、半導体基板上方に層間絶縁膜等の下地１００を、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成する。下地１００の厚さは、例えば５００ｎｍ程度とする。下地１００の材料としては、例えばＢＰＳＧ（boron-phospho silicate glass）及びＰＳＧ（phospho silicate glass）が挙げられる。また、高密度プラズマＣＶＤ法（ＨＤＰ（high density plasma）−ＣＶＤ）により酸化シリコン膜を形成してもよく、ＴＥＯＳ（tetraethylorthosilicate）及びＯ3を用いて酸化シリコン膜を形成してもよい。次いで、ＣＦ4、Ｃ2Ｆ6又はＣ4Ｆ8系のガスを用いたエッチングにより下地１００にコンタクトホールを形成し、その内部に導電プラグ１０４を形成する。導電プラグ１０４は、例えばタングステン膜等の金属膜をＣＶＤ法等によりコンタクトホールに埋め込むことで形成することができる。
その後、図３Ａ（ｂ）に示すように、下面の一部が導電プラグ１０４と接する導電膜１５１を形成する。導電膜１５１の厚さは、例えば１００ｎｍ程度とする。導電膜１５１の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム(ＴｉＡｌＮ)、酸化イリジウム（ＩｒＯ）、イリジウム（Ｉｒ）及びプラチナ（Ｐｔ）等が挙げられる。導電膜１５１は、例えばスパッタ法により形成することができる。導電膜１５１には、導電プラグ１０４と下地１００との間の材料の相違に基づく結晶性等が不均一な領域が含まれる。
続いて、図３Ａ（ｃ）に示すように、導電膜１５１上にチタン酸ジルコン酸鉛（ＰＺＴ）膜等の強誘電体膜１５２を形成する。強誘電体膜１５２の厚さは、例えば５ｎｍ〜１００ｎｍ程度とする。強誘電体膜１５２は、例えばスパッタ法又は有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成することができる。次いで、所定の温度範囲にてアニール処理を行うことにより、強誘電体膜１５２の結晶構造を層状ペロブスカイト構造とする。アニール処理の一例としては、常圧及び酸素雰囲気の下で、半導体基板を加熱する。強誘電体膜１５２に、導電プラグ１０４と下地１００との間の材料の相違に基づく不均一領域１６０が含まれる。不均一領域１６０は、導電プラグ１０４直上及びその近傍に存在する。
その後、図３Ａ（ｄ）に示すように、強誘電体膜１５２上に導電膜１５３を形成する。導電膜１５３としては、酸化イリジウム膜等を形成する。
続いて、図３Ｂ（ｅ）に示すように、導電膜１５３上にハードマスク１０６を形成する。ハードマスク１０６としては、窒化チタン膜又はや酸化シリコン膜等を形成する。
次いで、図３Ｂ（ｆ）に示すように、ハードマスク１０６の残存させる予定の領域を覆い、他の領域を露出するマスク１９１をハードマスク１０６上に形成する。マスク１９１は、概ね、下部電極１０１を形成する予定の領域を覆い、かつ、溝１１０を形成する予定の領域を露出する。溝１１０を形成する予定の領域の幅は６０ｎｍ程度である。マスク１９１としては、例えばフォトレジストのマスクを形成する。
その後、図３Ｂ（ｇ）に示すように、ハードマスク１０６、導電膜１５３、強誘電体膜１５２及び導電膜１５１のエッチングを行うことにより、導電膜１５１内まで達する溝１１０を形成する。この結果、上部電極１０３、容量絶縁膜１０２及び下部電極１０１を備えた平滑用キャパシタ１６１が形成される。また、擬ハードマスク１１０６、擬上部電極１１５３及び擬容量絶縁膜１１５２も形成される。このとき、マイクロローディングの影響により、下部電極１０１の周囲の下地１００をオーバーエッチングする程度の時間であれば、溝１１０は上部電極１０３を擬上部電極１１５３から絶縁分離するものの、下地１００までは達しない。つまり、下部電極１０１の容量絶縁膜１０２下の部位は導電プラグ１０４に電気的に接続されたままである。このエッチングにより、上部電極１０３は不均一領域１６０上の擬上部電極１１５３から絶縁分離される。エッチング後にマスク１９１が残存している場合には、マスク１９１を除去する。
続いて、図３Ｃ（ｈ）に示すように、平滑用キャパシタ１６１、ハードマスク１０６及び擬ハードマスク１１０６等を覆う層間絶縁膜１０７を下地１００上に形成する。
次いで、図３Ｃ（ｉ）に示すように、層間絶縁膜１０７に上部電極１０３に達する開口部１０８を形成し、開口部１０８内に導電プラグ１０５を形成する。
その後、必要に応じて上層配線及びボンディングパッド等を形成して、半導体装置を完成させる。
このような製造方法によれば、擬容量絶縁膜１１５２に漏れ電流が生じやすい不均一領域１６０が含まれるものの、上部電極１０３は不均一領域１６０上の擬上部電極１１５３から絶縁分離される。このため、上部電極１０３と下部電極１０１との間の電圧は不均一領域１６０に印加されない。従って、上部電極１０３と下部電極１０１との間に電圧が印加されても、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は強誘電体メモリの一例である。図４は、第２の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）中のＩ−Ｉ線に沿った断面図である。
次に、第２の実施形態について説明する。第２の実施形態は強誘電体メモリの一例である。図４は、第２の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）中のＩ−Ｉ線に沿った断面図である。
第２の実施形態に係る半導体装置にも、第１の実施形態と同様に、メモリセル領域及び論理回路領域が含まれており、論理回路領域はメモリセル領域に接続されており、平滑用キャパシタを備えている。
第２の実施形態では、図４に示すように、平滑用キャパシタ２６１に、層間絶縁膜等の下地１００上の下部電極２０１、下部電極２０１上の下部容量絶縁膜２１２、下部容量絶縁膜２１２上の上部容量絶縁膜２２２及び上部容量絶縁膜２２２上の上部電極２０３が含まれる。下地１００内に導電プラグ１０４が形成されており、下部電極２０１の下面の一部が導電プラグ１０４に接している。下部容量絶縁膜２１２、上部容量絶縁膜２２２及び上部電極２０３の他に、導電プラグ１０４直上の部位を含む擬上部容量絶縁膜１２７２、擬下部容量絶縁膜１２６２及び擬上部電極１１５３も下部電極２０１上に形成されている。上部電極２０３は溝２１０により擬上部電極１１５３から絶縁分離され、上部容量絶縁膜２２２及び下部容量絶縁膜２１２は溝２１０により擬上部容量絶縁膜１２７２及び擬下部容量絶縁膜１２６２から分離されている。例えば、溝２１０の平面形状は環状である。
上部電極２０３上にハードマスク１０６が形成され、擬上部電極１１５３上に擬ハードマスク１１０６が形成されている。ハードマスク１０６は溝２１０により擬ハードマスク１１０６から分離されている。溝２１０は下部電極２０１内まで達しているが、下部電極２０１の擬下部容量絶縁膜１２６２及び擬上部容量絶縁膜１２７２下の部位と下部容量絶縁膜２１２及び上部容量絶縁膜２２２下の部位とは互いに繋がっている。平滑用キャパシタ２６１、ハードマスク１０６及び擬ハードマスク１１０６等を覆う層間絶縁膜１０７が下地１００上に形成されており、層間絶縁膜１０７及びハードマスク１０６内に上部電極１０３と接する導電プラグ１０５が形成されている。図４（ａ）では層間絶縁膜１０７を省略してある。
この平滑用キャパシタ２６１では、詳細は後述するが、上部容量絶縁膜２２２及び擬上部容量絶縁膜１２７２の形成時に発生した、下地１００と導電プラグ１０４との材料の相違に起因する不均一領域２６０が導電プラグ１０４直上及びその近傍に存在するが、そこから離間した部位には存在しない。つまり、不均一領域２６０は下部電極２０１と擬上部電極１１５３との間の擬上部容量絶縁膜１２７２内に存在するが、下部電極２０１と上部電極２０３との間の下部容量絶縁膜２１２及び上部容量絶縁膜２２２内には存在しない。また、上部電極２０３は擬上部電極１１５３から絶縁分離されている。従って、平滑用キャパシタ１６１と同様に、平滑用キャパシタ２６１でも、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
なお、溝２１０は上部電極２０３を、不均一領域２６０上の擬上部電極１１５３から絶縁分離していればよく、下部容量絶縁膜２１２及び上部容量絶縁膜２２２が溝２１０により擬下部容量絶縁膜１２６２及び擬上部容量絶縁膜１２７２から分離されていなくてもよい。
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図５Ａ乃至図５Ｃは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図５Ａ（ａ）に示すように、第１の実施形態と同様にして、導電膜１５１の形成までの処理を行う。
次いで、図５Ａ（ｂ）に示すように、導電膜１５１上にＰＺＴ膜等の強誘電体膜２６２を形成する。強誘電体膜２６２の厚さは、例えば５ｎｍ〜１００ｎｍ程度とする。強誘電体膜２６２は、例えばスパッタ法又はＭＯＣＶＤ法により形成することができる。強誘電体膜２６２に、導電プラグ１０４と下地１００との間の材料の相違に基づく不均一領域２６３が含まれる。不均一領域２６３は、導電プラグ１０４直上及びその近傍に存在する。
その後、図５Ａ（ｃ）に示すように、下部容量絶縁膜２１２の残存させる予定の領域を覆い、他の領域を露出するマスク２９１を強誘電体膜２６２上に形成する。マスク２９１としては、例えばフォトレジストのマスクを形成する。
続いて、図５Ａ（ｄ）に示すように、強誘電体膜２６２のエッチングを行う。そして、マスク２９１を除去する。このエッチングにより、不均一領域２６３の全部又は一部が除去される。
次いで、図５Ｂ（ｅ）に示すように、強誘電体膜２６２を覆うＰＺＴ膜等の強誘電体膜２７２を導電膜１５１上に形成する。強誘電体膜２７２の厚さは、例えば５ｎｍ〜１００ｎｍ程度とする。強誘電体膜２７２も、例えばスパッタ法又はＭＯＣＶＤ法により形成することができる。その後、所定の温度範囲にてアニール処理を行うことにより、強誘電体膜２６２及び強誘電体膜２７２の結晶構造を層状ペロブスカイト構造とする。アニール処理の一例としては、常圧及び酸素雰囲気の下で、半導体基板を加熱する。強誘電体膜２７２に、導電プラグ１０４と下地１００との間の材料の相違に基づく不均一領域２６０が含まれる。不均一領域２６０は、導電プラグ１０４直上及びその近傍に存在する。強誘電体膜２６２中に不均一領域２６３が残存していることもある。
続いて、図５Ｂ（ｆ）に示すように、強誘電体膜２７２上に導電膜１５３を形成し、図５Ｂ（ｇ）に示すように、導電膜１５３上にハードマスク１０６を形成する。
次いで、図５Ｃ（ｈ）に示すように、ハードマスク１０６の残存させる予定の領域を覆い、他の領域を露出するマスク２９２をハードマスク１０６上に形成する。マスク２９２は、概ね、下部電極２０１を形成する予定の領域を覆い、かつ、溝２１０を形成する予定の領域を露出する。溝２１０を形成する予定の領域の幅は６０ｎｍ程度である。マスク２９２としては、例えばフォトレジストのマスクを形成する。
その後、図５Ｃ（ｉ）に示すように、ハードマスク１０６、導電膜１５３、強誘電体膜２７２、強誘電体膜２６２及び導電膜１５１のエッチングを行うことにより、導電膜１５１内まで達する平面形状が環状の溝２１０を形成する。この結果、上部電極２０３、上部容量絶縁膜２２２、下部容量絶縁膜２１２及び下部電極２０１を備えた平滑用キャパシタ２６１が形成される。また、擬ハードマスク１１０６、擬上部電極１１５３、擬上部容量絶縁膜１２７２及び擬下部容量絶縁膜１２６２も形成される。このとき、マイクロローディングの影響により、下部電極２０１の周囲の下地１００をオーバーエッチングする程度の時間であれば、溝２１０は上部電極２０３を擬上部電極１１５３から絶縁分離するものの、下地１００までは達しない。つまり、下部電極２０１の下部容量絶縁膜２１２及び上部容量絶縁膜２２２下の部位は導電プラグ１０４に電気的に接続されたままである。このエッチングにより、上部電極２０３は不均一領域２６０上の擬上部電極１１５３から絶縁分離される。エッチング後にマスク２９２が残存している場合には、マスク２９２を除去する。
続いて、図５Ｃ（ｊ）に示すように、平滑用キャパシタ２６１等を覆う層間絶縁膜１０７を下地１００上に形成し、層間絶縁膜１０７に上部電極１０３に達する開口部１０８を形成し、開口部１０８内に導電プラグ１０５を形成する。
その後、必要に応じて上層配線及びボンディングパッド等を形成して、半導体装置を完成させる。
このような製造方法によれば、擬上部容量絶縁膜１２７２に漏れ電流が生じやすい不均一領域２６０が含まれるものの、上部電極２０３は不均一領域２６０上の擬上部電極１１５３から絶縁分離される。擬下部容量絶縁膜１２６２に漏れ電流が生じやすい不均一領域２６３が残存する場合も、上部電極２０３は不均一領域２６３上の擬上部電極１１５３から絶縁分離される。このため、上部電極２０３と下部電極２０１との間の電圧は不均一領域２６０（及び不均一領域２６３）に印加されない。従って、上部電極２０３と下部電極２０１との間に電圧が印加されても、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は強誘電体メモリの一例である。図６は、第３の実施形態のメモリセル領域の構成を示す図である。図７は、第３の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）中のＩ−Ｉ線に沿った断面図である。
次に、第３の実施形態について説明する。第３の実施形態は強誘電体メモリの一例である。図６は、第３の実施形態のメモリセル領域の構成を示す図である。図７は、第３の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）中のＩ−Ｉ線に沿った断面図である。
第３の実施形態に係る半導体装置にも、第１の実施形態と同様に、メモリセル領域及び論理回路領域が含まれており、論理回路領域はメモリセル領域に接続されており、平滑用キャパシタを備えている。
メモリセル領域には、図６に示すように、一の方向に延びる複数のビット線３７１が設けられており、更に、ビット線３７１と交わる複数のワード線３７２及び複数のプレート線３７３が設けられている。また、これらビット線３７１、ワード線３７２及びプレート線３７３が構成する格子と整合するようにして、複数のメモリセルがアレイ状に配置されている。各メモリセルには、メモリキャパシタ３６１及びメモリトランジスタ３６２が含まれる。メモリトランジスタ３６２としては、例えばＭＯＳ（metal-oxide-semiconductor）型電界効果トランジスタが用いられる。
メモリトランジスタ３６２のゲートはワード線３７２に接続されている。メモリトランジスタ３６２のソース又はドレインの一方がビット線３７１に接続され、他方がメモリキャパシタ３６１の一方の電極に接続されている。メモリキャパシタ３６１の他方の電極がプレート線３７３に接続されている。なお、各ワード線３７２及びプレート線３７３は、それらが延びる方向と同一の方向に並ぶ複数のメモリセルにより共有されている。同様に、各ビット線３７１は、それが延びる方向と同一の方向に並ぶ複数のメモリセルにより共有されている。但し、ビット線３７１、ワード線３７２及びプレート線３７３の配置は、上述のものに限定されない。
このように構成された強誘電体メモリのメモリセル領域では、メモリキャパシタ３６１に含まれる容量絶縁膜の分極状態に応じて、データが記憶される。
メモリセル領域内では、図７に示すように、層間絶縁膜等の下地１００上に下部電極３０１が形成され、下部電極３０１上に容量絶縁膜３０２が形成され、容量絶縁膜３０２上に上部電極３０３が形成されている。このようにして、下地１００上に複数のメモリキャパシタ３６１が形成されている。便宜上、図７には、２個のメモリキャパシタ３６１のみを図示してある。下部電極３０１は第２の下部電極の一例であり、容量絶縁膜３０２は第２の絶縁膜の一例であり、上部電極３０３は第２の上部電極の一例である。
論理回路領域には、図７に示すように、第２の実施形態の平滑用キャパシタ２６１等が設けられている。上部容量絶縁膜２２２の厚さは容量絶縁膜３０２の厚さと実質的に等しく、上部電極２０３の面積は上部電極３０３の面積よりも大きく、下部容量絶縁膜２１２は容量絶縁膜３０２及び上部容量絶縁膜２２２よりも厚い。平滑用キャパシタ２６１の容量はメモリキャパシタ３６１の容量よりも大きい。
溝２１０の外側において、擬上部容量絶縁膜１２７２の輪郭は擬下部容量絶縁膜１２６２の輪郭の外側にあり、擬上部容量絶縁膜１２７２の下面の一部が下部電極２０１に接している。
メモリキャパシタ３６１及び平滑用キャパシタ２６１を覆う層間絶縁膜１０７が下地１００上に形成されている。層間絶縁膜１０７内に上部電極２０３に接する導電プラグ１０５及び上部電極３０３に接する導電プラグ３０５が形成されている。図７（ａ）では層間絶縁膜１０７を省略してある。
このように構成された第３の実施形態では、メモリキャパシタ３６１の下部電極３０１及び上部電極３０３間に容量絶縁膜３０２が存在する一方で、平滑用キャパシタ２６１の下部電極２０１及び上部電極２０３間には、上部容量絶縁膜２２２の他に下部容量絶縁膜２１２が存在する。従って、容量絶縁膜３０２を低電圧動作に好適な厚さとしながら、下部容量絶縁膜２１２をリーク電流の低減に好適な厚さとすることが可能である。また、上部容量絶縁膜２２２の厚さが容量絶縁膜３０２の厚さと実質的に等しく、溝２１０の外側で擬上部容量絶縁膜１２７２の輪郭が擬下部容量絶縁膜１２６２の輪郭の外側にあるため、製造時に、容量絶縁膜３０２のエッチング及び擬上部容量絶縁膜１２７２のエッチングを同等の時間で完了させることができる。つまり、オーバーエッチングに伴う特性の低下を抑制することができる。
半導体装置にメモリセル領域及び論理回路領域が設けられ、論理回路領域に平滑用キャパシタ２６１が含まれているため、平滑用キャパシタ用の領域をメモリセル領域及び論理回路領域の他に設ける必要がない。そして、このような効果を得ながら、製造コストの増加及びメモリキャパシタの性能の低下を抑制することができ、また、チップサイズを縮小することができる。
容量絶縁膜３０２のエッチング及び擬上部容量絶縁膜１２７２のエッチングをより確実に同等の時間で完了させるためには、擬上部容量絶縁膜１２７２の輪郭と擬下部容量絶縁膜１２６２の輪郭との間隔を、擬上部容量絶縁膜１２７２の厚さの２倍以上とすることが好ましい。つまり、例えば、擬上部容量絶縁膜１２７２の厚さが１００ｎｍであれば、擬上部容量絶縁膜１２７２の輪郭を擬下部容量絶縁膜１２６２の輪郭から２００ｎｍ以上離間させることが好ましい。
一般的に、平行板コンデンサの静電容量Ｑ（Ｆ）は、電極板の面積Ｓ（ｍ2）に比例し、電極板の間隔Ｄ（ｍ）に反比例する。そして、真空の誘電率をε0（＝８．８５４×１０-12（Ｆ／ｍ））、容量絶縁膜を構成する物質の比誘電率をεrとすると、静電容量Ｑ（Ｆ）は、次の式１で表すことができる。
Ｑ＝ε0×εr×（Ｓ／Ｄ） （式１）
Ｑ＝ε0×εr×（Ｓ／Ｄ） （式１）
酸化シリコン膜を容量絶縁膜として用いたトランジスタゲート構造の平滑用キャパシタの静電容量Ｑ１と第３の実施形態の平滑用キャパシタ２６１の静電容量Ｑ２とを比較すると次のようになる。ここで、酸化シリコン膜の比誘電率εrは３．５であり、ＰＺＴの比誘電率εrは約１４００である。また、一般的にトランジスタのゲート長が０．１８μｍである設計ルール下での間隔Ｄは２．５ｎｍ〜５ｎｍであり、ここでは、最も小さい２．５ｎｍを用いることとする。第３の実施形態の平滑用キャパシタ２６１の間隔Ｄは下部容量絶縁膜２１２の厚さ及び上部容量絶縁膜２２２の厚さの和であり、例えば１７５ｎｍである。静電容量Ｑ１及び静電容量Ｑ２は下記のように求まる。
Ｑ１＝８．８５４×１０-12×３．５×（Ｓ／２．５×１０-9）＝１．２４×１０-2×Ｓ
Ｑ２＝８．８５４×１０-12×１４００×（Ｓ／１７５×１０-9）＝７．０８×１０-2×Ｓ
Ｑ１＝８．８５４×１０-12×３．５×（Ｓ／２．５×１０-9）＝１．２４×１０-2×Ｓ
Ｑ２＝８．８５４×１０-12×１４００×（Ｓ／１７５×１０-9）＝７．０８×１０-2×Ｓ
このように、第３の実施形態によれば、トランジスタゲート構造の平滑用キャパシタと比較して十分に高い静電容量を得ることができる。従って、半導体装置が更に微細化されても、十分な特性を示すことができる。
なお、平滑用キャパシタ２６１に含まれる下部容量絶縁膜２１２及び上部容量絶縁膜２２２が強誘電体の分極特性を有するが、平滑用キャパシタ２６１の平滑特性が分極特性の影響を受けない範囲で使用することが可能である。これは、通常、平滑用キャパシタ２６１への印加電圧が比較的高いためである。
また、メモリキャパシタ３６１は平滑用キャパシタ２６１よりも小さく、上部電極３０３と下部電極３０１との間に印加される電圧は、上部電極２０３と下部電極２０１との間に印加される電圧よりも著しく小さい。このため、容量絶縁膜３０２に不均一領域が存在しても、これを経路とするリーク電流は極めて小さい。
次に、第３の実施形態に係る半導体装置の製造方法について説明する。図８Ａ乃至図８Ｃは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図８Ａ（ａ）に示すように、第１の実施形態と同様にして、下地１００を形成する。次いで、ＣＦ4、Ｃ2Ｆ6又はＣ4Ｆ8系のガスを用いたエッチングにより下地１００にコンタクトホールを形成し、その内部に導電プラグ１０４及び導電プラグ３０４を形成する。導電プラグ１０４及び導電プラグ３０４は、例えばタングステン膜等の金属膜をＣＶＤ法等によりコンタクトホールに埋め込むことで形成することができる。
その後、図８Ａ（ｂ）に示すように、下面の一部が導電プラグ１０４及び導電プラグ３０４と接する導電膜１５１を形成し、図８Ａ（ｃ）に示すように、導電膜１５１上にＰＺＴ膜等の強誘電体膜２６２を形成する。続いて、図８Ａ（ｄ）に示すように、強誘電体膜２６２の残存させる予定の領域を覆い、他の領域を露出するマスク２９１を強誘電体膜２６２上に形成し、図８Ｂ（ｅ）に示すように、強誘電体膜２６２のエッチングを行う。そして、マスク２９１を除去する。次いで、図８Ｂ（ｆ）に示すように、強誘電体膜２６２を覆うＰＺＴ膜等の強誘電体膜２７２を導電膜１５１上に形成し、図８Ｂ（ｇ）に示すように、強誘電体膜２７２上に酸化イリジウム膜等の導電膜１５３を形成する。その後、図８Ｂ（ｈ）に示すように、導電膜１５３上にハードマスク１０６を形成する。
続いて、図８Ｃ（ｉ）に示すように、ハードマスク１０６の残存させる予定の領域を覆い、他の領域を露出するマスク３９２をハードマスク１０６上に形成する。マスク３９２は、概ね、下部電極２０１を形成する予定の領域及び下部電極３０１を形成する予定の領域を覆い、かつ、溝２１０を形成する予定の領域を露出する。溝２１０を形成する予定の領域の幅は６０ｎｍ程度である。マスク３９２としては、例えばフォトレジストのマスクを形成する。
次いで、図８Ｃ（ｊ）に示すように、ハードマスク１０６、導電膜１５３、強誘電体膜２７２、強誘電体膜２６２及び導電膜１５１のエッチングを行うことにより、導電膜１５１内まで達する平面形状が環状の溝２１０を形成する。この結果、上部電極２０３、上部容量絶縁膜２２２、下部容量絶縁膜２１２及び下部電極２０１を備えた平滑用キャパシタ２６１が形成される。更に、このエッチングにより、上部電極３０３、容量絶縁膜３０２及び下部電極３０１を備えたメモリキャパシタ３６１も形成される。擬ハードマスク１１０６、擬上部電極１１５３、擬上部容量絶縁膜１２７２及び擬下部容量絶縁膜１２６２も形成される。エッチング後にマスク３９２が残存している場合には、マスク３９２を除去する。
その後、図８Ｃ（ｋ）に示すように、平滑用キャパシタ２６１及びメモリキャパシタ３６１等を覆う層間絶縁膜１０７を下地１００上に形成し、層間絶縁膜１０７に上部電極１０３に達する開口部１０８及び上部電極３０３に達する開口部３０８を形成する。そして、開口部１０８内に導電プラグ１０５を形成し、開口部３０８内に導電プラグ３０５を形成する。
その後、必要に応じて上層配線及びボンディングパッド等を形成して、半導体装置を完成させる。
このような製造方法によれば、平滑用キャパシタ２６１をメモリキャパシタ３６１と並行して形成することができるため、平滑用キャパシタ２６１を論理回路領域内に形成することができる。従って、トランジスタゲート構造を採用した平滑用キャパシタに必要な専用の領域を設けなくてもよく、チップサイズを縮小化することができる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は強誘電体メモリの一例である。図９は、第４の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）中のＩ−Ｉ線に沿った断面図である。
次に、第４の実施形態について説明する。第４の実施形態は強誘電体メモリの一例である。図９は、第４の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）中のＩ−Ｉ線に沿った断面図である。
第４の実施形態に係る半導体装置にも、第１の実施形態と同様に、メモリセル領域及び論理回路領域が含まれており、論理回路領域はメモリセル領域に接続されており、平滑用キャパシタを備えている。
第４の実施形態では、図９に示すように、平滑用キャパシタ４６１に、層間絶縁膜等の下地１００上の下部電極４０１、下部電極４０１上の容量絶縁膜４０２及び容量絶縁膜４０２上の上部電極４０３が含まれる。下地１００内に導電プラグ１０４が形成されており、下部電極４０１の下面の一部が導電プラグ１０４に接している。上部電極４０３の他に、導電プラグ１０４直上の部位を含む擬上部電極１１５３も容量絶縁膜４０２上に形成されている。上部電極４０３は溝４１０により擬上部電極１１５３から絶縁分離されている。上部電極４０３等を覆う層間絶縁膜１０７が下地１００上に形成されており、層間絶縁膜１０７内に上部電極４０３と接する導電プラグ１０５が形成されている。図９（ａ）では層間絶縁膜１０７を省略してある。
この平滑用キャパシタ４６１では、詳細は後述するが、容量絶縁膜４０２の形成時に発生した、下地１００と導電プラグ１０４との材料の相違に起因する不均一領域１６０が導電プラグ１０４直上及びその近傍に存在するが、そこから離間した部位には存在しない。つまり、不均一領域１６０は容量絶縁膜４０２の下部電極４０１と擬上部電極１１５３との間の部位に存在するが、下部電極４０１と上部電極４０３との間の部位には存在しない。また、上部電極４０３は擬上部電極１１５３から絶縁分離されている。従って、平滑用キャパシタ１６１と同様に、平滑用キャパシタ４６１でも、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
次に、第４の実施形態に係る半導体装置の製造方法について説明する。図１０Ａ乃至図１０Ｂは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図１０Ａ（ａ）に示すように、第１の実施形態と同様にして、導電膜１５３の形成までの処理を行う。
次いで、図１０Ａ（ｂ）に示すように、溝４１０を形成する予定の領域を露出し、他の領域を覆うマスク４９１を導電膜１５３上に形成する。溝４１０を形成する予定の領域の幅は６０ｎｍ程度である。マスク４９１としては、例えばフォトレジストのマスクを形成する。
その後、図１０Ａ（ｃ）に示すように、導電膜１５３のエッチングを行うことにより、導電膜１５３に溝４１０を形成する。このエッチングにより、導電膜１５３中の上部電極４０３を形成する予定の領域が、不均一領域１６０上の領域から絶縁分離される。エッチング後にマスク４９１が残存している場合には、マスク４９１を除去する。
続いて、図１０Ｂ（ｄ）に示すように、上部電極４０３を形成する予定の領域を含む、導電膜１５３の残存させる予定の領域を覆い、他の領域を露出するマスク４９２を導電膜１５３及び強誘電体膜１５２上に形成する。マスク４９２は、概ね、下部電極３０１を形成する予定の領域を覆う。マスク４９２としては、例えばフォトレジストのマスクを形成する。
次いで、図１０Ｂ（ｅ）に示すように、導電膜１５３、強誘電体膜１５２及び導電膜１５１のエッチングを行うことにより、上部電極４０３、容量絶縁膜４０２及び下部電極４０１を備えた平滑用キャパシタ４６１を形成する。また、擬上部電極１１５３も形成される。エッチング後にマスク４９２が残存している場合には、マスク４９２を除去する。
続いて、図１０Ｂ（ｆ）に示すように、平滑用キャパシタ４６１等を覆う層間絶縁膜１０７を下地１００上に形成し、層間絶縁膜１０７に上部電極４０３に達する開口部１０８を形成し、開口部１０８内に導電プラグ１０５を形成する。
その後、必要に応じて上層配線及びボンディングパッドを形成して、半導体装置を完成させる。
このような製造方法によれば、容量絶縁膜４０２に漏れ電流が生じやすい不均一領域１６０が含まれるものの、上部電極４０３は不均一領域１６０上の擬上部電極１１５３から絶縁分離される。このため、上部電極４０３と下部電極４０１との間の電圧は不均一領域１６０に印加されない。従って、上部電極４０３と下部電極４０１との間に電圧が印加されても、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
（第５の実施形態）
次に、第５の実施形態について説明する。第４の実施形態は強誘電体メモリの一例である。図１１は、第５の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）中のＩ−Ｉ線に沿った断面図である。
次に、第５の実施形態について説明する。第４の実施形態は強誘電体メモリの一例である。図１１は、第５の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）中のＩ−Ｉ線に沿った断面図である。
第５の実施形態に係る半導体装置にも、第１の実施形態と同様に、メモリセル領域及び論理回路領域が含まれており、論理回路領域はメモリセル領域に接続されており、平滑用キャパシタを備えている。
第５の実施形態では、図１１に示すように、平滑用キャパシタ５６１に、層間絶縁膜等の下地１００上の下部電極５０１、下部電極５０１上の下部容量絶縁膜５１２、下部容量絶縁膜５１２上の上部容量絶縁膜５２２及び上部容量絶縁膜５２２上の上部電極５０３が含まれる。下地１００内に導電プラグ１０４が形成されており、下部電極５０１の下面の一部が導電プラグ１０４に接している。上部電極５０３の他に、導電プラグ１０４直上の部位を含む擬上部電極１１５３も上部容量絶縁膜５２２上に形成されている。上部電極５０３は溝５１０により擬上部電極１１５３から絶縁分離されている。例えば、溝５１０の平面形状は環状である。上部電極５０３等を覆う層間絶縁膜１０７が下地１００上に形成されており、層間絶縁膜１０７内に上部電極５０３と接する導電プラグ１０５が形成されている。図１１（ａ）では層間絶縁膜１０７を省略してある。
この平滑用キャパシタ５６１では、詳細は後述するが、上部容量絶縁膜５２２の形成時に発生した、下地１００と導電プラグ１０４との材料の相違に起因する不均一領域２６０が導電プラグ１０４直上及びその近傍に存在するが、そこから離間した部位には存在しない。つまり、不均一領域２６０は上部容量絶縁膜５２２の下部電極５０１と擬上部電極１１５３との間の部位に存在するが、下部電極５０１と上部電極５０３との間の部位には存在しない。また、上部電極５０３は擬上部電極１１５３から絶縁分離されている。従って、平滑用キャパシタ１６１と同様に、平滑用キャパシタ５６１でも、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
次に、第５の実施形態に係る半導体装置の製造方法について説明する。図１２Ａ乃至図１２Ｂは、第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図１２Ａ（ａ）に示すように、第２の実施形態と同様にして、導電膜１５３の形成までの処理を行う。
次いで、図１２Ａ（ｂ）に示すように、溝５１０を形成する予定の領域を露出し、他の領域を覆うマスク５９１を導電膜１５３上に形成する。溝５１０を形成する予定の領域の幅は６０ｎｍ程度である。マスク５９１としては、例えばフォトレジストのマスクを形成する。
その後、図１２Ａ（ｃ）に示すように、導電膜１５３のエッチングを行うことにより、導電膜１５３に平面形状が環状の溝５１０を形成する。このエッチングにより、導電膜１５３中の上部電極５０３を形成する予定の領域が、不均一領域２６０上の領域から絶縁分離される。エッチング後にマスク５９１が残存している場合には、マスク５９１を除去する。
続いて、図１２Ｂ（ｄ）に示すように、上部電極５０３を形成する予定の領域を含む、導電膜１５３の残存させる予定の領域を覆い、他の領域を露出するマスク５９２を導電膜１５３及び強誘電体膜２７２上に形成する。マスク５９２は、概ね、下部電極５０１を形成する予定の領域を覆う。マスク５９２としては、例えばフォトレジストのマスクを形成する。
次いで、図１２Ｂ（ｅ）に示すように、導電膜１５３、強誘電体膜２７２及び導電膜１５１のエッチングを行うことにより、上部電極５０３、上部容量絶縁膜５２２、下部容量絶縁膜５１２及び下部電極５０１を備えた平滑用キャパシタ５６１を形成する。また、擬上部電極１１５３も形成される。エッチング後にマスク５９２が残存している場合には、マスク５９２を除去する。
続いて、図１２Ｂ（ｆ）に示すように、平滑用キャパシタ５６１等を覆う層間絶縁膜１０７を下地１００上に形成し、層間絶縁膜１０７に上部電極５０３に達する開口部１０８を形成し、開口部１０８内に導電プラグ１０５を形成する。
その後、必要に応じて上層配線及びボンディングパッド等を形成して、半導体装置を完成させる。
このような製造方法によれば、上部容量絶縁膜５２２に漏れ電流が生じやすい不均一領域２６０が含まれるものの、上部電極５０３は不均一領域２６０上の擬上部電極１１５３から絶縁分離される。擬下部容量絶縁膜１２６２に漏れ電流が生じやすい不均一領域２６３が残存する場合も、上部電極５０３は不均一領域２６３上の擬上部電極１１５３から絶縁分離される。このため、上部電極５０３と下部電極５０１との間の電圧は不均一領域２６０（及び不均一領域２６３）に印加されない。従って、上部電極５０３と下部電極５０１との間に電圧が印加されても、従来の平滑用キャパシタ等のスタック型のキャパシタで生じる漏れ電流を抑制することができる。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は強誘電体メモリの一例である。図１３は、第６の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）中のＩ−Ｉ線に沿った断面図である。
次に、第６の実施形態について説明する。第６の実施形態は強誘電体メモリの一例である。図１３は、第６の実施形態に係る半導体装置の構成を示す平面図及び断面図である。図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）中のＩ−Ｉ線に沿った断面図である。
第６の実施形態に係る半導体装置にも、第１の実施形態と同様に、メモリセル領域及び論理回路領域が含まれており、論理回路領域はメモリセル領域に接続されており、平滑用キャパシタを備えている。
メモリセル領域内では、図１３に示すように、層間絶縁膜等の下地１００上に下部電極６０１が形成され、下部電極６０１上に容量絶縁膜６０２が形成され、容量絶縁膜６０２上に上部電極６０３が形成されている。このようにして、下地１００上に複数のメモリキャパシタ６６１が形成されている。第６の実施形態では、このようなメモリキャパシタ６６１が第３のメモリキャパシタ３６１に代えて設けられている。便宜上、図１３には、２個のメモリキャパシタ６６１のみを図示してある。下部電極６０１は第２の下部電極の一例であり、容量絶縁膜６０２は第２の絶縁膜の一例であり、上部電極６０３は第２の上部電極の一例である。
論理回路領域には、図１３に示すように、第５の実施形態の平滑用キャパシタ５６１等が設けられている。上部容量絶縁膜５２２の厚さは容量絶縁膜６０２の厚さと実質的に等しく、上部電極５０３の面積は上部電極６０３の面積よりも大きく、下部容量絶縁膜５１２は容量絶縁膜６０２及び上部容量絶縁膜５２２よりも厚い。平滑用キャパシタ５６１の容量はメモリキャパシタ６６１の容量よりも大きい。
溝５１０の外側において、上部容量絶縁膜５２２の輪郭は下部容量絶縁膜５１２の輪郭の外側にあり、上部容量絶縁膜５２２の下面の一部が下部電極５０１に接している。
メモリキャパシタ６６１及び平滑用キャパシタ５６１を覆う層間絶縁膜１０７が下地１００上に形成されている。層間絶縁膜１０７内に上部電極５０３に接する導電プラグ１０５及び上部電極６０３に接する導電プラグ３０５が形成されている。図１３（ａ）では層間絶縁膜１０７を省略してある。
このように構成された第６の実施形態によれば、第３の実施形態と同様の効果及び第６の実施形態と同様の効果を得ることができる。
次に、第６の実施形態に係る半導体装置の製造方法について説明する。図１４Ａ乃至図１４Ｂは、第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図１４Ａ（ａ）に示すように、第３の実施形態と同様にして、導電膜１５３の形成までの処理を行う。
次いで、図１４Ａ（ｂ）に示すように、溝５１０を形成する予定の領域を露出し、他の領域を覆うマスク６９１を導電膜１５３上に形成する。溝５１０を形成する予定の領域の幅は６０ｎｍ程度である。マスク６９１としては、例えばフォトレジストのマスクを形成する。
その後、図１４Ａ（ｃ）に示すように、導電膜１５３のエッチングを行うことにより、導電膜１５３に平面形状が環状の溝５１０を形成する。このエッチングにより、導電膜１５３中の上部電極５０３を形成する予定の領域が、不均一領域２６０上の領域から絶縁分離される。エッチング後にマスク６９１が残存している場合には、マスク６９１を除去する。
続いて、図１４Ｂ（ｄ）に示すように、上部電極５０３を形成する予定の領域を含む、導電膜１５３の残存させる予定の領域を覆い、他の領域を露出するマスク６９２を導電膜１５３及び強誘電体膜２７２上に形成する。マスク６９２は、概ね、下部電極５０１を形成する予定の領域及び下部電極６０１を形成する予定の領域を覆う。マスク６９２としては、例えばフォトレジストのマスクを形成する。
次いで、図１４Ｂ（ｅ）に示すように、導電膜１５３、強誘電体膜２７２及び導電膜１５１のエッチングを行うことにより、上部電極５０３、上部容量絶縁膜５２２、下部容量絶縁膜５１２及び下部電極５０１を備えた平滑用キャパシタ５６１を形成する。このエッチングにより、上部電極６０３、容量絶縁膜６０２及び下部電極６０１を備えたメモリキャパシタ６６１も形成される。擬上部電極１１５３も形成される。上部容量絶縁膜５２２の輪郭と下部容量絶縁膜５１２の輪郭との間隔を、上部容量絶縁膜５２２の厚さの２倍以上とすることが好ましい。容量絶縁膜６０２のエッチング及び上部容量絶縁膜５２２のエッチングをより確実に同等の時間で完了させるためである。エッチング後にマスク６９２が残存している場合には、マスク６９２を除去する。
その後、図１４Ｂ（ｆ）に示すように、平滑用キャパシタ５６１及びメモリキャパシタ６６１等を覆う層間絶縁膜１０７を下地１００上に形成し、層間絶縁膜１０７に上部電極５０３に達する開口部１０８及び上部電極６０３に達する開口部３０８を形成する。そして、開口部１０８内に導電プラグ１０５を形成し、開口部３０８内に導電プラグ３０５を形成する。
その後、必要に応じて上層配線及びボンディングパッド等を形成して、半導体装置を完成させる。
このような製造方法によれば、平滑用キャパシタ５６１をメモリキャパシタ６６１と並行して形成することができるため、平滑用キャパシタ５６１を論理回路領域内に形成することができる。従って、トランジスタゲート構造を採用した平滑用キャパシタに必要な専用の領域を設けなくてもよく、チップサイズを縮小化することができる。
ここで、下部電極の好ましい形態について説明する。図１５は、下部電極の構造の例を示す断面図である。
この下部電極７１０には、下地１００上のＴｉ膜７０１、ＴｉＡｌＮ膜７０２、ＴｉＡｌＮ膜７０３、Ｉｒ膜７０４、酸化イリジウム（ＩｒＯx）膜７０５及びＰｔ膜７０６が含まれている。例えばＴｉ膜７０１の厚さは２０ｎｍ以下程度であり、５ｎｍ〜１０ｎｍであることが好ましい。Ｔｉ膜７０１は結晶性向上導電性密着膜として機能する。例えばＴｉＡｌＮ膜７０２の厚さは２０ｎｍ程度である。ＴｉＡｌＮ膜７０２は第１の酸素拡散バリア膜として機能する。例えばＴｉＡｌＮ膜７０３の厚さは２５ｎｍ程度である。ＴｉＡｌＮ膜７０３は第２の酸素拡散バリア膜として機能する。例えば、Ｉｒ膜７０４の厚さは３０ｎｍ〜５０ｎｍ程度、ＩｒＯx膜７０５の厚さは３０ｎｍ程度、Ｐｔ膜７０６の厚さは５０ｎｍ程度である。Ｉｒ膜７０４、ＩｒＯx膜７０５及びＰｔ膜７０６の積層体が下部電極主部として機能する。
このように構成された下部電極７１０は、その上方に形成される強誘電体膜中に不均一領域が発生しにくいという作用効果を呈し、各実施形態の下部電極１０１、２０１、４０１又は５０１に用いることができる。そして、下部電極１０１、２０１、４０１又は５０１に用いた場合には、平面視での、上部電極１０３、２０３、４０３又は５０３と導電プラグ１０４との間隔をより狭めることが可能となる。この間隔をより狭めることにより、更なる微細化が可能となる。
次に、下部電極７１０を形成する方法について説明する。図１６は、下部電極を形成する方法を工程順に示す断面図である。
先ず、図１６（ａ）に示すように、下地１００及び導電プラグ１０４上にＴｉ膜７０１及びＴｉＡｌＮ膜７０２を形成する。例えば、Ｔｉ膜７０１の厚さは２０ｎｍ以下程度、好ましくは５ｎｍ〜１０ｎｍとし、ＴｉＡｌＮ膜７０２の厚さは４０ｎｍ程度とする。例えば、Ｔｉ膜はスパッタ法により形成し、ＴｉＡｌＮ膜７０２はＴｉ及びＡｌの合金ターゲットを用いた反応性スパッタ法により形成することができる。
次いで、図１６（ｂ）に示すように、ＴｉＡｌＮ膜７０２を研磨する。研磨後のＴｉＡｌＮ膜７０２の厚さは２０ｎｍ程度とする。ＴｉＡｌＮ膜７０２の研磨は、化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法により行うことができる。
その後、図１６（ｃ）に示すように、ＴｉＡｌＮ膜７０２上に厚さが２５ｎｍ程度のＴｉＡｌＮ膜７０３を形成する。ＴｉＡｌＮ膜７０３はＴｉ及びＡｌの合金ターゲットを用いた反応性スパッタ法により形成することができる。ＴｉＡｌＮ膜７０３上に厚さが３０ｎｍ〜５０ｎｍ程度のＩｒ膜７０４を形成し、Ｉｒ膜７０４上に厚さが３０ｎｍ程度のＩｒＯx膜７０５を形成し、ＩｒＯx膜７０５上に厚さが５０ｎｍ程度のＰｔ膜７０６を形成する。Ｉｒ膜７０４、ＩｒＯx膜７０５及びＰｔ膜７０６はスパッタ法により形成することができる。続いて、熱処理を行う。この熱処理により、Ｔｉ膜７０１、ＴｉＡｌＮ膜７０２、ＴｉＡｌＮ膜７０３、Ｉｒ膜７０４、ＩｒＯx膜７０５及びＰｔ膜７０６間の密着性が向上する。また、Ｉｒ膜７０４、ＩｒＯx膜７０５及びＰｔ膜７０６の結晶性が向上する。この熱処理としては、例えばアルゴン雰囲気中、６５０℃以上で６０秒間の急速加熱処理（ＲＴＡ：rapid thermal annealing）を行う。
このようにして下部電極７１０を形成することができる。
なお、Ｔｉ膜７０１に代えて、Ｉｒ膜、Ｐｔ膜、Ｐｄ膜、Ｒｈ膜、Ｔａ膜、Ｏｓ膜又はＲｕ膜を用いてもよい。これらは（１１１）面に配向しやすい。ＴｉＡｌＮ膜７０２の形成前に熱処理を行ってもよい。例えば、窒素雰囲気中、６５０℃で６０秒間のＲＴＡを行ってもよい。ＴｉＡｌＮ膜７０２に代えて、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）膜、窒化タンタルアルミニウム（ＴａＡｌＮ）膜、酸窒化タンタルアルミニウム（ＴａＡｌＯＮ）膜、窒化ハフニウムアルミニウム（ＨｆＡｌＮ）膜、酸窒化ハフニウムアルミニウム（ＨｆＡｌＯＮ）膜、窒化イリジウムシリコン（ＩｒＳｉＮ）膜、酸窒化イリジウムシリコン（ＩｒＳｉＯＮ）膜、窒化イリジウムアルミニウム（ＩｒＡｌＮ）膜、酸窒化イリジウムアルミニウム（ＩｒＡｌＯＮ）膜、窒化ルテニウムシリコン（ＲｕＳｉＮ）膜若しくは酸窒化ルテニウムシリコン（ＲｕＳｉＯＮ）膜又はこれらの任意の組み合わせを用いてもよい。これらはＣＭＰによる平坦化処理を容易に行うことができる。ＴｉＡｌＮ膜７０３に代えて、ＴｉＡｌＯＮ膜、ＴａＡｌＮ膜、ＴａＡｌＯＮ膜、ＨｆＡｌＮ膜、ＨｆＡｌＯＮ膜、ＩｒＳｉＮ膜、ＩｒＳｉＯＮ膜、ＩｒＡｌＮ膜、ＩｒＡｌＯＮ膜、ＲｕＳｉＮ膜、ＲｕＳｉＯＮ膜、Ｉｒ膜、Ｒｕ膜、ＴｉＮ膜、窒化タンタル（ＴａＮ）膜若しくは窒化ハフニウム（ＨｆＮ）膜又はこれらの任意の組み合わせを用いてもよい。Ｉｒ膜７０４、ＩｒＯx膜７０５及びＰｔ膜７０６の積層体に代えて、Ｉｒ膜、Ｒｕ膜、Ｐｔ膜、Ｐｄ膜、Ｏｓ膜、Ｒｈ膜、酸化白金（ＰｔＯx）膜、酸化イリジウム（ＩｒＯx）膜、酸化ストロンチウムルテニウム（ＳｒＲｕＯ3）膜、酸化ルテニウム（ＲｕＯx）膜、酸化パラジウム（ＰｄＯx）膜、酸化オスミウム（ＯｓＯx）膜又は酸化ロジウム（ＲｈＯx）膜を用いてもよい。これらの積層体を用いてもよい。例えば、Ｐｔ／ＩｒＯx／Ｉｒ、Ｐｔ／ＩｒＯx／ＩｒＯy／Ｉｒ、Ｐｔ／ＳｒＲｕＯ3／ＩｒＯx／Ｉｒ、Ｐｔ／ＰｔＯx／ＩｒＯx／Ｉｒ、Ｐｔ／ＩｒＯx／ＲｕＯx／Ｉｒ等の積層体を用いてもよい。ここで、「Ａ／Ｂ」という表記は、Ａの膜がＢの膜上にあることを意味する。第１の酸素拡散バリア膜の抵抗率は４００μΩ・ｃｍ以上であることが好ましく、第２の酸素拡散バリア膜の抵抗率は１２００μΩ・ｃｍ以下であることが好ましい。
この下部電極７１０は、特に導電プラグ１０４の上面が下地１００の上面よりも低い位置にある場合に好適である。この場合、図１７（ａ）に示すように、Ｔｉ膜７０１及びＴｉＡｌＮ膜７０２の形成後では、ＴｉＡｌＮ膜７０２の上面に、導電プラグ１０４及び下地１００間の段差が現れる。しかし、ＴｉＡｌＮ膜７０２の研磨を行うと、図１７（ｂ）に示すように、ＴｉＡｌＮ膜７０２の上面は平坦になり、段差が消失する。このため、その後に形成するＴｉＡｌＮ膜７０３、Ｉｒ膜７０４、ＩｒＯx膜７０５及びＰｔ膜７０６も平坦になる。
強誘電体キャパシタに用いられる強誘電体はＰＺＴに限定されず、Ｌａ、Ｃａ等が添加されたＰＺＴを用いてもよい。また、チタン酸ビスマス等を用いてもよい。メモリキャパシタは強誘電体キャパシタに限定されず、例えば、高誘電体メモリキャパシタ又は常誘電体メモリキャパシタであってもよい。高誘電体メモリキャパシタ及び常誘電体メモリキャパシタは、例えばＤＲＡＭ（dynamic random access memory）に用いられる。また、トランジスタ等の半導体素子の保護回路領域に設けられる保護キャパシタに、各実施形態における平滑用キャパシタと同様の構造を適用しても同様の効果を得ることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板と、
前記半導体基板上に形成された下地と、
前記下地に形成された第１の導電プラグと、
前記下地に設けられたメモリセル領域と、
第１のキャパシタを備え、前記メモリセル領域に接続された論理回路領域と、
を有し、
前記第１のキャパシタは、
下面の一部が前記第１の導電プラグに接する第１の下部電極と、
前記第１の下部電極上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の上部電極と、
を有し、
前記第１の上部電極は、平面視で、前記第１の導電プラグから離間していることを特徴とする半導体装置。
半導体基板と、
前記半導体基板上に形成された下地と、
前記下地に形成された第１の導電プラグと、
前記下地に設けられたメモリセル領域と、
第１のキャパシタを備え、前記メモリセル領域に接続された論理回路領域と、
を有し、
前記第１のキャパシタは、
下面の一部が前記第１の導電プラグに接する第１の下部電極と、
前記第１の下部電極上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の上部電極と、
を有し、
前記第１の上部電極は、平面視で、前記第１の導電プラグから離間していることを特徴とする半導体装置。
（付記２）
平面視で、前記第１の導電プラグと重なり合い、前記上部電極から絶縁分離された導電層を有することを特徴とする付記１に記載の半導体装置。
平面視で、前記第１の導電プラグと重なり合い、前記上部電極から絶縁分離された導電層を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の上部電極と前記導電層との間に溝があることを特徴とする付記２に記載の半導体装置。
前記第１の上部電極と前記導電層との間に溝があることを特徴とする付記２に記載の半導体装置。
（付記４）
前記絶縁膜は、強誘電体膜であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
前記絶縁膜は、強誘電体膜であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記絶縁膜は、
第１の絶縁膜と、
前記第１の絶縁膜上の第２の絶縁膜と、
を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
前記絶縁膜は、
第１の絶縁膜と、
前記第１の絶縁膜上の第２の絶縁膜と、
を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記メモリセル領域は第２のキャパシタを備え、
前記第２のキャパシタは、
下面の一部が、前記下地の前記メモリセル領域に形成された第２の導電プラグに接する第２の下部電極と、
前記第２の下部電極上の第３の絶縁膜と、
前記第３の絶縁膜上の第２の上部電極と、
を有し、
前記第３の絶縁膜の厚さと前記第２の絶縁膜の厚さが同等であることを特徴とする付記５に記載の半導体装置。
前記メモリセル領域は第２のキャパシタを備え、
前記第２のキャパシタは、
下面の一部が、前記下地の前記メモリセル領域に形成された第２の導電プラグに接する第２の下部電極と、
前記第２の下部電極上の第３の絶縁膜と、
前記第３の絶縁膜上の第２の上部電極と、
を有し、
前記第３の絶縁膜の厚さと前記第２の絶縁膜の厚さが同等であることを特徴とする付記５に記載の半導体装置。
（付記７）
前記第３の絶縁膜は、強誘電体膜であることを特徴とする付記６に記載の半導体装置。
前記第３の絶縁膜は、強誘電体膜であることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第２の絶縁膜と前記第３の絶縁膜が同じ材料を含むことを特徴とする付記６又は７に記載の半導体装置。
前記第２の絶縁膜と前記第３の絶縁膜が同じ材料を含むことを特徴とする付記６又は７に記載の半導体装置。
（付記９）
平面視で、前記第１の上部電極の面積は前記第２の上部電極の面積より大きいことを特徴とする付記６乃至８のいずれか１項に記載の半導体装置。
平面視で、前記第１の上部電極の面積は前記第２の上部電極の面積より大きいことを特徴とする付記６乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記第１の下部電極は、
チタン膜と、
前記チタン膜上の上面が平坦な第１の窒化チタンアルミニウム膜と、
前記第１の窒化チタンアルミニウム膜上の第２の窒化チタンアルミニウム膜と、
前記第２の窒化チタンアルミニウム膜上のイリジウム膜と、
前記イリジウム膜上の酸化イリジウム膜と、
前記酸化イリジウム膜上のプラチナ膜と、
を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
前記第１の下部電極は、
チタン膜と、
前記チタン膜上の上面が平坦な第１の窒化チタンアルミニウム膜と、
前記第１の窒化チタンアルミニウム膜上の第２の窒化チタンアルミニウム膜と、
前記第２の窒化チタンアルミニウム膜上のイリジウム膜と、
前記イリジウム膜上の酸化イリジウム膜と、
前記酸化イリジウム膜上のプラチナ膜と、
を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
半導体基板上にメモリセル領域と論理回路領域を有する下地を形成する工程と、
前記下地の前記論理回路領域に第１の導電プラグを形成する工程と、
前記論理回路領域に第１のキャパシタを形成する工程と、
を有し、
前記第１のキャパシタを形成する工程は、
下面の一部が前記第１の導電プラグに接する第１の下部電極を形成する工程と、
前記第１の下部電極上に絶縁膜を形成する工程と、
前記絶縁膜上に、平面視で、前記第１の導電プラグから離間する第１の上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
半導体基板上にメモリセル領域と論理回路領域を有する下地を形成する工程と、
前記下地の前記論理回路領域に第１の導電プラグを形成する工程と、
前記論理回路領域に第１のキャパシタを形成する工程と、
を有し、
前記第１のキャパシタを形成する工程は、
下面の一部が前記第１の導電プラグに接する第１の下部電極を形成する工程と、
前記第１の下部電極上に絶縁膜を形成する工程と、
前記絶縁膜上に、平面視で、前記第１の導電プラグから離間する第１の上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
平面視で、前記第１の導電プラグと重なり合い、前記第１の上部電極から絶縁分離される導電層を形成する工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。
平面視で、前記第１の導電プラグと重なり合い、前記第１の上部電極から絶縁分離される導電層を形成する工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１の上部電極を形成する工程及び前記導電層を形成する工程は、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を２分する溝を形成し、一方を前記第１の上部電極、他方を前記導電層とする工程と、
を有することを特徴とする付記１２に記載の半導体装置の製造方法。
前記第１の上部電極を形成する工程及び前記導電層を形成する工程は、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を２分する溝を形成し、一方を前記第１の上部電極、他方を前記導電層とする工程と、
を有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記絶縁膜は、強誘電体膜であることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜は、強誘電体膜であることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記絶縁膜を形成する工程は、
第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
を有することを特徴とする付記１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜を形成する工程は、
第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
を有することを特徴とする付記１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記下地の前記メモリセル領域に第２の導電プラグを形成する工程と、
前記メモリセル領域に第２のキャパシタを形成する工程を有し、
前記第２のキャパシタを形成する工程は、
下面の一部が前記第２の導電プラグに接する第２の下部電極を形成する工程と、
前記第２の下部電極上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第２の上部電極を形成する工程と、
を有し、
前記第２の絶縁膜の厚さと前記第３の絶縁膜の厚さが同等であることを特徴とする付記１５に記載の半導体装置の製造方法。
前記下地の前記メモリセル領域に第２の導電プラグを形成する工程と、
前記メモリセル領域に第２のキャパシタを形成する工程を有し、
前記第２のキャパシタを形成する工程は、
下面の一部が前記第２の導電プラグに接する第２の下部電極を形成する工程と、
前記第２の下部電極上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第２の上部電極を形成する工程と、
を有し、
前記第２の絶縁膜の厚さと前記第３の絶縁膜の厚さが同等であることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第３の絶縁膜は、強誘電体膜であることを特徴とする付記１６に記載の半導体装置の製造方法。
前記第３の絶縁膜は、強誘電体膜であることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第２の絶縁膜と前記第３の絶縁膜が同じ材料を含むことを特徴とする付記１６又は１７に記載の半導体装置の製造方法。
前記第２の絶縁膜と前記第３の絶縁膜が同じ材料を含むことを特徴とする付記１６又は１７に記載の半導体装置の製造方法。
（付記１９）
平面視で、前記第１の上部電極の面積は前記第２の上部電極の面積より大きいことを特徴とする付記１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
平面視で、前記第１の上部電極の面積は前記第２の上部電極の面積より大きいことを特徴とする付記１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
（付記２０）
前記第１の下部電極を形成する工程は、
チタン膜を形成する工程と、
前記チタン膜上に第１の窒化チタンアルミニウム膜を形成する工程と、
前記第１の窒化チタンアルミニウム膜の上面を平坦化する工程と、
前記第１の窒化チタンアルミニウム膜上に第２の窒化チタンアルミニウム膜を形成する工程と、
前記第２の窒化チタンアルミニウム膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上にプラチナ膜を形成する工程と、
を有することを特徴とする付記１１乃至１９のいずれか１項に記載の半導体装置の製造方法。
前記第１の下部電極を形成する工程は、
チタン膜を形成する工程と、
前記チタン膜上に第１の窒化チタンアルミニウム膜を形成する工程と、
前記第１の窒化チタンアルミニウム膜の上面を平坦化する工程と、
前記第１の窒化チタンアルミニウム膜上に第２の窒化チタンアルミニウム膜を形成する工程と、
前記第２の窒化チタンアルミニウム膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上にプラチナ膜を形成する工程と、
を有することを特徴とする付記１１乃至１９のいずれか１項に記載の半導体装置の製造方法。
１：半導体装置
２：メモリセル領域
３：論理回路領域
１０１、２０１、３０１、４０１、５０１、６０１、７１０下部電極
１０２、３０２、４０２、６０２：容量絶縁膜
１０３、２０３、３０３、４０３、５０２、６０３：上部電極
１０４、３０４：導電プラグ
１１０、２１０、４１０、５１０：溝
１６０、２６０、２６３：不均一領域
１６１、２６１、４６１、５６１：平滑用キャパシタ
２１２、５１２：下部容量絶縁膜
２２２、５２２：上部容量絶縁膜
３６１、６６１：メモリキャパシタ
７０１：Ｔｉ膜
７０２、７０３：ＴｉＡｌＮ膜
７０４：Ｉｒ膜
７０５：ＩｒＯx膜
７０６：Ｐｔ膜
２：メモリセル領域
３：論理回路領域
１０１、２０１、３０１、４０１、５０１、６０１、７１０下部電極
１０２、３０２、４０２、６０２：容量絶縁膜
１０３、２０３、３０３、４０３、５０２、６０３：上部電極
１０４、３０４：導電プラグ
１１０、２１０、４１０、５１０：溝
１６０、２６０、２６３：不均一領域
１６１、２６１、４６１、５６１：平滑用キャパシタ
２１２、５１２：下部容量絶縁膜
２２２、５２２：上部容量絶縁膜
３６１、６６１：メモリキャパシタ
７０１：Ｔｉ膜
７０２、７０３：ＴｉＡｌＮ膜
７０４：Ｉｒ膜
７０５：ＩｒＯx膜
７０６：Ｐｔ膜
Claims (8)
- 半導体基板と、
前記半導体基板上に形成された下地と、
前記下地に形成された第１の導電プラグと、
前記下地に設けられたメモリセル領域と、
第１のキャパシタを備え、前記メモリセル領域に接続された論理回路領域と、
を有し、
前記第１のキャパシタは、
下面の一部が前記第１の導電プラグに接する第１の下部電極と、
前記第１の下部電極上の絶縁膜と、
前記絶縁膜上の第１の上部電極と、
を有し、
前記第１の上部電極は、平面視で、前記第１の導電プラグから離間しており、
更に、平面視で、前記第１の導電プラグと重なり合い、前記第１の上部電極から絶縁分離された擬上部電極を有することを特徴とする半導体装置。 - 前記絶縁膜は、
第１の絶縁膜と、
前記第１の絶縁膜上の第２の絶縁膜と、
を有することを特徴とする請求項１に記載の半導体装置。 - 前記メモリセル領域は第２のキャパシタを備え、
前記第２のキャパシタは、
下面の一部が、前記下地の前記メモリセル領域に形成された第２の導電プラグに接する第２の下部電極と、
前記第２の下部電極上の第３の絶縁膜と、
前記第３の絶縁膜上の第２の上部電極と、
を有し、
前記第３の絶縁膜の厚さと前記第２の絶縁膜の厚さが同等であることを特徴とする請求項２に記載の半導体装置。 - 前記第１の下部電極は、
チタン膜と、
前記チタン膜上の上面が平坦な第１の窒化チタンアルミニウム膜と、
前記第１の窒化チタンアルミニウム膜上の第２の窒化チタンアルミニウム膜と、
前記第２の窒化チタンアルミニウム膜上のイリジウム膜と、
前記イリジウム膜上の酸化イリジウム膜と、
前記酸化イリジウム膜上のプラチナ膜と、
を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。 - 半導体基板上にメモリセル領域と論理回路領域を有する下地を形成する工程と、
前記下地の前記論理回路領域に第１の導電プラグを形成する工程と、
前記論理回路領域に第１のキャパシタを形成する工程と、
を有し、
前記第１のキャパシタを形成する工程は、
下面の一部が前記第１の導電プラグに接する第１の下部電極を形成する工程と、
前記第１の下部電極上に絶縁膜を形成する工程と、
前記絶縁膜上に、平面視で、前記第１の導電プラグから離間する第１の上部電極を形成する工程と、
を有し、
平面視で、前記第１の導電プラグと重なり合い、前記第１の上部電極から絶縁分離される導電層を形成する工程を有し、
前記第１の上部電極を形成する工程及び前記導電層を形成する工程は、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を２分する溝を形成し、一方を前記第１の上部電極、他方を前記導電層とする工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、
第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記下地の前記メモリセル領域に第２の導電プラグを形成する工程と、
前記メモリセル領域に第２のキャパシタを形成する工程を有し、
前記第２のキャパシタを形成する工程は、
下面の一部が前記第２の導電プラグに接する第２の下部電極を形成する工程と、
前記第２の下部電極上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第２の上部電極を形成する工程と、
を有し、
前記第２の絶縁膜の厚さと前記第３の絶縁膜の厚さが同等であることを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記第１の下部電極を形成する工程は、
チタン膜を形成する工程と、
前記チタン膜上に第１の窒化チタンアルミニウム膜を形成する工程と、
前記第１の窒化チタンアルミニウム膜の上面を平坦化する工程と、
前記第１の窒化チタンアルミニウム膜上に第２の窒化チタンアルミニウム膜を形成する工程と、
前記第２の窒化チタンアルミニウム膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上にプラチナ膜を形成する工程と、
を有することを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014161461A JP6402528B2 (ja) | 2014-08-07 | 2014-08-07 | 半導体装置及びその製造方法 |
| US14/797,405 US9472611B2 (en) | 2014-08-07 | 2015-07-13 | Semiconductor device and method of manufacturing the same |
| DE102015213920.4A DE102015213920B4 (de) | 2014-08-07 | 2015-07-23 | Halbleitervorrichtung aufweisend Speicherzellenbereich und Logikschaltkreisbereich und Verfahren zur Herstellung davon |
| CN201510455626.6A CN105374819B (zh) | 2014-08-07 | 2015-07-29 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014161461A JP6402528B2 (ja) | 2014-08-07 | 2014-08-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016039247A JP2016039247A (ja) | 2016-03-22 |
| JP6402528B2 true JP6402528B2 (ja) | 2018-10-10 |
Family
ID=55135031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014161461A Active JP6402528B2 (ja) | 2014-08-07 | 2014-08-07 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9472611B2 (ja) |
| JP (1) | JP6402528B2 (ja) |
| CN (1) | CN105374819B (ja) |
| DE (1) | DE102015213920B4 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6787813B2 (ja) * | 2017-02-16 | 2020-11-18 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
| JP2021048249A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104049A (en) * | 1997-03-03 | 2000-08-15 | Symetrix Corporation | Ferroelectric memory with ferroelectric thin film having thickness of 90 nanometers or less, and method of making same |
| KR100331270B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | ＴａＯＮ박막을 갖는 커패시터 제조방법 |
| DE19947082B4 (de) * | 1999-09-30 | 2005-02-10 | Infineon Technologies Ag | Integrierte Speicherzellenanordnung mit mindestens einem Kondensator und einem Transistor und Verfahren zur Herstellung einer integrierten Speicherzelle |
| JP4481464B2 (ja) | 2000-09-20 | 2010-06-16 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP4688343B2 (ja) | 2001-05-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 強誘電体メモリ装置 |
| JP3657925B2 (ja) * | 2002-06-17 | 2005-06-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2006332594A (ja) * | 2005-04-27 | 2006-12-07 | Toshiba Corp | 強誘電体記憶装置及びその製造方法 |
| JP2008071899A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体装置 |
| JP5205741B2 (ja) * | 2006-11-14 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2008205114A (ja) | 2007-02-19 | 2008-09-04 | Seiko Epson Corp | 強誘電体メモリ装置の製造方法 |
| JP2010010455A (ja) * | 2008-06-27 | 2010-01-14 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2010010603A (ja) | 2008-06-30 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| JP2011061085A (ja) * | 2009-09-11 | 2011-03-24 | Toshiba Corp | 強誘電体記憶装置 |
| JP5668303B2 (ja) * | 2010-03-19 | 2015-02-12 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP5862347B2 (ja) * | 2012-02-15 | 2016-02-16 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP5994466B2 (ja) * | 2012-08-06 | 2016-09-21 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
-
2014
- 2014-08-07 JP JP2014161461A patent/JP6402528B2/ja active Active
-
2015
- 2015-07-13 US US14/797,405 patent/US9472611B2/en active Active
- 2015-07-23 DE DE102015213920.4A patent/DE102015213920B4/de active Active
- 2015-07-29 CN CN201510455626.6A patent/CN105374819B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20160043165A1 (en) | 2016-02-11 |
| DE102015213920B4 (de) | 2017-05-11 |
| CN105374819B (zh) | 2019-03-15 |
| JP2016039247A (ja) | 2016-03-22 |
| US9472611B2 (en) | 2016-10-18 |
| DE102015213920A1 (de) | 2016-02-11 |
| CN105374819A (zh) | 2016-03-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
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|
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