JP2010062329A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体膜に接する電極のダメージを抑制した縦型の強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に、対をなし、互いに離間して配設された拡散層１６を有するトランジスタ１３と、半導体基板１１面にほぼ平行な底面を有し、半導体基板１１から離れる上方向に先細りの７５〜８６度の傾斜を有する絶縁膜柱状体２５の側面に配設され、拡散層１６のどちらか一方にコンタクトプラグ２１を介して接続された下部電極３１と、同様な傾斜を有し、下部電極３１の絶縁膜柱状体２５とは反対側の面に配設された強誘電体膜３３と、同様な傾斜を有し、強誘電体膜３３の下部電極３１とは反対側の面に配設され、拡散層１６のどちらか他方にコンタクトプラグ２３を介して接続された上部電極３５とを備える。
【選択図】図１

Description

本発明は、強誘電体キャパシタを有する半導体装置及びその製造方法に関する。

従来、強誘電体キャパシタを用いて不揮発にデータを記憶する半導体装置（以下、ＦｅＲＡＭ（Ferroelectric Random Access Memory）ともいう）が知られている。ＦｅＲＡＭの内、チェーン型ＦｅＲＡＭは、トランジスタと強誘電体キャパシタを並列接続したものを、複数個直列接続してセルアレイブロックを構成している。強誘電体キャパシタは、例えば、絶縁膜で覆われた半導体基板上に下部電極、強誘電体膜、及び上部電極を上下方向に積層して形成される。

上下方向に積層、つまり強誘電体膜の両側の電極が横方向に広がった横型の強誘電体キャパシタは、微細化が進むとキャパシタの面積が大きく取れなくなり、信号量が少なくなる問題が起こる。そこで、例えば、キャパシタ電極膜を形成した後、キャパシタ電極膜を膜面に垂直にエッチング除去して溝状の開口部を形成し、開口部に強誘電体膜を埋め込み、両側の電極が縦方向に広がった縦型の強誘電体キャパシタを用いる半導体装置が開示されている（例えば、特許文献１参照。）。

この開示された半導体装置では、強誘電体膜を埋め込む、例えば、左右両側の電極をドライエッチング（ＲＩＥ、Reactive Dry Etching）で加工するために、電極の強誘電体膜に接する界面に大きなダメージが入り、キャパシタ特性が劣化するという問題を有している。
特開２００２−２８９７９７号公報

本発明は、強誘電体膜に接する電極のダメージを抑制した縦型の強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。

本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に互いに離間して配設されたソース及びドレインを有するトランジスタと、前記半導体基板面にほぼ平行な底面を有し、前記半導体基板から離れる上方向に先細りの傾斜を有する絶縁膜柱状体の側面に配設され、前記ソース及びドレインのどちらか一方に第１のコンタクトプラグを介して接続された第１の電極と、前記第１の電極の前記絶縁膜柱状体とは反対側の面に配設され、前記傾斜と同様な傾斜を有する強誘電体膜と、前記強誘電体膜の前記第１の電極とは反対側の面に配設され、前記ソース及びドレインのどちらか他方に第２のコンタクトプラグを介して接続され、前記傾斜と同様な傾斜を有する第２の電極とを備えていること特徴とする。

また、本発明の別態様の半導体装置の製造方法は、半導体基板上に対をなす拡散層を有し、前記拡散層を共有して直列に接続されるトランジスタを形成し、前記トランジスタを覆うように前記半導体基板上に第１の絶縁膜を形成し、前記拡散層の一方と接続し、前記第１の絶縁膜とほぼ面一の上面を有する第１のコンタクトプラグ、及び前記拡散層の他方と接続し、前記第１の絶縁膜の内部に上面を有する第２のコンタクトプラグを形成する工程と、前記第１のコンタクトプラグの上面の中央部に底面が接して、前記第１のコンタクトプラグから離れるに従って先細りとなる傾斜の対向する側面を有する絶縁膜柱状体を形成する工程と、前記第１のコンタクトプラグの上面の周辺部で接続し、前記絶縁膜柱状体を被う第１の電極膜を形成し、次に、前記第１の絶縁膜上の前記第１のコンタクトプラグの上面の外側で、前記第１の電極膜を切断する工程と、前記第１の電極膜を被うように、強誘電体膜を形成し、前記強誘電体膜を被うように、第２の電極膜を形成する工程と、前記第２の電極膜を被うように、第２の絶縁膜を形成する工程と、前記トランジスタが接続された方向に隣接する前記絶縁膜柱状体との中間位置で、前記トランジスタが接続された方向に垂直に、前記第２の絶縁膜の表面から、前記第２のコンタクトプラグの上面に達する第１の溝を形成する工程と、前記第２の絶縁膜及び前記第１の溝の表面を被うように、導電膜を形成し、前記第２の電極膜を前記第２のコンタクトプラグに接続する工程と、前記第２の電極膜を被うように、第３の絶縁膜を形成し、前記第３の絶縁膜の表面から、前記絶縁膜柱状体の上面及び側面に達し、前記第１の電極膜を切断し、前記トランジスタが接続された方向に垂直な第２の溝、並びに、前記第２の溝の方向に隣接する前記絶縁膜柱状体の中間位置で、前記第１の絶縁膜の表面に達し、前記トランジスタが接続された方向に伸びた第３の溝を形成する工程と、前記第２の溝の表面、前記第３の溝の表面、及び前記第３の絶縁膜の表面に第４の絶縁膜を形成する工程とを備えていることを特徴とする。

本発明によれば、強誘電体膜に接する電極のダメージを抑制した縦型の強誘電体キャパシタを有する半導体装置及びその製造方法を提供することが可能である。

以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。

本発明の実施例１に係る半導体装置及びその製造方法について、図１乃至図１１を参照しながら説明する。図１は半導体装置の構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＡ−Ａ線に垂直なＢ−Ｂ線にほぼ沿った断面図である。なお、図１（ｃ）断面図は、より正確には図１（ｂ）の折線Ｂ１−Ｂ１線に沿った断面である。図２は半導体装置の回路構成を模式的に示す図である。図３は、半導体装置の製造方法を工程順に模式的に示す図で、図３（ａ）は図１（ｂ）にほぼ対応する位置の断面図、図３（ｂ）は図１（ｃ）にほぼ対応する位置の断面図である。以下、図４乃至１１において、各図の（ａ）及び（ｂ）は、それぞれ図３（ａ）及び図３（ｂ）にほぼ対応する位置の断面図である。図４は、図３に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図５は、図４に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図６は、図５に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図７は、図６に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図８は、図７に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図９は、図８に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図１０は、図９に続く半導体装置の製造方法を工程順に模式的に示す断面図である。図１１は、図１０に続く半導体装置の製造方法を工程順に模式的に示す断面図である。

図１に示すように、半導体装置１は、半導体基板１１上に形成されたトランジスタ１３と、トランジスタ１３の上部（半導体基板１１から離れる方向）で、半導体基板１１に対して７５〜８６度の傾斜を有する絶縁膜柱状体２５の側面に配設され、絶縁膜柱状体２５の側面とほぼ同様な傾斜を有する強誘電体キャパシタ３０とからなるメモリセル６を備えている。

つまり、半導体装置１は、半導体基板１１と、半導体基板１１上に、対をなし、互いに離間して配設されたソース及びドレインである拡散層１６を有するトランジスタ１３と、半導体基板１１面にほぼ平行な底面を有し、半導体基板１１から離れる方向に先細りの７５〜８６度の傾斜を有する絶縁膜柱状体２５の側面に配設され、拡散層１６のどちらか一方に第１のコンタクトプラグであるコンタクトプラグ２１を介して接続された第１の電極である下部電極３１と、絶縁膜柱状体２５の側面と同様な傾斜を有し、下部電極３１の絶縁膜柱状体２５とは反対側の面に配設された強誘電体膜３３と、絶縁膜柱状体２５の側面と同様な傾斜を有し、強誘電体膜３３の下部電極３１とは反対側の面に配設され、拡散層１６のどちらか他方に第２のコンタクトプラグであるコンタクトプラグ２３を介して接続された第２の電極である上部電極３５とを備えている。

図２に示すように、半導体装置１は、ＴＣ並列ユニット直列接続型強誘電体メモリと称され、複数個のスイッチング用のトランジスタ（Ｔ）１３が直列に接続され、各々のトランジスタ１３に強誘電体キャパシタ（Ｃ）３０がそれぞれ並列接続される。１つのメモリセル６は、１つのトランジスタ１３と１つの強誘電体キャパシタ３０で構成されている。トランジスタ１３の直列接続方向が、図１（ａ）のＡ−Ａ線の方向と一致する。

図１に示すように、半導体基板１１は、例えば、ｐ型の素子形成領域を有するシリコン基板である。半導体基板１１表面の素子形成領域に、ｎ型の拡散層１６が離間して形成され、対をなす拡散層１６の離間した部分の上部にゲート絶縁膜１４を介してゲート電極１５が形成されてトランジスタ１３が構成されている。

トランジスタ１３は、例えば、シリコン酸化膜からなる層間絶縁膜１７に被われ、層間絶縁膜１７の上に、例えば、アルミニウム酸化膜からなる保護絶縁膜１９が配設されている。

コンタクトプラグ２１は、例えば、ＴｉＮ、ＴｉＡｌｘＮｙ（ｘ＝１−９９、ｙ＝９９−１）、及びＴｉ／ＴｉＮ／Ｗの内のいずれか１つからなり、上面が保護絶縁膜１９の上面と面一の矩形の板状をなし、矩形の板の中心から一方の拡散層１６に、ほぼ垂直に、上面の矩形より小さな断面の柱を伸ばした構成である。図１（ｂ）、（ｃ）に示すように、コンタクトプラグ２１は、断面がＴ字形となる。

絶縁膜柱状体２５は、角錐台乃至角錐台に近い形状をなしている。絶縁膜柱状体２５は、例えば、シリコン酸化膜からなり、底面がＡ−Ａ線の方向及びＡ−Ａ線に垂直なＢ−Ｂ線の方向に辺を有し、４辺の長さがほぼ同程度の矩形をなしている。絶縁膜柱状体２５の上面は、底面にほぼ平行で底面の辺にほぼ平行な辺を有し、底面と相似形または相似形に近い形状をなし、平面図において底面の内側に収まっている。４つの側面は、底面とは、約７５度から約８６度の角度を有している。絶縁膜柱状体２５は、底面の１辺が、例えば、約９０ｎｍ、底面に垂直方向の高さが、例えば、約５００ｎｍである。なお、絶縁膜柱状体２５は、必ずしも独立した角錐台である必要はなく、例えば、Ｂ−Ｂ線の方向に絶縁膜柱状体２５の底面及び上面が連なって山脈状をなすことは可能である。

絶縁膜柱状体２５の底面の中心は、コンタクトプラグ２１の上面の中心とほぼ一致して、絶縁膜柱状体２５の底面は、平面図においてコンタクトプラグ２１の上面の内側に収まっている。つまり、コンタクトプラグ２１の上面の周辺部は、絶縁膜柱状体２５の底面と接触せず、下部電極３１と接触している。

強誘電体キャパシタ３０は、下側の絶縁膜柱状体２５側から下部電極３１、強誘電体膜３３、及び、上部電極３５が、順次、積層された構造である。

下部電極３１は、例えば、Ｔｉ及びその上のＩｒからなり、絶縁膜柱状体２５の側面の傾斜に沿って形成され、コンタクトプラグ２１の上面に接して曲折して、この上面上にほぼ水平に配置されている。下部電極３１は、コンタクトプラグ２１に電気的に接続されている。

強誘電体膜３３は、例えば、ＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）からなり、下部電極３１の側面の傾斜に沿って形成され、更に、下部電極３１の水平部に沿って形成されている。強誘電体膜３３に連続するＰＺＴの組成を有する誘電体膜３３ａは、下部電極３１の水平となった端部を被い、ほぼ水平に延在している。

上部電極３５は、例えば、ＳＲＯ（ＳｒＲｕＯ_３）及びその上のＩｒＯ_２からなり、強誘電体膜３３及び誘電体膜３３ａを被うように配設されている。上部電極３５の水平な端部は、ほぼ垂直に上下方向に伸びた導電膜４３に電気的に接続している。導電膜４３は、例えば、ＴｉＮからなり、コンタクトプラグ２３に電気的に接続している。

上部電極３５は、保護絶縁膜３７で被われ、更に、保護絶縁膜３７は層間絶縁膜４１で被われている。層間絶縁膜４１の上に導電膜４３があり、導電膜４３は層間絶縁膜４５で被われている。なお、導電膜４３は、コンタクトプラグ２３の上部では、層間絶縁膜４１を貫いて、コンタクトプラグ２３に接続している。層間絶縁膜４５は保護絶縁膜４７で被われている。

メモリの単位となるメモリセル６は、１つの強誘電体キャパシタ３０と強誘電体キャパシタ３０に接続されたスイッチング機能を有する１つのトランジスタ１３で構成される。１つの絶縁膜柱状体２５の対向する側面に、２つの強誘電体キャパシタ３０が背中合わせに配設されている。強誘電体キャパシタ３０は、保護絶縁膜１９、３７、４７、コンタクトプラグ２１、導電膜４３のいずれかで被われている。

次に、半導体装置１の製造方法について説明する。図３に示すように、半導体基板１１上に対をなす拡散層１６を有し、拡散層１６を共有して直列に接続されるトランジスタ１３は、周知の方法で形成される。トランジスタ１３を覆うように層間絶縁膜１７が形成される。この層間絶縁膜１７にコンタクト孔を形成し、コンタクト孔にＴｉＮ、ＴｉＡｌｘＮｙ（ｘ＝１−９９、ｙ＝９９−１）、及びＴｉ／ＴｉＮ／Ｗの内のいずれか１つ等からなるコンタクトプラグ２３を埋め込む。

この後、層間絶縁膜１７及びコンタクトプラグ２３の表面をＣＭＰ（Chemical Mechanical Polishing）法等で平坦化して、アルミニウム酸化膜等で保護絶縁膜１９を形成する。ここで、保護絶縁膜１９は、ＰＺＴ膜中のＰｂの拡散を阻止する役目と、ＲＩＥのストッパの役目を担う。保護絶縁膜１９は、後述の保護絶縁膜も同様に、アルミニウム酸化膜（例えばＡｌ_２Ｏ_３）の他に、ＳｉＡｌｘＯｙ（例えばＳｉＡｌＯ）、ＺｒＯｘ（例えばＺｒＯ_２）、ＳｉｘＮｙ（例えばＳｉ_３Ｎ_４）、ＴｉＡｌｘＮｙ（例えばＴｉＡｌ_０．５Ｎ_０．５）等、または、これらを組み合わせたものが可能である。層間絶縁膜１７及び保護絶縁膜１９が第１の絶縁膜に対応する。

保護絶縁膜１９及び層間絶縁膜１７に、最初、拡散層１６に達する径（または辺）の相対的に小さなコンタクト孔を形成し、次に、開口したコンタクト孔がほぼ中心になる位置に相対的に大きなコンタクト孔を、層間絶縁膜１７の中に底面があるように形成する。そして、コンタクトプラグ２３と同じ材料からなるコンタクトプラグ２１を埋め込み、保護絶縁膜１９及びコンタクトプラグ２１の表面をＣＭＰ法等で平坦化する。

保護絶縁膜１９及びコンタクトプラグ２１の表面にシリコン酸化膜等をプラズマＣＶＤ法等で堆積し、フォトリソグラフィ工程を用いて、パターニングを行い、ＲＩＥ法でエッチングして、図３（ａ）、（ｂ）に示すように、例えば、高さ約５００ｎｍ、底面に対してほぼ７５〜８６度の傾斜をなす側面を有し、底面が矩形の角錐台乃至角錐台に近い形状の絶縁膜柱状体２５を形成する。コンタクトプラグ２１と絶縁膜柱状体２５との位置関係は、上述の通りである。

図４に示すように、コンタクトプラグ２１、絶縁膜柱状体２５、及び保護絶縁膜１９等の上に、ＣＶＤ法あるいはスパッタリング法を用いて、Ｉｒからなる下部電極３１を、例えば、約５０ｎｍ堆積する。なお、Ｉｒを堆積する前に、Ｔｉ膜（約３ｎｍ）、ＴｉｘＡｌｙ膜（約３ｎｍ）、ＴｉＡｌｘＮｙ膜（約３ｎｍ）等を堆積すると密着が良くなる。コンタクトプラグ２１の周辺部と下部電極３１とは、接触し、電気的に接続している。下部電極３１は、上部電極３５と同様に、加工される前後において同じ名称で表わされる。

図５に示すように、下部電極３１の上に、シリコン酸化膜からなる酸化膜マスク５１を堆積し、酸化膜マスク５１をＣＭＰ法等で平坦化して、フォトリソグラフィ工程を用いて、パターニングを行う。パターニングされた酸化膜マスク５１を、マスクとして、例えば、３００℃以上の高温ＲＩＥ法により、Ｉｒをエッチングする。下部電極３１は、絶縁膜柱状体２５の上面、側面、コンタクトプラグ２１の周辺部、及びコンタクトプラグ２１に近接した保護絶縁膜１９の上に形成される。

この後、酸化膜マスク５１はＲＩＥ法により除去される。酸化膜マスク５１をエッチングするＲＩＥ条件は、Ｉｒに対して高い選択比を有する。すなわち、ＲＩＥによるＩｒの表面をエッチング除去するような作用は極めて小さいので、Ｉｒの表面に発生するエッチングダメージが抑制される。なお、Ｉｒの表面のダメージをより減じるために、例えば、５００〜６５０℃、窒素雰囲気で、ＲＴＡ（Rapid Thermal Annealing）を行うことは好適である。

図６に示すように、下部電極３１及び保護絶縁膜１９の上に、ＣＶＤ法あるいはスパッタリング法を用いて、ＰＺＴからなる強誘電体膜３３及び誘電体膜３３ａを、例えば、５０ｎｍ堆積する。ＰＺＴ膜は、例えば、キュリー点以上の温度で堆積され、下部電極３１上の膜は、所望の結晶が得られて強誘電体膜３３となり、保護絶縁膜１９上の膜は、強誘電体膜３３とは異なる性質の誘電体膜３３ａとなる。なお、ＰＺＴ膜は、堆積後に加熱処理されることは可能である。

図７に示すように、強誘電体膜３３及び誘電体膜３３ａの上に、ＣＶＤ法あるいはスパッタリング法を用いて、ＳＲＯ（約１０ｎｍ）／ＩｒＯ_２（約２０ｎｍ）からなる上部電極３５を堆積する。上部電極３５は、ＳＲＯ（約１０ｎｍ）／Ｉｒ（約２０ｎｍ）とすることは可能である。強誘電体膜３３及び上部電極３５は、同一装置内で、連続的に堆積が可能である。

図８に示すように、上部電極３５の上に、例えば、スパッタリング法あるいはＡＬＤ（Atomic Layer Deposition）法を用いて、アルミニウム酸化膜等からなる保護絶縁膜３７を堆積する。保護絶縁膜３７及び次の層間絶縁膜４１が第２の絶縁膜に対応する。

図９に示すように、保護絶縁膜３７の上に、例えば、プラズマＣＶＤ法を用いて、シリコン酸化膜からなる層間絶縁膜４１を堆積する。保護絶縁膜３７は、上部電極３５及び強誘電体膜３３への層間絶縁膜４１堆積時のダメージを抑制することが可能である。層間絶縁膜４１をＣＭＰ法等で平坦化して、フォトリソグラフィ工程を用いて、パターニングを行う。パターニングされた層間絶縁膜４１を、マスクとして、例えば、３００℃以上の高温ＲＩＥ法により、上部電極３５、強誘電体膜３３、及び下部電極３１をエッチングして、更に保護絶縁膜１９をエッチングして、コンタクトプラグ２３の上面に達し、Ｂ−Ｂ線に沿う方向に伸びた第１の溝である溝５２を形成する。層間絶縁膜４１の溝５２を形成する面は、絶縁膜柱状体２５の側面より９０度に近い傾斜、例えば、約８７度を有している。

図１０に示すように、層間絶縁膜４１、コンタクトプラグ２３の上面に達する溝５２の表面に、ＣＶＤ法あるいはスパッタリング法を用いて、ＴｉＮからなる導電膜４３を堆積する。導電膜４３は、溝５２の表面に露出した上部電極３５と、コンタクトプラグ２３とを電気的に接続する。

図１１に示すように、導電膜４３の上に、例えば、プラズマＣＶＤ法を用いて、シリコン酸化膜からなる第３の絶縁膜である層間絶縁膜４５を堆積し、層間絶縁膜４５をＣＭＰ法等で平坦化して、フォトリソグラフィ工程を用いて、パターニングを行う。パターニングされた層間絶縁膜４５をマスクとして、導電膜４３をエッチングし、順次、層間絶縁膜４１、及び保護絶縁膜３７までＲＩＥ法によりエッチングし、更に上部電極３５、強誘電体膜３３、及び下部電極３１を高温ＲＩＥ法によりエッチングする。

図１１（ａ）に示すように、絶縁膜柱状体２５の上面及び側面まで、Ｂ−Ｂ線（図１参照）に沿う方向に伸びた第２の溝である溝５３ａが形成され、溝５３ａによって図の左右の上部電極３５、強誘電体膜３３、及び下部電極３１で構成される強誘電体キャパシタ３０が分離される。一方、図１１（ｂ）に示すように、隣接するコンタクトプラグ２１との中間点を通り、Ａ−Ａ線（図１参照）に沿う方向に伸びた第３の溝である溝５３ｂが形成され、溝５３ｂによって図の左右の上部電極３５、強誘電体膜３３、及び下部電極３１が分離される。Ａ−Ａ線に沿う方向に伸びた溝５３ｂの下には、保護絶縁膜１９等が露出する。

そして、図１に示すように、層間絶縁膜４５の上及び前工程で形成した溝５３ａ、５３ｂに、例えば、スパッタリング法を用いて、アルミニウム酸化膜等からなる第４の絶縁膜である保護絶縁膜４７を堆積する。この後、図示を省略するが、半導体装置１は、保護絶縁膜４７を被う層間絶縁膜、配線層等を配設する周知の製造工程を経て完成する。

図１（ｂ）に示すように、強誘電体キャパシタ３０の下部電極３１は、コンタクトプラグ２１を介して、隣接した下部電極３１に接続され、上部電極３５は、導電膜４３を介して、反対側に隣接した上部電極３１に接続されている。チェーン状に接続された隣接する強誘電体キャパシタ３０同士は、Ａ−Ａ線方向（接続方向）に垂直な鏡面に対して対称の関係にある。

上述したように、強誘電体キャパシタ３０は、絶縁膜柱状体２５のほぼ７５度から８６度の側面上に、下部電極３１を堆積し、下部電極３１をパターニングした後、高い選択比を有するＲＩＥ条件でマスク膜が除去され、その後、強誘電体膜３３及び上部電極３５が順次堆積されている。強誘電体膜３３の下部電極３１は、エッチングダメージを少なくしてエッチングされ、上部電極３５は強誘電体膜３３上へ連続して堆積されている。そのため、強誘電体膜３３の両側の上部及び下部電極３１、３５の界面のダメージは、上部及び下部電極をドライエッチング等で加工する場合に比較してずっと小さく、半導体装置１は、キャパシタ特性の劣化を抑えることが可能である。

また、強誘電体キャパシタ３０は、下部電極３１、強誘電体膜３３、及び上部電極３５が半導体基板１１の表面に対してほぼ７５度から８６度の傾斜を有する縦型の構成である。つまり、強誘電体キャパシタ３０は、横幅を小さく維持して、縦方向に伸ばすことによりキャパシタの面積を確保でき、微細化を図りつつ信号量の減少を抑制することが可能でなる。

また、強誘電体膜３３及び誘電体膜３３ａは、下部電極３１、上部電極３５、保護絶縁膜１９、４７、導電膜４３のいずれかで被われている。また、強誘電体キャパシタ３０は、保護絶縁膜１９、３７、４７、コンタクトプラグ２１、導電膜４３のいずれかで被われている。強誘電体膜３３及び誘電体膜３３ａからＰｂが拡散して出て行くのを抑制し、逆に、強誘電体膜３３に還元性の水素等が拡散して入ることを抑制している。強誘電体キャパシタ３０の特性の劣化が少ないので、半導体装置１は高い特性を維持可能である。

本発明の実施例２に係る半導体装置及びその製造方法について、図１２を参照しながら説明する。図１２は半導体装置の構造を模式的に示す図で、図１２（ａ）は図１（ａ）のＡ−Ａ線に相当する線に沿った断面図、図１２（ｂ）は、図１２（ａ）の折線Ｂ１−Ｂ１線に沿った図１（ｃ）に対応する断面図である。実施例１の半導体装置１とは、絶縁膜柱状体の側面及び上面に保護絶縁膜を有する構造である点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。

図１２に示すように、半導体装置２は、絶縁膜柱状体２５の側面及び上面に沿って、例えば、アルミニウム酸化膜からなる保護絶縁膜５５が配設されている。保護絶縁膜５５の上に、例えば、Ｉｒからなる下部電極３１が堆積されている。絶縁膜柱状体２５と下部電極３１との間に、保護絶縁膜５５がある以外は、実施例１の半導体装置１と同じ構成である。保護絶縁膜５５は、密着性を向上させるために、他に、Ｔｉ膜、ＴｉｘＡｌｙ膜、ＴｉＡｌｘＮｙ等が可能である。

製造方法において、実施例１の半導体装置１と同じ工程で、絶縁膜柱状体２５を形成する。その後、絶縁膜柱状体２５の上面及び側面、並びに、保護絶縁膜１９の上面及びコンタクトプラグ２１の周辺上面に保護絶縁膜５５を堆積し、絶縁膜柱状体２５の上面及び側面以外の保護絶縁膜５５を除去する。以降は、実施例１の半導体装置１と同じ工程である。

半導体装置２は、保護絶縁膜５５と下部電極３１との間に、保護絶縁膜５５が配設されているので、保護絶縁膜５５と下部電極３１との密着性を向上させることが可能となる。また、保護絶縁膜５５は、強誘電体膜３３のＰＺＴ膜からＰｂが絶縁膜柱状体２５のシリコン酸化膜中に拡散することを抑制可能となる。仮にＰｂの拡散が起こると、絶縁膜柱状体２５のＳｉＯ_２は、鉛ガラスに変質し、熱膨張係数の増大、軟化点の低下等が著しくなる可能性がある。その他、半導体装置２は、実施例１の半導体装置１が有する効果を同様に有している。

本発明の実施例３に係る半導体装置及びその製造方法について、図１３を参照しながら説明する。図１３は半導体装置の構造を模式的に示す図で、図１３（ａ）は図１（ａ）のＡ−Ａ線に相当する線に沿った断面図、図１３（ｂ）は、図１３（ａ）の折線Ｂ２−Ｂ２線に沿った図１（ｃ）に対応する断面図である。実施例１の半導体装置１とは、下部電極と接続するコンタクトプラグが直方体状をなしている点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。

図１３に示すように、半導体装置３は、実施例１のコンタクトプラグ２１を置き換えて、２本並行に形成された直方体状のコンタクトプラグ６１が配設されている。並行２本のコンタクトプラグ６１は、共通の拡散層１６と接続されている。２本のコンタクトプラグ６１に接続する拡散層１６は、実施例１の拡散層１６より横幅が広くてもよい。コンタクトプラグ６１の上面は、一部が絶縁膜柱状体２５の下面に接し、他の一部が下部電極３１に接続されている。コンタクトプラグ６１の下部電極３１との接触面積は、例えば、実施例１のコンタクトプラグ２１とほぼ同程度である。並行にあるコンタクトプラグ６１の間隔は、製造プロセスが有する最小寸法とすることが可能であり、並行にあるコンタクトプラグ６１の間に、層間絶縁膜１７及びその上の保護絶縁膜１９を有している。

製造方法において、並行にあるコンタクトプラグ６１用のコンタクト孔は、同時に一回のフォトリソグラフィ工程で開口することが可能である。その後、ＴｉＮ、ＴｉＡｌｘＮｙ（ｘ＝１−９９、ｙ＝９９−１）、及びＴｉ／ＴｉＮ／Ｗの内のいずれか１つからなるコンタクトプラグ６１を埋め込み、以降は、実施例１の半導体装置１と同様な工程である。実施例１のコンタクトプラグ２１用のコンタクト孔は２回に分けて開口する必要があったのに比較して、本実施例のコンタクトプラグ６１は工程の短縮が可能となる。

半導体装置３は、メモリセル８が、それぞれ、固有のコンタクトプラグ６１を有している。半導体装置３は、実施例１の半導体装置１が有する効果を同様に有している。

本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。

例えば、実施例では、縦型の強誘電体キャパシタはチェーン型ＦｅＲＡＭに使用される例を示したが、その他の形のＦｅＲＡＭ、例えば、強誘電体キャパシタとトランジスタを直列接続するＦｅＲＡＭ等に適用することは可能である。

また、実施例では、強誘電体膜として、ＰＺＴ膜を用いる例を示したが、他のペロブスカイト型結晶構造を有する層状酸化物強誘電体、例えばＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）や、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等を用いることは可能である。

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） 半導体基板と、前記半導体基板上に互いに離間して配設されたソース及びドレインを有するトランジスタと、前記半導体基板面にほぼ平行な底面を有し、前記半導体基板から離れる上方向に先細りの傾斜を有する絶縁膜柱状体の側面に配設され、前記ソース及びドレインのどちらか一方に第１のコンタクトプラグを介して接続された第１の電極と、前記第１の電極の前記絶縁膜柱状体とは反対側の面に配設され、前記傾斜と同様な傾斜を有する強誘電体膜と、前記強誘電体膜の前記第１の電極とは反対側の面に配設され、前記ソース及びドレインのどちらか他方に第２のコンタクトプラグを介して接続され、前記傾斜と同様な傾斜を有する第２の電極とを備えている半導体装置。

（付記２） 前記第１のコンタクトプラグは、Ｔ字形の断面形状を有している付記１に記載の半導体装置。

（付記３） 前記トランジスタ、前記第１の電極、前記強誘電体膜、及び前記第２の電極を有するメモリセルは、鏡面対称の関係を有して配列されている付記１に記載の半導体装置。

本発明の実施例１に係る半導体装置の構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＡ−Ａ線に垂直なＢ−Ｂ線にほぼ沿った断面図。 本発明の実施例１に係る半導体装置の回路構成を模式的に示す図。 本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す図で、図３（ａ）は図１（ｂ）にほぼ対応する位置の断面図、図３（ｂ）は図１（ｃ）にほぼ対応する位置の断面図。 本発明の実施例１に係る半導体装置の図３に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図４に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図５に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図６に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図７に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図８に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図９に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例１に係る半導体装置の図１０に続く製造方法を工程順に模式的に示す断面図。 本発明の実施例２に係る半導体装置の構造を模式的に示す図で、図１２（ａ）は図１（ａ）のＡ−Ａ線に相当する線に沿った断面図、図１２（ｂ）は図１２（ａ）の折線Ｂ１−Ｂ１線に沿った断面図。 本発明の実施例３に係る半導体装置の構造を模式的に示す図で、図１３（ａ）は図１（ａ）のＡ−Ａ線に相当する線に沿った断面図、図１３（ｂ）は図１３（ａ）の折線Ｂ２−Ｂ２線に沿った断面図。

符号の説明

１ 半導体装置
６、７、８ メモリセル
１１ 半導体基板
１２ 素子分離領域
１３ トランジスタ
１４ ゲート絶縁膜
１５ ゲート電極
１６ 拡散層
１７、４１、４５ 層間絶縁膜
１９、３７、４７、５５ 保護絶縁膜
２１、２３、６１ コンタクトプラグ
２５ 絶縁膜柱状体
３０ 強誘電体キャパシタ
３１ 下部電極
３３ 強誘電体膜
３３ａ 誘電体膜
３５ 上部電極
４３ 導電膜
５１ 酸化膜マスク
５２、５３ａ、５３ｂ 溝

Claims (5)

1. 半導体基板と、
   前記半導体基板上に互いに離間して配設されたソース及びドレインを有するトランジスタと、
   前記半導体基板面にほぼ平行な底面を有し、前記半導体基板から離れる上方向に先細りの傾斜を有する絶縁膜柱状体の側面に配設され、前記ソース及びドレインのどちらか一方に第１のコンタクトプラグを介して接続された第１の電極と、
   前記第１の電極の前記絶縁膜柱状体とは反対側の面に配設され、前記傾斜と同様な傾斜を有する強誘電体膜と、
   前記強誘電体膜の前記第１の電極とは反対側の面に配設され、前記ソース及びドレインのどちらか他方に第２のコンタクトプラグを介して接続され、前記傾斜と同様な傾斜を有する第２の電極と、
   を備えていること特徴とする半導体装置。
2. 前記絶縁膜柱状体の底面のほぼ平行に走る２辺は、前記絶縁膜柱状体の上面のほぼ平行に走る２辺より、平面視において外側に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁膜柱状体の底面は、前記第１のコンタクトプラグに接していることを特徴とする請求項１または２に記載の半導体装置。
4. 前記絶縁膜柱状体の底面は、１つの前記ソースまたはドレインと接続された２個の前記第１のコンタクトプラグに接していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 半導体基板上に対をなす拡散層を有し、前記拡散層を共有して直列に接続されるトランジスタを形成し、前記トランジスタを覆うように前記半導体基板上に第１の絶縁膜を形成し、前記拡散層の一方と接続し、前記第１の絶縁膜とほぼ面一の上面を有する第１のコンタクトプラグ、及び前記拡散層の他方と接続し、前記第１の絶縁膜の内部に上面を有する第２のコンタクトプラグを形成する工程と、
   前記第１のコンタクトプラグの上面の中央部に底面が接して、前記第１のコンタクトプラグから離れるに従って先細りとなる傾斜の対向する側面を有する絶縁膜柱状体を形成する工程と、
   前記第１のコンタクトプラグの上面の周辺部で接続し、前記絶縁膜柱状体を被う第１の電極膜を形成し、次に、前記第１の絶縁膜上の前記第１のコンタクトプラグの上面の外側で、前記第１の電極膜を切断する工程と、
   前記第１の電極膜を被うように、強誘電体膜を形成し、前記強誘電体膜を被うように、第２の電極膜を形成する工程と、
   前記第２の電極膜を被うように、第２の絶縁膜を形成する工程と、
   前記トランジスタが接続された方向に隣接する前記絶縁膜柱状体との中間位置で、前記トランジスタが接続された方向に垂直に、前記第２の絶縁膜の表面から、前記第２のコンタクトプラグの上面に達する第１の溝を形成する工程と、
   前記第２の絶縁膜及び前記第１の溝の表面を被うように、導電膜を形成し、前記第２の電極膜を前記第２のコンタクトプラグに接続する工程と、
   前記第２の電極膜を被うように、第３の絶縁膜を形成し、前記第３の絶縁膜の表面から、前記絶縁膜柱状体の上面及び側面に達し、前記第１の電極膜を切断し、前記トランジスタが接続された方向に垂直な第２の溝、並びに、前記第２の溝の方向に隣接する前記絶縁膜柱状体の中間位置で、前記第１の絶縁膜の表面に達し、前記トランジスタが接続された方向に伸びた第３の溝を形成する工程と、
   前記第２の溝の表面、前記第３の溝の表面、及び前記第３の絶縁膜の表面に第４の絶縁膜を形成する工程と、
   を備えていることを特徴とする半導体装置の製造方法。

Images