JP2021048193A - 半導体記憶装置 - Google Patents

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須弥子 堂前
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Abstract

【課題】一つの実施形態は、容易に高集積化できる半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、積層体と柱状体とを有する半導体記憶装置が提供される。積層体では、複数の第１の導電層が積層方向に互いに離間して配置されている。柱状体は、積層体を積層方向に貫通する。柱状体は、強誘電体と半導体膜と絶縁膜とを有する。強誘電体は、柱状である。半導体膜は、強誘電体と第１の導電層との間に配されている。絶縁膜は、半導体膜と第１の導電層との間に配されている。【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
トランジスタのソース及びドレインが強誘電体の両端に接続されたメモリセルを複数含む強誘電体メモリ等の半導体記憶装置では、選択されたメモリセルのトランジスタがオフされ強誘電体に電荷が蓄積されることで情報が記憶される。このとき、半導体記憶装置の高集積化が望まれる。
特開２００８−１７１５２５号公報 国際公開第２０１５／１４１６２６号
一つの実施形態は、容易に高集積化できる半導体記憶装置を提供することを目的とする。
一つの実施形態によれば、積層体と柱状体とを有する半導体記憶装置が提供される。積層体では、複数の第１の導電層が積層方向に互いに離間して配置されている。柱状体は、積層体を積層方向に貫通する。柱状体は、強誘電体と半導体膜と絶縁膜とを有する。強誘電体は、柱状である。半導体膜は、強誘電体と第１の導電層との間に配されている。絶縁膜は、半導体膜と第１の導電層との間に配されている。
図１は、実施形態にかかる半導体記憶装置の構成を示す斜視図である。 図２は、実施形態にかかる半導体記憶装置の構成を示すブロック図である。 図３は、実施形態におけるメモリセルアレイの構成を示す回路図である。 図４は、実施形態におけるメモリセルアレイの構成を示す断面図である。 図５は、実施形態におけるメモリセルの構成を示す断面図及び平面図である。 図６は、実施形態にかかる半導体記憶装置の動作を示す波形図である。 図７は、実施形態におけるメモリセルの動作を示す図である。 図８は、実施形態の第１の変形例にかかる半導体記憶装置の動作を示す波形図である。 図９は、実施形態の第２の変形例におけるメモリセルアレイの構成を示す回路図である。 図１０は、実施形態の第２の変形例におけるメモリセルアレイの構成を示す断面図である。 図１１は、実施形態の第２の変形例にかかる半導体記憶装置の動作を示す波形図である。 図１２は、実施形態の第３の変形例にかかる半導体記憶装置の動作を示す波形図である。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる半導体記憶装置は、不揮発性半導体記憶装置であり、例えば、トランジスタのソース及びドレインが強誘電体の両端に接続されたメモリセルを複数含む強誘電体メモリである。この半導体記憶装置では、選択されたメモリセルのトランジスタがオフされ強誘電体に電荷が蓄積されることで情報が記憶される。このとき、半導体記憶装置の高集積化が望まれる。
そこで、本実施形態では、半導体記憶装置（例えば、強誘電体メモリ）において、基板上に、導電層と絶縁層とが交互に積層された積層体が強誘電体膜及び半導体膜を含む柱状体で貫通され、導電層と柱状体とが交差する位置に３次元的なメモリセルの配列を構成することで、高集積化を図る。
具体的には、半導体記憶装置１は、図１に示すように構成される。図１は、半導体記憶装置１の構成を示す斜視図である。
半導体記憶装置１は、３次元的な半導体メモリであり、例えば、強誘電体メモリである。半導体記憶装置１は、メモリセルアレイ２、ワードラインＷＬ、選択ゲートラインＳＧＤ、ビットラインＢＬ、及びプレートラインＰＬを有している。なお、以下では、ビットラインＢＬの延在方向をＹ方向とし、メモリセルトランジスタの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。
図１に示すメモリセルアレイ２は、Ｚ方向に１以上のメモリセルが配列されたメモリセル列とメモリセル列の上端に設けられるドレイン側選択トランジスタとを有するメモリチェーンＣＨが、基板３（図４参照）上に複数配置された構成を有する。メモリチェーンＣＨでは、メモリセルＭＣ０〜ＭＣｎがチェーン状に複数直列接続されている。複数のメモリセルＭＣ０〜ＭＣｎ（ｎは任意の２以上の整数）及び選択トランジスタＤＳＴ（図３参照）は、導電層（ＷＬ，ＳＧＤ）と絶縁層とが繰り返しＺ方向に配置された積層体ＬＭＢ（図４参照）を柱状体４が貫通する構造における導電層（ＷＬ，ＳＧＤ）と柱状体４とが交差する位置に構成される。各メモリセルＭＣ０〜ＭＣｎは、１トランジスタ１キャパシタ型のメモリセルであり、メモリトランジスタＭＴと強誘電体キャパシタＫＣ（図３参照）とを有する。メモリセルＭＣ０〜ＭＣｎでは、板状の導電層（ワードラインＷＬ）における柱状体４と交差する部分がメモリトランジスタＭＴのゲートとして機能する。ドレイン側選択トランジスタＤＳＴでは、板状の導電層（選択ゲートラインＳＧＤ）における柱状体４と交差する部分がゲートとして機能する。図１では、１つのメモリチェーンＣＨに５層のメモリセルＭＣが設けられた構成が例示されている。
ワードラインＷＬは、ＸＹ方向に延び、所定の範囲に存在するメモリチェーンＣＨの同じ高さのメモリセルのゲート間を接続している。選択ゲートラインＳＧＤは、ＸＹ方向に延び、所定の範囲に存在するメモリチェーンＣＨのドレイン側選択トランジスタＤＳＴのゲート間を接続している。ビットラインＢＬは、Ｙ方向に沿って延び、各メモリチェーンＣＨの＋Ｚ側の端部に接続される。
また、半導体記憶装置１は、図２に示すような周辺回路１０をさらに有する。図２は、半導体記憶装置１の構成を示すブロック図である。周辺回路１０は、メモリセルアレイ２の周辺に配される。周辺回路１０は、半導体記憶装置１の外部（例えば、メモリコントローラ）とのインタフェース１１を有する。
周辺回路１０は、インタフェース１１経由で外部から入力された指示に基づいて、半導体記憶装置１の動作を制御する。例えば、周辺回路１０は、ライトデータ及びロウアドレスを含むライトコマンドを受けた場合、ライトデータをメモリセルアレイ２におけるそのロウアドレスのメモリセルへ書き込むライト動作を行う。また、周辺回路１０は、ロウアドレス及びカラムアドレスを含むリードコマンドを受けた場合、そのロウアドレス及びカラムアドレスのメモリセルからデータを読み出しインタフェース１１経由で外部（メモリコントローラ）へ出力するリード動作を行う。
周辺回路１０は、ロウデコーダ１２、プレートデコーダ１３、センスアンプ１４、カラムゲート１５、カラムデコーダ１６、データバッファ１７、制御回路１８、及び内部電源回路１９をさらに有する。制御回路１８は、ロウ系制御回路１８−１、カラム系制御回路１８−２、及びリード／ライト制御回路１８−３を有する。
センスアンプ回路１４は、複数のビットラインＢＬに対応する複数のセンスアンプを有し、各センスアンプは、対応するビットラインＢＬに読み出されたデータを検知・増幅する。カラムゲート１５は、複数のセンスアンプに対応した複数のゲートを有し、複数のゲートのいずれかが活性化されることでメモリセルアレイ２のカラムを選択し、選択ビットラインＢＬのデータをデータバッファ１７へ転送する。カラムデコーダ１６は、カラム系制御回路１８−２から受けたカラム制御信号をデコードし、デコード結果に応じてカラムゲート１５における複数のゲートのいずれかを活性化させる。データバッファ１７は、センスアンプ回路１４とインタフェース１１のＩ／Ｏ端子との間でデータを転送すべきデータを一時的に保持する。
ロウ系制御回路１８−１は、ロウアドレスを取り込んで、ロウアドレスに基づきロウ制御信号及びプレート制御信号を生成する。ロウ系制御回路１８−１は、ロウデコーダ１２へロウ制御信号を供給し、プレートデコーダ１３にプレート制御信号を供給する。カラム系制御回路１８−２は、カラムアドレスを取り込んで、カラムアドレスに基づきカラム制御信号を生成する。カラム系制御回路１８−２は、カラムデコーダ１６へカラム制御信号を供給する。リード／ライト制御回路１８−３は、センスアンプイネーブル信号ＳＡＥをセンスアンプ回路１４へ供給する。センスアンプ回路１４は、複数のビットラインに対応した複数のセンスアンプを有する。各センスアンプは、センスアンプイネーブル信号ＳＡＥがアクティブレベル（例えば、Ｈレベル）となることに応じて、センスアンプ動作を行い、センスアンプ動作の結果に応じて、対応するビットラインＢＬの電位を制御する。センスアンプ動作は、対応するビットラインＢＬに読み出されたデータを検知・増幅する動作である。各センスアンプは、センスアンプイネーブル信号ＳＡＥがノンアクティブレベル（例えば、Ｌレベル）となることに応じて、センスアンプ動作を停止し、対応するビットラインＢＬの電位の制御を解除する。
ロウデコーダ１２は、ロウ制御信号をデコードし、デコード結果に基づき、選択ワードラインＷＬに選択電位を供給し、非選択ワードラインＷＬに非選択電位を供給する。また、ロウデコーダ１２は、デコード結果に基づき、選択メモリチェーンＣＨに対応する選択ゲートラインＳＧＤに選択電位を供給し、非選択選択ゲートラインＳＧＤに非選択電位を供給する。プレートデコーダ１３は、プレート制御信号に基づき、プレートラインＰＬの電位を所定の駆動レベルに制御する。
メモリチップ内には、外部電源電圧Ｖｅｘｔが供給されて、内部電源電圧Ｖｉｎｔを発生する内部電源回路１９も設けられている。この内部電源回路１９は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
チップ外部から供給されるチップイネーブル信号／ＣＥは、メモリチップをアクティブ状態に設定するものである。即ち、通常は、外部電源が投入され、チップイネーブル信号／ＣＥがアクティブレベル（例えば、Ｌレベル）となることにより、制御回路１８によりメモリセルアレイ２にアクセス可能な状態になる。
なお、図２に示すロウデコーダ１２は、図１に示すように配されてもよい。図１では、メモリセルアレイ２のワードラインＷＬ及び選択ゲートラインＳＧＤとロウデコーダ１２とは、メモリセルアレイ２に設けられたワードラインコンタクト部ＷＣ（電極線コンタクト部）で、それぞれコンタクト・上層配線・コンタクトを介して接続される。図１では、メモリセルアレイ２の＋Ｘ側に設けられたワードラインコンタクト部ＷＣにおいて、各高さのメモリセルＭＣ及び選択トランジスタに接続されるワードラインＷＬ及び選択ゲートラインＳＧＤが階段状に加工された構造が例示されている。
次に、メモリセルアレイ２の回路構成について図３を用いて説明する。図３は、メモリセルアレイ２の回路構成を示す図である。図３は、メモリセルアレイ２の回路構成を示す図であり、メモリセルアレイ２に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫについて例示的に示すものである。
図３において、ブロックＢＬＫには、例えばｎ＋１本（ｎは２以上の整数）のワードラインＷＬ０〜ＷＬｎ、複数の選択ゲートラインＳＧＤ０〜ＳＧＤ３及びプレートラインＰＬが設けられている。また、ブロックＢＬＫには、ｍ＋１本（ｍは２以上の整数）のビットラインＢＬ０〜ＢＬｍが設けられている。複数の選択ゲートラインＳＧＤ０〜ＳＧＤ３に対応して、ブロックＢＬＫは、複数のチェーンユニットＣＵ０〜ＣＵ３に分割され得る。複数のチェーンユニットＣＵ０〜ＣＵ３は、ブロックＢＬＫにおける複数の駆動単位として機能する。各チェーンユニットＣＵ０〜ＣＵ３は、選択ゲートラインＳＧＤを共有する複数のメモリチェーンＣＨを含む。
ブロックＢＬＫには、ｍ＋１個のメモリチェーンＣＨがＸ方向に配列されている。ｍ＋１個のメモリチェーンＣＨは、ｍ＋１本のビットラインＢＬ０〜ＢＬｍに対応しており、各メモリチェーンＣＨは、＋Ｚ側で、対応するビットラインＢＬ０〜ＢＬｍに接続されている。４個のメモリチェーンＣＨがＹ方向に配列されている。４個のメモリチェーンＣＨは、１本のビットラインＢＬに対応しており、各メモリチェーンＣＨは、＋Ｚ側で、対応するビットラインＢＬに接続されている。
すなわち、（ｍ＋１）×４個のメモリチェーンＣＨがＸ方向及びＹ方向に配列されている。（ｍ＋１）×４個のメモリチェーンＣＨは、１つのプレートラインＰＬ（図１参照）に対応しており、−Ｚ側で、プレートラインＰＬに接続されている。図１では、プレートラインＰＬは、互いに電気的に接続された複数のラインの集合として示されている。
メモリチェーンＣＨには、Ｚ方向に沿って選択トランジスタＤＳＴ及びメモリセルＭＣ０〜ＭＣｎがそれぞれ設けられている。各メモリセルＭＣ０〜ＭＣｎは、例えば、１トランジスタ１キャパシタ型のメモリセルであり、並列に接続されたメモリトランジスタＭＴ及び強誘電体キャパシタＫＣを含む。メモリトランジスタＭＴは、例えば、１個のトランジスタである。複数のメモリトランジスタＭＴが直列に接続されており、各メモリトランジスタＭＴに並列に強誘電体キャパシタＫＣが接続されている。すなわち、強誘電体キャパシタＫＣの一端は、メモリトランジスタＭＴのソース及びドレインの一方に電気的に接続され、強誘電体キャパシタＫＣの他端は、メモリトランジスタＭＴのソース及びドレインの他方に電気的に接続されている。
また、各選択トランジスタＤＳＴは、例えば、１個のトランジスタである。メモリセルＭＣ０〜ＭＣｎのうち最もドレイン側であるメモリセルＭＣ０のメモリトランジスタＭＴにドレイン側選択トランジスタＤＳＴが直列に接続されることで各メモリチェーンＣＨが構成されている。各選択ゲートラインＳＧＤは、対応するチェーンユニットＣＵの各選択トランジスタＤＳＴのゲートに電気的に接続されている。
そして、各メモリチェーンＣＨにおいて、各メモリトランジスタＭＴのゲートには、ワードラインＷＬが接続されている。また、各メモリチェーンＣＨの一端は、ドレイン側選択トランジスタＤＳＴを介してビットラインＢＬに接続され、各メモリストリングＭＳＴの他端は、プレートラインＰＬに接続されている。
次に、メモリセルアレイ２の具体的な構成について図４を用いて説明する。図４は、メモリセルアレイ２の断面構成を示す図であり、図１に示すメモリセルアレイ２をＡ−Ａ線に沿って垂直方向（ＹＺ方向）に切った場合の断面（ＹＺ断面）を示す。
メモリセルアレイ２は、図４に示すように、基板３上において、柱状体４がＸＹ方向に２次元的に配列されるとともに、積層体ＬＭＢが柱状体４で貫通されて３次元的なメモリセルの配列として構成される。
図４に示す基板３は、半導体領域（ウェル領域）３ａ、及び半導体領域３ｂを有する。半導体領域３ａ及び半導体領域３ｂは、それぞれ、第１の導電型の不純物を含む。例えば、第１の導電型がＰ型である場合、第１の導電型の不純物は、ボロンであってもよい。半導体領域３ｂは、第１の導電型の不純物の濃度が半導体領域３ａより高く、埋め込み型の導電層（プレートラインＰＬ）として機能する。
また、基板３の上には、積層体ＬＭＢを含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、少なくとも積層体ＬＭＢに接する面が絶縁物質で形成され、積層体ＬＭＢを他の積層体から電気的に分離している。分離部ＳＴは、Ｘ方向及びＺ方向に沿って延びた略フィン形状を有する。
積層体ＬＭＢでは、導電層６と絶縁層７とが交互に繰り返し積層されている。積層体ＬＭＢでは、複数の導電層６がＺ方向に互いに離間して配置されている。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。積層体ＬＭＢはｎ＋１層の導電層６を含み、ｎ＋１層の導電層６は、−Ｚ側から＋Ｚ側に順に、ワードラインＷＬｎ，ＷＬ（ｎ−１），・・・，ＷＬ２，ＷＬ１，ＷＬ０として機能する。
積層体ＬＭＢの最上の絶縁層７（最も＋Ｚ側の絶縁層７）には、駆動電極膜６０〜６３が積層されている。駆動電極膜６０〜６３は、それぞれ、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。駆動電極膜６０は、選択ゲートラインＳＧＤ０として機能し、駆動電極膜６１は、選択ゲートラインＳＧＤ１として機能し、駆動電極膜６２は、選択ゲートラインＳＧＤ２として機能し、駆動電極膜６３は、選択ゲートラインＳＧＤ３として機能する。各駆動電極膜６０〜６３は、絶縁膜８３によりＹ方向に分断される。絶縁膜８３は、ワードラインＷＬの上方（＋Ｚ側）に設けられ、Ｙ方向及びＺ方向に延在し、積層体ＬＭＢの最上の絶縁層７に達している。これにより、各駆動電極膜６０〜６３は、互いに電気的に絶縁される。
柱状体４は、柱状下部４ａと柱状主部４ｂと柱状上部４ｃとを有する。柱状主部４ｂは、Ｚ方向において柱状下部４ａ及び柱状上部４ｃの間に配されている。
柱状下部４ａは、基板３の上に配されている。柱状下部４ａは、基板３の表面３１から１層目の導電層６（ＷＬｎ）と基板３の表面３１との間のＺ位置まで延びている。柱状下部４ａは、半導体膜４１を有する。半導体膜４１は、半導体（例えば、シリコン）を主成分とする材料で形成され、第１の導電型の不純物を含む。第１の導電型がＰ型である場合、第１の導電型の不純物は、ボロンであってもよい。半導体膜４１は、第１の導電型の不純物を半導体領域３ｂにおける第１の導電型の不純物の濃度と同じ濃度で含んでもよい。半導体膜４１の下端（−Ｚ側の端部）は、半導体領域３ｂにおける基板３の表面３１より低い位置まで達していてもよい。半導体膜４１は、半導体領域３ｂ（プレートラインＰＬ）に電気的に接続される。
柱状主部４ｂは、柱状下部４ａ上（＋Ｚ側）に配される。柱状主部４ｂは、１層目の導電層６（ＷＬｎ）と基板３の表面３１との間のＺ位置から（ｎ＋１）層目の導電層６（ＷＬ０）と駆動電極膜６０〜６３との間のＺ位置まで延びている。柱状主部４ｂが積層体ＬＭＢにおけるｎ＋１層の導電層６と交差する位置には、−Ｚ側から＋Ｚ側に順に、メモリセルＭＣｎ，ＭＣ（ｎ−１），・・・，ＭＣ２，ＭＣ１，ＭＣ０が構成される。
柱状主部４ｂは、図５（ａ）及び図５（ｂ）に示すように、コア絶縁膜４２、強誘電体膜４３、半導体膜４４、及び絶縁膜４５を有する。図５（ａ）は、メモリセルの構成を示す断面図であり、図４におけるメモリセルＭＣ（ＭＣ０〜ＭＣｎのいずれか）を含む部分を拡大した断面図である。図５（ｂ）は、メモリセルの構成を示す平面図であり、図５（ａ）をＢ−Ｂ線に沿って切った場合の断面を示す。図５（ｃ）は、各メモリセルＭＣの等価回路を示す。
コア絶縁膜４１は、柱状体４の中心軸近傍に配され、柱状体４の中心軸に沿って延びている。コア絶縁膜４２は、絶縁物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。コア絶縁膜４２は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。
強誘電体膜４３は、コア絶縁膜４２と導電層６との間に配され、コア絶縁膜４２を外側から囲むように配され柱状体４の中心軸に沿って延びている。強誘電体膜４３は、強誘電体を主成分とする材料で形成され得る。例えば、強誘電体膜４３は、ＨｆＯ（酸化ハフニウム）、ＰＺＴ（チタン酸ジルコン酸鉛ＰｂＺｒＴｉＯ３）、ＳＢＴ（ストロンチウム・ビスマス・タンタレートＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などのペロブスカイト系酸化物、或いは有機ポリマーなどを主成分とする材料で形成され得る。強誘電体膜４３は、おおむね柱状であり、略円筒状の形状を有する。
半導体膜４４は、強誘電体膜４３と導電層６との間に配され、強誘電体膜４３を外側から囲むように配され柱状体４の中心軸に沿って延びている。半導体膜４４は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。半導体膜４４は、略円筒状の形状を有する。半導体膜４４の下端（−Ｚ側の端部）は、半導体膜４１に電気的に接続される。
絶縁膜４５は、半導体膜４４と導電層６との間に配され、強誘電体膜４３を外側から囲むように配され柱状体４の中心軸に沿って延びている。絶縁膜４５は、絶縁物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。
柱状主部４ｂでは、図５（ａ）に一点鎖線で囲って示すように、導電層６と交差する領域がメモリセルＭＣとして機能する。メモリセルＭＣとして機能する領域のうち、図５（ａ）に点線で囲って示すように、導電層６／絶縁膜４５／半導体膜４４が柱状体４の径方向に積層された部分がメモリトランジスタＭＴとして機能し、図５（ａ）に２点鎖線で囲って示すように、半導体膜４４／強誘電体膜４５が柱状体４の径方向に積層された部分が強誘電体キャパシタＫＣとして機能する。
図４に示す柱状上部４ｃは、柱状主部４ｂ上（＋Ｚ側）に配される。柱状上部４ｃは、（ｎ＋１）層目の導電層６（ＷＬ０）と駆動電極膜６０〜６３との間のＺ位置から駆動電極膜６０〜６３より高いＺ位置まで延びている。柱状上部４ｃが駆動電極膜６０〜６３と交差する位置には、ドレイン側選択トランジスタＤＳＴが構成される。柱状上部４ｃは、半導体膜４７及び絶縁膜４８を有する。
半導体膜４７は、柱状体４の中心軸に含む位置に配され柱状体４の中心軸に沿って延びている。半導体膜４７は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。半導体膜４７は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。半導体膜４７の下端（−Ｚ側の端部）は、半導体膜４４に電気的に接続される。半導体膜４７の上端（＋Ｚ側の端部）は、導電層５（ビットラインＢＬｍ）に電気的に接続される。半導体膜４１、半導体膜４４、及び半導体膜４７は、基板３の表面３１から駆動電極膜６０〜６３より高いＺ位置まで連続して延びた柱状の半導体部材を構成し、メモリチェーンＣＨにおけるチャネル領域（アクティブ領域）を含み、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成することができる。
絶縁膜４８は、半導体膜４４と導電層６との間に配され、半導体膜４４を外側から囲むように配され柱状体４の中心軸に沿って延びている。絶縁膜４５は、絶縁物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜４８の下端（−Ｚ側の端部）は絶縁膜４５に接続され、絶縁膜４８及び絶縁膜４５は、１層目の導電層６（ＷＬｎ）と基板３の表面３１との間のＺ位置から駆動電極膜６０〜６３より高いＺ位置まで連続して延びた絶縁膜を構成する。
駆動電極膜６０〜６３の上（＋Ｚ側）には、層間絶縁膜８が配されている。層間絶縁膜８は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。
層間絶縁膜８の上には、導電層５が配されている。導電層５は、ビットラインＢＬとして機能する。導電層５は、導電物（例えば、タングステン、アルミニウムなどの金属）を主成分とする材料で形成され得る。
導電層５と半導体膜４７との間には、図示しないコンタクトプラグが配されていてもよい。この場合、コンタクトプラグは、上端で導電層５に接触し、下端で半導体膜４７に接触し、導電層５及び半導体膜４７を電気的に接続することができる。コンタクトプラグは、ビットラインコンタクトして機能する。コンタクトプラグは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
このような構造により、メモリトランジスタＭＴ及び強誘電体キャパシタＫＣが並列に接続されたメモリセルＭＣが構成される。
次に、半導体記憶装置１の動作について図３及び図６を用いて説明する。図６は、半導体記憶装置１の動作を示す波形図である。
例えば、半導体記憶装置１において、周辺回路１０（図２参照）は、ライトコマンドを受けた場合、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣ に対してライト動作を行い、リードコマンドを受けた場合、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに対してリード動作を行う。
上記のように、メモリセルアレイ２は、複数のブロックＢＬＫを含む。図３に示すように、各ブロックＢＬＫは、選択ゲートラインＳＧＤにそれぞれ対応する複数のチェーンユニットＣＵを含み、各チェーンユニットＣＵは、直列に接続された複数のメモリセルＭＣ０〜ＭＣｎとドレイン側選択トランジスタＤＳＴとからなるメモリチェーンＣＨを含む。各メモリセルＭＣは、並列に接続されたメモリトランジスタＭＴ及び強誘電体キャパシタＫＣを含む。
ブロックＢＬＫに含まれるメモリセルＭＣにアクセスする場合、対象メモリセルＭＣが含まれるメモリチェーンＣＨの属するチェーンユニットＣＵに対応する選択ゲートラインＳＧＤの電位が、アクティブレベル（例えば、ハイレベルＶＨ１）とされる。また、メモリーチェーンＣＨにおける対象メモリセルＭＣに対応する選択ワードラインＷＬの電位がアクティブレベル（例えば、ロウレベルＶＬ１）とされ、それ以外のメモリセルＭＣに対応する非選択ワードラインＷＬの電位がノンアクティブレベル（例えば、ハイレベルＶＨ１）とされる。これにより、メモリーチェーンＣＨにおいて、非選択ワードラインＷＬに対応するメモリセルＭＣでは、メモリトランジスタＭＴがオンするため、ビットラインＢＬとプレートラインＰＬとの間に電位差が生じても、メモリトランジスタＭＴに電流がながれるのみで、強誘電体キャパシタＫＣには電位差がかからない。すなわち、非選択ワードラインＷＬに対応する強誘電体キャパシタＫＣは、電気的動作に寄与しない（あるいは、その影響はほぼ無視することができる）。一方で、メモリーチェーンＣＨにおいて、選択ワードラインＷＬに対応するメモリセルＭＣでは、メモリトランジスタＭＴがオフするため、ビットラインＢＬとプレートラインＰＬとの間に電位差が生じると、強誘電体キャパシタＫＣには電位差がかかる。すなわち、メモリーチェーンＣＨにおいて、選択ワードラインＷＬに対応する強誘電体キャパシタＫＣのみが、電気的動作に寄与する。
例えば、半導体記憶装置１において、周辺回路１０（図２参照）は、ライトコマンドを受けた場合、図６（ａ）及び図６（ｃ）に示すように、ライト動作を行い、リードコマンドを受けた場合、図６（ａ）及び図６（ｂ）に示すように、リード動作を行う。図６（ａ）は、ライト動作及びリード動作で共通に用いられる信号の波形を示す図であり、図６（ｂ）は、リード動作で用いられる信号の波形を示す図であり、図６（ｃ）は、ライト動作で用いられる信号の波形を示す図である。
図６（ａ）及び図６（ｃ）に示すライト動作では、周辺回路１０は、ライトコマンドに含まれたロウアドレスに応じて、メモリセルアレイ２における選択ワードラインと選択チェーンユニットとを決定する。
タイミングｔ１より前において、周辺回路１０は、ビットラインＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）にしており、プレートラインＰＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）にしている。例えば、ハイレベルＶＨ＝５Ｖ、ロウレベルＶＬ＝０Ｖであってもよいし、ハイレベルＶＨ＝３Ｖ、ロウレベルＶＬ＝０Ｖであってもよい。
タイミングｔ１において、周辺回路１０は、非選択ワードラインＷＬ（非選択ＷＬ）の電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま選択ワードラインＷＬ（選択ＷＬ）の電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）にする。これにより、各メモリチェーンＣＨにおける選択メモリセルのメモリトランジスタが選択的にオフし、非選択メモリセルのメモリトランジスタがオン状態に維持される。例えば、ハイレベルＶＨ１＝５Ｖ、ロウレベルＶＬ１＝０Ｖであってもよいし、ハイレベルＶＨ１＝３Ｖ、ロウレベルＶＬ１＝０Ｖであってもよい。
例えば、ワードラインＷＬ２が選択ワードラインに決定された場合、各メモリチェーンＣＨにおける選択メモリセルＭＣ２のメモリトランジスタＭＴが選択的にオフし、非選択メモリセルＭＣ０〜ＭＣ１，ＭＣ３〜ＭＣｎのメモリトランジスタＭＴがオン状態に維持される（図３参照）。
タイミングｔ２において、周辺回路１０は、非選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）に維持したまま選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）からアクティブレベル（例えば、ハイレベルＶＨ１）へ遷移させる。これにより、選択チェーンユニットのドレイン側選択トランジスタＤＳＴが選択的にオンし、非選択チェーンユニットのドレイン側選択トランジスタＤＳＴがオフ状態に維持される。
例えば、チェーンユニットＣＵ０が選択チェーンユニットに決定された場合、選択チェーンユニットＣＵ０のドレイン側選択トランジスタＤＳＴが選択的にオンし、非選択チェーンユニットＣＵ１〜ＣＵ３のドレイン側選択トランジスタＤＳＴがオフ状態に維持される（図３参照）。
タイミングｔ３において、周辺回路１０は、プレートラインＰＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）から第２の駆動レベル（例えば、ハイレベルＶＨ）へ遷移させ、第２の駆動レベルに維持する。そして、タイミングｔ５において、周辺回路１０は、プレートラインＰＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）から第１の駆動レベル（例えば、ロウレベルＶＬ）へ遷移させ、第１の駆動レベルに維持する。
例えば、選択メモリセルに‘１’のデータを書き込む場合、周辺回路１０は、タイミングｔ５までは、選択ビットラインＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）に維持するが、タイミングｔ５以降、タイミングｔ７において、選択ビットラインＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）から第２の駆動レベル（例えば、ハイレベルＶＨ）へ遷移させる。周辺回路１０は、タイミングｔ７〜ｔ８の期間において、選択ビットラインＢＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）に維持する。
このとき、図７（ａ）、図７（ｂ）に示すように、選択メモリセルは、強誘電体キャパシタＫＣに“０”のデータが書き込まれていた場合、強誘電体キャパシタＫＣの分極（Ｐ）の向きが反転して“１”のデータが書き込まれる。図７（ａ）、図７（ｂ）は、メモリセルの“１”のライト動作を示す図である。
強誘電体キャパシタＫＣでは、その分極が一端ＫＣａ側を正、他端側ＫＣｂ側を負とする向きになっている状態で、図７（ｂ）に示すように“０”のデータが書き込まれている。図７（ａ）に示すように、ビットラインＢＬ＝ＶＨであることに応じて、正電荷（正孔）がビットラインＢＬから非選択メモリトランジスタＭＴのチャネル領域を通って選択メモリトランジスタＭＴに接続された強誘電体キャパシタＫＣの一端ＫＣａに蓄積される。プレートラインＰＬ＝ＶＬであることに応じて、負電荷（電子）がプレートラインＰＬから非選択メモリトランジスタＭＴのチャネル領域を通って選択メモリトランジスタＭＴに接続された強誘電体キャパシタＫＣの他端ＫＣｂに蓄積される。これにより、強誘電体キャパシタＫＣの分極（Ｐ）の向きは、一端ＫＣａ側を負、他端側ＫＣｂ側を正とする向きになり、図７（ｂ）に示すように“１”のデータが書き込まれる。
また、選択メモリセルは、強誘電体キャパシタＫＣに“１”のデータが書き込まれていた場合、強誘電体キャパシタＫＣの分極（Ｐ）の向きを維持して“１”のデータが書き込まれた状態が維持される。
図６（ａ）に示すタイミングｔ８において、周辺回路１０は、選択ビットラインＢＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）から第１の駆動レベル（例えば、ロウレベルＶＬ）へ遷移させ、その後、第１の駆動レベルに維持する。
一方、選択メモリセルに‘０’のデータを書き込む場合、周辺回路１０は、タイミングｔ５まで、及びタイミングｔ５以降に、選択ビットラインＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）に維持する。これにより、周辺回路１０は、タイミングｔ４〜ｔ５の期間に、選択メモリセルに‘０’のデータを書き込む。
このとき、図７（ｃ）、図７（ｄ）に示すように、選択メモリセルは、強誘電体キャパシタＫＣに“１”のデータが書き込まれていた場合、強誘電体キャパシタＫＣの分極（Ｐ）の向きが反転して“０”のデータが書き込まれる。図７（ｃ）、図７（ｄ）は、メモリセルの“０”のライト動作を示す図である。
強誘電体キャパシタＫＣでは、その分極が一端ＫＣａ側を負、他端側ＫＣｂ側を正とする向きになっている状態で、図７（ｄ）に示すように“１”のデータが書き込まれている。図７（ｃ）に示すように、ビットラインＢＬ＝ＶＬであることに応じて、負電荷（電子）がビットラインＢＬから非選択メモリトランジスタＭＴのチャネル領域を通って選択メモリトランジスタＭＴに接続された強誘電体キャパシタＫＣの一端ＫＣａに蓄積される。プレートラインＰＬ＝ＶＨであることに応じて、正電荷（正孔）がプレートラインＰＬから非選択メモリトランジスタＭＴのチャネル領域を通って選択メモリトランジスタＭＴに接続された強誘電体キャパシタＫＣの他端ＫＣｂに蓄積される。これにより、強誘電体キャパシタＫＣの分極（Ｐ）の向きは、一端ＫＣａ側を正、他端側ＫＣｂ側を負とする向きになり、図７（ｂ）に示すように“０”のデータが書き込まれる。
また、選択メモリセルは、強誘電体キャパシタＫＣに“０”のデータが書き込まれていた場合、強誘電体キャパシタＫＣの分極（Ｐ）の向きを維持して“０”のデータが書き込まれた状態が維持される。
タイミングｔ９において、周辺回路１０は、非選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）に維持したまま選択チェーンユニットの選択ゲートラインＳＧＤの電位をアクティブレベル（例えば、ハイレベルＶＨ１）からノンアクティブレベル（例えば、ロウレベルＶＬ１）へ遷移させる。これにより、選択チェーンユニットのドレイン側選択トランジスタＤＳＴがオフし、各チェーンユニットのドレイン側選択トランジスタＤＳＴがオフ状態に維持される。
タイミングｔ１０において、周辺回路１０は、非選択ワードラインＷＬ（非選択ＷＬ）の電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま選択ワードラインＷＬ（選択ＷＬ）の電位をアクティブレベル（例えば、ロウレベルＶＬ１）からノンアクティブレベル（例えば、ハイレベルＶＨ１）に戻す。これにより、各メモリチェーンＣＨにおける選択メモリセルのメモリトランジスタがオンし、各メモリセルのメモリトランジスタがオン状態に維持される。
図６（ａ）及び図６（ｂ）に示すリード動作では、周辺回路１０は、リードコマンドに含まれたロウアドレス及びカラムアドレスに応じて、メモリセルアレイ２における選択ワードラインと選択ビットラインと選択チェーンユニットとを決定する。
タイミングｔ１より前において、周辺回路１０は、センスアンプイネーブル信号ＳＡＥをノンアクティブレベル（例えば、ロウレベルＶＬ１）にしており、センスアンプは、ビットラインＢＬの電位制御を解除している。これに応じて、ビットラインＢＬの電位は、フローティング電位ＶＦＬ１になっている。フローティング電位ＶＦＬ１は、ロウレベルＶＬに略等しい。
タイミングｔ３において、周辺回路１０は、プレートラインＰＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）から第２の駆動レベル（例えば、ハイレベルＶＨ）へ遷移させ、第２の駆動レベルに維持する。
例えば、タイミングｔ３において、選択メモリセルの強誘電体キャパシタＫＣに“１”のデータが書き込まれていた場合、その分極が一端ＫＣａ側を負、他端側ＫＣｂ側を正とする向きになっており、一端ＫＣａが正電荷（正孔）を蓄積し、他端ＫＣｂが負電荷（電子）を蓄積している。プレートラインＰＬ＝ＶＨであることに応じて、正電荷（正孔）がプレートラインＰＬから非選択メモリトランジスタＭＴのチャネル領域を通って選択メモリトランジスタＭＴに接続された強誘電体キャパシタＫＣの他端ＫＣｂに蓄積される。これにより、一端ＫＣａに蓄積された正電荷（正孔）がビットラインＢＬへ放出されるので、ビットラインＢＬの電位がフローティング電位ＶＦＬ１から上昇しフローティング電位ＶＦＬ２になる。
このとき、図７（ｅ）、図７（ｆ）に示すように、選択メモリセルは、破壊読出しを行う。図７（ｅ）、図７（ｆ）は、メモリセルの“１”のリード動作を示す図である。すなわち、ビットラインＢＬ＝ＶＦＬ１≒ＶＬ、プレートラインＰＬ＝ＶＨであることに応じて、図７（ｆ）に実線で示すように、強誘電体キャパシタＫＣの分極（Ｐ）の向きが反転して、書き込まれていた“１”のデータが読み出されるとともに破壊されて“０”になる。このメカニズムは、図７（ｃ）、図７（ｄ）に示す“０”のライト動作と同様である。そのため、選択メモリセルに“１”のデータを書き戻す再書き込みを行うことが望まれる。
タイミングｔ４において、周辺回路１０は、センスアンプイネーブル信号ＳＡＥをノンアクティブレベル（例えば、ロウレベルＶＬ１）からアクティブレベル（例えば、ハイレベルＶＨ１）にし、センスアンプでビットラインＢＬの電位判定を行わせる。この場合、ビットラインＢＬの電位であるフローティング電位ＶＦＬ２が判定電位Ｖｔより高いので、センスアンプは、選択メモリセルに“１”のデータが書き込まれていると判定し、ビットラインＢＬの電位をその判定結果に応じたハイレベルＶＨの電位に制御する。
タイミングｔ５において、周辺回路１０は、プレートラインＰＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）から第１の駆動レベル（例えば、ロウレベルＶＬ）へ遷移させ、第１の駆動レベルに維持する。
このとき、図７（ｅ）、図７（ｆ）に示すように、選択メモリセルは、“１”のデータの再書き込みを行う。すなわち、ビットラインＢＬ＝ＶＨ、プレートラインＰＬ＝ＶＬであることに応じて、図７（ｆ）に点線で示すように、強誘電体キャパシタＫＣの分極（Ｐ）の向きが反転して、“１”のデータが再び書き込まれる。このメカニズムは、図７（ａ）、図７（ｂ）に示す“１”のライト動作と同様である。
あるいは、タイミングｔ３において、選択メモリセルの強誘電体キャパシタＫＣに“０”のデータが書き込まれていた場合、その分極が一端ＫＣａ側を正、他端側ＫＣｂ側を負とする向きになっており、一端ＫＣａが負電荷（電子）を蓄積し、他端ＫＣｂが正電荷（正孔）を蓄積している。プレートラインＰＬ＝ＶＨであることに応じて、正電荷（正孔）がプレートラインＰＬから非選択メモリトランジスタＭＴのチャネル領域を通って選択メモリトランジスタＭＴに接続された強誘電体キャパシタＫＣの他端ＫＣｂに蓄積される。これにより、ビットラインＢＬから負電荷（電子）が一端ＫＣａ側に引き込まれ、一端ＫＣａに負電荷（電子）が蓄積されるので、ビットラインＢＬの電位がフローティング電位ＶＦＬ１から上昇しフローティング電位ＶＦＬ３になる。
このとき、図７（ｇ）、図７（ｈ）に示すように、選択メモリセルは、非破壊読出しを行う。図７（ｇ）、図７（ｈ）は、メモリセルの“０”のリード動作を示す図である。すなわち、ビットラインＢＬ＝ＶＦＬ１≒ＶＬ、プレートラインＰＬ＝ＶＨであることに応じて、図７（ｈ）に実線で示すように、強誘電体キャパシタＫＣの分極（Ｐ）の向きが反転せずに、書き込まれていた“０”のデータが読み出される。
タイミングｔ４において、周辺回路１０は、センスアンプイネーブル信号ＳＡＥをノンアクティブレベル（例えば、ロウレベルＶＬ１）からアクティブレベル（例えば、ハイレベルＶＨ１）にし、センスアンプでビットラインＢＬの電位判定を行わせる。この場合、ビットラインＢＬの電位であるフローティング電位ＶＦＬ３が判定電位Ｖｔより低いので、センスアンプは、選択メモリセルに“０”のデータが書き込まれていると判定し、ビットラインＢＬの電位をその判定結果に応じたロウレベルＶＬの電位に制御する。
このとき、図７（ｇ）、図７（ｈ）に示すように、選択メモリセルは、“０”のデータの再書き込みを行う。すなわち、ビットラインＢＬ＝ＶＬ、プレートラインＰＬ＝ＶＨであることに応じて、図７（ｈ）に実線で示すように、強誘電体キャパシタＫＣの分極（Ｐ）の向きが反転せずに、“０”のデータが再び書き込まれる。
その後、タイミングｔ８において、周辺回路１０は、センスアンプイネーブル信号ＳＡＥをアクティブレベル（例えば、ハイレベルＶＨ１）からノンアクティブレベル（例えば、ロウレベルＶＬ１）にし、センスアンプは、ビットラインＢＬの電位制御を再び解除する。これに応じて、ビットラインＢＬの電位は、フローティング電位ＶＦＬ１になる。フローティング電位ＶＦＬ１は、ロウレベルＶＬに略等しい。
タイミングｔ９，ｔ１０については、ライト動作と同様である。
以上のように、本実施形態では、半導体記憶装置（例えば、強誘電体メモリ）１において、基板３上に、導電層６と絶縁層７とが交互に積層された積層体ＬＭＢが強誘電体膜４３及び半導体膜４４を含む柱状体４で貫通され、導電層６と柱状体４とが交差する位置に３次元的なメモリセルＭＣの配列を構成する。これにより、半導体記憶装置１におけるメモリセルＭＣの配置密度を向上でき、半導体記憶装置１を容易に高集積化できる。
なお、図６に示す動作では、主として、プレートラインＰＬの駆動とビットラインＢＬの駆動との組み合わせで選択メモリセルへのリード・ライト動作の制御を行う場合が例示されている。プレートラインＰＬを定電位駆動できれば、実質的にビットラインＢＬの駆動で選択メモリセルへのリード・ライト動作を制御できるので、制御の高速化が期待できる。
そのような考えに基づき、半導体記憶装置１は、図８に示すような動作を行ってもよい。図８は、実施形態の第１の変形例にかかる半導体記憶装置１の動作を示す波形図である。すなわち、半導体記憶装置１は、図８（ａ）及び図８（ｃ）に示すライト動作と図８（ａ）及び図８（ｂ）に示すリード動作とのそれぞれにおいて、プレートラインＰＬの電位を中間的なレベル（例えば、ハイレベルＶＨとロウレベルＶＬとの中間レベル（ＶＨ＋ＶＬ）／２）に制御してもよい。ハイレベルＶＨ＝５Ｖ、ロウレベルＶＬ＝０Ｖである場合、中間レベルＶＨ＋ＶＬ）／２＝２．５Ｖであってもよい。ハイレベルＶＨ＝３Ｖ、ロウレベルＶＬ＝０Ｖである場合、中間レベルＶＨ＋ＶＬ）／２＝１．５Ｖであってもよい。
図８（ａ）及び図８（ｃ）に示すライト動作において、半導体記憶装置１の周辺回路１０は、選択メモリセルに‘１’のデータを書き込む場合、選択ワードラインＷＬの駆動開始タイミングｔ１と選択ゲートラインＳＧＤの駆動開始タイミングｔ２との間のタイミングｔ１１から選択ビットラインＢＬの電位の第２の駆動レベルへの駆動を開始できる。また、周辺回路１０は、選択ゲートラインＳＧＤの駆動終了タイミングｔ９と選択ワードラインＷＬの駆動終了タイミングｔ１０との間のタイミングｔ１４まで選択ビットラインＢＬの電位を第２の駆動レベルでの駆動に維持できる。これにより、‘１’のデータの書き込みの時間を選択ゲートラインＳＧＤの駆動時間と均等にでき、ビットラインＢＬの充電時間の確保が容易であるため、ライト動作を容易に高速化できる。
図８（ａ）及び図８（ｂ）に示すリード動作において、図６（ａ）に示すタイミングｔ２とタイミングｔ３との間のようなタイミングマージンを確保する必要がなく、ビットラインＢＬの電位をフローティング電位ＶＦＬ１からフローティング電位ＶＦＬ２又はＶＦＬ３へ上昇させる動作をタイミングｔ２から開始できる。また、別々の期間（図６（ｂ）に示すタイミングｔ４〜ｔ５の期間、タイミングｔ７〜ｔ８の期間）に行っていた“０”のデータの再書き込みと“１”のデータの再書き込みとを、共通の期間（タイミングｔ１２〜ｔ１３の期間）で行うことができる。これにより、ビットラインＢＬの駆動開始から駆動終了までの時間を短縮できるため、リード動作を容易に高速化できる。
また、図８（ａ）及び図８（ｃ）に示すライト動作と図８（ａ）及び図８（ｂ）に示すリード動作とのいずれにおいても、選択メモリセルに印加されるプレートラインＰＬ及びビットラインＢＬ間の電位差が実施形態の略半分になるため、選択メモリセルは、強誘電体のヒステリシスの小さい領域で動作することになる。この場合、信号振幅が小さくなるが、駆動すべきレベル幅も小さくなる。その観点からも、ライト動作及びリード動作を高速化できる。
このように、実施形態の第１の変形例では、プレートラインＰＬの駆動制御を簡略化でき（すなわち、周辺回路１０の構成を簡略化でき）、それに伴い、ライト動作及びリード動作を高速化できる。
あるいは、図９に示すように、半導体記憶装置１ｉのメモリセルアレイ２ｉにおける各メモリチェーンＣＨは、ソース側（−Ｚ側）のメモリセルＭＣｎとプレートラインＰＬとの間にソース側選択トランジスタＳＳＴをさらに有していてもよい。図９は、実施形態の第２の変形例におけるメモリセルアレイ２ｉの構成を示す回路図である。各選択トランジスタＳＳＴは、例えば、１個のトランジスタである。メモリセルＭＣ０〜ＭＣｎのうち最もソース側であるメモリセルＭＣｎのメモリトランジスタＭＴにソース側選択トランジスタＳＳＴが直列に接続され、最もドレイン側であるメモリセルＭＣ０のメモリトランジスタＭＴにドレイン側選択トランジスタＤＳＴが直列に接続されることで、各メモリチェーンＣＨが構成されている。また、各メモリチェーンＣＨに選択トランジスタＳＳＴが追加されたことに伴い、ブロックＢＬＫには、選択ゲートラインＳＧＳがさらに設けられている。選択ゲートラインＳＧＳは、各選択トランジスタＳＳＴのゲートに電気的に接続される。
このとき、メモリセルアレイ２ｉは、図１０に示すように構成されてもよい。図１０は、実施形態の第２の変形例におけるメモリセルアレイ２ｉの構成を示す断面図である。図１０に示す積層体ＬＭＢ’は、図４に示す積層体ＬＭＢに対して、最下（最も−Ｚ側）の絶縁層７と基板３との間に、導電層６及び絶縁層７が−Ｚ側から＋Ｚ側に積層された構成が追加されることで得られる。追加された導電層６は、選択ゲートラインＳＧＳとして機能する。
柱状体４’は、柱状下部４ａ（図４参照）に代えて柱状下部４ａ’を有する。柱状下部４ａ’は、半導体膜４１’を含む。半導体膜４１’は、基板３の表面３１から１層目の導電層６（ＳＧＳ）と２層目の導電層６（ＷＬｎ）との間のＺ位置まで延びている。柱状下部４ａ’と導電層６との間には、絶縁膜９が配される。絶縁膜９は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。これにより、柱状下部４ａ’が１層目の導電層６（ＳＧＳ）と交差する位置には、ソース側選択トランジスタＳＳＴが構成される。
また、各メモリチェーンＣＨにソース側選択トランジスタＳＳＴが追加されたことに伴い、図１１に示すように、半導体記憶装置１ｉは、次の点で図６に示す動作と異なる動作を行ってもよい。図１１は、実施形態の第２の変形例にかかる半導体記憶装置の動作を示す波形図である。
図１１（ａ）及び図１１（ｃ）に示すライト動作と図１１（ａ）及び図１１（ｂ）に示すリード動作とのいずれについても、選択ゲートラインＳＧＳの駆動波形が追加されている。
タイミングｔ２において、周辺回路１０は、各チェーンユニットの選択ゲートラインＳＧＳの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）からアクティブレベル（例えば、ハイレベルＶＨ１）へ遷移させる。それとともに、周辺回路１０は、非選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）に維持したまま選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）からアクティブレベル（例えば、ハイレベルＶＨ１）へ遷移させる。これにより、各チェーンユニットのソース側選択トランジスタＳＳＴがオンするとともに、選択チェーンユニットのドレイン側選択トランジスタＤＳＴが選択的にオンし、非選択チェーンユニットのドレイン側選択トランジスタＤＳＴがオフ状態に維持される。
例えば、チェーンユニットＣＵ０が選択チェーンユニットに決定された場合、全チェーンユニットＣＵ０〜ＣＵ３のソース側選択トランジスタＳＳＴがオンするとともに、選択チェーンユニットＣＵ０のドレイン側選択トランジスタＤＳＴが選択的にオンし、非選択チェーンユニットＣＵ１〜ＣＵ３のドレイン側選択トランジスタＤＳＴがオフ状態に維持される（図９参照）。
タイミングｔ９において、周辺回路１０は、各チェーンユニットの選択ゲートラインＳＧＳの電位をアクティブレベル（例えば、ハイレベルＶＨ１）からノンアクティブレベル（例えば、ロウレベルＶＬ１）へ遷移させる。それとともに、周辺回路１０は、非選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）に維持したまま選択チェーンユニットの選択ゲートラインＳＧＤの電位をアクティブレベル（例えば、ハイレベルＶＨ１）からノンアクティブレベル（例えば、ロウレベルＶＬ１）へ遷移させる。これにより、各チェーンユニットのソース側選択トランジスタＳＳＴがオフするとともに、選択チェーンユニットのドレイン側選択トランジスタＤＳＴがオフし、各チェーンユニットのドレイン側選択トランジスタＤＳＴがオフ状態に維持される。
このように、実施形態の第１の変形例では、各メモリチェーンＣＨにソース側選択トランジスタＳＳＴが追加された構成に対応した積層体ＬＭＢ’が強誘電体膜４３及び半導体膜４４を含む柱状体４’で貫通され、導電層６と柱状体４’とが交差する位置に３次元的なメモリセルＭＣの配列を構成する。これによっても、半導体記憶装置１ｉにおけるメモリセルＭＣの配置密度を向上でき、半導体記憶装置１ｉを容易に高集積化できる。
あるいは、半導体記憶装置１ｉは、図１２に示すような動作を行ってもよい。図１２は、実施形態の第３の変形例にかかる半導体記憶装置１ｉの動作を示す波形図である。図１２に示す動作は、図１１に示す動作に対して、図６に示す動作から図８に示す動作への変更と同様の変更が施されることで得られる。図１２に示すように、半導体記憶装置１ｉは、次の点で図８に示す動作と、タイミングｔ２で選択ゲートラインＳＧＳの駆動を開始しタイミングｔ９で選択ゲートラインＳＧＳの駆動を終了すること以外は同様の動作を行う。
このような動作により、実施形態の第３の変形例では、プレートラインＰＬの駆動制御を簡略化でき、それに伴い、ライト動作及びリード動作を高速化できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ 半導体記憶装置、３ｂ 半導体領域、４，４’ 柱状体、５ 導電層、６ 導電層、４３ 強誘電体膜、４４ 半導体膜、４５ 絶縁膜、６０〜６３ 駆動電極膜、ＣＨ メモリチェーン、ＤＳＴ，ＳＳＴ 選択トランジスタ、ＬＭＢ，ＬＭＢ’ 積層体、ＭＣ，ＭＣ０〜ＭＣｎ メモリセル。

Claims (6)

  1. 複数の第１の導電層が積層方向に互いに離間して配置された積層体と、
    前記積層体を前記積層方向に貫通する柱状体と、
    を備え、
    前記柱状体は、
    柱状の強誘電体膜と、
    前記強誘電体膜と前記第１の導電層との間に配された半導体膜と、
    前記半導体膜と前記第１の導電層との間に配された絶縁膜と、
    を有する
    半導体記憶装置。
  2. 前記複数の第１の導電層と前記柱状体とが交差する位置に、メモリセルがチェーン状に複数直列接続されたメモリチェーンが構成される
    請求項１に記載の半導体記憶装置。
  3. 前記積層体は、前記強誘電体膜の上端より高い位置に駆動電極膜がさらに配置され、
    前記柱状体は、前記半導体膜及び前記絶縁膜が前記駆動電極膜の高さ位置まで延び、
    前記駆動電極膜と前記柱状体とが交差する位置に、前記メモリチェーンの一端に接続される第１の選択トランジスタが構成される
    請求項２に記載の半導体記憶装置。
  4. 前記積層体は、前記強誘電体膜の下端より低い位置に最下の前記第１の導電層が配置され、
    前記柱状体は、前記半導体膜が前記最下の第１の導電層の高さ位置まで延び、
    前記最下の第１の導電層と前記柱状体とが交差する位置に、前記メモリチェーンの他端に接続される第２の選択トランジスタが構成される
    請求項３に記載の半導体記憶装置。
  5. 前記メモリセルは、１トランジスタ１キャパシタ型のメモリセルである
    請求項２から４のいずれか１項に記載の半導体記憶装置。
  6. 前記柱状体の上端の高さ位置で前記半導体膜の上端に接続された第２の導電層と、
    前記柱状体の下端の高さ位置で前記半導体膜の下端に接続された第３の導電層と、
    をさらに備えた
    請求項１から５のいずれか１項に記載の半導体記憶装置。
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