CN109378313B - 一种低功耗三维非易失性存储器及其制备方法 - Google Patents

一种低功耗三维非易失性存储器及其制备方法 Download PDF

Info

Publication number
CN109378313B
CN109378313B CN201811111419.9A CN201811111419A CN109378313B CN 109378313 B CN109378313 B CN 109378313B CN 201811111419 A CN201811111419 A CN 201811111419A CN 109378313 B CN109378313 B CN 109378313B
Authority
CN
China
Prior art keywords
ferroelectric
thin film
bit line
bit lines
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811111419.9A
Other languages
English (en)
Other versions
CN109378313A (zh
Inventor
江安全
柴晓杰
张岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN201811111419.9A priority Critical patent/CN109378313B/zh
Priority to CN201880062413.9A priority patent/CN111771280B/zh
Priority to US16/760,581 priority patent/US10971204B2/en
Priority to PCT/CN2018/119974 priority patent/WO2020056932A1/zh
Publication of CN109378313A publication Critical patent/CN109378313A/zh
Application granted granted Critical
Publication of CN109378313B publication Critical patent/CN109378313B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明属于铁电存储技术领域，具体为一种低功耗三维非易失性存储器及其制备方法。每个存储单元不仅具有二极管一样的电流单向导通特性，而且还存在像选择管一样的读出开启电压，且开启电压可调。以上特征为高密度存储单元的三维互联提供了条件。在一个或多个实施案例中，该三维铁电存储器包括：铁电存储阵列的堆叠，其包含通过绝缘材料而彼此分离的铁电存储单元阵列；参考单元，所述参考单元与存储单元为一体；其中所述铁电存储单元两侧存在实质上正交的字线和位线。本发明的铁电存储器可以实现电流方式的非破坏性读出，具有单向导通性，可避免电路中存储单元间信息读写的串扰，并且制备简单、成本低，最终提高存储密度。

Description

一种低功耗三维非易失性存储器及其制备方法
技术领域
本发明属于铁电存储技术领域，具体涉及一种低功耗三维非易失性存储器及其制备方法。
背景技术
铁电随机存储器FRAM(Ferroelectric Random Access Memory)是利用铁电畴(或称为“电畴”)在电场中两种不同极化取向作为逻辑信息(“0”或“1”)来存储数据的非易失性存储器(Non-volatile Memory)，其也可以称为“铁电存储器”。
本申请的发明人已经提出了基于畴壁导电的铁电存储器件(参见中国专利公开号107123648A、104637948A、104637949A、105655342A、107481751A和美国专利公开号US9685216B2的专利、国际专利申请号PCT/CN2018/077485)。揭示了另一种非破坏读出(NDRO)的铁电存储器，其是以电流读取方式实现非破坏性读出的(即非破坏性电流读取)。一方面开态读电流可达到10-7A至10-6A，读电流大，另一方面ON态电流和Off态电流比(即开关比)能够大于106，数据的保持性能好。制备简单、成本低、存储密度高的优势，因此，备受业界关注。
全球物联网、大数据中心、智能家居、便携设备等应用的发展不断丰富着我们的物质生活和精神生活。传统半导体存储器芯片通过提高单位面积的存储能力实现容量增长，但在后摩尔时代已不可避免地面临单元间串扰加剧和单字位成本增加等瓶颈。因此，寻求存储技术阶跃性的突破和创新，是发展下一代存储器的主流思路。3DNAND是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，将半导体存储器的发展空间带入第三维度，成为未来实现存储器芯片容量可持续增长的关键。
另外，为了实现高密度互联，存储单元通常采用正交棒(Crossbar)架构，一般阻变存储器通常要求每个存储单元都要串联一个选择管或二极管，从而限制电流单向导通，且每个单元中信息读取电压需大于选择管的开启电压(Von)，这样就会大大减少周边单元中杂散电流或漏电流对所选择单元的信息读取电流的影响。这种的选择管或二极管往往需要通过材料的异质集成，增加了集成工艺的难度和成本。
本发明的铁电畴壁存储器，每个存储单元的开态电流天然地具有二极管电流单向导通特性，且每个单元中开态电流读取电压需大于一个大小可调的Von，天然地具备正交棒互联的一切特征，大大地减少周边非选择单元中的杂散电流对读电流的影响，增加了集成工艺的可靠性，减小了工艺成本。
发明内容
本发明的目的在于提供一种能以电流读取方式实现非破坏性读出的、存储性能好、低功耗的三维非易失性存储器及其构造和制备方法。每个存储单元不仅具有二极管一样的电流单向导通特性，而且还存在像选择管一样的开启读出电压，且开启电压可调。以上特征为高密度存储单元的三维互联提供了可能。
本发明所提供的低功耗三维非易失性存储器，包括：
堆叠式的铁电存储单元阵列：该铁电存储单元为铁电材料，且铁电存储单元两侧存在实质上正交的字线和位线；多个铁电存储单元阵列在若干层级处通过绝缘材料而分离；该铁电存储单元极化方向与所施加的读写电场方向不垂直；该铁电存储单元为在外加电场下铁电材料发生极化反转的部分；
参考单元：所述铁电存储单元至少一侧与参考单元相接。
本发明中，所述铁电材料为铁电单晶片或者铁电薄膜材料。
本发明中，所提供的低功耗的三维非易失性存储器，其结构为下述之一种：
第一结构40，包括：
多个铁电薄膜材料401；
存储单元阵列402，在铁电薄膜材料表面刻蚀形成铁电凸块阵列，其电畴极化方向不平行于所述铁电薄膜材料的法线方向；
在所述铁电凸块下方的剩余薄膜作为参考单元；
堆叠结构，通过绝缘材料形成沿着铁电薄膜材料法线方向彼此隔离的铁电薄膜材料401的堆叠；其中每个铁电薄膜材料进一步包括一个字线层403，每个字线层具有沿着第一方向排列的多条字线，且每条字线与多个存储单元电性连接；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列404，位线与多个存储单元的一侧电性连接，所述位线延伸穿过多个铁电薄膜材料，且所述多个位线实质上与多个铁电薄膜材料垂直；
位元线层405，位元线层位于多个字线层403的上方，且具有沿着第二方向排列的多条位元线，该第二方向与第一方向实质上正交；其中至少一个位线耦合到多个位元线中的一者。
或者为：
第二结构50，包括：
多个铁电薄膜材料501；
存储单元阵列502，在铁电薄膜材料表面刻蚀形成铁电凸块阵列，其电畴极化方向不平行于所述铁电薄膜材料的法线方向；
在所述铁电凸块下方的剩余薄膜作为参考单元；
堆叠结构，通过绝缘材料形成沿着铁电薄膜材料法线方向彼此隔离的铁电薄膜材料501的堆叠；其中每个铁电薄膜材料进一步包括一个字线层503，每个字线层具有沿着第一方向排列的多条字线，且每条字线与多个存储单元电性连接；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列504，位线与多个存储单元的一侧电性连接，所述位线延伸穿过多个铁电薄膜材料，且所述多个位线实质上与多个铁电薄膜材料垂直，位线阵列进一步的分为位线504a与位线504b；
位元线层505，位元线层分为顶位元线层505a与底位元线层505b，其中顶位元线层505a位于多个字线层503的上方，且具有沿着第二方向排列的多条位线，底位元线层505b位于多个铁电薄膜材料501的下方，且具有沿着第二方向排列的多条位元线，该第二方向与第一方向实质上正交；其中顶位元线层505a与多个位线504a电性连接，底位元线层505b与多个位线504b电性连接。
或者为：
第三结构60，包括：
铁电单晶片或者铁电薄膜材料601；
堆叠结构，设置于铁电单晶片或者铁电薄膜材料601上，且包括多个字线层603与多个绝缘层606沿着铁电单晶片或者铁电薄膜材料法线方向交替排列，其中多个字线层被绝缘层隔离；此外每个字线层具有沿着第一方向排列的多条字线；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列604，位线阵列延伸插入铁电单晶片或者铁电薄膜材料中，该位线阵列包含多个位线，且所述多个位线实质上与多个字线层603垂直；
存储单元阵列602，存储单元定位于多个位线中一者与多个字线中一者的实质上正交位置处，位线与绝缘层实质上正交的位置为存储单元的参考单元；
位元线层605，位元线层位于多个字线层603的上方，且具有沿着第二方向排列的多条位元线，该第二方向与第一方向实质上正交；其中至少一个位线耦合到至少多个位元线中至少一者。
或者为：
第四结构70，包括：
铁电单晶片或者铁电薄膜材料701；
堆叠结构，设置于铁电单晶片或者铁电薄膜材料701上，且包括多个字线层703与多个绝缘层706沿着铁电单晶片或者铁电薄膜材料法线方向交替排列，其中多个字线层被绝缘层隔离；此外每个字线层具有沿着第一方向排列的多条字线；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列704，位线阵列延伸填入铁电单晶片或者铁电薄膜材料中，该位线阵列包含多个位线，且所述多个位线实质上与多个字线层703垂直，位线阵列进一步的分为位线704a与位线704b；
存储单元阵列702，存储单元定位于多个位线中一者与多个字线中一者的正交位置处，位线与绝缘层实质上正交的位置为存储单元的参考单元；
位元线层705，位元线层分为顶位元线层705a与底位元线层705b，其中顶位元线层705a位于多个字线层703的上方，且具有沿着第二方向排列的多条位线，底位元线层705b位于多个铁电薄膜材料701的下方，且具有沿着第二方向排列的多条位线，该第二方向与第一方向实质上正交；其中顶位元线层705a与多个位线704a电性连接，底位元线层705b与多个位线704b电性连接。
或者为：
第五结构80，包括：
铁电薄膜材料801；
堆叠结构，多个铁电薄膜材料801、多个字线层803、多个位线层804和绝缘层806沿着铁电薄膜材料法线方向依序形成交替排列堆叠结构；
其中位线层804位于多个铁电薄膜材料中一者的下方，其具有交替排列的多条位线；
其中字线层803位于多个铁电薄膜材料中一者的下方，其具有交替排列的多条字线，且位线与字线实质上正交；
其中铁电存储单元802位于多个字线中一者与多个位线中一者实质上正交的位置处，薄膜的其余部分作为参考单元；所述铁电存储单元电畴极化的方向与铁电薄膜材料法线方向存在一夹角，该夹角的度数大于或等于0且小于90。
本发明中，所述的铁电材料包括钽酸锂盐LiTaO3、铌酸锂盐LiNbO3或铁酸铋BiFeO3；
或者，选自掺杂MgO、Mn2O5、Fe2O3或La2O3的钽酸锂盐LiTaO3、铌酸锂盐LiNbO3或铁酸铋BiFeO3；
或者，锆钛酸铅(Pb,Zr)TiO3或BaTiO3；
或者，黑化钽酸锂盐LiTaO3或铌酸锂盐LiNbO3。
本发明中，所述的在掺杂MgO、Mn2O5、Fe2O3或La2O3的钽酸锂盐LiTaO3、铌酸锂盐LiNbO3或铁酸铋BiFeO3中，掺杂材料摩尔百分比为0.1-10mol％。
本发明中，所述的黑化钽酸锂盐LiTaO3和铌酸锂盐LiNbO3电阻率范围为1×106-1×1013Ω·cm。
本发明中，所述的铌酸锂盐LiNbO3中Li与Nb的化学计量比范围为(0.9:1)～(1.2:1)。
本发明中，所述的铁电存储单元沿着极化方向宽度(W)大于等于1纳米且小于等于1微米。
本发明中，所述的存储单元阵列的堆叠层数大于或等于1且小于或等于300。
本发明中，所述的三维非易失性存储器，存储单元两侧实质上正交的字线和位线，在三维空间横向或纵向排布，连接所有存储单元两侧，并通过绝缘材料实现电隔离。
本发明中，还包括多个绝缘材料填充在多个字线层、位元线层、存储单元阵列和位线阵列之间的剩余空间。所述绝缘材料包括为氮化硅、氧化硅、氢氧化硅、氧化铝、氧化钛和氧化铬中的一种或几种组合。
本发明中，所述多个字线、位元线和位线由导电材料形成。
本发明中，所述导电材料为TiN，Pt，PtSi，NiSi，TiW，Ta，Ti，W，Mo，Al,Cu,Cr或Ir，或者为IrO2、SrRuO3、RuO2中的一种或两种的混合。
本发明中，所述的参考单元为铁电材料，且与铁电存储单元为一体。
本发明中，所述堆叠结构中，包含多个绝缘层，绝缘层的厚度大于或等于10纳米且小于或等于1微米。
本发明中，所述的堆叠式铁电存储器单元阵列，可以通过刻蚀工艺形成竖直的铁电纳米侧壁或者通过薄膜工艺层层堆叠。
本发明中，所述每个存储单元具有天然二极管电流的单向导通特性，通过改变字线或位线和存储单元接触的间距(0-100nm)，调节电流读出的开启电压。
本发明中，所述的三维非易失性存储器，包括铁电存储单元参与极化反转部分，参考单元不参与极化反转部分，铁电存储单元极化后与参考单元界面处形成畴壁导电通道，铁电存储单元反向极化回到初始状态与参考单元界面处的畴壁导电通道关闭。
本发明中，所述的低功耗三维非易失性存储器通过字线和位线在不垂直存储单元极化方向的方向上施加电压的方式对存储单元进行读写操作；
其中，对所述位线和字线偏置写电压Vwrite1，其值至少大于存储单元矫顽场电压Vc，使存储单元的电畴极化反转，极化反转后的电畴与不参与极化反转的参考单元电畴形成导电畴壁，施加电压撤离后，导电畴壁依然存在，此为写1操作过程；
其中，对所述字线和位线偏置读电压Vread1或Vread0，其值小于存储单元矫顽场电压，但同时大于存储单元的开启电压，以电流方式读取，根据电流值的不同，判别是否存在畴壁通道，从而读取存储单元的逻辑状态，此为读取操作过程；
其中，对所述位线和字线偏置与写入电压方向相反的电压Vwrite0，使铁电存储单元极化反转回到初始状态，则铁电存储单元的电畴与参考单元的畴方向一致，畴壁通道关闭，此为写入0操作过程。
本发明中，在第一结构40、第二结构50、第三结构60和第四结构70中，所述的低功耗三维非易失性存储器，可选地还包括一个或者多个位元线，所述多个位元线配置在所述堆叠存储单元阵列的上方或者下方，用于互联和操作位线。
本发明中，还提供一种低功耗三维非易失性存储器的制备方法；其中：
一种制备第一结构40或第二结构50的制备方法，步骤如下：
在铁电薄膜材料上形成铁电凸块阵列，特别注意的铁电凸块下方须有一定厚度的铁电薄膜材料；
所述铁电凸块的一侧与字线连接，其与字线相连的凸块作为存储单元的铁电存储单元，凸块下方的剩余薄膜作为参考单元；
通过绝缘材料形成彼此隔离的铁电薄膜材料堆叠；
形成通过所述堆叠的通孔，使得通孔的至少一部分与铁电凸块一侧连接；
在所述通孔形成贯穿堆叠的位线；
在所述位线的上方或下方形成实质上垂直于所述字线及位线的位元线层，其中至少一个位线耦合到多个位元线中的一者。
一种制备第三结构60或第四结构70的制备方法，步骤如下：
在铁电单晶片或铁电薄膜材料上形成铁电凸块柱阵列；
在所述铁电凸块柱一侧填充竖直的位线，使位线与铁电侧壁紧密接触；
在所述铁电凸块柱另一侧填充多个字线堆叠并使用堆栈绝缘层隔离多个字线，在字线与位线实质上正交的位置为存储单元，位线与绝缘层实质上正交的位置为存储单元的参考单元；
在所述位线的上方或下方形成实质上垂直于所述字线及位线的位元线层，其中至少一个位线耦合到多个位元线中的一者。
一种制备第五结构80的制备方法，步骤如下：
在位线层上形成铁电薄膜材料；
在所述铁电薄膜材料上形成彼此分离的多个字线，所述字线实质上垂直于所述多个位线，并处于不同层级处；
其中铁电存储单元位于多个字线中一者与多个位线中一者实质上正交的位置处，薄膜的其余部分作为参考单元；
通过绝缘材料形成彼此隔离的铁电薄膜材料堆叠。
其中，具体来说：
一种制备第一结构40方法，具体步骤如下：
(1)提供多个铁电薄膜材料401；
(2)配置存储单元阵列402，利用湿法刻蚀或者干法刻蚀的方法将铁电凸块阵列配置在铁电薄膜材料上；
(3)配置字线层403，在铁电薄膜材料上形成多个字线；其中每个字线与多个存储单元一侧电性连接；
(4)配置绝缘层406，在铁电薄膜材料上形成绝缘层；
(5)堆叠；通过键合或粘贴的方式将多个铁电薄膜材料堆叠起来；
(6)通孔；利用湿法或者干法刻蚀将多个铁电薄膜材料通孔，通孔的位置为位线404所在位置；
(7)配置位线404，用导电材料将通孔填满并在顶部形成导电材料层；
(8)配置顶位元线层405，利用湿法刻蚀或者干法刻蚀的方法将顶位元线阵列配置在铁电薄膜材料顶部。
一种制备第二结构50方法，具体步骤如下：
(1)提供多个铁电薄膜材料501；
(2)配置存储单元阵列502，利用湿法刻蚀或者干法刻蚀的方法将铁电凸块阵列配置在铁电薄膜材料上；
(3)配置字线层503，在铁电薄膜材料上形成多个字线；其中每个字线与多个存储单元一侧电性连接；
(4)配置绝缘层506，在铁电薄膜材料上形成绝缘层；
(5)堆叠；通过键合或粘贴的方式将多个铁电薄膜材料堆叠起来；
(6)通孔；利用湿法或者干法刻蚀将多个铁电薄膜材料通孔，通孔的位置为位线504a所在位置；
(7)配置位线阵列504a，用导电材料将通孔504a填满并在顶部形成导电材料层；
(8)配置顶位元线层505a，利用湿法刻蚀或者干法刻蚀的方法将顶位元线阵列配置在铁电薄膜材料顶部；
(9)通孔，在多个铁电薄膜材料底通孔，通孔的位置为位线504b所在位置；
(10)配置位线阵列504b，用导电材料将通孔504b填满并在底部形成导电材料层；
(11)配置底位元线层(505b)，利用湿法刻蚀或者干法刻蚀的方法将底位元线阵列配置在铁电薄膜材料底部。
一种制备第三结构60方法，具体步骤如下：
(1)提供铁电单晶片或者铁电薄膜材料601；
(2)形成开口，在铁电单晶片或者铁电薄膜材料上利用湿法刻蚀或者干法刻蚀的方法在多个字线603的位置形成开口；
(3)配置字线层603与绝缘层606，在开口的位置依序形成交替排列的多个导电层与多个绝缘层，需要特别注意的是铁电单晶片或者铁电薄膜材料上方额外配置一层绝缘层；
(4)通孔，在铁电单晶片或者铁电薄膜材料上利用湿法刻蚀或者干法刻蚀的方法在位线阵列604的位置形成通孔；
(5)配置位线阵列604，用导电材料将通孔填满，同时在顶部形成一层导电层；
(6)配置顶位元线层605，利用湿法刻蚀或者干法刻蚀的方法将顶位元线阵列配置在铁电薄膜材料顶部。
一种制备第四结构70方法，具体步骤如下：
(1)提供铁电单晶片或者铁电薄膜材料701；
(2)形成开口，在铁电单晶片或者铁电薄膜材料上利用湿法刻蚀或者干法刻蚀的方法在多个字线703的位置形成开口；
(3)配置字线层703与绝缘层706，在开口的位置依序形成交替排列的多个导电层与多个绝缘层，需要特别注意的是铁电单晶片或者铁电薄膜材料上方额外配置一层绝缘层；
(4)通孔，在铁电单晶片或者铁电薄膜材料上利用湿法刻蚀或者干法刻蚀的方法在位线阵列704a的位置形成通孔；
(5)配置位线阵列704a，用导电材料将通孔填满，同时在顶部形成一层导电层；
(6)配置顶位元线层705a，利用湿法刻蚀或者干法刻蚀的方法将顶位元线阵列配置在铁电薄膜材料顶部；
(7)通孔，在铁电单晶片或者铁电薄膜材料底部利用湿法刻蚀或者干法刻蚀的方法在位线阵列704b的位置形成通孔；
(8)配置位线阵列704b，用导电材料将通孔填满，同时在底部形成一层导电层；
(9)配置底位元线层，利用湿法刻蚀或者干法刻蚀的方法将顶位元线阵列配置在铁电薄膜材料底部。
一种制备第五结构80方法，具体步骤如下：
(1)配置位线层804，利用湿法刻蚀或者干法刻蚀的方法配置位线阵列；
(2)配置铁电薄膜材料801，使用键合工艺或者薄膜沉积工艺或者转移薄膜工艺将铁电薄膜材料制备在位线阵列上；
(3)配置字线层803，在所述铁电薄膜材料上利用湿法刻蚀或者干法刻蚀的方法将形成彼此分离的多个字线，所述字线实质上垂直于所述多个位线，并处于不同层级处；
(4)配置绝缘层806，在铁电薄膜材料上形成绝缘层；
(5)堆叠；通过键合或粘贴的方式将多个铁电薄膜材料堆叠起来。
附图说明
图1为实施例1的单层非易失性存储器crossbar结构阵列。
图2是单层非易失性存储器crossbar结构阵列的实物SEM图。
图3中，(a)是单层非易失性存储器的铁电存储器阵列单元的I-V图，纵坐标取对数形式，扫描电压范围为0-+10V；(b)是现有技术二维非易失性存储器的铁电存储器阵列单元的I-V图，扫描电压范围为-10V-+10V。
图4中，(a)是按照本发明一实施例的三维存储阵列立体示意图；(b)是根据图4(a)无顶位元线层的俯视图；(c)是根据图4(a)沿着I-J所绘制的剖面示意图；(d)发明实施例非易失性存储器的存储单元写入信息“1”操作图；(e)发明实施例非易失性存储器的存储单元写入信息“0”操作图；(f)发明实施例非易失性存储器的存储单元读取信息“1”操作图。
图5中，(a)是按照本发明又一实施例的三维存储阵列立体示意图；(b)是根据图5(a)无顶位元线层的俯视图；(c)是根据图5(a)沿着I-J所绘制的剖面示意图；(d)为发明实施例非易失性存储器的存储单元写入信息“1”操作图；(e)为发明实施例非易失性存储器的存储单元写入信息“0”操作图；(f)为发明实施例非易失性存储器的存储单元读取信息“1”操作图。
图6中，(a)是按照本发明又一实施例的三维存储阵列立体示意图；(b)是根据图6(a)无顶位元线层的俯视图；(c)是根据图6(a)沿着I-J所绘制的剖面示意图；(d)为发明实施例非易失性存储器的存储单元写入信息“1”操作图；(e)为发明实施例非易失性存储器的存储单元写入信息“0”操作图；(f)为发明实施例非易失性存储器的存储单元读取信息“1”操作图。
图7中，(a)是按照本发明又一实施例的三维存储阵列立体示意图；(b)是根据图7(a)无顶位元线层的俯视图；(c)是根据图7(a)沿着I-J所绘制的剖面示意图；(d)为发明实施例非易失性存储器的存储单元写入信息“1”操作图；(e)为发明实施例非易失性存储器的存储单元写入信息“0”操作图；(f)为发明实施例非易失性存储器的存储单元读取信息“1”操作图。
图8中，(a)是按照本发明又一实施例的三维存储阵列立体示意图；(b)是根据图7(a)沿着I-J所绘制的剖面示意图；(c)为发明实施例非易失性存储器的存储单元写入信息“1”操作图；(d)为发明实施例非易失性存储器的存储单元写入信息“0”操作图；(e)为发明实施例非易失性存储器的存储单元读取信息“1”操作图。
图9中，(a)为一具体实施案例中单晶铌酸锂(LiNbO3)表面单个存储单元的原子力形貌图；(b)为一具体实施案例中单晶铌酸锂(LiNbO3)表面单个存储单元的畴壁通道的建立和消失的压电力成像示意图。
图10中，(a)为又一具体实施案例中单晶铌酸锂(LiNbO3)表面单个存储单元扫描电镜的形貌图和进行电压扫描时读写操作的I-V特性曲线图；(b)为又一具体实施案例中单晶铌酸锂(LiNbO3)表面单个存储单元开启电压Von随右电极与存储单元的间隙g变化。
图11中，(a)为又一具体实施案例中铌酸锂(LiNbO3)单晶薄膜表面单个存储单元进行电压扫描时读写操作的I-V特性曲线图；(b)为又一具体实施案例中铌酸锂(LiNbO3)单晶薄膜表面单个存储单元数据保持特性曲线示意图；(c)为又一具体实施案例中铌酸锂(LiNbO3)单晶薄膜表面单个存储单元疲劳特性曲线示意图；(d)为又一具体实施案例中铌酸锂(LiNbO3)单晶薄膜表面单个存储单元信息写入时间随写入电压变化。
图12是按照本发明图4实施例非易失性存储器的铁电存储器的制备流程图。
图13是按照本发明图5实施例非易失性存储器的铁电存储器的制备流程图。
图14是按照本发明图6实施例非易失性存储器的铁电存储器的制备流程图。
图15是按照本发明图7实施例非易失性存储器的铁电存储器的制备流程图。
图16是按照本发明图8例非易失性存储器的铁电存储器的制备流程图。
具体实施方式
下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。
在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。
在以下实施例中，为了描述的清楚，示例性地给出了电畴方向或者极化方向，但是应当理解到，铁电存储器的电畴方向或极化方向并不限于如图所示实施例示出的方向。
本文中图遵循编号惯例，其中第一数字或(若干)第一数字对应于图式编号且剩余数字识别图式中的元件或者组件，可通过类似数字识别不同图之间的类似元件组件。
如本文中所使用，术语“实质上”意指经修改的特性，不需要是绝对的，但是足够接近以实现特性的优势。列举来说，“实质上平行”包含至少比垂直定向更接近于平行定向的定向。类似的，“实质上正交”包含至少比平行定向更接近于垂直定向的定向。
图1说明单层非易失性存储器crossbar结构阵列。存储器阵列10可包含铁电单晶片或者铁电薄膜材料101、存储单元阵列102、多个字线103、多个位线104、和多个位元线105。其中字线103实际上平行布置在一个层级处。多个位元线105经平行的布置在不同的层级处，且字线103和位元线105实质上彼此垂直。存储器阵列102其他间隙位置用绝缘材料填充。
在此类构架中多个字线中的一者与多个存储单元相连接，字线层与位元线层之间沉积一层绝缘层106，位元线通过绝缘层上的接触孔与位线连接，位元线和字线通过导线连出测试。
图2展示单层非易失性存储单元阵列16×16crossbar结构的测试样品SEM图，图中为掺杂MgO 5％的LiNbO3铁电单晶片，存储单元的高度为70nm，字线层与位元线层之间沉积一层200nm的二氧化硅绝缘层，位线通过二氧化硅上的接触孔与位元线连接，位元线和字线通过导线连出测试。
图3为随机抽取的12个上述单层非易失性存储单元阵列中存储单元的I-V测试图，扫描电压从-10V到+10V，然后从+10V到-10V停止，从图中可以看出图1实施例的存储单元具有明显的开关特性，在扫描电压取负方向时器件不导通，天然地避免了与周围器件之间的串扰，非常适合使用crossbar结构。
第一实施案例40
图4为本发明第一实施案例的一种低功耗三维非易失性存储器立体示意图。为清楚及方便说明起见，图4(a)为该实施案例三维示意图。图4(b)为图4(a)中无顶位元线层的俯视图，图4(c)为图4(a)中沿着I-J所绘制的剖面图。图4(d)为本发明一实施案例的铁电存储单元的写入信息“1”配置操作图，图4(e)为本发明一实施案例的铁电存储单元的写入信息“0”配置操作图，图4(f)为本发明一实施案例的铁电存储单元的读信息“1”配置操作图。
第一实施案例低功耗三维非易失性存储器阵列包括：多个铁电薄膜材料401、存储单元阵列402、多个字线层403、位线阵列404、顶位元线层405以及绝缘层406。其中绝缘层406使位元线层与铁电薄膜材料分离、多个字线层分离，其他空隙用绝缘材料填充。
特别需要注意的是在该实施案例中，参考单元为铁电存储单元凸块下方的铁电薄膜材料。
多个铁电薄膜材料401，铁电薄膜材料表面上刻蚀形成的存储单元凸块阵列402，其中存储单元阵列沿着第一方向和第二方向排列。存储单元初始电畴极化方向限定为在平行铁电薄膜层上有分量，也可以理解为存储单元的初始电畴极化方向与铁电薄膜层存在一定的夹角但在铁电薄膜层上有分量，不能与铁电薄膜层垂直。如图4(c)所示，实线箭头所指为存储单元初始电畴极化方向。但本发明的实施案例的极化方向不限于此且可包含其他极化方向。
需要注意的是同时存储单元初始电畴极化方向需在第一方向也有分量。也可以理解为存储单元的初始电畴极化方向在第一方向上有投影。虽然图4(a)展示包含3个铁电薄膜材料层，但本发明的实施案例不限于此且可包含更多或更少的铁电薄膜材料。
如图4(a)所示字线层403可布置三个层级，依次配置在铁电薄膜材料层上。每个层级字线具有沿着第一方向实质上彼此平行的多条字线，并且依次填充在存储单元阵列间隙中。字线层可垂直对准，即，在多个层级中的每一者中的字线可定位于每一层级的相同相对位置处，以便于正上方正下方的字线对准。
位线阵列404经布置成实质上垂直于多个铁电薄膜材料401并与顶位元线层405电性连接，位线阵列404包含多个位线，并且每一个位线与多个存储单元一侧电性连接。
顶位元线层405布置在多个字线层的上方，且具有沿着第二方向实质上彼此平行的多条位线。如图4(a)所示顶位元线层布置在多个字线层403的上方，且具有沿着第二方向实质上彼此平行的3条位元线。位元线可布置的数量可多于或少于图4(a)中展示的数量。
所示实施例中存储单元读出电流具有开关特性，即在对如图4(f)所示，所述字线(403b1)和位元线(4053)选通的存储单元，该存储单元的电畴极化方向与下方的参考单元的极化方向相反。在其界面处形成导电畴壁，对其施加的偏置电压小于矫顽场的电压Vc并大于开启电压Von条件下，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。使用本发明第一实施案例结构不会产生邻近存储单元的串扰现象。对某个铁电存储单元读写操作时，在相应的字线和位元线之间偏置电压，选通该铁电存储单元，并对该存储单元进行读写操作。
图4(d)说明根据本发明第一实施案例的三维存储器阵列的某个单元(403b1,4053)的写入信息“1”操作(极化反平行)，首先配置字线403b1为高电压Vwrite1，Vwrite1值大于存储单元的矫顽场电压Vc，将其他字线悬空或者配置为半高电平Vc/2；配置位元线4053接地，其他位元线悬空或者配置为半高电平Vc/2。写入结束后，将字线403b1和位元线4053悬空或者配置为半高电平Vc/2。
图4(e)说明根据本发明第一实施案例的三维存储器阵列的某个单元(403b1,4053)的写入信息“0”操作(极化平行)，首先配置字线403b1为接地，将其他字线悬空或者配置为半高电平Vc/2；配置顶位元线4053高电压Vwrite0，Vwrite0值大于存储单元的矫顽场电压。写入结束后，将字线403b1和位元线4053悬空或者配置为半高电平Vc/2。
图4(f)说明根据本发明第一实施案例的三维存储器阵列的某个单元(403b1,4053)的读取信息“1”操作，首先配置字线403b1为电压Vread1，Vread1值大于开启电压Von且小于存储单元的矫顽场电压Vc，将其他字线悬空或者配置为半高电平Vc/2；配置位元线4053接地，其他位元线悬空或者配置为半高电平Vc/2。由于畴壁(黑色实线)的存在，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。读取结束后，将字线403b1和位元线4053悬空或者配置为半高电平Vc/2。
需要特别说明的是读取信息过程中存在像选择管一样的开启读出电压，并且开启读出电压可调。
第二实施案例50
图5为本发明实施案例的一种低功耗三维非易失性存储器立体示意图。为清楚及方便说明起见，图5(a)为该实施案例三维示意图。图5(b)为图5(a)中无顶位元线层的俯视图，图5(c)为图5(a)中沿着I-J所绘制的剖面图。图5(d)为本发明一实施案例的铁电存储单元写入信息“1”配置操作图，图5(e)为本发明一实施案例的铁电存储单元的写入信息“0”配置操作图，图5(f)为本发明一实施案例的铁电存储单元的读信息“1”配置操作图。
第二实施案例低功耗三维非易失性存储器阵列包括：多个铁电薄膜材料501、存储单元阵列502、多个字线层503、位线阵列504a、位线阵列504b、顶位元线层505a、底位元线层505b以及绝缘层506。其中绝缘层506使位元线层与铁电薄膜材料分离、多个字线层分离，其他空隙用绝缘材料填充。
特别需要注意的是在该实施案例中，参考单元为铁电存储单元凸块下方的铁电薄膜材料。
多个铁电薄膜材料501，铁电薄膜材料表面上刻蚀形成的铁电存储单元凸块阵列502，其中存储单元阵列沿着第一方向和第二方向排列。存储单元初始电畴极化方向限定为在平行铁电薄膜层方向上有分量，也可以理解为存储单元的初始电畴极化方向与铁电薄膜层存在一定的夹角但在铁电薄膜层上有分量，不能与铁电薄膜层垂直。如图5(c)所示，实线箭头所指为存储单元初始电畴极化方向。但本发明的实施案例的极化方向不限于此且可包含其他极化方向。
需要注意的是同时存储单元初始电畴极化方向在第一方向也有分量。也可以理解为存储单元的初始电畴极化方向在第一方向上有投影。虽然图5(a)展示包含3个铁电薄膜材料层，但本发明的实施案例不限于此且可包含更多或更少的铁电薄膜材料。
如图5(a)所示字线层503可布置三个层级，依次配置在铁电薄膜材料层上。每个层级字线具有沿着第一方向实质上彼此平行的多条字线，并且依次填充在存储单元阵列间隙中。字线层可垂直对准，即，在多个层级中的每一者中的字线可定位于每一层级的相同相对位置处，以便于正上方正下方的字线对准。
位线阵列504a经定向成实质上垂直于多个铁电薄膜材料501并与顶位元线层505a电性连接，位线阵列504a包含多个位线，并且每一个位线与多个存储单元一侧电性连接。
位线阵列504b经定向成实质上垂直于多个铁电薄膜材料501并与底位元线层505b电性连接，位线阵列504b包含多个位线，并且每一个位线与多个存储单元一侧电性连接。
顶位元线层505a布置在多个铁电薄膜材料的上方，且具有沿着第二方向实质上彼此平行的多条位元线。如图5(a)所示顶位元线层布置在多个字线层503的上方，且具有沿着第二方向实质上彼此平行的3条位元线。位元线可布置的数量可多于或少于图5(a)中展示的数量。
底位元线层505b布置在多个铁电薄膜材料的下方，且具有沿着第二方向实质上彼此平行的多条位元线。如图5(a)所示底位元线层布置在铁电薄膜材料501的下方，且具有沿着第二方向实质上彼此平行的3条位元线。位元线可布置的数量可多于或少于图5(a)中展示的数量。
所示实施例中存储单元读出电流具有开关特性，即在对如图5(f)所示所述在字线(503b1)和位元线(505b3)选通的存储单元，该存储单元的电畴极化与下方的参考单元的极化方向相反。在其界面处形成导电畴壁，对其施加的偏置电压小于矫顽场的电压Vc并大于开启电压Von条件下，有较大开态电流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。使用本发明第一实施案例结构不会产生邻近存储单元的串扰现象。对某个铁电存储单元读写操作时，在相应的字线和位元线之间偏置电压，选通该铁电存储单元，并对该存储单元进行读写操作。
图5(d)说明根据本发明第二实施案例的三维存储器阵列的某个单元(503b1,505b3)的写入信息“1”操作(极化反平行)，首先配置字线503b1为高电压Vwrite1，Vwrite1值大于存储单元的矫顽场电压，将其他字线悬空或者配置为半高电平Vc/2；配置位元线505b3接地，其他位元线悬空或者配置为半高电平Vc/2。写入结束后，将字线503b1和位元线505b3悬空或者配置为半高电平Vc/2。
图5(e)说明根据本发明第二实施案例的三维存储器阵列的某个单元(503b1,505b3)的写入信息“0”操作(极化平行)，首先配置字线503b1为接地，将其他字线悬空或者配置为半高电平Vc/2；配置顶位元线505b3高电压Vwrite0，Vwrite0值大于存储单元的矫顽场电压。写入结束后，将字线503b1和位元线505b4悬空或者配置为半高电平Vc/2。
图5(f)说明根据本发明第二实施案例的三维存储器阵列的某个单元(503b1,505b3)的读取信息“1”操作，首先配置字线503b1为电压Vread1，Vread1值小于存储单元的矫顽场电压，将其他字线悬空或者配置为半高电平Vc/2；配置位元线505b3接地，其他位元线悬空或者配置为半高电平Vc/2。由于畴壁(黑色实线)的存在，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。读取结束后，将字线503b1和位元线505b3悬空或者配置为半高电平Vc/2。
需要特别说明的是读取信息过程中存在像选择管一样的开启读出电压，并且开启读出电压可调。
第三实施案例60
图6为本发明实施案例的一种低功耗三维非易失性存储器立体示意图。为清楚及方便说明起见，图6(a)为该实施案例三维示意图。图6(b)为图6(a)中无顶位元线层的俯视图，图6(c)为图6(a)中沿着I-J所绘制的剖面图。图6(d)为本发明一实施案例的铁电存储单元的写入信息“1”配置操作图，图6(e)为本发明一实施案例的铁电存储单元的写入信息“0”配置操作图，图6(f)为本发明一实施案例的铁电存储单元的读信息“1”配置操作图。
第三实施案例低功耗三维非易失性存储器阵列包括：铁电单晶片或者铁电薄膜材料601、存储单元阵列602、多个字线层603、位线阵列604、顶位元线层605以及绝缘层606。其中绝缘层606使多个字线的层级分离、使顶位元线层与铁电单晶片或者铁电薄膜材料分离，其他空隙用绝缘材料填充。
所示实施例中，存储单元在图6(a)定位于多个位线中一者与多个字线中一者实质正交位置处。存储单元的高度由与其邻接的字线的厚度决定。虽然图6(a)展示存储单元阵列被分为四个层级的存储单元，但本发明的实施案例不限于此且可包含更多或更少的存储单元阵列层级。其中位线与绝缘层实质上正交的位置为存储单元的参考单元；
存储单元阵列602初始电畴极化方向限定为在平行铁电单晶片或者铁电薄膜材料上方向有分量，也可以理解为存储单元的初始电畴极化方向与铁电单晶片或者铁电薄膜材料存在一定的夹角但在铁电单晶片或者铁电薄膜材料上有分量，不能与铁电单晶片或者铁电薄膜材料垂直。如图6(c)所示，实线箭头所指为铁电存储单元初始电畴极化方向。
需要注意的是同时存储单元电畴极化方向在第一方向也有分量。也可以理解为存储单元的电畴极化方向在第一方向上有投影。但本发明的实施案例的极化方向不限于此且可包含其他极化方向。
如图6(a)所示字线603可布置四个层级，依次配置在铁电单晶片或者铁电薄膜材料上。每个层级字线具有沿着第一方向实质上彼此平行的多条字线，并且依次填充在铁电单晶片或者铁电薄膜材料间隙中。字线层可在堆叠中垂直对准，即，在多个层级中的每一者中的字线可定位于每一层级的相同相对位置处，以便于正上方正下方的字线对准。字线可布置的层级数及每次层级处的数量可多于或少于图6(a)中展示的数量。
如图6(a)所示字线603层具有沿着第一方向实质上彼此平行的多条字线。
位线阵列604经定向成实质上垂直于多个字线层603并与顶位元线层605电性连接，位线604阵列包含多个位线，并且每一个位线填满铁电单晶片或者铁电薄膜材料的通孔。
顶位元线层605布置在多个字线层的上方，且具有沿着第二方向实质上彼此平行的多条位元线。如图6(a)所示顶位元线层布置在多个字线层603的上方，且具有沿着第二方向实质上彼此平行的5条位元线。位元线可布置的数量可多于或少于图6(a)中展示的数量。
所示实施例中存储单元读出电流具有开关特性，即在对如图6(f)所示所述在字线(603b1)和位元线(6055)选通的存储单元，该存储单元的电畴极化与下方的参考单元的极化方向相反。在其界面处形成导电畴壁，对其施加的偏置电压小于矫顽场的电压Vc并大于开启电压Von条件下，有较大开态电流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。使用本发明第三实施案例结构不会产生邻近存储单元的串扰现象。对某个铁电存储单元读写操作时，在相应的字线和位元线之间偏置电压，选通该铁电存储单元，并对该存储单元进行读写操作。
图6(d)说明根据本发明第三实施案例的三维存储器阵列的某个单元(603b1,6055)的写入信息“1”操作(极化反平行)，首先配置字线603b1为高电压Vwrite1，Vwrite1值大于存储单元的矫顽场电压，将其他字线悬空或者配置为半高电平Vc/2；配置位元线6055接地，其他位元线悬空或者配置为半高电平Vc/2。写入结束后，将字线603b1和位元线6055悬空或者配置为半高电平Vc/2。
图6(e)说明根据本发明第三实施案例的三维存储器阵列的某个单元(603b1,6055)的写入信息“0”操作(极化平行)，首先配置字线603b1为接地，将其他字线悬空或者配置为半高电平Vc/2；配置顶位元线6055高电压Vwrite0，Vwrite0值大于存储单元的矫顽场电压。写入结束后，将字线603b1和位元线6055悬空或者配置为半高电平Vc/2。
图6(f)说明根据本发明第三实施案例的三维存储器阵列的某个单元(603b1,6055)的读取信息“1”操作，首先配置字线603b1为电压Vread1，Vread1值小于存储单元的矫顽场电压，将其他字线悬空或者配置为半高电平Vc/2；配置位元线6055接地，其他位元线悬空或者配置为半高电平Vc/2。由于畴壁(黑色实线)的存在，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。读取结束后，将字线603b1和位元线6055悬空或者配置为半高电平Vc/2。
需要特别说明的是读取信息过程中存在像选择管一样的开启读出电压，并且开启读出电压可调。
第四实施案例70
图7为本发明实施案例的一种低功耗三维非易失性存储器立体示意图。为清楚及方便说明起见，图7(a)为该实施案例三维示意图。图7(b)为图7(a)中无顶位元线层的俯视图，图7(c)为图7(a)中沿着I-J所绘制的剖面图。图7(d)为本发明一实施案例的铁电存储单元的写入信息“1”配置操作图，图7(e)为本发明一实施案例的铁电存储单元的写入信息“0”配置操作图，图7(f)为本发明一实施案例的铁电存储单元的读信息“1”配置操作图。
第四实施案例低功耗三维非易失性存储器阵列包括：铁电单晶片或者铁电薄膜材料701、多个字线层703、位线阵列704a、位线阵列704b、顶位元线层705a、底位元线层705b、以及绝缘层706。其中绝缘层使字线的层级分离、使位线层与铁电单晶片或者铁电薄膜材料分离，空隙用绝缘材料填充。
所示实施例中，存储单元在图7(a)定位于多个位线中一者与多个字线中一者实质正交位置处。存储单元的高度由与其邻接的字线的厚度决定。虽然图7(a)展示存储单元阵列被分为四个层级的存储单元，但本发明的实施案例不限于此且可包含更多或更少的存储单元阵列层级。其中位线与绝缘层实质上正交的位置为存储单元的参考单元；
存储单元阵列702初始电畴极化方向限定为在平行铁电单晶片或者铁电薄膜材料上方向有分量，也可以理解为存储单元的初始电畴极化方向与铁电单晶片或者铁电薄膜材料存在一定的夹角但在铁电单晶片或者铁电薄膜材料上有分量，不能与铁电单晶片或者铁电薄膜材料垂直。如图7(c)所示，实线箭头所指为阵列阵列初始电畴极化方向。
需要注意的是同时存储单元初始电畴极化方向在第一方向也有分量。也可以理解为存储单元的电畴极化方向在第一方向上有投影。但本发明的实施案例的极化方向不限于此且可包含其他极化方向。
如图7(a)所示字线703可布置四个层级，依次配置在铁电单晶片或者铁电薄膜材料上。每个层级字线具有沿着第一方向实质上彼此平行的多条字线，并且依次填充在铁电材料柱间隙中。字线层可在堆叠中垂直对准，即，在多个层级中的每一者中的字线可定位于每一层级的相同相对位置处，以便于正上方正下方的字线对准。字线可布置的层级数及每次层级处的数量可多于或少于图7中展示的数量。
如图7(a)所示字线703层具有沿着第一方向实质上彼此平行的多条字线。
位线阵列704a经定向成实质上垂直于多个字线层703并与顶位元线层705a电性连接，位线704a阵列包含多个位线，这些位线配置在铁电单晶片或者铁电薄膜材料上与位线704b交替排列，并且每一个位线填满铁电单晶片或者铁电薄膜材料的通孔。
位线阵列704b经定向成实质上垂直于多个字线层703并与底位元线层705b电性连接，位线704b阵列包含多个位线，这些位线配置在铁电单晶片或者铁电薄膜材料上与位线704a交替排列，并且每一个位线填满铁电单晶片或者铁电薄膜材料的通孔。
顶位元线层705a布置在多个字线层的上方，且具有沿着第二方向实质上彼此平行的多条位线。如图7(a)所示顶位元线层布置在多个字线层703的上方，且具有沿着第二方向实质上彼此平行的5条位元线。位元线可布置的数量可多于或少于图7中展示的数量。
底位元线层705b布置在多个字线层的下方，且具有沿着第二方向实质上彼此平行的多条位元线。如图7(a)所示底位元线层布置在多个字线层703的下方，且具有沿着第二方向实质上彼此平行的5条位元线。位元线可布置的数量可多于或少于图7(a)中展示的数量。
所示实施例中存储单元读出电流具有开关特性，即在对如图7(f)所示所述在字线(703b1)和位元线(705a5)选通的存储单元，该存储单元的电畴极化与下方的参考单元的极化方向相反。在其界面处形成导电畴壁，对其施加的偏置电压小于矫顽场的电压Vc并大于开启电压Von条件下，有较大开态电流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。使用本发明第四实施案例结构不会产生邻近存储单元的串扰现象。对某个铁电存储单元读写操作时，在相应的字线和位元线之间偏置电压，选通该铁电存储单元，并对该存储单元进行读写操作。
图7(d)说明根据本发明第四实施案例的三维存储器阵列的某个单元(703b1,705a5)的写入信息“1”操作(极化反平行)，首先配置字线703b1为高电压Vwrite1，Vwrite1值大于存储单元的矫顽场电压，将其他字线悬空或者配置为半高电平Vc/2；配置位元线705a5接地，其他位元线悬空或者配置为半高电平Vc/2。写入结束后，将字线703b1和位元线705a5悬空或者配置为半高电平Vc/2。
图7(e)说明根据本发明第四实施案例的三维存储器阵列的某个单元(703b1,705a5)的写入信息“0”操作(极化平行)，首先配置字线703b1为接地，将其他字线悬空或者配置为半高电平Vc/2；配置顶位元线705a5高电压Vwrite0，Vwrite0值大于存储单元的矫顽场电压。写入结束后，将字线703b1和位元线705a5悬空或者配置为半高电平Vc/2。
图7(f)说明根据本发明第四实施案例的三维存储器阵列的某个单元(703b1,705a5)的读取信息“1”操作，首先配置字线703b1为电压Vread1，Vread1值小于存储单元的矫顽场电压，将其他字线悬空或者配置为半高电平Vc/2；配置位元线705a4接地，其他位元线悬空或者配置为半高电平Vc/2。由于畴壁(黑色实线)的存在，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。读取结束后，将字线703b1和位元线705a5悬空或者配置为半高电平Vc/2。
第五实施案例80
图8为本发明实施案例的一种低功耗三维非易失性存储器立体示意图。为清楚及方便说明起见，图8(a)为该实施案例三维示意图。图8(a)为图8(b)中沿着I-J所绘制的剖面图。图8(c)为本发明一实施案例的铁电存储单元的写入信息“1”配置操作图，图8(d)为本发明一实施案例的铁电存储单元的写入信息“0”配置操作图，图8(e)为本发明一实施案例的铁电存储单元的读信息“1”配置操作图。
第五实施案例低功耗三维非易失性存储器阵列包括：多个铁电薄膜材料801、存储单元阵列802、多个字线层803、多个位线层804以及绝缘层806。
该实施案例中，多个位线层804、多个铁电薄膜材料801、多个字线层803和绝缘层806沿着铁电薄膜材料法线方向依序形成交替排列堆叠结构，虽然图8(a)展示包含3个铁电薄膜材料层，但本发明的实施案例不限于此且可包含更多或更少的铁电薄膜材料。
所示实施例中多个位线层中一者804位于多个铁电薄膜材料中一者的下方，其具有交替排列的多条位线；
所示实施例中多个字线层803位于多个铁电薄膜材料中一者的下方，其具有交替排列的多条字线，且位线与字线实质上正交；
所示实施例中铁电存储单元802位于多个字线中一者与多个位线中一者实质上正交的位置处，薄膜的其余部分作为参考单元。所述铁电存储单元电畴极化的方向与铁电薄膜材料法线方向存在一夹角，该夹角的度数大于或等于0且小于90；
所示实施例中存储单元读出电流具有开关特性，即在对如图8(e)所示，所述在字线(803c2)和位元线(804b4)选通的存储单元，该存储单元的电畴极化与下方的参考单元的极化方向相反。在其界面处形成导电畴壁，对其施加的偏置电压小于矫顽场的电压Vc并大于开启电压Von条件下，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。使用本发明实施案例结构不会产生邻近存储单元的串扰现象。对某个铁电存储单元读写操作时，在相应的字线和位线之间偏置电压，选通该铁电存储单元，并对该存储单元进行读写操作。
图8(c)说明根据本发明第五实施案例的三维存储器阵列的某个单元(804b4,803c2)的写入信息“1”操作(极化反平行)，首先配置字线803c2为高电压Vwrite1，Vwrite1值大于存储单元的矫顽场电压Vc，将其他字线悬空或者配置为半高电平Vc/2；配置位线804b4接地，其他位元线悬空或者配置为半高电平Vc/2。写入结束后，将字线803c2和位线804b4悬空或者配置为半高电平Vc/2。
图8(d)说明根据本发明第五实施案例的三维存储器阵列的某个单元(803c2,804b4)的写入信息“0”操作(极化平行)，首先配置字线803c2为接地，将其他字线悬空或者配置为半高电平Vc/2；配置顶位线804b4高电压Vwrite0，Vwrite0值大于存储单元的矫顽场电压。写入结束后，将字线803c2和位线804b4悬空或者配置为半高电平Vc/2。
图8(e)说明根据本发明第五实施案例的三维存储器阵列的某个单元(403b1,804b4)的读取信息“1”操作，首先配置字线803c2为电压Vread1，Vread1值大于开启电压Von且小于存储单元的矫顽场电压Vc，将其他字线悬空或者配置为半高电平Vc/2；配置位线804b4接地，其他位线悬空或者配置为半高电平Vc/2。由于畴壁(黑色实线)的存在，有较大开态电流流过，读出信息为“1”；其他条件下畴壁消失，读出电流小，为关态“0”信息，即高阻态。读取结束后，将字线803c2和位线804b4悬空或者配置为半高电平Vc/2。
需要特别说明的是读取信息过程中存在像选择管一样的开启读出电压，并且开启读出电压可调。
在本发明一具体的实施案例中，在X切割的掺5％Mg铌酸锂(LiNbO3)单晶表面制备成功制备尺寸为200×200nm2单个存储单元。其中图9a显示尺寸为200×200nm2存储单元的原子力形貌像，器件两端连接左右电极(L和R)。
图9b为面内压电成像，通过在L和R电极上施加一个大于娇顽电压(Vc)的+/-8V写电压，可以实现铁电畴向右或向左的反转，即图中黑色或白色成像区域，从而非挥发存储逻辑“1”和“0”的信息。
需要特别说明的是，每个存储单元的开态电流天然地具有二极管电流单向导通特性，且每个单元中开态电流读取电压需大于一个大小可调的Von。通过改变电极和存储单元接触的间距(0-100nm)，可以调节电流读出的开启电压。图10a左边显示在LiNbO3单晶表面所制备的另外两个存储单元的扫描电镜的形貌像，右电极与存储单元的间隙(g)分别为0nm(图10a左边的上图)和49nm(图10a左边的下图)。图10a右边显示以上两种器件分别在+/-12V写入“1”(黑色曲线)和“0”(灰色曲线)信息后所测量的电流-电压(I-V)曲线。当写入“1”信息后，存储单元内写入电畴与底部不变的块体电畴反平行，它们之间形成导电畴壁，当I-V曲线测量电压从0V增大时，电流开始为0，但是当电压大于某一开启电压Von时，电流突然增大，而且Von随右电极与存储单元的间隙g变化：当g＝0nm时，Von＝1.8V；当g＝49nm时，Von＝5V。以上研究结果证明，开启电压Von可调，图10b测量证明Von随g线性变化。Von可调为正交棒阵列中读电压的选择提供便利。
进一步需要说明的是，在本发明又一具体的实施案例中，在硅单晶衬底上通过离子键合低温制备的300nm厚度的LN单晶薄膜，然后在薄膜表面制备的尺寸为200×200nm2存储单元。
如图11a显示，在+/-5V写入“1”(黑色曲线)和“0”(灰色曲线)信息后，器件读出电流分别处于开态和关态。电流-电压曲线测量结果证明，开启电压为2.7V，娇顽电压约为4V。在其之间的3V读电压下，读出开关电流随保持时间稳定，见图11b，开关比大于10,000。+/-7V重复写电压下，写入次数大于108，见图11c。信息写入时间随写入电压增大而减小，7V时约为50ns，见图11d。
以下，将说明根据本发明第二实施案例的三维存储器阵列的简化工艺流程，图13为根据本发明第二实施案例所绘制的简易工艺流程图。
第一步，提供多个铁电薄膜材料。
第二步，配置存储单元阵列，通过光学曝光，电子束曝光等方式形成存储单元阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法将存储单元阵列配置在铁电薄膜材料上；
第三步，配置字线层，通过物理气相沉积、化学气相沉积、原子层沉积、分子束外延，激光脉冲沉积等手段在铁电薄膜材料上形成导电材料层。通过光学曝光，电子束曝光等方式形成字线阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法将字线阵列转移到铁电薄膜材料，形成多个字线。其中每个字线与多个存储单元一侧电性连接；
第四步，配置绝缘层，在铁电薄膜材料上过物理气相沉积、化学气相沉积、原子层沉积、分子束外延，激光脉冲沉积等手段在铁电薄膜材料上形成绝缘层；
第五步，堆叠。通过键合或粘贴的方式将多个铁电薄膜材料堆叠起来；
第六步，通孔。在多个铁电薄膜材料顶部通过光学曝光，电子束曝光等方式形成套刻通孔图形，利用湿法或者干法(反应离子)刻蚀将多个铁电薄膜材料通孔，通孔的位置为位线504a所在位置；
第七步，配置位线阵列，通过物理气相沉积、化学气相沉积、原子层沉积、分子束外延，激光脉冲沉积等手段将通孔504a填满并在顶部形成导电材料层。
第八步，配置顶位元线层，通过光学曝光，电子束曝光等方式形成顶位元线层阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法将顶位元线配置在铁电薄膜材料顶部，其中顶位元线层具有沿着第二方向排列的多条位元线；
第九步，通孔。在多个铁电薄膜材料底部通过光学曝光，电子束曝光等方式形成套刻通孔图形，利用湿法或者干法(反应离子)刻蚀将多个铁电薄膜材料通孔，通孔的位置为位线504b所在位置；
第十步，配置位线阵列504b，通过物理气相沉积、化学气相沉积、原子层沉积、分子束外延，激光脉冲沉积等手段将通孔504b填满并在底部形成导电材料层。
第十一步，配置底位元线层，通过光学曝光，电子束曝光等方式形成底位元线层阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法将顶位元线配置在铁电薄膜材料底部，其中底位元线层具有沿着第二方向排列的多条位元线；
图12为第二实施案例的三维存储器阵列的简化工艺流程。与图13类似，唯一不同的是，第九、十、十一步形成底位元线层省去。
以下，将说明根据本发明第四实施案例的三维存储器阵列的简化工艺流程，图15为根据本发明第四实施案例所绘制的简易工艺流程图。
第一步，提供铁电单晶片或者铁电薄膜材料；
第二步，形成开口，首先在铁电单晶片或者铁电薄膜材料上通过光学曝光，电子束曝光等方式形成开口阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法在多个字线(703)的位置形成开口；
第三步，配置字线层与绝缘层，在开口的位置依序形成交替排列的多个导电层与多个绝缘层，需要特别注意的是铁电单晶片或者铁电薄膜材料上方额外配置一层绝缘层；
第四步，通孔，首先在铁电单晶片或者铁电薄膜材料上通过光学曝光，电子束曝光等方式形成套刻通孔图形，然后利用利用湿法刻蚀或者干法刻蚀的方法在位线阵列(704a)的位置形成通孔；
第五步，配置位线阵列，通过物理气相沉积、化学气相沉积、原子层沉积、分子束外延，激光脉冲沉积等手段沉积导电材料，用导电材料将通孔填满，同时在顶部形成一层导电层；
第六步，配置顶位元线层，通过光学曝光，电子束曝光等方式形成顶位元线层阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法将顶位元线配置在绝缘层上，其中顶位元线层具有沿着第二方向排列的多条位元线，
第七步，通孔，首先在铁电单晶片或者铁电薄膜材料底部通过光学曝光，电子束曝光等方式形成套刻通孔图形，然后利用湿法刻蚀或者干法刻蚀的方法在位线阵列(704b)的位置形成通孔；
第八步，配置位线阵列(704b)，通过物理气相沉积、化学气相沉积、原子层沉积、分子束外延，激光脉冲沉积等手段沉积导电材料，用导电材料将通孔填满，同时在底部形成一层导电层；
第九步，配置底位元线层，利用湿法刻蚀或者干法刻蚀的方法将顶位元线阵列配置在铁电薄膜材料底部；
图14为第三实施案例的三维存储器阵列的简化工艺流程。与图15类似，唯一不同的是，第七、八、九步形成底线层省去。
以下，将说明根据本发明第五实施案例的三维存储器阵列的简化工艺流程，图16为根据本发明第四实施案例所绘制的简易工艺流程图。
第一步，配置位线层804，利用湿法刻蚀或者干法刻蚀的方法配置位线阵列；
第二步，配置铁电薄膜材料801，使用键合工艺或者薄膜沉积工艺或者转移薄膜工艺将铁电薄膜材料制备在位线阵列上；
第三步，配置字线层803，通过光学曝光，电子束曝光等方式形成字线层阵列图形，然后利用湿法刻蚀或者干法刻蚀的方法将字线配置在铁电薄膜材料上面，形成彼此分离的多个字线，所述字线实质上垂直于所述多个位线，并处于不同层级处；
第四步，配置绝缘层806，在铁电薄膜材料上形成绝缘层；
第五步，堆叠；通过键合或粘贴的方式将多个铁电薄膜材料堆叠起来；
在以上描述中，使用方向性术语以及类似术语描述的各种实施方式的部件表示附图中示出的方向或者能被本领域技术人员理解的方向。这些方向性术语用于相对的描述和澄清，而不是要将任何实施例的定向限定到具体的方向或定向。
以上例子主要说明了本发明的低功耗三维非易失性存储器及其构造和操作方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (22)

1.一种低功耗三维非易失性存储器，其特征在于，包括：
堆叠式的铁电存储单元阵列：其中，所述铁电存储单元为铁电材料，且铁电存储单元两侧存在实质上正交的字线和位线；多个铁电存储单元阵列在若干层级处通过绝缘材料而分离；所述铁电存储单元极化方向与所施加的读写电场方向不垂直；所述铁电存储单元为在外加电场下铁电材料发生极化反转的部分；
参考单元，所述铁电存储单元至少一侧与参考单元相接。
2.如权利要求1所述的低功耗三维非易失性存储器，其特征在于，所述铁电材料为铁电单晶片或者铁电薄膜材料。
3.如权利要求2所述的低功耗三维非易失性存储器，其特征在于，包括：
多个铁电薄膜材料401；
存储单元阵列402，在铁电薄膜材料表面刻蚀形成铁电凸块阵列，其电畴极化方向不平行于所述铁电薄膜材料的法线方向；
在所述铁电凸块下方的剩余薄膜作为参考单元；
堆叠结构，通过绝缘材料形成沿着铁电薄膜材料法线方向彼此隔离的铁电薄膜材料401的堆叠；其中每个铁电薄膜材料进一步包括一个字线层403，每个字线层具有沿着第一方向排列的多条字线，且每条字线与多个存储单元电性连接；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列404，位线与多个存储单元的一侧电性连接，所述位线延伸穿过多个铁电薄膜材料，且所述多个位线实质上与多个铁电薄膜材料垂直；
位元线层405，位元线层位于多个字线层403的上方，且具有沿着第二方向排列的多条位元线，该第二方向与第一方向实质上正交；其中至少一个位线耦合到多个位元线中的一者。
4.如权利要求2所述的低功耗三维非易失性存储器，其特征在于，包括：
多个铁电薄膜材料501；
存储单元阵列502，在铁电薄膜材料表面刻蚀形成铁电凸块阵列，其电畴极化方向不平行于所述铁电薄膜材料的法线方向；
在所述铁电凸块下方的剩余薄膜作为参考单元；
堆叠结构，通过绝缘材料形成沿着铁电薄膜材料法线方向彼此隔离的铁电薄膜材料501的堆叠；其中每个铁电薄膜材料进一步包括一个字线层503，每个字线层具有沿着第一方向排列的多条字线，且每条字线与多个存储单元电性连接；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列504，位线与多个存储单元的一侧电性连接，所述位线延伸穿过多个铁电薄膜材料，且所述多个位线实质上与多个铁电薄膜材料垂直，位线阵列进一步的分为位线504a与位线504b；
位元线层505，位元线层分为顶位元线层505a与底位元线层505b，其中顶位元线层505a位于多个字线层503的上方，且具有沿着第二方向排列的多条位线，底位元线层505b位于多个铁电薄膜材料501的下方，且具有沿着第二方向排列的多条位元线，该第二方向与第一方向实质上正交；其中顶位元线层505a与多个位线504a电性连接，底位元线层505b与多个位线504b电性连接。
5.如权利要求2所述的低功耗三维非易失性存储器，其特征在于，包括：
铁电单晶片或者铁电薄膜材料601；
堆叠结构，设置于铁电单晶片或者铁电薄膜材料601上，且包括多个字线层603与多个绝缘层606沿着铁电单晶片或者铁电薄膜材料法线方向交替排列，其中多个字线层被绝缘层隔离；此外每个字线层具有沿着第一方向排列的多条字线；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列604，位线阵列延伸插入铁电单晶片或者铁电薄膜材料中，该位线阵列包含多个位线，且所述多个位线实质上与多个字线层603垂直；
存储单元阵列602，存储单元定位于多个位线中一者与多个字线中一者的实质上正交位置处，位线与绝缘层实质上正交的位置为存储单元的参考单元；
位元线层605，位元线层位于多个字线层603的上方，且具有沿着第二方向排列的多条位元线，该第二方向与第一方向实质上正交；其中至少一个位线耦合到至少多个位元线中至少一者。
6.如权利要求2所述的低功耗三维非易失性存储器，其特征在于，包括：
铁电单晶片或者铁电薄膜材料701；
堆叠结构，设置于铁电单晶片或者铁电薄膜材料701上，且包括多个字线层703与多个绝缘层706沿着铁电单晶片或者铁电薄膜材料法线方向交替排列，其中多个字线层被绝缘层隔离；此外每个字线层具有沿着第一方向排列的多条字线；所述第一方向与存储单元电畴极化的方向存在一夹角，该夹角的度数大于或等于0且小于90；
位线阵列704，位线阵列延伸填入铁电单晶片或者铁电薄膜材料中，该位线阵列包含多个位线，且所述多个位线实质上与多个字线层703垂直，位线阵列进一步的分为位线704a与位线704b；
存储单元阵列702，存储单元定位于多个位线中一者与多个字线中一者的正交位置处，位线与绝缘层实质上正交的位置为存储单元的参考单元；
位元线层705，位元线层分为顶位元线层705a与底位元线层705b，其中顶位元线层705a位于多个字线层703的上方，且具有沿着第二方向排列的多条位线，底位元线层705b位于多个铁电薄膜材料701的下方，且具有沿着第二方向排列的多条位线，该第二方向与第一方向实质上正交；其中顶位元线层705a与多个位线704a电性连接，底位元线层705b与多个位线704b电性连接。
7.如权利要求2所述的低功耗三维非易失性存储器，其特征在于，包括：
铁电薄膜材料801；
堆叠结构，多个铁电薄膜材料801、多个字线层803、多个位线层804和绝缘层806沿着铁电薄膜材料法线方向依序形成交替排列堆叠结构；
其中位线层804位于多个铁电薄膜材料中一者的下方，其具有交替排列的多条位线；
其中字线层803位于多个铁电薄膜材料中一者的上方，其具有交替排列的多条字线，且位线与字线实质上正交；
其中铁电存储单元802位于多个字线中一者与多个位线中一者实质上正交的位置处，薄膜的其余部分作为参考单元；所述铁电存储单元电畴极化的方向与铁电薄膜材料法线方向存在一夹角，该夹角的度数大于或等于0且小于90。
8.如权利要求1~7之一所述的低功耗三维非易失性存储器，其特征在于，铁电材料为钽酸锂盐LiTaO3、铌酸锂盐LiNbO3或铁酸铋BiFeO3；
或者，选自掺杂MgO、Mn2O5、Fe2O3或La2O3的钽酸锂盐LiTaO3、铌酸锂盐LiNbO3或铁酸铋BiFeO3；
或者，为锆钛酸铅(Pb,Zr)TiO3或BaTiO3；
或者，为黑化钽酸锂盐LiTaO3或铌酸锂盐LiNbO3。
9. 如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的在掺杂MgO、Mn2O5、Fe2O3或La2O3的钽酸锂盐LiTaO3、铌酸锂盐LiNbO3或铁酸铋BiFeO3中，掺杂材料摩尔百分比为0.1-10 mol %。
10. 如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的黑化钽酸锂盐LiTaO3和铌酸锂盐LiNbO3电阻率范围为1´106 -1´1013Ω•cm。
11.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的铌酸锂盐LiNbO3中Li与Nb的化学计量比范围为（0.9:1）~（1.2:1）。
12.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的铁电存储单元的宽度（W）大于等于1纳米且小于等于1微米。
13.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的铁电存储单元通过刻蚀工艺形成竖直的铁电纳米侧壁或者通过薄膜工艺层层堆叠。
14.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的铁电存储单元阵列的堆叠层数大于或等于1且小于或等于300。
15.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的铁电存储单元两侧实质上正交的字线和位线，在三维空间横向或纵向排布，连接所有存储单元两侧，并通过绝缘材料实现电隔离。
16.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的参考单元为铁电材料，且与铁电存储单元为一体。
17.如权利要求8所述的低功耗三维非易失性存储器，其特征在于，所述的铁电存储单元参与极化反转部分，参考单元不参与极化反转部分，极化后的铁电存储单元与未极化的参考单元界面处形成畴壁导电通道，铁电存储单元反向极化回到初始状态与参考单元界面处的畴壁导电通道关闭。
18.如权利要求4~7之一所述的低功耗三维非易失性存储器，其特征在于，所述的三维非易失性存储器包含一个或者多个位元线层，多个位元线层中一者配置在所述堆叠的铁电存储单元阵列的上方或者下方，用于互联和操作位线。
19.如权利要求4~7之一所述的低功耗三维非易失性存储器，其特征在于，通过字线和位线在不垂直存储单元极化方向的方向上施加电压的方式对存储单元进行读写操作；
其中，对所述位线和字线偏置写电压Vwrite1，其值至少大于存储单元矫顽场电压Vc，使存储单元的电畴极化反转，极化反转后的电畴与不参与极化反转的参考单元电畴形成导电畴壁，施加电压撤离后，导电畴壁依然存在，此为写1操作过程；
其中，对所述字线和位线偏置读电压Vread1或Vread0，其值小于存储单元矫顽场电压，但同时大于存储单元的开启电压，以电流方式读取，根据电流值的不同，判别是否存在畴壁通道，从而读取存储单元的逻辑状态，此为读取操作过程；
其中，对所述位线和字线偏置与写入电压方向相反的电压Vwrite0，使铁电存储单元极化反转回到初始状态，则铁电存储单元的电畴与参考单元的畴方向一致，畴壁通道关闭，此为写入0操作过程。
20.一种制备如权利要求3或4所述的低功耗三维非易失性存储器的制备方法，其特征在于，具体步骤如下：
在铁电薄膜材料上形成铁电凸块阵列，特别注意的铁电凸块下方须有一定厚度的铁电薄膜材料；
所述铁电凸块的一侧与字线连接，其与字线相连的凸块作为存储单元的铁电存储单元，凸块下方的剩余薄膜作为参考单元；
通过绝缘材料形成彼此隔离的铁电薄膜材料堆叠；
形成通过所述堆叠的通孔，使得通孔的至少一部分与铁电凸块一侧连接；
在所述通孔形成贯穿堆叠的位线；
在所述位线的上方或下方形成实质上垂直于所述字线及位线的位元线层，其中至少一个位线耦合到多个位元线中的一者。
21.一种制备如权利要求5或6所述的低功耗三维非易失性存储器的制备方法，其特征在于，具体步骤如下：
在铁电单晶片或铁电薄膜材料上形成铁电凸块柱阵列；
在所述铁电凸块柱一侧填充竖直的位线，使位线与铁电侧壁紧密接触；
在所述铁电凸块柱另一侧填充多个字线堆叠并使用堆栈绝缘层隔离多个字线，在字线与位线实质上正交的位置为存储单元，位线与绝缘层实质上正交的位置为存储单元的参考单元；
在所述位线的上方或下方形成实质上垂直于所述字线及位线的位元线层，其中至少一个位线耦合到多个位元线中的一者。
22.一种制备如权利要求7所述的低功耗三维非易失性存储器的制备方法，其特征在于，具体步骤如下：
在位线层上形成铁电薄膜材料；
在所述铁电薄膜材料上形成彼此分离的多个字线，所述字线实质上垂直于所述多个位线，并处于不同层级处；
其中铁电存储单元位于多个字线中一者与多个位线中一者实质上正交的位置处，薄膜的其余部分作为参考单元；
通过绝缘材料形成彼此隔离的铁电薄膜材料堆叠。
CN201811111419.9A 2018-09-23 2018-09-23 一种低功耗三维非易失性存储器及其制备方法 Active CN109378313B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201811111419.9A CN109378313B (zh) 2018-09-23 2018-09-23 一种低功耗三维非易失性存储器及其制备方法
CN201880062413.9A CN111771280B (zh) 2018-09-23 2018-12-10 一种三维非易失性铁电存储器
US16/760,581 US10971204B2 (en) 2018-09-23 2018-12-10 Three-dimensional non-volatile ferroelectric memory
PCT/CN2018/119974 WO2020056932A1 (zh) 2018-09-23 2018-12-10 一种三维非易失性铁电存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811111419.9A CN109378313B (zh) 2018-09-23 2018-09-23 一种低功耗三维非易失性存储器及其制备方法

Publications (2)

Publication Number Publication Date
CN109378313A CN109378313A (zh) 2019-02-22
CN109378313B true CN109378313B (zh) 2020-10-30

Family

ID=65402378

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201811111419.9A Active CN109378313B (zh) 2018-09-23 2018-09-23 一种低功耗三维非易失性存储器及其制备方法
CN201880062413.9A Active CN111771280B (zh) 2018-09-23 2018-12-10 一种三维非易失性铁电存储器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201880062413.9A Active CN111771280B (zh) 2018-09-23 2018-12-10 一种三维非易失性铁电存储器

Country Status (3)

Country Link
US (1) US10971204B2 (zh)
CN (2) CN109378313B (zh)
WO (1) WO2020056932A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048193A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance
CN111540742A (zh) * 2020-04-10 2020-08-14 华南师范大学 一种新型铁电拓扑畴存储单元的制备方法
WO2021217493A1 (zh) * 2020-04-29 2021-11-04 华为技术有限公司 三维铁电存储器及电子设备
DE102020127831A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11101291B2 (en) * 2020-07-15 2021-08-24 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof
WO2022067587A1 (zh) * 2020-09-29 2022-04-07 华为技术有限公司 三维存储器及其制备方法、电子设备
WO2022082750A1 (en) * 2020-10-23 2022-04-28 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd ARCITECTURE, STRUCTURE, METHOD AND MEMORY ARRAY FOR 3D FeRAM
WO2022082743A1 (en) * 2020-10-23 2022-04-28 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd ARCITECTURE, STRUCTURE, METHOD AND MEMORY ARRAY FOR 3D FeFET TO ENABLE 3D FERROELETRIC NONVOLATILE DATA STORAGE
CN112466874B (zh) * 2020-11-08 2022-07-22 复旦大学 一种密排结构的面内读写铁电存储器阵列及其制备方法
CN116018892A (zh) * 2020-11-27 2023-04-25 华为技术有限公司 一种存储器件及其制造方法、电子设备
KR20220090208A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자
US11296224B1 (en) 2021-06-16 2022-04-05 Purdue Research Foundation Non-volatile polarization induced strain coupled 2D FET memory

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129563A (ja) * 1991-10-31 1993-05-25 Rohm Co Ltd 半導体不揮発性記憶装置の製造方法
CN1203424A (zh) * 1997-06-23 1998-12-30 日本电气株式会社 铁电存储器件
JP2004235512A (ja) * 2003-01-31 2004-08-19 Sony Corp 磁気記憶装置およびその製造方法
CN1643616A (zh) * 2002-03-25 2005-07-20 薄膜电子有限公司 包括多个堆叠的矩阵可寻址存储器件的立体数据存储装置
CN1969338A (zh) * 2004-06-23 2007-05-23 三洋电机株式会社 存储器
CN101971336A (zh) * 2007-12-27 2011-02-09 桑迪士克3D公司 三维六边形矩阵存储器阵列和制造方法
CN108292630A (zh) * 2015-11-25 2018-07-17 东丽株式会社 铁电体存储元件、其制造方法、以及使用其的存储单元及使用其的无线通信装置
CN108431979A (zh) * 2016-02-16 2018-08-21 桑迪士克科技有限责任公司 空位调制导电氧化物区域切换单元到vbl架构的实现方式

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982905A (ja) * 1995-09-08 1997-03-28 Fujitsu Ltd 強誘電体メモリ装置及びその駆動方法
DE19848999A1 (de) * 1998-10-23 2000-05-11 Siemens Ag Speicherzellenanordnung und Implantationsmaske zum Herstellen von dieser
JP2000195250A (ja) * 1998-12-24 2000-07-14 Toshiba Corp 磁気メモリ装置
KR100500944B1 (ko) * 2002-12-11 2005-07-14 주식회사 하이닉스반도체 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치
US7291878B2 (en) 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
KR100593607B1 (ko) * 2004-05-13 2006-06-28 학교법인 동국대학교 강유전 반도체 물질을 포함하는 비휘발성 반도체 메모리소자 및 그 반도체 메모리 소자의 데이터 기입, 소거 및판독 방법
JP2007013011A (ja) * 2005-07-01 2007-01-18 Seiko Epson Corp 強誘電体メモリ装置及び表示用駆動ｉｃ
US8427863B2 (en) * 2007-02-12 2013-04-23 Avalanche Technology, Inc. Low current switching magnetic tunnel junction design for magnetic memory using domain wall motion
US8187932B2 (en) * 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
CN102637692B (zh) * 2011-02-10 2014-08-20 旺宏电子股份有限公司 快闪存储器结构及其制造与操作方法
CN102768850B (zh) * 2011-05-04 2015-07-08 中国科学院微电子研究所 半导体器件及半导体存储装置
CN103137860B (zh) * 2011-11-30 2015-04-08 中国科学院微电子研究所 非易失性三维半导体存储器件及制备方法
US9171602B2 (en) * 2013-04-19 2015-10-27 Ecole Polytechnique Federale De Lausanne (Epfl) Electronic elements based on quasitwo-dimensional electron/hole gas at charged domain walls in ferroelectrics
US9337210B2 (en) * 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US10128327B2 (en) * 2014-04-30 2018-11-13 Stmicroelectronics, Inc. DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance
WO2016028356A1 (en) * 2014-08-19 2016-02-25 Sabic Global Techologies B.V Non-volatile ferroelectric memory cells with multilevel operation
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
WO2016115826A1 (zh) 2015-01-24 2016-07-28 复旦大学 非破坏性读出铁电存储器及其制备方法和操作方法
US9460770B1 (en) * 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
US9613676B1 (en) * 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
CN107230676B (zh) * 2017-05-22 2020-05-26 复旦大学 高读出电流的非挥发铁电存储器及其操作方法
CN107481751B (zh) * 2017-09-06 2020-01-10 复旦大学 一种铁电存储集成电路
CN108550577A (zh) * 2018-05-17 2018-09-18 长江存储科技有限责任公司 三维存储器以及三维存储器的制造方法
CN108520879B (zh) * 2018-06-12 2020-09-29 湘潭大学 一种高密度铁电存储器单元

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129563A (ja) * 1991-10-31 1993-05-25 Rohm Co Ltd 半導体不揮発性記憶装置の製造方法
CN1203424A (zh) * 1997-06-23 1998-12-30 日本电气株式会社 铁电存储器件
CN1643616A (zh) * 2002-03-25 2005-07-20 薄膜电子有限公司 包括多个堆叠的矩阵可寻址存储器件的立体数据存储装置
JP2004235512A (ja) * 2003-01-31 2004-08-19 Sony Corp 磁気記憶装置およびその製造方法
CN1969338A (zh) * 2004-06-23 2007-05-23 三洋电机株式会社 存储器
CN101971336A (zh) * 2007-12-27 2011-02-09 桑迪士克3D公司 三维六边形矩阵存储器阵列和制造方法
CN108292630A (zh) * 2015-11-25 2018-07-17 东丽株式会社 铁电体存储元件、其制造方法、以及使用其的存储单元及使用其的无线通信装置
CN108431979A (zh) * 2016-02-16 2018-08-21 桑迪士克科技有限责任公司 空位调制导电氧化物区域切换单元到vbl架构的实现方式

Also Published As

Publication number Publication date
US20200279598A1 (en) 2020-09-03
WO2020056932A1 (zh) 2020-03-26
US10971204B2 (en) 2021-04-06
CN111771280B (zh) 2024-04-19
CN111771280A (zh) 2020-10-13
CN109378313A (zh) 2019-02-22

Similar Documents

Publication Publication Date Title
CN109378313B (zh) 一种低功耗三维非易失性存储器及其制备方法
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
Kohlstedt et al. Current status and challenges of ferroelectric memory devices
CN105308751B (zh) 具有铁电场效应晶体管存储器阵列的设备及相关方法
US7811905B2 (en) Nonvolatile memory device and fabrication method thereof
US8174875B2 (en) Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods
CN107481751B (zh) 一种铁电存储集成电路
US20100135061A1 (en) Non-Volatile Memory Cell with Ferroelectric Layer Configurations
CN107123648B (zh) 一种面内读/写操作铁电忆阻器及其制备方法
KR100680565B1 (ko) 반도체 기억 장치 및 그 제조 방법
KR101593509B1 (ko) 이종 접합 산화물을 기반으로 하는 멤리스티브 요소
CN107230676B (zh) 高读出电流的非挥发铁电存储器及其操作方法
JP2009081251A (ja) 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ
WO2022000486A1 (en) Method for reading and writing memory cells in three-dimensional feram
JP2006120702A (ja) 可変抵抗素子および半導体装置
US11882706B2 (en) One selector one resistor MRAM crosspoint memory array fabrication methods
WO2016115826A1 (zh) 非破坏性读出铁电存储器及其制备方法和操作方法
JP5081069B2 (ja) 半導体記憶装置
US20060228853A1 (en) Memory devices including spacers on sidewalls of memory storage elements and related methods
US11152048B1 (en) Tunneling metamagnetic resistance memory device and methods of operating the same
WO2020222883A1 (en) One selector one resistor mram crosspoint memory array fabrication methods
CN112466874B (zh) 一种密排结构的面内读写铁电存储器阵列及其制备方法
US11200934B2 (en) Tunneling metamagnetic resistance memory device and methods of operating the same
KR100720223B1 (ko) 불휘발성 강유전체 메모리 장치
CN116471847A (zh) 一种面内超高密度铁电存储器阵列及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant