JPH05129563A - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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- JPH05129563A JPH05129563A JP3286683A JP28668391A JPH05129563A JP H05129563 A JPH05129563 A JP H05129563A JP 3286683 A JP3286683 A JP 3286683A JP 28668391 A JP28668391 A JP 28668391A JP H05129563 A JPH05129563 A JP H05129563A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
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Abstract
(57)【要約】
【目的】スイッチング素子を用いた半導体不揮発性記憶
装置において、ＬＳＩ回路の構造を１トランジスタ／１
セル構造にすることによって半導体記憶装置の集積度を
向上させる。 【構成】データ線48及び50は、本線48H及び50Hから分岐
した支線48A、48B及び50C、50Dによって各スイッチング素
子３Ａ、３Ｂ、３Ｃ、３Ｄのドレインにそれぞれ配線さ
れる。ソース線44及び46は、本線44H及び46Hから分岐し
た支線44A、44C及び46B、46Dによって各スイッチング素子
３Ａ、３Ｂ、３Ｃ、３Ｄのソース内に形成されたｐ形拡
散層に配線される。この状態は、各スイッチング素子３
が支線44A、44C及び46B、46Dによって整流器27を介して配
線されたことを意味する。この整流器27とは、スイッチ
ング素子３のｎ+ソース層内に設けられたｐ形拡散層に
よるｐｎ接合である。ビット線56及び58は、本線56H及
び58Hから分岐した支線56A、56B及び58C、58Dによって各
スイッチング素子３Ａ、３Ｂ、３Ｃ、３Ｄのウエル34に
それぞれ配線される。各スイッチング素子３の制御電極
24にはワード線52及び54が配線されている。
装置において、ＬＳＩ回路の構造を１トランジスタ／１
セル構造にすることによって半導体記憶装置の集積度を
向上させる。 【構成】データ線48及び50は、本線48H及び50Hから分岐
した支線48A、48B及び50C、50Dによって各スイッチング素
子３Ａ、３Ｂ、３Ｃ、３Ｄのドレインにそれぞれ配線さ
れる。ソース線44及び46は、本線44H及び46Hから分岐し
た支線44A、44C及び46B、46Dによって各スイッチング素子
３Ａ、３Ｂ、３Ｃ、３Ｄのソース内に形成されたｐ形拡
散層に配線される。この状態は、各スイッチング素子３
が支線44A、44C及び46B、46Dによって整流器27を介して配
線されたことを意味する。この整流器27とは、スイッチ
ング素子３のｎ+ソース層内に設けられたｐ形拡散層に
よるｐｎ接合である。ビット線56及び58は、本線56H及
び58Hから分岐した支線56A、56B及び58C、58Dによって各
スイッチング素子３Ａ、３Ｂ、３Ｃ、３Ｄのウエル34に
それぞれ配線される。各スイッチング素子３の制御電極
24にはワード線52及び54が配線されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に半導体不揮発性記憶装置のＬＳＩ構
造の集積度向上に関する。
るものであり、特に半導体不揮発性記憶装置のＬＳＩ構
造の集積度向上に関する。
【０００２】
【従来の技術】従来の製造方法により製造された半導体
不揮発性記憶装置として、強誘電体物質の特徴である残
留分極を利用した半導体不揮発性記憶装置について説明
する。この強誘電体不揮発性記憶装置のスイッチング素
子１の断面構成略図を図５に示す。
不揮発性記憶装置として、強誘電体物質の特徴である残
留分極を利用した半導体不揮発性記憶装置について説明
する。この強誘電体不揮発性記憶装置のスイッチング素
子１の断面構成略図を図５に示す。
【０００３】ｐ形シリコン基板10内にはｎ+形ドレイン
層６及びｎ+形ソース層８が設けられている。ｐ形シリ
コン基板10上面に強誘電体膜４が設けられる。さらに、
強誘電体膜４上面に制御電極であるアルミニウム等の導
電体層２が設けられている。なお、ｐ形シリコン基板10
のうち、ｎ+形ドレイン層６とｎ+形ソース層８に挟まれ
た部分９を以下チャンネル領域と呼ぶ。
層６及びｎ+形ソース層８が設けられている。ｐ形シリ
コン基板10上面に強誘電体膜４が設けられる。さらに、
強誘電体膜４上面に制御電極であるアルミニウム等の導
電体層２が設けられている。なお、ｐ形シリコン基板10
のうち、ｎ+形ドレイン層６とｎ+形ソース層８に挟まれ
た部分９を以下チャンネル領域と呼ぶ。
【０００４】上記のスイッチング素子１では、情報”
１”の書込み及び消去を電気的に行うことができる。従
って、スイッチング素子１は、情報”１”を記憶した状
態と、情報”０”を記憶した状態（情報”１”を消去し
た状態）との二通りを有する。この異なった状態が、情
報の記憶手段に利用される。
１”の書込み及び消去を電気的に行うことができる。従
って、スイッチング素子１は、情報”１”を記憶した状
態と、情報”０”を記憶した状態（情報”１”を消去し
た状態）との二通りを有する。この異なった状態が、情
報の記憶手段に利用される。
【０００５】強誘電体膜４のヒステリシスループを図６
に示す。図６において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のスイッチング素子１に対する情報の
書込および消去の原理を図６のＥ−Ｐヒステリシスルー
プを参照して説明する。
に示す。図６において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のスイッチング素子１に対する情報の
書込および消去の原理を図６のＥ−Ｐヒステリシスルー
プを参照して説明する。
【０００６】スイッチング素子１に情報”１”を書込む
場合、基板10に接地電位を与え、かつ制御電極２に抗電
圧より十分大きなプログラミング電圧を印加する。抗電
圧とは、強誘電体物質の残留分極を取り除くのに必要な
電界Ｅｃを得る為の電圧をいう。この時、制御電極２と
基板10間に発生する電界によって、強誘電体膜４は発生
した電界の方向とほぼ同じ方向に分極する（図６のＰ
１）。プログラミング電圧が遮断されても、分極状態は
ほぼそのままの状態である（図６のＱ１）。この状態
が、スイッチング素子１が情報”１”を記憶した状態で
ある。この情報”１”を記憶したスイッチング素子１の
強誘電体膜４は、制御電極側がマイナスに、シリコン基
板側がプラスに誘電している。この為、チャンネル領域
９は通電状態にある。
場合、基板10に接地電位を与え、かつ制御電極２に抗電
圧より十分大きなプログラミング電圧を印加する。抗電
圧とは、強誘電体物質の残留分極を取り除くのに必要な
電界Ｅｃを得る為の電圧をいう。この時、制御電極２と
基板10間に発生する電界によって、強誘電体膜４は発生
した電界の方向とほぼ同じ方向に分極する（図６のＰ
１）。プログラミング電圧が遮断されても、分極状態は
ほぼそのままの状態である（図６のＱ１）。この状態
が、スイッチング素子１が情報”１”を記憶した状態で
ある。この情報”１”を記憶したスイッチング素子１の
強誘電体膜４は、制御電極側がマイナスに、シリコン基
板側がプラスに誘電している。この為、チャンネル領域
９は通電状態にある。
【０００７】一方、スイッチング素子１から情報”１”
を消去する（情報”０”を記憶させる）場合、書込時と
は反対に、基板10に接地電位を与え、かつ制御電極２に
負の抗電圧より十分小さなプログラミング電圧を印加す
る。この時、制御電極２と基板10間に書込時とは反対方
向の電界が発生する。従って、この電界効果によって強
誘電体膜４の分極状態が反転する（図６のＲ１）。プロ
グラミング電圧が遮断されても、分極状態はほぼそのま
まの状態である（図６のＳ１）。この状態が、スイッチ
ング素子１が情報”０”を記憶した状態である。この情
報”０”を記憶した（情報”１”が消去された）スイッ
チング素子１の強誘電体膜４は、制御電極側がプラス
に、シリコン基板側がマイナスに誘電している。この
為、チャンネル領域９は通電状態にない。
を消去する（情報”０”を記憶させる）場合、書込時と
は反対に、基板10に接地電位を与え、かつ制御電極２に
負の抗電圧より十分小さなプログラミング電圧を印加す
る。この時、制御電極２と基板10間に書込時とは反対方
向の電界が発生する。従って、この電界効果によって強
誘電体膜４の分極状態が反転する（図６のＲ１）。プロ
グラミング電圧が遮断されても、分極状態はほぼそのま
まの状態である（図６のＳ１）。この状態が、スイッチ
ング素子１が情報”０”を記憶した状態である。この情
報”０”を記憶した（情報”１”が消去された）スイッ
チング素子１の強誘電体膜４は、制御電極側がプラス
に、シリコン基板側がマイナスに誘電している。この
為、チャンネル領域９は通電状態にない。
【０００８】次に、スイッチング素子１からの情報の読
み出しについて説明する。ソース層８とドレイン層６間
にある一定の電圧を印加した時にチャンネル領域９を電
流が流れるかどうかで、情報”１”が記憶されている
か、情報”０”が記憶されているかが判断される。
み出しについて説明する。ソース層８とドレイン層６間
にある一定の電圧を印加した時にチャンネル領域９を電
流が流れるかどうかで、情報”１”が記憶されている
か、情報”０”が記憶されているかが判断される。
【０００９】次に、上記のスイッチング素子１を用い
て、メモリ回路を構成した一例を図７に概念図で示す。
メモリセルアレイＡには、スイッチング素子１がマトリ
クス状に並んでいる。各スイッチング素子１のドレイン
層６には、選択トランジスタ７がソースを介して接続さ
れている。また、ロウデコーダ40からは、各スイッチン
グ素子１の制御電極２に接続するワードラインＷＬが配
線されている。また、選択制御ラインＳＬは、各選択ト
ランジスタ７のゲート電極に接続されている。さらに、
コラムデコーダ38からは、各選択トランジスタ７のドレ
イン層に接続するデータラインＤＬが配線されている。
て、メモリ回路を構成した一例を図７に概念図で示す。
メモリセルアレイＡには、スイッチング素子１がマトリ
クス状に並んでいる。各スイッチング素子１のドレイン
層６には、選択トランジスタ７がソースを介して接続さ
れている。また、ロウデコーダ40からは、各スイッチン
グ素子１の制御電極２に接続するワードラインＷＬが配
線されている。また、選択制御ラインＳＬは、各選択ト
ランジスタ７のゲート電極に接続されている。さらに、
コラムデコーダ38からは、各選択トランジスタ７のドレ
イン層に接続するデータラインＤＬが配線されている。
【００１０】図７に基づいて、スイッチング素子１m,n
だけに情報”１”を書込む場合について説明する。
だけに情報”１”を書込む場合について説明する。
【００１１】スイッチング素子１m,nだけに情報”１”
を書込む為には、スイッチング素子１m,nの制御電極２
とドレイン層６間だけ抗電圧より十分大きなプログラミ
ング電圧Ｖppを印加する必要がある。これは、ワードラ
インＷＬｎにだけロウデコーダ40からプログラミング電
圧Vppを、選択制御ラインＳＬｎにだけある一定の電圧V
ddをそれぞれ印加し、かつデータラインのうちデータラ
インＤＬｍには基板と同電位の接地電位を、それ以外の
データラインＤＬにはプログラミング禁止電圧Ｖｉをそ
れぞれ印加することによって行われる。この電位差によ
ってスイッチング素子１m,nの強誘電体膜４は発生した
電界方向とほぼ同じ方向に分極する。すなわち、この状
態は、スイッチング素子１m,nだけに情報”０”が書込
まれたことを意味する。
を書込む為には、スイッチング素子１m,nの制御電極２
とドレイン層６間だけ抗電圧より十分大きなプログラミ
ング電圧Ｖppを印加する必要がある。これは、ワードラ
インＷＬｎにだけロウデコーダ40からプログラミング電
圧Vppを、選択制御ラインＳＬｎにだけある一定の電圧V
ddをそれぞれ印加し、かつデータラインのうちデータラ
インＤＬｍには基板と同電位の接地電位を、それ以外の
データラインＤＬにはプログラミング禁止電圧Ｖｉをそ
れぞれ印加することによって行われる。この電位差によ
ってスイッチング素子１m,nの強誘電体膜４は発生した
電界方向とほぼ同じ方向に分極する。すなわち、この状
態は、スイッチング素子１m,nだけに情報”０”が書込
まれたことを意味する。
【００１２】次に、スイッチング素子１m,nの情報”
１”だけを消去する（情報を書換える）場合について図
８を用いて説明する。
１”だけを消去する（情報を書換える）場合について図
８を用いて説明する。
【００１３】図８の構成は、図７と同じである。スイッ
チング素子１m,nの情報”１”だけを消去する為には、
スイッチング素子１m,nの制御電極２とドレイン層６間
だけに書込時とは逆の電圧を印加する必要がある。これ
は、データラインＤＬｍにだけコラムデコーダ38からプ
ログラミング電圧Vppを、また選択制御ラインＳＬｎに
だけ電圧Vddをそれぞれ印加し、かつ全てのワードライ
ンＷＬに基板の電位と同じ接地電位を印加することによ
って行われる。この電位差によってスイッチング素子１
m,nの強誘電体膜４の分極状態が反転する。すなわち、
この状態は、スイッチング素子１m,nの情報が”１”か
ら”０”に書換えられたことを意味する。 次に、スイ
ッチング素子１m,nの情報だけを読み出す場合につい
て、図９に基づいて説明する。図９の構成は、図７と同
じである。スイッチング素子１m,nの情報だけを読み出
す為には、スイッチング素子１m,nのソース・ドレイン
間にある一定電圧を印加した場合にソース・ドレイン間
を電流が流れるかどうか（チャンネルが形成されている
かどうか）で、情報”１”と情報”０”が区別され、情
報が読み出される。
チング素子１m,nの情報”１”だけを消去する為には、
スイッチング素子１m,nの制御電極２とドレイン層６間
だけに書込時とは逆の電圧を印加する必要がある。これ
は、データラインＤＬｍにだけコラムデコーダ38からプ
ログラミング電圧Vppを、また選択制御ラインＳＬｎに
だけ電圧Vddをそれぞれ印加し、かつ全てのワードライ
ンＷＬに基板の電位と同じ接地電位を印加することによ
って行われる。この電位差によってスイッチング素子１
m,nの強誘電体膜４の分極状態が反転する。すなわち、
この状態は、スイッチング素子１m,nの情報が”１”か
ら”０”に書換えられたことを意味する。 次に、スイ
ッチング素子１m,nの情報だけを読み出す場合につい
て、図９に基づいて説明する。図９の構成は、図７と同
じである。スイッチング素子１m,nの情報だけを読み出
す為には、スイッチング素子１m,nのソース・ドレイン
間にある一定電圧を印加した場合にソース・ドレイン間
を電流が流れるかどうか（チャンネルが形成されている
かどうか）で、情報”１”と情報”０”が区別され、情
報が読み出される。
【００１４】詳細としては、選択ラインＳＬｎにだけ電
圧Vddを印加し、かつデータラインＤＬｍに電圧Vddを抵
抗43を介して印加する。また、スイッチング素子１m,n
のソース層８は接地されている。従って、選択制御ライ
ンＳＬｎと接続する選択トランジスタ７m,nのソース・
ドレイン間はオン状態（通電状態）に変るから、スイッ
チング素子１m,nのソース・ドレイン間は電位差Vddを有
する。この時、スイッチング素子１m,nが情報”１”を
記憶する場合には、スイッチング素子１m,nのチャンネ
ル領域９は通電状態にあるからデータラインＤＬｍを流
れる電流はスイッチング素子１m,nのチャンネル領域９
を介して接地電位に落ちる。従って、コラムデコーダ38
には入力されない。一方、スイッチング素子１m,nが情
報”０”を記憶する場合には、スイッチング素子１m,n
のチャンネル領域９は通電状態にないから、データライ
ンＤＬｍを流れ電流はスイッチング素子１m,nのチャン
ネル領域９に流れず、コラムデコーダ38に入力される。
コラムデコーダ38では、データラインＤＬｍからの入力
だけを出力するようにしておく。この出力は、センスア
ンプ42によって、増幅され、読み出される。なお、特定
のスイッチング素子１の情報を同様に読み出す場合の為
に、データラインＤＬｍ以外のデータラインＤＬにも電
圧Vddが抵抗43を介して印加されている。
圧Vddを印加し、かつデータラインＤＬｍに電圧Vddを抵
抗43を介して印加する。また、スイッチング素子１m,n
のソース層８は接地されている。従って、選択制御ライ
ンＳＬｎと接続する選択トランジスタ７m,nのソース・
ドレイン間はオン状態（通電状態）に変るから、スイッ
チング素子１m,nのソース・ドレイン間は電位差Vddを有
する。この時、スイッチング素子１m,nが情報”１”を
記憶する場合には、スイッチング素子１m,nのチャンネ
ル領域９は通電状態にあるからデータラインＤＬｍを流
れる電流はスイッチング素子１m,nのチャンネル領域９
を介して接地電位に落ちる。従って、コラムデコーダ38
には入力されない。一方、スイッチング素子１m,nが情
報”０”を記憶する場合には、スイッチング素子１m,n
のチャンネル領域９は通電状態にないから、データライ
ンＤＬｍを流れ電流はスイッチング素子１m,nのチャン
ネル領域９に流れず、コラムデコーダ38に入力される。
コラムデコーダ38では、データラインＤＬｍからの入力
だけを出力するようにしておく。この出力は、センスア
ンプ42によって、増幅され、読み出される。なお、特定
のスイッチング素子１の情報を同様に読み出す場合の為
に、データラインＤＬｍ以外のデータラインＤＬにも電
圧Vddが抵抗43を介して印加されている。
【００１５】
【発明が解決しようとする課題】半導体産業の発展にと
もない、半導体不揮発性記憶装置の集積化が要求されて
いる。その為には、メモリＬＳＩの集積度を向上させる
ことが考えられる。この方法の一形態として、１トラン
ジスタ／１セル構造のメモリＬＳＩが考え出された。
もない、半導体不揮発性記憶装置の集積化が要求されて
いる。その為には、メモリＬＳＩの集積度を向上させる
ことが考えられる。この方法の一形態として、１トラン
ジスタ／１セル構造のメモリＬＳＩが考え出された。
【００１６】しかしながら、従来のスイッチング素子を
用いた１トランジスタ／１セル構造のメモリＬＳＩで
は、読み出したいメモリセルの情報を間違えて読み出す
ことがあり、実施には至らなかった。この誤読み出しの
一例を以下に説明する。
用いた１トランジスタ／１セル構造のメモリＬＳＩで
は、読み出したいメモリセルの情報を間違えて読み出す
ことがあり、実施には至らなかった。この誤読み出しの
一例を以下に説明する。
【００１７】上述したメモリＬＳＩの構成概念図を図10
に示す。各スイッチング素子１のドレインにはドレイン
線、ソースにはデータ線がそれぞれ接続されている。ま
た、各スイッチング素子１の制御電極にはワード線が接
続されている。このメモリＬＳＩにおいて、スイッチン
グ素子１Ａからの情報の読み出しは、全てのワード線を
接地電位に設定した上、データ線12だけに電流を供給し
かつドレイン線のうちドレイン線20を接地電位に、その
他のドレイン線をワード線12と同レベルに設定すること
により行われる。この時、ワード線12に電圧の降下が存
在するかどうかで、スイッチング素子１Ａが情報”１”
を記憶するか情報”０”を記憶するかが判断される。詳
細としては、スイッチング素子１Ａが情報”１”を記憶
する（導通状態）場合、データ線12は電圧降下を示す。
一方、スイッチング素子１Ａが情報”０”を記憶する
（非導電状態）場合、データ線12は電圧降下を示さな
い。
に示す。各スイッチング素子１のドレインにはドレイン
線、ソースにはデータ線がそれぞれ接続されている。ま
た、各スイッチング素子１の制御電極にはワード線が接
続されている。このメモリＬＳＩにおいて、スイッチン
グ素子１Ａからの情報の読み出しは、全てのワード線を
接地電位に設定した上、データ線12だけに電流を供給し
かつドレイン線のうちドレイン線20を接地電位に、その
他のドレイン線をワード線12と同レベルに設定すること
により行われる。この時、ワード線12に電圧の降下が存
在するかどうかで、スイッチング素子１Ａが情報”１”
を記憶するか情報”０”を記憶するかが判断される。詳
細としては、スイッチング素子１Ａが情報”１”を記憶
する（導通状態）場合、データ線12は電圧降下を示す。
一方、スイッチング素子１Ａが情報”０”を記憶する
（非導電状態）場合、データ線12は電圧降下を示さな
い。
【００１８】ところが、スイッチング素子１Ａが情報”
０”を、スイッチング素子１Ｂ及び１Ｃ及び１Ｄが情
報”１”を記憶する場合、すなわちスイッチング素子１
Ａが非通電状態にあり、スイッチング素子１Ｂ及び１Ｃ
及び１Ｄが通電状態にある場合、スイッチング素子１Ａ
が情報”０”を記憶するにもかかわらずデータ線12は電
圧降下を示してしまっていた。というのは、データ線12
に供給された電流は、リーク電流として太実線の経路Ｐ
を介して接地電位に落ちてしまうからである。従って、
誤読み出しという問題点から、１トランジスタ／１セル
を実施することが出来なかった。
０”を、スイッチング素子１Ｂ及び１Ｃ及び１Ｄが情
報”１”を記憶する場合、すなわちスイッチング素子１
Ａが非通電状態にあり、スイッチング素子１Ｂ及び１Ｃ
及び１Ｄが通電状態にある場合、スイッチング素子１Ａ
が情報”０”を記憶するにもかかわらずデータ線12は電
圧降下を示してしまっていた。というのは、データ線12
に供給された電流は、リーク電流として太実線の経路Ｐ
を介して接地電位に落ちてしまうからである。従って、
誤読み出しという問題点から、１トランジスタ／１セル
を実施することが出来なかった。
【００１９】よって、本発明は、上記の問題点を解決
し、１トランジスタ／１セル構造にもかかわらず誤読み
出しを起こさない半導体不揮発性記憶装置を製造するこ
との出来る製造方法を提供することを目的とする。
し、１トランジスタ／１セル構造にもかかわらず誤読み
出しを起こさない半導体不揮発性記憶装置を製造するこ
との出来る製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明に係る半導体不揮
発性記憶装置の製造方法は、マトリクス状に配列するス
イッチング素子を形成する工程と、前記各スイッチング
素子の一対の拡散層のどちらか一方に整流器を設け、前
記整流器から電極を取り出する工程と、前記スイッチン
グ素子の前記整流器が設けられたられていない拡散層
に、本線と本線から分岐した支線とから成る第一線を支
線を介して配線する工程と、前記各スイッチング素子に
設けられた前記整流器の電極に、本線と本線から分岐し
た支線とから成る第二線を支線を介して配線する工程
と、前記各スイッチング素子のウエルに、本線と本線か
ら分岐した支線とから成るビット線を支線を介して配線
する工程と、前記スイッチング素子の各制御電極にワー
ド線を配線する工程とを備えたことを特徴としている。
発性記憶装置の製造方法は、マトリクス状に配列するス
イッチング素子を形成する工程と、前記各スイッチング
素子の一対の拡散層のどちらか一方に整流器を設け、前
記整流器から電極を取り出する工程と、前記スイッチン
グ素子の前記整流器が設けられたられていない拡散層
に、本線と本線から分岐した支線とから成る第一線を支
線を介して配線する工程と、前記各スイッチング素子に
設けられた前記整流器の電極に、本線と本線から分岐し
た支線とから成る第二線を支線を介して配線する工程
と、前記各スイッチング素子のウエルに、本線と本線か
ら分岐した支線とから成るビット線を支線を介して配線
する工程と、前記スイッチング素子の各制御電極にワー
ド線を配線する工程とを備えたことを特徴としている。
【００２１】
【作用】本発明に係る半導体不揮発性記憶装置の製造方
法は、マトリクス状に配列するスイッチング素子を形成
する工程と、前記各スイッチング素子の一対の拡散層の
どちらか一方に整流器を設け、前記整流器から電極を取
り出する工程と、前記スイッチング素子の前記整流器が
設けられたられていない拡散層に、本線と本線から分岐
した支線とから成る第一線を支線を介して配線する工程
と、前記各スイッチング素子に設けられた前記整流器の
電極に、本線と本線から分岐した支線とから成る第二線
を支線を介して配線する工程と、前記各スイッチング素
子のウエルに、本線と本線から分岐した支線とから成る
ビット線を支線を介して配線する工程と、前記スイッチ
ング素子の各制御電極にワード線を配線する工程とを備
えたことを特徴としている。
法は、マトリクス状に配列するスイッチング素子を形成
する工程と、前記各スイッチング素子の一対の拡散層の
どちらか一方に整流器を設け、前記整流器から電極を取
り出する工程と、前記スイッチング素子の前記整流器が
設けられたられていない拡散層に、本線と本線から分岐
した支線とから成る第一線を支線を介して配線する工程
と、前記各スイッチング素子に設けられた前記整流器の
電極に、本線と本線から分岐した支線とから成る第二線
を支線を介して配線する工程と、前記各スイッチング素
子のウエルに、本線と本線から分岐した支線とから成る
ビット線を支線を介して配線する工程と、前記スイッチ
ング素子の各制御電極にワード線を配線する工程とを備
えたことを特徴としている。
【００２２】従って、ある特定のメモリセルから情報を
読み出す場合に、リーク電流の発生を防止できる。
読み出す場合に、リーク電流の発生を防止できる。
【００２３】
【実施例】本発明のに係る一実施例による製造方法によ
って製造された半導体不揮発性記憶装置のメモリセル５
部の構成略図を図１に示す。
って製造された半導体不揮発性記憶装置のメモリセル５
部の構成略図を図１に示す。
【００２４】メモリセル５は、スイッチング素子３と整
流器とから構成されている。スイッチング素子の構成を
以下に説明する。基板内に設けられたｐ形シリコンウエ
ル34内にｎ+形ドレイン層28及びｎ+形ソース層30が設け
られる。ｐ形シリコンウエル34上にPbTiO3から成る強誘
電体膜26が設けられる。さらに、強誘電体膜26上面に制
御電極である白金層24が設けられている。なお、ｐ形シ
リコンウエル34のうち、ｎ+形ドレイン層28とｎ+形ソー
ス層30に挟まれた部分29を以下チャンネル領域と呼ぶ。
流器とから構成されている。スイッチング素子の構成を
以下に説明する。基板内に設けられたｐ形シリコンウエ
ル34内にｎ+形ドレイン層28及びｎ+形ソース層30が設け
られる。ｐ形シリコンウエル34上にPbTiO3から成る強誘
電体膜26が設けられる。さらに、強誘電体膜26上面に制
御電極である白金層24が設けられている。なお、ｐ形シ
リコンウエル34のうち、ｎ+形ドレイン層28とｎ+形ソー
ス層30に挟まれた部分29を以下チャンネル領域と呼ぶ。
【００２５】また、整流器は、上記のスイッチング素子
３のｎ+形ソース層30内に設けられたたｐ形拡散層32に
より生成されたｐｎ接合である。
３のｎ+形ソース層30内に設けられたたｐ形拡散層32に
より生成されたｐｎ接合である。
【００２６】上記のスイッチング素子３の構造は、従来
のスイッチング素子１と同じものを用いている。従っ
て、メモリセル３も強誘電体物質の特徴である残留分極
を利用し、電気的に分極状態を変えることにより２種類
の情報を記憶することが出来る。情報”１”を記憶する
場合にはチャンネル領域29は通電状態にあり、情報”
０”を記憶する場合にはチャンネル領域29は非通電状態
にある様に設定される。上記のメモリセル３を用いてメ
モリＬＳＩが構成される。
のスイッチング素子１と同じものを用いている。従っ
て、メモリセル３も強誘電体物質の特徴である残留分極
を利用し、電気的に分極状態を変えることにより２種類
の情報を記憶することが出来る。情報”１”を記憶する
場合にはチャンネル領域29は通電状態にあり、情報”
０”を記憶する場合にはチャンネル領域29は非通電状態
にある様に設定される。上記のメモリセル３を用いてメ
モリＬＳＩが構成される。
【００２７】図２にこのメモリＬＳＩの構成概念図を示
す。第一線であるデータ線48及び50は、本線48H及び50H
から分岐した支線48A、48B及び50C、50Dによって各スイッ
チング素子３Ａ、３Ｂ、３Ｃ、３Ｄのドレインにそれぞ
れ配線される。第二線であるソース線44及び46は、本線
44H及び46Hから分岐した支線44A、44C及び46B、46Dによっ
て各スイッチング素子３Ａ、３Ｂ、３Ｃ、３Ｄのソース
内に形成されたｐ形拡散層に配線される。この状態は、
各スイッチング素子３が支線44A、44C及び46B、46Dによっ
て整流器27を介して配線されたことを意味する。ビット
線56及び58は、本線56H及び58Hから分岐した支線56A、56
B及び58C、58Dによって各スイッチング素子３Ａ、３Ｂ、
３Ｃ、３Ｄのウエル34にそれぞれ配線される。また、各
スイッチング素子３の制御電極24にはワード線52及び54
が配線されている。
す。第一線であるデータ線48及び50は、本線48H及び50H
から分岐した支線48A、48B及び50C、50Dによって各スイッ
チング素子３Ａ、３Ｂ、３Ｃ、３Ｄのドレインにそれぞ
れ配線される。第二線であるソース線44及び46は、本線
44H及び46Hから分岐した支線44A、44C及び46B、46Dによっ
て各スイッチング素子３Ａ、３Ｂ、３Ｃ、３Ｄのソース
内に形成されたｐ形拡散層に配線される。この状態は、
各スイッチング素子３が支線44A、44C及び46B、46Dによっ
て整流器27を介して配線されたことを意味する。ビット
線56及び58は、本線56H及び58Hから分岐した支線56A、56
B及び58C、58Dによって各スイッチング素子３Ａ、３Ｂ、
３Ｃ、３Ｄのウエル34にそれぞれ配線される。また、各
スイッチング素子３の制御電極24にはワード線52及び54
が配線されている。
【００２８】図２に基づいて半導体不揮発性記憶装置へ
の情報の書込について説明する。希望のメモリセルに情
報を書込むことが出来る。例えばスイッチング素子３Ａ
に情報を書込む場合は、以下の様に行われる。ワード線
52には強誘電体膜が十分分極できる電圧Ｖppを印加す
る。ビット線56には接地電位を印加し、ビット線58はフ
ロティング状態にする。また、その他の線、すなわちワ
ード線54及びソース線44、46及びデータ線48、50を接地電
位またはフローティング状態に設定する。なお、書込を
希望しないスイッチング素子の強誘電体膜26にかかる電
圧をより低減させる為にはワード線54及びデータ線50を
フロティング状態に設定するとよい。
の情報の書込について説明する。希望のメモリセルに情
報を書込むことが出来る。例えばスイッチング素子３Ａ
に情報を書込む場合は、以下の様に行われる。ワード線
52には強誘電体膜が十分分極できる電圧Ｖppを印加す
る。ビット線56には接地電位を印加し、ビット線58はフ
ロティング状態にする。また、その他の線、すなわちワ
ード線54及びソース線44、46及びデータ線48、50を接地電
位またはフローティング状態に設定する。なお、書込を
希望しないスイッチング素子の強誘電体膜26にかかる電
圧をより低減させる為にはワード線54及びデータ線50を
フロティング状態に設定するとよい。
【００２９】次に、図２に基づいて情報の消去について
説明する。希望のメモリセルの情報を消去する（書換え
る）ことが出来る。例えばスイッチング素子３Ａの情報
を消去する（書換える）場合は、以下の様に行われる。
ビット線56にはプログラミング電圧Ｖppを印加し、ワー
ド線52を接地電位に設定する。また、読み出しを希望し
ないスイッチング素子の情報を保持する為ビット線58及
びワード線54をフローティング状態にする。また、ソー
ス線44、46を接地電位に設定する。さらに、データ線48
は電位Ｖppに、データ線50をフロティング状態にする。
説明する。希望のメモリセルの情報を消去する（書換え
る）ことが出来る。例えばスイッチング素子３Ａの情報
を消去する（書換える）場合は、以下の様に行われる。
ビット線56にはプログラミング電圧Ｖppを印加し、ワー
ド線52を接地電位に設定する。また、読み出しを希望し
ないスイッチング素子の情報を保持する為ビット線58及
びワード線54をフローティング状態にする。また、ソー
ス線44、46を接地電位に設定する。さらに、データ線48
は電位Ｖppに、データ線50をフロティング状態にする。
【００３０】次に、図２に基づいて情報の読み出しにつ
いて説明する。希望のメモリセルの情報を読み出すこと
が出来る。例えばスイッチング素子３Ａから情報を読み
出す場合は、以下の様に行われる。ソース線44に抗電圧
より小さい電圧ＳＡを印加した場合に、ソース線44の電
圧の降下の有無を検知する。この時、電流がリークする
のを防止する為にデータ線50に電圧ＳＡを印加する。ま
た、読み出しの情報を安定化させる為にワード線52にも
電圧ＳＡを印加する。読み出しを希望しないスイッチン
グ素子の強誘電体膜26の分極状態が変化しないようにビ
ット線56、58を電圧ＳＡと同電位に設定すると良い。な
お、この時、各スイッチング素子３に設けられた整流器
27によってリーク電流が遮断され、誤読み出しを防止す
る。
いて説明する。希望のメモリセルの情報を読み出すこと
が出来る。例えばスイッチング素子３Ａから情報を読み
出す場合は、以下の様に行われる。ソース線44に抗電圧
より小さい電圧ＳＡを印加した場合に、ソース線44の電
圧の降下の有無を検知する。この時、電流がリークする
のを防止する為にデータ線50に電圧ＳＡを印加する。ま
た、読み出しの情報を安定化させる為にワード線52にも
電圧ＳＡを印加する。読み出しを希望しないスイッチン
グ素子の強誘電体膜26の分極状態が変化しないようにビ
ット線56、58を電圧ＳＡと同電位に設定すると良い。な
お、この時、各スイッチング素子３に設けられた整流器
27によってリーク電流が遮断され、誤読み出しを防止す
る。
【００３１】上記の様に、このメモリＬＳＩは、選択ト
ランジスタを設けなくても希望のメモリセルに対して情
報の書込、消去、読み出しを行うことが出来る。
ランジスタを設けなくても希望のメモリセルに対して情
報の書込、消去、読み出しを行うことが出来る。
【００３２】次に、半導体不揮発性記憶装置のメモリセ
ル３部の製造方法について図３、図４に基づいて説明す
る。
ル３部の製造方法について図３、図４に基づいて説明す
る。
【００３３】ｎ形シリコン基板36内にｐ形シリコンウエ
ル34が設けられ、フィールド酸化膜23によって仕切られ
る（図３Ａ）。次に、ｐ形シリコンウエル34の上面に、
PbTiO3から成る強誘電体膜26を高周波スパッタリング法
により形成た後、熱処理を数時間行う。高周波スパッタ
リング法は以下の条件で行うとよい。ターゲット半径は
80mm、ターゲット基板スペースは35mm、ターゲットＲＰ
電圧は1.6kV、スパッタリングパワーは150W、スパッタ
リングガスは９対１の割合で混合されたＡｒとＯ2の混
合ガス、ガス圧は２×１０-2トル、基板温度は400から5
00℃、スパッタリング率は3nm／分とする。この時、タ
ーゲットに鉛（10wt％でかつ、か焼（calcination）し
たもの）補償を行う必要がある。また、基板温度につい
ては、スパッタリング時は400℃に保ち、その後熱処理
中は500℃にすると良い。さらに、強誘電体膜26上面に
スパッタリング法により白金層24を堆積させる（図３
Ｂ）。次に、レジストをマスクにしてエッチングするこ
とにより強誘電体膜26、白金層24を成形する（図４
Ｃ）。次に、白金層24をマスクにして、ヒ素またはリン
をイオン注入および熱拡散させて、ｎ+形ドレイン層28
およびｎ+形ソース層30を形成する（図４Ｄ）。次に、
ｎ+形ソース層内にｐ形不純物を注入及び熱拡散させる
ことによりｐ拡散層32を形成する（図１参照）。この
後、内部配線が形成され、素子表面に絶縁層が施される
（図示せず）。
ル34が設けられ、フィールド酸化膜23によって仕切られ
る（図３Ａ）。次に、ｐ形シリコンウエル34の上面に、
PbTiO3から成る強誘電体膜26を高周波スパッタリング法
により形成た後、熱処理を数時間行う。高周波スパッタ
リング法は以下の条件で行うとよい。ターゲット半径は
80mm、ターゲット基板スペースは35mm、ターゲットＲＰ
電圧は1.6kV、スパッタリングパワーは150W、スパッタ
リングガスは９対１の割合で混合されたＡｒとＯ2の混
合ガス、ガス圧は２×１０-2トル、基板温度は400から5
00℃、スパッタリング率は3nm／分とする。この時、タ
ーゲットに鉛（10wt％でかつ、か焼（calcination）し
たもの）補償を行う必要がある。また、基板温度につい
ては、スパッタリング時は400℃に保ち、その後熱処理
中は500℃にすると良い。さらに、強誘電体膜26上面に
スパッタリング法により白金層24を堆積させる（図３
Ｂ）。次に、レジストをマスクにしてエッチングするこ
とにより強誘電体膜26、白金層24を成形する（図４
Ｃ）。次に、白金層24をマスクにして、ヒ素またはリン
をイオン注入および熱拡散させて、ｎ+形ドレイン層28
およびｎ+形ソース層30を形成する（図４Ｄ）。次に、
ｎ+形ソース層内にｐ形不純物を注入及び熱拡散させる
ことによりｐ拡散層32を形成する（図１参照）。この
後、内部配線が形成され、素子表面に絶縁層が施される
（図示せず）。
【００３４】なお、上記の実施例では、強誘電体物質で
あるPbTiO3の特徴である残留分極を利用したスイッチン
グ素子を用いて実施したが、ＭＮＯＳ型やフローティン
グ型のスイッチング素子を用いて実施してもよい。
あるPbTiO3の特徴である残留分極を利用したスイッチン
グ素子を用いて実施したが、ＭＮＯＳ型やフローティン
グ型のスイッチング素子を用いて実施してもよい。
【００３５】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
【００３６】
【発明の効果】本発明に係る半導体不揮発性記憶装置の
製造方法は、マトリクス状に配列するスイッチング素子
を形成する工程と、前記各スイッチング素子の一対の拡
散層のどちらか一方に整流器を設け、前記整流器から電
極を取り出する工程と、前記スイッチング素子の前記整
流器が設けられたられていない拡散層に、本線と本線か
ら分岐した支線とから成る第一線を支線を介して配線す
る工程と、前記各スイッチング素子に設けられた前記整
流器の電極に、本線と本線から分岐した支線とから成る
第二線を支線を介して配線する工程と、前記各スイッチ
ング素子のウエルに、本線と本線から分岐した支線とか
ら成るビット線を支線を介して配線する工程と、前記ス
イッチング素子の各制御電極にワード線を配線する工程
とを備えたことを特徴としている。
製造方法は、マトリクス状に配列するスイッチング素子
を形成する工程と、前記各スイッチング素子の一対の拡
散層のどちらか一方に整流器を設け、前記整流器から電
極を取り出する工程と、前記スイッチング素子の前記整
流器が設けられたられていない拡散層に、本線と本線か
ら分岐した支線とから成る第一線を支線を介して配線す
る工程と、前記各スイッチング素子に設けられた前記整
流器の電極に、本線と本線から分岐した支線とから成る
第二線を支線を介して配線する工程と、前記各スイッチ
ング素子のウエルに、本線と本線から分岐した支線とか
ら成るビット線を支線を介して配線する工程と、前記ス
イッチング素子の各制御電極にワード線を配線する工程
とを備えたことを特徴としている。
【００３７】従って、情報の誤読み出しを起こさない１
トランジスタ／１セル構造メモリＬＳＩを提供すること
が出来る。つまり、半導体不揮発性記憶装置の集積度を
向上させることができる。
トランジスタ／１セル構造メモリＬＳＩを提供すること
が出来る。つまり、半導体不揮発性記憶装置の集積度を
向上させることができる。
【図１】本発明の一実施例によるメモリセル５の断面構
成略図である。
成略図である。
【図２】本発明の一実施例によるメモリセル５を用いて
構成されたメモリＬＳＩの概念図である。
構成されたメモリＬＳＩの概念図である。
【図３】メモリセル５の製造工程を示す図である。
【図４】メモリセル５の製造工程を示す図である。
【図５】従来のメモリセル１の断面構成略図である。
【図６】メモリセル１のＥ−Ｐヒステリシスループを示
す図である。
す図である。
【図７】従来のメモリセルへの情報の書込原理を説明す
る為のメモリＬＳＩの構成を概念図である。
る為のメモリＬＳＩの構成を概念図である。
【図８】従来のメモリセルからの情報の読み出し原理を
説明する為のメモリＬＳＩの構成を概念図である。
説明する為のメモリＬＳＩの構成を概念図である。
【図９】従来のメモリセルに記憶された情報の消去原理
を説明する為のメモリＬＳＩの構成を概念図である。
を説明する為のメモリＬＳＩの構成を概念図である。
【図１０】従来のメモリセル１を用いた１トランジスタ
／１セル構造のメモリＬＳＩの問題点を示す為の図であ
る。
／１セル構造のメモリＬＳＩの問題点を示す為の図であ
る。
3A、3B、3C、3D・・・スイッチング素子 27・・・整流器 44H、46H・・・ソース線の本線 44A、44C、46B、46D・・・ソース線の支線 48H、50H・・・データ線の本線 48A、48B、50C、50D・・・データ線の支線 52、54・・・ワード線 56H、58H・・・ビット線の本線 56A、56B、58C、58D・・・ビット線の支線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】スイッチング素子１m,nだけに情報”１”
を書込む為には、スイッチング素子１m,nの制御電極２
とドレイン層６間だけ抗電圧より十分大きなプログラミ
ング電圧Ｖppを印加する必要がある。これは、ワードラ
インＷＬｎにだけロウデコーダ40からプログラミング電
圧Vppを、選択制御ラインＳＬｎにだけある一定の電圧V
ddをそれぞれ印加し、かつデータラインのうちデータラ
インＤＬｍには基板と同電位の接地電位を、それ以外の
データラインＤＬにはプログラミング禁止電圧Ｖｉをそ
れぞれ印加することによって行われる。この電位差によ
ってスイッチング素子１m,nの強誘電体膜４は発生した
電界方向とほぼ同じ方向に分極する。すなわち、この状
態は、スイッチング素子１m,nだけに情報”１”が書込
まれたことを意味する。
を書込む為には、スイッチング素子１m,nの制御電極２
とドレイン層６間だけ抗電圧より十分大きなプログラミ
ング電圧Ｖppを印加する必要がある。これは、ワードラ
インＷＬｎにだけロウデコーダ40からプログラミング電
圧Vppを、選択制御ラインＳＬｎにだけある一定の電圧V
ddをそれぞれ印加し、かつデータラインのうちデータラ
インＤＬｍには基板と同電位の接地電位を、それ以外の
データラインＤＬにはプログラミング禁止電圧Ｖｉをそ
れぞれ印加することによって行われる。この電位差によ
ってスイッチング素子１m,nの強誘電体膜４は発生した
電界方向とほぼ同じ方向に分極する。すなわち、この状
態は、スイッチング素子１m,nだけに情報”１”が書込
まれたことを意味する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】上述したメモリＬＳＩの構成概念図を図10
に示す。各スイッチング素子１のドレインにはドレイン
線、ソースにはデータ線がそれぞれ接続されている。ま
た、各スイッチング素子１の制御電極にはワード線が接
続されている。このメモリＬＳＩにおいて、スイッチン
グ素子１Ａからの情報の読み出しは、全てのワード線を
接地電位に設定した上、データ線12だけに電流を供給し
かつドレイン線のうちドレイン線20を接地電位に、その
他のドレイン線をデータ線12と同レベルに設定すること
により行われる。この時、データ線12に電圧の降下が存
在するかどうかで、スイッチング素子１Ａが情報”１”
を記憶するか情報”０”を記憶するかが判断される。詳
細としては、スイッチング素子１Ａが情報”１”を記憶
する（導通状態）場合、データ線12は電圧降下を示す。
一方、スイッチング素子１Ａが情報”０”を記憶する
（非導電状態）場合、データ線12は電圧降下を示さな
い。
に示す。各スイッチング素子１のドレインにはドレイン
線、ソースにはデータ線がそれぞれ接続されている。ま
た、各スイッチング素子１の制御電極にはワード線が接
続されている。このメモリＬＳＩにおいて、スイッチン
グ素子１Ａからの情報の読み出しは、全てのワード線を
接地電位に設定した上、データ線12だけに電流を供給し
かつドレイン線のうちドレイン線20を接地電位に、その
他のドレイン線をデータ線12と同レベルに設定すること
により行われる。この時、データ線12に電圧の降下が存
在するかどうかで、スイッチング素子１Ａが情報”１”
を記憶するか情報”０”を記憶するかが判断される。詳
細としては、スイッチング素子１Ａが情報”１”を記憶
する（導通状態）場合、データ線12は電圧降下を示す。
一方、スイッチング素子１Ａが情報”０”を記憶する
（非導電状態）場合、データ線12は電圧降下を示さな
い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に、図２に基づいて情報の消去について
説明する。希望のメモリセルの情報を消去する（書換え
る）ことが出来る。例えばスイッチング素子３Ａの情報
を消去する（書換える）場合は、以下の様に行われる。
ビット線56にはプログラミング電圧Ｖppを印加し、ワー
ド線52を接地電位に設定する。また、消去を希望しない
スイッチング素子の情報を保持する為ビット線58及びワ
ード線54をフローティング状態にする。また、ソース線
44、46を接地電位に設定する。さらに、データ線48は電
位Ｖppに、データ線50をフロティング状態にする。
説明する。希望のメモリセルの情報を消去する（書換え
る）ことが出来る。例えばスイッチング素子３Ａの情報
を消去する（書換える）場合は、以下の様に行われる。
ビット線56にはプログラミング電圧Ｖppを印加し、ワー
ド線52を接地電位に設定する。また、消去を希望しない
スイッチング素子の情報を保持する為ビット線58及びワ
ード線54をフローティング状態にする。また、ソース線
44、46を接地電位に設定する。さらに、データ線48は電
位Ｖppに、データ線50をフロティング状態にする。
Claims (1)
- 【請求項１】マトリクス状に配列するスイッチング素子
を形成する工程と、 前記各スイッチング素子の一対の拡散層のどちらか一方
に整流器を設け、前記整流器から電極を取り出する工程
と、 前記スイッチング素子の前記整流器が設けられたられて
いない拡散層に本線と本線から分岐した支線とから成る
第一線を支線を介して配線する工程と、 前記各スイッチング素子に設けられた前記整流器の電極
に、本線と本線から分岐した支線とから成る第二線を支
線を介して配線する工程と、 前記各スイッチング素子のウエルに、本線と本線から分
岐した支線とから成るビット線を支線を介して配線する
工程と、 前記スイッチング素子の各制御電極にワード線を配線す
る工程と、 を備えたことを特徴とする半導体不揮発性記憶装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286683A JP3026869B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体不揮発性記憶装置の製造方法 |
| US07/936,094 US5382539A (en) | 1991-10-31 | 1992-08-26 | Method for manufacturing a semiconductor device including nonvolatile memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286683A JP3026869B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129563A true JPH05129563A (ja) | 1993-05-25 |
| JP3026869B2 JP3026869B2 (ja) | 2000-03-27 |
Family
ID=17707621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286683A Expired - Fee Related JP3026869B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体不揮発性記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5382539A (ja) |
| JP (1) | JP3026869B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109378313A (zh) * | 2018-09-23 | 2019-02-22 | 复旦大学 | 一种低功耗三维非易失性存储器及其制备方法 |
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|---|---|---|---|---|
| US6373743B1 (en) | 1999-08-30 | 2002-04-16 | Symetrix Corporation | Ferroelectric memory and method of operating same |
| US5845313A (en) * | 1995-07-31 | 1998-12-01 | Lexar | Direct logical block addressing flash memory mass storage architecture |
| US5830270A (en) * | 1996-08-05 | 1998-11-03 | Lockheed Martin Energy Systems, Inc. | CaTiO3 Interfacial template structure on semiconductor-based material and the growth of electroceramic thin-films in the perovskite class |
| US6339238B1 (en) | 1998-10-13 | 2002-01-15 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
| US20050094457A1 (en) * | 1999-06-10 | 2005-05-05 | Symetrix Corporation | Ferroelectric memory and method of operating same |
| US6370056B1 (en) | 2000-03-10 | 2002-04-09 | Symetrix Corporation | Ferroelectric memory and method of operating same |
| US6455330B1 (en) * | 2002-01-28 | 2002-09-24 | Taiwan Semiconductor Manufacturing Company | Methods to create high-k dielectric gate electrodes with backside cleaning |
Family Cites Families (6)
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|---|---|---|---|---|
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| US4804637A (en) * | 1985-09-27 | 1989-02-14 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
| US5047981A (en) * | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
| US5183773A (en) * | 1989-04-13 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including such input protection transistor |
| US5128895A (en) * | 1989-11-21 | 1992-07-07 | Intel Corporation | Method for programming a virtual ground EPROM cell including slow ramping of the column line voltage |
| US5949309A (en) * | 1997-03-17 | 1999-09-07 | Communication Microwave Corporation | Dielectric resonator filter configured to filter radio frequency signals in a transmit system |
-
1991
- 1991-10-31 JP JP3286683A patent/JP3026869B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-26 US US07/936,094 patent/US5382539A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109378313A (zh) * | 2018-09-23 | 2019-02-22 | 复旦大学 | 一种低功耗三维非易失性存储器及其制备方法 |
| CN109378313B (zh) * | 2018-09-23 | 2020-10-30 | 复旦大学 | 一种低功耗三维非易失性存储器及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5382539A (en) | 1995-01-17 |
| JP3026869B2 (ja) | 2000-03-27 |
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|---|---|---|---|
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