JPH11214659A - 非揮発性メモリ装置及びその製造方法 - Google Patents
非揮発性メモリ装置及びその製造方法Info
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- JPH11214659A JPH11214659A JP10302991A JP30299198A JPH11214659A JP H11214659 A JPH11214659 A JP H11214659A JP 10302991 A JP10302991 A JP 10302991A JP 30299198 A JP30299198 A JP 30299198A JP H11214659 A JPH11214659 A JP H11214659A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】
【課題】 非揮発性メモリ装置を高集積化するととも
に、強誘電物質のエッチング工程時における強誘電性物
質の破壊を防止する。 【解決手段】 非揮発性メモリ装置の製造方法におい
て、ＳＯＩ基板１１の絶縁層１２内にビットライン１４
が形成された後、ＳＯＩ基板１１の半導体物質層１０を
パターニングしないで、それに電界効果トランジスター
ＦＥＴを形成する。その次に、ゲート絶縁膜２０を間に
おいて、半導体物質層１２上にゲート電極を形成した
後、メモリセルが形成されるＳＯＩ基板１１上部全面
（ｅｎｔｉｒｅｓｕｒｆａｃｅ）に強誘電物質２８をコ
ーティングする工程を具備する。
に、強誘電物質のエッチング工程時における強誘電性物
質の破壊を防止する。 【解決手段】 非揮発性メモリ装置の製造方法におい
て、ＳＯＩ基板１１の絶縁層１２内にビットライン１４
が形成された後、ＳＯＩ基板１１の半導体物質層１０を
パターニングしないで、それに電界効果トランジスター
ＦＥＴを形成する。その次に、ゲート絶縁膜２０を間に
おいて、半導体物質層１２上にゲート電極を形成した
後、メモリセルが形成されるＳＯＩ基板１１上部全面
（ｅｎｔｉｒｅｓｕｒｆａｃｅ）に強誘電物質２８をコ
ーティングする工程を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、非揮発性メモリ装
置に関するものであり、より詳しくはメモリセルが１つ
の強誘電体キャパシタと１つの電界効果トランジスター
で構成された単一トランジスター型強誘電体ランダムア
クセスメモリ装置及びその製造方法に関するものであ
る。
置に関するものであり、より詳しくはメモリセルが１つ
の強誘電体キャパシタと１つの電界効果トランジスター
で構成された単一トランジスター型強誘電体ランダムア
クセスメモリ装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】最近、電源オフ時までデータを維持する
機能を有する非揮発性メモリはヒステリシス特性（ｈｙ
ｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）
を示すＰＺＴのような強誘電体物質の使用を通して実現
されてきた。メモリセルにそのような強誘電物質を使用
することによって、非揮発性メモリは簡単な構造で具現
されることができる。強誘電体ランダムアクセスメモリ
（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は、非揮発性の
特性を有し、高速低電圧動作ができるため多くのメモリ
チップメーカーの関心と競争が高潮されている。例えば
ＦＲＡＭの動作速度は、分極反転時間によって決定され
る。強誘電体キャパシタの分極反転速度はキャパシタの
面積、強誘電体薄膜の厚さ、印加電圧等によって決定さ
れるが、通常ｎｓ単位である。これはμｓ単位の書き込
み／読出時間を有する電気的に消去及びプログランダム
アクセスメモリできる読出専用メモリ（ｅｌｅｃｔｒｉ
ｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ：Ｅ
ＥＲＰＯＭ）とかフラッシュメモリと比較する時、非常
に早い速度で動作できることを意味する。
機能を有する非揮発性メモリはヒステリシス特性（ｈｙ
ｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）
を示すＰＺＴのような強誘電体物質の使用を通して実現
されてきた。メモリセルにそのような強誘電物質を使用
することによって、非揮発性メモリは簡単な構造で具現
されることができる。強誘電体ランダムアクセスメモリ
（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は、非揮発性の
特性を有し、高速低電圧動作ができるため多くのメモリ
チップメーカーの関心と競争が高潮されている。例えば
ＦＲＡＭの動作速度は、分極反転時間によって決定され
る。強誘電体キャパシタの分極反転速度はキャパシタの
面積、強誘電体薄膜の厚さ、印加電圧等によって決定さ
れるが、通常ｎｓ単位である。これはμｓ単位の書き込
み／読出時間を有する電気的に消去及びプログランダム
アクセスメモリできる読出専用メモリ（ｅｌｅｃｔｒｉ
ｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ：Ｅ
ＥＲＰＯＭ）とかフラッシュメモリと比較する時、非常
に早い速度で動作できることを意味する。
【０００３】図１は、強誘電体キャパシタのヒステリシ
スＩ−Ｖスイッチングループを示すグラフである。グラ
フの横座標（ａｂｓｃｉｓｓａ）は、キャパシタの２つ
の電極の間の電位差、即ち両端の電圧（ｖｏｌｔｓ）を
示し、縦座標（ｏｒｄｉｎａｔｅ）は、強誘電物質の自
発分極によって、その表面に発生される電荷の量、即ち
分極度（μＣ／ｃｍ2）を示す。
スＩ−Ｖスイッチングループを示すグラフである。グラ
フの横座標（ａｂｓｃｉｓｓａ）は、キャパシタの２つ
の電極の間の電位差、即ち両端の電圧（ｖｏｌｔｓ）を
示し、縦座標（ｏｒｄｉｎａｔｅ）は、強誘電物質の自
発分極によって、その表面に発生される電荷の量、即ち
分極度（μＣ／ｃｍ2）を示す。
【０００４】ＯＶの電圧が印加されて強誘電物質にどの
ような電界が印加されないと、概して分極ドメイン（ｐ
ｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｎｓ）は不均一
で、分極が発生されない。キャパシタの両端の電圧が正
の方向に増加される時、分極度（又は電化量）は０（ｚ
ｅｒｏ）から正の分極領域内の点Ａまで増加する。点Ａ
で、全てのドメインは、１方向に分極され、点Ａでの分
極度は、最大値に達するようになる。この時、分極度、
即ち強誘電物質が保有する電化の量はＱｓで表示され、
キャパシタ両端に印加された電圧の大きさが動作電圧＋
Ｖｓである。以後、キャパシタ両端の電圧が再び０Ｖま
で落しても、分極度は０まで低めないで、点Ｂに残留す
るようになる。このような残留分極によって強誘電物質
が保有する電化の量、即ち残留分極度は、Ｑｒで表示さ
れる。
ような電界が印加されないと、概して分極ドメイン（ｐ
ｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｎｓ）は不均一
で、分極が発生されない。キャパシタの両端の電圧が正
の方向に増加される時、分極度（又は電化量）は０（ｚ
ｅｒｏ）から正の分極領域内の点Ａまで増加する。点Ａ
で、全てのドメインは、１方向に分極され、点Ａでの分
極度は、最大値に達するようになる。この時、分極度、
即ち強誘電物質が保有する電化の量はＱｓで表示され、
キャパシタ両端に印加された電圧の大きさが動作電圧＋
Ｖｓである。以後、キャパシタ両端の電圧が再び０Ｖま
で落しても、分極度は０まで低めないで、点Ｂに残留す
るようになる。このような残留分極によって強誘電物質
が保有する電化の量、即ち残留分極度は、Ｑｒで表示さ
れる。
【０００５】次、キャパシタ両端の電圧が負の方向に増
加すると、分極度は、点Ｂから負の電荷分極領域内の点
Ｃに変わる。点Ｃで、強誘電物質の全てのドメインは、
点Ａでの分極方向と反対になる方向に分極される。この
時、分極度は−Ｑｓで表示され、キャパシタ両端に印加
された電圧の大きさは−Ｖｓである。以後、キャパシタ
両端の電圧が再び０Ｖまで落しても、分極値は０まで落
さないで点Ｄに残留するようになる。この時の残留分極
度は−Ｑｒで表示される。キャパシタ両端に印加される
電圧の大きさをもう一度正の方向に増加させると、強誘
電物質の分極度は点Ｄから点Ａに変わる。
加すると、分極度は、点Ｂから負の電荷分極領域内の点
Ｃに変わる。点Ｃで、強誘電物質の全てのドメインは、
点Ａでの分極方向と反対になる方向に分極される。この
時、分極度は−Ｑｓで表示され、キャパシタ両端に印加
された電圧の大きさは−Ｖｓである。以後、キャパシタ
両端の電圧が再び０Ｖまで落しても、分極値は０まで落
さないで点Ｄに残留するようになる。この時の残留分極
度は−Ｑｒで表示される。キャパシタ両端に印加される
電圧の大きさをもう一度正の方向に増加させると、強誘
電物質の分極度は点Ｄから点Ａに変わる。
【０００６】強誘電物質を利用したＦＲＡＭ装置は、大
まかには、データが破壊されるデータ破壊（ｄｅｓｔｒ
ｕｃｔｉｖｅ ｒｅａｄ−ｏｕｔ：以下、ＤＲＯと称す
る）型と、読出動作時データが破壊されないデータ非破
壊（ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ ｒｅａｄ−ｏｕ
ｔ：以下、ＮＤＲＯと称する）型で分類されることがで
きる。
まかには、データが破壊されるデータ破壊（ｄｅｓｔｒ
ｕｃｔｉｖｅ ｒｅａｄ−ｏｕｔ：以下、ＤＲＯと称す
る）型と、読出動作時データが破壊されないデータ非破
壊（ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ ｒｅａｄ−ｏｕ
ｔ：以下、ＮＤＲＯと称する）型で分類されることがで
きる。
【０００７】ＤＲＯ型ＦＲＡＭにおいて、強誘電体キャ
パシタの主電極の間に挿入された強誘電物質の分極方向
を変えるようにため、一般的に単位メモリセル（ｕｎｉ
ｔｍｅｍｏｒｙ ｃｅｌｌ）は１Ｔ（トランジスタ）／
１Ｃ（キャパシタ）、又は２Ｔ／２Ｃで構成される。こ
のようなＤＲＯ型ＦＲＡＭは基本的にダイナミックラン
ダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の動作原理と
類似である。単に、ＤＲＯ型ＦＲＡＭにおいて、ＤＲＡ
Ｍと別にリフレッシュ（ｒｅｆｒｅｓｈ）が要らない
の。従がって、電源が供給されなくても貯蔵された情報
が消えない。即ちＤＲＯ型ＦＲＡＭは非揮発性メモリで
ある。しかし、ＤＲＯ型ＦＲＡＭは強誘電体キャパシタ
の本来分極方向を反転させてデータを読出するため、１
回貯蔵されたデータが読出されると、同一のデータを再
書き込み（ｗｒｉｔｅｂａｃｋ、又はｒｅｗｒｉｔｅ）
する必要がある。
パシタの主電極の間に挿入された強誘電物質の分極方向
を変えるようにため、一般的に単位メモリセル（ｕｎｉ
ｔｍｅｍｏｒｙ ｃｅｌｌ）は１Ｔ（トランジスタ）／
１Ｃ（キャパシタ）、又は２Ｔ／２Ｃで構成される。こ
のようなＤＲＯ型ＦＲＡＭは基本的にダイナミックラン
ダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の動作原理と
類似である。単に、ＤＲＯ型ＦＲＡＭにおいて、ＤＲＡ
Ｍと別にリフレッシュ（ｒｅｆｒｅｓｈ）が要らない
の。従がって、電源が供給されなくても貯蔵された情報
が消えない。即ちＤＲＯ型ＦＲＡＭは非揮発性メモリで
ある。しかし、ＤＲＯ型ＦＲＡＭは強誘電体キャパシタ
の本来分極方向を反転させてデータを読出するため、１
回貯蔵されたデータが読出されると、同一のデータを再
書き込み（ｗｒｉｔｅｂａｃｋ、又はｒｅｗｒｉｔｅ）
する必要がある。
【０００８】前述されたＤＲＯ型ＦＲＡＭとは異なるデ
ータを読出しても、データが破壊されないように読出で
きる方法が研究されてきた。そのような結果として提案
されたＮＤＲＯ型ＦＲＡＭは、基本的に電界効果トラン
ジスター（Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）のゲート電極上に強誘電体キャパシタを形成す
ることによって、強誘電体キャパシタの分極方向によっ
てゲート絶縁膜に接した基板表面に電流が流れることが
できる電流通路が形成されたり形成されなかったりする
原理は同じである。ＮＤＲＯ型ＦＲＡＭは、ＤＲＡＭ、
又はＤＲＯ型ＦＲＡＭに比較して前述された構造−電界
効果トランジスターのゲート電極として強誘電体キャパ
シタを使用した構造でメモリセルを構成するため集積化
の側面では有利であるが、ＤＲＡＭのようにランダムア
クセス動作のため特定セルを選択するためのアクセス、
又は選択トランジスターが強誘電体ゲートキャパシタを
有するトランジスターとは別に必要とされる。
ータを読出しても、データが破壊されないように読出で
きる方法が研究されてきた。そのような結果として提案
されたＮＤＲＯ型ＦＲＡＭは、基本的に電界効果トラン
ジスター（Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）のゲート電極上に強誘電体キャパシタを形成す
ることによって、強誘電体キャパシタの分極方向によっ
てゲート絶縁膜に接した基板表面に電流が流れることが
できる電流通路が形成されたり形成されなかったりする
原理は同じである。ＮＤＲＯ型ＦＲＡＭは、ＤＲＡＭ、
又はＤＲＯ型ＦＲＡＭに比較して前述された構造−電界
効果トランジスターのゲート電極として強誘電体キャパ
シタを使用した構造でメモリセルを構成するため集積化
の側面では有利であるが、ＤＲＡＭのようにランダムア
クセス動作のため特定セルを選択するためのアクセス、
又は選択トランジスターが強誘電体ゲートキャパシタを
有するトランジスターとは別に必要とされる。
【０００９】上述のＮＤＲＯ型ＦＲＡＭに関連された技
術がＵ．Ｓ．Ｐ．Ｎｏ．５、３４５、４１４“ＳＥＭＩ
ＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ Ｈ
ＡＶＩＮＧ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＦＩＬＭ”
とＵ．Ｓ．Ｐ． Ｎｏ．５、５１９、８１２“ＦＥＲＲ
ＯＥＬＥＣＴＲＩＣ ＡＤＡＰＴＩＶＥ−ＬＥＡＲＮＩ
ＮＧ ＴＹＰＥ ＰＲＯＤＵＣＴ−ＳＵＭ ＯＰＥＲＡ
ＴＩＯＮ ＣＩＲＣＵＩＴ ＥＬＥＭＥＮＴ ＡＮＤ
ＣＩＲＣＵＩＴ ＵＳＩＮＧＳＵＣＨ ＥＬＥＭＥＮ
Ｔ”に掲載された。
術がＵ．Ｓ．Ｐ．Ｎｏ．５、３４５、４１４“ＳＥＭＩ
ＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ Ｈ
ＡＶＩＮＧ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＦＩＬＭ”
とＵ．Ｓ．Ｐ． Ｎｏ．５、５１９、８１２“ＦＥＲＲ
ＯＥＬＥＣＴＲＩＣ ＡＤＡＰＴＩＶＥ−ＬＥＡＲＮＩ
ＮＧ ＴＹＰＥ ＰＲＯＤＵＣＴ−ＳＵＭ ＯＰＥＲＡ
ＴＩＯＮ ＣＩＲＣＵＩＴ ＥＬＥＭＥＮＴ ＡＮＤ
ＣＩＲＣＵＩＴ ＵＳＩＮＧＳＵＣＨ ＥＬＥＭＥＮ
Ｔ”に掲載された。
【００１０】Ｕ．Ｓ．Ｐ．Ｎｏ．５、３４５、４１４に
掲載されたＮＤＲＯ型ＦＲＡＭは、強誘電体トランジス
ターと強誘電体トランジスターを駆動するため書き込み
／消去用トランジスター及び読出用トランジスターで構
成されている。即ち１つのメモリセルが３つのトランジ
スターで構成されるため高集積化に不適合である。そし
て、Ｕ．Ｓ．Ｐ．Ｎｏ．５、５１９、８１２に掲載され
たＮＤＲＯ型単一トランジスターＦＲＡＭの場合、神経
網回路の抵抗素子として具現された。従って、書き込み
動作はできるが、読出動作に不適合な構造である。
掲載されたＮＤＲＯ型ＦＲＡＭは、強誘電体トランジス
ターと強誘電体トランジスターを駆動するため書き込み
／消去用トランジスター及び読出用トランジスターで構
成されている。即ち１つのメモリセルが３つのトランジ
スターで構成されるため高集積化に不適合である。そし
て、Ｕ．Ｓ．Ｐ．Ｎｏ．５、５１９、８１２に掲載され
たＮＤＲＯ型単一トランジスターＦＲＡＭの場合、神経
網回路の抵抗素子として具現された。従って、書き込み
動作はできるが、読出動作に不適合な構造である。
【００１１】又、言及された技術（Ｕ．Ｓ．Ｐ．Ｎｏ．
５、３４５、４１４及びＵ．Ｓ．Ｐ．Ｎｏ．５、５１
９、８１２）によってメモリセルを製造する場合、ＰＺ
Ｔ、又はＳＢＴのような強誘電物質とＳｉ、又はＳｉＯ
2の強い化学反応、又は相互拡散によって強誘電体キャ
パシタの特性、即ちＰｂとＳｉの結合によって強誘電体
キャパシタ内のＰｂ不足のため要求される強誘電性結晶
格子構造（即ち、ｐｅｒｏｖｓｋｉｔｅ）が破壊され
る。
５、３４５、４１４及びＵ．Ｓ．Ｐ．Ｎｏ．５、５１
９、８１２）によってメモリセルを製造する場合、ＰＺ
Ｔ、又はＳＢＴのような強誘電物質とＳｉ、又はＳｉＯ
2の強い化学反応、又は相互拡散によって強誘電体キャ
パシタの特性、即ちＰｂとＳｉの結合によって強誘電体
キャパシタ内のＰｂ不足のため要求される強誘電性結晶
格子構造（即ち、ｐｅｒｏｖｓｋｉｔｅ）が破壊され
る。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、電界効果トランジスター及び強誘電体キャパシタで
構成された単一トランジスター型強誘電体ランダムアク
セスメモリで電界効果トランジスターのゲート上に強誘
電体キャパシタを形成する時、強誘電物質とＳｉ、又は
ＳｉＯ2の間の化学反応、又は相互拡散が防止できる非
揮発性メモリ装置の製造方法を提供することである。
は、電界効果トランジスター及び強誘電体キャパシタで
構成された単一トランジスター型強誘電体ランダムアク
セスメモリで電界効果トランジスターのゲート上に強誘
電体キャパシタを形成する時、強誘電物質とＳｉ、又は
ＳｉＯ2の間の化学反応、又は相互拡散が防止できる非
揮発性メモリ装置の製造方法を提供することである。
【００１３】本発明の他の目的は、単一トランジスター
型強誘電体ランダムアクセスメモリで電界効果トランジ
スターが形成されるＳＯＩ基板の半導体物質層をパタニ
ングしないことによって、高集積できる単一トランジス
ター型非揮発性メモリ装置を提供することである。
型強誘電体ランダムアクセスメモリで電界効果トランジ
スターが形成されるＳＯＩ基板の半導体物質層をパタニ
ングしないことによって、高集積できる単一トランジス
ター型非揮発性メモリ装置を提供することである。
【００１４】本発明の他の目的は、強誘電体キャパシタ
を構成する強誘電体物質をパタニングしないで、アレー
領域全面（ｅｎｔｉｒｅ ｓｕｒｆａｃｅ）に形成する
ことによって、優秀な強誘電特性を示す単一トランジス
ター型強誘電体ランダムアクセスメモリ装置を提供する
ことである。
を構成する強誘電体物質をパタニングしないで、アレー
領域全面（ｅｎｔｉｒｅ ｓｕｒｆａｃｅ）に形成する
ことによって、優秀な強誘電特性を示す単一トランジス
ター型強誘電体ランダムアクセスメモリ装置を提供する
ことである。
【００１５】
【課題を解決するための手段】上述の目的を達成するた
めの本発明の１特徴によると、セルアレー領域、周辺領
域及びコア領域を有する非揮発性メモリ装置製造方法に
おいて、半導体物質層上に第１絶縁層を形成する段階
と、半導体物質層の表面が露出されるように第１絶縁層
をエッチングしてコンタクトホールを形成する段階と、
コンタクトホールを含んだ第１絶縁層上にビットライン
を形成する段階と、ビットライン上に表面が平坦な第２
絶縁層を形成する段階と、第２絶縁層にハンドリングウ
ェーハをボンディングする段階と、半導体物質層が所定
厚さで残るように半導体物質層を研磨する段階と、半導
体物質層を第１導電型の不純物でドーピングする段階
と、半導体物質層上に第３絶縁層及び第２導電層を順次
的に形成する段階と、半導体物質層に第２導電型の不純
物イオンを注入してソース／ドレーン領域を形成する段
階と、第３絶縁層の表面が露出されるように第２導電層
をエッチングして下部電極を形成する段階と、下部電極
を含んだ第３絶縁層上に強誘電層を形成するが、半導体
物質層のセルアレー領域上部全面に形成させる段階と、
強誘電層上に上部電極を形成する段階とを含む。
めの本発明の１特徴によると、セルアレー領域、周辺領
域及びコア領域を有する非揮発性メモリ装置製造方法に
おいて、半導体物質層上に第１絶縁層を形成する段階
と、半導体物質層の表面が露出されるように第１絶縁層
をエッチングしてコンタクトホールを形成する段階と、
コンタクトホールを含んだ第１絶縁層上にビットライン
を形成する段階と、ビットライン上に表面が平坦な第２
絶縁層を形成する段階と、第２絶縁層にハンドリングウ
ェーハをボンディングする段階と、半導体物質層が所定
厚さで残るように半導体物質層を研磨する段階と、半導
体物質層を第１導電型の不純物でドーピングする段階
と、半導体物質層上に第３絶縁層及び第２導電層を順次
的に形成する段階と、半導体物質層に第２導電型の不純
物イオンを注入してソース／ドレーン領域を形成する段
階と、第３絶縁層の表面が露出されるように第２導電層
をエッチングして下部電極を形成する段階と、下部電極
を含んだ第３絶縁層上に強誘電層を形成するが、半導体
物質層のセルアレー領域上部全面に形成させる段階と、
強誘電層上に上部電極を形成する段階とを含む。
【００１６】この望ましい実施の形態において、第１及
び第２絶縁層はＳｉＯ2からなる。
び第２絶縁層はＳｉＯ2からなる。
【００１７】この望ましい実施の形態において、第１導
電型の不純物イオンはｐ型であり、第２導電型の不純物
イオンはｎ型である。
電型の不純物イオンはｐ型であり、第２導電型の不純物
イオンはｎ型である。
【００１８】この望ましい実施の形態において、第１導
電層は、ポリシリコンからなる。
電層は、ポリシリコンからなる。
【００１９】この望ましい実施の形態において、第２絶
縁層は、ＳｉＯ2、ＴｉＯ2、Ｙ2Ｏ3 、ＣｅＯ3、ＳｒＴ
ｉＯ3、ＢａＳｒＴｉＯ3のうち、いずれか選択された１
つからなる。
縁層は、ＳｉＯ2、ＴｉＯ2、Ｙ2Ｏ3 、ＣｅＯ3、ＳｒＴ
ｉＯ3、ＢａＳｒＴｉＯ3のうち、いずれか選択された１
つからなる。
【００２０】この望ましい実施の形態において、下部電
極は、Ｐｔ、ＩｒＯ2、そしてＲｈＯ2のうち、ある１つ
からなる。
極は、Ｐｔ、ＩｒＯ2、そしてＲｈＯ2のうち、ある１つ
からなる。
【００２１】この望ましい実施の形態において、上部電
極は、Ｐｔ、ＩｒＯ2、そしてＲｈＯ2のうち、ある１つ
からなる。
極は、Ｐｔ、ＩｒＯ2、そしてＲｈＯ2のうち、ある１つ
からなる。
【００２２】この望ましい実施の形態において、ソース
／ドレーン領域を形成する段階は、第２導電層の間にフ
ォトレジストパターンを形成するが、ビットライン用コ
ンタクトホールの幅より相対的に広い幅で第２導電層が
露出されるように形成する段階を含み、フォトレジスト
パターンをマスクで使用してイオン注入工程を行う。
／ドレーン領域を形成する段階は、第２導電層の間にフ
ォトレジストパターンを形成するが、ビットライン用コ
ンタクトホールの幅より相対的に広い幅で第２導電層が
露出されるように形成する段階を含み、フォトレジスト
パターンをマスクで使用してイオン注入工程を行う。
【００２３】この望ましい実施の形態において、下部電
極形成段階は、フォトレジストパターンをマスクで使用
する。
極形成段階は、フォトレジストパターンをマスクで使用
する。
【００２４】この望ましい実施の形態において、強誘電
層を形成する段階は、下部電極を含んだ第３絶縁層上に
強誘電物質をコティングする段階と強誘電物質を熱処理
して強誘電層を形成する段階を含み、下部電極上に形成
された強誘電層が第３絶縁層上に形成された強誘電層の
割に相対的にいいし強誘電体特性を示す結晶格子構造を
有するようにすることによって、隣接なセルの間の干渉
が防止できる。
層を形成する段階は、下部電極を含んだ第３絶縁層上に
強誘電物質をコティングする段階と強誘電物質を熱処理
して強誘電層を形成する段階を含み、下部電極上に形成
された強誘電層が第３絶縁層上に形成された強誘電層の
割に相対的にいいし強誘電体特性を示す結晶格子構造を
有するようにすることによって、隣接なセルの間の干渉
が防止できる。
【００２５】この望ましい実施の形態において、強誘電
物質は、ＰＺＴとＳＢＴ（ＳｒＢｉＴａ）、そしてＰｂ
ＴｉＯ3とＰＺＴの混合物質のうち、ある１つからな
る。
物質は、ＰＺＴとＳＢＴ（ＳｒＢｉＴａ）、そしてＰｂ
ＴｉＯ3とＰＺＴの混合物質のうち、ある１つからな
る。
【００２６】本発明の他の特徴によると、セルアレー領
域、周辺領域及びコア領域を有する非揮発性メモリ装置
において、第１絶縁層と、第１絶縁層上に形成されてい
るが、ソース／ドレーン及びチャンネル領域が形成され
た半導体物質層と、第１絶縁層内に形成されているが、
半導体物質層のソース／ドレーン領域と電気的に連結さ
れたプラグを有するビットラインと、半導体物質層上に
形成された第２絶縁層と、チャンネル領域の第２絶縁層
上に形成された下部電極と、下部電極を含んだ第２絶縁
層上に形成されているが、半導体物質層のセルアレー領
域上部全面に形成された強誘電層と、強誘電層上に形成
された上部電極とを含む。
域、周辺領域及びコア領域を有する非揮発性メモリ装置
において、第１絶縁層と、第１絶縁層上に形成されてい
るが、ソース／ドレーン及びチャンネル領域が形成され
た半導体物質層と、第１絶縁層内に形成されているが、
半導体物質層のソース／ドレーン領域と電気的に連結さ
れたプラグを有するビットラインと、半導体物質層上に
形成された第２絶縁層と、チャンネル領域の第２絶縁層
上に形成された下部電極と、下部電極を含んだ第２絶縁
層上に形成されているが、半導体物質層のセルアレー領
域上部全面に形成された強誘電層と、強誘電層上に形成
された上部電極とを含む。
【００２７】本発明の他の特徴によると、２つの電極を
有し、２つ電極の間に強誘電物質で満たされた１つの強
誘電体キャパシタと、ソース／ドレーン領域、領域の間
のチャンネル領域及びゲート電極を有する１つの電界効
果トランジスターを含む少なくとも１つのメモリセル
と、２つの電極のうち、第１電極がワードラインで作用
し、電極のうち、第２電極が電界効果トランジスターの
ゲート電極で作用し、強誘電物質の分極方向の反転、又
は初期の分極方向の維持のための書き込み電界を強誘電
体キャパシタに印加することによって、メモリセルにデ
ータを書き込むための書き込み手段と、電界効果トラン
ジスターが導電されたか否かを検出することによって、
メモリセルに書き込まれたデータを読出するための読出
手段とを含む。
有し、２つ電極の間に強誘電物質で満たされた１つの強
誘電体キャパシタと、ソース／ドレーン領域、領域の間
のチャンネル領域及びゲート電極を有する１つの電界効
果トランジスターを含む少なくとも１つのメモリセル
と、２つの電極のうち、第１電極がワードラインで作用
し、電極のうち、第２電極が電界効果トランジスターの
ゲート電極で作用し、強誘電物質の分極方向の反転、又
は初期の分極方向の維持のための書き込み電界を強誘電
体キャパシタに印加することによって、メモリセルにデ
ータを書き込むための書き込み手段と、電界効果トラン
ジスターが導電されたか否かを検出することによって、
メモリセルに書き込まれたデータを読出するための読出
手段とを含む。
【００２８】この望ましい実施の形態において、書き込
み手段は、強誘電物質の分極方向が反転されるように、
又は初期の分極方向を維持させることによって、メモリ
セルにデータを書き込むため第１電極に書き込み電圧を
印加し、反転領域に第１駆動電圧を印加することによっ
て、書き込み電界を強誘電体キャパシタに印加させる。
み手段は、強誘電物質の分極方向が反転されるように、
又は初期の分極方向を維持させることによって、メモリ
セルにデータを書き込むため第１電極に書き込み電圧を
印加し、反転領域に第１駆動電圧を印加することによっ
て、書き込み電界を強誘電体キャパシタに印加させる。
【００２９】この望ましい実施の形態において、書き込
み手段は、書き込み動作が行われる間にメモリセルのソ
ース／ドレーン領域をフローティング状態で維持させ
る。
み手段は、書き込み動作が行われる間にメモリセルのソ
ース／ドレーン領域をフローティング状態で維持させ
る。
【００３０】この望ましい実施の形態において、書き込
み電圧は、強誘電物質の分極を十分に飽和させることが
できるレベルの電圧である。
み電圧は、強誘電物質の分極を十分に飽和させることが
できるレベルの電圧である。
【００３１】この望ましい実施の形態において、第１駆
動電圧は、接地電圧のレベルを有する。
動電圧は、接地電圧のレベルを有する。
【００３２】この望ましい実施の形態において、読出手
段は、電界効果トランジスターのソース／ドレーン領域
に感知電圧を印加する手段と、電界効果トラインスター
のソース／ドレーン領域の電位変化を検出するための手
段を含む。
段は、電界効果トランジスターのソース／ドレーン領域
に感知電圧を印加する手段と、電界効果トラインスター
のソース／ドレーン領域の電位変化を検出するための手
段を含む。
【００３３】この望ましい実施の形態において、読出手
段は、メモリセルからデータを読出する間、ワードライ
ンを第２駆動を電圧で駆動するが、書き込み電圧と接地
電圧との間のレベルを有する第２駆動電圧で駆動する。
段は、メモリセルからデータを読出する間、ワードライ
ンを第２駆動を電圧で駆動するが、書き込み電圧と接地
電圧との間のレベルを有する第２駆動電圧で駆動する。
【００３４】この望ましい実施の形態において、書き込
み電圧は、強誘電物質の分極を十分に飽和させることが
できるレベルの電圧である。
み電圧は、強誘電物質の分極を十分に飽和させることが
できるレベルの電圧である。
【００３５】この望ましい実施の形態において、書き込
み手段は、強誘電物質の分極方向を変えるため、第１電
極に消去電圧を印加し、チャンネル領域に第１駆動電圧
を印加して強誘電体キャパシタに消去電界を印加させる
ことによって、メモリセルのデータを消去する。
み手段は、強誘電物質の分極方向を変えるため、第１電
極に消去電圧を印加し、チャンネル領域に第１駆動電圧
を印加して強誘電体キャパシタに消去電界を印加させる
ことによって、メモリセルのデータを消去する。
【００３６】この望ましい実施の形態において、消去電
圧は、強誘電物質の分極を十分に飽和させることができ
るレベルの電圧である。
圧は、強誘電物質の分極を十分に飽和させることができ
るレベルの電圧である。
【００３７】この望ましい実施の形態において、消去電
圧は、書き込み電圧と反対の極性を有する。
圧は、書き込み電圧と反対の極性を有する。
【００３８】この望ましい実施の形態において、書き込
み手段は、消去電界が生成される間に、ソース／ドレー
ン領域をフロティング状態で維持させる。
み手段は、消去電界が生成される間に、ソース／ドレー
ン領域をフロティング状態で維持させる。
【００３９】本発明の他の特徴によると、行と列とのマ
トリックス形態に配列されたメモリセルと、行によって
伸長する複数のワードラインと、各ワードラインに対応
する各メモリセルは、２つの電極の間に強誘電物質で満
たされた強誘電体キャパシタと、ゲート電極、ソース／
ドレーン領域及び領域の間のチャンネル領域を有する電
界効果トランジスターで構成され、強誘電体キャパシタ
の１電極が対応するワードラインに連結され、他の電極
が電界効果トランジスターのゲート電極に連結され、そ
して各ワードラインに対応するメモリセルの電界効果ト
ランジスターのうち、隣接な電界効果トランジスターは
ソース／ドレーン領域を共有し、ワードラインと同一の
方向に伸長する複数のビットラインと、ワードラインと
ビットラインとの比は、１：２であり、各行の電界効果
トランジスターの共有されたソース／ドレーン領域のう
ち、偶数番目の領域は、各行に対応するビットラインに
交互に連結されているが、１つのワードラインに対応す
るビットラインが隣接な行に共有され、各行の電界効果
トランジスターのソース／ドレーン領域のうち、奇数番
目の領域に連結された複数の第１駆動ラインと、各列の
電界効果トランジスターのチャンネル領域に連結された
複数の第２駆動ラインと、データを書き込もようとする
メモリセルに対応するワードラインを選択し、そして選
択されたワードラインに書き込み電圧を印加するための
手段と、選択されたメモリセルに連結された第２駆動ラ
インを第１電圧で駆動するための手段を備え、選択され
たメモリセルの強誘電体キャパシタの分極方向の反転、
又は初期の分極方向の維持のための書き込み電界を強誘
電体キャパシタに印加することによって、選択されたメ
モリセルにデータを書き込むための書き込み手段と、選
択されたメモリセルに連結された第１駆動ラインを第２
電圧で駆動するための手段と、選択されたメモリセルに
対応するビットラインの電位変化を感知するための感知
手段を含み、電界効果トランジスターが導電されたかの
可否を検出することによって、メモリセルに書き込まれ
たデータを読出するための読出手段とを含む。
トリックス形態に配列されたメモリセルと、行によって
伸長する複数のワードラインと、各ワードラインに対応
する各メモリセルは、２つの電極の間に強誘電物質で満
たされた強誘電体キャパシタと、ゲート電極、ソース／
ドレーン領域及び領域の間のチャンネル領域を有する電
界効果トランジスターで構成され、強誘電体キャパシタ
の１電極が対応するワードラインに連結され、他の電極
が電界効果トランジスターのゲート電極に連結され、そ
して各ワードラインに対応するメモリセルの電界効果ト
ランジスターのうち、隣接な電界効果トランジスターは
ソース／ドレーン領域を共有し、ワードラインと同一の
方向に伸長する複数のビットラインと、ワードラインと
ビットラインとの比は、１：２であり、各行の電界効果
トランジスターの共有されたソース／ドレーン領域のう
ち、偶数番目の領域は、各行に対応するビットラインに
交互に連結されているが、１つのワードラインに対応す
るビットラインが隣接な行に共有され、各行の電界効果
トランジスターのソース／ドレーン領域のうち、奇数番
目の領域に連結された複数の第１駆動ラインと、各列の
電界効果トランジスターのチャンネル領域に連結された
複数の第２駆動ラインと、データを書き込もようとする
メモリセルに対応するワードラインを選択し、そして選
択されたワードラインに書き込み電圧を印加するための
手段と、選択されたメモリセルに連結された第２駆動ラ
インを第１電圧で駆動するための手段を備え、選択され
たメモリセルの強誘電体キャパシタの分極方向の反転、
又は初期の分極方向の維持のための書き込み電界を強誘
電体キャパシタに印加することによって、選択されたメ
モリセルにデータを書き込むための書き込み手段と、選
択されたメモリセルに連結された第１駆動ラインを第２
電圧で駆動するための手段と、選択されたメモリセルに
対応するビットラインの電位変化を感知するための感知
手段を含み、電界効果トランジスターが導電されたかの
可否を検出することによって、メモリセルに書き込まれ
たデータを読出するための読出手段とを含む。
【００４０】この望ましい実施の形態において、メモリ
セルは絶縁層上に半導体物質層が積層されたＳＯＩ基板
に形成される。
セルは絶縁層上に半導体物質層が積層されたＳＯＩ基板
に形成される。
【００４１】この望ましい実施の形態において、ビット
ラインは、ＳＯＩ基板の絶縁層の間に形成され、半導体
物質層のチャンネル領域に電気的に連結されたプラグを
備える。
ラインは、ＳＯＩ基板の絶縁層の間に形成され、半導体
物質層のチャンネル領域に電気的に連結されたプラグを
備える。
【００４２】この望ましい実施の形態において、強誘電
物質は、単にメモリセルが形成される領域の半導体物質
層上部全面に形成される。
物質は、単にメモリセルが形成される領域の半導体物質
層上部全面に形成される。
【００４３】この望ましい実施の形態において、第１電
圧は、接地電圧のレベルを有する。
圧は、接地電圧のレベルを有する。
【００４４】この望ましい実施の形態において、書き込
み電圧は、選択されたメモリセルの強誘電体キャパシタ
を構成する強誘電物質の分極を十分に飽和させることが
できるレベルを有する。
み電圧は、選択されたメモリセルの強誘電体キャパシタ
を構成する強誘電物質の分極を十分に飽和させることが
できるレベルを有する。
【００４５】この望ましい実施の形態において、書き込
み手段は、選択されたメモリセルにデータを書き込む間
に第１駆動ラインをフローティング状態で維持させるた
めの手段を付加的に含む。
み手段は、選択されたメモリセルにデータを書き込む間
に第１駆動ラインをフローティング状態で維持させるた
めの手段を付加的に含む。
【００４６】この望ましい実施の形態において、書き込
み手段は、選択されたメモリセルにデータを書き込む間
に、非選択されたワードラインと、選択されたメモリセ
ルの第２駆動ラインを除外した全ての第２駆動ラインを
フロティング状態で維持させる。
み手段は、選択されたメモリセルにデータを書き込む間
に、非選択されたワードラインと、選択されたメモリセ
ルの第２駆動ラインを除外した全ての第２駆動ラインを
フロティング状態で維持させる。
【００４７】この望ましい実施の形態において、読出手
段は、選択されたメモリセルからデータを読出する間に
選択されたワードラインを第３電圧で駆動する手段を付
加的に含む。
段は、選択されたメモリセルからデータを読出する間に
選択されたワードラインを第３電圧で駆動する手段を付
加的に含む。
【００４８】この望ましい実施の形態において、第３電
圧は、選択されたメモリセルの強誘電体キャパシタを構
成する強誘電物質の分極を十分に飽和させることができ
るレベルの電圧と接地電圧との間のレベルを有する。
圧は、選択されたメモリセルの強誘電体キャパシタを構
成する強誘電物質の分極を十分に飽和させることができ
るレベルの電圧と接地電圧との間のレベルを有する。
【００４９】この望ましい実施の形態において、読出手
段は、選択されたメモリセルからデータを読出する間に
非選択されたワードライン、非選択されたメモリセルの
第１駆動ライン及び全ての第２駆動ラインをフローティ
ング状態で維持させる。
段は、選択されたメモリセルからデータを読出する間に
非選択されたワードライン、非選択されたメモリセルの
第１駆動ライン及び全ての第２駆動ラインをフローティ
ング状態で維持させる。
【００５０】この望ましい実施の形態において、書き込
み手段は、選択されたメモリセルに対応するワードライ
ンを選択した後、選択されたワードラインに消去電圧を
印加し、そして選択されたメモリセルの第２駆動ライン
を第３電圧で駆動して、強誘電物質の分極方向の反転、
又は初期の分極方向の維持するための消去電界が強誘電
体キャパシタに印加されることによって、メモリセルに
貯蔵されたデータを消去する。
み手段は、選択されたメモリセルに対応するワードライ
ンを選択した後、選択されたワードラインに消去電圧を
印加し、そして選択されたメモリセルの第２駆動ライン
を第３電圧で駆動して、強誘電物質の分極方向の反転、
又は初期の分極方向の維持するための消去電界が強誘電
体キャパシタに印加されることによって、メモリセルに
貯蔵されたデータを消去する。
【００５１】この望ましい実施の形態において、第３電
圧は、接地電圧のレベルである。
圧は、接地電圧のレベルである。
【００５２】この望ましい実施の形態において、消去電
圧は、選択されたメモリセルの強誘電体キャパシタを構
成する強誘電物質の分極を飽和させることができるレベ
ルを有する。
圧は、選択されたメモリセルの強誘電体キャパシタを構
成する強誘電物質の分極を飽和させることができるレベ
ルを有する。
【００５３】この望ましい実施の形態において、消去電
圧は、書き込み電圧と反対の極性のレベルを有する。
圧は、書き込み電圧と反対の極性のレベルを有する。
【００５４】このような装置及び製造方法によって、高
集積ができ、強誘電特性が優秀な単一トランジスター型
強誘電体ランダムアクセスメモリ装置を具現できる。
集積ができ、強誘電特性が優秀な単一トランジスター型
強誘電体ランダムアクセスメモリ装置を具現できる。
【００５５】
【発明の実施の形態】以下、本発明の実施の形態による
参照図面、図２乃至図１０に基づいて詳細に説明する。
参照図面、図２乃至図１０に基づいて詳細に説明する。
【００５６】図１０に図示された本発明の新規した非揮
発性メモリ装置は、ＭＦＭＩＳ電界効果トランジスター
（Ｍｅｔａｌ−ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ｍｅｔａ
ｌ−ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｌｅｄ ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｓ）
のセルアレー１００からなる単一トランジスター型強誘
電体ランダムアクセスメモリ（ｓｉｇｎｌｅ−ｔｒａｎ
ｓｉｓｔｏｒ−ｔｙｐｅ ＦＲＡＭ）装置である。そし
て、本発明の新規した非揮発性メモリ装置の製造方法に
おいて、図３を参照すると、ＳＯＩ基板１１の絶縁層１
３内にビットライン１４が形成された後、ＳＯＩ基板１
１の半導体物質層１０をパタニングしないで、それに電
界効果トランジスターＦＥＴを形成する。
発性メモリ装置は、ＭＦＭＩＳ電界効果トランジスター
（Ｍｅｔａｌ−ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ｍｅｔａ
ｌ−ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｌｅｄ ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｓ）
のセルアレー１００からなる単一トランジスター型強誘
電体ランダムアクセスメモリ（ｓｉｇｎｌｅ−ｔｒａｎ
ｓｉｓｔｏｒ−ｔｙｐｅ ＦＲＡＭ）装置である。そし
て、本発明の新規した非揮発性メモリ装置の製造方法に
おいて、図３を参照すると、ＳＯＩ基板１１の絶縁層１
３内にビットライン１４が形成された後、ＳＯＩ基板１
１の半導体物質層１０をパタニングしないで、それに電
界効果トランジスターＦＥＴを形成する。
【００５７】その次、ゲート絶縁膜（例えば、Ｔｉ
Ｏ2）２０を間に置いて、半導体物質層１０上にゲート
電極２６、即ち下部電極を形成した後、メモリセルが形
成されるＳＯＩ基板１１上部全面（ｅｎｔｉｒｅ ｓｕ
ｒｆａｃｅ）に強誘電物質２８をコティングするが、電
界効果トランジスターのようにパタニングされない。と
いうわけで、電界効果トランジスターのパタニング過程
なしに単一トランジスターとしてメモリセルを構成する
ため高集積ができる非揮発性メモリ装置を具現するだけ
ではなく、従来強誘電物質のエッチング工程時、強誘電
性が破壊されることを防止できる。
Ｏ2）２０を間に置いて、半導体物質層１０上にゲート
電極２６、即ち下部電極を形成した後、メモリセルが形
成されるＳＯＩ基板１１上部全面（ｅｎｔｉｒｅ ｓｕ
ｒｆａｃｅ）に強誘電物質２８をコティングするが、電
界効果トランジスターのようにパタニングされない。と
いうわけで、電界効果トランジスターのパタニング過程
なしに単一トランジスターとしてメモリセルを構成する
ため高集積ができる非揮発性メモリ装置を具現するだけ
ではなく、従来強誘電物質のエッチング工程時、強誘電
性が破壊されることを防止できる。
【００５８】図２は、本発明の望ましい実施の形態によ
る単一トランジスター型強誘電体ランダムアクセスメモ
リ装置のレイアウトを示す平面図であり、図３は、本発
明による非揮発性メモリ装置、即ち単一トランジスター
強誘電体ランダムアクセスメモリ装置の構造を示す断面
図である。そして、図４から図９までは、本発明の望ま
しい実施の形態による非揮発性メモリ装置の製造段階を
順次的に示す断面図である。
る単一トランジスター型強誘電体ランダムアクセスメモ
リ装置のレイアウトを示す平面図であり、図３は、本発
明による非揮発性メモリ装置、即ち単一トランジスター
強誘電体ランダムアクセスメモリ装置の構造を示す断面
図である。そして、図４から図９までは、本発明の望ま
しい実施の形態による非揮発性メモリ装置の製造段階を
順次的に示す断面図である。
【００５９】再び、図３を参照すると、本発明による単
一トランジスター強誘電体ランダムアクセスメモリ装置
は、第１絶縁層１２上に形成された半導体物質層１０を
有するＳＯＩ基板１１に形成されているし、ＳＯＩ基板
１１の半導体物質層１０にソース／ドレーン領域１５ａ
／１５ｂ及びチャンネル領域１７が形成されている。ソ
ース／ドレーン領域１５ａ／１５ｂは高濃度のｎ型不純
物でドーピングされた領域であり、チャンネル領域１７
は低濃度のｐ型不純物でドーピングされた領域である。
一トランジスター強誘電体ランダムアクセスメモリ装置
は、第１絶縁層１２上に形成された半導体物質層１０を
有するＳＯＩ基板１１に形成されているし、ＳＯＩ基板
１１の半導体物質層１０にソース／ドレーン領域１５ａ
／１５ｂ及びチャンネル領域１７が形成されている。ソ
ース／ドレーン領域１５ａ／１５ｂは高濃度のｎ型不純
物でドーピングされた領域であり、チャンネル領域１７
は低濃度のｐ型不純物でドーピングされた領域である。
【００６０】図２で知られたように、領域１５及び１７
はパターニングされない状態でＮＭＯＳトランジスター
として作用し、本実施の形態でワードラインの間のソー
ス領域１５ｂは素子間絶縁を目的でエッチングされた
が、ワードライン３０の間のソース領域１５ｂがエッチ
ングされなくても素子間絶縁には大きな影響を受けな
い。
はパターニングされない状態でＮＭＯＳトランジスター
として作用し、本実施の形態でワードラインの間のソー
ス領域１５ｂは素子間絶縁を目的でエッチングされた
が、ワードライン３０の間のソース領域１５ｂがエッチ
ングされなくても素子間絶縁には大きな影響を受けな
い。
【００６１】そして、ビットライン１４は、絶縁層１３
内に形成されているが、そのプラグが対応する半導体物
質層１０の共通ソース領域と電気的に連結されている。
ビットライン１４は、図２でわかるように、１つのワー
ドライン３０当り２つの比率で配列され、１つのワード
ライン３０に該当する共通ソース領域に交互に連結され
ている。
内に形成されているが、そのプラグが対応する半導体物
質層１０の共通ソース領域と電気的に連結されている。
ビットライン１４は、図２でわかるように、１つのワー
ドライン３０当り２つの比率で配列され、１つのワード
ライン３０に該当する共通ソース領域に交互に連結され
ている。
【００６２】そして、第２絶縁層２０は半導体物質層１
０上の全面に形成され、ゲート電極で使用される下部電
極２６がチャンネル領域１７の第２絶縁層２０上に形成
されている。そして、強誘電層２８は、下部電極２６を
含む第２絶縁層２０上に形成されているが、半導体物質
層１０のセル領域上部全面に形成されている。上部電極
３０、即ちワードラインは強誘電層２８上に形成されて
いる。
０上の全面に形成され、ゲート電極で使用される下部電
極２６がチャンネル領域１７の第２絶縁層２０上に形成
されている。そして、強誘電層２８は、下部電極２６を
含む第２絶縁層２０上に形成されているが、半導体物質
層１０のセル領域上部全面に形成されている。上部電極
３０、即ちワードラインは強誘電層２８上に形成されて
いる。
【００６３】以下、図４から図９までを参照して、本発
明による単一トランジスター型強誘電体ランダムアクセ
スメモリの製造段階が以下説明される。図４はビットラ
イン１４を形成する段階を示す。
明による単一トランジスター型強誘電体ランダムアクセ
スメモリの製造段階が以下説明される。図４はビットラ
イン１４を形成する段階を示す。
【００６４】まず、半導体物質層１０全面に第１絶縁層
（例えば、ＳｉＯ2）１２を積層し、その次、ビットラ
イン用コンタクトホールを形成するため半導体物質層１
０表面が露出されるように、第１絶縁層１２をエッチン
グする。その次コンタクトホールを満たしながら第１絶
縁層１２上にビットライン１４を形成する。
（例えば、ＳｉＯ2）１２を積層し、その次、ビットラ
イン用コンタクトホールを形成するため半導体物質層１
０表面が露出されるように、第１絶縁層１２をエッチン
グする。その次コンタクトホールを満たしながら第１絶
縁層１２上にビットライン１４を形成する。
【００６５】ここで、ビットライン１４は、ポリシリコ
ン（ｐｏｌｙｓｉｌｉｃｏｎ）からなる。そして、第１
絶縁層１２に満たし、半導体物質層１０と電気的に連結
された（ｐｏｒｙｓｉｌｉｃｏｎ）からなる。そして、
第１絶縁層１２に満たされ、半導体物質層１０と電気的
に連結されたポリシリコン膜は、以下プラグ（ｐｌｕ
ｇ）と称する。
ン（ｐｏｌｙｓｉｌｉｃｏｎ）からなる。そして、第１
絶縁層１２に満たし、半導体物質層１０と電気的に連結
された（ｐｏｒｙｓｉｌｉｃｏｎ）からなる。そして、
第１絶縁層１２に満たされ、半導体物質層１０と電気的
に連結されたポリシリコン膜は、以下プラグ（ｐｌｕ
ｇ）と称する。
【００６６】図５は、ハンドリングウェーハ１８、絶縁
層１３及び半導体物質層１０で構成されたＳＯＩ基板１
１を形成する段階を示す。
層１３及び半導体物質層１０で構成されたＳＯＩ基板１
１を形成する段階を示す。
【００６７】図４で形成されたビットライン１４上に第
２絶縁層１６を積層した後、平坦化工程を利用して第２
絶縁層１６の表面を平坦化する。その次に、平坦な表面
を有する第２絶縁層１６上にハンドリングウェーハ（ｈ
ａｎｄｌｉｎｇ ｗａｆｅｒ）をボンディングする。ハ
ンドリングウェーハボンディング過程は、この分野の通
常的な知識を持っている者によく知られたいるため、便
宜上、それに対する説明は省略する。その次、半導体物
質層１０が所定厚さで残るように研磨すると、図５に図
示されたようにＳＯＩ基板１１が形成される。
２絶縁層１６を積層した後、平坦化工程を利用して第２
絶縁層１６の表面を平坦化する。その次に、平坦な表面
を有する第２絶縁層１６上にハンドリングウェーハ（ｈ
ａｎｄｌｉｎｇ ｗａｆｅｒ）をボンディングする。ハ
ンドリングウェーハボンディング過程は、この分野の通
常的な知識を持っている者によく知られたいるため、便
宜上、それに対する説明は省略する。その次、半導体物
質層１０が所定厚さで残るように研磨すると、図５に図
示されたようにＳＯＩ基板１１が形成される。
【００６８】ここで、平坦化工程で機械化学的研磨（Ｃ
ｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉ
ｎｇ：以下、ＣＭＰ工程と称する）を使用することがで
きる。図６を参照すると、マスクを使用しない状態で半
導体物質層１０全面に低濃度Ｐ（Ｐ-）型不純物注入し
て、半導体物質層１０をＰ-型でドピングする。
ｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉ
ｎｇ：以下、ＣＭＰ工程と称する）を使用することがで
きる。図６を参照すると、マスクを使用しない状態で半
導体物質層１０全面に低濃度Ｐ（Ｐ-）型不純物注入し
て、半導体物質層１０をＰ-型でドピングする。
【００６９】図７は、半導体物質層１０にソース／ドレ
ーン領域及びチャンネル領域を形成し、ゲート絶縁膜ゲ
ート電極用導電物質を形成する段階を示す。
ーン領域及びチャンネル領域を形成し、ゲート絶縁膜ゲ
ート電極用導電物質を形成する段階を示す。
【００７０】まず、半導体物質層１０上にゲート絶縁層
２０及び導電物質２２が順次、積層される。その次、導
電物質２２上にソース／ドレーン領域を定義するための
フォトレジストパターン２４が、図７に図示されたよう
に形成される。続いて、フォトレジストパターン２４を
マスクで使用して高濃度のＮ型不純物をイオン注入する
ことによってパターン２４が覆われない領域の半導体物
質層１０をＮ+でドピングする。従って、半導体物質層
１０にＰ-チャンネル領域１７を間において、Ｎ+のソー
ス／ドレーン領域１５ａ／１５ｂは形成される。即ち半
導体物質層１０にＮＭＯＳトランジスターが形成され
る。この時、半導体物質層１０と電気的に連結されたビ
ットライン用プラグはドーピングされたソース領域１５
ｂに連結されているが、それらのうち、単に偶数番目
（又は奇数番目）領域に連結されている。
２０及び導電物質２２が順次、積層される。その次、導
電物質２２上にソース／ドレーン領域を定義するための
フォトレジストパターン２４が、図７に図示されたよう
に形成される。続いて、フォトレジストパターン２４を
マスクで使用して高濃度のＮ型不純物をイオン注入する
ことによってパターン２４が覆われない領域の半導体物
質層１０をＮ+でドピングする。従って、半導体物質層
１０にＰ-チャンネル領域１７を間において、Ｎ+のソー
ス／ドレーン領域１５ａ／１５ｂは形成される。即ち半
導体物質層１０にＮＭＯＳトランジスターが形成され
る。この時、半導体物質層１０と電気的に連結されたビ
ットライン用プラグはドーピングされたソース領域１５
ｂに連結されているが、それらのうち、単に偶数番目
（又は奇数番目）領域に連結されている。
【００７１】ここで、ゲート絶縁層２０はＴｉＯ2から
なり、大略３００オングストロームの厚さを有する。そ
して導電物質２２はゲート電極、即ち強誘電体キャパシ
タ（以後段階で形成される）の下部電極を構成するため
のものであり、大略５００オングストロームの厚さを有
するＩｒＯ2、又はＰｔからなる。
なり、大略３００オングストロームの厚さを有する。そ
して導電物質２２はゲート電極、即ち強誘電体キャパシ
タ（以後段階で形成される）の下部電極を構成するため
のものであり、大略５００オングストロームの厚さを有
するＩｒＯ2、又はＰｔからなる。
【００７２】図８は、ゲート電極２６、即ちキャパシタ
下部電極を形成する段階を示す。
下部電極を形成する段階を示す。
【００７３】前段階でイオン注入が完了した後、フォト
レジストパターン２４が除去されない状態でゲート電極
を形成するため、導電物質を乾式エッチング（ｄｒｙ
ｅｔｃｈ）すると、図８に図示されたように、ゲート電
極２６、即ち以後段階で形成される強誘電体キャパシタ
の下部電極２６が低濃度でドーピングされた半導体物質
層１０領域の上部に形成される。
レジストパターン２４が除去されない状態でゲート電極
を形成するため、導電物質を乾式エッチング（ｄｒｙ
ｅｔｃｈ）すると、図８に図示されたように、ゲート電
極２６、即ち以後段階で形成される強誘電体キャパシタ
の下部電極２６が低濃度でドーピングされた半導体物質
層１０領域の上部に形成される。
【００７４】ここで、フォトレジストパターン２４は、
図６の高濃度の不純物を注入する段階で硬質化されるた
め、別途、フォトレジスト硬化工程（ｈａｒｄｅｎｉｎ
ｇｐｒｏｃｅｓｓ）を行わないでも導電物質２２、Ｉｒ
Ｏ2、又はＰｔがエッチングできる。
図６の高濃度の不純物を注入する段階で硬質化されるた
め、別途、フォトレジスト硬化工程（ｈａｒｄｅｎｉｎ
ｇｐｒｏｃｅｓｓ）を行わないでも導電物質２２、Ｉｒ
Ｏ2、又はＰｔがエッチングできる。
【００７５】図９は、強誘電体キャパシタの誘電体層２
８及び上部電極３０、即ちワードラインを形成する段階
を示す。
８及び上部電極３０、即ちワードラインを形成する段階
を示す。
【００７６】下部電極２６を含むゲート絶縁層２０上に
誘電体層、即ち強誘電体物質で構成された強誘電体層２
８及び上部電極３０を順次的に形成する。ここで、強誘
電体層２８は、パターニングされない状態でメモリセル
が形成されるアレー領域（図１０で参照番号１００）全
面に均一にコーティングされる。というわけで、パター
ニング段階で強誘電体層２８の強誘電性が破壊されるこ
とが防止できる。
誘電体層、即ち強誘電体物質で構成された強誘電体層２
８及び上部電極３０を順次的に形成する。ここで、強誘
電体層２８は、パターニングされない状態でメモリセル
が形成されるアレー領域（図１０で参照番号１００）全
面に均一にコーティングされる。というわけで、パター
ニング段階で強誘電体層２８の強誘電性が破壊されるこ
とが防止できる。
【００７７】そして、強誘電層２８は、全ての領域で要
求される結晶格子構造を示さない点に注意しなければな
らない。即ちＰｔ、又はＩｒＯ2からなる下部電極２６
上に形成された強誘電層２８は要求される強誘電性（図
１に図示されたようなヒステリシス特性）を示す結晶格
子構造（ｐｅｒｏｖｓｋｉｔｅ）を有する反面、ゲート
絶縁層２２上に形成された強誘電層２８は強誘電性を示
さない（又は強誘電性の悪い）結晶格子構造で形成され
る。
求される結晶格子構造を示さない点に注意しなければな
らない。即ちＰｔ、又はＩｒＯ2からなる下部電極２６
上に形成された強誘電層２８は要求される強誘電性（図
１に図示されたようなヒステリシス特性）を示す結晶格
子構造（ｐｅｒｏｖｓｋｉｔｅ）を有する反面、ゲート
絶縁層２２上に形成された強誘電層２８は強誘電性を示
さない（又は強誘電性の悪い）結晶格子構造で形成され
る。
【００７８】従って、下部電極２６上に形成された強誘
電層２８の自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌ
ａｒｉｚａｔｉｏｎ）値及び抗電界（ｃｏｅｒｃｉｖｅ
ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）は余りの領域に形成
された強誘電層２８のそれの割に相対的に低い。結果的
に強誘電体２８のため隣接なセルの間の干渉（ｉｎｔｅ
ｒｆｅｒｅｎｃｅ）は劣化された強誘電層２８によって
減少されることができる。
電層２８の自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌ
ａｒｉｚａｔｉｏｎ）値及び抗電界（ｃｏｅｒｃｉｖｅ
ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）は余りの領域に形成
された強誘電層２８のそれの割に相対的に低い。結果的
に強誘電体２８のため隣接なセルの間の干渉（ｉｎｔｅ
ｒｆｅｒｅｎｃｅ）は劣化された強誘電層２８によって
減少されることができる。
【００７９】図１０を参照すると、本発明の望ましい実
施の形態による単一トランジスター型強誘電体メモリ装
置の構成を示すブロック図である。
施の形態による単一トランジスター型強誘電体メモリ装
置の構成を示すブロック図である。
【００８０】本発明による単一トランジスター型（ｓｉ
ｎｇｌｅ−ｔｒａｎｓｉｓｔｏｒ−ｔｙｐｅ）強誘電体
メモリ装置は、メモリセルアレー（ｍｅｍｏｒｙ ｃｅ
ｌｌａｒｒａｙ）１００、行（ロー）ディコーダ回路
（ｒｏｗ ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）１１０、
第１駆動電圧印加回路（ｆｉｒｓｔ ｄｒｉｖｉｎｇｖ
ｏｌｔａｇｅ ａｐｐｌｙｉｎｇ ｃｉｒｃｕｉｔ）１
２０、第２駆動電圧印加回路（ｓｅｃｏｎｄ ｄｒｉｖ
ｉｎｇ ｖｏｌｔａｇｅ ａｐｐｌｙｉｎｇｃｉｒｃｕ
ｉｔ）１３０、感知増幅器回路（ｓｅｎｓｅ ａｍｐｌ
ｉｆｉｅｒｃｉｒｃｕｉｔ）１４０及び列（カラム）デ
ィコーダ回路（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ ｃｉｒ
ｃｕｉｔ）１５０とを含む。
ｎｇｌｅ−ｔｒａｎｓｉｓｔｏｒ−ｔｙｐｅ）強誘電体
メモリ装置は、メモリセルアレー（ｍｅｍｏｒｙ ｃｅ
ｌｌａｒｒａｙ）１００、行（ロー）ディコーダ回路
（ｒｏｗ ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）１１０、
第１駆動電圧印加回路（ｆｉｒｓｔ ｄｒｉｖｉｎｇｖ
ｏｌｔａｇｅ ａｐｐｌｙｉｎｇ ｃｉｒｃｕｉｔ）１
２０、第２駆動電圧印加回路（ｓｅｃｏｎｄ ｄｒｉｖ
ｉｎｇ ｖｏｌｔａｇｅ ａｐｐｌｙｉｎｇｃｉｒｃｕ
ｉｔ）１３０、感知増幅器回路（ｓｅｎｓｅ ａｍｐｌ
ｉｆｉｅｒｃｉｒｃｕｉｔ）１４０及び列（カラム）デ
ィコーダ回路（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ ｃｉｒ
ｃｕｉｔ）１５０とを含む。
【００８１】メモリセルアレー１００は、図９に図示さ
れたように、ＳＯＩ基板（ＳＯＩｓｕｂｓｔｒａｔｅ）
１１上に形成される。アレー１００は行と列のマトリッ
クス形態で配列されたＭＦＭＩＳ（ｍｅｔａｌ−ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃ−ｍｅｔａｌ−ｉｎｓｕｌａｔｏ
ｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジス
ターのメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）ＭＣ
mn（ここで、ｍ＝１、２、３、…等、ｎ＝１、２、３、
…、等）、各行に対応する複数のワードラインＷＬm、
行方向に伸長する複数のビットラインＢＬm+1を含む。
ここで、ビットラインＢＬm+1は、図９に図示されたよ
うに、ＳＯＩ基板の絶縁層１３内に形成される。
れたように、ＳＯＩ基板（ＳＯＩｓｕｂｓｔｒａｔｅ）
１１上に形成される。アレー１００は行と列のマトリッ
クス形態で配列されたＭＦＭＩＳ（ｍｅｔａｌ−ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃ−ｍｅｔａｌ−ｉｎｓｕｌａｔｏ
ｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジス
ターのメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）ＭＣ
mn（ここで、ｍ＝１、２、３、…等、ｎ＝１、２、３、
…、等）、各行に対応する複数のワードラインＷＬm、
行方向に伸長する複数のビットラインＢＬm+1を含む。
ここで、ビットラインＢＬm+1は、図９に図示されたよ
うに、ＳＯＩ基板の絶縁層１３内に形成される。
【００８２】ワードラインＷＬmは、メモリセルアレー
１００の１側に配列された行ディコーダ回路１００に連
結されているし、ビットラインＢＬmは、アレー１００
が他側に配列された感知増幅器回路１４０及び列ディコ
ーダ回路１５０に連結されている。
１００の１側に配列された行ディコーダ回路１００に連
結されているし、ビットラインＢＬmは、アレー１００
が他側に配列された感知増幅器回路１４０及び列ディコ
ーダ回路１５０に連結されている。
【００８３】各メモリセルＭＣmnは、１つの強誘電体キ
ャパシタＣFと１つの電界効果トランジスターＦＥＴで
構成されている。強誘電体キャパシタＣFは、２つの電
極及びその間に挿入された強誘電体からなり、強誘電体
キャパシタの１電極は対応する各行のワードラインＷＬ
mに接続されている。そして電界効果トランジスターＦ
ＥＴはゲート電極、Ｎ+の不純物でドーピングされたソ
ース／ドレーン、そしてソース／ドレーンの間に形成さ
れたチャンネルを有し、強誘電体キャパシタＣFの他の
電極は、図９で知られたように、電界効果トランジスタ
ーＦＥＴのゲート電極として作用する。ここで、チャン
ネルが形成される半導体物質層１０はＰ-の不純物でド
ピングされているし、ソース／ドレーンが形成される半
導体物質層１０はＮ+の不純物でドーピングされてい
る。
ャパシタＣFと１つの電界効果トランジスターＦＥＴで
構成されている。強誘電体キャパシタＣFは、２つの電
極及びその間に挿入された強誘電体からなり、強誘電体
キャパシタの１電極は対応する各行のワードラインＷＬ
mに接続されている。そして電界効果トランジスターＦ
ＥＴはゲート電極、Ｎ+の不純物でドーピングされたソ
ース／ドレーン、そしてソース／ドレーンの間に形成さ
れたチャンネルを有し、強誘電体キャパシタＣFの他の
電極は、図９で知られたように、電界効果トランジスタ
ーＦＥＴのゲート電極として作用する。ここで、チャン
ネルが形成される半導体物質層１０はＰ-の不純物でド
ピングされているし、ソース／ドレーンが形成される半
導体物質層１０はＮ+の不純物でドーピングされてい
る。
【００８４】各行のメモリセルＭＣmnは、隣接なメモリ
セルのソース／ドレインが形成される半導体物質層、即
ちＮ+ドピングされた領域を共有し、第１列に配列され
たメモリセルＭＣm1のドレインを含んで各列のメモリセ
ルの共有された領域（ソース／ドレイン）のうち、偶数
番目領域は対応する第１駆動ラインＤＬ１１、ＤＬ１
２、ＤＬ１３、…、等）を通して第１駆動電圧印加回路
１２０に連結される。そして、各列のメモリセルのチャ
ンネルが形成された半導体物質層は対応する第２駆動ラ
インＤＬ２１、ＤＬ２２、ＤＬ２３、…、等）を通して
第２駆動電圧印加回路１３０に連結されている。
セルのソース／ドレインが形成される半導体物質層、即
ちＮ+ドピングされた領域を共有し、第１列に配列され
たメモリセルＭＣm1のドレインを含んで各列のメモリセ
ルの共有された領域（ソース／ドレイン）のうち、偶数
番目領域は対応する第１駆動ラインＤＬ１１、ＤＬ１
２、ＤＬ１３、…、等）を通して第１駆動電圧印加回路
１２０に連結される。そして、各列のメモリセルのチャ
ンネルが形成された半導体物質層は対応する第２駆動ラ
インＤＬ２１、ＤＬ２２、ＤＬ２３、…、等）を通して
第２駆動電圧印加回路１３０に連結されている。
【００８５】図１０でもわかるように、ビトラインＢＬ
m+1とワードラインＷＬmの比は２：１である。例えば、
ビットラインＢＬ１及びＢＬ２は第１ワードラインＷＬ
１に対応し、ビットラインＢＬ２及びＢＬ３は第２ワー
ドラインＷＬ２に対応する。即ち、１つのワードライン
（例えば、ＷＬ１）に対応する２つのビットライン（例
えば、ＢＬ１及びＢＬ２）のうち、１つのビトライン
（例えば、ＢＬ２）は隣接なワードライン（例えば、Ｗ
Ｌ２）に共有される。
m+1とワードラインＷＬmの比は２：１である。例えば、
ビットラインＢＬ１及びＢＬ２は第１ワードラインＷＬ
１に対応し、ビットラインＢＬ２及びＢＬ３は第２ワー
ドラインＷＬ２に対応する。即ち、１つのワードライン
（例えば、ＷＬ１）に対応する２つのビットライン（例
えば、ＢＬ１及びＢＬ２）のうち、１つのビトライン
（例えば、ＢＬ２）は隣接なワードライン（例えば、Ｗ
Ｌ２）に共有される。
【００８６】さらに、各行に配列されたメモリセルの共
有された領域（ソース／ドレーン）のうち、奇数番目領
域（ソース／ドレーン）は対応する２つのビットライン
に交互に連結されている。例えば、第１行に配列された
メモリセルの共有された奇数番目領域のうち、奇数の領
域はビットラインＢＬ１に連結され、偶数の領域は、ビ
ットラインＢＬ２に連結される。便宜上、図面には図示
されていなかったが、このような配列方式で余りの行も
なお対応するビットラインに交互に連結されることがで
きることは自明である。
有された領域（ソース／ドレーン）のうち、奇数番目領
域（ソース／ドレーン）は対応する２つのビットライン
に交互に連結されている。例えば、第１行に配列された
メモリセルの共有された奇数番目領域のうち、奇数の領
域はビットラインＢＬ１に連結され、偶数の領域は、ビ
ットラインＢＬ２に連結される。便宜上、図面には図示
されていなかったが、このような配列方式で余りの行も
なお対応するビットラインに交互に連結されることがで
きることは自明である。
【００８７】次に、書き込み動作について説明する。本
発明の望ましい実施の形態による単一トランジスター型
強誘電体ランダムアクセスメモリ装置の書き込み動作が
図１０に基づいて以下説明される。
発明の望ましい実施の形態による単一トランジスター型
強誘電体ランダムアクセスメモリ装置の書き込み動作が
図１０に基づいて以下説明される。
【００８８】まず、全てのメモリセルＭＣmnの初期状態
がデータ‘０’の状態で維持されると仮定する。ここ
で、データ‘０’の状態は、各メモリセルを構成する電
界効果トランジスターＦＥＴが導電されない状態を示
し、データ‘１’の状態は、電界効果トランジスターが
導電された状態を示す。即ち、チャンネルが形成される
時、データ‘１’が貯蔵されたことを意味し、チャンネ
ルが形成されない時データ‘０’が貯蔵されたことを意
味する。
がデータ‘０’の状態で維持されると仮定する。ここ
で、データ‘０’の状態は、各メモリセルを構成する電
界効果トランジスターＦＥＴが導電されない状態を示
し、データ‘１’の状態は、電界効果トランジスターが
導電された状態を示す。即ち、チャンネルが形成される
時、データ‘１’が貯蔵されたことを意味し、チャンネ
ルが形成されない時データ‘０’が貯蔵されたことを意
味する。
【００８９】第１行及び第１列が交差する領域に配列さ
れたメモリセルＭＣ１１にデータ‘１’が書き込まれた
ことを説明すると次のようである。まず、行ディコーダ
回路１１０は第１ワードラインＷＬ１を選択し、それに
書き込み電圧Ｖｗを印加する。そして第２駆動電圧印加
回路１３０はメモリセルＭＣ１１に対応する第２駆動ラ
インＤＬ２１に接地電圧ＧＮＤを提供する。
れたメモリセルＭＣ１１にデータ‘１’が書き込まれた
ことを説明すると次のようである。まず、行ディコーダ
回路１１０は第１ワードラインＷＬ１を選択し、それに
書き込み電圧Ｖｗを印加する。そして第２駆動電圧印加
回路１３０はメモリセルＭＣ１１に対応する第２駆動ラ
インＤＬ２１に接地電圧ＧＮＤを提供する。
【００９０】この時、第１駆動ライン（ＤＬ１１、ＤＬ
１２、ＤＬ１３、…、等）、非選択されたワードライン
ＷＬ２−ＷＬｍ、そして非選択された第２駆動ライン
（ＤＬ２２、ＤＬ２３、…、等）は、各々第１駆動電圧
印加回路１２０、第２駆動電圧印加回路１３０によって
フローテング状態で維持される。ここで、書き込み電圧
Ｖｗは強誘電体物質が図１の点Ａ、又は点Ｃで十分に分
極されることができるレベルの動作電圧を示す。
１２、ＤＬ１３、…、等）、非選択されたワードライン
ＷＬ２−ＷＬｍ、そして非選択された第２駆動ライン
（ＤＬ２２、ＤＬ２３、…、等）は、各々第１駆動電圧
印加回路１２０、第２駆動電圧印加回路１３０によって
フローテング状態で維持される。ここで、書き込み電圧
Ｖｗは強誘電体物質が図１の点Ａ、又は点Ｃで十分に分
極されることができるレベルの動作電圧を示す。
【００９１】以上のように、選択されたメモリセルＭＣ
１１の強誘電体キャパシタＣFに書き込み電界（ｗｒｉ
ｔｉｎｇ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が印加され
る。言い換えて、選択されたワードラインＷＬ１で駆動
ラインＤＬ２１方向に、強誘電体キャパシタ両端に、正
の電圧＋Ｖｓが印加されるため、図１に図示されたよう
に、強誘電体キャパシタの分極度は０から点Ａまで移動
する。このため、下部電極２６、即ちゲート電極２６は
＋になり、その結果ゲート電極下部の半導体物質層の表
面に負の電荷が集まるようになる。
１１の強誘電体キャパシタＣFに書き込み電界（ｗｒｉ
ｔｉｎｇ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が印加され
る。言い換えて、選択されたワードラインＷＬ１で駆動
ラインＤＬ２１方向に、強誘電体キャパシタ両端に、正
の電圧＋Ｖｓが印加されるため、図１に図示されたよう
に、強誘電体キャパシタの分極度は０から点Ａまで移動
する。このため、下部電極２６、即ちゲート電極２６は
＋になり、その結果ゲート電極下部の半導体物質層の表
面に負の電荷が集まるようになる。
【００９２】結局、一般的に使用されるＮＭＯＳ電界効
果トランジスターのように電流（ｅｌｅｃｔｒｉｃ ｃ
ｕｒｒｅｎｔ）がドレーンからソースに流れる電流通路
（ｃｕｒｒｅｎｔ ｐａｔｈ）が電界効果トランジスタ
ーのチャンネル領域に形成される。定義されたように、
選択されたメモリセルにデータ‘１’が書き込みされ
る。以後、電界効果トランジスターのチャンネル領域に
形成された電流通路は、強誘電体キャパシタに印加され
た書き込み電界が無くしても、よく知られたように、強
誘電体キャパシタの強誘電性のためそのまま維持され
る。
果トランジスターのように電流（ｅｌｅｃｔｒｉｃ ｃ
ｕｒｒｅｎｔ）がドレーンからソースに流れる電流通路
（ｃｕｒｒｅｎｔ ｐａｔｈ）が電界効果トランジスタ
ーのチャンネル領域に形成される。定義されたように、
選択されたメモリセルにデータ‘１’が書き込みされ
る。以後、電界効果トランジスターのチャンネル領域に
形成された電流通路は、強誘電体キャパシタに印加され
た書き込み電界が無くしても、よく知られたように、強
誘電体キャパシタの強誘電性のためそのまま維持され
る。
【００９３】これと反対に、選択されたメモリセルにデ
ータ‘０’を書き込もうとする場合、書き込み電圧Ｖｗ
と反対の極性を有する電圧が選択された第１ワードライ
ンＷＬ１に印加する。余りの電圧条件は、データ‘１’
を書き込む時と同一であるため、説明の重複を避けるた
めここでは省略される。というわけで、選択されたメモ
リセルＭＣ１１の強誘電体キャパシタ両端に負の電荷−
Ｖｓが印加され、その結果強誘電体キャパシタの分極度
は０から点Ｃまで移動する。
ータ‘０’を書き込もうとする場合、書き込み電圧Ｖｗ
と反対の極性を有する電圧が選択された第１ワードライ
ンＷＬ１に印加する。余りの電圧条件は、データ‘１’
を書き込む時と同一であるため、説明の重複を避けるた
めここでは省略される。というわけで、選択されたメモ
リセルＭＣ１１の強誘電体キャパシタ両端に負の電荷−
Ｖｓが印加され、その結果強誘電体キャパシタの分極度
は０から点Ｃまで移動する。
【００９４】このため、ゲート電極は−になり、電界効
果トランジスターは導電されない。結局、電流通路が形
成されない。上で定義されたように、選択されたメモリ
セルにデータ‘０’が書き込みされる。前述されたメモ
リセルＭＣ１１に対する書き込み動作が説明されたが、
余りのメモリセルもなお同一の方法によって書き込みさ
れることができる点と、データ消去状態がデータ‘０’
の状態で定義される時、メモリセルに貯蔵されたデータ
を消去する方法がデータ‘０’を書き込む方法と同一に
行われることができることは、この分野の通常的な知識
を持っている者に自明である。
果トランジスターは導電されない。結局、電流通路が形
成されない。上で定義されたように、選択されたメモリ
セルにデータ‘０’が書き込みされる。前述されたメモ
リセルＭＣ１１に対する書き込み動作が説明されたが、
余りのメモリセルもなお同一の方法によって書き込みさ
れることができる点と、データ消去状態がデータ‘０’
の状態で定義される時、メモリセルに貯蔵されたデータ
を消去する方法がデータ‘０’を書き込む方法と同一に
行われることができることは、この分野の通常的な知識
を持っている者に自明である。
【００９５】次に、読出動作について説明する。本発明
による読み出し動作について、以下、図１０に基づいて
説明される。便宜上、第１行及び第１列が交差する領域
に配列されたメモリセルＭＣ１１に対する読出動作が説
明される。
による読み出し動作について、以下、図１０に基づいて
説明される。便宜上、第１行及び第１列が交差する領域
に配列されたメモリセルＭＣ１１に対する読出動作が説
明される。
【００９６】まず、行デコーダ回路１１０は、第１ワー
ドラインＷＬ１を選択し、それに強誘電体キャパシタの
分極を変えない程度のレベルを有する電圧を印加する。
そして、メモリセルＭＣ１１に対応する第１駆動ライン
ＤＬ１１は、第１駆動電圧印加回路１２０を通して感知
電圧で駆動される（又は、感知電流を供給する）。
ドラインＷＬ１を選択し、それに強誘電体キャパシタの
分極を変えない程度のレベルを有する電圧を印加する。
そして、メモリセルＭＣ１１に対応する第１駆動ライン
ＤＬ１１は、第１駆動電圧印加回路１２０を通して感知
電圧で駆動される（又は、感知電流を供給する）。
【００９７】非選択されたワードラインＷＬ２−ＷＬｍ
は、行デコーダ回路１１０によってフローティング状態
で維持され、第２駆動ライン（ＤＬ１２、ＤＬ２２、Ｄ
Ｌ２３、…、等）は、第２駆動電圧印加回路１３０によ
ってフローティング状態で維持される。その上に選択さ
れたメモリセルＭＣ１１に対応する第１駆動ラインＤＬ
１１を除外した余りの第１駆動ライン（ＤＬ１２、ＤＬ
１３、…、等）は、第１駆動電圧印化回路１２０によっ
てフローティング状態で維持される。
は、行デコーダ回路１１０によってフローティング状態
で維持され、第２駆動ライン（ＤＬ１２、ＤＬ２２、Ｄ
Ｌ２３、…、等）は、第２駆動電圧印加回路１３０によ
ってフローティング状態で維持される。その上に選択さ
れたメモリセルＭＣ１１に対応する第１駆動ラインＤＬ
１１を除外した余りの第１駆動ライン（ＤＬ１２、ＤＬ
１３、…、等）は、第１駆動電圧印化回路１２０によっ
てフローティング状態で維持される。
【００９８】そして、列デコーダ回路１５０によって、
メモリセルに対応するビットラインＢＬ１が選択され、
選択されたビットラインＢＬ１上の電位変化が感知増幅
器回路１４０によって感知される。もし、選択されたメ
モリセルＭＣ１１にデータ‘１’が貯蔵されたら、言い
換えれば、電界効果トランジスターが導電されていた
ら、第１駆動ラインＤＬ１に印加された感知電圧によっ
てビットラインＢＬ１の電位が変化される。従って、感
知増幅器回路１４０はヒットラインの電位変化を感知し
て増幅するようになる。即ち、データ１‘１’が読出さ
れたことが分かる。
メモリセルに対応するビットラインＢＬ１が選択され、
選択されたビットラインＢＬ１上の電位変化が感知増幅
器回路１４０によって感知される。もし、選択されたメ
モリセルＭＣ１１にデータ‘１’が貯蔵されたら、言い
換えれば、電界効果トランジスターが導電されていた
ら、第１駆動ラインＤＬ１に印加された感知電圧によっ
てビットラインＢＬ１の電位が変化される。従って、感
知増幅器回路１４０はヒットラインの電位変化を感知し
て増幅するようになる。即ち、データ１‘１’が読出さ
れたことが分かる。
【００９９】これと反対に、選択されたメモリセルＭＣ
１１にデータ‘０’が貯蔵されたら、即ち電界効果トラ
ンジスターが導電されなかったら、第１駆動ラインＤＬ
１に印加された感知電圧によってビットラインＢＬ１の
電位は変化されない。結局、感知増幅器回路１４−は、
ビットラインＢＬ１の電位変化がないことを感知して増
幅するようになる。即ち、データ‘０’が読出されたこ
とが分かる。
１１にデータ‘０’が貯蔵されたら、即ち電界効果トラ
ンジスターが導電されなかったら、第１駆動ラインＤＬ
１に印加された感知電圧によってビットラインＢＬ１の
電位は変化されない。結局、感知増幅器回路１４−は、
ビットラインＢＬ１の電位変化がないことを感知して増
幅するようになる。即ち、データ‘０’が読出されたこ
とが分かる。
【０１００】
【発明の効果】本発明の製造方法によって高集積がで
き、優秀な強誘電特性を示す単一トランジスター強誘電
体ランダムアクセスメモリ装置が提供できる。
き、優秀な強誘電特性を示す単一トランジスター強誘電
体ランダムアクセスメモリ装置が提供できる。
【図１】 強誘電体キャパシタの電極の間に挿入された
強誘誘電体物質のヒステリシス特性を示す図面である。
強誘誘電体物質のヒステリシス特性を示す図面である。
【図２】 本発明の望ましい実施の形態による非揮発
性メモリ装置のレイアウトを示す平面図である。
性メモリ装置のレイアウトを示す平面図である。
【図３】 本発明による非揮発性メモリ装置、即ち単一
トランジスター型強誘電体ランダムアクセスメモリ装置
の構造を示す断面図である。
トランジスター型強誘電体ランダムアクセスメモリ装置
の構造を示す断面図である。
【図４】 本発明の望ましい実施の形態による非揮発性
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
【図５】 本発明の望ましい実施の形態による非揮発性
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
【図６】 本発明の望ましい実施の形態による非揮発性
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
【図７】 本発明の望ましい実施の形態による非揮発性
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
【図８】 本発明の望ましい実施の形態による非揮発性
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
【図９】 本発明の望ましい実施の形態による非揮発性
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
メモリ装置、即ち単一トランジスター型強誘電体ランダ
ムアクセスメモリ装置の製造方法を示す断面図である。
【図１０】 本発明の望ましい実施の形態による非揮発
性メモリ装置の構成を示すブロック図である。
性メモリ装置の構成を示すブロック図である。
１０：半導体物質層 １１：ＳＯＩ基板 １２、１３、１６：絶縁層 １４：ビットライン １８：ハンドリングウェーハ ２０：ゲート絶縁膜 ２４：フォトレジストパターン ２６：下部電極 ２８：強誘電体層 ３０：上部電極 １００：メモリセルアレー １１０：行デコーダ回路 １２０：第１駆動電圧印加回路 １３０：第２駆動電圧印加回路 １４０：感知増幅器回路 １５０：列デコーダ
Claims (39)
- 【請求項１】 セルアレー領域、周辺領域及びコア領域
を有する非揮発性メモリ装置の製造方法において、 半導体物質層上に第１絶縁層を形成する段階と、 前記半導体物質層の表面が露出されるように前記第１絶
縁層をエッチングしてコンタクトホールを形成する段階
と、 前記コンタクトホールを含んだ前記第１絶縁層上にビッ
トラインを形成する段階と、 前記ビットライン上に表面が平坦な第２絶縁層を形成す
る段階と、 前記第２絶縁層にハンドリングウェーハをボンディング
する段階と、 前記半導体物質層が所定厚さで残るように前記半導体物
質層を研摩する段階と、 前記半導体物質層全面に第１導電型の不純物をドーピン
グする段階と、 前記半導体物質層上に第３絶縁層及び第２導電層を順次
的に形成する段階と、 前記半導体物質層に第２導電型の不純物イオンを注入し
てソース／ドレーン領域を形成する段階と、 前記第３絶縁層の表面が露出されるように前記第２導電
層をエッチングして下部電極を形成する段階と、 前記下部電極を含んだ前記第３絶縁層上に強誘電層を形
成するが、前記半導体物質層のセルアレー領域上部全面
に形成させる段階と、 前記強誘電層上に上部電極を形成する段階とを含むこと
を特徴とする非揮発性メモリ装置の製造方法。 - 【請求項２】 前記第１及び第２絶縁層は、ＳｉＯ2から
なることを特徴とする請求項１に記載の非揮発性メモリ
装置の製造方法。 - 【請求項３】 前記第１導電型の不純物イオンはｐ型で
あり、前記第２導電型の不純物イオンはｎ型であること
を特徴とする請求項１に記載の非揮発性メモリ装置の製
造方法。 - 【請求項４】 前記第１導電層は、ポリシリコンからな
ることを特徴とする請求項１に記載の非揮発性メモリ装
置の製造方法。 - 【請求項５】 前記第２絶縁層は、ＳｉＯ2、ＴｉＯ2、
Ｙ2Ｏ3、ＣｅＯ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3のう
ちのいずれか１つからなることを特徴とする請求項１に
記載の非揮発性メモリ装置の製造方法。 - 【請求項６】 前記下部電極は、Ｐｔ、ＩｒＯ2、そして
ＲｈＯ2のうちのいずれか１つからなることを特徴とす
る請求項１に記載の非揮発性メモリ装置の製造方法。 - 【請求項７】 前記上部電極は、Ｐｔ、ＩｒＯ2、そして
ＲｈＯ2のうちのいずれか１つからなることを特徴とす
る請求項１に記載の非揮発性メモリ装置の製造方法。 - 【請求項８】 前記ソース／ドレーン領域を形成する段
階は、前記第２導電層上にフォトレジストパターンを形
成するが、ビットライン用コンタクトホールの幅より相
対的に広い幅で前記第２導電層が露出されるように形成
する段階を含み、前記フォトレジストパターンをマスク
で使用してイオン注入工程を行うことを特徴とする請求
項１に記載の非揮発性メモリ装置の製造方法。 - 【請求項９】 前記下部電極形成段階は、前記フォトレ
ジストパターンをマスクで使用することを特徴とする請
求項８に記載の非揮発性メモリ装置の製造方法。 - 【請求項１０】 前記強誘電層を形成する段階は、 前記下部電極を含んだ前記第３絶縁層上に強誘電物質を
コーティングする段階と、 前記強誘電物質の強誘電結晶格子構造を形成するため前
記強誘電体物質を加熱する段階とを含み、 前記下部電極上に形成された強誘電層が前記第３絶縁層
上に形成された強誘電層の割に相対的によい強誘電体特
性を示す結晶格子構造を有させるため、隣接なセルの間
の干渉が防止できることを特徴とする請求項１に記載の
非揮発性メモリ装置の製造方法。 - 【請求項１１】 前記強誘電物質は、ＰＺＴとＳＢＴ
（ＳｒＢｉＴａ）、そしてＰｂＴｉＯ3とＰＺＴの混合
物質のうちのいずれか１つからなることを特徴とする請
求項８に記載の非揮発性メモリ装置の製造方法。 - 【請求項１２】 セルアレー領域、周辺領域及びコア領
域を有する非揮発性メモリ装置において、 第１絶縁層と、 前記第１絶縁層上に形成されているが、ソース／ドレー
ン及びチャンネル領域が形成された半導体物質層と、 前記第１絶縁層内に形成されているが、前記半導体物質
層のソース／ドレーン領域と電気的に連結されたプラグ
を有するビットラインと、 前記半導体物質上に形成された第２絶縁層と、 前記チャンネル領域の前記第２絶縁層上に形成された下
部電極と、 前記下部電極を含んだ前記第２絶縁層上に形成されてい
るが、前記半導体物質層のセルアレー領域上部全面に形
成された強誘電層と、 前記強誘電層上に形成された上部電極ｔろを含むことを
特徴とする請求項８に記載の非揮発性メモリ。 - 【請求項１３】 ２つの電極を有し、前記２つ電極の間
に強誘電物質で満たされた１つの強誘電体キャパシタ
と、ソース／ドレーン領域、前記ソース／ドレーン領域
間のチャンネル領域及びゲート電極を有する１つの電界
効果トランジスターを含む少なくとも１つのメモリセル
と、 前記２つ電極のうち、第１電極がワードラインとして作
用し、前記電極のうち、第２電極が前記電界効果トラン
ジスターのゲート電極として作用し、 前記強誘電物質の分極方向の反転、又は初期の分極方向
の維持のための書き込み電界を前記強誘電体キャパシタ
に印加することによって、前記メモリセルにデータを書
き込むための書き込み手段と、 前記電界効果トランジスターが導電されたか否かを検出
することによって、前記メモリセルに書き込まれたデー
タを読出するための読出手段とを含むことを特徴とする
非揮発性メモリ装置。 - 【請求項１４】 前記書き込み手段は、前記強誘電物質
の分極方向が反転されるように、又は初期の分極方向を
維持させることによって、前記メモリセルにデータを書
き込むため前記第１電極に書き込み電圧を印加し、前記
反転領域に第１駆動電圧を印加することによって、前記
書き込み電界を前記強誘電体キャパシタに印加させるこ
とを特徴とする請求項１３に記載の非揮発性メモリ装
置。 - 【請求項１５】 前記書き込み手段は、前記書き込み動
作が行われる間に前記メモリセルのソース／ドレーン領
域をフーロティング状態で維持させることを特徴とする
請求項１４に記載の非揮発性メモリ装置。 - 【請求項１６】 前記書き込み電圧は、前記強誘電物質
の分極を十分に飽和させることができるレベルの電圧で
あることを特徴とする請求項１４に記載の非揮発性メモ
リ装置。 - 【請求項１７】 前記第１駆動電圧は、接地電圧のレベ
ルを有することを特徴とする請求項１４に記載の非揮発
性メモリ装置。 - 【請求項１８】 前記読出手段は、前記電界効果トラン
ジスターのソース／ドレーン領域に感知電圧を印加する
手段と、前記電界効果トラインスターのソース／ドレー
ン領域の電位変化を検出するための手段を含むことを特
徴とする請求項１３に記載の非揮発性メモリ装置。 - 【請求項１９】 前記読出手段は、前記メモリセルから
データを読み出しする際に、前記ワードラインを第２駆
動電圧で駆動し、書き込み電圧と接地電圧の間のレベル
を有する前記第２駆動電圧で駆動することを特徴とする
請求項１８に記載の非揮発性メモリ装置。 - 【請求項２０】 前記書き込み電圧は、前記強誘電物質
の分極を十分に飽和させることができるレベルの電圧で
あることを特徴とする請求項１９に記載の非揮発性メモ
リ装置。 - 【請求項２１】 前記書き込み手段は、前記強誘電物質
の分極方向を変わるため、前記第１電極に消去電圧を印
加し、前記チャンネル領域に前記第１駆動電圧を印加し
て前記強誘電体キャパシタに消去電界を印加させること
によって、前記メモリセルのデータを消去することを特
徴とする請求項１３に記載の非揮発性メモリ装置。 - 【請求項２２】 前記消去電圧は、前記強誘電物質の分
極を十分に飽和させることができるレベルの電圧である
ことを特徴とする請求項２１に記載の非揮発性メモリ装
置。 - 【請求項２３】 前記消去電圧は、前記書き込み電圧と
反対の極性を有することを特徴とする請求項２０又は２
１に記載の非揮発性メモリ装置。 - 【請求項２４】 前記書き込み手段は、前記消去電界が
生成される間に、前記ソース／ドレーン領域をフローテ
ィング状態で維持させることを特徴とする請求項２１に
記載の非揮発性メモリ装置の製造方法。 - 【請求項２５】 行と列とのマトリックス形態に配列さ
れたメモリセルと、 前記行によって伸長する複数のワ
ードラインと、 前記各ワードラインに対応する各メモリセルは２つの電
極の間に強誘電物質で満たされた強誘電体キャパシタ
と、ゲート電極、ソース／ドレーン及び前記領域の間の
チャンネル領域を有する電界効果トランジスターで構成
され、前記強誘電体キャパシタの１電極が対応するワー
ドラインに連結され、他の電極が前記電界効果トランジ
スタのゲート電極に連結され、そして前記各ワードライ
ンに対応するメモリセルの電界効果トランジスターのう
ち、隣接する電界効果トランジスターはソース／ドレー
ン領域を共有し、 前記ワードラインと同一の方向に伸長する複数のビット
ラインと、 前記ワードラインと前記ビットラインとの比は、１：２
であり、前記各行の電界効果トランジスターの共有され
たソース／ドレーン領域のうち、偶数番目の領域は、前
記各行に対応するビットラインに交互に連結されている
が、１つのワードラインに対応するビットラインが隣接
な行に共有され、 前記各行の電界効果トランジスターのソース／ドレーン
領域のうち、奇数番目の領域に連結された複数の第１駆
動ラインと、 前記各列の電界効果トランジスターのチャンネル領域に
連結された複数の第２駆動ラインと、 データを書き込もようとするメモリセルに対応するワー
ドラインを選択し、そして前記選択されたワードライン
に書き込み電圧を印加するための手段と、前記選択され
たメモリセルに連結された第２駆動ラインを第１電圧で
駆動するための手段を備え、前記選択されたメモリセル
の強誘電体キャパシタの分極方向の反転、又は初期の分
極方向の維持のための書き込み電界を前記強誘電体キャ
パシタに印加することによって、前記選択されたメモリ
セルにデータを書き込むための書き込み手段と、 前記選択されたメモリセルに連結された第１駆動ライン
を第２電圧で駆動するための手段と、前記選択されたメ
モリセルに対応するビットラインの電位変化を感知する
ための感知手段を含み、前記電界効果トランジスターが
導電されたか否かを検出することによって、前記メモリ
セルに書き込まれたデータを読出するための読出手段と
を含むことを特徴とする非揮発性メモリ装置。 - 【請求項２６】 前記メモリセルは絶縁層上に半導体物
質層が積層されたＳＯＩ基板に形成されることを特徴と
する請求項２５に記載の非揮発性メモリ装置。 - 【請求項２７】 前記ビットラインは、前記ＳＯＩ基板
の絶縁層の間に形成され、前記半導体物質層のチャンネ
ル領域に電気的に連結されたプラグを備えたことを特徴
とする請求項２６に記載の非揮発性メモリ装置。 - 【請求項２８】 前記強誘電物質は、単に前記メモリセ
ルが形成される領域の前記半導体物質層上部全面に形成
されることを特徴とする請求項２７に記載の非揮発性メ
モリ装置。 - 【請求項２９】 前記第１電圧は、接地電圧のレベルを
有することを特徴とする請求項２５に記載の非揮発性メ
モリ装置。 - 【請求項３０】 前記書き込み電圧は、前記選択された
メモリセルの強誘電体キャパシタを構成する強誘電物質
の分極を十分に飽和させることができるレベルを有する
ことを特徴とする請求項２５に記載の非揮発性メモリ装
置。 - 【請求項３１】 前記書き込み手段は、前記選択された
メモリセルにデータを書き込む間に前記第１駆動ライン
をフローティング状態で維持させるための手段を付加的
に含むことを特徴とする請求項２５に記載の非揮発性メ
モリ装置。 - 【請求項３２】 前記書き込み手段は、前記選択された
メモリセルにデータを書き込む間に、非選択とされたワ
ードラインと、前記選択されたメモリセルの第２駆動ラ
インを除外した全ての第２駆動ラインをフローティング
状態で維持させることを特徴とする請求項３１に記載の
非揮発性メモリ装置。 - 【請求項３３】 前記読出手段は、前記選択されたメモ
リセルからデータを読出する間に前記選択されたワード
ラインを第３電圧で駆動する手段を付加的に含むことを
特徴とする請求項２５に記載の非揮発性メモリ装置。 - 【請求項３４】 前記第３電圧は、前記選択されたメモ
リセルの強誘電体キャパシタを構成する強誘電物質の分
極を十分に飽和させることができるレベルの電圧と接地
電圧との間のレベルを有することを特徴とする請求項３
３に記載の非揮発性メモリ装置。 - 【請求項３５】 前記読出手段は、前記選択されたメモ
リセルからデータを読出する間に非選択されたワードラ
イン、非選択されたメモリセルの第１駆動ライン及び前
記全ての第２駆動ラインをフロティング状態で維持させ
ることを特徴とする請求項３３に記載の非揮発性メモリ
装置。 - 【請求項３６】 前記書き込み手段は、前記選択された
メモリセルに対応するワードラインを選択した後、前記
選択されたワードラインに消去電圧を印加し、そして前
記選択されたメモリセルの第２駆動ラインを第３電圧で
駆動して、前記強誘電物質の分極方向の反転、又は初期
の分極方向の維持するための消去電界が前記強誘電体キ
ャパシタに印加されることによって、前記メモリセルに
貯蔵されたデータを消去することを特徴とする請求項２
５に記載の非揮発性メモリ装置。 - 【請求項３７】 前記第３電圧は、接地電圧のレベルで
あることを特徴とする請求項３６に記載の非揮発性メモ
リ装置。 - 【請求項３８】 前記消去電圧は、前記選択されたメモ
リセルの強誘電体キャパシタを構成する強誘電物質の分
極を飽和させることができるレベルを有することを特徴
とする請求項３６に記載の非揮発性メモリ装置。 - 【請求項３９】 前記消去電圧は、前記書き込み電圧と
反対の極性のレベルを有することを特徴とする請求項３
０、又は３６に記載の非揮発性メモリ装置。
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