KR100279299B1

KR100279299B1 - 불 휘발성 메모리 장치 및 그것의 제조 방법

Info

Publication number: KR100279299B1
Application number: KR1019970055034A
Authority: KR
Inventors: 이종호; 박인선; 유차영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-10-25
Filing date: 1997-10-25
Publication date: 2001-02-01
Anticipated expiration: 2017-10-25
Also published as: US6046927A; KR19990033623A; JP4343294B2; JPH11214659A

Abstract

본 발명의 신규한 불 휘발성 메모리 장치의 제조 방법에 있어서, 소이 기판의 절연층 내에 비트 라인이 형성된 후, 소이 기판의 반도체 물질층을 패턴닝하지 않고 그것에 전계 효과 트랜지스터(FET)를 형성한다. 그 다음에, 게이트 절연막을 사이에 두고 상기 반도체 물질층 상에 게이트 전극을 형성한 후 메모리 셀들이 형성되는 소이 기판 상부 전면(entire surface)에 강유전 물질을 코팅하되, 상기 전계 효과 트랜지스터와 같이 패턴닝되지 않는다. 이로써, 상기 전계 효과 트랜지스터의 패턴닝 과정없이 단일 트랜지스터로서 메모리 셀을 구성하기 때문에 고집적 가능한 불 휘발성 메모리 장치를 구현할 수 있을 뿐만 아니라, 종래 강유전 물질의 식각 공정시 강유전성이 파괴되는 것을 방지할 수 있다.

Description

불 휘발성 메모리 장치 및 그것의 제조 방법

본 발명은 불 휘발성 메모리 장치에 관한 것으로서, 구체적으로는 메모리 셀이 하나의 강유전체 커패시터와 하나의 전계 효과 트랜지스터로 구성된 단일 트랜지스터형 강유전체 램 장치 및 그것의 제조 방법에 관한 것이다.

최근(recently), 전원 오프시 조차 데이터를 유지하는 기능을 갖는 불 휘발성 메모리는 히스테리시스 특성(hysteresis characteristics)을 보이는 PZT와 같은 강유전 물질의 사용을 통해 실현되어 왔다. 메모리 셀에 그러한 강유전 물질을 사용함으로써, 불 휘발성 메모리는 간단한 구조로 구현될 수 있다. 강유전체 램(FRAM : Ferroelectric Random Access Memory) 장치는 불 휘발성의 특성을 가지며, 고속 저전압 동작이 가능하기 때문에 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다. 예컨대, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라서 결정되나, 통상 ns 단위이다. 이는 μs 단위의 독출/기입 시간을 갖는 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable and programmable read only memory : EERPOM)이나 플래시 메모리와 비교할 때 휠씬 빠른 속도로 동작 가능함을 의미한다.

제1도는 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주는 그래프이다. 상기 그래프의 횡좌표(abscissa)는 상기 커패시터의 두 전극들 사이의 전위차 즉, 커패시터 양단의 전압(volts)을 나타내고, 종좌표(ordinate)는 상기 강유전 물질의 자발 분극에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/cm²)를 나타낸다.

0V의 전압이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면, 대체로, 분극 도메인들(polarization domains)은 불균일하고 분극이 발생되지 않는다. 커패시터 양단의 전압이 양의 방향으로 증가될 때, 분극도(또는 전하량)는 0(zero)으로부터 양의 분극 영역 내의 점(A)까지 증가한다. 점(A)에서, 모든 도메인들은 한 방향으로 분극되고, 점(A)에서의 분극도는 최대값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 Qs로 표시되고, 커패시터 양단에 인가된 선압의 크기가 동작 전압(+Ys)이다. 이후, 커패시터 양단의 전압이 다시 0V까지 떨어지더라도, 분극도는 0까지 낮아지지 않고 점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류분극도는 Qr로 표시된다.

다음 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 점(B)로 부터 음의 전하 분극 영역 내의 점(C)로 변한다. 점(C)에서, 강유전 물질의 모든 도메인들은 점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때, 분극도는 -Qs로 표시되고 커패시터 양단에 인가된 전압의 크기는 -Vs이다. 이후, 커패시터 양단의 전압이 다시 0V까지 떨어지더라도, 분극값은 0까지 떨어지지 않고 점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 점(D)에서 점(A)로 변한다.

강유전 물질을 이용한 FRAM 장치는 크게 독출 동작시 데이터가 파괴되는 데이터 파괴(destructive read-out : 이하 DRO로 칭함)형과 독출 동작시 데이터가 파괴되지 않는 데이터 비파괴(nondestructive read-out: 이하 NDRO로 칭함)형으로 분류될 수 있다.

DRO형 FRAM은 강유전체 커패시터의 주 전극들 사이에 삽입된 강유전 물질의 분극 방향을 바꾸기 위해서, 즉 데이터를 읽거나 쓰기 위해서 스위치 트랜지스터를 이용하며, 일반적으로 단위 메모리 셀(unit memory cell)은 1T/1C 또는 2T/2C로 구성된다. 이러한 DRO형 FRAM은 기본적으로 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory : DRAM)의 동작 원리와 유사하다. 단, DRO형 FRAM에 있어서, DRAM과 달리 리프레시(refresh)가 필요없고 전원이 공급되지 않더라도 저장된 정보가 지워지지 않는다. 즉, DRO형 FRAM은 불 휘발성 메모리이다. 그러나, DRO형 FRAM은 강유전체 커패시터의 본래 분극 방향을 반전시켜 데이터를 독출하기 때문에, 한 번 저장된 데이터가 독출되면 동일한 데이터를 재기입(writeback 또는 rewrite)해 주어야만 한다.

앞서 설명된 DRO형 FRAM과 달리 데이터를 독출할 때 데이터가 파괴되지 않도록 독출할 수 있는 방법이 연구되어 왔다. 그러한 결과로서 제안된 NDRO형 FRAM은 기본적으로 전계 효과 트랜지스터(Field Effect Transistor)의 게이트 전극 상에 강유전체 커패시터를 형성함으로써, 강유전체 커패시터의 분극 방향에 따라 게이트 절연막에 접한 기판 표면에 전류가 흐를 수 있는 전류 통로가 형성되거나 형성되지 않는다. 상기 NDRO형 FRAM은 DRAM 또는 DRO형 FRAM에 비교하여 앞서 설명된 구조- 전계 효과 트랜지스터의 게이트 전극으로서 강유전체 커패시터를 사용한 구조-로 메모리 셀을 구성하기 때문에 집적화의 측면에서 유리하지만, DRAM과 같이 랜덤 액세스 동작을 위해서 특정 셀을 선택하기 위한 액세스 또는 선택 트랜지스터가 강유전체 게이트 커패시터를 갖는 트랜지스터에 부가적으로 요구된다.

상술한 NDRO형 FRAM에 관련된 기술이 USP No, 5,345,414, “SEMICONDUCTOR MEMORY DEVICE HAVING FERROELECTRIC FILM”와 USP No, 5,519,812, “FERROELECTRIC ADAFTIVE-LEARNING TYPE PRODUCT-SUM OPERATION CIRCUIT ELEMENT AND CIRCUIT USING SUCH ELEMENT”에 게재되었다.

상기 USP No, 5,345,414에 게재된 NDRO형 FRAM은 강유전체 트랜지스터와 상기 강유전체 트랜지스터를 구동하기 위해서 기입＆소거용 트랜지스터 및 독출용 트랜지스터로 구성되어 있다. 즉, 하나의 메모리 셀이 3 개의 트랜지스터들로 구성되기 때문에, 고집적화에 부적합하다. 그리고, 상기 USP No, 5,519,812에 게재된 NDRO형 단일 트랜지스터 FRAM의 경우 신경망 회로의 저항 소자로서 구현되었다. 따라서, 기입 동작은 가능하지만 독출 동작에 부적합한 구조이다.

또한, 상기 언급된 기술들(USP No, 5,345,414 및 USP No, 5,519,812)에 따라 메모리 셀을 제조할 경우, PZT 또는 SBT와 같은 강유전 물질이 Si 또는 SiO₂와 심한 화학 반응 또는 상호 확산에 의해서 강유전체 커패시터의 특성 즉, Pb와 Si의 결합에 의해서 강유전체 커패시터 내의 Pb 부족으로 인해 요구되는 강유전성 결정구조(즉, perovskite)가 파괴된다.

따라서 본 발명의 목적은 전계 효과 트랜지스터 및 강유전체 커패시터로 구성된 단일 트랜지스터형 강유전체 램에서 상기 전계 효과 트랜지스터의 게이트 상에 상기 강유전체 커패시터를 형성할 때 강유전 물질과 Si 또는 SiO₂사이의 화학반응 또는 상호 확산을 방지할 수 있는 불 휘발성 메모리 장치의 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 단일 트랜지스터형 강유전체 램에서 전계 효과 트랜지스터가 형성되는 소이 기판의 반도체 물질층을 패턴닝하지 않음으로써 고집적 가능한 단일 트랜지스터형 불 휘발성 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 특징은 강유전체 커패시터를 구성하는 강유전 물질을 패턴닝하지 않고 어레이 영역 전면(entire surface)에 형성함으로써 우수한 강유전 특성을 보이는 단일 트랜지스터형 강유전체 램 장치를 제공하는 것이다.

제1도는 강유전체 커패시터의 전극들 사이에 삽입된 강유전 물질의 히스테리스 특성을 보여주는 도면.

제2도는 본 발명의 바람직한 실시예에 따른 불 휘발성 메모리 장치의 레이 아웃을 보여주는 평면도.

제3도는 본 발명에 따른 불 휘발성 메모리 장치 즉, 단일 트랜지스터형 강유전체 램 장치의 구조를 보여주는 단면도.

제4도 내지 제9도는 본 발명의 바람직한 실시예에 따른 불 휘발성 메모리 장치 즉, 단일 트랜지스터형 강유전체 램 장치의 제조 방법을 순차적으로 보여주는 단면도.

제10도는 본 발명의 바람직한 실시예에 따른 불 휘발성 메모리 장치의 구성을 보여주는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 물질층 11 : 소이 기판

12,13,16 : 절연층 14 : 비트 라인

18 : 핸들링 웨이퍼 20 : 게이트 절연막

24 : 포토 레지스트 패턴 26 : 하부 전극

28 : 강유전체층 30 : 상부 전극

100 : 메모리 셀 어레이 110 : 행 디코더 회로

120 : 제 1 구동 전압 인가 회로 130 : 제 2 구동 전압 인가 회로

140 : 감지 증폭기 회로 150 : 열 디코더 회로

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 셀 어레이 영역, 주변 영역 및 코어 영역을 갖는 불 휘발성 메모리 장치의 제조 방법에 있어서 : 반도체 물질층 상에 제 1 절연층을 형성하는 단계와; 상기 반도체 물질층의 표면이 노출되도록 상기 제 1 절연층을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 상기 제 1 절연층 상에 비트 라인을 형성하는 단계와; 상기 비트라인 상에 표면이 평탄한 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층에 핸들링 웨이퍼를 본딩하는 단계와; 상기 반도체 물질층이 소정 두께로 남도록 상기 반도체 물질층을 연마하는 단계와; 상기 반도체 물질층을 제 1 도전형의 불순물로 도핑하는 단계와; 상기 반도체 물질층 상에 제 3 절연층 및 도전층을 순차적으로 형성하는 단계와; 상기 반도체 물질층에 제 2 도전형의 불순물 이온을 주입하여서 소오스/드레인 영역을 형성하는 단계와; 상기 제 3 절연층의 표면이 노출되도록 상기 도전층을 식각하여서 하부 전극을 형성하는 단계와; 상기 하부 전극을 포함한 상기 제 3 절연층 상에 강유전층을 형성하되, 상기 반도체 물질층의 셀 어레이 영역 상부 전면에 형성되도록 하는 단계 및; 상기 강유전층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 및 제 2 절연층은 SiO₂로 이루어지는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 도전형의 불순물 이온은 P형이고, 상기 제 2 도전형의 불순물 이온은 n형인 것을 특징으로 한다.

이 실시예에 있어서, 상기 도전층은 폴리실리콘으로 이루어지는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 3 절연층은 SiO₂, TiO₂, Y₂O₃, CeO₃, SrTiO₃, BaSrTiO₃중 어느 하나로 이루어지는 것을 특징으로 한다.

이 실시예에 있어서, 상기 하부 전극은 Pt, IrO₂, 그리고 RhO₂중 어느 하나로 이루어지는 것을 특징으로 한다.

이 실시예에 있어서, 상기 상부 전극은 Pt, Ir02, RhO2 중 어느 하나로 이루어지는 것을 특징으로 한다.

이 실시예에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는 상기 제 2 도전층 사에 포토 레지스트 패턴을 형성하되, 상기 비트 라인용 콘택홀의 폭보다 상대적으로 넓은 폭으로 상기 제 2 도전층이 노출되도록 형성하는 단계를 포함하며, 상기 포토 레지스트 패턴을 마스크로 사용하여 이은 주입 공정을 수행하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 하부 전극 형성 단계는 상기 포토 레지스트 패턴을 마스크로 사용하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 강유전층을 형성하는 단계는 상기 하부 전극을 포함한 상기 제 3 절연층 상에 강유전 물질을 코팅하는 단계 및; 상기 강유전 물질을 열처리하여 상기 강유전층을 형성하는 단계를 포함하고; 상기 하부 전극 상에 형성된 강유전층이 상기 제 3 절연층 상에 형성된 강유전층에 비해서 상대적으로 좋은, 강유전체 특성을 나타내는, 결정 구조를 갖도록 함으로써 인접한 셀들 사이의 간섭을 방지할 수 있는 것을 특징으로 한다.

이 실시예에 있어서, 상기 강유전 물질은 PZT, SBT(SrBiTa), 그리고 PbTiO₃및 PZT의 혼합물 중 어느 하나로 이루어지는 것을 특징으로 한다.

본 발명의 다른 특징에 의하면, 셀 어레이 영역, 주변 영역 및 코어 영역을 갖는 불 휘발성 메모리 장치에 있어서 : 제 1 절연층과; 상기 제 1 절연층 상에 형성되어 있되, 소오스, 드레인 및 채널 영역이 형성된 반도체 물질층과; 상기 제 1 절연층 내에 형성되어 있되, 상기 반도체 물질층의 소오스/드레인 영역과 전기적으로 연결된 플러그를 갖는 비트 라인과; 상기 반도체 물질층 상에 형성된 제 2 절연층과; 상기 채널 영역의 상기 제 2 절연층 상에 형성된 하부 전극과; 상기 하부 전극을 포함한 상기 제 2 절연층 상에 형성되어 있되, 상기 반도체 물질층의 셀 어레이 영역 상부 전면에 형성된 강유전층 및; 상기 강유전층 상에 형성된 상부 전극을 포함하는 것을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 두 개의 전극들을 가지며, 상기 두 전극들 사이에 강유전 물질로 채워진 하나의 강유전체 커패시터와, 소오스 및 드레인 영역들, 상기 영역들 사이의 채널 영역 및 게이트 전극을 갖는 하나의 전계 효과 트랜지스터를 포함하는 적어도 하나의 메모리 셀과; 상기 두 전극들 중 제 1 전극이 워드 라인으로 작용하고, 상기 전극들 중 제 2 전극이 상기 전계 효과 트랜지스터의 게이트 전극으로 작용하며; 상기 강유전 물질의 분극 방향을 반전시키기 위한 또는 초기의 분극 방향을 유지하기 위한 기입 전계를 상기 강유전체 커패시터에 인가함으로써 상기 메모리 셀에 데이터를 기입하기 위한 기입 수단 및; 상기 전계 효과 트랜지스터가 도전되었는지 유무를 검출함으로써 상기 메모리 셀에 기입된 데이터를 독출하기 위한 독출 수단을 포함한다.

이 실시예에 있어서, 상기 기입 수단은 상기 강유전 물질의 분극 방향이 반전되도록 또는 초기의 분극 방향이 유지되도록 함으로써 상기 메모리 셀에 데이터를 기입하기 위해 상기 제 1 전극에 기입 전압을 인가하고 상기 반전 영역에 제 1 구동 전압을 인가함으로써 상기 기입 전계가 상기 강유전체 커패시터에 인가되도록 한다.

이 실시예에 있어서, 상기 기입 수단은 상기 기입 동작이 수행되는 동안에 상기 메모리 셀의 소오스/드레인 영역을 플로팅 상태로 유지시킨다.

이 실시예에 있어서, 상기 기입 전압은 상기 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압이다.

이 실시예에 있어서, 상기 제 1 구동 전압은 접지 전압의 레벨을 갖는다.

이 실시예에 있어서, 상기 독출 수단은 상기 전계 효과 트랜지스터의 소오스/드레인 영역에 감지 전압을 인가하는 수단 및; 상기 전계 효과 트랜지스터의 소오스/드레인 영역의 전위 변화를 검출하기 위한 수단을 포함한다.

이 실시예에 있어서, 상기 독출 수단은 상기 메모리 셀로부터 데이터를 독출하는 동안 상기 워드 라인을 제 2 구동 전압으로 구동하되, 기입 전압과 접지 전압사이의 레벨을 갖는 상기 제 2 구동 전압으로 구동한다.

이 실시예에 있어서, 상기 기입 수단은 상기 강유전 물질의 분극 방향을 바꾸기 위해서 상기 제 1 전극에 소거 전압을 인가하고 상기 채널 영역에 상기 제 1 구동 전압을 인가하여 상기 강유전체 커패시터에 소거 전계가 인가되도록 함으로써 상기 메모리 셀의 데이터를 소거한다.

이 실시예에 있어서, 상기 소거 전압은 상기 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압이다.

이 실시예에 있어서, 상기 소거 전압은 상기 기입 전압과 반대의 극성을 갖는다.

이 실시예에 있어서, 상기 기입 수단은 상기 소거 전계가 생성되는 동안에 상기 소오스/드레인 영역들을 플로팅 상태로 유지시킨다.

본 발명의 또 다른 특징에 의하면 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들과; 상기 행들을 따라 신장하는 복수 개의 워드 라인들과; 상기 각 워드 라인에 대응하는 각 메모리 셀은 두 개의 전극들 사이에 강유전 물질로 채워진 강유전체 커패시터와, 게이트 전극, 소오스/드레인 영역들 및 상기 영역들 사이의 채널 영역을 갖는 전계 효과 트랜지스터로 구성되고, 상기 강유전체 커패시터의 일전극이 대응하는 워드 라인에 연결되고, 타 전극이 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 그리고 상기 각 워드 라인에 대응하는 메모리 셀들의 전계 효과 트랜지스터들 중 인접한 전계 효과 트랜지스터는 소오스/드레인 영역들을 공유하고; 상기 워드 라인들과 동일한 방향으로 신장하는 복수 개의 비트 라인들과; 상기 워드 라인들과 상기 비트 라인들의 비는 1 : 2이고, 상기 각 행의 전계 효과 트랜지스터들의 공유된 소오스/드레인 영역들 중 짝수번째 영역은 상기 각 행에 대응하는 비트 라인들에 번갈아 연결되어 있되, 하나의 리드 라인에 대응하는 비트 라인들이 인접한 행들에 공유되며; 상기 각 행의 전계 효과 트랜지스터들의 소오스/드레인 영역들 중 홀수번째 영역들에 연결된 복수 개의 제 1 구동 라인들과, 상기 각 열의 전계 효과 트랜지스터들의 채널 영역들에 연결된 복수 개의 제 2 구동 라인과; 데이터를 기입하고자 하는 메모리 셀에 대응하는 워드 라인을 선택하고 그리고 상기 선택된 워드 라인에 기입 전압을 인가하기 위한 수단과, 상기 선택된 메모리 셀에 연결된 제 2 구동 라인을 제 1 전압으로 구동하기 위한 수단을 구비하며, 상기 선택된 메모리 셀의 강유전체 커패시터의 분극 방향을 반전시키기 위한 또는 초기의 분극 방향을 유지하기 위한 기입 전계를 상기 강유전체 커패시터에 인가함으로써 상기 선택된 메모리 셀에 데이터를 기입하기 위한 기입 수단 및; 상기 선택된 메모리 셀에 연결된 제 1 구동 라인을 제 2 전압으로 구동하기 위한 수단과, 상기 선택된 메모리 셀에 대응하는 비트 라인의 전위 변화를 감지하기 위한 감지 수단을 포함하며, 상기 전계 효과 트랜지스터가 도전되었는지 유무를 검출함으로써 상기 메모리 셀에 기입된 데이터를 독출하기 위한 독출 수단을 포함한다.

이 실시예에 있어서, 상기 메모리 셀들은 절연층 상에 반도체 물질층이 적층된 소이 기판에 형성된다.

이 실시예에 있어서, 상기 비트 라인들은 상기 소이 기판의 절연층 사이에 형성되며, 상기 반도체 물질층의 채널 영역들에 전기적으로 연결된 플러그들을 구비한다.

이 실시예에 있어서, 상기 강유전 물질은 단지 상기 메모리 셀들이 형성되는 영역의 상기 반도체 물질층 상부 전면에 형성된다.

이 실시예에 있어서, 상기 제 1 전압은 접지 전압의 레벨을 갖는다.

이 실시예에 있어서, 상기 기입 전압은 상기 선택된 메모리 셀의 강유전체 커패시터를 구성하는 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨을 갖는다.

이 실시예에 있어서, 상기 기입 수단은 상기 선택된 메모리 셀에 데이터를 기입하는 동안에 상기 제 1 구동 라인들을 플로팅 상태로 유지시키기 위한 수단을 부가적으로 포함한다.

이 실시예에 있어서, 상기 기입 수단은 상기 선택된 메모리 셀에 데이터를 기입하는 동안에 비선택된 워드 라인들과, 상기 선택된 메모리 셀의 제 2 구동 라인을 제외한 나머지 제 2 구동 라인들을 플로팅 상태로 유지시킨다.

이 실시예에 있어서, 상기 독출 수단은 상기 선택된 메모리 셀로부터 데이터를 독출하는 동안에 상기 선택된 워드 라인을 제 3 전압으로 구동하는 수단을 부가적으로 포함한다.

이 실시예에 있어서, 상기 제 3 전압은 상기 선택된 메모리 셀의 강유전체 커패시터를 구성하는 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압과 접지 전압 사이의 레벨을 갖는다.

이 실시예에 있어서, 상기 독출 수단은 상기 선택된 메모리 셀로부터 데이터를 독출하는 동안에 비선택된 워드 라인들, 비선택된 메모리 셀의 제 1구동 라인들 및 상기 모든 제 2 구동 라인들을 플로팅 상태로 유지시킨다.

이 실시예에 있어서, 상기 기입 수단은 상기 선택된 메모리 셀에 대응하는 워드 라인을 선택한 후 상기 선택된 워드 라인에 소거 전압을 인가하고, 그리고 상기 선택된 메모리 셀의 제 2 구동 라인을 제 3 전압으로 구동하여서, 상기 강유전물질의 분극 방향을 반전시키기 위한 또는 초기의 분극 방향을 유지하기 위한 소거전계가 상기 강유전체 커패시터에 인가되도록 함으로써 상기 메모리 셀에 저장된 데이터를 소거한다.

이 실시예에 있어서, 상기 제 3 전압은 접지 전압의 레벨이다.

이 실시예에 있어서, 상기 소거 전압은 상기 선택된 메모리 셀의 강유전체 커패시터를 구성하는 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨을 갖는다.

이 실시예에 있어서, 상기 소거 전압은 상기 기입 전압에 반대의 극성의 레벨을 갖는다.

이와같은 장치 및 제조 방법에 의해서, 고집적 가능하고 그리고 강유전 특성이 우수한 단일 트랜지스터형 강유전체 램 장치를 구현할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 제2도 내지 제10도에 의거하여 상세히 설명한다.

제10도에 도시된 본 발명의 신규한 불 휘발성 메모리 장치는 MFMIS 전계 효과 트랜지스터들(Metal-ferroelectric-metal-insulator semiconductor field effect transistors)의 셀 어레이(100)로 이루어진 단일 트랜지스터형 강유전체 랜덤 액세스 메모리(signle-transistor-type FRAM) 장치이다. 그리고, 본 발명의 신규한 불 휘발성 메모리 장치의 제조 방법에 있어서, 제3도를 참조하면. 소이 기판(11)의 절연층(13)내에 비트 라인(14)이 형성된 후, 소이 기판(11)의 반도체 물질층(10)을 패턴닝하지 않고 그것에 전계 효과 트랜지스터(FET)를 형성한다.

그 다음에, 게이트 절연막(예를들면, TiO2)(20)를 사이에 두고 상기 반도체 물질층(10) 상에 게이트 전극(26) 즉, 하부 전극을 형성한 후 메모리 셀들이 형성되는 소이 기판(11) 상부 전면(entire surface)에 강유전 물질(28)을 코팅하되, 상기 전계 효과 트랜지스터와 같이 패턴닝되지 않는다. 이로써, 상기 전계 효과 트랜지스터의 패턴닝 과정없이 단일 트랜지스터로서 메모리 셀을 구성하기 때문에 고집적 가능한 불 휘발성 메모리 장치를 구현할 수 있을 뿐만 아니라, 종래 강유전 물질의 식각 공정시 강유전성이 파괴되는 것을 방지할 수 있다.

제2도는 본 발명의 바람직한 실시예에 따른 단일 트랜지스터형 강유전체 램 장치의 레이 아웃을 보여주는 평면도이고, 제3도는 본 발명에 따른 불 휘발성 메모리 장치 즉, 단일 트랜지스터형 강유전체 램 장치의 구조를 보여주는 단면도이다. 그리고, 제4도 내지 제9도는 본 발명의 바람직한 실시예에 따른 불 휘발성 메모리 장치의 제조 단계를 순차적으로 보여주는 단면도이다.

다시 제3도를 참조하면, 본 발명에 따른 단일 트랜지스터형 강유전체 램 장치는 제 1 절연층(12) 상에 형성된 반도체 물질층(10)을 갖는 소이 기판(11)에 형성되어 있고, 상기 소이 기판(11)의 반도체 물질층(10)에 드레인/소오스 영역(15a/15b) 및 채널 영역(17)이 형성되어 있다. 상기 드레인/소오스 영역(15a/15b)는 고농도의 n형 불순물로 도핑된 영역이고, 상기 채널 영역(17)은 저농도의 p형 불순물로 도핑된 영역이다.

제2도에서 알 수 있듯이, 상기 영역들 (15) 및 (17)은 패턴닝되지 않은 상태로 NMOS 트랜지스터로서 작용하며, 본 실시예에서 워드 라인들 사이의 소오스 영역(15b)는 소자간 절연을 목적으로 식각되었지만, 워드 라인(30)들 사이의 소오스영역(15b)가 식각되지 않더라도 소자간 절연에는 큰 영향을 받지 않는다.

그리고, 비트 라인(14)은 절연층(13) 내에 형성되어 있되, 그것의 플러그가 대응하는 상기 반도체 물질층(10)의 공통 소오스 영역과 전기적으로 연결되어 있다. 상기 비트 라인(14)은, 제2도에서 알 수 있듯이, 하나의 워드 라인(30)당 2 개의 비율로 배열되며, 하나의 워드 라인(30)에 해당하는 공통 소오스 영역에 번갈아 연결되어 있다.

그리고, 제 2 절연층(20)은 상기 반도체 물질층(10) 상의 전면에 형성되고, 게이트 전극으로 사용되는 하부 전극(26)이 상기 채널 영역(17)의 상기 제 2 절연층(20) 상에 형성되어 있다. 그리고, 강유전층(28)은 상기 하부 전극(26)을 포함한 상기 제 2 절연층(20) 상에 형성되어 있되, 상기 반도체 물질층(10)의 셀 영역 상부 전면에 형성되어 있다. 상부 전극(30) 즉, 워드 라인은 상기 강유전층(28) 상에 형성되어 있다.

이하, 제4도 내지 제9도를 참조하여, 본 발명에 따른 단일 트랜지스터형 강유전체 램의 제조 단계가 이하 설명된다. 제4도는 비트 라인(14)을 형성하는 단계를 나타낸다.

먼저, 반도체 물질층(10) 전면에 제 1 절연층(예를들면, SiO₂)(12)을 적층하고, 그 다음에 비트 라인용 콘택홀을 형성하기 위해서 상기 반도체 물질층(10) 표면이 드러나도록 상기 제 1 절연층(12)을 식각한다. 그 다음에, 상기 콘택홀을 채우면서 상기 제 1 절연층(12) 상에 비트 라인(14)을 형성한다.

여기서, 상기 비트 라인(14)은 폴리실리콘(polysilicon)으로 이루어진다. 그리고, 상기 제 1 절연층(12)에 채워지고 그리고 상기 반도체 물질층(10)과 전기적으로 연결된 폴리실리콘막은 이하 플러그(plug)라 칭한다.

제5도는 핸들링 웨이퍼(18), 절연층(13) 및 반도체 물질층(10)으로 구성된 소이 기판(11)을 형성하는 단계를 나타낸다.

제4도에서 형성된 비트 라인(14) 상에 제 2 절연층(16)을 적층한 후, 평탄화 공정을 이용하여 상기 제 2 절연층(16)의 표면을 평탄화한다. 그 다음에, 평탄한 표면을 갖는 상기 제 2 절연층(16) 상에 핸들링 웨이퍼(handling wafer)을 본딩한다. 상기 핸들링 웨이퍼 본딩 과정은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에, 편의상 그것에 대한 설명은 생략한다. 그 다음에, 상기 반도체 물질층(10)이 소정의 두께로 남도록 연마하면, 제5도에 도시된 바와 같이 소이 기판(11)이 형성된다.

여기서, 상기 평탄화 공정으로 기계 화학적 연마(Chemical Mechanical Polishing : 이하 CMP라 칭함)이 사용될 수 있다. 제6도를 참조하면, 마스크를 사용하지 않은 상태로 상기 반도체 물질층(10) 전면에 저농도 P(P^-)형 불순물을 주입하여서, 반도체 물질층(10)을 P^-형으로 도핑한다.

제7도는 상기 반도체 물질층(10)에 소오스 영역, 드레인 영역 및 채널 영역을 형성하고, 게이트 절연막 및 게이트 전극용 도전 물질을 형성하는 단계를 나타낸다.

먼저, 상기 반도체 물질층(10) 상에 게이트 절연층(20) 및 도전 물질(22)이 순차적으로 적층된다. 그 다음에 상기 도전 물질(22) 상에 소오스 및 드레인영역을 정의하기 위한 포토 레지스트 패턴(24)이, 제7도에 도시된 바와같이, 형성된다. 이어서, 상기 포토 레지스트 패턴(24)을 마스크로 사용하여서 고농도의 N형 불순물을 이은 주입함으로써 상기 패턴(24)이 덮히지 않은 영역의 상기 반도체 물질층(10)을 N⁺로 도핑한다. 따라서, 상기 반도체 물질층(10)에 P^-의 채널 영역(17)을 사이에 두고 N⁺의 소오스/드레인 영역(15a/15b)는 형성된다. 즉, 상기 반도체 물질층(10)에 NMOS 트랜지스터가 형성된다. 이때 상기 반도체 물질층(10)과 전기적으로 연결된 비트 라인용 플러그는 상기 도핑된 소오스 영역(15b)들에 연결되어 있되, 그것들 중 단지 짝수번째(또는 홀수번째) 영역에 연결되어 있다.

여기서, 상기 게이트 절연층(20)은 TiO₂로 이루어지며, 대략 300Å의 두께를 갖는다. 그리고, 상기 도전 물질(22)은 게이트 전극 즉, 강유전체 커패시터(이후 단계에서 형성됨)의 하부 전극을 구성하기 위한 것이며, 대략 500Å의 두께를 갖는 IrO₂또는 Pt로 이루어진다.

제8도는 게이트 전극(26), 즉 커패시터 하부 전극을 형성하는 단계를 나타낸다.

이전 단계에서 이은 주입이 완료된 후 상기 포토 레지스트 패턴(24)이 제거되지 않은 상태로 게이트 전극을 형성하기 위해서 상기 도전 물질을 건식 식각(dry etch)하면, 제8도에 도시된 바와같이, 게이트 전극(26), 즉 이후 단계에서 형성될 강유전체 커패시터의 하부 전극(26)이 저농도로 도핑된 반도체 물질층(10)영역의 상부에 형성된다.

여기서, 상기 포토 레지스트 패턴(24)은 제6도의 고농도의 불순물을 주입하는 단계에서 각질화되기 때문에, 별도의 포토 레지스트 경화 공정(hardening process)을 수행하지 않고 상기 도전 물질(22)(IrO₂또는 Pt)을 식각할 수 있다. 이러한 과정을 통해서 사진 식각 공정 단계를 줄일 수 있다.

제9도는 강유전체 커패시터의 유전체층(28) 및 상부 전극(30) 즉, 워드 라인을 형성하는 단계를 나타낸다.

상기 하부 전극(26)을 포함하여 상기 게이트 절연층(20) 상에 유전체층 즉, 강유전 물질로 구성된 강유전체층(28) 및 상부 전극(30)을 순차적으로 형성한다. 여기서, 상기 강유전체층(28)은 패턴닝되지 않은 상태로 메모리 셀들이 형성되는 어레이 영역(제10도에서 참조번호 100) 전면에 균일하게 코팅된다. 이로써, 패턴닝 단계에서 상기 강유전체층(28)의 강유전성이 파괴되는 것을 방지할 수 있다.

그리고, 상기 강유전체층(28)은 모든 영역에서 요구되는 결정 구조를 나타내지 않는다는 점에 유의하여야 한다. 즉, Pt 또는 IrO₂로 이루어진 하부 전극(26) 상에 형성된 강유전체층(28)은 요구되는 강유전성(제1도에 도시된 바와 같은 히스테리시스 특성)을 보이는 결정 구조(perovskite)를 가지는 반면에, 게이트 절연층(22) 상에 형성된 강유전체층(28)은 강유전성을 보이지 않는(또는 강유전성이 나쁜) 결정 구조로 형성된다.

따라서, 하부 전극(26) 상에 형성된 강유전체층(28)의 자발 분극(spontaneous polarization)값 및 항전계(coercive electric fiedle)는 나머지 영역에 형성된 강유전체층(28)의 그것에 비해서 상대적으로 낮다. 결과적으로, 상기 강유전체층(28)으로 인한 인접한 셀들 사이의 간섭(interference)은 열화된 강유전체층(28)에 의해서 감소될 수 있다.

제10도를 참조하면, 본 발명의 바람직한 실시예에 따른 단일 트랜지스터형 강유전체 메모리 장치의 구성을 보여주는 블럭도이다.

본 발명에 따른 단일 트랜지스터형(single-transistor-type) 강유전체 메모리 장치는 메모리 셀 어레이(memory cell array)(100), 행 디코더 회로(row decoder circuit)(110), 제 1 구동 전압 인가 회로(first driving voltage applying circuit)(120), 제 2 구동 전압 인가 회로(second driving voltage applying circuit)(130), 감지 증폭기 회로(sense amplifier circuit)(140) 및 열 디코더 회로(column decoder circuit)(150)를 포함한다.

상기 메모리 셀 어레이(100)는, 제9도에 도시된 바와 같이 소이 기판(SOI substrate)(11) 상에 형성된다. 상기 어레이(100)는 행들과 열들의 매트릭스 형태로 배열된 MFMIS(metal-ferroelectric-metal-insulator-semiconductor) 전계 효과 트랜지스터들의 메모리 셀들(memory cell)(MC_mn)(여기서, m=1, 2, 3, … 등, n=1, 2, 3, …, 등), 상기 각 행에 대응하는 복수 개의 워드 라인들(WL_m), 행 방향으로 신장하는 복수 개의 비트 라인들(BL_m+1)을 포함한다. 여기서, 상기 비트 라인들(RL_M+1)은, 제9도에 도시된 바와 같이, 상기 소이 기판의 절연층(13) 내에 형성된다.

상기 워드 라인들(WL_m)은 상기 메모리 셀 어레이(100)의 일측에 배열된 행 디코더 회로(110)에 연결되어 있고, 상기 비트 라인들(BL_m)은 상기 어레이(100)이 타측에 배열된 감지 증폭기 회로(140) 및 열 디코더 회로(150)에 연결되어 있다.

상기 각 메모리 셀(MC_mn)은 하나의 강유전체 커패시터(C_F)와 하나의 전계 효과 트랜지스터(FET)로 구성되어 있다. 상기 강유전체 커패시터(C_F)는 두 개의 전극들 및 그것 사이에 삽입된 강유전체로 이루어지고, 상기 강유전체 커패시터의 일 전극은 대응하는 각 행의 워드 라인(WL_m)에 접속되어 있다. 그리고, 상기 전계 효과 트랜지스터(FET)는 게이트 전극, N⁺의 불순물로 도핑된 소오스, 드레인, 그리고 상기 소오스 및 상기 드레인 사이에 형성된 채널을 가지며, 상기 강유전체 커패시터(CF)의 타 전극은, 제9도에서 알 수 있듯이, 상기 전계 효과 트랜지스터(FET)의 게이트 전극으로서 작용한다. 여기서, 상기 채널이 형성되는 반도체 물질층(10)은 P^-의 불술물로 도핑되어 있고, 상기 소오스 및 드레인이 형성되는 반도체 물질층(10)은 N⁺의 불순물로 도핑되어 있다.

상기 각 행의 메모리 셀들(MC_mn)은 인접한 메모리 셀들의 소오스 및 드레인이 형성되는 반도체 물질층 즉, N⁺로 도핑된 영역을 공유하며, 제 1 열에 배열된 메모리 셀들(MC_ml)의 드레인들을 포함하여 각 열의 메모리 셀들의 공유된 영역들(소오스/드레인) 중 짝수번째 영역들은 대응하는 제 1 구동 라인들(DL11, DL12, DL13, …, 등)을 통해서 상기 제 1 구동 전압 인가 회로(120)에 연결된다. 그리고, 각 열의 메모리 셀들의 채널이 형성된 반도체 물질층은 대응하는 제 2 구동 라인들(DL2l, DL22, DL23, …, 등)을 통해서 상기 제 2 구동 전압 인가 회로(130)에 연결되어 있다.

제10도에서 알 수 있듯이, 상기 비트 라인들(BL_m+1)과 상기 워드 라인들(WL_m)의 비는 2 : 1이다. 예를들면, 비트 라인들(BL1) 및(BL2)는 제 1 워드 라인(WL1)에 대응하고, 비트 라인들(BL2) 및 (BL3)은 제 2 워드 라인(WL2)에 대응한다. 즉, 하나의 워드 라인(예를들면, WL1)에 대응하는 두 개의 비트 라인들(예를들면, BL1 및 BL2) 중 하나의 비트 라인(예를들면, BL2)는 인접한 워드 라인(예를들면, WL2)에 공유된다.

아울러, 각 행에 배열된 메모리 셀들의 공유된 영역들(소오스/드레인) 중 홀수번째 영역들(소오스/드레인)은 대응하는 두 개의 비트 라인들에 번갈아 연결되어 있다. 예를들면, 제 1 행에 배열된 메모리 셀들의 공유된 홀수번째 영역들 중 홀수번의 영역들은 비트 라인(BL1)에 연결되고, 그리고 짝수번의 영역들은 비트 라인(BL2)에 연결된다. 편의상 도면에는 도시되지 않았지만, 이와 같은 배열 방식으로 나머지 모든 행들 역시 대응하는 비트 라인들에 번갈아 연결될 수 있음은 자명하다.

<기입 동작>

본 발명의 바람직한 실시예에 따른 단일 트랜지스형 강유전체 램 장치의 기입 동작이 제10도에 의거하여 이하 설명된다.

먼저, 모든 메모리 셀들(MC_mn)의 초기 상태가 데이터 ‘0’의 상태로 유지된다고 가정하자. 여기서, 데이터 ‘0’의 상태는 각 메모리 셀을 구성하는 전계 효과 트랜지스터(FET)가 도전되지 않은 상태를 나타내고, 데이터 ‘1’의 상태는 전계 효과 트랜지스터가 도전된 상태를 나타낸다. 즉, 채널이 형성될 때 데이터 ‘1’이 저장된 것을 의미하고, 채널이 형성되지 않을 때 데이터 ‘0’가 저장된 것을 의미한다.

제 1 행 및 제 1 열이 교차하는 영역에 배열된 메모리 셀(MC₁₁)에 데이터 ‘1’이 기입되는 것을 설명하면 다음과 같다. 먼저, 행 디코더 회로(110)은 제 1 워드 라인(WL1)을 선택되고, 그것 상에 기입 전압(Vw)을 인가한다. 그리고, 제 2 구동 전압 인가 회로(130)는 상기 메모리 셀(MC₁₁)에 대응하는 제 2 구동 라인(DL21)에 접지 전압(GND)을 제공한다.

이때 제 1 구동 라인들(DL11, DL12, DL3, …, 등), 비선택된 워드 라인들(WL2-WLm), 그리고 비선택된 제 2 구동 라인들(DL22, DL23, …, 등)은 각각 제 1 구동 전압 인가 회로(120), 제 2 구동 전압 인가 회로(130)에 의해서 플로팅 상태로 유지된다. 여기서, 상기 기입 전압(Vw)은 강유전 물질이 제1도의 점 (A) 또는 점 (C)로 충분히 분극될 수 있는 레벨의 동작 전압을 나타낸다.

이로써, 상기 선택된 메모리 셀(MC₁₁)의 강유전체 커패시터(C_F)에 기입 전계(writing electric field)가 인가된다. 다시말해서, 선택된 워드 라인(WL1)에서 구동 라인(DL21) 방향으로, 상기 강유전체 커패시터 양단에 양의 전압(+Vs)이 인가되기 때문에, 제1도에 도시된 바와같이, 상기 강유전체 커패시터의 분극도는 0에서 점 (A)까지 이동한다. 이로 인해서, 하부 전극(26) 즉, 게이트 전극(26)은 (+)가 되고, 그 결과 게이트 전극 하부의 반도체 물질층의 표면에 음의 전하들이 모이게 된다.

결국, 일반적으로 사용되는 NMOS 전계 효과 트랜지스터와 같이 전류(electric current)가 드레인으로부터 소오스로 흐를 수 있는 전류 통로(current path)가 상기 전계 효과 트랜지스터의 채널 영역에 형성된다. 앞서 정의된 바와같이, 상기 선택된 메모리 셀에 데이터 ‘1’이 기입된다. 이후, 전계 효과 트랜지스터의 채널 영역에 형성된 전류 통로는, 상기 강유전체 커패시터에 인가된 기입전계가 사라지더라도, 잘 알려진 바와 같이, 상기 강유전체 커패시터의 강유전성으로 인해서 그대로 유지된다.

이와 반대로, 상기 선택된 메모리 셀에 데이터 ‘0’을 기입하고자 하는 경우, 상기 기입 전압(Vw)과 반대의 극성을 갖는 전압이 상기 선택된 제 1 워드 라인(WL1)에 인가된다. 나머지 모든 전압 조건은 데이터 ‘1’을 기입할 때와 동일하기 때문에, 설명의 중복을 피하기 위해서 여기서 생략된다. 이로써, 상기 선택된 메모리 셀(MC11)의 강유전체 커패시터 양단에 음의 전압(-Vs)이 인가되며, 그 결과 상기 강유전체 커패시터의 분극도는 0에서 점 (C)까지 이동한다.

이로 인해서, 게이트 전극은 (-)가 되고, 전계 효과 트랜지스터는 도전되지 않는다. 결국, 전류 통로가 형성되지 않는다. 앞서 정의된 바와 같이 상기 선택된 메모리 셀에 데이터 ‘0’가 기입된다. 앞서 설명된 메모리 셀(MC₁₁)에 대한 기입 동작이 설명되었지만, 나머지 모든 메모리 셀들 역시 동일한 방법에 의해서 기입될 수 있다는 점과, 데이터 소거 상태가 데이터 ‘0’의 상태로 정의될 때 메모리 셀에 저장된 데이터를 소거하는 방법이 데이터 ‘0’를 기입하는 방법과 동일하게 수행될 수 있다는 점은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

<독출 동작>

본 발명에 따른 기입 동작이 이하 제10도에 의거하여 설명된다. 편의상, 제 1 행 및 제 1 열이 교차하는 영역에 배열된 메모리 셀(MC₁₁)에 대한 독출 동작이 설명된다.

먼저, 행 디코더 회로(110)는 제 1 워드 라인(WL1)을 선택하고, 그것상으로 강유전체 커패시터의 분극을 바꾸지 않을 정도의 레벨을 갖는 전압을 인가한다. 그리고, 상기 메모리 셀(MC11)에 대응하는 제 1 구동 라인(DL11)은 제 1 구동 전입 인가 회로(120)을 통해서 감지 전압으로 구동된다(또는 감지 전류를 공급한다).

비선택된 워드 라인들(WL2-WLm)은 상기 행 디코더 회로(110)에 의해서 플로팅 상태로 유지되고, 상기 제 2 구동 라인들(DL21, DL22, DL23, …, 등)은 제 2 구동 전압 인가 회로(130)에 의해서 플로팅 상태로 유지된다. 게다가, 상기 선택된 메모리 셀(MC₁₁)에 대응하는 제 1 구동 라인(DL11)을 제외한 나머지 제 1 구동 라인들(DL12, DL13, …, 등)은 상기 제 1 구동 전압 인가 회로(120)에 의해서 플로팅 상태로 유지된다.

그리고, 열 디코더 회로(150)에 의해서 상기 메모리 셀에 대응하는 비트 라인(BL1)이 선택되고, 선택된 비트 라인(BL1) 상의 전위 변화가 감지 증폭기 회로(140)에 의해서 감지된다. 만약, 상기 선택된 메모리 셀(MC11)에 데이터 ‘1’이 저장되었다면, 다시말해서 전계 효과 트랜지스터가 도전되어 있다면, 제 1 구동 라인(DL1)에 인가된 감지 전압에 의해서 비트 라인(BL1)의 전위가 변화된다. 따라서, 감지 증폭기 회로(140)는 비트 라인의 전위 변화를 감지하여 증폭하게 된다. 즉 데이터 ‘1’이 독출되었음을 알 수 있다.

이와 반대로, 상기 선택된 메모리 셀(MC11)에 데이터 ‘0’가 저장되었다면, 즉 전계 효과 트랜지스터가 도전되지 않았다면, 제 1 구동 라인(DL1)에 인가된 감지 전압에 의해서 비트 라인(BL1)의 전위는 변화되지 않는다. 결국, 감지 증폭기회로(140)는 비트 라인(BL1)의 전위 변화가 없음을 감지하여 증폭하게 된다. 즉, 데이터 ‘0’가 독출되었음을 알 수 있다.

상기한 바와같이, 본 발명의 제조 방법에 의해서 고집적 가능하고 그리고 우수한 강유전 특성을 보이는 단일 트랜지스터형 강유전체 램 장치를 제공할 수 있다.

Claims

셀 어레이 영역, 주변 영역 및 코어 영역을 갖는 불 휘발성 메모리 장치의 제조 방법에 있어서: 반도체 물질층 상에 제 1 절연층을 형성하는 단계와; 상기 반도체 물질층의 표면이 노출되도록 상기 제 1 절연층을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 상기 제 1 절연층 상에 비트 라인을 형성하는 단계와; 상기 비트 라인 상에 표면이 평탄한 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층에 핸들링 웨이퍼를 본딩하는 단계와; 상기 반도체 물질층이 소정 두께로 남도록 상기 반도체 물질층을 연마하는 단계와; 상기 반도체 물질층 전면에 제 1 도전형의 불순물 이온을 도핑하는 단계와; 상기 반도체 물질층 상에 제 3 절연층 및 도전층을 순차적으로 형성하는 단계와; 상기 반도체 물질층에 제 2 도전형의 불순물 이온을 주입하여서 소오스/드레인 영역을 형성하는 단계와; 상기 제 3 절연층의 표면이 노출되도록 상기 도전층을 식각하여서 하부 전극을 형성하는 단계와; 상기 하부 전극을 포함한 상기 제 3 절연층 상에 강유전층을 형성하되, 상기 반도체 물질층의 셀 어레이 영역 상부 전면에 형성되도록 하는 단계 및; 상기 강유전층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 제 1 및 제 2 절연층은 SiO₂로 이루어지는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 제 1 도전형의 불순물 이온은 p형이고, 상기 제 2 도전형의 불순물 이온은 n형인 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 제 3 절연층은 SiO₂, TiO₂, Y₂O₃, CeO₃, SrTiO₃, BaSrTiO₃중 어느 하나로 이루어지는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 하부 전극은 Pt, IrO₂, 그리고 RhO₂중 어느 하나로 이루어지는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 상부 전극은 Pt, IrO₂, RhO₂중 어느 하나로 이루어지는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 소오스/드레인 영억을 형성하는 단계는 상기 도전층 상에 포토 레지스트 패턴을 형성하되, 상기 비트 라인용 콘택홀의 폭보다 상대적으로 넓은 폭으로 상기 도전층이 노출되도록 형성하는 단계를 포함하며, 상기 포토 레지스트 패턴을 마스크로 사용하여 이온 주입 공정을 수행하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제7항에 있어서, 상기 하부 전극 형성 단계는 상기 포토 레지스트 패턴을 마스크로 사용하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제1항에 있어서, 상기 강유전층을 형성하는 단계는 상기 하부 전극을 포함한 상기 제 3 절연층 상에 강유전 물질을 코팅하는 단계 및; 상기 강유전 물질을 열처리하여 상기 강유전층을 형성하는 단계를 포함하고; 상기 하부 전극 상에 형성된 강유전층이 상기 제 3 절연층 상에 형성된 강유전층에 비해서 상대적으로 좋은, 강유전체 특성을 나타내는, 결정 구조를 갖도록 함으로써 인접한 셀들 사이의 간섭을 방지할 수 있는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
제7항에 있어서, 상기 강유전 물질은 PZT, SBT(SrBiTa), 그리고 PbTiO₃및 PZT의 혼합물 중 어느 하나로 이루어지는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.
셀 어레이 영역, 주변 영역 및 코어 영역을 갖는 불 휘발성 메모리 장치에 있어서; 제 1 절연층과; 상기 제 1 절연층 상에 형성되어 있되, 소오스, 드레인 및 채널 영역이 형성된 반도체 물질층과; 상기 제 1 절연층 내에 형성되어 있되, 상기 반도체 물질층의 소오스/드레인 영역과 전기적으로 연결된 플러그를 갖는 비트 라인과; 상기 반도체 물질층 상에 형성된 제 2 절연층과; 상기 패널 영역의 상기 제 2 절연층 상에 형성된 하부 전극과; 상기 하부 전극을 포함한 상기 제 2 절연층 상에 형성되어 있되, 상기 반도체 물질층의 셀 어레이 영역 상부 전면에 형성된 강유전층 및; 상기 강유전층 상에 형성된 상부 전극을 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
두 개의 전극들을 가지며, 상기 두 전극들 사이에 강유전 물질로 채워진 하나의 강유전체 커패시터와, 소오스 및 드레인 영역들, 상기 영역들 사이의 채널 영역 및 게이트 전극을 갖는 하나의 전계 효과 트랜지스터를 포함하는 적어도 하나의 메모리 셀과, 상기 두 전극들 중 제 1 전극이 워드 라인으로 작용하고, 상기 전극들 중 제 2 전극이 상기 전계 효과 트랜지스터의 게이트 전극으로 작용하며; 상기 강유전 물질의 분극 방향을 반전시키기 위한 또는 초기의 분극 방향을 유지하기 위한 기입 전계를 상기 강유전체 커패시터에 인가함으로써 상기 메모리 셀에 데이터를 기입하기 위한 기입 수단 및; 상기 전계 효과 트랜지스터가 도전되었는지 유무를 검출함으로써 상기 메모리 셀에 기입된 데이터를 독출하기 위한 독출 수단을 포함하는 불 휘발성 메모리 장치.
제12항에 있어서, 상기 기입 수단은 상기 강유전 물질의 분극 방향이 반전되도록 또는 초기의 분극 방향이 유지되도록 함으로써 상기 메모리 셀에 데이터를 기입하기 위해 상기 제 1 전극에 기입 전압을 인가하고 상기 반전 영역에 제 1 구동 전압을 인가함으로써 상기 기입 전계가 상기 강유전체 커패시터에 인가되도록 하는 불 휘발성 메모리 장치.
제13항에 있어서, 상기 기입 수단은 상기 기입 동작이 수행되는 동안에 상기 메모리 셀의 소오스/드레인 영역을 플로팅 상태로 유지시키는 불 휘발성 메모리 장치.
제13항에 있어서, 상기 기입 전압은 상기 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압인 불 휘발성 메모리 장치.
제13항에 있어서, 상기 제 1 구동 전압은 접지 전압의 레벨을 갖는 불 휘발성 메모리 장치.
제12항에 있어서, 상기 독출 수단은 상기 전계 효과 트랜지스터의 소오스/드레인 영역에 감지전압을 인가하는 수단 및; 상기 전계 효과 트랜지스터의 소오스/드레인 영역의 전위 변화를 검출하기 위한 수단을 포함하는 불 휘발성 메모리 장치.
제17항에 있어서, 상기 독출 수단은 상기 메모리 셀로부터 데이터를 독출하는 동안 상기 워드라인을 제 2 구동 전압으로 구동하되, 기입 전압과 접지 전압 사이의 레벨을 갖는 상기 제 2 구동 전압으로 구동하는 불 휘발성 메모리 장치.
제18항에 있어서, 상기 기입 전압은 상기 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압인 불 휘발성 메모리 장치.
제12항에 있어서, 상기 기입 수단은 상기 강유전 물질의 분극 방향을 바꾸기 위해서 상기 제 1 전극에 소거 진압을 인가하고 상기 채널 영역에 상기 제 1 구동 전압을 인가하여 상기 강유전체 커패시터에 소거 전계가 인가되도록 함으로써 상기 메모리 셀의 데이터를 소거하는 불 휘발성 메모리 장치.
제20항에 있어서, 상기 소거 전압은 상기 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압인 불 휘발성 메모리 장치.
제19항 또는 제20항에 있어서, 상기 소거 전압은 상기 기입 전압과 반대의 극성을 갖는 불 휘발성 메모리 장치.
제20항에 있어서, 상기 기입 수단은 상기 소거 전계가 생성되는 동안에 상기 소오스/드레인 영역들을 플로팅 상태로 유지시키는 불 휘발성 메모리 장치.
행들과 열들의 매트릭스 형태로 배열된 메모리 셀들과; 상기 행들을 따라 신장하는 복수 개의 워드 라인들과; 상기 각 워드 라인에 대응하는 각 메모리 셀은 두 개의 전극들 사이에 강유전 물질로 채워진 강유전체 커패시터와, 게이트 전극, 소오스/드레인 영역들 및 상기 영역들 사이의 채널 영역을 갖는 전계 효과 트랜지스터로 구성되고, 상기 강유전체 커패시터의 일 전극이 대응하는 워드 라인에 연결되고, 타 전극이 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 그리고 상기 각 워드 라인에 대응하는 메모리 셀들의 전계 효과 트랜지스터들 중 인접한 전계 효과 트랜지스터는 소오스/드레인 영역들을 공유하고; 상기 워드 라인들과 동일한 방향으로 신장하는 복수 개의 비트 라인들과; 상기 워드 라인들과 상기 비트 라인들의 비는 1 : 2이고, 상기 각 행의 전계 효과 트랜지스터들의 공유된 소오스/드레인 영역들 중 짝수번째 영역은 상기 각 행에 대응하는 비트 라인들에 번갈아 연결되어 있되, 하나의 워드 라인에 대응하는 비트 라인들이 인접한 행들에 공유되며; 상기 각 행의 전계 효과 트랜지스터들의 소오스/드레인 영역들 중 홀수번째 영역들에 연결된 복수 개의 제 1 구동 라인들과; 상기 각 열의 전계 효과 트랜지스터들의 채널 영역들에 연결된 복수 개의 제 2 구동 라인과; 데이터를 기입하고자 하는 메모리 셀에 대응하는 워드 라인을 선택하고 그리고 상기 선택된 워드 라인에 기입 전압을 인가하기 위한 수단과, 상기 선택된 메모리 셀에 연결된 제 2 구동 라인을 제 1 전압으로 구동하기 위한 수단을 구비하며, 상기 선택된 메모리 셀의 강유전체 커패시터의 분극 방향을 반전시키기 위한 또는 초기의 분극 방향을 유지하기 위한 기입 전계를 상기 강유전체 커패시터에 인가함으로써 상기 선택된 메모리 셀에 데이터를 기입하기 위한 기입 수단 및; 상기 선택된 메모리 셀에 연결된 제 1 구동 라인을 제 2 전압으로 구동하기 위한 수단과, 상기 선택된 메모리 셀에 대응하는 비트 라인의 전위 변화를 감지하기 위한 감지 수단을 포함하며, 상기 전계 효과 트랜지스터가 도전되었는지 유무를 검출함으로써 상기 메모리 셀에 기입된 데이터를 독출하기 위한 독출 수단을 포함하는 불 휘발성 메모리 장치.
제24항에 있어서, 상기 메모리 셀들은 절연층 상에 반도체 물질층이 적층된 소이 기판에 형성되는 불 휘발성 메모리 장치.
제25항에 있어서, 상기 비트 라인들은 상기 소이 기판의 절연층 사이에 형성되며, 상기 반도체 물질층의 채널 영역들에 전기적으로 연결된 플러그들을 구비한 불 휘발성 메모리 장치.
제26항에 있어서, 상기 강유전 물질은 단지 상기 메모리 셀들이 형성되는 영역의 상기 반도체 물질층 상부 전면에 형성되는 불 휘발성 메모리 장치.
제24항에 있어서, 상기 제 1 전압은 접지 전압의 레벨을 갖는 불 휘발성 메모리 장치.
제24항에 있어서, 상기 기입 전압은 상기 선택된 메모리 셀의 강유전체 커패시터를 구성하는 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨을 갖는 불 휘발성 메모리 장치.
제24항에 있어서, 상기 기입 수단은 상기 선택된 메모리 셀에 데이터를 기입하는 동안에 상기 제 1 구동 라인들을 플로팅 상태로 유지시키기 위한 수단을 부가적으로 포함하는 불 휘발성 메모리 장치.
제30항에 있어서, 상기 기입 수단은 상기 선택된 메모리 셀에 데이터를 기입하는 동안에 비선택된 워드 라인들과, 상기 선택된 메모리 셀의 제 2 구동 라인을 제외한 나머지 제 2 구동 라인들을 플로팅 상태로 유지시키는 불 휘발성 메모리 장치.
제24항에 있어서, 상기 독출 수단은 상기 선택된 메모리 셀로부터 데이터를 독출하는 동안에 상기 선택된 워드 라인을 제 3 전압으로 구동하는 수단을 부가적으로 포함하는 불 휘발성 메모리 장치.
제32항에 있어서, 상기 제 3 전압은 상기 선택된 메모리 셀의 강유전체 커패시터를 구성하는 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨의 전압과 접지 전압 사이의 레벨을 갖는 불 휘발성 메모리 장치.
제32항에 있어서, 상기 독출 수단은 상기 선택된 메모리 셀로부터 데이터를 독출하는 동안에 비선택된 워드 라인들, 비선택된 메모리 셀의 제 1 구동 라인들 및 상기 모든 제 2 구동 라인들을 플로팅 상태로 유지시키는 불 휘발성 메모리 장치.
제24항에 있어서, 상기 기입 수단은 상기 선택된 메모리 셀에 대응하는 워드 라인을 선택한 후 상기 선텍된 워드 라인에 소거 전압을 인가하고, 그리고 상기 선택된 메모리 셀의 제 2 구동 라인을 제 3 전압으로 구동하여서, 상기 강유전 물질의 분극 방향을 반전시키기 위한 또는 초기의 분극 방향을 유지하기 위한 소거 전계가 상기 강유전체 커패시터에 인가되도록 함으로써 상기 메모리 셀에 저장된 데이터를 소거하는 불 휘발성 메모리 장치.
제35항에 있어서, 상기 제 3 전압은 접지 전압의 레벨인 불 휘발성 메모리 장치.
제35항에 있어서, 상기 소거 전압은 상기 선택된 메모리 셀의 강유전체 커패시터를 구성하는 강유전 물질의 분극을 충분히 포화시킬 수 있는 레벨을 갖는 불 휘발성 메모리 장치.
제29항 또는 제35항에 있어서, 상기 소거 전압은 상기 기입 전압에 반대의 극성의 레벨을 갖는 불 휘발성 메모리 장치.