KR100663310B1 - 불휘발성 메모리 - Google Patents

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KR100663310B1
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Abstract

반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터와, 제1 및 제2의 전극과, 상기한 제1 및 제2의 전극간에 끼워진 제2의 강유전체층으로 이루어지고,
상기한 제1의 전극을 상기한 트랜지스터의 소스·드레인영역의 한쪽에 접속해서 된 강유전체 캐패시터를 구비하고, 상기한 게이트전극과 상기한 반도체기판 사이에 제1의 전위차를 생기게 하며, 상기한 제1의 강유전체층의 분극을 반전시킴과 동시에, 상기한 제1 및 제2의 전극간에 제2의 전위차를 생기게 하고, 상기한 제2의 강유전체층의 분극을 반전시키므로서 다치(多値)데이터의 기록 및 판독을 행하도록 한 것을 특징으로 하는 불휘발성 메모리.

Description

불휘발성 메모리{NON-VOLATILE MEMORY}
도 1은 본 발명 실시예의 불휘발성 메모리의 등가회로를 나타내는 도면.
도 2는 본 발명 실시예의 불휘발성 메모리를 나타내는 도면.
도 3은 본 발명 실시예의 불휘발성 메모리의 히스테리시스 특성을 나타내는 도면.
도 4는 본 발명 실시예의 불휘발성 메모리의 판독 타임차트를 나타내는 도면.
도 5는 본 발명 실시예의 불휘발성 메모리의 판독결과를 나타내는 도면.
도 6은 종래예의 강유전체 메모리의 등가회로를 나타내는 도면.
도 7은 종래예의 강유전체 메모리의 구조를 나타내는 도면.
도 8은 종래예의 강유전체 메모리의 등가회로를 나타내는 도면.
도 9는 종래예의 강유전체 메모리의 구조를 나타내는 도면.
도 10은 종래예의 강유전체 메모리의 동작설명도.
(도면의 주요부분에 대한 부호의 설명)
1. 실리콘기판 2. 소스영역
3. 드레인영역 4. 게이트절연막
5. 플로우팅게이트 6. 강유전체막
7. 컨트롤게이트 16. 제1전극
17. 강유전체막 18. 제2전극
P. 플러그
본 발명은 불휘발성 메모리에 관한 것이며, 특히 MFS(금속－강유전체－반도체)전계효과 트랜지스터, MFIS(금속－강유전체－절연체－반도체)전계효과 트랜지스터, MFMIS(금속－강유전체－금속－절연체－반도체)전계효과 트랜지스터와, 강유전체 캐패시터로 된 복합형의 불휘발성 메모리에 관한 것이다.
현재 연구되고 있는 강유전체 메모리는 크게 2가지로 나누어진다.
하나는, 강유전체 캐패시터의 반전 전하량을 검출하는 방식으로서, 강유전체 캐패시터와 선택트랜지스터로 구성된다.
또 하나는, 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식의 메모리이다.
이 방식의 대표적인 것이 MFSFET이다.
이것은 게이트절연막에 강유전체를 사용한 MIS구조이다.
이 구조에서는 반도체 표면에 직접 강유전체를 형성할 필요가 있으며, 강유전체/반도체의 계면제어가 곤란한 것에서, 양질의 메모리소자를 제조하는 것은 극히 곤란한 것으로 되어있다.
그래서, 현재는 강유전체/반도체 계면에 버퍼층을 형성한 메모리구조가 주류로 되어 있는 바, 본 출원인은 도 6 등에 등가회로 및 도 7(a) 내지 (c)에 단면설명도로 나타내고 있는 바와 같이, 강유전체/반도체 계면에 버퍼층으로서 금속층(M)과 절연체층(I)을 개재시킨 MFMIS구조의 FET를 제안하고 있다.
이 MFMIS구조의 FET는, 반도체기판(1)의 소스·드레인영역(2, 3)간에 형성되는 채널 영역상에, 게이트산화막(5), 플로우팅 게이트(6), 강유전체막(7), 컨트롤게이트(8)를 순차 적층해서 이루어진 것이다.
이 구조에서는 통상 반도체기판(1)을 설치하여, 도 7(b)에 나타내는 바와 같이 컨트롤게이트(8)에 정(正)의 전압을 부여하면, 강유전체막(7)은 분극반전을 일으킨다.
컨트롤게이트(8)의 전압을 제거해도 강유전체막(7)의 잔류분극에 의해 채널형성영역 CH에는 부(負)의 전하가 발생한다.
이것을「1」의 상태로 한다.
역으로, 도 7(c)에 나타내는 바와 같이 컨트롤게이트(8)에 부의 전압을 부여하면, 강유전체막(7)은 역방향으로 분극반전을 일으킨다.
컨트롤게이트(8)의 전압을 제거해도 강유전체막(7)의 잔류분극에 의해 채널형성영역(CH)에는 정의 전하가 발생한다. 이것을「0」의 상태로 한다.
이와 같이해서 FET에 정보「1」또는「0」의 기록을 행할 수 있게 되어있다.
기록된 정보의 판독은 컨트롤게이트(8)에 판독전압(Vr)을 부여하므로서 실행 된다.
판독전압 Vr 은 「1」의 상태에 있어서의 역치(??値)전압(Vth1)과「0」의 상태에 있어서의 역치전압(Vth0) 사이의 값으로 설정되어있다.
그리고, 컨트롤게이트(8)에 판독전압(Vr)을 부여한 때 드레인전류가 흘렀는가 아닌가를 검출하므로서 기록된 정보가「1」이였든가「0」이였든가를 판별할 수가 있게 되어 있다.
이와 같이 MFMIS구조의 FET에 의하면 하나의 소자로 하나의 메모리셀을 구성할 수가 있고, 비파괴 판독을 양호하게 행하는 것이 가능하다.
한편, 도 8에 등가회로도, 도 9에 단면도를 나타내는 바와 같이 선택트랜지스터와 강유전체 캐패시터로 구성되는 앞선 구조의 강유전체 메모리는 한 개의 강유전체 캐패시터에「0」「1」의 2값의 전하량을 유지할 수가 있는 것이다.
예를들면, 도 10에 강유전체막의 히스테리시스 특성을 나타내는 바와 같이, 기억정보 「0」을 기록하는 경우, 캐패시터에 인가하는 전압을 마이너스(－)로 하고[선택트랜지스터(TSW)를 ON으로 해서 비트선 BL에 마이너스전위, 플레이트선 PL에 플러스(＋)전위를 인가한다], d점을 통과시킨 후, 인가전압을 영(0)으로 복귀시키면, 분극치는 잔류분극점 a점이 되고, 기억정보「0」을 기록할 수가 있다.
한편, 기억정보「1」을 기록하는 경우, 캐패시터에 인가시키는 전압을 플러스로 하고, b점을 통과시킨 후, 인가전압을 영(0)으로 복귀시키면, 분극량은 잔류분극점 c점이 되고, 기억정보「1」을 기록할 수가 있다.
데이터의 판독에 있어서는, 전압을 캐패시터에 인가시킨 때에, 비트선상에 흘러나오는 전하량을 검출하므로서 행해진다.
강유전체 캐패시터로부터 비트선에 흘러나오는 전하는 비트선 전위를 변동시킨다.
비트선에는 비트선의 존재에 의해 생기는 기생 비트선용량(Cb)이 존재한다.
트랜지스터가 ON이 되고, 판독되는 메모리가 선택되면, 비트선상에는 메모리셀에 기록되는 정보에 따라 전하가 출력된다.
이 전하를 비트선의 전체 용량치로 나눈 값이 비트선의 전위가 된다.
이 비트선 전위의 차이를 미리 설정되어있는 기준전위와 비교하여 판독하도록 구성되어있다.
이들 메모리구조에서는 어느 것이나 2값 정보의 기록 판독밖에 되지 않는다는 문제가 있었다.
본 발명은 많은 값의 정보를 기록 판독할 수가 있은 메모리구조를 제공하는 것을 목적으로 한다.
본 발명은 반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서, 게이트전극을 적층해서 된 강유전체 트랜지스터와, 제1 및 제2전극과, 상기한 제1 및 제2전극간에 끼워진 제2의 강유전체 층으로 이루어지고, 상기한 제1의 전극을 상기한 트랜지스터의 소스·드레인영역의 한쪽에 접속해서 된 강유전체 캐패시터를 구비하며, 상기한 게이트전극과 상기한 반도체기판의 사이에 제1의 전위차를 생기게 하고, 상기한 제1의 강유전체층의 분극을 반전시킴과 동시에, 상기한 제1 및 제2의 전극간에 제2의 전위차를 생기게 하며, 상기한 제2의 강유전체층의 분극을 반전시키므로서 다치(多値)데이터의 기록 및 판독을 행하도록 한 것을 특징으로 한다.
본 발명의 제 2에 의하면, 청구항 1에 기재된 불휘발성 메모리에 있어서, 상기한 강유전체 트랜지스터는 반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에, 제1의 강유전체층과 게이트절연막을 거쳐서 형성된 게이트전극을 구비해서 된 MFIS구조의 트랜지스터인 것을 특징으로 한다.
본 발명의 제 3에 의하면, 청구항 1에 기재된 불휘발성 메모리에 있어서, 상기한 강유전체 트랜지스터는, 반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에 게이트절연막을 거쳐서 플로우팅게이트와, 제1의 강유전체층과, 컨트롤게이트를 순차 적층해서 된 MFMIS구조의 트랜지스터인 것을 특징으로 한다.
그러한 구성에 의하면, 기판과 컨트롤게이트 등의 게이트(워드선)와의 사이에 인가하는 전압, 및 강유전체 트랜지스터의 게이트전위하에 있어서의 드레인전류(채널저항)의 대소와의 조합에 의해 다치데이터의 기록 및 판독을 행하는 것이 극히 용이하게 가능하게 된다.
또, 본 발명의 제 4에서는, 청구항 3에 기재된 불휘발성 메모리에 있어서, 상기한 제1 및 제2의 강유전체층은 동일공정에서 형성된 강유전체층인 것을 특징으 로 한다.
그러한 구성에 의하면, 상기한 효과에 추가하여, 제조가 용이하고, 구조가 간단하며, 또한, 신뢰성이 높은 불휘발성 메모리를 제공하는 것이 가능해진다.
또한, 제1 및 제2의 강유전체층을 동일공정에서 형성하는 경우, 1트랜지스터 1캐패시터형의 메모리에서는 PZT, SBT를 사용하는 것이 바람직하다. STN은 사용할 수가 없다.
이에 대해 제1 및 제2의 강유전체층을 별개의 공정에서 형성하는 경우 1트랜지스터형의 메모리에서는 STN을 사용하는 것이 보다 바람직하지만, PZT, SBT를 사용해도 된다.
이 1트랜지스터형의 메모리로서는, 게이트전극을 제1 및 제2의 강유전체층을 포함하도록 형성하고, 이들 제1 및 제2의 강유전체층간에 전극을 개재시켜 각 강유전체층에 인가되는 전압을 독립해서 제어할 수 있게 한 것이 적용 가능하다.
(실시예)
다음에 본 발명의 실시예로서 PZT를 유전체막으로서 사용한 강유전체 메모리에 대해서 설명한다.
이 강유전체 메모리는 도 1에 그 등가회로도를 나타내는 게이트전극에 강유전체층을 사용한 MFMIS트랜지스터(TMF)와, 이 MFMIS트랜지스터(TMF)의 소스·드레인영역의 어느 것인가 한쪽에 제1의 전극이 접속되고, 제2의 전극과의 사이에 강유전체층을 끼워갖게 해서 된 강유전체 캐패시터(CF)로 1셀을 구성해서 된 것이다.
이 강유전체 메모리는 도 2(a) 및 (b)에 단면 구조도를 나타내는 바와 같이, n 형의 실리콘기판(1)의 표면에 형성된 p형 불순물영역으로 된 소스·드레인영역(2, 3) 사이의 채널영역의 표면에, 막의 두께 10nm의 산화실리콘막으로 된 게이트절연막(4)을 거쳐서 베이스게이트(5G)가 형성되고, 이 베이스게이트에 접속되는 플러그(P)를 거쳐서 형성된 막의 두께 100nm의 이리듐층과 막의 두께 50nm의 산화이리듐층의 2층 구조로 된 플로우팅게이트(5)와, 막의 두께 200nm의 PZT로 된 강유전체층(6)과, 막의 두께 100nm의 PZT로 된 컨트롤게이트(7)를 순차로 적층해서 된 MFMIS구조의 FET와, 상기한 소스·드레인영역(2, 3)의 한쪽에 접속된 막의 두께 100nm의 이리듐층과 막의 두께 50nm의 산화이리듐층의 2층 구조로 된 제1전극(16)과, 막의 두께 200nm의 PZT로 된 강유전체층(17)과, 막의 두께 100nm의 이리듐층과 막의 두께 50nm의 산화이리듐층의 2층 구조로 된 제2전극(18)으로 된 강유전체 캐패시터가 접속되어 1셀을 구성하고 있다.
그리고, 이 제2의 전극(18)은 플레이트선(18PLm)에 접속되고, 소스·드레인영역의 한쪽은 비트선(20BLm)에 접속된다.
컨트롤게이트(7)는 워드선을 구성하고, 기판표면의 N-웰에는 드라이브선 DLN(22)가 도시하지 않은 개소에서 접속되고, 기판전위를 제어할 수 있도록 구성되어있다.
여기서 플로우팅게이트는 기판표면에 형성된 베이스게이트(5G)에 접속되도록 플러그 P를 거쳐서 강유전체 캐패시터의 제1전극과 동일레벨에 형성되어있다.
19, 21은 층간절연막이다.
여기서는 MFMIS구조의 FET 및 강유전체 캐패시터로 각각 2가지의 상태, (0), (1)를 취할 수가 있기 때문에, 계 4개의 조합상태 (0, 0), (0, 1), (1, 0), (1, 1)의 4값을 취할 수가 있다.
기록에 있어서는 컨트롤게이트 WL과 기판간 DL에 게이트전압을 인가한다.
이때 강유전체층의 분극상태에 의해 트랜지스터의 역치전압이 변화하는 것에 의해 어떤 게이트전압에서의 드레인전류(채널저항)의 대소를 기억정보로서 이용한다.
그리고, 또, 이 드레인전류를 강유전체 캐패시터에 축적하고, 또한, 이 축적정보의 유무에 의해서도 기억정보의 기록, 판독을 행하는 것이 가능하게된다.
따라서, FEMIS와 강유전체 캐패시터로서 각각 2값씩 4값의 기록, 판독을 행하는 것이 가능해진다.
다음에 이 불휘발성 메모리의 동작에 대해 설명한다.
도 3은 히스테리시스를 나타내는 도면이며, 도 4는 판독의 타임차트를 나타내는 도면이다.
워드선 WL에는 전압 VW1을 인가하고, FET를 ON 시키므로서 1을 기록한다.
이때 드라이브선 DL은 접지전위로 한다.
이어서 플레이트선을 하이(high)로, 비트선을 접지전위로 하고, 유전체 캐패시터에 0을 기록한다.
이때는 (1, 0)의 기록을 행하는 것이 된다.
이후, 워드선 WL에는 전압 VW0을 인가하고, 드라이브선 DL을 하이로 하므로서 FET에 0을 기록한다.
이때는 (0, 0)의 기록을 행하는 것이 된다.
한편, 이때(플레이트선에 1을 기록한 상태에서) 플레이트선을 접지전위, 비트선을 하이로 하면, 유전체 캐패시터에 1을 기록할 수가 있다.
이때는 (1, 1)의 기록을 행하는 것이 된다.
또, 그후 워드선 WL에는 전압 VW0을 인가하고, 드라이브선 DL을 하이로 하므로서 FET에 0을 기록한다.
이때는 (0, 1)의 기록을 행하는 것이 된다.
판독에 있어서는, 우선 워드선에 판독전압 Vr을 인가한다.
여기서 FET가 1일 때 ON, 0일 때 OFF가 된다.
그리고, 플레이트선을 하이로 한다.
여기서 비트선의 전위변화가 0인 때에는 FET가 0인 것으로 판단한다(여기서 비트선의 전위변화가 0 이 아니고 작은 때는 후술한다).
또, 비트선의 전위변화가 큰 때에는 캐패시터가 1이라고 판단하여 (1, 1)을 판독한다.
또한, 비트선의 전위변화가 작은 때에는 캐패시터가 0인 것으로 판단하여 (1, 0)을 판독한다.
다음에 워드선을 VW1으로 한다(FET를 ON으로 한다).
그리고, 비트선의 전위변화가 큰 때에는 FET는 0, 캐패시터가 1인 것으로 판단하여 (0, 1)을 판독한다.
한편, 비트선의 전위변화가 작은 때에는 FET는 1 또는 0, 캐패시터는 0이라고 판단하여, FET는 0, 캐패시터는 0이라고 판단된 경우에만 상기한 (0, 0)을 판독한다.
재차기록에 있어서는 파괴판독이기 때문에 판독 후에 기록을 행한다.
여기서 기판전위 DL은 도 4B에 나타내는 바와 같이 항상 접지로 한다.
그리고, 도 4C에 나타내는 바와 같이, 워드선이 VW0, VW1 이 되어 있는 때에 플레이트선 PL을 일정시간만큼 Vc까지 상승시킨다.
이때 이 워드선 전위와 플레이트선 전위에 따라서 드레인전류가 흐르고, 비트선 전위는 소정량 만큼 내려간다.
이와 같이해서 도 5에 나타내는 바와 같이 4개 패턴의 신호의 판독을 행하는 것이 가능해진다.
또한, 상기한 실시예에서는 강유전체막으로서 PZT를 사용했으나, 여기에 한정되지 않고, 적절히 변경 가능하다.
또, MFMIS구조의 FET, 강유전체 캐패시터의 양쪽에 대해서 동일공정에서 형성한 PZT막으로 된 강유전체막을 사용했으나, 다른 재료를 사용해도 되고, 또, 상호 특성이 다른 강유전체막을 사용해도 된다.
또한, 본 발명의 제2의 실시예로서 1트랜지스터형의 메모리셀도 간단히 유효하다.
즉, 이 메모리셀은, 반도체기판에 형성된 소스·드레인영역간의 상기한 반도체기판 표면에 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터로 이루어지고, 상기한 게이트전극은 제1 및 제2의 전극과, 상기한 제1 및 제2의 전극간에 끼워진 제2의 강유전체층으로 이루어지고, 상기한 제1 및 제2의 전극은 인가전압을 독립해서 제어할 수 있도록 구성되고, 상기한 제1의 전극과 반도체기판 사이에 제1의 전위차를 발생시키고, 제1의 강유전체층의 분극을 반전시킴과 동시에, 상기한 제1 및 제2의 전극간에 제2의 전위차를 발생시키며, 상기한 제2의 강유전체층의 분극을 반전시키므로서 다치데이터의 기록 및 판독을 행하도록 한 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명에 의하면 용이하게 안정된 다치 판독이 가능한 불휘발성 메모리를 얻을 수가 있다.

Claims (11)

  1. 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 적어도 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터와,
    제1 및 제2의 전극과, 상기 제1 및 제2의 전극간에 끼워진 제2의 강유전체층으로 이루어지고, 상기 제1의 전극을 상기 트랜지스터의 상기 소스·드레인영역의 한쪽에 접속해서 된 강유전체 캐패시터를 구비하고,
    상기 게이트전극과 상기 반도체기판 사이에 제1의 전위차를 생기게 하고, 상기 제1의 강유전체층의 분극을 반전시킴과 동시에,
    상기 제1 및 제2의 전극간에 제2의 전위차를 생기게 하고, 상기 제2의 강유전체층의 분극을 반전시키므로서,
    다치데이터의 기록 및 판독을 행하도록 한 것을 특징으로 하는 불휘발성 메모리.
  2. 제1항에 있어서,
    상기 강유전체 트랜지스터는, 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 제1의 강유전체층과 게이트절연막을 거쳐서 형성된 게이트전극을 구비해서 된 MFIS구조의 트랜지스터인 것을 특징으로 하는 불휘발성 메모리.
  3. 제1항에 있어서,
    상기 강유전체 트랜지스터는, 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 게이트절연막을 거쳐서 플로우팅게이트와, 제1의 강유전체층과, 컨트롤게이트를 순차 적층해서 된 MFMIS구조의 트랜지스터인 것을 특징으로 하는 불휘발성 메모리.
  4. 제3항에 있어서,
    상기 제1 및 제2의 강유전체층은, 동일공정에서 형성된 강유전체층인 것을 특징으로 하는 불휘발성 메모리.
  5. 제4항에 있어서,
    상기 제1 및 제2의 강유전체막은, PZT 또는 SBT의 어느 것인가로 이루어진 것을 특징으로 하는 불휘발성 메모리.
  6. 제4항에 있어서,
    상기 제1의 전극은 이리듐과 산화이리듐의 2층 막으로 구성되어있는 것을 특징으로 하는 불휘발성 메모리.
  7. 제4항에 있어서,
    상기 제2의 전극은 이리듐과 산화이리듐의 2층 막으로 구성되어있는 것을 특 징으로 하는 불휘발성 메모리.
  8. 반도체기판에 형성된 소스·드레인영역간의 상기 반도체기판 표면에, 제1의 강유전체층을 거쳐서 게이트전극을 적층해서 된 강유전체 트랜지스터로 이루어지고,
    상기 게이트전극은, 제1 및 제2의 전극과, 상기 제1 및 제2의 전극간에 끼워진 제2의 강유전체층으로 이루어지며,
    상기 제1 및 제2의 전극은 인가전압을 독립적으로 제어할 수 있도록 구성되고,
    상기 제1의 전극과 상기 반도체기판 사이에 제1의 전위차를 생기게 하고, 상기 제1의 강유전체층의 분극을 반전시킴과 동시에,
    상기 제1 및 제2의 전극간에 제2의 전위차를 생기게 하고, 상기 제2의 강유전체층의 분극을 반전시키므로서,
    다치데이터의 기록 및 판독을 행하도록 한 것을 특징으로 하는 불휘발성 메모리.
  9. 제8항에 있어서,
    상기 제1 및 제2의 강유전체막은, STN으로 이루어진 것을 특징으로 하는 불휘발성 메모리.
  10. 제8항에 있어서,
    상기 제1의 전극은 이리듐과 산화이리듐의 2층 막으로 구성되어있는 것을 특징으로 하는 불휘발성 메모리.
  11. 제8항에 있어서,
    상기 제2의 전극은 이리듐과 산화이리듐의 2층 막으로 구성되어있는 것을 특징으로 하는 불휘발성 메모리.
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