JP2019160382A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリ Download PDFInfo
- Publication number
- JP2019160382A JP2019160382A JP2018050106A JP2018050106A JP2019160382A JP 2019160382 A JP2019160382 A JP 2019160382A JP 2018050106 A JP2018050106 A JP 2018050106A JP 2018050106 A JP2018050106 A JP 2018050106A JP 2019160382 A JP2019160382 A JP 2019160382A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- wiring
- transistor
- voltage
- electrically connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2259—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2273—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2275—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0072—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a ferroelectric element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Abstract
【課題】誤書き込みを抑制することのできる不揮発性半導体メモリを提供する。【解決手段】第1トランジスタ12aと、第2トランジスタ12bと、基板端子が書き込み線MLnに電気的に接続され、ゲート絶縁層が第1強誘電体を含む第3トランジスタ14aと、基板端子が書き込み線/MLnに電気的に接続され、ゲート絶縁層が第2強誘電体を含む第4トランジスタ14bと、を備える。【選択図】図1
Description
本発明の実施形態は、不揮発性半導体メモリに関する。
一般に、SRAM(Static Random Access Memory)は揮発性メモリであって、アレイ状に配列された複数のメモリセルを有している。各メモリセルは、クロスカップリングされた4個のトランジスタを有するラッチ部と、メモリセルを選択する2個の選択トランジスタと、を備えている。
この揮発性のSRAMのラッチ部のトランジスタを強誘電体FET(Field Effect Transistor)で置換した不揮発性メモリが知られている。しかし、この不揮発性メモリにおいては、メモリセルに保持されたデータの消去は保持ノードを介して行われるので、消去対象ではないメモリセルに誤書き込みが起こる可能性がある。
また、SRAMのメモリセル内に不揮発性メモリ素子、例えばスピンMOSトランジスタを配置することが提案されている。
しかし、SRAMのメモリセルの選択トランジスタを強誘電体FETで単に置換すると、選択された行に接続されるメモリセルの強誘電体FETに書き込みが起こる。すなわち非選択のメモリセルに誤書き込みが生じる。
本実施形態は、誤書き込みを抑制することのできる不揮発性半導体メモリを提供する。
本実施形態による不揮発性半導体メモリは、第1乃至第6配線と、ソース端子およびドレイン端子の一方が前記第1配線に電気的に接続される第1トランジスタと、ソース端子およびドレイン端子の一方が前記第1配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第1トランジスタのゲート端子に電気的に接続され、ゲート端子が前記第1トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続される第2トランジスタと、ゲート端子が前記第2配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第3配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第1トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第4配線に電気的に接続され、ゲート絶縁層が第1強誘電体を含む第3トランジスタと、ゲート端子が前記第2配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第5配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第2トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第6配線に電気的に接続され、ゲート絶縁層が第2強誘電体を含む第4トランジスタと、を備えている。
本実施形態による不揮発性半導体メモリは、第1乃至第6配線と、ソース端子およびドレイン端子の一方が前記第1配線に電気的に接続される第1トランジスタと、ソース端子およびドレイン端子の一方が前記第1配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第1トランジスタのゲート端子に電気的に接続され、ゲート端子が前記第1トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続される第2トランジスタと、ゲート端子が前記第2配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第3配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第1トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第4配線に電気的に接続され、ゲート絶縁層が第1強誘電体を含む第3トランジスタと、ゲート端子が前記第2配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第5配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第2トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第6配線に電気的に接続され、ゲート絶縁層が第2強誘電体を含む第4トランジスタと、を備えている。
以下に図面を参照して本発明の実施形態について説明する。
一実施形態による不揮発性半導体メモリ(以下、メモリとも云う)を図1に示す。この実施形態のメモリは、m(m≧1)行n(n≧1)列に配列されたmn個のメモリセル10ij(i=1、・・・,m,j=1,・・・,n)と、各列に配置された4個のトランジスタ20aj,20bj,22aj,22bjと、各列に配置されたセンスアンプラッチ回路30jと、ドライバ200と、ドライバ210と、各行に配列されたワード線WLiおよびソース線SLiと、各列に配列されたビット線BLj,/BLjおよび書き込み線MLj,/MLjと、を備えている。
各メモリセル10ij(i=1,・・・,m,j=1,2,・・・,n)は、クロスカップリングされた2個のトランジスタ12a、12bと、選択トランジスタ14a、14bと、を備えている。選択トランジスタ14a、14bは強誘電体トランジスタである。各メモリセル10ij(i=1,・・・,m,j=1,・・・,n)において、トランジスタ12aは、ソース端子およびドレイン端子の一方がノードN1を介して選択トランジスタ14aのソース端子およびドレイン端子の一方に接続され、ソース端子およびドレイン端子の他方がソース線SLiに接続される。トランジスタ12bは、ソース端子およびドレイン端子の一方がノードN2を介して選択トランジスタ14bのソース端子およびドレイン端子の一方に接続され、ソース端子およびドレイン端子の他方がソース線SLiに接続される。
また、トランジスタ12aは、ゲート端子がノードN2を介してトランジスタ12bのソース端子およびドレイン端子の上記一方および選択トランジスタ14bのソース端子およびドレイン端子の上記一方に接続される。トランジスタ12bは、ゲート端子がノードN1を介してトランジスタ12aのソース端子およびドレイン端子の上記一方および選択トランジスタ14aのソース端子およびドレイン端子の上記一方に接続される。メモリセル10ij(i=1,2、・・・,m、j=1,・・・,n)において、選択トランジスタ14aは、ソース端子およびドレイン端子の他方がビット線BLjに接続され、ゲート端子がワード線WLiに接続され、選択トランジスタ14bは、ソース端子およびドレイン端子の他方がビット線/BLjに接続され、ゲート端子がワード線WLiに接続される。
また、メモリセル10ij(i=1,・・・,m、j=1,・・・,n)において、選択トランジスタ14aが配置された半導体層は書き込み線MLjに接続され、選択トランジスタ14bが配置された半導体層(またはウェル)は書き込み線/MLjに接続される。なお、ここで、半導体層とは、半導体基板またはウェルを意味する。
各センスアンプラッチ回路30j(j=1,・・・,n)は、第1端子31aと、第2端子31bと、クロスカップリングされた2個のインバータ32,33を有している。第1端子31aには、インバータ32の出力端子とインバータ33の入力端子が接続される。第2端子31bには、インバータ32の入力端子とインバータ33の出力端子が接続される。第j(j=1,・・・,n)列に配置されたセンスアンプラッチ回路30の第1端子31aは対応するj列のビット線BLjおよび書き込み線MLjに接続され、第2端子31bは対応するj列のビット線/BLjおよび書き込み線/MLjに接続される。
また、トランジスタ20aj(j=1,・・・,n)はビット線BLjとセンスアンプラッチ回路30jとの間に配置され、トランジスタ22ajは書き込み線MLjとセンスアンプラッチ回路30jとの間に配置される。また、トランジスタ20aj(j=1,・・・,n)およびトランジスタ22ajは、共にゲートが配線25に接続される。トランジスタ20bj(j=1,・・・,n)はビット線/BLjとセンスアンプラッチ回路30jとの間に配置され、トランジスタ22bjは書き込み線/MLjとセンスアンプラッチ回路30jとの間に配置される。また、トランジスタ20bj(j=1,・・・,n)およびトランジスタ22bjは、共にゲートが配線25に接続される。
ドライバ(制御回路)200は、ワード線WLi,/WLi、ソース線SLi、および配線25を駆動する。ドライバ210(制御回路)は、ビット線BLj,/BLj,および書き込み線MLj,/MLj,を駆動する。ドライバ200,210は1つの制御回路に含まれていてもよい。
選択トランジスタ(強誘電体トランジスタ)14a,14bはそれぞれ、図2に示すように、半導体層100に離間して配置されたソース領域100aおよびドレイン領域100bと、ソース領域100aとドレイン領域100bとの間のチャネルとなる領域100cの上方に配置されたゲート電極104と、領域100cとゲート電極104との間に配置された強誘電体層102と、を備えている。ソース領域100aにはソース端子101aが電気的に接続され、ドレイン領域100bにはドレイン端子101bが電気的に接続され、ゲート電極104にはゲート端子101cが電気的に接続される。また、選択トランジスタ14aの半導体層100は一方の書き込み線MLに電気的に接続され、選択トランジスタ14bの半導体層100は他方の書き込み線/MLに電気的に接続される。すなわち、選択トランジスタ14aの基板端子101dが一方の書き込み線MLに電気的に接続され、選択トランジスタ14bの基板端子101dが他方の書き込み線/MLに電気的に接続される。
強誘電体層102に用いられる材料として、例えば、PLZT((Pb,La)(Zr,Ti)O3)、SBT(SrBi2Ta2O9)、BLT((Bi,Ln)4Ti3O12)、またはHf系強誘電体が挙げられる。なお、上記記号において、例えば(Pb,La)は、PbおよびLaのうちの少なくとも一方の元素を含むことを意味する。また、記号Lnは、La、Nd、Pr等のランタノイドに含まれる少なくとも1つの元素を表す。
選択トランジスタ14a,14bはそれぞれ強誘電体トランジスタであるので、強誘電体層102の分極状態に応じて閾値が異なる。そして、各メモリセルにおいて、選択トランジスタ14a,14bはそれぞれ、強誘電体層102の電気双極子モーメント(分極)が正である場合、すなわち強誘電体層102とゲート電極104との界面近傍に正の電荷が生じ、強誘電体層102とチャネルとなる領域100cとの界面近傍に負の電荷が生じる状態の場合は、選択トランジスタの閾値が高く、強誘電体層102の電気双極子モーメント(分極)が負である場合、すなわち強誘電体層102とゲート電極104との界面近傍に負の電荷が生じ、強誘電体層102とチャネルとなる領域100cとの界面近傍に正の電荷が生じる状態の場合は選択トランジスタの閾値が低い。本実施形態では、電気双極子モーメントが正である場合の選択トランジスタに保持されるデータを「1」と、電気双極子モーメントが負である場合の選択トランジスタに保持されるデータを「0」する。
(動作)
次に、一実施形態のメモリの動作について説明する。本実施形態のメモリの動作としては、不揮発性モードにおける動作およびSRAMモードにおける動作がある。不揮発性モードにおける動作は、不揮発性書き込み動作と、不揮発性読み出し動作がある。
次に、一実施形態のメモリの動作について説明する。本実施形態のメモリの動作としては、不揮発性モードにおける動作およびSRAMモードにおける動作がある。不揮発性モードにおける動作は、不揮発性書き込み動作と、不揮発性読み出し動作がある。
不揮発性書き込み動作は、メモリセルの不揮発性素子である選択トランジスタ14a、14bに対してデータを書き込む動作である。この動作により揮発性のデータ(SRAMデータ)を不揮発性のデータ(不揮発性データ)にすることができる。不揮発性読み出し動作は、メモリセルの不揮発性素子である選択トランジスタ14a、14bに保持されている不揮発性データを読み出すことによってメモリセルにおけるノードN1、N2における電位レベルを選択トランジスタ14a、14bに保持されている不揮発性データに対応させる動作である。この不揮発性読み出し動作は、例えば本実施形態のメモリに電源が投入された直後に行うことが好ましい。これは、このメモリに電源が投入された直後では、メモリセルにおけるノードN1、N2の電位がフローティング状態にあるためである。
SRAMモードにおける動作は、ドライバ200、210を介してノードN1、N2に揮発性のデータ(SRAMデータ)を書き込むSRAMモードの書き込みと、ノードN1、N2からSRAMデータを読み出すSRAMモードの読み出しがある。
(SRAMモードの書き込み)
SRAMモードの書き込みは、揮発性のSRAMと同様に行うことができる。例えば、メモリセル1011にSRAMデータ、例えばノードN1にデータ「1」、ノードN2にデータ「0」の書き込みを行う場合は、ビット線BL1に高電位(例えばVdd)、ビット線/BL1に低電位(例えば0V)を付加し、ワード線WL1に選択トランジスタ14a、14bをON状態にする電位を印加する。このとき、ワード線WLi(i≠1)には低電位を印加し、ビット線BLj(j≠1),/BLjには低電位を印加する。なお、上記書き込み動作の間は、ドライバ200によって配線25にトランジスタ20ai(i=1,・・・,m)、20bi、22ai、22biがOFF状態となる電位を印加する。
SRAMモードの書き込みは、揮発性のSRAMと同様に行うことができる。例えば、メモリセル1011にSRAMデータ、例えばノードN1にデータ「1」、ノードN2にデータ「0」の書き込みを行う場合は、ビット線BL1に高電位(例えばVdd)、ビット線/BL1に低電位(例えば0V)を付加し、ワード線WL1に選択トランジスタ14a、14bをON状態にする電位を印加する。このとき、ワード線WLi(i≠1)には低電位を印加し、ビット線BLj(j≠1),/BLjには低電位を印加する。なお、上記書き込み動作の間は、ドライバ200によって配線25にトランジスタ20ai(i=1,・・・,m)、20bi、22ai、22biがOFF状態となる電位を印加する。
(SRAMモードの読み出し)
SRAMモードの読み出しについて、選択されたメモリセル例えばメモリセル1011からSRAMデータを読み出す場合を例にとって図3を参照して説明する。図3は、メモリセル1011からSRAMデータを読み出す場合における配線に印加する電位を示す図である。このメモリセル1011においては、SRAMデータとして、ノードN1にデータ「0」が、ノードN2にデータ「1」が格納されている。
SRAMモードの読み出しについて、選択されたメモリセル例えばメモリセル1011からSRAMデータを読み出す場合を例にとって図3を参照して説明する。図3は、メモリセル1011からSRAMデータを読み出す場合における配線に印加する電位を示す図である。このメモリセル1011においては、SRAMデータとして、ノードN1にデータ「0」が、ノードN2にデータ「1」が格納されている。
まず、ドライバ200によって配線25にトランジスタ20aj(j=1,・・・,n)、20bj、22aj、22bjがON状態となる電位を印加する。続いて、書き込み線ML1、/ML1にドライバ210によって0Vの電位が印加され、ワード線WL1にドライバ200によって電源電位Vddの電位が印加される。ワード線WL1に電源電位Vddを印加するタイミングは、プリチャージと同時かまたはプリチャージ後が好ましい。なお、他の配線、例えばワード線WLi(i=2,・・・,m)、ビット線BLj(i=2,・・・,n)、/BLj、書き込み線MLj,/MLj、およびソース線SLiには、0Vの電位が印加される。
この状態では、メモリセル1011において、ノードN2の電位が「1」で、ノードN1の電位が「0」なので、トランジスタ12aがON状態でトランジスタ12bがOFF状態となる。このとき、ビット線BL1、/BL1にドライバ210によってプリチャージ電位Vpcを印加する。このプリチャージ電位Vpcは、例えば電源電位Vddの半分の値である。プリチャージ電位Vpcを印加すると、ビット線BL1から選択トランジスタ14a、ノードN1、トランジスタ12a、およびソース線SL1に読み出し電流が流れる。しかし、トランジスタ12bがOFF状態なので、ビット線/BL1から選択トランジスタ14b、ノードN2、トランジスタ12b、ソース線SL1には電流が流れない。これにより、ビット線BL1の電位は低下するが、ビット線/BL1の電位は低下しない。この状態をセンスアンプラッチ回路301が検知し、増幅しラッチする。このセンスアンプラッチ回路301によって増幅し、ラッチされたデータが外部に出力される。
なお、選択されたメモリセルがメモリセル1011以外であっても同様に行うことができる。このSRAMモードの読み出しを行った後は、ノードN2の電位も低下する。すなわちSRAM読み出しは破壊読み出しとなる。このため、ノードN1、N2に元のデータを書き込む再書き込みを行う場合は、ワード線WL1に電圧Vddを印加し、選択トランジスタ14a、14bをON状態にすることにより行う。これにより、センスアンプラッチ部に保持されたデータがビット線BL1,/BL1を介してノードN1、N2に書き込まれる。
(不揮発性書き込み)
次に、選択されたメモリセル例えばメモリセル1011の選択トランジスタ14aに不揮発性書き込みを行う場合について図4を参照して説明する。この不揮発性書き込みは、例えば選択トランジスタ14aの強誘電体層の分極を負の状態にする書き込みである。なお、選択トランジスタ14bの強誘電体層は分極されていない中立状態であるとする。また、この場合は、ノードN1、N2の電位は「0」レベルとする。
次に、選択されたメモリセル例えばメモリセル1011の選択トランジスタ14aに不揮発性書き込みを行う場合について図4を参照して説明する。この不揮発性書き込みは、例えば選択トランジスタ14aの強誘電体層の分極を負の状態にする書き込みである。なお、選択トランジスタ14bの強誘電体層は分極されていない中立状態であるとする。また、この場合は、ノードN1、N2の電位は「0」レベルとする。
まず、ドライバ200によってトランジスタ20aj(i=1,・・・,n)、20bj、22aj、22bjがOFF状態となる電位を配線25に印加する。続いて、ビット線BLj(j=1,・・・,n),/BLjの電位をドライバ210によって0Vにする。ソース線SLi(i=1,・・・,m)の電位もドライバ200によって0Vにする。ドライバ200によって、ワード線WL1に電位Vhighを印加するとともにワード線WLi(i≠1)に電位Vlowを印加し、ドライバ210によって書き込み線ML1に電位VMLを印加し、書き込み線/ML1,MLj(j=2,・・・,n),および/MLjに電位VMLBを印加する。ここで、上記電位は、選択トランジスタ14aの誘電体層の抗電圧をVcとすると、以下の関係式を満たす。
Vhigh>Vlow>Vc
Vc>VML>0
Vc>VMLB>0
Vhigh−VML>Vc
Vlow−VMLB<Vc
Vhigh−VMLB<Vc
Vlow−VML<Vc
このような電位を印加することにより、選択されたメモリセル1011の選択トランジスタ14aの誘電体層には電圧(=Vhigh−VML)が印加されるが、メモリセル1011の選択トランジスタ14bの誘電体層、メモリセル101j(j=2,・・・,n)の選択トランジスタ14a、14bの誘電体層には電圧(=Vhigh−VMLB)が印加され、メモリセル10ij(i=2,・・・,m,j=2,・・・,n)の選択トランジスタ14a、14bのそれぞれの誘電体層には電圧(=Vlow−VMLB)が印加される。したがって、メモリセル1011の選択トランジスタ14aの誘電体層には抗電圧Vcより大きな電圧が印加される。しかし、選択メモリセル1011の選択トランジスタ14bの誘電体層、メモリセル101j(j=2,・・・,n)の選択トランジスタ14a、14bのそれぞれの誘電体層、メモリセル10ij(i=2,・・・,m,j=2,・・・,n)の選択トランジスタ14a、14bのそれぞれの誘電体層には抗電圧Vcより小さな電圧が印加される。これにより、メモリセル1011の選択トランジスタ14aに不揮発性書き込みを行うことができる。
Vc>VML>0
Vc>VMLB>0
Vhigh−VML>Vc
Vlow−VMLB<Vc
Vhigh−VMLB<Vc
Vlow−VML<Vc
このような電位を印加することにより、選択されたメモリセル1011の選択トランジスタ14aの誘電体層には電圧(=Vhigh−VML)が印加されるが、メモリセル1011の選択トランジスタ14bの誘電体層、メモリセル101j(j=2,・・・,n)の選択トランジスタ14a、14bの誘電体層には電圧(=Vhigh−VMLB)が印加され、メモリセル10ij(i=2,・・・,m,j=2,・・・,n)の選択トランジスタ14a、14bのそれぞれの誘電体層には電圧(=Vlow−VMLB)が印加される。したがって、メモリセル1011の選択トランジスタ14aの誘電体層には抗電圧Vcより大きな電圧が印加される。しかし、選択メモリセル1011の選択トランジスタ14bの誘電体層、メモリセル101j(j=2,・・・,n)の選択トランジスタ14a、14bのそれぞれの誘電体層、メモリセル10ij(i=2,・・・,m,j=2,・・・,n)の選択トランジスタ14a、14bのそれぞれの誘電体層には抗電圧Vcより小さな電圧が印加される。これにより、メモリセル1011の選択トランジスタ14aに不揮発性書き込みを行うことができる。
なお、書き込み線MLj(j=1,・・・,n),/MLjに印加する電位VML、VMLBは、上記関係式を満たす必要がある。しかし、SRAM読み出しを行い、このSRAMデータに対応するデータを選択トランジスタに不揮発性書き込みを行う場合、例えば、ノードN1に保持されたデータが「0」で、ノードN2に保持されたデータが「1」である場合に、SRAM読み出しを行った後に、選択トランジスタ14aに不揮発性書き込みを行う場合は、センスアンプラッチ回路301に保持されたデータを用いて、不揮発性書き込みを行うことができる。この場合、センスアンプラッチ回路301から書き込み線ML1./ML1に出力される電位がVML、VMLBとなるように、センスアンプラッチ回路301のインバータ32,33に印加する電圧を調整する。
まず、ドライバ200によってトランジスタ20aj(j=1,・・・,n)、20bj、22aj、22bjがON状態となる電位を配線25に印加する。続いて、ビット線BLj(j=1,・・・,n),/BLjの電位をドライバ210によって0Vにする。ソース線SLi(i=1,・・・,m)の電位もドライバ200によって0Vにする。ドライバ210によって、ワード線WL1に電位Vhighを印加するとともにワード線WLi(i=2,・・・,m)に電位Vlowを印加する。すると、書き込み線ML1./ML1の電位がそれぞれVML、VMLBとなり、不揮発性書き込みを行うことができる。なお、書き込み線MLj(j=2,・・・,n)、/MLjの電位はVMLBとなり、メモリセル1011以外のメモリセルには不揮発性書き込みは行われない。
この不揮発性書き込みを行った後は、メモリセル1011において、選択トランジスタ14aのON抵抗R1は、選択トランジスタ14bのON抵抗R2よりも小さくなる。
(不揮発性読み出し)
次に、不揮発性読み出しについて、選択されたメモリセル例えばメモリセル1011から不揮発性データを読み出す場合を例にとって図5A、5Bを参照して説明する。図5A、5Bは、メモリセル1011から不揮発性データを読み出す前、読み出し後の配線の電位を示す図である。このメモリセル1011においては、不揮発性データとして、選択トランジスタ14aが負の状態に分極されており、選択トランジスタ14bは分極されていない状態とする。すなわち、ノードN1にデータ「0」が、ノードN2にデータ「0」が格納されている。
次に、不揮発性読み出しについて、選択されたメモリセル例えばメモリセル1011から不揮発性データを読み出す場合を例にとって図5A、5Bを参照して説明する。図5A、5Bは、メモリセル1011から不揮発性データを読み出す前、読み出し後の配線の電位を示す図である。このメモリセル1011においては、不揮発性データとして、選択トランジスタ14aが負の状態に分極されており、選択トランジスタ14bは分極されていない状態とする。すなわち、ノードN1にデータ「0」が、ノードN2にデータ「0」が格納されている。
まず、ドライバ200によって配線25にトランジスタ20aj(j=1,・・・,n)、20bj、22aj、22bjがON状態となる電位を印加する。続いて、ビット線BL1,BLj(j=1,・・・,n),/BLj、ワード線WLi(i=1,2,・・・,m)および書き込み線MLj,/MLjの電位を0Vにする(図5A参照)。
その後、図5Bに示すように、選択されたメモリセル1011のビット線BL1、/BL1に電位Vddを印加し、ワード線WL1に電位Vddを印加する。すると、メモリセル1011の選択トランジスタ14a、14bがON状態となる。選択トランジスタ14aのON抵抗R1は選択トランジスタ14bのON抵抗R2よりも低いため、ノードN1の電位VN1はノードN2の電位VN2よりも低くなる。これにより、トランジスタ12aはON状態に、トランジスタ12bはOFF状態になり、ビット線BL1から選択トランジスタ14a、ノードN1、トランジスタ12a、およびソース線SL1に不揮発性読み出し電流が流れる。すなわち、この不揮発性読み出しを行うことにより、メモリセルの選択トランジスタ14a、14bに保持された不揮発性データに対応するデータがメモリセルのノードN1、N2に書き込まれる。
(不揮発性データの消去)
次に、不揮発性データの消去について、選択されたメモリセル例えばメモリセル1011の選択トランジスタ14aから不揮発性データの消去する場合を例にとって図6を参照して説明する。図6にメモリセル1011から不揮発性データを消去する場合の配線の電位を示す。
次に、不揮発性データの消去について、選択されたメモリセル例えばメモリセル1011の選択トランジスタ14aから不揮発性データの消去する場合を例にとって図6を参照して説明する。図6にメモリセル1011から不揮発性データを消去する場合の配線の電位を示す。
まず、ビット線BLj(j=1,・・・,n),/BLj、およびワード線WL1の電位を0Vにする(図6参照)。また、書き込み線/ML1、MLj(j=2,・・・,n)、/MLjの電位を0Vにする。ワード線WLi(i=2,・・・,m)に電位Vlowを印加する。続いて、書き込み線ML1に電位Vhighを印加する。すると、メモリセル1011の選択トランジスタ14aの誘電体層の分極が負から正になり、不揮発性データの消去が行われる。
(電源投入された場合の動作)
次に、不揮発性SRAMに電源が投入された場合の動作について図7に示すフローチャートを参照して説明する。
次に、不揮発性SRAMに電源が投入された場合の動作について図7に示すフローチャートを参照して説明する。
まず、電源が投入された場合、電源が遮断される前に保持された不揮発性データを使用するか否かを判定する。この判定は、不揮発性読み出しを行うか否かによって行われる(S1)。ステップS1において、不揮発性読み出しを行わないと判定した場合は、ステップS2に進み、SRAMモードの書き込みを行うか否かの判定を行う。SRAMモードの書き込みを行わないと判定した場合は、スタンバイ状態となり(S3)、その後、指令があった場合は、ステップS2に戻る。SRAMモードの書き込みを行うと判定した場合は、後述するSRAMモードの書き込みを行うステップS9に進む。ステップS1において不揮発性読み出しを行うと判定した場合は、ステップ4に進み不揮発性読み出しを行う。
続いて、ステップS5において、SRAMモードの読み出しを行うか否かの判定をする。SRAMモードの読み出しを行うと判定した場合は、ステップS6に進みSRAMモードの読み出しを行う。SRAMモードの読み出しを行わないと判定した場合は、ステップS7に進みSRAMモードの書き込みを行うか否かの判定を行う。
ステップS7において、SRAMモードの書き込みを行わないと判定した場合はステップS8に進み、スタンバイ状態となり、その後、指令があった場合はステップS5に戻る。ステップS7において、SRAMモードの書き込みを行うと判定した場合は、ステップS9に進みSRAMモードの書き込みを行う。
(電源を遮断する場合の動作)
次に、不揮発性SRAMから電源を遮断する場合の動作について図8に示すフローチャートを参照して説明する。
次に、不揮発性SRAMから電源を遮断する場合の動作について図8に示すフローチャートを参照して説明する。
まず、電源を遮断する指令を受信した場合は、不揮発性書き込みを行うか否かの判定を行う(S11)。この不揮発性書き込みは、例えば、現在のSRAMデータを不揮発性データとして保持する場合に用いられる。不揮発性書き込みを行わないと判定した場合はステップS13に進み、電源を遮断する。不揮発性書き込みを行うと判定した場合は、ステップS12に進み、不揮発性書き込みを実行する。その後、ステップS13に進み電源を遮断する。不揮発性書き込み動作は電源を遮断する前に実行する例を示したが、不揮発性データの保持は、例えばシステム動作中必要な時に行うなど、電源遮断の有無に関わらず行っても良い。
このように不揮発性SRAMは、必要なデータを不揮発性データとして保持することで、メモリのアクセスが無いときに不揮発性SRAMの電源を遮断できることから、一般的なSRAMと比較して待機時電力を削減することができる。
以上説明したように、本実施形態によれば、誤書き込みを抑制することのできる不揮発性半導体メモリを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1011〜1022・・・メモリセル、12a,12b・・・トランジスタ、14a,14b・・・選択トランジスタ、20a1,20b1・・・トランジスタ、22a1,22b1・・・トランジスタ、301,302・・・センスアンプラッチ回路、31a,31b・・・端子、32,33・・・インバータ、100・・・半導体層、100a・・・ソース領域、100b・・・ドレイン領域、100c・・・チャネル領域、101a・・・ソース端子、101b・・・ドレイン端子、101c・・・ゲート端子、101d・・・基板端子、102・・・強誘電体層、104・・・ゲート電極、200・・・ドライバ、210・・・ドライバ、WL1,WL2・・・ワード線、BL1,/BL1,BL2,/BL2・・・ビット線、ML1,/ML1,ML2,/ML2・・・書き込み線、N1,N2・・・ノード、SL1,SL2・・・ソース線
Claims (9)
- 第1乃至第6配線と、
ソース端子およびドレイン端子の一方が前記第1配線に電気的に接続される第1トランジスタと、
ソース端子およびドレイン端子の一方が前記第1配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第1トランジスタのゲート端子に電気的に接続され、ゲート端子が前記第1トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続される第2トランジスタと、
ゲート端子が前記第2配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第3配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第1トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第4配線に電気的に接続され、ゲート絶縁層が第1強誘電体を含む第3トランジスタと、
ゲート端子が前記第2配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第5配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第2トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第6配線に電気的に接続され、ゲート絶縁層が第2強誘電体を含む第4トランジスタと、
を備える不揮発性半導体メモリ。 - 前記第3配線および前記第4配線に電気的に接続される第1端子と、前記第5配線および前記第6配線に電気的に接続される第2端子とを有するセンスアンプラッチ回路を更に備える請求項1記載の不揮発性半導体メモリ。
- 前記第3配線と前記センスアンプラッチ回路の前記第1端子との間に配置される第5トランジスタと、
前記第4配線と前記センスアンプラッチ回路の前記第1端子との間に配置される第6トランジスタと、
前記第5配線と前記センスアンプラッチ回路の前記第2端子との間に配置される第7トランジスタと、
前記第6配線と前記センスアンプラッチ回路の前記第2端子との間に配置される第8トランジスタと、
前記第3乃至第6トランジスタのゲート端子のそれぞれに電気的に接続される第7配線と、
を備える請求項2記載の不揮発性半導体メモリ。 - 前記第1乃至第6配線を駆動する制御回路を更に備える請求項1乃至3のいずれかに記載の不揮発性半導体メモリ。
- 前記制御回路は、第1電圧を前記第2配線に印加するとともに、前記第1電圧よりも低くかつ前記第1電圧との差が前記第1強誘電体の前記抗電圧よりも高い第2電圧を前記第4配線に印加し、前記第1電圧よりも低くかつ前記第1電圧との差が前記第2強誘電体の前記抗電圧よりも低い第3電圧を前記第6配線に印加し、前記第3トランジスタに不揮発性データの書き込みを行う請求項4記載の不揮発性半導体メモリ。
- 前記制御回路は、前記第3配線および前記第5配線にプリチャージ電圧を印加し、前記第3トランジスタおよび前記第4トランジスタがON状態となる電圧を前記第2配線に印加し、データを読み出し、前記センスアンプラッチ回路に前記データをラッチさせる請求項4記載の不揮発性半導体メモリ。
- 前記データの読み出しを行った後、前記センスアンプラッチ回路の前記第1端子に保持される電圧は前記第1強誘電体の抗電圧よりも低く、前記第2端子に保持される電圧は前記第2強誘電体の抗電圧よりも低い請求項6記載の不揮発性半導体メモリ。
- 前記制御回路は、前記第1および第2強誘電体それぞれの抗電圧よりも高い第1電圧を前記第2配線に印加し、前記第1電圧と、前記センスアンプラッチ回路の前記第1端子から第4配線を介して供給される電圧と、前記センスアンプラッチ回路の前記第2端子から前記第6配線を介して供給される電圧と、を用い、前記第3トランジスタおよび前記第4トランジスタの一方に不揮発性データの書き込みを行う請求項4乃至7のいずれかに記載の不揮発性半導体メモリ。
- 前記制御回路は、第1電圧を前記第2配線に印加し、前記第1電圧と、前記センスアンプラッチ回路の前記第1端子から第4配線を介して供給される電圧と、前記センスアンプラッチ回路の前記第2端子から前記第6配線を介して供給される電圧と、を用い、前記第3トランジスタおよび前記第4トランジスタの一方における不揮発性データの消去を行う請求項6または7記載の不揮発性半導体メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018050106A JP2019160382A (ja) | 2018-03-16 | 2018-03-16 | 不揮発性半導体メモリ |
US16/120,031 US10685709B2 (en) | 2018-03-16 | 2018-08-31 | Nonvolatile semiconductor memory with gate insulation layer of a transistor including ferroelectric material |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018050106A JP2019160382A (ja) | 2018-03-16 | 2018-03-16 | 不揮発性半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019160382A true JP2019160382A (ja) | 2019-09-19 |
Family
ID=67906095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018050106A Pending JP2019160382A (ja) | 2018-03-16 | 2018-03-16 | 不揮発性半導体メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US10685709B2 (ja) |
JP (1) | JP2019160382A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018111215A1 (en) * | 2016-12-12 | 2018-06-21 | Intel Corporation | One transistor and ferroelectric fet based memory cell |
US10847207B2 (en) | 2019-04-08 | 2020-11-24 | Micron Technology, Inc. | Apparatuses and methods for controlling driving signals in semiconductor devices |
US10910027B2 (en) | 2019-04-12 | 2021-02-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10937476B2 (en) | 2019-06-24 | 2021-03-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10854272B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10854273B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word drivers |
US10854274B1 (en) | 2019-09-26 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for dynamic timing of row pull down operations |
US11205470B2 (en) | 2020-04-20 | 2021-12-21 | Micron Technology, Inc. | Apparatuses and methods for providing main word line signal with dynamic well |
US11232824B1 (en) * | 2020-12-11 | 2022-01-25 | International Business Machines Corporation | Non-volatile analog resistive memory cells implementing ferroelectric select transistors |
TWI782693B (zh) * | 2021-09-06 | 2022-11-01 | 國立中正大學 | 記憶體裝置及其操作方法 |
US20230309285A1 (en) * | 2022-03-24 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Static random-access memory cell, transistor, and method thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6242298B1 (en) * | 1997-08-29 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
JP3698386B2 (ja) | 1997-11-27 | 2005-09-21 | ローム株式会社 | データ記憶装置 |
DE19851866C1 (de) | 1998-11-10 | 2000-03-23 | Siemens Ag | Speicherzellenanordnung |
JP2001102465A (ja) | 1999-09-30 | 2001-04-13 | Rohm Co Ltd | 不揮発性メモリ |
JP2004206860A (ja) | 2002-12-09 | 2004-07-22 | Seiko Instruments Inc | 読み出し回路および半導体記憶装置 |
JP5023167B2 (ja) | 2010-02-08 | 2012-09-12 | 株式会社東芝 | スピンmosトランジスタを用いた不揮発性メモリ回路 |
JP5823833B2 (ja) | 2011-11-25 | 2015-11-25 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2018
- 2018-03-16 JP JP2018050106A patent/JP2019160382A/ja active Pending
- 2018-08-31 US US16/120,031 patent/US10685709B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10685709B2 (en) | 2020-06-16 |
US20190287617A1 (en) | 2019-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2019160382A (ja) | 不揮発性半導体メモリ | |
US9653173B1 (en) | Memory cell with different program and read paths for achieving high endurance | |
US6912160B2 (en) | Nonvolatile semiconductor memory device | |
US9208878B2 (en) | Non-volatile memory based on retention modulation | |
JP4169592B2 (ja) | Cmis型半導体不揮発記憶回路 | |
US7408801B2 (en) | Nonvolatile semiconductor memory device | |
TWI550614B (zh) | Semiconductor memory device | |
US7307872B2 (en) | Nonvolatile semiconductor static random access memory device | |
KR100520016B1 (ko) | 강유전체 반도체 메모리 | |
JP2001057088A (ja) | Nand型不揮発性メモリ | |
JP2001052487A (ja) | 不揮発性半導体記憶装置 | |
JPH06119790A (ja) | 不揮発性半導体記憶装置 | |
US20050141260A1 (en) | Semiconductor memory device | |
JP2008515292A (ja) | ワンタイムプログラマブルラッチおよび方法 | |
KR101095730B1 (ko) | 앤티퓨즈를 기반으로 하는 반도체 메모리 장치 | |
US9837161B2 (en) | Split-gate memory having sector retirement with reduced current and method therefor | |
US10910062B2 (en) | Random bit cell with nonvolatile memory cell | |
KR20090026502A (ko) | 플래시 메모리 소자의 동작 방법 | |
US7317647B2 (en) | Noise suppression in memory device sensing | |
EP1278200A2 (en) | Semiconductor memory and method of driving semiconductor memory | |
KR20120119325A (ko) | 반도체 메모리 장치 | |
JP2006331497A (ja) | 半導体装置 | |
US20100124128A1 (en) | Nand flash memory | |
KR100905868B1 (ko) | 플래시 메모리 소자의 동작 방법 | |
JP2001110192A (ja) | 不揮発性メモリおよびその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180907 |