JP5823833B2 - 半導体記憶装置 - Google Patents
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Description
[回路構成]
図1は、本実施の形態の半導体記憶装置(半導体装置、半導体集積回路装置)のメモリセル構成を示す等価回路図である。
次いで、上記ReRAM部とSRAMの動作について説明する。
図2は、RePRAM部の動作を示す回路図である。抵抗変化層Rは、第1端および第2端に所定の電位(特定の電位、第1電位)以上の電位差が生じた場合にその抵抗が変化する。
(SRAMの通常動作)
次いで、SRAMの通常動作について説明する。図3は、SRAM動作を示す回路図である。
次いで、上記SRAM通常動作期間後のスタンバイ期間(第2期間)から再びSRAM通常動作期間(第3期間)に到るまでのフローについて説明する。
次いで、本実施の形態の半導体記憶装置の構造を断面図および平面図を参照しながら説明する。
次いで、図20〜図27の断面図を参照しながら本実施の形態の半導体記憶装置の製造工程を説明するとともに、本実施の形態の半導体記憶装置の構成をより明確にする。図20〜図27は、本実施の形態の半導体記憶装置の製造工程を示す断面図である。
13 金属シリサイド層
A 蓄積ノード
AcN1 活性領域
AcN2 活性領域
AcP1 活性領域
AcP2 活性領域
Acc1 アクセストランジスタ
Acc2 アクセストランジスタ
B 蓄積ノード
BL ビット線
/BL ビット線
Dr1 ドライバトランジスタ
Dr2 ドライバトランジスタ
E 電極部
EX 低濃度不純物領域
G ゲート電極
G1 ゲート電極
G2 ゲート電極
G3 ゲート電極
G4 ゲート電極
GO ゲート絶縁膜
IL1 層間絶縁膜
IL2a 層間絶縁膜
IL2b 層間絶縁膜
IL3 層間絶縁膜
IL4 層間絶縁膜
M1 第1層配線
M1A 第1層配線
M1B 第1層配線
M2 第2層配線
M3 第3層配線
MCA メモリセル領域
NVcc 電源電位ノード
NVss 基準電位ノード
P1 第1プラグ
P1a 第1プラグ
P1b 第1プラグ
P1c 第1プラグ
P1d 第1プラグ
P1e 第1プラグ
P1f 第1プラグ
P1g 第1プラグ
P1h 第1プラグ
P1i 第1プラグ
P1j 第1プラグ
P2 第2プラグ
P2a 第2プラグ
P2c 第2プラグ
P2ca 第2プラグ
P2cb 第2プラグ
P2b 第2プラグ
P2e 第2プラグ
P2f 第2プラグ
P2fa 第2プラグ
P2fb 第2プラグ
P2h 第2プラグ
P2i 第2プラグ
P2j 第2プラグ
P3 第3プラグ
P3a 第3プラグ
P3c 第3プラグ
P3d 第3プラグ
P3e 第3プラグ
P3f 第3プラグ
P3h 第3プラグ
R 抵抗変化層
RM1 ReRAM部
RM2 ReRAM部
SD 高濃度不純物領域
SP1 シェアードプラグ
STI 素子分離領域
SW サイドウォール膜
Vcc 第1電源電位
Vcc2 第2電源電位
Vcc3 第3電源電位
WL ワード線
nW n型ウエル
pW p型ウエル
Claims (8)
- (a1)電源ノードと第1ノードとの間に接続された第1トランジスタと、
(a2)前記第1ノードと低電位ノードとの間に接続された第2トランジスタと、
(a3)前記電源ノードと第2ノードとの間に接続された第3トランジスタと、
(a4)前記第2ノードと前記低電位ノードとの間に接続された第4トランジスタと、
(a5)前記第1ノードに一端が接続された第5トランジスタと、
(a6)前記第2ノードに一端が接続された第6トランジスタと、
(b1)前記第5トランジスタの他端と第1ビット線との間に接続された第1抵抗変化層と、
(b2)前記第6トランジスタの他端と第2ビット線との間に接続された第2抵抗変化層と、を有し、
前記第1トランジスタと前記第2トランジスタのゲート電極は、前記第2ノードと接続され、
前記第3トランジスタと前記第4トランジスタのゲート電極は、前記第1ノードと接続され、
前記第1抵抗変化層および前記第2抵抗変化層は、
その両端に印加される電位の電位差が所定の電位以上の場合に、その抵抗が変化し、
前記第1抵抗変化層は、
前記第5トランジスタの他端の電位より前記第1ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、
前記第2抵抗変化層は、
前記第6トランジスタの他端の電位より前記第2ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、
前記第1抵抗変化層は、
前記第5トランジスタの他端の電位より前記第1ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となり、
前記第2抵抗変化層は、
前記第6トランジスタの他端の電位より前記第2ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となり、
前記電源ノードに第1電源が印加されている第1期間において、
前記第1抵抗変化層および前記第2抵抗変化層は、前記低抵抗状態であり、
前記第1期間の終了に対応して、
前記第1抵抗変化層および前記第2抵抗変化層のいずれかを前記高抵抗状態とし、
前記所定の電位は、前記第1電源より高電位である、半導体記憶装置。 - 前記第1ノードおよび前記第2ノードの電位を、前記第1ビット線および前記第2ビット線に読み出し可能であり、
前記第1ノードおよび前記第2ノードの電位を、前記第1ビット線および前記第2ビット線を介して書き換え可能である請求項1記載の半導体記憶装置。 - 前記第1期間の終了に対応して、
前記第1ノードの電位が第1レベルであり、前記第2ノードの電位が前記第1レベルより高い第2レベルである場合に、
前記第2抵抗変化層を高抵抗状態とする請求項1記載の半導体記憶装置。 - 前記第2抵抗変化層は、
前記第6トランジスタの他端の電位を、前記第2ビット線の電位より高く、その電位差を前記所定の電位以上とすることにより、高抵抗状態とする請求項3記載の半導体記憶装置。 - 前記第6トランジスタの他端には、
前記電源ノードに印加された、前記第1電源より電位が高い第2電位が、第3トランジスタを介して印加される請求項4記載の半導体記憶装置。 - 前記電源ノードに前記第1電源より低い電位が印加されている第2期間において、
前記第1期間の終了時における前記第1ノードおよび前記第2ノードの電位の状態であるデータを、前記第1抵抗変化層および前記第2抵抗変化層のいずれかを高抵抗状態とする書き込み動作により記憶する請求項1記載の半導体記憶装置。 - 前記第2期間後の第3期間において、
前記データを、前記第1抵抗変化層および前記第2抵抗変化層の低抵抗状態または高抵抗状態の検出により判定する請求項6記載の半導体記憶装置。 - 前記判定に基づき、
前記第1ノードおよび前記第2ノードのうち、高電位であったと判定された側のノードに接続されたビット線に、前記第1電源より前記所定の電位分だけ高い第3電源を印加することにより、前記ノード側に位置する、前記第1抵抗変化層および前記第2抵抗変化層のいずれかを、低抵抗状態とし、前記ノードを高電位とする請求項7記載の半導体記憶装置。
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