TWI473209B - 電阻式記憶體的製造方法 - Google Patents

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Description

電阻式記憶體的製造方法
本發明係與一種電阻式記憶體的製造方法有關，且特別係與一種電阻式記憶體之可變電阻膜層(variable resistance layer)的製造方法有關。
電阻式記憶體(Resistance memory)係為一種利用電阻狀態來進行資料寫入的記憶體。電阻式記憶體因為具備與互補式金氧半(MOS)電晶體製程相容、結構簡單、小型化、操作速度快與低耗電等優點，所以已成為目前極受矚目的一種非揮發性記憶體。
電阻式記憶體100一般係如圖1所示，可以包括由上、下電極102、104與位於其等之間的一層可變電阻膜層106，所共同組成之金屬-絕緣層-金屬(MIM)的三明治構造。電阻式記憶體100之電阻值(或是電阻狀態)，可以藉由調整施加於上、下電極102、104之電壓來達到兩種狀態，其等分別為高電阻狀態(high resistive state，HRS，或稱為絕緣狀態)，以及低電阻狀態(low resistive state，LRS，或稱為導電狀態)。目前適合用來作為可變電阻膜層106的材料譬如有有機高分子材料、固態電解質、鈣鈦礦材料或氧化物等。
若是以二氧化矽(SiO2 )作為可變電阻膜層之主要成分，則尚需加入金屬成分(譬如銅)，來達到可以控制HRS 與LRS切換的性質。目前對於將銅加入至SiO2 膜層的方式，大多係採用將銅鍍在SiO2 膜層上，再採用高溫(大於500℃)退火的方式，來將銅藉由熱擴散進入SiO2 膜層，如Schindler等人於2007年10月發表於IEEE Transactions on Electron Devices,Vol.54,No.10的第2762~2768頁的文獻所描述者。
然而，這種製造Cu與SiO2 之可變電阻膜層的方法，在形成SiO2 膜層之後還需要至少兩道步驟，且需要非常高的溫度來進行擴散作用，所以在製造時間與成本(能源)上都不夠理想。
本發明提供一種電阻式記憶體之可變電阻膜層的製造方法，其可以簡單地製作出適用於電阻式記憶體之可變電阻膜層。
本發明提出一種電阻式記憶體之可變電阻膜層的製造方法，其包括先將一基材放置於一濺鍍室內，其中該濺鍍室中至少包括一銅靶材與一二氧化矽靶材。然後，利用該銅靶材與該二氧化矽靶材進行一共濺鍍製程，以在基材表面沉積一混合膜層，其中該混合膜層之Cu/(Cu+Si)的莫耳百分比為1%~15%。
在本發明之一實施例中，施加在該銅靶材的直流或射頻功率係與施加在該二氧化矽靶材的射頻功率不同。
在本發明之一實施例中，上述之混合膜層的厚度係介 於例如10nm~100nm之間。
在本發明之一實施例中，上述濺鍍室中進一步包括有一基材載台，其係用以承載上述基材。此外，在進行共濺鍍製程期間可將該基材載台加以旋轉。
在本發明之一實施例中，於進行上述共濺鍍製程期間，包括將該基材加溫或不加溫之步驟。
在本發明之一實施例中，於進行上述共濺鍍製程期間的基材溫度係介於例如25℃~150℃之間。
在本發明之一實施例中，上述共濺鍍製程之工作壓力係介於例如5×10-3 Torr~5×10-2 Torr之間。
在本發明之一實施例中，上述共濺鍍製程之工作氣體包括有100vol.%的氬氣，或是包含有大於0到20vol.%氧氣的氬氣。
本發明另提出一種電阻式記憶體之可變電阻膜層的製造方法，包括先放置一基材至一濺鍍室內，其中所述濺鍍室中至少包括一個複合靶材，且此一複合靶材是由銅與二氧化矽相混合的，其中複合靶材的Cu/(Cu+Si)的莫耳百分比為1%~15%。然後，利用上述複合靶材進行一濺鍍製程，以在基材表面沉積一混合膜層。
在本發明之另一實施例中，上述混合膜層的厚度例如是10nm~100nm。
在本發明之另一實施例中，上述濺鍍室中還包括一基材載台，用以承載基材。
在本發明之另一實施例中，於進行上述濺鍍製程期 間，包括將該基材加溫或不加溫之步驟。
在本發明之另一實施例中，於進行上述濺鍍製程期間的基材溫度係介於例如25℃~150℃之間。
在本發明之另一實施例中，上述濺鍍製程之工作壓力係介於例如5×10-3 Torr~5×10-2 Torr之間。
在本發明之另一實施例中，上述濺鍍製程之工作氣體包括100vol.%的氬氣，或是包含有大於0到20vol.%氧氣的氬氣。
基於上述說明，本發明之方法可簡化製造電阻式記憶體之可變電阻膜層的步驟，並且只需一次的鍍膜製程就可完成Cu和SiO2 的混合膜層，同時可以免除高溫製程。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2是依照本發明之一實施例的一種電阻式記憶體之可變電阻膜層的製造流程步驟圖。
於步驟200中，先將一基材放置於一濺鍍室內，其中該濺鍍室中至少具有一銅(Cu)靶材與一二氧化矽(SiO2 )靶材。在該濺鍍室中還可以進一步具有一基材載台，以承載上述基材。
然後，於步驟210中，進行一共濺鍍製程，以在基材表面沉積一混合膜層。在本實施例中，共濺鍍製程是利用上述Cu靶材與SiO2 靶材來進行的，而沉積的混合膜層之 Cu/(Cu+Si)的莫耳百分比係大約為1%~15%，因而適合用來作為電阻式記憶體之可變電阻膜層，而上述混合膜層的厚度係介於例如10nm~100nm之間。
在本實施例中，施加在Cu靶材的直流或射頻功率，係與施加在SiO2 靶材的射頻功率不同。並且，該共濺鍍製程之工作壓力係介於例如5×10-3 Torr~5×10-2 Torr之間，而工作氣體係具有例如100vol.%的氬氣(Ar)，或是包含有大於0到20vol.%氧氣(O2 )的氬氣。
在進行上述共濺鍍製程期間，可以將該基材載台加以旋轉，以使得沉積的混合膜層可以更加均勻。此外，進行共濺鍍製程期間也可選擇性地將基材加溫或不加溫。舉例來說，其可以將該基材溫度設定於25℃~150℃之間。
以下列舉一些實驗來證實上一實施例的成效，但應瞭解的是，本發明並非侷限於以下的實驗內容。
實驗一
首先，在一基材上形成鉑(Pt)膜作為電阻式記憶體之下電極。然後，將上述基材放到一濺鍍室內的基材載台上，其中在該濺鍍室中係具有一個Cu靶材與一個SiO2 靶材。
然後，在工作壓力為2×10-2 Torr、工作氣體為純Ar、基材不加溫，以及使得上述基材載台之旋轉速率為3rpm的條件下，進行共濺鍍製程，以在基材的Pt膜表面沉積一Cu-SiO2 膜層。所沉積得到的Cu-SiO2 膜層的厚度為50nm，且其Cu/(Cu+Si)的莫耳百分比係大約為9.8%，而適合作為電阻式記憶體之可變電阻膜層。
最後，在Cu-SiO2 膜層上形成Cu膜以作為電阻式記憶體之上電極。
實驗二
除了採用4vol.%O2 -96vol.%Ar作為共濺鍍製程之工作氣體外，運用與實驗一相同的步驟與條件，來製作一個由Pt膜(下電極)、Cu-SiO2 膜層(可變電阻膜層)與Cu膜(上電極)所構成的電阻式記憶體。
電阻式記憶體之操作方式，依照操作方式可分為單極性(Unipolar)電阻式記憶體(或稱為非極性(Nonpolar)電阻式記憶體)，或是雙極性(Bipolar)電阻式記憶體兩種。以下便是用實驗一與實驗二的電阻式記憶體所進行的兩種不同操作方式之測試。
測試一
對實驗一的電阻式記憶體施加偏壓改變，以執行高低電阻狀態之切換，如圖3所示。由0V逐漸增加電壓時，通過高電阻狀態(HRS)的Cu-SiO2 膜層之電流會逐漸增加，如圖3之下方曲線；當施加電壓達到一個較高電壓值時，電流會瞬間跳升，此時Cu-SiO2 膜層將會瞬間轉變為低電阻狀態(LRS)，而此改變稱為設定(Set)；再次由0V逐漸增加電壓時，通過新改變之低電阻狀態(LRS)的Cu-SiO2 膜層之電流會逐漸增加，如圖3之上方曲線；當電壓增加到某一個值時，電流瞬間會下降，此時Cu-SiO2 膜層又由低電阻狀態(LRS)切換成為高電阻狀態(HRS)，而此改變稱為重置(Reset)。
單極性電阻式記憶體之HRS與LRS切換都在同一個極性方向進行，如圖3所示都在正向偏壓(Positive bias)下操作，但是本發明所製作的可變電阻膜層也可以都在負向偏壓(Negative bias)下操作。
測試二
對實驗一的電阻式記憶體施加偏壓改變，使電阻式記憶體之HRS與LRS之切換，可以如圖4所示的在兩個極性方向進行，亦即需以正向偏壓與負向偏壓來回操作。
請見圖4之右下方曲線，首先於一個偏壓方向(正向)由0V逐漸增加電壓，電流也將逐漸增大，此時Cu-SiO2 膜層為高電阻狀態(HRS)；當電壓升高至某個值時，電流瞬間跳升，Cu-SiO2 膜層將被切換成低電阻狀態(LRS)，此動作即為Set；將LRS切換回HRS時要逆向操作，如同圖4之右上方曲線，由正向高電壓逐漸降低至0V，電流也隨著減小，然後跨過0V到達負向偏壓。當負向偏壓之絕對值持續增加時，負向電流也會如同圖4之左上方曲線所示隨著升高(此處曲線之負電流已經取絕對值轉成正值)，此時Cu-SiO2 膜層仍為LRS。當負向偏壓達到某個值之後，電流大幅降低，此時Cu-SiO2 膜層會切換成為HRS，此動作稱為Reset；再將負電壓逐漸降低，電流會如同圖4之左下方曲線所示的逐漸減小(此處曲線之負電流已經取絕對值轉成正值)，。
此種電阻式記憶體操作模式之Set與Reset必須於相反之偏壓方向下操作，如果於正向偏壓進行Set，就需逆 回負向偏壓進行Reset，如果一開始在負向偏壓進行Set，就需逆回正向偏壓進行Reset，因此稱為雙極性電阻式記憶體。
測試三
對實驗二的電阻式記憶體施加偏壓改變，來執行高低電阻狀態之切換，而可以得到圖5。由圖5可知，實驗二的電阻式記憶體能可以在同一個極性方向進行切換。雖然圖5都在正向偏壓下操作，但是本發明所製作的可變電阻膜層係如上所述，也可以都在負向偏壓下操作。
測試四
施加偏壓改變，以便在兩個極性方向來回操作實驗二的電阻式記憶體，而可以得到圖6。由圖6可知，實驗二的電阻式記憶體也可以用來作為雙極性電阻式記憶體。
從以上測試一至測試四可知，上一實施例之製造流程確實能製造出可用於電阻式記憶體之可變電阻膜層。
此外，除了圖2的實施例之外，本發明也可以採用圖7的步驟，來製造電阻式記憶體之可變電阻膜層。
首先，於步驟700中，先將一基材放置於一濺鍍室內，其中該濺鍍室中至少包含有一複合靶材。此一複合靶材係為由Cu與SiO2 相混合的靶材，其中的Cu/(Cu+Si)的莫耳百分比大約為1%~15%。在濺鍍室中還可具有一基材載台，以承載上述基材。
然後，於步驟710中，利用上述複合靶材來進行一濺鍍製程，以在基材表面沉積一混合膜層。在本實施例中， 所沉積的混合膜層之Cu/(Cu+Si)的莫耳百分比與複合靶材相近，因而係適合用來作為電阻式記憶體之可變電阻膜層，且上述混合膜層的厚度係介於例如10nm~100nm之間。
在本實施例中，濺鍍製程之工作壓力為例如5×10-3 Torr~5×10-2 Torr、工作氣體為例如100vol.%的Ar或是含有大於0到20vol.%O2 的Ar。此外，進行濺鍍製程期間也可以選擇性地將基材加溫或不加溫。譬如將基材溫度設定於25℃~150℃之間。
綜上所述，本發明之方法可藉由簡單的單一共濺鍍(或濺鍍)製程，即可製造電阻式記憶體之可變電阻膜層，且共濺鍍(或濺鍍)製程期間不需高溫製程，所以在製造時間與成本上都優於傳統製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電阻式記憶體
102‧‧‧上電極
104‧‧‧下電極
106‧‧‧可變電阻膜層
200~210、700~710‧‧‧步驟
圖1是習知之一種電阻式記憶體的示意圖。
圖2是依照本發明之一實施例的一種電阻式記憶體之可變電阻膜層的製造流程步驟圖。
圖3是實驗一之電阻式記憶體在單一極性方向上操作的I-V曲線圖。
圖4是實驗一之電阻式記憶體的兩個極性方向上操作的I-V曲線圖。
圖5是實驗二之電阻式記憶體在單一極性方向上操作的I-V曲線圖。
圖6是實驗二之電阻式記憶體的兩個極性方向上操作的I-V曲線圖。
圖7是依照本發明之另一實施例的一種電阻式記憶體之可變電阻膜層的製造流程步驟圖。
200~210‧‧‧步驟

Claims (16)

  1. 一種電阻式記憶體的製造方法，其包括有：將一基材放置於一濺鍍室內，該濺鍍室中至少包括一銅靶材與一二氧化矽靶材，在該基材上形成有下電極；利用該銅靶材與該二氧化矽靶材來進行一共濺鍍製程，以在該下電極表面沉積一摻銅二氧化矽可變電阻膜層，其中該摻銅二氧化矽可變電阻膜層之Cu/(Cu+Si)的莫耳百分比係介於1%~15%之間；以及在該摻銅二氧化矽可變電阻膜層上形成上電極。
  2. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中施加在該銅靶材的直流或射頻功率，係與施加在該二氧化矽靶材的射頻功率不同。
  3. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中該摻銅二氧化矽可變電阻膜層的厚度係介於10nm~100nm之間。
  4. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中在該濺鍍室中進一步包括有一基材載台以承載該基材。
  5. 如申請專利範圍第4項所述之電阻式記憶體的製造方法，其中在進行該共濺鍍製程期間，包括有將該基材載台旋轉之步驟。
  6. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中在進行該共濺鍍製程期間，包括將該基材加溫或不加溫之步驟。
  7. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中在進行該共濺鍍製程期間的該基材溫度係介於25℃~150℃之間。
  8. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中該共濺鍍製程之工作壓力係介於5×10-3 Torr~5×10-2 Torr之間。
  9. 如申請專利範圍第1項所述之電阻式記憶體的製造方法，其中該共濺鍍製程之工作氣體包括有100vol.%的氬氣，或係為包含有大於0到20vol.%氧氣的氬氣。
  10. 一種電阻式記憶體的製造方法，其包括：將一基材放置於一濺鍍室內，在該濺鍍室中至少包括有一複合靶材，該複合靶材是由銅與二氧化矽相混合而成的，其中該複合靶材之Cu/(Cu+Si)的莫耳百分比係介於1%~15%之間，在該基材上形成有下電極；利用該複合靶材進行一濺鍍製程，以在該下電極表面沉積一摻銅二氧化矽可變電阻膜層；以及在該摻銅二氧化矽可變電阻膜層上形成上電極。
  11. 如申請專利範圍第10項所述之電阻式記憶體的製造方法，其中該摻銅二氧化矽可變電阻膜層的厚度係介於10nm~100nm之間。
  12. 如申請專利範圍第10項所述之電阻式記憶體的製造方法，其中在該濺鍍室中進一步包括一基材載台，以承載該基材。
  13. 如申請專利範圍第10項所述之電阻式記憶體的製 造方法，其中於進行該濺鍍製程期間，係包括將該基材加溫或不加溫之步驟。
  14. 如申請專利範圍第10項所述之電阻式記憶體的製造方法，其中於進行該濺鍍製程期間，該基材溫度係介於25℃~150℃之間。
  15. 如申請專利範圍第10項所述之電阻式記憶體的製造方法，其中該濺鍍製程之工作壓力係介於5×10-3 Torr~5×10-2 Torr之間。
  16. 如申請專利範圍第10項所述之電阻式記憶體的製造方法，其中該濺鍍製程之工作氣體包括100vol.%的氬氣，或係為包含有大於0到20vol.%氧氣的氬氣。
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