KR100593750B1 - 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법 - Google Patents

이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법 Download PDF

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Abstract

이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는 교차점 비휘발성 기억소자 및 그 제조방법이 제공된다. 상기 비휘발성 기억소자는 반도체 기판 내에 배치된 복수개의 평행한 도핑 라인들을 구비한다. 복수개의 평행한 상부 전극들이 상기 도핑 라인들과 중첩되는 부분들에 교차점들을 형성하도록 상기 도핑 라인들의 상부를 가로지른다. 상기 도핑 라인들 및 상기 상부 전극들 사이의 상기 교차점들에 복수개의 하부 전극들이 위치한다. 데이터 저장 물질막으로 제공되는 이성분계 금속 산화막이 상기 상부 전극들 및 상기 하부 전극들 사이에 개재된다. 상기 도핑라인들과 함께 다이오드들을 구성하되, 상기 도핑 라인들과 반대 극성을 갖는 도핑 영역들이 상기 하부 전극들 및 상기 도핑 라인들 사이에 개재된다. 상기 비휘발성 기억소자를 제조하는 방법들 역시 제공된다.
비휘발성, 저항램, 이성분계 금속 산화물, 다이오드

Description

이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는 교차점 비휘발성 기억소자 및 그 제조방법{Cross-point Non-volatile memory device employing binary metal oxide layer as a data storage material layer and method of fabricating the same}
도 1은 본 발명의 일실시예에 의한 저항램 소자를 나타낸 평면도이다.
도 2a 내지 도 6b는 본 발명의 일실시예에 의한 저항램 소자의 제조방법을 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명 *
106 : 도핑 라인들 108′: 도핑막 패턴들
110′: 하부 전극들 114 : 이성분계 금속 산화막
116 : 상부 전극들
본 발명은 비휘발성 기억소자 및 그 제조방법에 관한 것으로, 특히 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는 교차점 비휘발성 기억소자 및 그 제조방법에 관한 것이다.
비휘발성 기억소자들은 그들의 전원이 차단될지라도, 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 플래쉬 메모리소자가 널리 사용되고 있다. 상기 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널 산화막, 부유 게이트, 게이트층간 절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질(film quality)이 개선되어야 하고, 셀의 커플링 비율(coupling ratio)이 증가되어야 한다.
상기 플래쉬 메모리 소자 대신에 새로운 비휘발성 기억소자들, 예컨대 저항 램(resistance RAM)이 최근에 제안된 바 있다. 상기 저항 램의 단위 셀은 두 개의 전극들 및 이들 사이에 개재된 가변 저항성 물질막(variable resistive material layer)을 갖는 데이터 저장요소(data storage element)를 구비한다. 상기 가변저항성 물질막, 즉 데이터 저장 물질막(data storage material layer)은 상기 전극들 사이에 인가되는 전기적인 신호(전압 또는 전류)의 극성(polarity) 및/또는 크기 (magnitude)에 따라서 가역적인 저항 변화를 나타낸다.
교차점 저항램(cross-point resistance RAM)이 슈(Hsu)등에 의하여 "교차점 저항 메모리 어레이 및 제조방법 (cross-point resistor memory array and method of fabrication)"이라는 제목으로 미국 공개특허 US2004/0108528에 개시된 바 있다. 상기 미국 공개특허 US2004/0108528에 의하면, 데이터 저장 물질막으로 페로브스카이트(perovskite) 구조를 갖는 거대 자기저항 물질막(Colossal Magnetro- Resistive material layer;CMR material layer) 또는 고온 초전도 물질막(High Temperature SuperConducting material layer;HTSC material layer)이 사용된다. 이러한 물질막들로는 PrCaMnO3(PCMO)막 또는 GdCaBaCo2O5+5가 예시되어 있다. 그러나, 이러한 막들을 형성하기 위해서는 적어도 4가지의 물질들이 혼합되어야 하며, 형성되는 막의 결정구조가 하부막에 대하여 큰 의존성을 보인다. 이에 따라 반도체 기판의 전체에 걸쳐서 균일한 조성비를 갖도록 형성하기가 어려울 수 있다. 또한, 반도체소자들의 제조에 널리 사용되는 통상의 사진/식각 공정으로 상기 PCMO막 또는 상기 초전도 물질막을 패터닝하기가 어렵다. 이는 고집적화를 위한 교차점 어레이를 형성하는데 있어서 어려움으로 이어질 수 있다. 이에 더하여, 상기 미국 공개특허 US2004/ 0108528에 의하면, 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru)과 같은 귀금속막을 증착하고, 상기 귀금속막을 화학기계적 연마 (Chemical Mechanical Polishing;CMP)하여 하부전극을 형성한다. 그러나, 상기 귀금속들은 화학적으로 매우 안정되어 있기 때문에 CMP 공정을 통하여 상기 하부전극으로 형성되기가 어려울 수 있다.
본 발명이 이루고자 하는 기술적 과제는 낮은 전압에서 안정적으로 동작하고 향상된 집적도를 갖는 이성분계 금속 산화막을 갖는 비휘발성 기억소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설전류로 인한 인접 셀들간의 간섭(cross- talk) 및 전력 소모를 감소시킬 수 있는 비휘발성 기억소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 일태양은 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는 교차점 비휘발성 기억소자를 제공한다. 상기 비휘발성 기억소자는 반도체 기판 내에 배치된 복수개의 평행한 도핑 라인들(doped lines)을 구비한다. 복수개의 평행한 상부 전극들이 상기 도핑 라인들과 중첩되는 부분들에 교차점들을 형성하도록 상기 도핑 라인들의 상부를 가로지른다. 상기 도핑 라인들 및 상기 상부 전극들 사이의 상기 교차점들에 복수개의 하부 전극들이 위치한다. 데이터 저장 물질막으로 제공되는 이성분계 금속 산화막이 상기 상부 전극들 및 상기 하부 전극들 사이에 개재된다. 상기 도핑라인들과 함께 다이오드들을 구성하되, 상기 도핑 라인들과 반대 극성을 갖는 도핑 영역들(doped regions)이 상기 하부 전극들 및 상기 도핑 라인들 사이에 개재된다.
일 실시예에 있어서, 상기 이성분계 금속 산화막은 MxOy의 화학식으로 표현되되, 상기 기호들 (characters) "M", "O", "x" 및 "y"는 각각 금속, 산소, 금속 조성비 및 산소 조성비를 나타내고, 상기 금속(M)은 전이금속 또는 알루미늄(Al)일 수 있다. 상기 전이금속은 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu) 또는 크롬(Cr)일 수 있다.
다른 실시예에 있어서, 상기 도핑 영역들은 상기 도핑 라인들 상의 각 교차점들에 배치된 도핑막 패턴들일 수 있다. 이 경우에, 상기 도핑막 패턴들은 도핑된 폴리실리콘막 패턴 또는 도핑된 단결정 실리콘막 패턴일 수 있다.
또 다른 실시예에 있어서, 상기 도핑라인들은 N형이고, 상기 불순물 도핑막 패턴들은 P형일 수 있다.
또 다른 실시예들에 있어서, 상기 하부 전극들 및 상기 상부 전극들은 각각 이리디듐(Ir)막, 백금(Pt)막, 루테늄(Ru)막, 이리듐 산화막(IrO), 루테늄 산화막(RuO), 텅스텐(W)막, 티타늄 질화막(TiN) 또는 폴리 실리콘막일 수 있다.
또 다른 실시예들에 있어서, 상기 비휘발성 기억소자는 상기 이성분계 금속산화막과 상기 반도체기판 사이의 공간을 채우는 절연막을 더 포함할 수 있다. 상기 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
본 발명의 다른 태양은 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는 교차점 비휘발성 기억소자의 제조방법을 제공한다. 이 방법은 반도체 기판 내에 복수개의 평행한 도핑 라인들을 형성하는 것을 구비한다. 상기 도핑 라인들과 접하고 상기 도핑 라인들과 반대극성을 갖는 복수개의 도핑 영역들, 및 상기 도핑 영역들 상에 복수개의 하부 전극들을 형성한다. 상기 하부전극들의 상부면을 덮는 이성분계 금속 산화막을 형성한다. 상기 이성분계 금속 산화막 상에 상기 하부 전극들과 중첩되도록 상기 도핑 라인들을 가로지르는 복수개의 평행한 상부 전 극들을 형성한다.
일 실시예에 있어서, 상기 도핑 라인들을 형성하는 것은 상기 반도체 기판 상에 라인 형상의 개구부를 갖는 마스크 패턴들을 형성하는 것과 상기 마스크 패턴들을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하는 것을 포함할 수 있다.
다른 실시예에 있어서, 상기 도핑 영역들 및 상기 하부전극을 형성하는 것은상기 도핑 라인들을 갖는 반도체 기판 상에 상기 도핑 라인들과 반대극성을 갖는 도핑막(doped layer)을 형성하는 것과, 상기 도핑막 상에 하부 도전막을 형성하는 것, 및 상기 하부 도전막 및 상기 도핑막을 차례로 패터닝하는 것을 포함할 수 있다.
또 다른 실시예에 있어서, 상기 도핑 라인들이 N형인 경우에 상기 도핑막은 P형일 수 있다.
또 다른 실시예에 있어서, 상기 도핑막은 도핑된 폴리실리콘막 또는 도핑된 단결정 실리콘막으로 형성할 수 있다.
또 다른 실시예에 있어서, 상기 하부 전극들 및 상기 하부 전극들은 각각 이리디듐막, 백금막, 루테늄막, 이리듐 산화막, 루테늄 산화막, 텅스텐막, 티타늄 질화막 또는 폴리 실리콘막으로 형성할 수 있다.
또 다른 실시예에 있어서, 상기 이성분계 금속 산화막을 형성하기 전에, 상기 반도체 기판 상에 상기 도핑 영역들 및 상기 하부 전극들을 덮는 절연막을 형성하고, 상기 하부 전극들이 노출되도록 상기 절연막을 평탄화 시킬 수 있다. 이 경 우에, 상기 이성분계 금속 산화막은 상기 하부전극 및 평탄화된 절연막 상에 형성된다.
또 다른 실시예에 있어서, 상기 이성분계 금속 산화막은 MxOy의 화학식으로 표현되되, 상기 기호들 (characters) "M", "O", "x" 및 "y"는 각각 금속, 산소, 금속 조성비 및 산소 조성비를 나타내고, 상기 금속(M)은 전이금속 또는 알루미늄일 수 있다. 상기 전이 금속은 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 코발트, 철, 구리 또는 크롬일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일실시예에 의한 비휘발성 기억소자, 즉 저항램 소자를 나타낸 평면도이고, 도 2a 내지 도 6b는 본 발명의 일실시예에 의한 저항램 소자의 제조방법을 나타낸 단면도들이다. 도 2a 내지 도 6b에 있어서, 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a는 도 1의 Ⅰ~Ⅰ′선에 따라 취해진 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b는 도 1의 Ⅱ~Ⅱ′선에 따라 취해진 단면도들이다.
먼저, 본 발명의 일실시예에 의한 저항램 소자를 설명하기로 한다.
도 1, 도 6a 및 도 6b를 참조하면, 반도체 기판(100) 내에 복수개의 평행한 도핑 라인들(106)이 배치된다. 상기 도핑 라인들(106)은 아세닉(As) 또는 인(P)과 같은 N형 불순물 이온들의 확산층일 수 있다. 상기 도핑 라인들(106)은 상기 저항램 소자의 비트라인으로 제공될 수 있다. 복수개의 평행한 상부 전극들(116)이 상기 도핑 라인들(106)의 상부를 가로지르도록 배치된다. 상기 상부 전극들(116)은 상기 도핑 라인들(106)이 형성된 상기 반도체 기판의 표면 상으로 소정 거리 이격된다. 상기 상부 전극들(116)은 상기 도핑 라인들(106)과 중첩되는 부분들에 교차점들(C)을 형성하도록 상기 도핑 라인들(106)의 상부를 가로지른다. 상기 상부 전극들(116)은 상기 저항램 소자의 워드라인으로 제공될 수 있다. 본 발명의 일 실시예에서, 상기 상부 전극들(116)은 평면도로 부터 보여졌을 때 상기 도핑 라인들 (106)과 90도의 각도를 이룰 수 있다. 상기 상부 전극들(106)은 귀금속막, 귀금속 산화막, 텅스텐막, 티타늄 질화막 또는 폴리실리콘막일 수 있다. 이 경우에, 상기 귀금속막은 이리듐막, 백금막 또는 루테늄막일 수 있다. 또한, 상기 귀금속 산화막은 이리듐 산화막 또는 루테늄 산화막일 수 있다.
상기 도핑 라인들(106) 및 상기 상부 전극들(116) 사이의 상기 교차점들(C)에는 상기 도핑 라인들(106)과 반대 극성(opposite polarity)을 갖는 도핑 영역들 (108′)이 개재된다. 상술한 바와 같이, 상기 도핑 라인들(106)이 N형을 갖는 경우에, 상기 도핑 영역들(108′)은 붕소(B)와 같은 P형 불순물 이온들로 도핑된 불순물 영역들일 수 있다. 상기 도핑 영역들(108′)은 상기 교차점들(C)에서 상기 도핑 라인들(106)과 P-N 접합을 형성한다. 즉, 상기 도핑 영역들(108′)은 상기 도핑 라인들(106)과 함께 상기 교차점들(C)에서 복수개의 P-N 접합 다이오드를 구성한다. 본 발명의 일 실시예에서, 상기 도핑 영역들(108′)은 상기 도핑 라인들 (106) 상의 상기 교차점들(C)에 배치된 도핑막 패턴들일 수 있다. 이하에서, 참조번호 "108′"은 상기 도핑막 패턴들을 지시하게 될 것이다. 상기 도핑막 패턴들 (108′)은 P형 불순물 이온들로 도핑된 폴리실리콘막 패턴이거나 P형 불순물 이온들로 도핑된 단결정 실리콘막 패턴일 수 있다. 상기 도핑막 패턴들(108′) 상에는 하부 전극들 (110′)이 배치된다. 상기 하부 전극들(110′)은 귀금속막, 귀금속 산화막, 텅스텐막, 티타늄 질화막 또는 폴리실리콘막일 수 있다. 이 경우에, 상기 귀금속막은 이리듐막, 백금막 또는 루테늄막일 수 있다. 또한, 상기 귀금속 산화막은 이리듐 산화막 또는 루테늄 산화막일 수 있다.
상기 도핑막 패턴들(108′) 및 상기 하부 전극들(110′)을 갖는 상기 반도체 기판(100)은 절연막(112)에 의하여 덮혀진다. 상기 절연막(112)은 상기 도핑막 패턴들(108′) 및 상기 하부 전극들(110′) 사이의 공간을 채우고 상기 도전막 패턴들(108′)의 상부면을 노출시킨다. 상기 절연막(112)은 우수한 채움특성을 갖는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
상기 하부 전극들(110′) 및 상기 절연막(112) 상에 이성분계 금속 산화막 (114)이 배치된다. 상기 이성분계 금속 산화막(114)은 도 6a 및 도 6b에 도시된 바와 같이 상기 하부 전극들(110′) 및 상기 상부 전극들(116) 사이에 개재되어 상기 저항램 소자의 데이터 저장 물질막으로써 제공된다. 상기 이성분계 금속 산화 막은 화학식 MxOy로 표현될 수 있다. 상기 화학식에서, 상기 기호들 (characters) "M", "O", "x" 및 "y"는 각각 금속, 산소, 금속 조성비 및 산소 조성비를 나타낸다. 상기 금속(M)은 전이금속 또는 알루미늄(Al)일 수 있다. 이 경우에, 상기 전이금속은 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄 (Hf), 코발트(Co), 철(Fe), 구리(Cu) 또는 크롬(Cr)일 수 있다.
상술한 바와 같이, 본 발명에 의하면 데이터 저장 물질막으로써 상기 이성분계 금속 산화막(114)을 채택한다. 상기 이성분계 금속 산화막(114)은 3V 미만의 전압에서 감지 가능한 가역적인 저항변화를 갖는다. 또한, 통상의 반도체 공정에서 사용되는 사진/식각 공정에 의하여 용이하게 패터닝될 수 있다. 더 나아가, 본 발명에 의하면, 상기 도핑막 패턴들(108′) 및 상기 도핑 라인들(106)을 포함하는 다이오드들이 상기 교차점들(C)에 상기 하부 전극들(110′)과 접하도록 배치된다. 상기 다이오드들은 선택된 셀 주변의 다른 셀 들로 향하는 누설전류를 차단하여 선택된 셀에만 스위칭 전류와 전압이 인가되도록 한다. 그 결과, 상기 저항램 소자의 셀들간의 간섭이 없어지고 전력소모가 감소된다.
이하, 본 발명의 일실시예에 의한 저항램 소자의 제조방법을 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상기 복수개의 평행한 마스크 패턴들(102)을 형성한다. 상기 마스크 패턴들(102)은 라인 형상을 갖도록형성되며, 그들 사이에 상기 반도체 기판(100)의 표면을 노출시키는 개구부들(102 ′)을 갖는다. 상기 마스크 패턴들(102)은 예를 들어, 실리콘 산화막 패턴들로 형성될 수 있다. 즉, 상기 반도체 기판(100) 상에 실리콘 산화막을 증착하고 사진/식각 공정을 통하여 상기 실리콘 산화막을 패터닝함으로써 형성될 수 있다. 다음으로, 상기 마스크 패턴들(102)을 이온주입 마스크로 사용하여 상기 반도체 기판 (100) 내에 불순물 이온들(104)을 주입한다. 그 결과, 상기 반도체 기판(100) 내에 복수개의 평행한 도핑 라인들(106)이 형성된다. 상기 불순물 이온들(104)은 아세닉 또는 인과 같은 N형 불순물 이온들일 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 마스크 패턴들(102)을 제거한다. 상기 마스크 패턴들(102)이 실리콘 산화막으로 형성된 경우에 상기 마스크 패턴들(102)을 불산(HF)을 함유하는 식각액을 사용한 습식식각을 통하여 제거될 수 있다. 이후, 상기 도핑 라인들(106)을 갖는 반도체 기판(100) 상에 도핑막(doped layer;108) 및 하부 도전막(110)을 차례로 형성한다. 상기 도핑막(108)은 붕소와 같은 P형 불순물 이온들로 도핑된 폴리실리콘막 또는 P형 불순물 이온들로 도핑된 단결정 실리콘막으로 형성될 수 있다. 상기 도핑막(108)이 도핑된 폴리실리콘막인 경우에 상기 P형 불순물 이온들은 화학기상 증착공정을 통하여 폴리실리콘막을 형성하는 동안에 인시투(in-situ)로 도핑될 수 있다. 이와는 달리, 상기 P형 불순물 이온들은 폴리실리콘막을 형성한 후에 확산 도핑(diffusion doping) 공정 또는 이온 주입공정을 통하여 도핑될 수 있다. 상기 도핑막(108)이 도핑된 단결정 실리콘막인 경우에, 상기 P형 불순물 이온들은 상기 도핑라인들(106)을 갖는 상기 반도체기판 (100) 상에 화학기상 증착공정을 적용하여 단결정 실리콘막을 에피택셜 성장 시키는 동안에 다이보랜(diborane;B2H6)와 같은 불순물 소스로 부터 인시투로 도핑될 수 있다. 이와는 달리, 상기 P형 불순물 이온들은 상기 폴리실리콘막의 경우와 같이, 단결정 실리콘막을 형성한 후 확산 도핑공정 또는 이온주입 공정을 통하여 상기 단결정 실리콘막 내에 도핑될 수도 있다.
상기 하부 도전막(110)은 내산화성 금속막(oxidation resistant metal layer)으로 형성할 수 있다. 이는 상기 하부 도전막(110)이 후속의 열공정 동안 산화되는 경우에 상기 하부 도전막(110)과 접하는 물질막 사이의 계면 특성이 저하될 수 있기 때문이다. 상기 하부 도전막(110)은 이리듐막, 백금막, 루테늄막, 이리듐 산화막 또는 루테늄 산화막으로 형성할 수 있다. 이와는 달리, 상기 하부 도전막(110)은 텅스텐막, 티타늄 질화막 또는 폴리실리콘막으로 형성할 수도 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 하부 도전막(110) 상기 도핑막(108)을 패터닝하여 상기 도핑 라인들(106) 상에 차례로 적층된 도핑막 패턴들(108′) 및 하부 전극들(110′)을 형성한다. 상기 도핑막 패턴들(108′) 및 상기 하부 전극들(110′)은 평면도로 부터 보여졌을때, 실질적으로 사각형의 형상을 갖도록 형성될 수 있다. 상기 도핑막 패턴들(108′)은 상기 도핑 라인들(106)과 함께 다이오드들을 구성한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 도핑막 패턴들(108′) 및 상기 하부 전극들(110′)을 덮는 절연막(112)을 형성한다. 상기 절연막(112)은 상기 도핑막 패턴들(108′) 및 상기 하부 전극들(110′) 사이의 공간을 채우도록 형성된다. 상 기 절연막은 우수한 채움특성을 갖는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 이후, 상기 하부 전극들(110′)의 상부면이 노출되도록 상기 절연막(112)을 평탄화시킨다. 상기 절연막(112)은 CMP 공정에 의하여 평탄화될 수 있다. 상술한 바와 같이, 본 발명에 의하면 상기 도핑막 패턴들 (108′) 및 상기 하부 전극들(110′)을 먼저 형성한 후에 그들을 덮는 상기 절연막 (112)을 형성한다. 그 결과, 상기 하부 전극들(110′)을 CMP할 필요가 없게 되어, 상기 하부 전극들(110′)은 귀금속으로 이루어지는 경우에도 용이하게 형성될 수 있다. 더 나아가, 상기 절연막(112)을 CMP하는 공정중에 상기 하부 전극들(110′)이 연마 종료층 (polishing stop layer)의 역할을 함으로써 별도의 연마 종료층을 형성할 필요가 없게 된다.
계속하여, 상기 절연막(112) 및 상기 절연막(112)에 의하여 노출된 상기 하부 전극들(110′)의 상부면을 덮는 이성분계 금속 산화막(114)을 형성한다. 상기 이성분계 금속 산화막(114)은 화학식 MxOy로 표현될 수 있다. 상기 화학식에서, 상기 기호들 (characters) "M", "O", "x" 및 "y"는 각각 금속, 산소, 금속 조성비 및 산소 조성비를 나타낸다. 상기 금속(M)은 전이금속 또는 알루미늄(Al)일 수 있다. 이 경우에, 상기 전이금속은 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄 (Hf), 코발트(Co), 철(Fe), 구리(Cu) 또는 크롬(Cr)일 수 있다. 상기 이성분계 금속 산화막(114)은 상기 금속(M)막을 스퍼터링 공정에 의하여 상기 절연막 (112) 및 상기 하부 전극들(110′) 상에 형성하고, 상기 금속(M)막을 산소 플라즈 마 처리 공정을 사용하여 산화시킴으로써 형성될 수 있다. 이 경우에, 상기 산소 플라즈마 처리는 인시투로 수행될 수 있다. 이와는 달리, 상기 이성분계 금속 산화막(114)은 산소 반응 스퍼터링 공정(O2 reactive sputtering process), 화학기술 증착공정(chemical vapor deposition process) 또는 원자층 증착공정(atomic layer deposition process)에 의하여 형성될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 이성분계 금속 산화막(114) 상에 상기 하부 전극들(114)과 중첩되도록 상기 도핑 라인들(106)의 상부를 가로지르는 복수개의 평행한 상부 전극들(116)을 형성한다. 상기 상부 전극들(116)은 상기 이성분계 금속 산화막(114) 상에 상부 도전막(도시하지 않음)을 형성하고, 상기 상부 도전막을 패터닝함으로써 형성될 수 있다. 상기 상부 전극들(116)은 상기 도핑 라인들(106)과 소정각도를 이루며 그들의 상부를 가로지르도록 형성되어, 상기 도핑 라인들(106)과 중첩되는 부분에 교차점들(C)을 형성한다. 상기 교차점들(C)에는 미리 형성된 상기 도핑막 패턴들(108′) 및 상기 하부 전극들(110′)이 위치한다. 상기 상부 전극들(116)은 상기 하부 전극들(110′)과 마찬가지로 이리듐막, 백금막, 루테늄막, 이리듐 산화막 또는 루테늄 산화막으로 형성할 수 있다. 이와는 달리, 상기 상부 도전막(116)은 텅스텐막, 티타늄 질화막 또는 폴리실리콘막으로 형성할 수 있다. 상기 상부 전극들(116) 및 상기 하부 전극들(110′) 사이에 개재된 부분의 상기 이성분계 금속 산화막(114)은 상기 저항램 소자의 데이터 저장 물질막으로써 제공된다.
상술한 바와 같이 본 발명에 의하면 이성분계 금속산화막을 데이터 저장물질막으로 채택하여 교차점 비휘발성 기억 소자가 제공된다. 따라서, 낮은 전압에서 안정적으로 동작하고 향상된 집적도를 갖는 저항램 소자를 용이하게 구현할 수 있다.
또한, 상기 저항램 소자의 각 셀들에 다이오드를 형성함으로써 누설전류로 인한 인접 셀들간의 간섭(cross-talk) 및 전력 소모를 감소시킬 수 있다.

Claims (21)

  1. 반도체 기판 내에 배치된 복수개의 평행한 도핑 라인들;
    상기 도핑 라인들과 중첩되는 부분들에 교차점들을 형성하도록 상기 도핑 라인들의 상부를 가로지르는 복수개의 평행한 상부 전극들;
    상기 도핑 라인들 및 상기 상부 전극들 사이의 상기 교차점들에 각각 위치하는 복수개의 하부 전극들; 및
    상기 상부 전극들 및 상기 하부 전극들 사이에 개재되어 데이터 저장 물질막으로 제공되는 이성분계 금속 산화막; 및
    상기 하부 전극들 및 상기 도핑 라인들 사이에 개재되어 상기 도핑라인들과 함께 다이오드들을 구성하되, 상기 도핑 라인들과 반대 극성을 갖는 도핑 영역들을 포함하는 비휘발성 기억소자.
  2. 제 1 항에 있어서,
    상기 이성분계 금속 산화막은 MxOy의 화학식으로 표현되되, 상기 기호들 (characters) "M", "O", "x" 및 "y"는 각각 금속, 산소, 금속 조성비 및 산소 조성비를 나타내고, 상기 금속(M)은 전이금속 또는 알루미늄인 것을 특징으로 하는 비휘발성 기억소자.
  3. 제 2 항에 있어서,
    상기 전이 금속은 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 코발트, 철, 구리 또는 크롬인 것을 특징으로 하는 비휘발성 기억 소자.
  4. 제 1 항에 있어서,
    상기 도핑 영역들은 상기 도핑 라인들 상의 각 교차점들에 배치된 도핑막 패턴들인 것을 특징으로 하는 비휘발성 기억소자.
  5. 제 4 항에 있어서,
    상기 도핑라인들은 N형이고, 상기 불순물 도핑막 패턴들은 P형인 것을 특징으로 하는 비휘발성 기억소자.
  6. 제 4 항에 있어서,
    상기 도핑막 패턴들은 도핑된 폴리실리콘막 패턴 또는 도핑된 단결정 실리콘막 패턴인 것을 특징으로 하는 비휘발성 기억소자.
  7. 제 1 항에 있어서,
    상기 하부전극은 이리디듐막, 백금막, 루테늄막, 이리듐 산화막, 루테늄 산화막, 텅스텐막, 티타늄 질화막 또는 폴리 실리콘막인 것을 특징으로 하는 비휘발성 기억소자.
  8. 제 1 항에 있어서,
    상기 상부전극은 이리디듐막, 백금막, 루테늄막, 이리듐 산화막, 루테늄 산화막 텅스텐막, 티타늄 질화막 또는 폴리 실리콘막인 것을 특징으로 하는 비휘발성 기억소자.
  9. 제 1 항에 있어서,
    상기 이성분계 금속산화막과 상기 반도체기판 사이의 공간을 채우는 절연막을 더 포함하는 비휘발성 기억소자.
  10. 제 1 항에 있어서,
    상기 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막인 것을 특징으로 하는 비휘발성 기억소자.
  11. 반도체 기판 내에 복수개의 평행한 도핑 라인들을 형성하고,
    상기 도핑 라인들과 접하고 상기 도핑 라인들과 반대극성을 갖는 복수개의 도핑 영역들, 및 상기 도핑 영역들 상에 복수개의 하부 전극들을 형성하고,
    상기 하부전극들의 상부면을 덮는 이성분계 금속 산화막을 형성하고,
    상기 이성분계 금속 산화막 상에 상기 하부 전극들과 중첩되도록 상기 도핑 라인들을 가로지르는 복수개의 평행한 상부 전극들을 형성하는 것을 포함하는 비휘 발성 기억소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 도핑 라인들을 형성하는 것은,
    상기 반도체 기판 상에 라인 형상의 개구부를 갖는 마스크 패턴들을 형성하고,
    상기 마스크 패턴들을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하는 것을 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 불순물 이온들은 N형 불순물 이온들인 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 도핑 영역들 및 상기 하부전극을 형성하는 것은,
    상기 도핑 라인들을 갖는 반도체 기판 상에 상기 도핑 라인들과 반대극성을 갖는 도핑막(doped layer)을 형성하고,
    상기 도핑막 상에 하부 도전막을 형성하고,
    상기 하부 도전막 및 상기 도핑막을 차례로 패터닝하는 것을 포함하는 비휘 발성 기억소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 도핑 라인들이 N형인 경우에 상기 도핑막은 P형인 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 도핑막은 도핑된 폴리실리콘막 또는 도핑된 단결정 실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 하부 전극들은 이리디듐막, 백금막, 루테늄막, 이리듐 산화막, 루테늄 산화막, 텅스텐막, 티타늄 질화막 또는 폴리 실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 이성분계 금속 산화막을 형성하기 전에,
    상기 반도체 기판 상에 상기 도핑 영역들 및 상기 하부 전극들을 덮는 절연막을 형성하고,
    상기 하부전극들이 노출되도록 상기 절연막을 평탄화 시키는 것을 더 포함하 되, 상기 이성분계 금속 산화막은 상기 하부 전극들 및 상기 평탄화된 절연막 상에 형성되는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 이성분계 금속 산화막은 MxOy의 화학식으로 표현되되, 상기 기호들 (characters) "M", "O", "x" 및 "y"는 각각 금속, 산소, 금속 조성비 및 산소 조성비를 나타내고, 상기 금속(M)은 전이금속 또는 알루미늄인 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 전이 금속은 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 코발트, 철, 구리 또는 크롬인 것을 특징으로 하는 비휘발성 기억 소자의 제조방법.
  21. 제 11 항에 있어서,
    상기 상부 전극들은 이리디듐막, 백금막, 루테늄막, 이리듐 산화막, 루테늄 산화막, 텅스텐막, 티타늄 질화막 또는 폴리 실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
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