CN102084429B - 非易失性存储元件的驱动方法和非易失性存储装置 - Google Patents

非易失性存储元件的驱动方法和非易失性存储装置 Download PDF

Info

Publication number
CN102084429B
CN102084429B CN201080001938.5A CN201080001938A CN102084429B CN 102084429 B CN102084429 B CN 102084429B CN 201080001938 A CN201080001938 A CN 201080001938A CN 102084429 B CN102084429 B CN 102084429B
Authority
CN
China
Prior art keywords
electrode
volatile memory
memory device
resistance
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080001938.5A
Other languages
English (en)
Other versions
CN102084429A (zh
Inventor
神泽好彦
高木刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
松下电器产业株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下电器产业株式会社 filed Critical 松下电器产业株式会社
Publication of CN102084429A publication Critical patent/CN102084429A/zh
Application granted granted Critical
Publication of CN102084429B publication Critical patent/CN102084429B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供用于提高写入在电阻变化型的非易失性存储元件的信息(电阻值)的保持特性的驱动方法。包括：第一写入工序(S01)，在电阻变化型的非易失性元件施加第一极性的第一电压，从而成为表示第一逻辑信息的低电阻状态；第二写入工序(S02)，施加与所述第一极性不同的第二极性的第二电压，从而成为第一高电阻状态；以及回写工序(S05)，在第二写入工序(S02)之后，施加第一极性的第三电压，从而成为表示与所述第一逻辑信息不同的第二逻辑信息的第二高电阻状态。在此，第三电压的绝对值比第一电压小，第一高电阻状态的电阻值、第二高电阻状态的电阻值、以及低电阻状态的电阻值，按照其顺序大。

Description

非易失性存储元件的驱动方法和非易失性存储装置
技术领域
本发明涉及非易失性存储元件，尤其涉及按照被施加的电信号发生电阻值的变化的电阻变化型的非易失性存储元件的驱动方法。 
背景技术
近些年，随着数字技术的进展，进一步提高了移动信息设备以及信息家电等的电子设备的功能化。因此，越来越提高了对非易失性存储元件的大容量化、写入电力的减少、写入/读出时间的高速化、以及长寿命化的需求。 
一般被认为，对于这些需求，利用了现有的浮动栅的闪存的细微化有限度。于是，最近，将电阻变化层作为存储部的材料来利用的新的电阻变化型的非易失性存储元件引人注目。 
该电阻变化型的非易失性存储元件被构成为，在下部电极与上部电极之间以与两个电极相接的方式设置了电阻变化层的非常单纯的构造。而且，只要在该上下的电极之间提供具有某阈值以上的大小的电压的规定的电脉冲，电阻就变为高电阻状态或低电阻状态。而且，使这些不同的电阻状态与数值相对应来进行信息的记录。根据这些单纯的构造以及工作，电阻变化型的非易失性存储元件被期待能够实现进一步的细微化或低成本化。进而，由于也存在以100nsec以下的等级来发生高电阻与低电阻之间的状态变化的情况，因此也在高速工作的观点来被关注，提出了各种方案。 
最近，尤其提出了与在电阻变化层使用了金属氧化物的电阻变化型的非易失性存储元件有关的许多方案。根据在电阻变化层利用的材料，这些使用了金属氧化物的电阻变化型的非易失性存储元件大致被分类为两种。一种是，专利文献1等所公开的将钙钛矿材料(Pr(1-x)CaxMnO3(PCMO)，LaSrMnO3(LSMO)，GdBaCoxOy(GBCO)等)作为电阻变化层来使用的电阻变化型的非易失性存储元件。 
另一种是，利用了作为仅由过渡金属和氧构成的化合物的2元系的过渡金属氧化物的电阻变化型的非易失性存储元件。2元系的过渡金属氧化物，与所述的钙钛矿材料相比，组成中的构造非常单纯，因此制造时的组成控制以及成膜比较容易。而且，也有与半导体制造过程的匹配性也比较良好的优点，因此，最近其研究特别活力。 
例如，在专利文献2中公开，对于电阻变化材料，将镍(Ni)、钶(Nb)、钛(Ti)、锆(Zr)、铪(Hf)、钴(Co)、铁(Fe)、铜(Cu)、铬(Cr)等的过渡金属的化学量论组成的氧化物、以及氧不足于化学量论组成的氧化物(以下，称为缺氧型的氧化物)作为电阻变化材料来使用的非易失性存储元件。进而，在专利文献3中还公开，将缺氧型的钽(Ta)的氧化物作为电阻变化材料来使用的非易失性存储元件，报告了将Ta氧化物层表示为TaOx时满足0.8≤x≤1.9(若换算为氧浓度，则44.4％至65.5％)的范围内的电阻变化现象。 
在此，进一步，对缺氧型的氧化物进行详细说明。例如，周知的是，在Ta的情况下，Ta2O5为具有化学量论组成的氧化物。在该Ta2O5中，以2∶5的比例来包含Ta原子和O原子，以含氧率来表示为71.4atm％。将含氧率比该含氧率71.4atm％低的状态的氧化物称为缺氧型的氧化物。而且，在该例子的情况下，由于是Ta的氧化物，因此可以表示为缺氧型的Ta氧化物。 
(先行技术文献) 
(专利文献) 
专利文献1：(日本)特开2005-340806号公报 
专利文献2：(日本)特开2006-140464号公报 
专利文献3：(日本)国际公开第2008/059701号公报 
发明的概要 
发明要解决的课题 
非易失性存储元件是一种元件，其所具有的性质是，在电气性地存储信息后，即使电源被断开，信息也不会消失(挥发)而被保持。因此，非易失性存储元件被要求的最重要的特性之一是，信息的保持特性高。也就是说，非易失性存储元件需要的能力是，一旦写入后的信息不会劣化，而在某种程度的长期间内被保持。其信息的保持能力越高越好。然而，一般而言， 任何非易失性存储元件，都不能避免在某有限的时间内存储信息挥发。 
本发明涉及的电阻变化型的非易失性存储元件也不是例外，具有一旦存储的信息随着时间的经过而逐渐挥发的性质。电阻变化型的非易失性存储元件中的信息的挥发是，因设定的电阻值的经时变化而发生的。也就是说，从高电阻状态向低电阻状态发生变化，或者，从低电阻状态向高电阻状态发生变化，从而存储信息挥发。特别是，容易发生的信息的挥发现象为，前者的设定为高电阻状态的非易失性存储元件的电阻值随着时间的经过而逐渐降低。 
然而，对于电阻变化型的非易失性存储元件，目前，发生这些变化的原因未知，没有公开抑制处于存储的信息的保持状态的非易失性存储元件的电阻状态的变化的方法。 
发明内容
鉴于如上所述的问题，本发明的目的在于提供使电阻变化型的非易失性存储元件的信息的保持特性提高的信息的写入方法。 
用于解决课题的手段 
本发明的非易失性存储元件的驱动方法，所述非易失性存储元件具备第一电极、第二电极、以及电阻变化层，所述电阻变化层介于所述第一电极与所述第二电极之间、且被设置为与所述第一电极以及所述第二电极相接，根据提供到所述第一电极与所述第二电极之间的极性不同的电信号，所述电阻变化层的电阻状态发生可逆变化，所述电阻变化层包含缺氧型的过渡金属氧化物层，所述非易失性存储元件的驱动方法包括：第一写入工序，在所述第一电极与所述第二电极之间施加具有第一极性的第一电压，从而使所述电阻变化层成为表示第一逻辑信息的低电阻状态；第二写入工序，在所述第一电极与所述第二电极之间施加具有与所述第一极性不同的第二极性的第二电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高的第一高电阻状态；以及回写工序，在所述第二写入工序之后，在所述第一电极与所述第二电极之间施加具有所述第一极性且电压的绝对值比所述第一电压小的第三电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高且电阻值比所述第一高电阻状态低的、表示与所述第一逻辑信 息不同的第二逻辑信息的第二高电阻状态。 
并且，也可以是，在所述回写工序中，所述非易失性存储元件与负荷电阻串联连接来构成串联电路，在所述串联电路施加具有所述第一极性的电压，从而在所述非易失性存储元件的所述第一电极与所述第二电极之间施加相当于所述第三电压的分压。 
并且，也可以是，在所述回写工序中，所述非易失性存储元件与作为所述负荷电阻的晶体管的沟道串联连接来构成所述串联电路，在将规定的电压施加到所述晶体管的栅极而使所述晶体管的沟道电阻成为规定的电阻值的状态下，在所述串联电路施加具有所述第一极性的电压，从而在所述非易失性存储元件的所述第一电极与所述第二电极之间施加相当于所述第三电压的分压。 
并且，本发明的非易失性存储装置包括非易失性存储元件以及驱动电路，所述非易失性存储元件具备第一电极、第二电极、以及电阻变化层，所述电阻变化层介于所述第一电极与所述第二电极之间、且被设置为与所述第一电极以及所述第二电极相接，根据提供到所述第一电极与所述第二电极之间的极性不同的电信号，所述电阻变化层的电阻状态发生可逆变化，所述电阻变化层包含缺氧型的过渡金属氧化物层，所述驱动电路进行以下的工序：第一写入工序，在所述第一电极与所述第二电极之间施加具有第一极性的第一电压，从而使所述电阻变化层成为表示第一逻辑信息的低电阻状态；第二写入工序，在所述第一电极与所述第二电极之间施加具有与所述第一极性不同的第二极性的第二电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高的第一高电阻状态；以及回写工序，在所述第二写入工序之后，在所述第一电极与所述第二电极之间施加具有所述第一极性且电压的绝对值比所述第一电压小的第三电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高且电阻值比所述第一高电阻状态低的、表示与所述第一逻辑信息不同的第二逻辑信息的第二高电阻状态。 
并且，也可以是，所述第一电极以及所述第二电极分别与第一布线以及第二布线电连接，所述驱动电路，第一电源，在所述第一写入工序中，将用于在所述第一电极与所述第二电极之间施加所述第一电压的电压提供到所述第一布线与所述第二布线之间；第二电源，在所述第二写入工序中， 将用于在所述第一电极与所述第二电极之间施加所述第二电压的电压提供到所述第一布线与所述第二布线之间；以及第三电源，在所述回写工序中，将用于在所述第一电极与所述第二电极之间施加所述第三电压的电压提供到所述第一布线与所述第二布线之间。 
也可以是，所述第三电源具备与所述非易失性存储元件串联连接的负荷电阻元件。也可以是，所述负荷电阻元件是与所述非易失性存储元件串联连接的晶体管。 
也可以是，所述电阻变化层由氧浓度不同的至少两层缺氧型的过渡金属氧化物层形成，氧浓度高的缺氧型的过渡金属氧化物层与所述第一电极或所述第二电极接触。 
也可以是，所述过渡金属为钽。 
也可以是，所述驱动电路，每当进行所述第二写入工序后，接着进行所述回写工序。 
并且，也可以是，所述驱动电路，在针对非易失性存储装置的电源断开之前、或在转移到待机状态之前、或在这两者之前，进行所述回写工序。 
并且，也可以是，所述非易失性存储装置包括多个非易失性存储元件，所述驱动电路，在电源断开之前，从所述多个非易失性存储元件之中检测处于所述第一高电阻状态的非易失性存储元件，对检测出的所述非易失性存储元件进行所述回写工序。 
并且，也可以是，预先规定所述第一高电阻状态的电阻值与第二高电阻状态的电阻值之间的阈值，对从所述非易失性存储元件读出的电阻值与所述阈值进行比较，从而检测处于所述第一高电阻状态的非易失性存储元件。 
并且，也可以是，在所述非易失性存储装置为空闲状态时，所述驱动电路进行所述回写工序。 
发明效果 
根据本发明涉及的非易失性存储元件的驱动方法以及本发明涉及的非易失性存储装置，写入的信息的保持能力提高。 
附图说明
图1是示出本发明的实施例1涉及的非易失性存储元件的结构的截面模式图。 
图2(a)至(c)是示出本发明的实施例1涉及的非易失性存储元件的电阻值和脉冲施加次数的关系的图。 
图3是示出本发明的实施例1涉及的非易失性存储元件的电阻值的在210℃的电阻值的保持特性的图。 
图4(a)至(c)是说明本发明的实施例1涉及的向非易失性存储元件施加了电脉冲时的非易失性存储元件内部的状况的假设的模式图。 
图5是示出本发明的实施例1涉及的非易失性存储元件的电阻值和脉冲施加次数的关系的图。 
图6(a)、(b)是示出本发明的实施例2涉及的非易失性存储元件的电阻值和脉冲施加次数的关系的图。 
图7是本发明的实施例2涉及的向非易失性存储元件施加电压时的电路图。 
图8是示出本发明的实施例2涉及的非易失性存储元件的电阻值的在210℃的电阻值的保持特性的图。 
图9是示出本发明的实施例2涉及的向非易失性存储元件施加电压时的电路的变形例的图。 
图10是示出本发明的实施例3涉及的非易失性存储装置的电路结构例的图。 
图11是示出本发明的实施例3涉及的非易失性存储装置的工作的一个例子的流程图。 
具体实施方式
(实施例1) 
参照附图说明本发明的实施例1涉及的非易失性存储元件的驱动方法。 
[非易失性存储元件的结构] 
图1是示出本发明的实施例1涉及的根据驱动方法所驱动的非易失性存储元件的一个结构例的截面图。 
如图1示出，本实施例的非易失性存储元件100包括衬底101、氧化物层102、下部电极103、电阻变化层106、以及上部电极107，所述氧化物层102被形成在所述衬底101上，所述下部电极103被形成在所述氧化物层102上，所述电阻变化层106由第一缺氧型的过渡金属氧化物层104和第二缺氧型的过渡金属氧化物层105构成，所述第二缺氧型的过渡金属氧化物层105具有比所述第一缺氧型的过渡金属氧化物层104高的氧浓度。在驱动该非易失性存储元件100的情况下，由外部的电源将满足规定的条件的电压施加到下部电极103与上部电极107之间。 
在以下的实施例中，说明将利用了作为过渡金属氧化物的钽的钽氧化物层作为过渡金属氧化物层利用了的例子。而且，以下，将钽氧化物层简略记载为Ta氧化物层。 
[非易失性存储元件的制造方法] 
其次，说明本实施例的非易失性存储元件100的制造方法。 
首先，在作为单晶硅的衬底101上，以热氧化法来形成了厚度为200nm的氧化物层102。而且，在氧化物层102上，以溅射法来形成了作为下部电极103的厚度为40nm的氮化钽(TaN)。 
其次，在下部电极103上，将第一缺氧型的Ta氧化物层104堆积了50nm。在此，通过在氩(Ar)和氧气体(O2气体)中对Ta目标进行溅射，从而形成了第一缺氧型的Ta氧化物。而且，在堆积缺氧型的Ta氧化物时的具体溅射条件为：在开始溅射之前的溅射装置内的真空度(背压)为7×10 4Pa左右；溅射时的功率为250W；合并了氩气体和氧气体的全气体压力为3.3Pa；氧气体对全气体的分压比为3.8％；衬底的设定温度为30℃；成膜时间为7分。据此，含氧率为58atm％左右的第一缺氧型的Ta氧化物层104堆积了50nm。而且，在将该缺氧型的Ta氧化物表示为TaOx的情况下，含氧率58atm％是指x为1.38。 
其次，由等离子氧化装置，将第一缺氧型的Ta氧化物层104的表面氧化，形成了8nm左右的第二缺氧型的Ta氧化物层105(而且，第二缺氧型的Ta氧化物层105是以使非易失性存储元件的初始工作稳定为目的而设置的，但也可以在制造非易失性存储元件后施加电压来事后形成，因此在形成非易失性存储元件时并不一定需要设置)。而且，该第二缺氧型的Ta 氧化物层的含氧率为71atm％，在表示为TaOy的情况下，y为2.47。也就是说，处于与作为化学量论组成的TaO2.5(Ta2O5)相比缺乏若干的氧的状态，处于与第一缺氧型的Ta氧化物层104相比高电阻的状态。 
然后，在第二缺氧型的Ta氧化物层105上，以溅射来形成作为上部电极107的铂(Pt)薄膜层。在本实施例中，堆积了膜厚为80nm的该Pt薄膜层。 
根据以上的过程，以由下部电极103和上部电极107夹起使用了缺氧型的Ta氧化物的电阻变化层106的方式来制造了非易失性存储元件100。 
[电阻值的设定] 
在如上制造的非易失性存储元件的下部电极103与上部电极107之间施加脉冲状的电压来发生电阻变化，并测量了电阻值。 
在该测量中，利用了上部电极107的大小为0.5μm×0.5μm的非易失性存储元件。为了发生电阻变化，在下部电极103与上部电极107之间施加了具有规定的电压值且宽度为100nsec的电脉冲。并且，在施加用于电阻变化的电脉冲后，还施加不发生电阻变化的程度小的50mV的电压，来测量流动的电流，从而求出非易失性存储元件的电阻值。 
而且，以后，以下部电极103为基准表示下部电极103与上部电极107之间的电压的正负。也就是说，在上部电极107的电压比下部电极103的电压高的情况下，将电压表示为正，反而，在上部电极107的电压比下部电极103的电压低的情况下，将电压表示为负。 
在本实施例中，利用非易失性存储元件构造完全相同的三个元件。以下，将这些非易失性存储元件称为元件A、元件B、元件C。首先，对于哪个元件，都以将元件的状态一致的目的，在下部电极103与上部电极107之间将+1.7V和-1.3V的电脉冲分别交替地施加了每50次，总共施加了100次。据此，哪个元件都发生了以下的电阻变化，即，在施加了+1.7V时下部电极103与上部电极107之间的电阻值成为高电阻化，在施加了-1.3V时成为低电阻化。图2(a)至(c)示出这些电阻变化的情况(而且，在此，为了容易得知最终的电压施加的情况，而仅示出因80次以后的电脉冲的施加而引起的电阻变化)。 
在元件A中，如图2(a)示出，施加了+1.7V时的下部电极103与上 部电极107之间的电阻值成为5kΩ左右，施加了-1.3V时成为100Ω左右，在第100次施加了+1.7V时的电阻值为5720Ω。在元件B中，如图2(b)示出，施加了+1.7V时成为4kΩ左右，施加了-1.3V时成为100Ω左右，通过第100次的电脉冲的施加，电阻值成为3850Ω。而且，在元件C中，如图2(c)示出，施加了+1.7V时成为5kΩ左右，施加了-1.3V时成为200Ω左右，通过第100次的电脉冲的施加，成为4650Ω。而且，这些电阻值的不同是，因非易失性存储元件的单纯的不均匀性而引起的。 
如上所述，使元件A至C分别工作100次，将非易失性存储元件的状态一致后，对于元件B和元件C，还施加了不同的一个电脉冲。对于元件B，如图2(b)示出，在第101次施加了-0.6V。此时，电阻值从3850Ω向4137Ω稍微增加了，但可以认为非易失性存储元件的状态基本上没有发生变化。另一方面，对于元件C，如图2(c)示出，在第101次施加了-0.7V。于是，电阻值从4650Ω减少到3187Ω。本实施例中使用的非易失性存储元件具有施加负的电压来成为低电阻化的性质，因此可以认为元件C是发生了若干的低电阻化的状态。 
而且，以下，将一旦施加某极性的电压而设定电阻值后，接着施加反极性的电压的操作表示为“回写”。在所述的例子中，针对元件B以及元件C，施加+1.7V的电压来一旦成为高电阻化后，施加负的小的电压(-0.6V以及-0.7V)，将该施加负的电压的情况称为“回写”。 
进一步，详细而言，在所述的例子中通过施加-1.3V(第一电压)的电脉冲，从而使元件A至C成为100Ω左右的低电阻状态的操作是本发明的第一写入工序的一个例子，通过施加+1.7V(第二电压)的电脉冲，从而使元件A至C成为几千Ω左右的第一高电阻状态的操作是本发明的第二写入工序的一个例子。 
而且，在第二写入工序之后，通过施加-0.7V(第三电压)的电脉冲，从而使元件C成为电阻值比所述低电阻状态高且电阻值比所述第一高电阻状态低的3187Ω的第二高电阻状态的操作是本发明的回写工序的一个例子。 
[电阻值的保持特性] 
对如上利用的元件A至C的电阻值的保持特性进行了评价。而且，所 具有的特性是，在室温左右的温度下，元件A至C的电阻值几乎不发生劣化10年以上。于是，将非易失性存储元件保持在210℃的恒温槽中，使劣化加快，从而进行了保持特性的评价。而且，从恒温槽中取出非易失性存储元件，在室温下进行了电阻值的测量。 
也就是说，反复进行在恒温槽中的保持和在室温下的测量，从而进行了保持特性的评价。并且，在保持特性的评价中，对非易失性存储元件不进行进一步的写入(即，维持如上所述的设定的电阻值状态)，而仅进行了利用了像不发生电阻变化那样低的电压的读出。 
图3是其结果。在图3中，横轴是恒温槽中的保持时间(累计)，纵轴是电阻值。都是以对数来绘图的。 
根据图3得知，在元件A中，在恒温槽中的保持时间为10分(0.17小时)之时4000Ω左右的电阻值，在100小时后降低到300Ω左右，即降低到大致1/10。并且，以-0.6V的电脉冲来进行了回写的元件B，也发生了与元件A大致相同的变化。另一方面，对于以-0.7V来进行了回写的元件C得知，与元件A以及B相比，在恒温槽中保持了10分钟时的电阻值低即3000Ω左右，但存在难以发生电阻值的降低的趋向。而且，应该注目的是，在恒温槽中保持时间为1小时左右的附近，针对元件A以及B的电阻值发生反转，电阻值比元件A以及元件B变高。元件C，在100小时后，电阻值成为1kΩ左右，即仅成为与初始的电阻相比1/3左右，就保持比元件A以及B高的状态。也就是说，图3的结果表示，与元件A以及B相比，以-0.7V的电压来回写了的元件C的电阻值(即，存储信息)的保持特性非常好。 
在此，若想起所述的元件C的电阻设定时的电阻变化，在施加-0.7V来回写了的元件C中，在施加-0.7V的电压时，发生了若干的电阻值的减少。也就是说，可以认为非易失性存储元件中发生了状态的变化。另一方面，在施加-0.6V来回写了的元件B中，电阻值几乎没有发生变化，可以认为在非易失性存储元件的内部几乎没有发生状态的变化。也就是说，可以认为处于与元件A大致相同的状态。 
若根据这些事实和图3的结果，则达到如下的推论。也就是说，可以认为在使电阻变化型的非易失性存储元件成为第一高电阻状态的第二写入 工序之后，执行将与为了成为第一高电阻状态而在第二写入工序施加了的电压反极性、且使非易失性存储元件发生若干的状态变化的程度的大小的电压(本实施例中为-0.7V)继续施加到非易失性存储元件，从而向第二高电阻状态(电阻值比低电阻状态高且电阻值比第一高电阻状态低的状态)发生变化的回写工序，从而能够试图非易失性存储元件的电阻值的保持特性的提高。而且，通过将信息与该第二高电阻状态以及低电阻状态相关联，从而能够实现保持特性良好的能够存储二值的信息的非易失性存储元件。 
[由回写的数据保持特性提高的机制] 
其次，说明通过进行回写来使非易失性存储元件成为第二高电阻状态，从而数据的保持特性提高的理由。但是，对于所述的保持特性的提高的机制，目前，没有达到导出决定性的结论的阶段，因此仅说明两个可能性。 
首先，最初说明本实施例中说明的电阻变化型的非易失性存储元件的第一高电阻状态与低电阻状态的不同。图4(a)示出第一高电阻状态的非易失性存储元件的截面模式图，图4(b)示出低电阻状态的非易失性存储元件的截面模式图。 
首先，可以认为第一高电阻状态是指，如图4(a)示出，在第二缺氧型的Ta氧化物层403中不存在连接上部电极405和第一缺氧型的Ta氧化物层402的导通路径的状态。如上所述，第二缺氧型的Ta氧化物层403，具有近于作为绝缘体的Ta2O5的组成，本来具有电阻高的性质。因此，下部电极401与上部电极405之间的电阻高。 
另一方面，可以认为低电阻状态是指，如图4(b)示出，在第二缺氧型的Ta氧化物层403中存在微小导通路径(微小导通通路)406，成为上部电极405和第一缺氧型的Ta氧化物层402的一部分短路的状态。因此，下部电极401与上部电极405之间的电阻低。可以认为，该微小导通路径406有可能是氧放出后成为氧空孔的部分、或因还原而成为金属性的部分。 
通过施加电脉冲，从而在如图4(a)的第一高电阻状态与如图4(b)的低电阻状态之间发生迁移，这可以认为是因氧离子404的移动而引起的。 
也就是说，若考虑从第一高电阻状态向低电阻状态发生变化的情况，此时，如图4(b)示出，则向上部电极405施加相对于下部电极401负的电压。于是，根据因其而发生的电场，氧离子404从第二缺氧型的Ta氧化 物层403被抽出到第一缺氧型的Ta氧化物层402，从而形成微小导通路径406。 
反而，在从低电阻状态向第一高电阻状态发生变化的情况下，如图4(a)示出，向上部电极405施加相对于下部电极401正的电压，此时，根据电场，氧离子404从第一缺氧型的Ta氧化物层402被注入到第二缺氧型的Ta氧化物层403，其一部分使微小导通路径406氧化，微小导通路径406被氧化而消失，从而成为高电阻化。 
而且，可以认为微小导通路径406的尺寸并不大(由透射电子显微镜观察截面也看不到的程度的大小)，可以认为微小导通路径的氧化所消耗的氧离子并不多。也就是说，可以认为在第一高电阻状态下，过多的氧离子仍然被注入在第二缺氧型的Ta氧化物层403中。 
根据如上所述的电阻变化的机制，考虑了本发明的由回写的电阻值的保持特性的提高的机制。 
首先，关注氧离子的存在，考察第二缺氧型的Ta氧化物层403的状态。如上所述，可以认为在处于图4(a)的第一高电阻状态的试料的第二缺氧型的Ta氧化物层403内，处于氧离子404过多地被注入的状态。在此情况下，可以认为处于形成第二缺氧型的Ta氧化物层403的TaOx的结合因过多地被注入的氧离子404而失真的状态，一般被认为这些状态的结晶耐热性低。因此，在第二缺氧型的Ta氧化物层403中，因加热而容易形成缺陷。这成为微小导通路径406。 
然而，在向下部电极401施加正的电压、向上部电极405施加负的电压来进行回写的情况下，如图4(c)示出，该过多的氧离子因电场而被排出到第一缺氧型的Ta氧化物层402，成为第二高电阻状态(此时，形成部分性的不完全的微小导通路径407，并电阻降低)。于是，形成第二缺氧型的Ta氧化物层403的TaOx稳定，成为热耐力强的状态。于是，可以认为因加热也难以形成微小导通路径。 
根据如上所述的理由可以认为，与单纯地成为第一高电阻状态的图4(a)的状态相比，直到第二高电阻状态为止进行了回写的的图4(c)的状态，数据保持特性(保存特性)提高。 
另一个可能性是，氧离子浓度的梯度的影响。在作为第一高电阻状态 的图4(a)中，处于第二缺氧型的Ta氧化物层403的氧离子浓度高、第一缺氧型的Ta氧化物层402的氧浓度低的状态。在以这些状态来向试料加热的情况下，根据氧离子浓度的梯度，氧离子从第二缺氧型的Ta氧化物层403向第一缺氧型的Ta氧化物层402容易扩散。于是，根据氧离子的脱离，容易形成微小导通路径406。 
另一方面，在进行了回写的图4(c)的第二高电阻状态下，与图4(a)的第一高电阻状态相比，处于第二缺氧型的Ta氧化物层403内的氧离子浓度低、第一缺氧型的Ta氧化物层402内的氧浓度高的状态。在这些状况下，难以发生氧离子的扩散，当然难以形成微小导通路径406。因此，可以认为进行了回写的图4(c)的第二高电阻状态的数据保持特性比较好。 
对于本实施例中说明的非易失性存储元件，说明了在电阻变化层利用缺氧型的Ta氧化物的例子，但可以认为，所述的回写的机制，也能够适用于在电阻变化层利用Ta以外的缺氧型的氧化物、具有氧浓度不同的至少两层缺氧型的氧化物层的非易失性存储元件。 
也就是说，可以认为在电阻变化层利用Ta以外的缺氧型的金属氧化物的非易失性存储元件、且将极性不同的电脉冲施加到电极来发生电阻变化的非易失性存储元件，也具有如上所述的由机制所说明的回写的效果。 
例如，是铪氧化物(Hf氧化物)或锆氧化物(Zr氧化物)等。在Hf氧化物的情况下，优选的是，具有第一缺氧型的Hf氧化物(HfOx)以及第二缺氧型的Hf氧化物(HfOy)，具有0.9≤x≤1.6、且1.8＜y＜2.0的组成，第二缺氧型的Hf氧化物层的膜厚为3至4nm。并且，在Zr氧化物的情况下，优选的是，具有第一缺氧型的Zr氧化物(ZrOx)以及第二缺氧型的Zr氧化物(ZrOy)，具有0.9≤x≤1.4、且1.9＜y＜2.0的组成，第二缺氧型的Zr氧化物层的膜厚为1至5nm。 
并且，不仅限于过渡金属氧化物层为两层的层叠，也可以三层以上。若进行配置，以使氧浓度最高的缺氧型的过渡金属氧化物层连接于上部电极或下部电极，则能够期待与所述的实施例相同的作用效果。 
[比较例] 
根据如上所述的机制也可以认为，不进行如本发明的回写，而调整高电阻化时施加的电压的大小，从而产生如图4(c)的状态即可。也就是说， 在所述的例子的情况下，在高电阻化时施加比+1.7V小的正的电压，从而将非易失性存储元件从低电阻状态直接设定为与回写后相同的第二高电阻状态即可。然而，在由这些方法产生了高电阻状态的情况下，发生了因高电阻状态的写入不足而高电阻状态的再现性变差这其它的问题。 
作为比较例，进行了以下的实验，即，针对与元件A至C相等的非易失性存储元件，使在高电阻化时施加的电压从中途开始变小来发生电阻变化。图5是其结果。在图5中，直到电脉冲的施加次数为第100次为止，与图2的例子相同，交替施加+1.7V的电脉冲和-1.3V的电脉冲，从而发生电阻变化。在其期间，在施加各个电压时，电阻值在4至5kΩ左右与100Ω左右之间比较稳定地工作。 
然后，在第101次，施加-1.3V的电压来使非易失性存储元件成为低电阻化后，在第102次，施加了比+1.7V低0.2V的电压，即施加了+1.5V，以作为高电阻化电压。于是，高电阻状态的电阻值变小，成为类似于与图2(c)相同进行了回写时的状态(即，电阻值比低电阻状态高且电阻值比第一高电阻状态低的状态)。可以认为非易失性存储元件的内部，处于如图4(c)的状态。 
然而，在第102次以后，在继续施加+1.5V和-1.3V的电压的情况下，根据图5得知，高电阻状态的值不稳定，最后，导致不发生电阻变化。这可以认为，由于高电阻化所需要的电压不足够，因此不成为高电阻化。根据其结果得知，调整要高电阻化的电压，来产生如图4(b)的状态并存储信息是困难的。因此，可以认为如本发明需要以下的操作，即，一旦向非易失性存储元件施加高电压来成为第一高电阻状态(第二写入工序)，然后，通过回写来向第二高电阻状态发生变化(回写工序)。 
而且，在所述的实施例中说明的使用了Ta氧化物的电阻变化型的非易失性存储元件中，第一缺氧型的Ta氧化物层104的含氧率为58atm％、膜厚为50nm左右，但不仅限于此。并且，第二缺氧型的Ta氧化物层105的含氧率以及膜厚，不仅限于所述的值。并且，本实施例中将TaN和Pt作为电极来利用了，但不仅限于此，也可以利用金(Au)、铱(Ir)、钯(Pd)、银(Ag)、铜(Cu)、钨(W)、镍(Ni)等。 
进而，在形成非易失性存储元件时并不一定需要设置该第二缺氧型的 Ta氧化物层105，也可以在形成非易失性存储元件后，向下部电极103和上部电极107施加强电压，从而电气性地形成该第二缺氧型的Ta氧化物层105(所谓成型的操作)。 
并且，在所述的实施例中，在使非易失性存储元件成为低电阻状态的第一写入工序中向非易失性存储元件施加的第一电压为-1.3V，在使非易失性存储元件成为第一高电阻状态的第二写入工序中向非易失性存储元件施加的第二电压为+1.7V，在使非易失性存储元件成为第二高电阻状态的回写工序中向非易失性存储元件施加的电压为-0.7V，但不仅限于此。也就是说，这些电压值是根据非易失性存储元件的构造等来决定的。
并且，在所述的结果中，总共施加100次的电脉冲后进行了回写，但是，这只不过是为了将初始状态一致来评价而进行的，在实际使用非易失性存储元件时，在一次的回写工序之前，并不一定需要进行100次的第一以及第二写入工序。 
进而，要施加的电压的极性也不仅限于它们。也就是说，在图1的非易失性存储元件中，在成为像在第一缺氧型的Ta氧化物层104与下部电极103之间设置第二缺氧型的Ta氧化物层105那样的构造的情况下，通过施加与所述的实施例中说明的电压反极性的电压，从而发生电阻变化。也就是说，这些构造的非易失性存储元件所表示的变化是，施加负电压来成为高电阻化、施加正电压来成为低电阻化。 
在此情况下，第二高电阻状态是，向非易失性存储元件施加负电压来一旦成为第一高电阻状态后，接着施加正电压这回写来设定的。使用如此设定的第二高电阻状态和施加正电压而设定的低电阻化状态，进行信息的存储即可。 
(实施例2) 
在实施例1中说明了，一旦向非易失性存储元件施加正的电压来变化为第一高电阻状态后，向非易失性存储元件直接施加调整为最佳的状态的大小的负的电压来回写的方法。在本实施例中说明，在进行该回写时，将负荷电阻连接于非易失性存储元件来施加电压的方法。而且，以下说明的非易失性存储元件是，以与实施例1所采用的方法完全相同的方法来制造的。 
[电阻值的设定] 
在本实施例中，利用两个非易失性存储元件。以下，将这些非易失性存储元件称为元件D以及元件E。与实施例1相同，对于哪个元件，都以将元件的状态一致的目的，将由+1.7V(第二电压)的电压脉冲的施加的第二写入工序、和由-1.3V(第一电压)的电压脉冲的施加的第一写入工序，分别交替地进行了每50次，总共进行了100次。此时，向非易失性存储元件直接施加了电脉冲。图6(a)和(b)示出其电阻变化情况(在该图中也省略不足于80次的变化的状态)。 
图6(a)是元件D的电阻变化的情况，施加了+1.7V时电阻值成为10kΩ左右，施加了-1.3V时成为100Ω左右。另一方面，图6(b)示出的元件E的电阻值，施加了+1.7V时电阻值为5kΩ左右，施加了-1.3V时为200Ω左右。这些元件D和元件E的电阻值的不同是非易失性存储元件的不均匀性所反映的，两者之间基本特性没有不同。 
而且，对于元件D，在第101次，将2.2kΩ的大小的负荷电阻串联连接于非易失性存储元件701，施加-1.3V(与不添加负荷电阻来成为低电阻化时相同的电压)的电压来进行了回写。据此，电阻值从11194Ω减少到1408Ω(其值以及图6(a)的第101次的点的电阻值是，减去2.2kΩ的负荷电阻后的元件D单体的电阻值)。并且，对于元件E，串联连接5kΩ的负荷电阻，施加-1.3V的电压来进行了回写。此时，电阻值从5650Ω减少到3187Ω(其值也是减去负荷电阻后的值)。 
若利用图7进一步详细说明，设定所述的电阻时的操作相当于以下的操作，即，在施加电脉冲直到第100次为止时，使用端子705以及端子706，直接向非易失性存储元件701交替地施加+1.7V和-1.3V，在第101次，使用端子703和端子704，向负荷电阻702和非易失性存储元件701施加-1.3V。而且，电阻值的测量相当于在端子705与端子706之间施加50mV的电压来进行了测量。 
[电阻值的保持特性] 
对以如上方法来设定了电阻值的元件E以及元件D的数据保持特性进行了评价。 
对于评价方法，与实施例1中说明的方法相同，将非易失性存储元件 保持在210℃的恒温槽中，使数据保持特性的劣化加快，从而进行了评价。 
图8示出其结果。而且，在图8中，为了比较，同时也示出仅施加+1.7V来成为高电阻化的元件A的结果。根据该图，对于元件D以及元件E的电阻值，在初始时比元件A很低，但是，在恒温槽中的保持时间为4至5小时左右之时，针对元件A发生反转，电阻值比元件A变高。而且，可以看出，元件D以及元件E的电阻值在进行了实验的时间范围内几乎没有发生电阻值的劣化。也就是说，一边连接负荷电阻、一边施加负的电压来进行了回写的元件D以及元件E，与元件A相比电阻值(即，存储信息)的保持特性佳。 
在此，考虑在以将负荷电阻串联连接于元件D以及元件E的状态来施加了-1.3V的电压的情况下，哪些程度的电压被施加到元件D以及元件E。 
首先，对于元件D，如图6(a)所记载，在第100次不连接负荷电阻而施加了+1.7V时的电阻值为11.1kΩ(第一高电阻状态)。在以其状态来连接2.2kΩ的负荷电阻而施加了-1.3V的电压的情况下，可以估计元件D被施加了-1.1V左右(＝-1.3V/(11.1kΩ+2.2kΩ)×11.1kΩ)的电压。其次，在元件D发生电阻变化而成为1.4kΩ(第二高电阻状态)的情况下，可以估计被施加到元件D的电压为-0.5V左右(＝-1.3V/(1.4kΩ+2.2kΩ)×1.4kΩ))。也就是说，可以认为发生了的变化是，在元件D的电阻值高的情况下高的电压被施加到元件D，电阻越小被施加到元件D的电压就越低，在小于某阈值(在此，-0.5V)之时电阻变化自动停止。 
据此得知，在本实施例的回写工序中被施加到元件D的第三电压为-1.1V至-0.5V。 
并且，在元件E的情况下可以认为，在施加了-1.3V时被施加-0.7V左右(＝-1.3V/(5.7kΩ+5.0kΩ)×5.7kΩ)，在电阻变化结束时，以-0.5V(＝-1.3V/(3.2kΩ+5.0kΩ)×3.2kΩ)来结束电阻变化。 
据此得知，在回写工序中被施加到元件E的第三电压为-0.7V至-0.5V。 
也就是说，得知的是，元件D以及元件E，也与实施例1相同，紧在施加第二电压(+1.7V)来使非易失性存储元件成为第一高电阻状态的第二写入工序之后，进行施加与第二电压反极性且使非易失性存储元件发生电 阻变化的程度的第三电压(-1.1V至-0.5V)来使非易失性存储元件成为第二高电阻状态的回写工序，从而能够试图提高由第二高电阻状态的数据保持特性。 
而且，将负荷电阻串联连接于非易失性存储元件，从而即使将在回写工序中施加的第三电压的绝对值设定为比较大，也按照非易失性存储元件的电阻值，自动调整实际被施加到非易失性存储元件的电压，能够防止因过多的回写而引起的读出容限的减少。 
在实际利用为非易失性存储元件的情况下，将所述的低电阻状态和第二高电阻状态分别与“0”和“1”的逻辑信息相对应即可。此时，在假设端子705连接于图1的下部电极103、端子706连接于上部电极107的情况下，为了使非易失性存储元件701成为低电阻状态，而以端子705为基准来向端子706施加负的电压，从而将非易失性存储元件设定为低电阻状态的电阻值即可。并且，在要成为第二高电阻状态的情况下，以端子705为基准来向端子706施加正的电压，从而使非易失性存储元件701一旦成为第一高电阻状态后，以端子703为基准来向端子704施加负的电压，从而将非易失性存储元件701设定为第二高电阻状态的电阻值即可。而且，对于电阻值的读出，都在端子705与端子706之间施加不发生非易失性存储元件701的电阻变化的程度的微小电压来进行即可。 
而且，在所述的实施例2中，进行回写时连接的负荷电阻的大小为5kΩ和2.2kΩ，但不仅限于此。 
进而，回写的方法不仅限于在所述的实施例1以及实施例2中说明的方法。本发明的最重要的要点在于，以反极性的弱电压来对一旦成为高电阻化后的非易失性存储元件进行回写的操作。 
例如，也可以在如图9将晶体管902连接于非易失性存储元件901的电路中进行回写。也就是说，也可以调整该晶体管902的栅极电压，来使晶体管902的电阻值发生变化，从而调整向非易失性存储元件901施加的电压。 
在此情况下，能够如下进行电阻值的设定以及读出。首先，在使非易失性存储元件901成为低电阻状态的第一写入工序中，在预先使晶体管902成为低电阻(ON)状态后，以端子903为基准来向端子904施加具有第一极 性的电压，或者，使用端子905和端子906，直接向非易失性存储元件901施加第一电压。 
其次，在使非易失性存储元件901成为第一高电阻状态的第二高写入工序中，在预先使晶体管902成为低电阻状态后，以端子903为基准来向端子904施加具有与第一极性相反的第二极性的电压，或者，使用端子905和端子906直接向非易失性存储元件901施加第二电压。 
然后，在回写工序中，使晶体管902成为高电阻状态，以端子903为基准来向端子904施加具有第一极性的电压，实现第二高电阻状态。在回写工序中作为由非易失性存储元件901和晶体管902的分压来被施加到非易失性存储元件901的第三电压的大小(绝对值)，比在第一写入工序中被施加到非易失性存储元件901的第一电压的大小小。 
电阻值的读出是，在预先使晶体管902成为低电阻状态后在端子903与端子904之间施加微小电压来进行的，或者，在端子905与端子906之间施加微小电压来进行的。 
(实施例3) 
其次，说明执行包含实施例1以及实施例2中说明的第一写入工序、第二写入工序、以及回写工序的非易失性存储元件的驱动方法的非易失性存储装置。 
图10是示出这些非易失性存储装置的功能上的结构的一个例子的方框图。如图10所示，非易失性存储装置200由驱动电路201以及存储单元阵列202构成。 
驱动电路201具备列选择电路203、读出放大器204、数据输入/输出电路205、写入电路206、行驱动器207、行选择电路208、地址输入电路209、控制电路210、以及写入用电源211。 
写入用电源211具备第一电源212、第二电源213、以及第三电源214。 
将多个存储单元排列成矩阵状，从而构成存储单元阵列202。在图10中，作为一个存储单元阵列示出，将一个非易失性存储元件(R11至R34、…)和一个选择晶体管(N11至N34、…)串联连接而构成的所谓1T1R型的存储单元的例子，但是，该存储单元不仅限于1T1R型，而可以是例如将一个非易失性存储元件和一个二极管串联连接而构成的所谓1D1R型的存储 单元。 
对于非易失性存储元件(R11至R34、…)，利用实施例1或实施例2中说明的非易失性存储元件。图10的电路图表示，非易失性存储元件(R11至R34、…)的上部电极以及下部电极的任一方，与位线(BL0至BL3、…)的对应的一个电连接，上部电极以及下部电极的另一方，经由选择晶体管(N11至N34、…)与源极线(SL0、SL2、…)的对应的一个电连接。在此，源极线(SL0、SL2、…)是第一布线的一个例子，位线(BL1至BL3、…)是第二布线的一个例子。而且，相邻的两个存储单元的非易失性存储元件，经由选择晶体管与相同的源极线电连接。 
列选择电路203，根据输入到地址输入电路209的地址信号，选择连接于应该选择的存储单元的位线。 
行选择电路208，根据输入到地址输入电路209的地址信号，选择连接于应该选择的存储单元的源极线，并且，向连接于应该选择的存储单元的字符线提供用于使选择晶体管导通的活性化信号。 
数据输入/输出电路205，从图中没有示出的外部的电路，接受表示应该写入到非易失性存储元件的数据的输入数据信号，并且，将表示从非易失性存储元件读出的数据的输出数据信号，输出到外部的电路。 
第一电源212，为了在选择出的存储单元的非易失性存储元件的下部电极与上部电极间施加第一极性的第一电压，来使非易失性存储元件成为低电阻状态，而生成应该提供到选择出的位线与选择出的源极线之间的电压。 
第二电源213，为了在选择出的存储单元的非易失性存储元件的下部电极与上部电极间施加第二极性的第二电压，来使非易失性存储元件成为电阻值比低电阻状态高的第一高电阻状态，而生成应该提供到选择出的源极线与选择出的位线之间的电压。 
在此，具体而言，在非易失性存储元件的下部电极经由选择晶体管与源极线电连接、上部电极与位线电连接的结构中，在进行实施例1以及实施例2所述的电压的施加的情况下，第一极性是以源极线(下部电极)为基准来位线(上部电极)成为负的电压的极性，第二极性是以源极线(下部电极)为基准来位线(上部电极)成为正的电压的极性。 
第三电源214，为了在选择出的存储单元的非易失性存储元件的下部电极与上部电极间施加第一极性的第三电压，来使非易失性存储元件成为第二高电阻状态，而生成应该提供到选择出的位线与选择出的源极线之间的电压。 
第三电压的绝对值比第一电压的绝对值小，第二高电阻状态的电阻值比低电阻状态的电阻值大且比第一高电阻状态的电阻值小。 
在第三电源214，如实施例2的图7或图9说明，可以插入与非易失性存储元件串联连接的负荷电阻或电阻调整用的晶体管。第三电源214内发生的电压，被施加到包含非易失性存储元件和负荷电阻的串联电路。 
在这些结构中，根据插入在第三电源214的负荷电阻或电阻调整用的晶体管，即使在第三电源214内发生比较大的回写用的电压，也按照非易失性存储元件的电阻值，自动调整实际被施加到非易失性存储元件的第三电压，能够防止因过多的回写而引起的读出容限的减少。 
控制电路210，按照输入的控制信号控制写入用电源211，第一电源212以及第二电源213分别生成用于使非易失性存储元件成为低电阻状态的电压、以及用于使非易失性存储元件成为第一高电阻状态的电压。生成的电压，经由写入电路206、列选择电路203以及行驱动器207，被提供到选择出的位线与选择出的字符线之间。据此，进行第一写入工序以及第二写入工序。 
而且，在输入数据信号表示多个位数据的情况下也可以，同时选择多个位线，第一电源212所生成的电压以及第二电源213所生成的电压之中的与输入数据信号的对应的位数据相对应的一方被提供到各个选择出的位线。在此情况下，也可以以字符为单位来进行写入工作。 
控制电路210，进一步，选择非易失性存储元件处于第一高电阻状态的存储单元，使第三电源214生成用于使选择出的存储单元的非易失性存储元件成为第二高电阻状态的电压。生成的电压，经由写入电路206、列选择电路203以及行驱动器207，被提供到选择出的位线与选择出的字符线之间。据此，进行回写工序。 
而且，图10所示的写入用电源211的结构是，用于明确示出以源极线为基准的电压的模式性的一个例子。写入用电源211能够将与第一写入工 序、第二写入工序、以及回写工序分别相对应的极性以及大小的电压，经由写入电路206、列选择电路203以及行驱动器207施加到选择出的源极线与选择出的位线之间即可，具体电路结构不仅限于图10。 
根据如上构成的非易失性存储装置200，能够将非易失性存储元件的低电阻状态与第一逻辑信息相对应，将非易失性存储元件的第二高电阻状态与第二逻辑信息相对应来保持信息，因此能够实现保持特性良好的能够存储二值的信息的非易失性存储元件。 
从图中没有示出的读出用电源向选择出的存储单元提供不使非易失性存储元件的电阻状态发生变化的程度小的电压，由读出放大器204测量此时流动的电流，从而进行保持在非易失性存储元件的数据(电阻状态)的读出。 
例如，也可以预先规定对应于第二高电阻状态与低电阻状态之间的电阻值的阈值电流，通过比较测量出的电流和阈值电流，从而判断在非易失性存储元件保持有第一数据以及第二数据的哪一方。 
其次，详细示出用于执行回写工序的几种方法的例子。 
控制电路210，可以进行控制，以每当进行第二写入工序后，接着进行回写工序，也可以进行控制，以在向非易失性存储装置200的电源断开之前或转移到待机状态(向非易失性存储装置的一部分的电路的电源提供被限制、作为非易失性存储装置停止的状态)之前，对非易失性存储元件处于第一高电阻状态的存储单元，进行回写工序仅一次。而且，也可以进行控制，以在向非易失性存储装置200的电源断开之前和转移到待机状态之前这两者，对非易失性存储元件处于第一高电阻状态的存储单元，进行所述回写工序仅一次。并且，例如，也可以由利用了非易失性存储装置200的外部的电路(例如，图中没有示出的中央处理装置)，以控制信号向控制电路210通知电源断开或转移到待机状态。 
在第二写入工序后每次进行回写工序的结构中，能够使控制电路210进行的控制简单，使芯片尺寸变小，但是，每次的高电阻化处理所需要的时间变长。该结构适于例如与速度性能相比对小型化的需求高的移动设备用的非易失性存储装置。 
另一方面，电源断开之前或转移到待机状态之前进行回写工序仅一次 的结构有，每次的第一写入工序所需要的时间不会增加的优点。该结构适于例如定期进行电源断开或转移到待机状态的家庭用计算机用的非易失性存储装置。 
并且，控制电路210，在电源断开之前或转移到待机状态之前进行回写工序的情况下，可以检测处于第一高电阻状态的非易失性存储元件，仅对检测出的非易失性存储元件非进行回写工序，也可以与电阻状态无关而对所有的非易失性存储元件进行回写工序。已经明确的是，即使对处于低电阻状态的非易失性存储元件进行回写工序，电阻状态也不发生变化，没有存在对可靠性的坏影响。 
在设计控制电路210以及周边电路以对所有的非易失性存储元件进行回写工序工作的情况下，虽然能够使控制电路210等简化，但是回写工序整体所需要的时间变长。另一方面，在设计成仅对第一高电阻状态的非易失性存储元件进行回写工序的情况下，有可能使回写工序整体所需要的时间变短。 
进而，控制电路210也可以，在非易失性存储装置200处于空闲状态(作为非易失性存储装置工作，却对非易失性存储元件不进行写入也不进行读出的状态)时执行回写工序。通过利用不进行写入工作也不进行读出工作的时间来进行回写工序，从而能够高效率地进行回写工序整体。该结构适于例如时常接受电源的提供而一直运行的服务计算机用的非易失性存储装置。 
而且，根据写入工作或读出工作的执行状况，控制电路210能够判断非易失性存储装置200处于空闲状态。 
作为如上构成的非易失性存储装置200的工作的一个典型例，说明在电源断开之前或转移到待机状态之前，控制电路210仅对处于第一高电阻状态的非易失性存储元件进行回写工序的情况。 
图11是示出非易失性存储装置200的工作的流程的一个例子的流程图。如图11示出，非易失性存储装置200，在控制电路210的控制下，进行第一写入工序以及第二写入工序(S01，S02)。然后，控制电路210，在接收通知电源断开或转移到待机状态的控制信号的情况下(S03)，检测处于第一高电阻状态的非易失性存储元件(S04)，以检测出的非易失性存储元件 为对象执行回写工序(S05)。 
在此，也可以是，例如，预先规定第一高电阻状态的电阻值与第二高电阻状态的电阻值之间的阈值电阻，对从非易失性存储元件读出的电阻值与阈值电阻进行比较，从而检测处于第一高电阻状态的非易失性存储元件。并且，也可以是，不执行检测处于第一高电阻状态的非易失性存储元件的步骤(S04)，而针对所有的位执行回写工序(S05)。 
而且，在所述的实施例中，说明了作为电阻变化层的过渡金属氧化物为钽氧化物、铪氧化物、锆氧化物的情况，但是，对于介于上下电极间的过渡金属氧化物，包含钽、铪、锆等的氧化物层，以作为发生电阻变化的主要的电阻变化层即可，也可以包含与此以外的例如微量的其它元素。也能够以电阻值的微调整等来特意包含少量的其它元素，这些情况也包含在本发明的范围内。并且，在以溅射来形成电阻膜时，存在因残余气体或从真空容器壁放出的气体等而没有意图的微量的元素混入到电阻膜的情况，但是，当然这些微量的元素混入到电阻膜的情况也包含在本发明的范围内。 
工业实用性 
本发明的非易失性存储元件的驱动方法能够应用到用于数字家电、存储卡、移动电话以及个人电脑等各种电子设备的非易失性存储元件。 
符号说明
100非易失性存储元件 
101衬底 
102氧化物层 
103下部电极 
104第一缺氧型Ta氧化物层 
105第二缺氧型Ta氧化物层 
106电阻变化层 
107上部电极 
200非易失性存储装置 
201驱动电路 
202存储单元阵列 
203列选择电路 
204读出放大器 
205数据输入/输出电路 
206写入电路 
207行驱动器 
208行选择电路 
209地址输入电路 
210控制电路 
211写入用电源 
212第一(低电阻状态设定用)电源 
213第二(第一高电阻状态设定用)电源 
214第三(第二高电阻状态设定用)电源 
401下部电极 
402第一缺氧型Ta氧化物层 
403第二缺氧型Ta氧化物层 
404氧离子 
405上部电极 
406微小导通路径 
407不完全的微小导通路径 
701非易失性存储元件 
702负荷电阻 
703至706端子 
901非易失性存储元件 
902晶体管 
903至906端子 

Claims (14)

1.一种非易失性存储元件的驱动方法，所述非易失性存储元件具备第一电极、第二电极、以及电阻变化层，所述电阻变化层介于所述第一电极与所述第二电极之间、且被设置为与所述第一电极以及所述第二电极相接，根据提供到所述第一电极与所述第二电极之间的极性不同的电信号，所述电阻变化层的电阻状态发生可逆变化，所述电阻变化层包含缺氧型的过渡金属氧化物层，所述非易失性存储元件的驱动方法包括：
第一写入工序，在所述第一电极与所述第二电极之间施加具有第一极性的第一电压，从而使所述电阻变化层成为表示第一逻辑信息的低电阻状态；
第二写入工序，在所述第一电极与所述第二电极之间施加具有与所述第一极性不同的第二极性的第二电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高的第一高电阻状态；以及
回写工序，在所述第二写入工序之后，在所述第一电极与所述第二电极之间施加具有所述第一极性且电压的绝对值比所述第一电压小的第三电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高且电阻值比所述第一高电阻状态低的、表示与所述第一逻辑信息不同的第二逻辑信息的第二高电阻状态。
2.如权利要求1所述的非易失性存储元件的驱动方法，
在所述回写工序中，所述非易失性存储元件与负荷电阻串联连接来构成串联电路，在所述串联电路施加具有所述第一极性的电压，从而在所述非易失性存储元件的所述第一电极与所述第二电极之间施加相当于所述第三电压的分压。
3.如权利要求2所述的非易失性存储元件的驱动方法，
在所述回写工序中，所述非易失性存储元件与作为所述负荷电阻的晶体管的沟道串联连接来构成所述串联电路，在将规定的电压施加到所述晶体管的栅极而使所述晶体管的沟道电阻成为规定的电阻值的状态下，在所述串联电路施加具有所述第一极性的电压，从而在所述非易失性存储元件的所述第一电极与所述第二电极之间施加相当于所述第三电压的分压。
4.一种非易失性存储装置，该非易失性存储装置包括非易失性存储元件以及驱动电路，
所述非易失性存储元件具备第一电极、第二电极、以及电阻变化层，所述电阻变化层介于所述第一电极与所述第二电极之间、且被设置为与所述第一电极以及所述第二电极相接，根据提供到所述第一电极与所述第二电极之间的极性不同的电信号，所述电阻变化层的电阻状态发生可逆变化，所述电阻变化层包含缺氧型的过渡金属氧化物层，
所述驱动电路进行以下的工序：
第一写入工序，在所述第一电极与所述第二电极之间施加具有第一极性的第一电压，从而使所述电阻变化层成为表示第一逻辑信息的低电阻状态；
第二写入工序，在所述第一电极与所述第二电极之间施加具有与所述第一极性不同的第二极性的第二电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高的第一高电阻状态；以及
回写工序，在所述第二写入工序之后，在所述第一电极与所述第二电极之间施加具有所述第一极性且电压的绝对值比所述第一电压小的第三电压，从而使所述电阻变化层成为电阻值比所述低电阻状态高且电阻值比所述第一高电阻状态低的、表示与所述第一逻辑信息不同的第二逻辑信息的第二高电阻状态。
5.如权利要求4所述的非易失性存储装置，
所述第一电极以及所述第二电极分别与第一布线以及第二布线电连接，
所述驱动电路具备：
第一电源，在所述第一写入工序中，将用于在所述第一电极与所述第二电极之间施加所述第一电压的电压提供到所述第一布线与所述第二布线之间；
第二电源，在所述第二写入工序中，将用于在所述第一电极与所述第二电极之间施加所述第二电压的电压提供到所述第一布线与所述第二布线之间；以及
第三电源，在所述回写工序中，将用于在所述第一电极与所述第二电极之间施加所述第三电压的电压提供到所述第一布线与所述第二布线之间。
6.如权利要求5所述的非易失性存储装置，
所述第三电源具备与所述非易失性存储元件串联连接的负荷电阻元件。
7.如权利要求6所述的非易失性存储装置，
所述负荷电阻元件是与所述非易失性存储元件串联连接的晶体管。
8.如权利要求4所述的非易失性存储装置，
所述电阻变化层由氧浓度不同的至少两层缺氧型的过渡金属氧化物层形成，氧浓度高的缺氧型的过渡金属氧化物层与所述第一电极或所述第二电极接触。
9.如权利要求4所述的非易失性存储装置，
所述过渡金属为钽。
10.如权利要求4至9的任一项所述的非易失性存储装置，
所述驱动电路，每当进行所述第二写入工序后，接着进行所述回写工序。
11.如权利要求4至9的任一项所述的非易失性存储装置，
所述驱动电路，在针对非易失性存储装置的电源断开之前、或在转移到待机状态之前、或在这两者之前，进行所述回写工序。
12.如权利要求4至9的任一项所述的非易失性存储装置，
所述非易失性存储装置包括多个非易失性存储元件，
所述驱动电路，在电源断开之前，从所述多个非易失性存储元件之中检测处于所述第一高电阻状态的非易失性存储元件，对检测出的所述非易失性存储元件进行所述回写工序。
13.如权利要求12所述的非易失性存储装置，
预先规定所述第一高电阻状态的电阻值与第二高电阻状态的电阻值之间的阈值，对从所述非易失性存储元件读出的电阻值与所述阈值进行比较，从而检测处于所述第一高电阻状态的非易失性存储元件。
14.如权利要求4至9的任一项所述的非易失性存储装置，
在所述非易失性存储装置为空闲状态时，所述驱动电路进行所述回写工序。
CN201080001938.5A 2009-04-10 2010-04-09 非易失性存储元件的驱动方法和非易失性存储装置 Active CN102084429B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009095803 2009-04-10
JP2009-095803 2009-04-10
PCT/JP2010/002591 WO2010116754A1 (ja) 2009-04-10 2010-04-09 不揮発性記憶素子の駆動方法

Publications (2)

Publication Number Publication Date
CN102084429A CN102084429A (zh) 2011-06-01
CN102084429B true CN102084429B (zh) 2013-12-25

Family

ID=42936046

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080001938.5A Active CN102084429B (zh) 2009-04-10 2010-04-09 非易失性存储元件的驱动方法和非易失性存储装置

Country Status (4)

Country Link
US (1) US8391051B2 (zh)
JP (1) JP4653260B2 (zh)
CN (1) CN102084429B (zh)
WO (1) WO2010116754A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102667947B (zh) * 2010-09-28 2014-07-23 松下电器产业株式会社 电阻变化型非易失性存储元件的形成方法
US8619460B2 (en) 2010-10-29 2013-12-31 Panasonic Corporation Nonvolatile memory device and method for programming nonvolatile memory element
US9006698B2 (en) * 2011-01-20 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Variable resistance element and method of manufacturing the same
JP2014075159A (ja) * 2011-01-27 2014-04-24 Panasonic Corp 不揮発性記憶装置及び不揮発性記憶装置の駆動方法
CN102822901B (zh) * 2011-03-25 2014-09-24 松下电器产业株式会社 电阻变化型非易失性元件的写入方法及存储装置
WO2013021649A1 (ja) 2011-08-10 2013-02-14 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法
JP5763004B2 (ja) * 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
FR3018943A1 (fr) * 2014-06-10 2015-09-25 Commissariat Energie Atomique Procede de programmation d'une cellule memoire
US9524776B2 (en) * 2015-04-28 2016-12-20 Panasonic Intellectual Property Management Co., Ltd. Forming method for variable-resistance nonvolatile memory element
JP7080178B2 (ja) 2017-09-12 2022-06-03 ヌヴォトンテクノロジージャパン株式会社 不揮発性記憶装置、及び駆動方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4252110B2 (ja) * 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
JP4253038B2 (ja) * 2007-06-05 2009-04-08 パナソニック株式会社 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04252110A (ja) 1991-01-28 1992-09-08 Iseki & Co Ltd コンバインの反転ガイド装置
JPH04253038A (ja) 1991-01-30 1992-09-08 Toshiba Corp 有機非線形光学材料
US7235407B2 (en) 2004-05-27 2007-06-26 Sharp Laboratories Of America, Inc. System and method for forming a bipolar switching PCMO film
JP4189395B2 (ja) 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
KR100593750B1 (ko) 2004-11-10 2006-06-28 삼성전자주식회사 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법
JP4282612B2 (ja) 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
US8531863B2 (en) * 2005-05-20 2013-09-10 Adesto Technologies Corporation Method for operating an integrated circuit having a resistivity changing memory cell
KR100960208B1 (ko) 2005-07-29 2010-05-27 후지쯔 가부시끼가이샤 저항 기억 소자 및 불휘발성 반도체 기억 장치
JP3989506B2 (ja) * 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
JP4594878B2 (ja) * 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
US7423901B2 (en) * 2006-03-03 2008-09-09 Marvell World Trade, Ltd. Calibration system for writing and reading multiple states into phase change memory
JP5007724B2 (ja) 2006-09-28 2012-08-22 富士通株式会社 抵抗変化型素子
CN101636840B (zh) 2006-11-17 2011-05-25 松下电器产业株式会社 非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法
JP4221031B2 (ja) 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP4967176B2 (ja) 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
US8116115B2 (en) * 2008-11-06 2012-02-14 Micron Technology, Inc. Multilevel phase change memory operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4252110B2 (ja) * 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
JP4253038B2 (ja) * 2007-06-05 2009-04-08 パナソニック株式会社 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-226883A 2007.09.06

Also Published As

Publication number Publication date
WO2010116754A1 (ja) 2010-10-14
JPWO2010116754A1 (ja) 2012-10-18
CN102084429A (zh) 2011-06-01
US8391051B2 (en) 2013-03-05
US20110110143A1 (en) 2011-05-12
JP4653260B2 (ja) 2011-03-16

Similar Documents

Publication Publication Date Title
CN102084429B (zh) 非易失性存储元件的驱动方法和非易失性存储装置
US8179714B2 (en) Nonvolatile storage device and method for writing into memory cell of the same
US9378817B2 (en) Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device
US8957399B2 (en) Nonvolatile memory element and nonvolatile memory device
US9053787B2 (en) Crosspoint nonvolatile memory device and method of driving the same
JP5128727B1 (ja) 抵抗変化型不揮発性記憶装置およびその駆動方法
CN102656689B (zh) 存储装置及其制造方法
US8687409B2 (en) Variable resistance nonvolatile memory device
US8854864B2 (en) Nonvolatile memory element and nonvolatile memory device
US8576608B2 (en) Memory apparatus
WO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
CN102612716B (zh) 非易失性存储装置
US8942025B2 (en) Variable resistance nonvolatile memory element writing method
JP2014232559A (ja) 不揮発性記憶素子の駆動方法および不揮発性記憶装置
JPWO2013021648A1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
US10490276B2 (en) Non-volatile storage device and driving method
JP2010177387A (ja) 不揮発性記憶装置および駆動方法
JP2014063549A (ja) 半導体記憶装置
US9142292B2 (en) Method for reading data from nonvolatile storage element, and nonvolatile storage device
US20090196088A1 (en) Resistance control in conductive bridging memories

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200603

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: Panasonic Corp.

TR01 Transfer of patent right