(本発明の基礎となった知見)
以下、本発明の詳細を説明する前に、本発明の基礎となった知見について説明する。
抵抗変化素子を用いた不揮発性記憶装置として、上記したように、1T1R型と呼ばれるメモリセルや1D1R型と呼ばれるメモリセルをマトリクス状にアレイ配置したクロスポイント構造の不揮発性記憶装置が一般的に知られている。
図25は、従来の不揮発性メモリセルの構成図であり、双方向型の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた1D1R型の不揮発性記憶装置が示されている(特許文献1参照)。図25では、可変抵抗体1230を上部電極1240および下部電極1250の間に挟持した可変抵抗素子1260と、非線形素子1270とを直列に接続したメモリセル1280が、ビット線1210とワード線1220の交差している箇所に配置されたクロスポイント構造のメモリセルアレイを示している。ここで、可変抵抗素子1260は、印加される電圧の極性によって、抵抗値が低抵抗状態と高抵抗状態を可逆的に遷移する双方向型の抵抗変化特性を持った可変抵抗素子である。また、非線形素子1270は、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、例えばバリスタにより構成されている。クロスポイント構造のメモリセルアレイは、配線ピッチでメモリセルを配置することができ、また三次元的にメモリセルアレイを積層することが可能であるため、大容量化することができる。
また、図26は、従来の不揮発性メモリセルアレイの構成図であり、単方向の可変抵抗素子をメモリセルとして用いた1D1R型メモリセルにおける非線形素子の不良検知方法について示されている(特許文献2参照)。図26では、単方向の可変抵抗素子と、アノードとカソードを有する単方向のダイオード素子とを直列に接続したメモリセルが、ビット線BL1、BL2、BL3と、ワード線WL1、WL2、WL3とで交差している箇所に配置されている。正常なダイオード素子であれば、全てのビット線にVdd電位、全てのワード線にVss電位を印加することによって、逆方向バイアスされた状態では電流が流れないが、不良のダイオード素子があれば、逆方向バイアスされた状態でもDC電流が流れるため、不良のダイオード素子があるビット線の電位がVdd電位から電位降下する。
特許文献2では、この不良のダイオード素子が属するビット線を不良ビット線であると検知することが開示されている。
図27は、従来の単方向ダイオードを用いたメモリセルのモデルである。図27に示すように、不良検知回路2053は、ビット線電源回路2054と、ラッチ回路2531と、スイッチ回路2055とを備え、ビット線選択回路2024に接続されたビット線に接続されており、スタンバイユニット2052において不良のダイオード素子が接続された不良ビット線の検知を行い、救済方法について開示されている。
ここで、メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。1D1R型クロスポイントアレイ構造において、電流制御素子として用いられるダイオード素子は、正常な素子の場合、オン状態に流れる電流に対してオフ状態では少なくとも1桁以上少ないオフ電流しか流れない。しかしながら、リーク電流異常を有する素子の場合、オフ電流よりも大きなリーク電流が流れ、このリーク電流異常のダイオード素子を含む不良セルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが1つであっても、当該不良メモリセルが接続されているビット線またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。そのため、物理解析やFIB解析等で不良の原因を解析することが極めて困難であるという課題を有している。
また、特許文献2で示される構成では、アノードとカソードを有する単方向ダイオード素子を用いた単方向メモリセルアレイにおける不良ビット線の検出方法について記載されている。つまり、順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れないことを利用して、リーク電流異常を起こしている不良ビット線の検出を行う方法について記載されている。全てのビット線をVdd電位、全てのワード線をVss電位にして、ダイオード素子を逆バイアス状態にすることで、全てのメモリセルが正常であれば電流は流れないが、リーク電流異常を起こしている不良メモリセルがあると、その不良メモリセルを含むビット線からワード線に対してリーク電流が流れる。このリーク電流を判定することで、リーク電流異常を起こしている不良ビット線の検出ができる。
しかしながら、双方向型の電流制御素子(例えばMSMダイオードやMIMダイオード等)を用いた双方向型のメモリセルアレイでは、メモリセルのどちらの方向に電圧を印加しても電流が流れるため、特許文献2に記載の方法では、リーク電流異常が起こっている不良メモリセルを検出できないという課題を有している。また、図27で示されるように、不良検知回路2053は、ビット線にのみ接続されているため、リーク電流異常を起こしている不良ビット線の検出はできるが、その不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できないという課題も有している。
メモリセルの不良には、電流制御素子がショート不良を起こしているためにリーク電流異常が起こる不良だけでなく、抵抗変化素子の抵抗状態が超低抵抗状態に張り付いているために、メモリセルに電圧を印加しても抵抗変化素子が高抵抗状態または低抵抗状態に遷移しないという不良もある。
電流制御素子がショート不良である場合には、不良メモリセルの抵抗変化素子を高抵抗化することにより、リーク電流異常を抑制して、ショート不良を有する不良メモリセルのリーク電流が他の正常なメモリセルに与える影響を抑制することができる。
しかし、抵抗変化素子が上記したような不良を有する場合には、超低抵抗状態に張り付いている抵抗変化素子を高抵抗化することは難しく、不良メモリセルが他の正常なメモリセルに与える影響を抑制することはできない。そのため、不良メモリセルに流れるリーク電流により、他の正常なメモリセルの動作が不安定なものとなるおそれがある。
そこで、本実施の形態では、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法について説明する。
本発明の一形態に係る抵抗変化型不揮発性記憶装置は、印加される書き込み電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの1つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、前記メモリセルアレイから少なくとも1つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第1電圧、または、前記閾値電圧以下の第2電圧が印加されるように、前記選択されたメモリセルに読み出し電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、前記書き込み回路は、前記書き込み電圧パルスとして第1の低抵抗化パルス、または、第1の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第1の低抵抗状態、または、第1の高抵抗状態にし、前記読み出し回路は、前記選択されたメモリセルが不良を有さないメモリセル(正常なメモリセル)でありかつ当該選択されたメモリセルに前記第1電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すとき、前記選択されたメモリセルが前記第1の低抵抗状態の場合は第1の所定値の電流を検出し、前記第1の高抵抗状態の場合は第2の所定値の電流を検出し、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに、前記第1の低抵抗状態または前記第1の高抵抗状態に対応する前記第1の所定値または前記第2の所定値の電流よりもそれぞれ大きい電流が流れる場合、前記選択されたメモリセルが不良を有する不良メモリセルと判定し、前記書き込み回路は、前記不良メモリセルと同一のビット線および同一のワード線の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの前記抵抗変化素子を前記第1の低抵抗状態での抵抗値以上の抵抗値を示す第2の高抵抗状態にするように、第2の高抵抗化パルスを印加する。
この構成によれば、双方向の電流制御素子を用いたクロスポイントアレイ構造のメモリセルにおいて、ショート不良を有する電流制御素子を備えたメモリセル、または、抵抗変化素子が不良である不良メモリセルを特定し、不良メモリセルと同一のビット線およびワード線に配置されている他のメモリセルを第2の高抵抗状態にするので、不良メモリセルを高抵抗化することなく、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。なお、抵抗変化素子が第1の低抵抗状態の場合に正常なメモリセルに流れるメモリセル電流を、第1の所定値という。また、抵抗変化素子が第1の高抵抗状態の場合に正常なメモリセルに流れるメモリセル電流を、第2の所定値という。
また、前記書き込み回路は、前記不良メモリセルと同一のビット線およびワード線に配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの前記抵抗変化素子を前記第1の高抵抗状態以上の抵抗値を示す第3の高抵抗状態にするように、第3の高抵抗化パルスを印加することが好ましい。
この構成によれば、不良メモリセルと同一のビット線およびワード線に配置されている他のメモリセルを第3の高抵抗状態にするので、より信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記読み出し回路は、前記選択されたメモリセルに前記第2電圧を印加して、前記第1の所定値より大きい電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
この構成によれば、閾値電圧より低い第2電圧を印加するので、ショート不良を有していないメモリセルには所定値以上の電流は流れず、ショート不良を有しているメモリセルのみ所定値以上の電流が流れる。したがって、この電流を検知することにより、不良のメモリセルを容易に判定することができる。
また、前記書き込み回路は、選択されたメモリセルの前記抵抗変化素子を前記第1の高抵抗状態にするように前記第1の高抵抗化パルスを印加し、前記読み出し回路は、前記選択されたメモリセルに前記第1電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、前記選択されたメモリセルに流れる電流が前記第2の所定値の電流より大きい場合、前記選択されたメモリセルの前記抵抗変化素子は不良であると判定することが好ましい。
この構成によれば、抵抗変化素子が不良であるメモリセルを容易に判定することができる。
また、前記書き込み回路により前記不良メモリセルに対して前記第1の低抵抗化パルスを印加した後、前記選択されたメモリセルに前記第2電圧を印加して、前記第1の所定値より大きい電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
この構成によれば、抵抗変化素子を第1の低抵抗状態にした後、電流制御素子の不良を検出するので、不良メモリセルをより確実に検出することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子を前記第1の低抵抗状態以上の抵抗値を示す第4の高抵抗状態にするように、前記不良メモリセルに、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第4の高抵抗化パルスを印加することが好ましい。
この構成によれば、不良メモリセル、および、不良メモリセルと同一のビット線およびワード線の少なくともいずれかに配置された他のメモリセルを高抵抗化するので、より信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記メモリセルアレイは、主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、前記メインメモリセルアレイ中の少なくとも1つの前記メモリセルが不良メモリセルの場合に、前記不良メモリセルと同一のビット線またはワード線の少なくともいずれかに配置されている他のメモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備えていることが好ましい。
この構成によれば、冗長メモリセルを備えているため、高抵抗化したメモリセルに代えて冗長メモリセルを使用することができる。これにより、より信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記抵抗変化型不揮発性記憶装置は、前記不良メモリセルと同一のビット線またはワード線の少なくともいずれかに配置されている他のメモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて記憶する不良アドレス記憶回路を備えることが好ましい。
この構成によれば、不良アドレス記憶回路を備えているため、冗長メモリセルと置き換えた不良メモリセルと同一のビット線またはワード線上の他のメモリセルと、冗長メモリセルとを対応付けて記憶することができる。
また、前記不良アドレス記憶回路は、前記不良メモリセルを有するビット線のアドレスと、前記不良メモリセルと同一のビット線に配置されている前記不良メモリセル以外の他のメモリセルと置換する前記冗長メモリセルを有するビット線のアドレスとを対応付けて記憶することが好ましい。
この構成によれば、不良メモリセルと同一のビット線に配置されている他のメモリセルを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記不良アドレス記憶回路は、前記不良メモリセルを有するワード線のアドレスと、前記不良メモリセルと同一のワード線に配置されている前記不良メモリセル以外の他のメモリセルと置換する前記冗長メモリセルを有するワード線のアドレスとを対応付けて記憶することが好ましい。
この構成によれば、不良メモリセルと同一のワード線に配置されている他のメモリセルを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、本発明の一形態に係る抵抗変化型不揮発性記憶装置の駆動方法は、印加される書き込み電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの1つが配置されたメモリセルアレイを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、書き込み回路により、前記複数のメモリセルのうち選択されたメモリセルに第1の低抵抗化パルス、または、第1の高抵抗化パルスを印加することで、前記選択されたメモリセルの前記抵抗変化素子をそれぞれ第1の低抵抗状態、または、第1の高抵抗状態にする書き込みステップと、読み出し回路により、前記選択されたメモリセルに前記閾値電圧より高い第1電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出す読み出しステップと、前記選択されたメモリセルが不良を有さないメモリセルでありかつ前記第1の低抵抗状態の場合に前記選択されたメモリセルに流れる電流を第1の所定値の電流、前記選択されたメモリセルが不良を有さないメモリセルでありかつ前記第1の高抵抗状態の場合に前記選択されたメモリセルに流れる電流を第2の所定値の電流とすると、前記選択されたメモリセルの抵抗状態を読み出すときに、前記選択されたメモリセルに、前記第1の低抵抗状態または前記第1の高抵抗状態に対応する前記第1の所定値または前記第2の所定値の電流よりもそれぞれ大きい電流が流れる場合、前記選択されたメモリセルが不良を有している不良メモリセルであると判定する不良検知ステップと、前記書き込み回路により、前記不良メモリセルと同一のビット線およびワード線の少なくともいずれかに配置されている前記不良メモリセル以外の他の正常メモリセルに対して、前記他のメモリセルの前記抵抗変化素子を前記第1の低抵抗状態での抵抗値以上の抵抗値を示す第2の高抵抗状態にするように、第2の高抵抗化パルスを印加する正常メモリセル高抵抗化ステップとを含む。
この構成によれば、双方向の電流制御素子を用いたクロスポイントアレイ構造のメモリセルにおいて、ショート不良を有する電流制御素子を備えたメモリセル、または、抵抗変化素子が不良である不良メモリセルを特定し、不良メモリセルと同一のビット線およびワード線に配置されている他のメモリセルを第2の高抵抗状態にするので、不良メモリセルを高抵抗化することなく、不良メモリセルを特定し、救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記書き込み回路は、前記不良メモリセルと同一のビット線およびワード線に配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの前記抵抗変化素子を前記第1の高抵抗状態以上の抵抗値を示す第3の高抵抗状態にするように、第3の高抵抗化パルスを印加することが好ましい。
この構成によれば、不良メモリセルと同一のビット線およびワード線に配置されている他のメモリセルを第3の高抵抗状態にするので、より信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
また、前記不良検知ステップにおいて、前記読み出し回路は、前記選択されたメモリセルに前記閾値電圧より低い第2電圧を印加して、前記第1の所定値より大きい電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
この構成によれば、閾値電圧より低い第2電圧を印加するので、ショート不良を有していないメモリセルには所定値以上の電流は流れず、ショート不良を有しているメモリセルのみ所定値以上の電流が流れる。したがって、この電流を検知することにより、不良のメモリセルを容易に判定することができる。
また、前記不良検知ステップにおいて、前記書き込み回路は、選択されたメモリセルに第1の高抵抗化パルスを印加して前記選択されたメモリセルの前記抵抗変化素子を前記第1の高抵抗状態にするように前記第1の高抵抗化パルスを印加し、前記読み出し回路は、前記選択されたメモリセルに前記第1電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、前記選択されたメモリセルに前記第2の所定値より大きい電流が流れるとき、前記選択されたメモリセルの前記抵抗変化素子は不良であると判定することが好ましい。
この構成によれば、抵抗変化素子が不良である不良メモリセルを検出し、救済することができる。
また、前記正常メモリセル高抵抗化ステップにおいて、前記不良メモリセルに対して、前記不良メモリセルの前記抵抗変化素子を前記第1の低抵抗状態よりも抵抗値の高い第4の高抵抗状態にするように、前記書き込み回路により前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第4の高抵抗化パルスを印加する不良メモリセル高抵抗化ステップをさらに含むことが好ましい。
この構成によれば、不良メモリセルを第4の高抵抗状態にするように第4の高抵抗化パルス電圧を印加するので、不良メモリセル自体を救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
以下に、本発明の抵抗変化型不揮発性記憶装置(以下、単に「不揮発性記憶装置」ともいう。)の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
(第1の実施の形態)
[メモリセル]
図1は、本発明の第1の実施の形態におけるメモリセルの構成図の一例である。図1に示すメモリセル10は、直列に接続された電流制御素子20と抵抗変化素子30とで構成されている。
図1において、抵抗変化素子30は、コンタクト41を介して電流制御素子20と接続され、抵抗変化素子30と電流制御素子20により1ビットの1D1R型のメモリセル10が構成されている。メモリセル10の一方の端子は、コンタクト40を介して下部配線50と接続され、メモリセル10のもう一方の端子は、コンタクト42を介して上部配線51と接続されている。
ここで、図1のメモリセル10は、電流制御素子20を下に、抵抗変化素子30を上にした接続関係になっているが、この接続関係を逆にして、電流制御素子20を上に、抵抗変化素子30を下にした接続関係でも構わない。
電流制御素子20は、下部電極(第1の電極)21と、上部電極(第2の電極)23と、下部電極21と上部電極23との間に挟持した電流制御層22(半導体層22または絶縁体層22)とを備えている。下部電極21と半導体層22とは物理的かつ電気的に接触してショットキー接合を形成しており、上部電極23と半導体層22とは物理的かつ電気的に接触してショットキー接合を形成して、双方向の整流特性を有している。半導体層22の代わりに絶縁体層22を用いる場合、下部電極21、絶縁体層22、および上部電極23でトンネルダイオードを構成し、双方向の整流特性を有している。
つまり、電流制御素子20は、ダイオード等に代表されるように、電流制御素子20の両端に印加される電圧と電流制御素子20の両端に流れる電流が、非線形の特性を示す素子であり、印加される電圧の極性によって流れる電流の方向が変わる双方向型のダイオードである。つまり、電流制御素子20は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧(VF)を有し、電流制御素子20の両端に印加される電圧の絶対値が閾値電圧(VF)以下の場合は、電流制御素子20の抵抗値が大きくなり、流れる電流の絶対値は所定の閾値電流以下となるが、電流制御素子20の両端に印加される電圧の絶対値が閾値電圧(VF)を超える場合は、電流制御素子20の抵抗値が小さくなり、流れる電流の絶対値が非線形的に増加する特性を有している。つまり、電流制御素子20の両端に印加される電圧の絶対値が閾値電圧(VF)以下であるときは、電流制御素子20には所定の閾値電流以下のオフ電流しか流れないため、電流制御素子20はオフ状態になる。また、電流制御素子20の両端に印加される電圧の絶対値が閾値電圧(VF)を超える場合は、電流制御素子20には大きなオン電流が流れ、電流制御素子20はオン状態になる。つまり、電流制御素子20の両端に印加される電圧によって、電流制御素子20はオン状態とオフ状態を持つスイッチの機能を有する。電流制御素子20が上下対称構造の場合(つまり、2つの電極が同じ材料で、電流制御層22が上下方向において均質な場合)、電流制御素子20の電圧−電流特性は、正負の印加電圧に対してほぼ点対称な特性を示す。すなわち、正の印加電圧領域と負の印加電圧領域の閾値電圧の絶対値はほぼ同じ値を示す。
本実施の形態における電流制御素子20は、例えば、タンタル窒化物で構成される下部電極21と、Si3N4より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層22と、タンタル窒化物で構成される上部電極23とを備えたMSM(Metal−Semiconductor−Metal)ダイオードとして構成される。半導体層22の厚みは例えば3〜20nmとすることができる。シリコン窒化膜は、窒素含有率を小さくすることにより半導体特性を有するように形成することができ、MSMダイオードとして構成されるダイオードを簡単な製造プロセスにより作製することができる。例えば、窒素不足型のシリコン窒化膜(SiNz:0<z≦0.85)は、例えばSiターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を0.1Pa〜1Paとし、Ar/N2流量を18sccm/2sccmとして作製すればよい。
なお、本実施の形態における電流制御素子20は、MIM(Metal−Insulator−Metal)ダイオード、PNダイオード、ショットキーダイオード、ツェナーダイオードでも構わない。MIMダイオードの場合、下部電極21と上部電極23との間に、半導体層に代えて絶縁体層22を備える構成となる。また、電流制御素子20は一方向にしか電流が流れない単方向型の電流制御素子でも構わない。抵抗変化素子30は、下部電極(第3の電極)31と、上部電極(第4の電極)34と、下部電極31と上部電極34との間に挟持した抵抗変化層35とを備えている。ここで、抵抗変化層35は、酸素不足型の遷移金属酸化物で構成された第1の遷移金属酸化物層32と、第1の遷移金属酸化物層32よりも酸素不足度が小さい遷移金属酸化物で構成された第2の遷移金属酸化物層33とが積層されて構成されている。本実施形態においては、その一例として、第1の酸素不足型のタンタル酸化物層(以下、第1のTa酸化物層)32と、第2のタンタル酸化物層(以下、第2のTa酸化物層)33とが積層されて構成されている。ここで、第2のTa酸化物層33の酸素含有率は、第1のTa酸化物層32の酸素含有率よりも高くなっている。言い換えると、第2のTa酸化物層33の酸素不足度は、第1のTa酸化物層32の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル(Ta)の場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0%である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=(2.5−1.5)/2.5=40%となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素原子の比率(O/(Ta+O))であり、5/7=71.4atm%となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atm%より小さいことになる。
抵抗変化層35を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル(Ta)、チタン(Ti)、ハフニウム(Hf)、ジルコニウム(Zr)、ニオブ(Nb)、タングステン(W)等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第1のハフニウム酸化物層32の組成をHfOxとした場合にxが0.9以上1.6以下であり、且つ、第2のハフニウム酸化物層33の組成をHfOyとした場合にyがxの値よりも大である場合に、抵抗変化層35の抵抗値を安定して高速に変化させることが確認できている。この場合、第2のハフニウム酸化物層33の膜厚は、3nm以上4nm以下が好ましい。また、ジルコニウム酸化物を用いる場合、第1のジルコニウム酸化物層32の組成をZrOxとした場合にxが0.9以上1.4以下であり、且つ、第2のジルコニウム酸化物層33の組成をZrOyとした場合にyがxの値よりも大である場合に、抵抗変化層35の抵抗値を安定して高速に変化させることが確認できている。この場合、第2のジルコニウム酸化物層33の膜厚は、1nm以上5nm以下が好ましい。
なお、第1の遷移金属酸化物層32を構成する第1の遷移金属と、第2の遷移金属酸化物層33を構成する第2の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第2の遷移金属酸化物層33は、第1の遷移金属酸化物層32よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極31および上部電極34間に印加された電圧は、第2の遷移金属酸化物層33に、より多くの電圧が分配され、第2の遷移金属酸化物層33中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第2の遷移金属酸化物層33中に形成された微小なフィラメント(導電パス)中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第1の遷移金属酸化物層32に、酸素不足型のタンタル酸化物を用い、第2の遷移金属酸化物層33にチタン酸化物(TiO2)を用いることにより、安定した抵抗変化動作が得られる。チタン(標準電極電位=−1.63eV)はタンタル(標準電極電位=−0.6eV)より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第2の遷移金属酸化物層33に第1の遷移金属酸化物層32より標準電極電位が低い金属の酸化物を配置することにより、第2の遷移金属酸化物層33中でより酸化還元反応が発生しやすくなる。
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第2の遷移金属酸化物層33中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第2の遷移金属酸化物層33側の上部電極34に、下部電極31を基準にして正の電圧を印加したとき、抵抗変化層35中の酸素イオンが第2の遷移金属酸化物層33側に引き寄せられて第2の遷移金属酸化物層33中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第2の遷移金属酸化物層33側の上部電極34に、下部電極31を基準にして負の電圧を印加したとき、第2の遷移金属酸化物層33中の酸素イオンが第1の遷移金属酸化物層32側に押しやられて第2の遷移金属酸化物層33中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
酸素不足度がより小さい第2の遷移金属酸化物層33に接続されている上部電極34は、例えば、白金(Pt)、イリジウム(Ir)など、第2の遷移金属酸化物層33を構成する遷移金属および下部電極31を構成する材料と比べて標準電極電位がより高い材料で構成する。また、下部電極31は、上部電極34より標準電極電位が低い材料(例えばTaN(タンタルナイトライド)等)を主成分とする電極材料で構成する。具体的には、第1の遷移金属酸化物層32や第2の遷移金属酸化物層33にタンタル酸化物を用いた場合、下部電極31は、TaN、W、Ni、Ta、Ti、Al等で構成される群から選択され、上部電極34は、Pt、Ir、Pd、Ag、Cu、Au等で構成される群から選択されて構成されることが望ましい。このような構成とすることにより、上部電極34と第2の遷移金属酸化物層33の界面近傍の第2の遷移金属酸化物層33中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
以上のように構成された抵抗変化素子30を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極31と上部電極34との間に印加する。
なお、図1の電流制御素子20と、抵抗変化素子30との上下の接続関係を逆にして接続しても構わないし、第1の遷移金属酸化物層32と第2の遷移金属酸化物層33との上下の接続関係を逆にし、下部電極31と上部電極34との上下の接続関係を逆にしても構わない。
図2は、図1に示した本実施の形態におけるメモリセル10の等価回路図である。図2では、メモリセル100は、電流制御素子101と抵抗変化素子102を直列に接続した等価回路図を示しており、メモリセル100の一方の端子T1は電流制御素子101に接続され、メモリセル100のもう一方の端子T2は抵抗変化素子102に接続されている。また、端子T1は下部配線50に接続され、端子T2は上部配線51に接続されている。
図2において、メモリセル100の2つの端子T1とT2間に電圧Vceが印加されると、印加電圧Vceは電流制御素子101と抵抗変化素子102のそれぞれのインピーダンスによって、分圧されるため、Vce=Vdi+Vreとなる。ここで、Vdiは電流制御素子101の両端に印加される電圧で、Vreは抵抗変化素子102の両端に印加される電圧である。
ここで、電流制御素子101に印加される電圧Vdiの絶対値が閾値電圧(VF)を超えると、電流制御素子101はオン状態になり、メモリセル100にメモリセル電流Iceが流れる。一方、電流制御素子101に印加される電圧Vdiの絶対値が閾値電圧(VF)以下だと、電流制御素子101はオフ状態になり、メモリセル100には微小な電流であるオフ電流Ioffしか流れない。つまり、メモリセル100に印加する電圧の閾値電圧(VF)に対する高低によって、電流制御素子101がオン状態またはオフ状態になることで、メモリセル100を選択状態または非選択状態に制御することができる。
図3Aは、本実施の形態における正常なメモリセル10の電圧電流特性を示す図である。図1の構造を持つメモリセル10に対し、下部配線50よりも上部配線51が高い電圧となる極性を正の電圧とし、上部配線51よりも下部配線50が高い電圧となる極性を負の電圧とし、上部配線51から下部配線50に流れる電流の向きを正の電流方向とし、下部配線50から上部配線51に流れる電流の向きを負の電流方向としたときに、メモリセル10の両端に電圧を印加した場合の電圧と電流の関係の実測値を示している。
メモリセル10に対し、上部配線51よりも下部配線50が高い電位となるように、電圧を印加していく、つまり、図3Aにおいて負極性の電圧を印加していくと、A点付近から電流が流れ出し、Vwl1を超える辺りで抵抗変化素子30は高抵抗状態から第1の低抵抗状態へと変化を開始する。さらに、B点まで印加すると、印加電圧の絶対値に応じて電流の絶対値は大きくなり、徐々に抵抗値は低くなっている。つまり、メモリセル10に印加する電圧(あるいは電流)に応じて、低抵抗状態の任意の抵抗値を設定することができる。
一方、メモリセル10に対し、下部配線50よりも上部配線51が高い電位となるように、電圧を印加していく、つまり、図3Aにおいて正極性の電圧を印加していくと、C点付近から電流が流れ出し、第1の低抵抗状態への変化電圧と概ね対称であるD点で、抵抗変化素子30は第1の低抵抗状態から第1の高抵抗状態へと変化を開始し、メモリセル10に流れる電流は減少する。さらに、D’点まで電圧を印加すると印加電圧に応じて電流が増加するが、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、より高抵抗な状態に変化していることがわかる。
すなわち、図3Aに示す実測データは、図1の構造を持つメモリセル10について、上部配線51の電圧を基準として下部配線50の電圧が第1の低抵抗化書き込み電圧Vwl1(図3AではVwl1は負電圧を示しており、上部配線51の電位が、下部配線50の電位よりもVwl1だけ低い)になったときに第1の低抵抗状態(B点)に変化をし、下部配線50の電圧を基準として上部配線51の電圧が高抵抗化開始電圧Vwh0になったときに低抵抗状態から高抵抗状態に変化し始める(D点)双方向型の抵抗変化特性を示している。また、図3Aに示す実測データは、第1の低抵抗化書き込み電圧Vwl1と高抵抗化開始電圧Vwh0とが、実測データの原点に対して概ね対称な電圧、電流関係にあることを示している。高抵抗化開始電圧Vwh0よりもさらに高い第1の高抵抗化書き込み電圧Vwh1を印加すると、第1の高抵抗状態(D’点)となる。ここで、D’点における抵抗値は、D点における抵抗値よりも大きい。
また、メモリセル10に電圧を印加しても、A点からC点で示す電圧区間は顕著には電流が流れない電圧帯がある。これは、メモリセル10の電流制御素子20がオフ状態になっているために、メモリセル10にはほとんど電流が流れない。つまり、メモリセル10の電流制御素子20は、印加電圧により流れる電流が非線形の特性を有する素子であるため、電流制御素子20に印加される電圧の絶対値が電流制御素子20の閾値電圧(VF)以下であると電流はほとんど流れず、電流制御素子20はオフ状態とみなされ、メモリセル10にはほとんど電流が流れない。ここで、電流制御素子20の閾値電圧(VF)とは、電流制御素子20がオフ状態とみなせるような電流(最大オフ電流)しか流れないときに電流制御素子20に印加される最大電圧である。また、電流制御素子20の最大オフ電流とは、少なくともメモリセル10の抵抗変化素子30が高抵抗状態のときに流れる最大電流IHRよりも小さい電流値である。
また、A点やC点は、電流制御素子20の閾値電圧(VF)と、抵抗変化素子30に印加される電圧の合計電圧に対応しており、アレイ状に複数のメモリセル10が配置されたメモリセルアレイ(クロスポイントアレイ)においては、選択したメモリセル(選択メモリセル)10にはこのA点からC点の電圧帯を超える電圧を印加し、選択されなかったメモリセル(非選択メモリセル)はこのA点からC点の間の電圧範囲に電圧が印加されるようにすることで、非選択セルへのリーク電流を抑制して、選択したメモリセル10に電流が流れるような動作がなされる。
メモリセル10の抵抗状態を読み出す場合は、例えば、メモリセル10に図3Aに示す読み出し電圧Vreadを印加し、そのときに流れる電流を判定することでメモリセル10の抵抗状態を判別することができる。このとき、Vreadの絶対値は、VFの絶対値より大きい。つまり、図3Aに示す特性の場合、メモリセル10の抵抗変化素子30が第1の低抵抗状態であると、読み出し電圧Vreadを印加したとき、電流制御素子20がオンし、メモリセル10に読み出し電流Iread1が流れる。しかし、メモリセル10の抵抗変化素子30が第1の高抵抗状態であると、読み出し電圧Vreadを印加したときにメモリセル10に読み出し電流Iread2が流れる。この電流値の大小を判定することによって、メモリセル10の状態を判別することができる。
このようにして、メモリセル10の電圧電流特性が図3Aに示すような正常な特性であれば、メモリセル10に読み出し電圧Vreadを印加し、そのときに流れるメモリセル電流(Iread1及びIread2)を判定することで、メモリセル10の抵抗状態を判別できる。しかしながら、例えば、メモリセル10の電流制御素子20が破壊され、ショート不良であるとメモリセル10に過剰な電流が流れる。またオープン不良であるとほとんど電流が流れなくなりメモリセル10の抵抗状態を判別することができなくなる。そのため、不良のメモリセル(不良メモリセル)を検出し、不良メモリセルに異常電流を流さないようにする必要がある。
図3Bは、図1に示す抵抗変化素子30の電圧抵抗特性の一部を模式化して示したものである。横軸は、抵抗変化素子30の下部電極31と上部電極34間に、下部電極を基準にして印加される電圧値であり、縦軸は、抵抗変化素子30の抵抗値である。
第1の低抵抗状態にある状態Oから抵抗変化素子30に印加される電圧を徐々に増加していくと、抵抗変化素子30は電圧Vwh0(A0)で高抵抗化し始める。抵抗変化素子30に印加される電圧をさらに増加させると、抵抗変化素子30は電圧Vwh4で最大の抵抗値を有する高抵抗状態B1(限界高抵抗状態)となる。さらに抵抗変化素子30に印加される電圧を増加させても、抵抗変化素子30の抵抗値は変化しない(C1)。C1から抵抗変化素子30に印加される電圧を徐々に減少させても抵抗値は下がらず、限界抵抗状態が維持される。
状態A0から状態B1にかけての抵抗変化素子30の電圧・抵抗特性は、所定の傾き(実際は非線形)を有している。通常の高抵抗状態A1(第1の高抵抗状態)にするには、対応する第1の高抵抗化電圧Vwh1を印加する。第1の低抵抗状態より抵抗値が高い第2の高抵抗状態A2にするには、対応する第2の高抵抗化電圧Vwh2を印加する。第1の高抵抗状態より抵抗値が高い第3の高抵抗状態A3にするには、対応する第3の高抵抗化電圧Vwh3を印加する。また、Vwh4以上の電圧を印加すると、限界高抵抗状態にすることができる。
[不良メモリセルの特性]
図4は、本実施の形態において、電流制御素子20が正常な特性を持つメモリセル10と、電流制御素子20が不良な特性(ショート不良)を持つメモリセル10の電圧電流特性を示す図である。図1の下部配線50と上部配線51によって選択されたメモリセル10に対し、下部配線50よりも上部配線51が高い電圧となる極性を正の電圧とする。上部配線51から下部配線50に流れる電流の向きを正の電流方向としたときに、第1の低抵抗状態を持つ正常なメモリセル10に印加される正の電圧と電流は、特性(1)で示されるように、メモリセル10に印加される電圧の絶対値がVtest1以下では、メモリセル10にはほとんど電流が流れないが、Vtest1を超えると、メモリセル10に電流が流れ、印加される電圧の増加とともに流れる電流は非線形的に増加する。つまり、Vtest1は電流制御素子20に閾値電圧(VF)が印加されるような電圧である。
一方、電流制御素子20が完全に破壊され、ショート状態になった不良のメモリセル10の場合、抵抗変化素子30の特性が支配的になる。そのため、抵抗変化素子30の抵抗値が低抵抗の場合、不良の特性を持ったメモリセル10は、破線で示す図4の特性(2)のように、電圧と電流の特性は線形の特性を示す。
ここで、例えば、メモリセル10の両端にVtest1を印加した場合、図4の特性(1)で示されるような正常な特性を持つメモリセル10の場合は、メモリセル10には数μA程度しか電流は流れない。一方、特性(2)で示されるような完全にショート破壊された特性を持つメモリセル10の場合は、同じようにVtest1を印加すると、F点で示されるように、メモリセル10にIleakの電流が流れる。
つまり、下部配線50と上部配線51によって選択されたメモリセル10に対し、電流制御素子20がオフ状態になる閾値電圧VF以下の電圧が電流制御素子20に印加されるようにメモリセルの両端にVtest1の電圧を印加すると、特性(1)のような正常な特性を示す場合は、E点に示すようにほとんど電流が流れないが、特性(2)のようなショート不良の特性を示す電流制御素子20を有するメモリセル10の場合は、F点に示すようなより大きな電流が流れる。したがって、メモリセル10の電流制御素子20に閾値電圧以下の電圧が印加されるようにメモリセル10に不良検出のための電圧Vtest1を印加し、このときにメモリセル10に流れる電流の違いを検出することにより、不良メモリセルであるか否かを判定することができる。
以上、電流制御素子20が完全に破壊されショート状態になっている特性(2)の場合について記載したが、電流制御素子20が完全に破壊されてはいないが中間的なショート状態である場合、例えば、電流制御素子20の閾値電圧が正常なメモリセル10の電流制御素子20よりも低くなっている不良の特性の場合でも同様に判定することができる。
図4の特性(3)、特性(4)は、電流制御素子20の閾値電圧が、それぞれ正常なメモリセル10の電流制御素子20の閾値電圧VFよりも小さいときの電圧電流特性である。メモリセル10の両端にVtest1の電圧を印加すると、特性(3)と特性(4)の場合の電流制御素子20は不良の特性を有しているため、G点とH点で示されるように、メモリセル10にはそれぞれ電流IgおよびIhが流れる。一方、特性(1)のような正常な特性を示すメモリセル10の場合は、E点に示すようにほとんど電流が流れないため、この電流の違いを検出することにより、不良メモリセルの特性を調べることができる。
また、メモリセル10の両端にVtest2の電圧を印加した場合、特性(1)と特性(4)の特性を持ったメモリセル10にはほとんど電流は流れないが、特性(2)と特性(3)の特性を持ったメモリセル10には、I点とJ点で示されるように、それぞれ電流IiおよびIjが流れる。つまり、メモリセル10の電流制御素子20の閾値電圧に合わせて、メモリセル10に特性選別のための電圧Vtest2(<Vtest1)を印加することによって、メモリセル10の電流制御素子20の特性を選別することができる。
次に、メモリセル10が不良な特性(オープン不良)を持つ場合は、メモリセル10に読み出し電圧Vreadを印加しても、メモリセル10にはほとんど電流は流れない。本実施の形態において、読み出し電圧Vreadを印加した場合、特性(1)のようにメモリセル10の抵抗変化素子30の抵抗値が第1の低抵抗状態で、電流制御素子20が正常な特性を示すメモリセル10の場合は、K点で示されるようにメモリセル電流Irkが流れるが、オープン不良を持つメモリセル10の場合はIrkより小さいメモリセル電流(図では示していない)しか流れない。つまり、メモリセル10の抵抗変化素子30を第1の低抵抗状態にした後に、メモリセル10に読み出し電圧Vreadを印加することによって、メモリセル10のオープン不良を判定することができる。
また、オープン不良を判定する場合には、ショート不良のメモリセル10に対して実施すると、メモリセル10に過剰な電流が流れ、抵抗変化素子30の抵抗値が変化する、または、抵抗変化素子30が破壊されるため、ショート不良のメモリセル10の検出を行った後に、ショート不良のメモリセル10以外のメモリセル10に対して、オープン不良の判定を実施するほうが望ましい。
[抵抗変化型不揮発性記憶装置]
図5は、第1の実施の形態における抵抗変化型不揮発性記憶装置200の構成図を示すものである。図5に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置200は、基板上にメモリ本体部201を備えている。メモリ本体部201は、メモリセルアレイ202と、ワード線選択回路203と、ビット線選択回路204と、データの書き込みを行うための書き込み回路205と、データの読み出しを行うための読み出し回路206と、データ信号入出力回路207とを備えている。
読み出し回路206は、センスアンプ300と、ビット線制御電圧切り替え回路400と、ビット線制御電圧を発生するビット線制御電圧発生回路500とで構成されており、外部から入出力されるデータ信号の入出力を行うためのデータ信号入出力回路207に接続されている。
また、この抵抗変化型不揮発性記憶装置200は、抵抗変化型不揮発性記憶装置200の外部から入力されるアドレス情報を受け取るアドレス信号入力回路208と、抵抗変化型不揮発性記憶装置200の外部から入力される制御信号を受け取る制御回路209とを備えている。
さらには、書き込み用電源210として、低抵抗化用電源211と高抵抗化用電源212を備え、低抵抗化用電源211の出力VLと、高抵抗化用電源212の出力VHとは、メモリ本体部201の書き込み回路205に供給される。
また、この抵抗変化型不揮発性記憶装置200は、読み出し回路206で検出した不良アドレスを記憶する不良アドレス記憶回路213と、アドレス比較を行うアドレス比較回路214とを備えている。
また、本実施の形態に係る抵抗変化型不揮発性記憶装置200は、動作モードとして、メモリセルにデータを書き込む書き込みモードと、メモリセルのデータを読み出す通常読み出しモードと、メモリセルの特性を判定してメモリセルが不良かどうか判定するセル特性判定モードと、不良のメモリセルと同一のビット線またはワード線に接続された正常なメモリセルを第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態にし、予備の正常なメモリセル(冗長メモリセル)と置き換える救済モードとを備えている。また、不良のメモリセルを第1の低抵抗状態よりも抵抗値の高い第4の高抵抗状態にするモードも備えている。
セル特性判定モードは、さらに、電流制御素子の特性を判定する電流制御素子特性判定モードと、抵抗変化素子の特性を判定する抵抗変化素子特性判定モードとを備えている。
メモリセルアレイ202は、図2で示した複数個のメモリセル100が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ600と、同じく図2で示した複数個のメモリセル100が複数個配置された冗長メモリセルアレイ610とを備えている。冗長メモリセルアレイ610は、メインメモリセルアレイ600の各行に同数個ずつメモリセル100が配置されて構成されている。一例として、図5における冗長メモリセルアレイ610には、メインメモリセルアレイ600の各行に1つずつメモリセル100が配置され、一列の冗長メモリセルアレイ610が構成されている。
また、メモリセルアレイ202は、互いに交差するように配列された複数のワード線WL1、WL2、WL3、・・・と、複数のビット線BL1、BL2、BL3、・・・を備えており、さらに、ビット線BL1、BL2、BL3、・・・と平行に配置された少なくとも1本以上の冗長ビット線BLR1、・・・を備えている。
図5に示すように、複数のワード線WL1、WL2、WL3、・・・は、基板の主面に平行な同一の平面内(第1の平面内)において互いに平行に配置されている。同様に、複数のビット線BL1、BL2、BL3、・・・は、第1の平面に平行な同一の平面内(第1の平面に平行な第2の平面内)において互いに平行に配置されており、冗長ビット線BLR1、・・・は、第2の平面内において、ビット線BL1、BL2、BL3、・・・と平行に配置されている。
また、上記した第1の平面と第2の平面は平行に配置され、複数のワード線WL1、WL2、WL3、・・・と複数のビット線BL1、BL2、BL3、・・・は立体交差するように配置されており、複数のワード線WL1、WL2、WL3、・・・と冗長ビット線BLR1、・・・も立体交差するように配置されている。
メインメモリセルアレイ600内で、ワード線WL1、WL2、WL3、・・・とビット線BL1、BL2、BL3、・・・との立体交差した位置には、メモリセルM11、M12、M13、M21、M22、M23、M31、M32、M33、・・・(以下、「メモリセルM11、M12、M13、・・・」と表す)が配置されており、冗長メモリセルアレイ610内で、ワード線WL1、WL2、WL3、・・・と冗長ビット線BLR1、・・・との立体交差した位置には、冗長メモリセルMB1、MB2、MB3、・・・が配置されている。つまり、複数のワード線WL1、WL2、WL3、・・・は、メインメモリセルアレイ600と冗長メモリセルアレイ610に共通して配置されている。
メモリセルM11、M12、M13、・・・は、電流制御素子D11、D12、D13、D21、D22、D23、D31、D32、D33、・・・(以下、「電流制御素子D11、D12、D13、・・・」と表す)と、電流制御素子D11、D12、D13、・・・と直列接続された抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、・・・(以下、「抵抗変化素子R11、R12、R13、・・・」と表す)とで構成されている。同様に、冗長メモリセルMB1、MB2、MB3、・・・は、電流制御素子DB1、DB2、DB3、・・・と、電流制御素子DB1、DB2、DB3、・・・と直列接続された抵抗変化素子RB1、RB2、RB3、・・・とで構成されている。
つまり、図5に示すように、メインメモリセルアレイ600内の抵抗変化素子R11、R21、R31、・・・の一方の端子は、電流制御素子D11、D21、D31、・・・と接続しており、もう一方の端子は、ビット線BL1と接続され、抵抗変化素子R12、R22、R32、・・・の一方の端子は、電流制御素子D12、D22、D32、・・・と接続しており、もう一方の端子は、ビット線BL2と接続され、抵抗変化素子R13、R23、R33、・・・の一方の端子は、電流制御素子D13、D23、D33、・・・と接続しており、もう一方の端子は、ビット線BL3と接続されている。また、電流制御素子D11、D12、D13、・・・の一方の端子は、抵抗変化素子R11、R12、R13、・・・と接続されており、もう一方の端子は、ワード線WL1と接続され、電流制御素子D21、D22、D23、・・・の一方の端子は、抵抗変化素子R21、R22、R23、・・・と接続されており、もう一方の端子は、ワード線WL2と接続され、電流制御素子D31、D32、D33、・・・の一方の端子は、抵抗変化素子R31、R32、R33、・・・と接続されており、もう一方の端子は、ワード線WL3と接続されている。
同様に、冗長メモリセルアレイ610内の抵抗変化素子RB1、RB2、RB3、・・・の一方の端子は、電流制御素子DB1、DB2、DB3と接続しており、もう一方の端子は、冗長ビット線BLR1、・・・と接続されている。また電流制御素子DB1、DB2、DB3、・・・の一方の端子は、抵抗変化素子RB1、RB2、RB3、・・・と接続されており、もう一方の端子は、ワード線WL1、WL2、WL3、・・・と接続されている。
なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイの冗長ビット線BLR1、・・・は少なくとも1本であればよく、冗長メモリセルアレイに配置されたメモリセル100の列数に応じて複数本搭載しても構わない。
ワード線選択回路203は、アドレス信号入力回路208から出力された行アドレス情報を受け取り、この行アドレス情報に応じて、複数のワード線WL1、WL2、WL3、・・・のうち、選択されたワード線に書き込み回路205から供給される電圧を印加するとともに、選択されていないワード線には所定の非選択行印加電圧(Vss以上Vwl以下の電圧、またはVss以上Vwh以下の電圧)を印加するか、または、不活性状態つまりハイインピーダンス(Hi−Z)状態に固定することができる。
また、同様に、ビット線選択回路204は、アドレス信号入力回路208から出力された列アドレス情報と、アドレス比較回路214からのアドレス一致判定信号とを受け取り、この列アドレス情報とアドレス一致判定信号に応じて、複数のビット線BL1、BL2、BL3、・・・、および冗長ビット線BLR1、・・・のうち、選択されたビット線に書き込み回路205から供給される電圧、または読み出し回路206から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧(Vss以上Vwl以下の電圧、またはVss以上Vwh以下の電圧、またはVss以上Vbl以下の電圧)を印加するか、またはハイインピーダンス(Hi−Z)状態に固定することができる。
なお、ワード線選択回路203およびビット線選択回路204は、本発明におけるメモリ選択回路に相当する。
書き込み回路205は、制御回路209から出力された書き込み信号を受け取り、ワード線選択回路203とビット線選択回路204とで選択されたメモリセルに対して、書き込み電圧を印加することで、メモリセルの状態を書き換えることができる。
図5に示す抵抗変化型不揮発性記憶装置200において、書き込みモード時に例えば正常なメモリセルM11に対して、BL1を基準にしてWL1に高い電位となる第1の低抵抗化書き込み電圧Vwl1を印加すると、抵抗変化素子R11が第1の低抵抗状態に変化する。また、同様に正常なメモリセルM11に対して、WL1を基準にしてBL1に高い電位となる第1の高抵抗化書き込み電圧Vwh1を印加すると、抵抗変化素子R11が第1の高抵抗状態に変化する。
読み出し回路206は、通常読み出しモード時において、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線間に、読み出し電圧Vblrを印加し、メモリセルに流れるメモリセル電流をセンスアンプ300で判定することで、メモリセルに記憶されている状態を読み出すことができる。また、電流制御素子特性判定モード時においては、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線間に、セル特性判定電圧Vbltを印加し、メモリセルに流れるメモリセル電流をセンスアンプ300で判定することで、メモリセルの電流制御素子特性を判定することができる。なお、読み出し回路206は、抵抗変化素子特性判定モード時においては、通常読み出しモード時と同様の動作を行うので、説明を省略する。
ここで、ビット線制御電圧発生回路500は、通常読み出しモード時および電流制御素子特性判定モード時のそれぞれのモードに応じて、ビット線選択回路204によって選択した選択ビット線の電位を設定するため、読み出しクランプ電圧Vcrと、セル特性判定クランプ電圧Vctを発生する。読み出しクランプ電圧Vcrがメモリセルに印加された時、正常なメモリセルの電流制御素子はオンし、セル特性判定クランプ電圧Vctがメモリセルに印加された時、正常なメモリセルの電流制御素子はオフ状態である。ここで、読み出しクランプ電圧Vcrは本発明における第1電圧、セル特性判定クランプ電圧Vctは本発明における第2電圧に相当する。
また、ビット線制御電圧切り替え回路400は、通常読み出しモード時には、ビット線制御電圧発生回路500から出力された読み出しクランプ電圧Vcrをセンスアンプ300に供給し、電流制御素子特性判定モード時には、ビット線制御電圧発生回路500から出力されたセル特性判定クランプ電圧Vctをセンスアンプ300に供給するように、通常読み出しモードと電流制御素子特性判定モードに応じて、センスアンプに供給する電圧を切り替えることができる。
センスアンプ300は、通常読み出しモード時および電流制御素子特性判定モード時に応じて、ビット線制御電圧切り替え回路400から供給された読み出しクランプ電圧Vcrまたはセル特性判定クランプ電圧Vctによって、ビット線の電位をそれぞれ読み出し電圧Vblr、またはセル特性判定電圧Vbltに設定する。
さらに、センスアンプ300は、通常読み出しモード時において、ビット線選択回路204を介して読み出されたメモリセル電流から、メモリセルの抵抗変化素子の状態が第1の低抵抗状態か、第1の高抵抗状態かを読み出し、その結果がデータ信号入出力回路207を介して外部へ出力される。また、電流制御素子特性判定モード時において、ビット線選択回路204を介して読み出されたメモリセル電流から、メモリセルの状態が正常な状態か、不良の状態かを読み出し、その結果がデータ信号入出力回路207を介して外部へ出力されるとともに、不良アドレス記憶回路213にも出力される。
制御回路209の動作は以下の通りである。書き込みモードにおいては、データ信号入出力回路207から入力された入力データDinに応じて、書き込み用電圧の印加を指示する信号を書き込み回路205へ出力する。通常読み出しモードおよび抵抗変化素子特性判定モードにおいては、読み出し用電圧の印加を指示する信号を読み出し回路206に出力する。電流制御素子特性判定モードにおいては、電流制御素子の特性を判定するためのセル判定用電圧の印加を指示する信号を読み出し回路206に出力する。救済モードにおいては、不良のメモリセルと同一のビット線またはワード線に接続された正常なメモリセルを第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態にする書き込み用電圧の印加を指示する信号を書き込み回路205へ出力し、救済処理を行う信号をメモリ本体部201に出力する。
アドレス信号入力回路208は、外部から入力されるアドレス情報を受け取り、このアドレス情報に基づいて行アドレス情報をワード線選択回路203へ出力するとともに、列アドレス情報をビット線選択回路204へ出力する。ここで、アドレス情報とは、メモリセルアレイ202内の特定のメモリセルのアドレスを示す情報、列アドレス情報はメモリセルアレイ202内の特定の列を示すアドレス情報、行アドレス情報はメモリセルアレイ202内の特定の行を示すアドレス情報である。また、アドレス信号入力回路208は、不良アドレス記憶回路213やアドレス比較回路214にアドレス情報(列アドレス情報、行アドレス情報)を出力する。
不良アドレス記憶回路213は、読み出し回路206の電流制御素子特性判定モード時において、選択されたメモリセルが不良と判定されたとき、アドレス信号入力回路208から入力された列アドレス情報を不良アドレスとして記憶する。具体的には、不良アドレス記憶回路213は、図6Aに示すようなアドレス変換表213aを有している。図6Aは、不良アドレス記憶回路213が備えるアドレス変換表の一例を示す図である。図6Aでは、ビット線単位で不良メモリセルの救済を行う場合を示している。図6Aに示すように、アドレス変換表213aは、不良メモリセルを有する不良ビット線と、置換先の冗長メモリセルを有する冗長ビット線とを対応付けて記憶する。なお、不良メモリセルは、ビット線単位で置き換えるだけでなく、ワード線単位、または、メモリセル単位で行ってもよい。ワード線単位、または、メモリセル単位で不良メモリセルの救済を行う場合、不良メモリセルを有する不良ワード線または不良メモリセルと、不良ワード線または不良メモリセルを置き換える置換先の冗長ワード線または冗長メモリセルとを対応付けてアドレス変換表213aに記憶してもよい。
アドレス比較回路214は、アドレス信号入力回路208から入力された列アドレス情報と不良アドレス記憶回路213で記憶している不良ビット線アドレスとを比較し、一致しているか一致していないかのアドレス一致判定信号をビット線選択回路204に出力する。アドレス信号入力回路208から入力された列アドレス情報と不良アドレス記憶回路213で記憶している不良ビット線のアドレスとが一致していた場合には、後に説明する救済モードにおいて、図6Aに示したアドレス変換表213aにより、不良ビット線(例えば、BL3)を置換先の冗長ビット線(例えば、BLR1)に置き換えて記録の書き込みおよび読み出しを行う。
書き込み用電源210は、低抵抗化用電源211と高抵抗化用電源212より構成され、その出力はそれぞれ、メモリ本体部201の書き込み回路205に供給されている。
図6Bは、図5における読み出し回路206の構成の一例を示す回路図である。
読み出し回路206は、センスアンプ300と、ビット線制御電圧切り替え回路400と、ビット線制御電圧発生回路500と、を備えている。
センスアンプ300は、比較回路310と、カレントミラー回路320と、ビット線電圧制御トランジスタN1とで構成されている。カレントミラー回路320は、PMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3と、定電流回路330とで構成されている。カレントミラー回路320のPMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3のそれぞれのソース端子は電源に接続され、それぞれのゲート端子は互いに接続されるとともに、PMOSトランジスタP1のドレイン端子と、定電流回路330の一方の端子とに接続されている。定電流回路330のもう一方の端子は、接地電位に接続されている。PMOSトランジスタP2のドレイン端子は、比較回路310の一方の入力端子(例えば、+端子)と、ビット線電圧制御トランジスタN1のドレイン端子に接続されている。PMOSトランジスタP3のドレイン端子は、ビット線制御電圧発生回路500に接続されている。ビット線電圧制御トランジスタN1のゲート端子は、ビット線制御電圧切り替え回路400の出力端子と接続され、ビット線電圧制御トランジスタN1のソース端子は、読み出し回路206の端子BLINを介して、ビット線選択回路204と接続されている。比較回路310のもう一方の端子(例えば、−端子)は、読み出し回路206の端子SAREFと接続され、比較回路310の出力端子は、読み出し回路206の出力端子SAOUTを介して、データ信号入出力回路207と接続され、外部にデータを出力する。
ここで、PMOSトランジスタP1とPMOSトランジスタP2のそれぞれのサイズ比で決まるミラー比M2(=P2/P1)によって、定電流回路330に流れる基準電流Irefが増幅(または減衰)されて、PMOSトランジスタP2の負荷電流Ild2(=Iref×ミラー比M2)が決まる。また、PMOSトランジスタP1とPMOSトランジスタP3のそれぞれのサイズ比で決まるミラー比M3(=P3/P1)によって、定電流回路330に流れる基準電流Irefが増幅(または減衰)されて、PMOSトランジスタP3の負荷電流Ild3(=Iref×ミラー比M3)が決まる。PMOSトランジスタP2とPMOSトランジスタP3を同じサイズにすることで、負荷電流は同じ電流値(Ild2=Ild3)に設定することができる。
一方、ビット線電圧制御トランジスタN1のゲート端子には、ビット線制御電圧切り替え回路400から出力されるクランプ電圧(VcrまたはVct)が印加されるため、ビット線電圧制御トランジスタN1のソース端子(端子BLIN)には、ビット線制御電圧切り替え回路400から出力されるクランプ電圧(VcrまたはVct)からビット線電圧制御トランジスタN1の閾値電圧Vtn分が降下した電圧が印加され、ビット線選択回路204を介して、選択されたビット線に印加される。
また、ビット線電圧制御トランジスタN1のドレイン端子(端子SAIN)の電位は、比較回路310の+端子に印加され、比較回路310の−端子には、端子SAREFから基準電圧Vrefが印加されている。比較回路310は、−端子に印加された基準電圧Vrefと+端子に印加された端子SAINの電位を比較する。比較回路310は、出力端子に、端子SAINの電位のほうが端子SAREFの電位よりも低ければL電位を出力し、端子SAINの電位のほうが端子SAREFの電位よりも高ければH電位を出力することで、メモリセル10の状態を、データ信号入出力回路207を介して外部に出力する。
つまり、メモリセル10に流れる電流が大きければ、端子SAINの電位はH電位からL電位へと早く変移し、メモリセル10に流れる電流が小さければ、端子SAINの電位はH電位からL電位へと遅く変移するか、またはH電位のまま維持される。そして、所定の出力センスタイミングで端子SAINと端子SAREFの電位を比較回路310で比較すると、端子SAINの電位のほうが低ければ、出力端子SAOUTにL電位を出力し、メモリセル10に流れる電流が小さいと判定する。また、同様に端子SAINの電位のほうが高ければ、出力端子SAOUTにH電位を出力し、メモリセル10に流れる電流が大きいと判定する。なお、図6Bには示していないが、端子SAREFから印加される基準電圧Vrefは、抵抗変化型不揮発性記憶装置200内部で発生させても良いし、または、外部端子から印加しても構わない。
ビット線電圧制御トランジスタN1のゲート端子に印加される電圧は、ビット線制御電圧発生回路500で生成される。ビット線制御電圧発生回路500は、リファレンス電流制御素子RD10と、NMOSトランジスタN10と、リファレンス抵抗変化素子RE10とで構成されている。
リファレンス電流制御素子RD10の一方の端子は、カレントミラー回路320のPMOSトランジスタP3のドレイン端子と接続されるとともに、ビット線制御電圧発生回路500の出力端子OUT1と接続され、読み出しクランプ電圧Vcrを出力端子より出力する。リファレンス電流制御素子RD10のもう一方の端子は、NMOSトランジスタN10のドレイン端子とゲート端子に接続されるとともに、出力端子OUT2と接続され、セル特性判定クランプ電圧Vctを出力端子より出力する。
NMOSトランジスタN10のソース端子は、リファレンス抵抗変化素子RE10の一方の端子と接続され、リファレンス抵抗変化素子RE10の他方の端子は、接地されている。
ここで、リファレンス電流制御素子RD10、および、リファレンス抵抗変化素子RE10は、メモリセルアレイ202に含まれる電流制御素子D11、D12、D13、・・・や抵抗変化素子R11、R12、R13、・・・と同じ素子で構成される。ここでは明記していないが、リファレンス抵抗変化素子RE10は、メモリセルアレイ202に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができ、少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子RE10の抵抗値は、メモリセルアレイ202の平均的な高抵抗状態の抵抗値に設定することが望ましい。
ビット線制御電圧発生回路500の出力端子OUT1から出力される読み出しクランプ電圧Vcr、および出力端子OUT2から出力されるセル特性判定クランプ電圧Vctは、リファレンス抵抗変化素子RE10に印加される電圧をVre(抵抗変化素子R11、R12、R13、・・・とほぼ同じ印加電圧)、NMOSトランジスタN10の閾値電圧をVtn(NMOSトランジスタN1とほぼ同じ閾値電圧)、リファレンス電流制御素子RD10の閾値電圧をVF(電流制御素子D11、D12、D13、・・・とほぼ同じ閾値電圧)とすると、それぞれ、(式1)、(式2)で表される。
Vcr = Vre + Vtn + VF ・・・(式1)
Vct = Vre + Vtn ・・・(式2)
NMOSトランジスタN10は、センスアンプ300のビット線電圧制御トランジスタN1と同一のトランジスタサイズで構成され、センスアンプ300のPMOSトランジスタP3はPMOSトランジスタP2と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタN1とPMOSトランジスタP2のサイズ比を保って、NMOSトランジスタN10とPMOSトランジスタP3を縮小したサイズで構成してもよい。
このような構成にすることで、擬似的に出力端子OUT1から読み出し回路206の端子BLINの電圧(即ち、メモリセルを読み出し動作するときのビット線電圧)よりビット線電圧制御トランジスタN1の閾値電圧Vtn分高い電圧が出力される。また、出力端子OUT2から、出力端子OUT1よりもリファレンス電流制御素子RD10の閾値電圧VF’(メモリセルの電流制御素子の閾値電圧VFと同じであってもよい)分低い電圧が出力される。なお、出力端子OUT1および出力端子OUT2から出力される電圧が、それぞれ本実施の形態における第1出力および第2出力に相当する。
ビット線制御電圧切り替え回路400は、スイッチSW1とSW2とで構成されている。ビット線制御電圧切り替え回路400のスイッチSW1の一方の端子は、ビット線制御電圧発生回路500の出力端子OUT1と接続され、スイッチSW2の一方の端子は、ビット線制御電圧発生回路500の出力端子OUT2と接続されている。スイッチSW1とスイッチSW2のそれぞれのもう一方の端子は、互いに接続され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子に接続されている。ビット線制御電圧切り替え回路400は、センスアンプ300の通常読み出しモード時には、SW1をオン状態、SW2をオフ状態にすることで、ビット線制御電圧発生回路500の出力端子OUT1の読み出しクランプ電圧VcrをトランジスタN1のゲート端子に出力する。また、電流制御素子特性判定モード時には、SW1をオフ状態、SW2をオン状態にすることで、ビット線制御電圧発生回路500の出力端子OUT2のセル特性判定クランプ電圧VctをトランジスタN1のゲート端子に出力する。
以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタN1のゲート端子に印加される電圧からトランジスタN1の閾値電圧Vtn分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加される読み出し電圧Vblrと、電流制御素子特性判定モード時にビット線に印加されるセル特性判定電圧Vbltは、それぞれ、(式3)、(式4)で表すことができる。
Vblr ≦ Vre + VF ・・・(式3)
Vblt ≦ Vre ・・・(式4)
次に、通常読み出しモード時においてのメモリセルの抵抗状態の読み出し動作について説明する。
図7は、メインメモリセルアレイ600における電流パスを説明するための回路図である。説明を簡素化するために、前述した図5のメインメモリセルアレイ600を3×3に配置した場合の回路図で、メモリセルM22を選択する場合についての一例を示している。また、図8は、図7の等価回路図である。
図7のメインメモリセルアレイ601の全メモリセルが正常なメモリセルの場合におけるメモリセルの抵抗状態の読み出しについて、メモリセルM22の抵抗状態の読み出しを例として説明をする。
通常読み出しモードでメモリセルM22の抵抗状態を読み出す場合、ワード線選択回路203で選択されたワード線WL2にVss電位を与え、ビット線選択回路204で選択されたビット線BL2に、(式3)に示す読み出し電圧Vblrを印加し、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態(Hi−Z)に固定してメモリセルM22を選択する。本実施の形態では、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態に固定しているが、選択ビット線BL2と選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。
メモリセルM22を選択した場合、図8に示すように、非選択メモリセルアレイ602中の非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33は、3段の直列接続されたメモリセルがメモリセルM22に対して並列に接続されているのと等価的に表される。つまり、非選択メモリセルアレイ602に流れる全非選択メモリセル電流ΣInselrは、選択ビット線BL2から選択ワード線WL2に至る最短の電流経路では少なくとも3段以上の非選択メモリセルを介して、複数の電流パスで電流が流れる。各段には複数の非選択メモリセルが並列に接続されており、1段目は選択ビット線BL2に接続されている非選択メモリセルM12、M32、2段目は非選択ビット線BL1またはBL3と、非選択ワード線WL1またはWL3に接続されている非選択メモリセルM11、M13、M31、M33、3段目は選択ワード線WL2に接続されている非選択メモリセルM21、M23が接続されている。メモリセルアレイの規模が大きくなるほど、2段目に接続される非選択メモリセルの並列接続数が大きくなり、インピーダンスが小さくなる。行方向にM(=100個)と列方向にN(=100個)のメモリセルが配置されていると、2段目にあるメモリセルは(M−1)×(N−1)個(約10000個近く)になるため、ほとんどインピーダンスが無視できるくらい小さくなる。
そのため、非選択メモリセルに印加される電圧は、1段目と2段目に配置されている非選択メモリセルM12、M32、M21、M23のインピーダンス比によって分圧されるため、行方向と列方向のメモリセルが同数の場合、各メモリセルの抵抗状態が同じとすると、選択ビット線BL2と選択ワード線WL2間に印加される読み出し電圧Vblrの約1/2以下の電圧が、1段目と2段目に配置されている非選択メモリセルM12、M32、M21、M23に印加される。よって、非選択のメモリセルM11、M12、M13、M21、M23、M31、M32、M33が、それぞれ図4の特性(1)で示される正常なメモリセルであれば、非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33の電流制御素子D11、D12、D13、D21、D23、D31、D32、D33には閾値電圧VF以下の電圧が印加されるため、オフ状態になる。したがって、非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33のそれぞれに流れる非選択セル電流の和ΣInselは、1μAよりも少ないオフ電流しか流れない。
つまり、メモリセルM22の抵抗状態を読み出す場合に流れる選択ビット線BL2に流れる選択ビット線電流Iblrは(式5)のように、選択セル電流Iselrと全非選択セル電流ΣInselrの和になる。しかし、全非選択セル電流ΣInselrの値がほとんど無視できるくらい小さいので、選択ビット線BL2に流れる選択ビット線電流Iblrは(式6)のように近似できる。よって、選択メモリセルM22のメモリセル電流は選択ビット線BL2を介して読み出すことができ、選択メモリセルM22の抵抗変化素子R22が第1の高抵抗状態か、低抵抗状態かを読み出すことができる。
Iblr = Iselr + ΣInselr ・・・(式5)
Iblr ≒ Iselr ・・・(式6)
なお、図8に示した非選択メモリセルアレイ602では、3段の非選択メモリセルを介して、選択ビット線BL2から選択ワード線WL2に流れる非選択電流パスは、少なくとも以下の(a)〜(d)の4つのパスがある。よって、全非選択メモリセル電流ΣInselrは、(式7)で示される。
(a) Inselr(a):M12→M11→M21
(b) Inselr(b):M12→M13→M23
(c) Inselr(c):M32→M31→M21
(d) Inselr(d):M32→M33→M23
ΣInselr = Inselr(a) + Inselr(b)
+Inselr(c) + Inselr(d)・・・(式7)
ここで、選択されたメモリセルM22の電流制御素子D22が破壊してショートしているような場合、電流制御素子D22は導通状態とみなせる状態になり、ビット線電圧Vblrは全て抵抗変化素子R22に印加される。そのため、選択ビット線電流Iblrは、メモリセルM22の抵抗変化素子R22が第1の低抵抗状態でも第1の高抵抗状態でも、正常なメモリセルの場合に流れるメモリセル電流より大きい値となる。したがって、メモリセルM22の抵抗変化素子R22の抵抗状態に応じた電流を正確に読み出すことができないため、メモリセルM22の抵抗状態を検出することができない。
ここで、抵抗変化素子R22が第1の低抵抗状態の場合に正常なメモリセルに流れるメモリセル電流を、第1の所定値という。また、抵抗変化素子R22が第1の高抵抗状態の場合に正常なメモリセルに流れるメモリセル電流を、第2の所定値という。
このような電流制御素子がショート不良を起こしている不良メモリセルの判定方法および不良メモリセルの救済方法については後述する。
また、メモリセルアレイ中の選択メモリセル以外に、ショート不良を起こしている電流制御素子を有する不良メモリセルが含まれている場合のメモリセルの読み出しについても説明をする。
図9は、メインメモリセルアレイ601中の非選択メモリセルのひとつ、例えばメモリセルM23がショート不良を起こしている場合の電流パスを説明するための回路図である。説明を簡素化するために、前述した図5のメインメモリセルアレイ600を3行×3列に配置した場合の回路図で、メモリセルM22を選択し、メモリセルM23がショート不良を起こしている場合についての一例を示している。また、図10は、図9の等価回路図である。
図9のメインメモリセルアレイ601中のメモリセルM22の抵抗状態を読み出しモードで読み出す場合について説明をする。通常読み出しモードでメモリセルM22の抵抗状態を読み出す場合、前述したように、ワード線選択回路203で選択されたワード線WL2にVss電位を与え、ビット線選択回路204で選択されたビット線BL2に、(式3)に示す読み出し電圧Vblrを印加し、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3は、ハイインピーダンス状態(Hi−Z)に固定してメモリセルM22を選択する。本実施の形態では、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態に固定しているが、選択ビット線BL2と選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。
ここで、例えば、メインメモリセルアレイ601の非選択メモリセルM23がショート不良を起こしている場合、メインメモリセルアレイ601には異常電流Ifail1やIfail2が流れることによって、メインメモリセルアレイ601全体に影響を及ぼし、選択メモリセルM22の抵抗状態を正確に検出することができない。
詳細には、図10に示すように、非選択メモリセルアレイ602中の非選択メモリセルM23がショート不良を起こしていると、メモリセルM23はほぼ導通状態とみなせる状態になり、先ほどの非選択電流パスの(b)、および(d)の複数の電流パスで抵抗値が低くなり異常電流が流れるため、(式7)で示される全非選択メモリセル電流ΣInselrの値が大きな値になり、選択メモリセルM22に流れるメモリセル電流を正常に読み出すことができなくなる。つまり、不良メモリセルM23がメインメモリセルアレイ601に接続されている限り、不良メモリセルM23が非選択状態であっても、非選択メモリセルアレイ602に異常電流が流れ、メインメモリセルアレイ601全体に影響を及ぼすことになり、選択メモリセルM22の抵抗変化素子R22の抵抗状態を検出することが難しくなる。
本願では、このようなショート不良を起こしている不良メモリセルを判定し、救済する方法について以下に示す。
[不良メモリセルの判定方法]
図11は、本実施の形態のメモリセルアレイ202における電流パスを説明するための回路図である。説明を簡素化するために、前述した図5のメインメモリセルアレイ600を3行×3列に配置した場合の回路図で、メモリセルM22を選択する場合についての一例を示している。また、図12は、図11の等価回路図である。
まず、図11のメインメモリセルアレイ601中のメモリセルM22を電流制御素子特性判定モードで判定する場合について説明をする。電流制御素子特性判定モードでメモリセルM22が正常な状態か、ショート不良を起こしている状態かを判定する場合、ワード線選択回路203で選択されたワード線WL2にVss電位を与え、ビット線選択回路204で選択されたビット線BL2に、(式4)に示すセル特性判定電圧Vblt(第2電圧)を印加し、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3は、ハイインピーダンス状態(Hi−Z)に固定してメモリセルM22を選択する。すなわち、ビット線BL2に、通常読み出しモードにおけるビット線電圧Vblrよりも、リファレンス電流制御素子RD10の閾値電圧VF’(電流制御素子D22とほぼ同じ閾値電圧)だけ低いビット線電圧Vbltを印加する。なお、本実施の形態では、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態に固定しているが、選択ビット線BL2と選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。
図12に示すように、電流制御素子特性判定モードで、選択ビット線に流れる選択ビット線電流Ibltは、選択されたメモリセルM22に流れる選択メモリセル電流Iseltと、非選択メモリセルアレイ602に流れる全非選択メモリセル電流ΣInseltとの和になる。ここで、メモリセルM22には、選択ビット線BL2と選択ワード線WL2間に与えられたセル特性判定電圧Vbltが印加され、メモリセルM22のセル特性状態に応じて選択メモリセル電流Iseltが流れる。一方、非選択メモリセルアレイ602には、選択ビット線BL2と選択ワード線WL2間に与えられたセル特性判定電圧Vbltが印加される。いずれの組み合わせをとっても等価的に3段の直列接続になっているため、選択ビット線BL2に印加されたセル特性判定電圧Vbltは、非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ602中の非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧VF以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ602の全非選択メモリセル電流ΣInseltはほとんど電流が流れない。つまり、選択ビット線電流Ibltは、選択メモリセル電流Iseltとほとんど同じになり、選択されたメモリセルM22のセル特性状態を読み出すことができる。また、非選択メモリセルアレイ602中の非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33の中のいずれか1つのメモリセルがショート不良を起こしている不良メモリセルの場合であっても、選択ビット線BL2と選択ワード線WL2間に与えられたセル特性判定電圧Vbltは電流制御素子D22の閾値電圧VFよりも低い。このため、3段の直列接続されたメモリセルのうちの1つがショート不良を起こしていても、他の2つのメモリセルが正常であれば、それぞれの電流制御素子には閾値電圧VF以下の電圧しか印加されない。したがって、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ602の全非選択メモリセル電流ΣInseltはほとんど電流が流れない。つまり、選択ビット線電流Ibltは、選択メモリセル電流Iseltとほとんど同じになる。したがって、選択ビット線電流Ibltを検出することによって、選択されたメモリセルM22のセル特性状態を読み出すことができる。
つまり、メモリセルM22の状態を読み出す場合に流れる選択ビット線BL2に流れる選択ビット線電流Ibltは(式8)のように、選択セル電流Iseltと全非選択セル電流ΣInseltとの和になるが、全非選択セル電流ΣInseltの値がほとんど無視できるくらい小さい。このため、選択ビット線BL2に流れる選択ビット線電流Ibltは(式9)のように近似でき、選択メモリセルM22のメモリセル電流は選択ビット線BL2を介して読み出すことができ、メモリセルM22が正常な状態か、ショート不良の状態かを読み出すことができる。
Iblt = Iselt + ΣInselt ・・・(式8)
Iblt ≒ Iselt ・・・(式9)
ここで、選択されたメモリセルM22が正常なメモリセルの場合は、(式4)に示すビット線電圧VbltがメモリセルM22に印加されると、電流制御素子D22には閾値電圧VF以下の電圧が印加されるため、電流制御素子D22はオフ状態になる。これにより、抵抗変化素子R22の抵抗状態に関わらず選択ビット線電流Ibltはほとんど電流が流れない。
一方、メモリセルM22の電流制御素子D22がショート破壊している場合、電流制御素子D22は通常の導通状態よりも抵抗値が低い状態になり、ビット線電圧Vbltは全て抵抗変化素子R22に印加される。ここで、抵抗変化素子R22が第1の低抵抗状態のときは、抵抗変化素子R22の抵抗値に応じて選択ビット線電流Ibltが流れるため、読み出し回路206で電流を検出することで、メモリセルM22がショート破壊されていることを判定することができる。ここで、読み出し回路206は、例えば、第1の低抵抗状態の抵抗変化素子と正常な電流制御素子に、正常な電流制御素子がオンし始めるような閾値電圧(第1電圧)を印加したときに、正常な電流制御素子はオフ状態(最大オフ電流が流れる)とみなせる場合に、ショート破壊している電流制御素子D22に、正常な電流制御素子に流れる最大オフ電流(第1の所定値)より大きい電流が流れる場合、「メモリセルM22が破壊されている」と判定することとしてもよい。
また、抵抗変化素子R22が第1の高抵抗状態のときは、読み出し回路206は、例えば、第1の高抵抗状態の抵抗変化素子と正常な電流制御素子に、正常な電流制御素子がオンし始めるような閾値電圧(第2電圧)を印加したときに、正常な電流制御素子はオフ状態(最大オフ電流が流れる)とみなせる場合に、ショート破壊している電流制御素子D22に、正常な電流制御素子に流れる最大オフ電流(第2の所定値)より大きい電流が流れる場合、「メモリセルM22が破壊されている」と判定することとしてもよい。
ここで、抵抗変化素子R22が第1の高抵抗状態のときは、抵抗変化素子R22には選択ビット線電流Ibltがほとんど流れないために、電流制御素子D22が破壊しているかどうかは判定することが困難である場合がある。
つまり、双方向型の電流制御素子を用いた本実施の形態における抵抗変化型不揮発性記憶装置200において、電流制御素子特性判定モードでは、少なくとも、選択メモリセルM22の抵抗変化素子R22が第1の低抵抗状態の場合は、選択メモリセルM22の電流制御素子D22の状態が正常状態か、ショート破壊状態かを判定することができ、不良メモリセルのアドレスの特定をすることができる。また、選択メモリセルM22の抵抗変化素子R22が第1の高抵抗状態の場合は、選択メモリセルM22の電流制御素子D22の状態(正常状態またはショート破壊状態)を正しく判定することが困難な場合があるが、選択メモリセルM22の抵抗変化素子R22を第1の低抵抗状態にしてから電流制御素子特性判定モードを実施することで、選択メモリセルM22の電流制御素子D22の状態が正常状態か、破壊状態かを判定することができる。
また、非選択メモリセルアレイ602に流れる非選択電流パスにおいて、3段のメモリセルが直列に接続されているため、非選択メモリセルアレイ602中のリーク電流パス経路中の少なくとも2ビット以下のメモリセルが破壊されていても、残り1ビットが正常であれば全非選択メモリセルアレイ電流ΣInseltは流れない。このため、選択ビット線BL2に流れる選択ビット線電流Ibltを判定することで、不良メモリセルのアドレスの特定をすることができる。また、例えば、M12、M11、M23のように2ビットを超える不良メモリセルが存在しても、(a)〜(d)のリーク電流パス上にいずれも2ビット以下の不良メモリセルしかないため非選択メモリセルアレイ電流Inselはほとんど流れず、同様に不良メモリセルのアドレスの特定をすることができる。また、同じリーク電流パス上の3ビット全てが不良メモリセルのような場合は、メモリセルアレイ202中の大部分のメモリセルも同様の不良を持っている場合であり、解析等で容易に不良メモリセルを見つけることは可能である。
図13は、通常読み出しモード時と、電流制御素子特性判定モード時における各設定状態と、図6Bに示した読み出し回路206の出力端子SAOUTの状態を表した表(モード別真理値表)である。図13において、「L」は、本実施の形態における第1の論理出力であり、メモリセルの抵抗状態が第1の低抵抗状態のときにセンスアンプ300がL電位を出力することを示している。また、「H」は、本実施の形態における第2の論理出力であり、メモリセルの抵抗状態が第1の高抵抗状態のときにセンスアンプ300の出力がH電位を出力することを示している。
通常読み出しモード時においては、図13に示すように、ビット線制御電圧切り替え回路400のSW1はオン状態、SW2はオフ状態になっているため、図6Bに示したセンスアンプ300のビット線制御電圧制御トランジスタN1のゲート端子(ノードCLMP)には、読み出しクランプ電圧Vcr(=Vre+Vtn+VF)が印加されている。そのため、ビット線選択回路204を介して端子BLINと接続されている選択ビット線BLの電圧は、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子の読み出しクランプ電圧Vcrから、ビット線電圧制御トランジスタN1の閾値電圧Vtn分降下した(Vre+VF)以下の電圧に設定される。
ここで、選択されたメモリセルが正常なセルのとき、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線BL、およびビット線選択回路204を介して、読み出し回路206のセンスアンプ300の端子SAINの電位がH電位からL電位へと変移する。ここで、メモリセルの抵抗変化素子が第1の低抵抗状態であれば、メモリセル電流が大きくなり、端子SAINの電位は早くL電位へと変移し、メモリセルの抵抗変化素子が第1の高抵抗状態であれば、メモリセル電流が小さくなり、端子SAINの電位は遅くL電位へと変移するか、もしくはH電位のまま維持される。そのため、所定の出力タイミングで端子SAINと端子SAREFの電位を比較回路310で比較すると、端子SAINの電位のほうが低ければ、出力端子SAOUTにL電位を出力してメモリセルに流れる電流が小さいと判定し、端子SAINの電位のほうが高ければ、出力端子SAOUTにH電位を出力してメモリセルに流れる電流が大きいと判定する。つまり、センスアンプ300がL電位を出力すれば、メモリセルの状態は第1の低抵抗状態を示し、センスアンプ300の出力がH電位を出力すれば、メモリセルの状態は第1の高抵抗状態を示す。
一方、選択されたメモリセルの電流制御素子が破壊されたセルのとき、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第1の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が第1の低抵抗状態であれば、センスアンプ300の出力はL電位になり、メモリセルの状態は第1の低抵抗状態を示すが、抵抗変化素子が第1の高抵抗状態の場合、センスアンプ300の出力は、L電位、またはH電位になるため、メモリセルの抵抗状態を正確に判別することができない。
以上のように、通常読み出しモードにおいては、メモリセルが正常なセルの場合は、センスアンプ300の出力電位によって、メモリセルの抵抗状態を判定することができる。一方、メモリセルの電流制御素子が破壊されたセルの場合は、メモリセルの抵抗状態を判定することができない。
また、電流制御素子特性判定モード時においては、図13に示すように、ビット線制御電圧切り替え回路400のSW1はオフ状態、SW2はオン状態になっているため、図6Bに示したセンスアンプ300のビット線電圧制御トランジスタN1のゲート端子(ノードCLMP)には、セル特性判定クランプ電圧Vct(=Vre+Vtn)が印加されている。そのため、ビット線選択回路204を介して端子BLINと接続されている選択ビット線BLの電圧は、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子のセル特性判定クランプ電圧Vctから、ビット線電圧制御トランジスタN1の閾値電圧Vtn分降下した(Vre)以下の電圧に設定される。
ここで、選択されたメモリセルが正常なセルのとき、メモリセルの電流制御素子はオフ状態になるため、メモリセルの抵抗変化素子の抵抗状態に関わらず、メモリセルに流れるメモリセル電流はほとんど流れない。このメモリセル電流を、ビット線BL、およびビット線選択回路204を介して、読み出し回路206のセンスアンプ300で判定すると、センスアンプ300の出力は、抵抗変化素子の抵抗状態に関わらずH電位を出力する。
一方、選択されたメモリセルの電流制御素子が破壊されたセルのとき、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第1の高抵抗状態であったとしても、メモリセルに電流が多く流れる場合がある。つまり、抵抗変化素子が第1の低抵抗状態であれば、センスアンプ300の出力は、L電位になり、電流制御素子が破壊されていることを判定することができるが、抵抗変化素子が第1の高抵抗状態の場合、センスアンプ300の出力は、抵抗変化素子の抵抗値によって、L電位、またはH電位になるため、メモリセルのセル特性状態を正確に判別することができない。
メモリセルの抵抗変化素子が第1の高抵抗状態の場合は、あらかじめ抵抗変化素子を第1の低抵抗状態にしてから電流制御素子特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。あらかじめ抵抗変化素子を第1の低抵抗状態にした場合に、電流制御素子に第1の所定値よりも大きい電流が流れないとき、電流制御素子が正常であると明確に判断することが可能である。抵抗変化素子を第1の低抵抗状態にするには、書き込み回路205により、BLを基準にしてWLに高い電位となる低抵抗化書き込み電圧Vwlを印加すると、抵抗変化素子は第1の低抵抗状態に変化する。
以上のように、電流制御素子特性判定モードにおいては、少なくとも、メモリセルの抵抗変化素子が第1の低抵抗状態の場合は、メモリセルの電流制御素子の状態を判定することができる。つまり、抵抗変化素子が低抵抗状態でありかつ電流制御素子に第1の所定値より大きい電流が流れるとき、メモリセルの電流制御素子が短絡異常を有していると判定することができる。なお、第1の所定値は、上記のメモリセルの電流制御素子の最大オフ電流の値としてもよい。
また、メモリセルの抵抗変化素子が第1の高抵抗状態の場合は、メモリセルの電流制御素子の状態を正確に判定することができないが、抵抗変化素子を第1の低抵抗状態にしてから電流制御素子特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。破壊状態である電流制御素子を有すると判定されたメモリセルは、使用しないこととするか、または、所定のリペア処理等を行うこととしてもよい。
次に、電流制御素子特性判定モード時の判定フローの一例について説明する。
図14Aは、メモリセルの抵抗変化素子の状態に依存しない電流制御素子特性判定モード時の判定フローの一例である。
初めに、読み出し回路206を電流制御素子特性判定モードに設定すると(ステップS101)、ビット線制御電圧切り替え回路400のSW1はオフ状態になり、SW2はオン状態になる。これにより、図6Bに示したビット線制御電圧発生回路500の出力端子OUT2が選択され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子には、セル特性判定クランプ電圧Vctが印加される。
次に、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つのメモリセルを選択する(ステップS102)。また、その選択されたメモリセルに対して読み出し動作を行う(ステップS103)。
そして、センスアンプ300の出力端子SAOUTに出力される電圧を判定し(ステップS104)、L電位であればメモリセルの電流制御素子が破壊されたセルとして判定する(ステップS105)。H電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする(ステップS106)。そして、全メモリセル領域を判定(ステップS107)した後、電流制御素子特性判定モードを終了する。
つまり、図14Aの電流制御素子特性判定モード時の判定フローでは、センスアンプ300の出力端子SAOUTにL電位が出力されれば、メモリセルの電流制御素子が破壊されていると判定できる。
図14Bは、メモリセルの抵抗変化素子の状態を最初に第1の低抵抗状態に設定した後の、電流制御素子特性判定モード時の判定フローの一例である。
初めに、電流制御素子特性判定の対象となるメモリセルに第1の低抵抗化パルスを印加して第1の低抵抗状態に設定し(ステップS200)、その後、読み出し回路206を電流制御素子特性判定モードに設定すると(ステップS201)、ビット線制御電圧切り替え回路400のSW1はオフ状態になり、SW2はオン状態になる。これにより、図6Bに示したビット線制御電圧発生回路500の出力端子OUT2が選択され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子には、セル特性判定クランプ電圧Vctが印加される。
次に、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つのメモリセルを選択する(ステップS202)。また、その選択されたメモリセルに対して前述した電流制御素子特性判定動作(電流制御素子特性の読み出し動作)を行う(ステップS203)。
そして、センスアンプ300の出力端子SAOUTに出力される電圧を判定し(ステップS204)、L電位であればメモリセルの電流制御素子が破壊されたセルとして判定する(ステップS205)。H電位であれば正常セルとして判定する(ステップS206)。そして、全メモリセル領域を判定(ステップS207)した後、電流制御素子特性判定モードを終了する。
つまり、図14Bの電流制御素子特性判定モード時の判定フローでは、あらかじめメモリセルの抵抗変化素子の状態を第1の低抵抗状態に設定することで、メモリセルの電流制御素子が破壊されているかどうかを正確に判定することができる。
次に、抵抗変化素子特性判定モード時の判定フローの一例について説明する。
図15は、メモリセルの抵抗変化素子特性判定モード時の判定フローの一例である。メモリセルの抵抗変化素子特性判定は、選択されたメモリセルに対して通常の書き込みを行った後、読み出しを行うことにより、書き込みが成功していれば、正常なメモリセル、書き込みが成功していなければ、破壊されたメモリセルとして判定する。破壊されたメモリセルとは、例えば、抵抗変化素子が第1の低抵抗状態よりも抵抗値が低い第2の低抵抗状態になり、抵抗変化しない状態をいう。
初めに、読み出し回路206を抵抗変化素子特性判定モードに設定すると(ステップS301)、抵抗変化型不揮発性記憶装置は、書き込みモード(高抵抗化)に設定される。
次に、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つのメモリセルを選択する(ステップS302)。
続けて、その選択されたメモリセルに対して、高抵抗化書き込み動作を行う(ステップS303)。このとき、メモリセルには、第1の高抵抗化パルスを印加する。
書き込み動作終了後、通常読み出しモードと同様、ビット線制御電圧切り替え回路400のSW1はオン状態になり、SW2はオフ状態になる。これにより、図6Bに示したビット線制御電圧発生回路500の出力端子OUT1が選択され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子には、読み出しクランプ電圧Vcrが印加される。その選択されたメモリセルに対して読み出し動作を行う(ステップS304)。
そして、センスアンプ300の出力端子SAOUTに出力される電圧を判定し(ステップS305)、L電位であればメモリセルの抵抗変化素子が破壊されたセルとして判定する(ステップS306)。H電位であれば正常セルとして判定をする(ステップS307)。そして、全メモリセル領域を判定(ステップS308)した後、抵抗変化素子特性判定モードを終了する。
つまり、図15の抵抗変化素子特性判定モード時の判定フローでは、センスアンプ300の出力端子SAOUTにL電位が出力されれば、メモリセルの抵抗変化素子が破壊されていると判定できる。
なお、抵抗変化素子特性判定モード時の書き込み電圧は、上記した第1の高抵抗化パルスに限らず、例えば、抵抗変化素子の初期ブレイク時に印加される初期ブレイク電圧を利用してもよい。
[不良メモリセルの救済方法]
次に、本実施の形態における不良メモリセルの救済方法について述べる。
図16は、電流制御素子特性判定モードで不良メモリセルと判定されたメモリセルの救済方法のフローチャートの一例を示している。詳細には、電流制御素子が破壊されている不良メモリセルと同一ビット線にある不良メモリセル以外の正常なメモリセルに対して、メモリセルの抵抗変化素子を第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態(通常書き込みの低抵抗状態よりも抵抗値が高い状態)にする。これにより、不良メモリセルが配置されたビット線またはワード線に配置された全てのメモリセルは、使用されないこととなる。さらに、冗長メモリセルを用いて不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルに代えて、他の正常なメモリセルを代用するために、代用前後のメモリセルのアドレスを対応付けて記憶する。
図16に示すように、本実施の形態における不良メモリセルの救済方法では、初めに、抵抗変化型不揮発性記憶装置を書き込みモード(高抵抗化)に設定し(ステップS401)、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つの選択された不良メモリセルと同一ビット線にある不良メモリセル以外の正常なメモリセルに対して、第2の高抵抗化パルスを印加して高抵抗化書き込み動作を行う(ステップS402)。その後、不良検知モードに設定し(ステップS403)、不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっているかを、読み出し回路206のセンスアンプ300にて判定する(ステップS404)。
不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっている場合は、対象のメモリセルが高抵抗化成功と判断し(ステップS405)、対象のメモリセルのアドレスを不良アドレス記憶回路213に記憶し(ステップS406)、終了する。
一方、ステップS404にて、不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード(高抵抗化)に設定する(ステップS407)。その後、別の書き込み条件を設定することができるか判定し(ステップS408)、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し(ステップS409)、再度、不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルに対して、高抵抗化書き込み動作を行う(ステップS402)。別の書き込み条件とは、書き込み電圧や、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。例えば、別の書き込み条件として、書き込み電圧を、後に説明する第1の高抵抗状態よりもさらに抵抗値の高い第3の高抵抗状態にするための第3の書き込みパルスに変更してもよい。また、ステップS408で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルの高抵抗化失敗と判断し(ステップS410)、終了する。この場合は、不良メモリセルは救済できないため不良回路として扱われる。
なお、上記の不良メモリセルの検知フローおよび救済フローは、抵抗変化型不揮発性記憶装置200の電源投入時、所定の周期毎、または、記録の書き込み毎に行うこととしてもよい。
図17は、本実施の形態における書き込み回路205と書き込み用電源210とそれらの接続関係の一例を示す回路図である。
図17に示すように、書き込み回路205は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するHR書き込み回路700と、抵抗変化素子の抵抗状態を第1の低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するLR書き込み回路800とで構成されている。
HR書き込み回路700は、ワード線選択回路203およびビット線選択回路204で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第1の高抵抗状態に遷移させるための電圧として、ワード線選択回路203で選択されたワード線WLを基準にして、ビット線選択回路204で選択されたビット線BLに、第1の高抵抗化書き込み電圧Vwh1を印加する回路である。
HR書き込み回路700は、PMOS701と、PMOS702と、NMOS703と、NMOS704と、インバータ705と、インバータ706とで構成されている。なお、単に「PMOS」、「NMOS」との記載は、それぞれ、「PMOSトランジスタ」、「NMOSトランジスタ」を意味する。
PMOS701と、PMOS702と、NMOS703と、NMOS704とは、この順に直列をなすように互いの主端子(一方のドレイン端子と他方のソース端子)同士が接続され、ひとつの電流経路を形成している。PMOS701の2つの主端子のうち、PMOS702の接続されていない方の主端子(ソース端子)は、電源(例えば、高抵抗化用電源212)に接続されている。また、NMOS704の2つの主端子のうち、NMOS703と接続されていない方の主端子(ソース端子)は、接地電位に接続されている。
データ信号入出力回路207から出力されるHR書き込みイネーブル信号WEHは、インバータ706の入力端子とNMOS703のゲートに入力され、インバータ706の入力端子から入力されたHR書き込みイネーブル信号WEHは、反転信号として、PMOS702のゲートに入力される。また、制御回路209から出力されるHR書き込みパルス信号WPHは、インバータ705の入力端子に入力され、インバータ705の入力端子から入力された信号は、反転信号として、PMOS701とNMOS704のゲートに入力される。PMOS702とNMOS703のそれぞれの一方の主端子(ドレイン端子)は接続され、HR書き込み回路700の出力端子WDHを通して書き込み回路205から出力され、ビット線選択回路204およびワード線選択回路203に接続される。
HR書き込み回路700は、HR書き込みイネーブル信号WEHがH状態のときに、書き込みパルス信号WPHに従って、高抵抗化用電源212から供給されるVH電位(=第1の高抵抗化書き込み電圧Vwh1)と接地電位(Vss)のいずれかを出力し、HR書き込みイネーブル信号WEHがL状態のときには、Hi−Z状態を出力端子WDHから出力する。
LR書き込み回路800は、ワード線選択回路203およびビット線選択回路204で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第1の低抵抗状態に遷移させるための電圧として、ビット線選択回路204で選択されたビット線BLを基準にして、ワード線選択回路203で選択されたワード線WLに、第1の低抵抗化書き込み電圧Vwl1を印加する回路である。
LR書き込み回路800は、PMOS801と、PMOS802と、NMOS803と、NMOS804と、インバータ805と、インバータ806とで構成されている。
PMOS801と、PMOS802と、NMOS803と、NMOS804とは、この順に直列をなすように主端子(ドレイン端子、またはソース端子)同士が接続され、ひとつの電流経路を形成している。PMOS801の2つの主端子のうち、PMOS802の接続されていない方の主端子(ソース端子)は電源(例えば、低抵抗化用電源211)に接続されている。また、NMOS804の2つの主端子のうち、NMOS803と接続されていない方の主端子(ソース端子)は、接地電位に接続されている。
データ信号入出力回路207から出力されるLR書き込みイネーブル信号WELは、インバータ806の入力端子とNMOS803のゲートに入力され、インバータ806の入力端子から入力されたLR書き込みイネーブル信号WELは、反転信号として、PMOS802のゲートに入力される。また、制御回路209から出力されるLR書き込みパルス信号WPLは、インバータ805の入力端子に入力され、インバータ805の入力端子から入力された信号は、反転信号として、PMOS801とNMOS804のゲートに入力される。PMOS802とNMOS803のそれぞれの一方の主端子(ドレイン端子)は接続され、LR書き込み回路800の出力端子WDLを通して書き込み回路205から出力され、ワード線選択回路203に接続される。
LR書き込み回路800は、LR書き込みイネーブル信号WELがH状態のときに、LR書き込みパルス信号WPLに従って、低抵抗化用電源211から供給されるVL電位(=第1低抵抗化書き込み電圧Vwl1)と接地電位(Vss)のいずれかを出力し、LR書き込みイネーブル信号WELがL状態のときには、Hi−Z状態を出力端子WDLから出力する。
不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルを第1の低抵抗状態の抵抗値以上の抵抗値を持つ第2の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。その後、不良メモリセルを含むビット線、またはワード線を冗長ビット線、または冗長ワード線と置き換えることで救済処理を行っても、不良メモリセルには異常電流が流れないため、不良メモリセルがメモリセルアレイ202と切断されていない状態であっても異常電流はメモリセルアレイ202には流れず、選択メモリセルに対して、安定した読み出しを行うことができる。
図18は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図5の抵抗変化型不揮発性記憶装置200において、メモリセルアレイ202の全てのメモリセル100が、例えば、図4に示した特性(1)のような正常な特性を示し、かつ、全てのメモリセル100の抵抗変化素子102が第1の低抵抗状態である場合、図18に示すように横軸に選択ビット線に印加される電圧V、縦軸に選択ビット線に流れる電流Iをとると、図18の破線の特性(10)のような特性を示す。同様に、メモリセルアレイ202の全てのメモリセル100が、例えば、図4に示した特性(1)のような正常な特性を示し、かつ、全てのメモリセル100の抵抗変化素子102が第1の高抵抗状態である場合、図18の太実線の特性(11)のような特性を示す。
一方、図5の抵抗変化型不揮発性記憶装置200のメモリセルアレイ202中の選択メモリセル100を第1の高抵抗状態にし、非選択メモリセルの1つが、例えば図9で示したようなメモリセルM23のように電流制御素子D23がショート不良を起こし、かつ不良のメモリセルM23の抵抗変化素子R23が第1の低抵抗状態の抵抗値よりも低い第2の低抵抗状態の抵抗値である場合、不良のメモリセルM23と同一のビット線に接続されている、不良のメモリセルM23とは別のメモリセルM13、M33、・・・を全て第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態にすると、図18の白三角印の特性(20)の特性を示す。
つまり、選択メモリセル100が第1の高抵抗状態で、不良のメモリセルM23と同一のビット線に接続されている、不良のメモリセルM23とは別のメモリセルM13、M33、・・・を全て第2の高抵抗状態にしたときの特性(20)は、選択メモリセル100が第1の低抵抗状態の特性(10)よりも高い抵抗値である特性を示している。そのため、不良のメモリセルM23と同一のビット線に接続されている、不良のメモリセルM23とは別のメモリセルM13、M33、・・・を全て第1の低抵抗状態の抵抗値よりも高い第2の高抵抗状態の抵抗値にすることで、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
また、不良のメモリセルM23と同一のビット線に接続されている、不良のメモリセルM23とは別のメモリセルM13、M33、・・・を全て、第1の高抵抗状態よりも抵抗値が高い抵抗状態にしたほうがよりよい。例えば、不良のメモリセルM23と同一のビット線に接続されている、不良のメモリセルM23とは別のメモリセルM13、M33、・・・を全て、第1の高抵抗状態の抵抗値よりも約10倍程度抵抗値が高い第3の高抵抗状態にすると、図18の白四角印の特性(21)のような特性を示し、特性(20)よりもより高抵抗の(電流が少ない)特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態をより正確に判定することができる。
(第1の実施の形態の変形例)
次に、本発明の第2の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
図19は、本実施の形態にかかる書き込み回路255と書き込み用電源210とそれらの接続関係の、第1の実施の形態に記載の構成と異なる構成を示す回路図である。
図19に示すように、書き込みモード時に書き込み回路255は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するHR書き込み回路750と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するLR書き込み回路850とで構成されている。
HR書き込み回路750は、第1HR書き込み回路710と第2書き込み回路720とで構成され、第1書き込み回路710の出力端子WDH1と、第2書き込み回路720の出力端子WDH2とは互いに接続されている。第1書き込み回路710は、ワード線選択回路203およびビット線選択回路204で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第1の高抵抗状態に遷移させるための電圧として、ワード線選択回路203で選択されたワード線WLを基準にして、ビット線選択回路204で選択されたビット線BLに、第1の高抵抗化書き込み電圧Vwh1を印加する。また、書き込み用電源210の高抵抗化用電源212から出力される電源電圧VHを変えることにより、第2の高抵抗化書き込み電圧Vwh2を印加する。
さらに、HR書き込み回路750は、第2書き込み回路720を備えることで、第1書き込み回路710の出力端子WDH1から第1の高抵抗化書き込み電流Iwh1と、第2書き込み回路720の出力端子WDH2から第2の高抵抗化書き込み電流Iwh2と、それぞれの出力電流を合わせた第3の高抵抗化書き込み電流Iwh3を出力することができる。つまり、HR書き込み回路750の出力端子WDHからは、第1の高抵抗化書き込み電流Iwh1、第2の高抵抗化書き込み電流Iwh2、第3の高抵抗化書き込み電流Iwh3が出力される。
HR書き込み回路750の詳細な構成は、以下の通りである。
第1HR書き込み回路710は、PMOS711と、PMOS712と、NMOS713と、NMOS714と、インバータ715と、インバータ716とで構成されている。
PMOS711と、PMOS712と、NMOS713と、NMOS714とは、この順に直列をなすように主端子(ドレイン端子、またはソース端子)同士が接続され、ひとつの電流経路を形成している。PMOS711の2つの主端子のうち、PMOS712の接続されていない方の主端子(ソース端子)は電源(例えば、高抵抗化用電源212)に接続されている。また、NMOS714の2つの主端子のうち、NMOS713と接続されていない方の主端子(ソース端子)は、接地電位に接続されている。
データ信号入出力回路207から出力される第1HR書き込みイネーブル信号WEH1は、インバータ716の入力端子とNMOS713のゲートに入力され、インバータ716の入力端子から入力された第1HR書き込みイネーブル信号WEH1は、反転信号として、PMOS712のゲートに入力される。また、制御回路209から出力されるHR書き込みパルス信号WPHは、インバータ715の入力端子に入力され、インバータ715の入力端子から入力された信号は、反転信号として、PMOS711とNMOS714のゲートに入力される。PMOS712とNMOS713のそれぞれの一方の主端子(ドレイン端子)は接続され、HR書き込み回路750の出力端子WDHを通して書き込み回路255から出力され、ビット線選択回路204に接続される。
第1HR書き込み回路710は、第1HR書き込みイネーブル信号WEH1がH状態のときに、書き込みパルス信号WPHに従って、高抵抗化用電源212から供給されるVH電位(=第1の高抵抗化書き込み電圧Vwh1)および接地電位(Vss)のいずれかを出力し、第1HR書き込み回路710の出力がVH電位および接地電位のときにそれぞれ電流IHH1(=第1の高抵抗化書き込み電流Iwh1)および電流IHL1が流れる。また、第1HR書き込みイネーブル信号WEH1がL状態のときには、第1書き込み回路710の出力は、Hi−Z状態を出力する。
次に、第2HR書き込み回路720は、PMOS721と、PMOS722と、インバータ723と、インバータ724とで構成されている。
PMOS721と、PMOS722とは、この順に直列をなすように主端子(一方のドレイン端子及び他方のソース端子)同士が接続され、ひとつの電流経路を形成している。PMOS721の2つの主端子のうち、PMOS722の接続されていない方の主端子(ソース端子)は電源(例えば、高抵抗化用電源212)に接続されている。
制御回路209から出力される第2HR書き込みイネーブル信号WEH2は、インバータ724の入力端子のゲートに入力され、インバータ724の入力端子から入力された第2HR書き込みイネーブル信号WEH2は、反転信号として、PMOS722のゲートに入力される。また、制御回路209から出力されるHR書き込みパルス信号WPHは、インバータ723の入力端子に入力され、インバータ723の入力端子から入力された信号は、反転信号として、PMOS721のゲートに入力される。PMOS722の一方の主端子(ドレイン端子)は、HR書き込み回路750の出力端子WDHを通して書き込み回路255から出力され、ビット線選択回路204に接続される。
第2HR書き込み回路720は、第2HR書き込みイネーブル信号WEH2がH状態のときに、書き込みパルス信号WPHに従って、高抵抗化用電源212から供給されるVH電位(=第1の高抵抗化書き込み電圧Vwh1)を出力し、第2HR書き込み回路720の出力がVH電位のときにIHH2(=第2の高抵抗化書き込み電流Iwh2)の出力電流が流れる。また、第2HR書き込みイネーブル信号WEH2がL状態のときには、第2書き込み回路720の出力は、Hi−Z状態を出力する。
LR書き込み回路850については、前述しているのでここでは説明を省略する。
不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルに対して、例えば、第1HR書き込みイネーブル信号WEH1をH状態、つまりイネーブル状態にし、第1HR書き込み回路710によって、VH電位を供給するとともに、電流IHH1の出力電流が流れることで、不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルを第1の低抵抗状態より大きい抵抗値を示す第2の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。さらに、第2HR書き込みイネーブル信号WEH2をH状態、つまりイネーブル状態にすることで、HR書き込み回路750の駆動能力(=出力電流)を上げることによって、VH電位を供給するとともに、電流IHH2の出力電流をさらに流す(増加する)ことで、不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルを第2の高抵抗状態、またはそれ以上の抵抗値とすることができる。また、HR書き込み回路750を用いることにより、以下の実施の形態において、正常なメモリセルを第1の高抵抗状態よりもさらに抵抗値の高い第3の高抵抗状態にすることができる。
(第2の実施の形態)
次に第2の実施の形態について説明する。
図20は、図5の第1の実施の形態における抵抗変化型不揮発性記憶装置200の構成図に対して、メインメモリセルアレイ600の各列に同数個ずつメモリセル100を有する冗長メモリセルアレイ620を配置した抵抗変化型不揮発性記憶装置900の一例を示すものである。一例として、図20における冗長メモリセルアレイ620には、メインメモリセルアレイ600の各列に1つずつメモリセル100が配置され、一行の冗長メモリセルアレイ620が構成されている。なお、図20の冗長メモリセルアレイ620は、メインメモリセルアレイ600の上端部に配置しているが、メインメモリセルアレイ600中に配置しても構わない。
以下の説明において、図5と同じ構成の箇所については説明を省く。
図20において、本実施の形態に係る抵抗変化型不揮発性記憶装置900は、基板上にメモリ本体部201を備えている。メモリ本体部201は、メモリセルアレイ202を備えており、メモリセルアレイ202は、図2で示した複数個のメモリセル100が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ600と、同じく図2で示した複数個のメモリセル100が複数個配置された冗長メモリセルアレイ620とを備えている。また、互いに交差するように配列された複数のワード線WL1、WL2、WL3、・・・と、複数のビット線BL1、BL2、BL3、・・・を備えており、さらに、ワード線WL1、WL2、WL3、・・・と平行に配置された少なくとも1本以上の冗長ワード線WLR1、・・・を備えている。
図20に示すように、複数のワード線WL1、WL2、WL3、・・・は、基板の主面に平行な同一の平面内(第1の平面内)において互いに平行に配置されている。同様に、複数のビット線BL1、BL2、BL3、・・・は、第1の平面に平行な同一の平面内(第1の平面に平行な第2の平面内)において互いに平行に配置されており、冗長ワード線WLR1、・・・は、第2の平面内において、ワード線WL1、WL2、WL3、・・・と平行に配置されている。
また、上記した第1の平面と第2の平面は平行に配置され、複数のワード線WL1、WL2、WL3、・・・と複数のビット線BL1、BL2、BL3、・・・は立体交差するように配置されており、複数のビット線BL1、BL2、BL3、・・・と冗長ワード線WLR1、・・・も立体交差するように配置されている。
メインメモリセルアレイ600内で、ワード線WL1、WL2、WL3、・・・とビット線BL1、BL2、BL3、・・・との立体交差した位置には、メモリセルM11、M12、M13、M21、M22、M23、M31、M32、M33、・・・(以下、「メモリセルM11、M12、M13、・・・」と表す)が配置されており、冗長メモリセルアレイ620内で、ビット線BL1、BL2、BL3、・・・と冗長ワード線WLR1、・・・との立体交差した位置には、冗長メモリセルMW1、MW2、MW3、・・・が配置されている。
メモリセルM11、M12、M13、・・・は、電流制御素子D11、D12、D13、D21、D22、D23、D31、D32、D33、・・・(以下、「電流制御素子D11、D12、D13、・・・」と表す)と、電流制御素子D11、D12、D13、・・・と直列接続された抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、・・・(以下、「抵抗変化素子R11、R12、R13、・・・」と表す)とで構成されている。同様に、冗長メモリセルMW1、MW2、MW3、・・・は、電流制御素子DW1、DW2、DW3、・・・と、電流制御素子DW1、DW2、DW3、・・・と直列接続された抵抗変化素子RW1、RW2、RW3、・・・とで構成されている。
つまり、図20に示すように、メインメモリセルアレイ600内の抵抗変化素子R11、R21、R31、・・・の一方の端子は、電流制御素子D11、D21、D31、・・・と接続しており、もう一方の端子は、ビット線BL1と接続され、抵抗変化素子R12、R22、R32、・・・の一方の端子は、電流制御素子D12、D22、D32、・・・と接続しており、もう一方の端子は、ビット線BL2と接続され、抵抗変化素子R13、R23、R33、・・・の一方の端子は、電流制御素子D13、D23、D33、・・・と接続しており、もう一方の端子は、ビット線BL3と接続されている。また、電流制御素子D11、D12、D13、・・・の一方の端子は、抵抗変化素子R11、R12、R13、・・・と接続されており、もう一方の端子は、ワード線WL1と接続され、電流制御素子D21、D22、D23、・・・の一方の端子は、抵抗変化素子R21、R22、R23、・・・と接続されており、もう一方の端子は、ワード線WL2と接続され、電流制御素子D31、D32、D33、・・・の一方の端子は、抵抗変化素子R31、R32、R33、・・・と接続されており、もう一方の端子は、ワード線WL3と接続されている。
同様に、冗長メモリセルアレイ620内の抵抗変化素子RW1、RW2、RW3、・・・の一方の端子は、電流制御素子DW1、DW2、DW3と接続しており、もう一方の端子は、冗長ワード線WLR1、・・・と接続されている。また電流制御素子DW1、DW2、DW3、・・・の一方の端子は、抵抗変化素子RW1、RW2、RW3、・・・と接続されており、もう一方の端子は、ビット線BL1、BL2、BL3、・・・と接続されている。
なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイ620の冗長ワード線WLR1、・・・は少なくとも1本あればよく、複数本搭載しても構わない。
ワード線選択回路203は、アドレス信号入力回路208から出力された行アドレス情報信号と、アドレス比較回路214からのアドレス一致判定信号とを受け取り、この行アドレス情報とアドレス一致判定信号に応じて、複数のワード線WL1、WL2、WL3、・・・、および冗長ワード線WLR1、・・・のうち、選択されたワード線に書き込み回路205から供給される電圧を印加する。また、選択されていないワード線には所定の非選択行印加電圧(Vss〜Vwl、またはVss〜Vwh)を印加するか、またはハイインピーダンス(Hi−Z)状態に固定する。
また、同様に、ビット線選択回路204は、アドレス信号入力回路208から出力された列アドレス情報と、アドレス比較回路214からのアドレス一致判定信号とを受け取り、この列アドレス情報とアドレス一致判定信号に応じて、複数のビット線BL1、BL2、BL3、・・・のうち、選択されたビット線に書き込み回路205から供給される電圧、または読み出し回路206から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧(Vss以上Vwl以下の電圧、またはVss以上Vwh以下の電圧、またはVss以上Vbl以下の電圧)を印加するか、またはハイインピーダンス(Hi−Z)状態に固定することができる。
なお、ワード線選択回路203およびビット線選択回路204は、本発明におけるメモリ選択回路に相当する。
不良アドレス記憶回路213は、読み出し回路206の電流制御素子特性判定モードにおいて、選択されたメモリセルが不良と判定されたとき、アドレス信号入力回路208から入力された行アドレス情報を不良アドレスとして記憶する。具体的には、ビット線単位で不良アドレスを記憶する場合と同様に、不良アドレス記憶回路213は、アドレス変換表(図示せず)を有し、不良メモリセルを有する不良ワード線と、置換先の冗長メモリセルを有する冗長ワード線とを対応付けて記憶する。
また、アドレス比較回路214は、アドレス信号入力回路208から入力された行アドレス情報と不良アドレス記憶回路213で記憶している不良アドレスとを比較し、一致しているか一致していないかのアドレス一致判定信号をワード線選択回路203に出力する。アドレス信号入力回路208から入力された行アドレス情報と不良アドレス記憶回路213で記憶している不良ワード線のアドレスとが一致していた場合には、救済モードにおいて、不良アドレス記憶回路213に記憶されたアドレス変換表により、不良ワード線を置換先の冗長ワード線に置き換えて記録の書き込みおよび読み出しを行う。
次に、本実施の形態における不良メモリセルの救済方法について述べる。
図21は、電流制御素子特性判定モードで不良メモリセルと判定されたメモリセルの救済方法のフローチャートの一例を示している。詳細には、電流制御素子が破壊されている不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルに対して、メモリセルの抵抗変化素子を第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態(通常書き込みの低抵抗状態よりも抵抗値が高い状態)にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルに代えて、他の正常なメモリセルを代用するために、その代用前後のメモリセルのアドレスを対応付けて記憶する。
図21に示すように、本実施の形態における不良メモリセルの救済方法では、初めに、抵抗変化型不揮発性記憶装置を書き込みモード(高抵抗化)に設定し(ステップS501)、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つの選択された不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルに対して、高抵抗化書き込み動作を行う(ステップS502)。その後、不良検知モードに設定し(ステップS503)、不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっているかを、読み出し回路206のセンスアンプ300にて判定する(ステップS504)。
不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっている場合は、対象のメモリセルが高抵抗化成功と判断し(ステップS505)、対象のメモリセルのアドレスを不良アドレス記憶回路213に記憶し(ステップS506)、終了する。
一方、ステップS504にて、不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード(高抵抗化)に設定する(ステップS507)。その後、別の書き込み条件を設定することができるか判定し(ステップS508)、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し(ステップS509)、再度、不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルに対して、高抵抗化書き込み動作を行う(ステップS502)。別の書き込み条件とは、書き込み電圧や、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。例えば、別の書き込み条件として、書き込み電圧を、第1の高抵抗状態よりもさらに抵抗値の高い第3の高抵抗状態にするための第3の書き込みパルスに変更してもよい。また、ステップS508で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルの高抵抗化失敗と判断し(ステップS510)、終了する。この場合は、不良メモリセルは救済できないため不良回路として扱われる。
なお、上記の不良メモリセルの検知フローおよび救済フローは、抵抗変化型不揮発性記憶装置200の電源投入時、所定の周期毎、または、記録の書き込み毎に行うこととしてもよい。
なお、冗長メモリセルアレイ620の配置は、図20に示したように、行方向に限られるものではない。既に第1の実施の形態で述べたように、図5の如く、列方向に配置する構成も考えられるし、その他の配置も有りえる。図22A、図22Bおよび図22Cは、メインメモリセルアレイおよび冗長メモリセルアレイの他の配置例を示す図である。図22A、図22Bおよび図22Cにおいて、斜線で示す部分がメモリセルアレイにおける冗長メモリセルアレイの位置を示している。
図22Aに示すように、メインメモリセルアレイ600に対して、列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ630、640を備えたメモリセルアレイ232としてもよい。
また、図22Bに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ650a、650b、650c、650dに分割し、これらの分割した複数のメインメモリセルアレイ650に対して、各々の列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ660a、660b、660c、660d、670a、670b、670c、670d、を備えたメモリセルアレイ242としてもよい。
また、図22Cに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ680a、680b、680c、680dに分割し、これらの分割した複数のメインメモリセルアレイ680に対して、各々の列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ690a、690b、700a、700bを備えたメモリセルアレイ252としてもよい。
(第3の実施の形態)
次に、本実施の形態における不良メモリセルの救済方法について述べる。
図23は、電流制御素子特性判定モードで不良メモリセルと判定されたメモリセルの救済方法のフローチャートの一例を示している。詳細には、電流制御素子が破壊されている不良メモリセルと同一ビット線および同一ワード線にある不良メモリセル以外のメモリセルに対して、メモリセルの抵抗変化素子を第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態(通常書き込みの低抵抗状態よりも抵抗値が高い状態)にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルと同一ビット線およびワード線にある不良メモリセル以外のメモリセルに代えて、他の正常なメモリセルを代用するために、不良アドレス記憶回路に、代用前後のメモリセルのアドレスを対応付けて記憶する。
図23に示すように、本実施の形態における不良メモリセルの救済方法では、初めに、抵抗変化型不揮発性記憶装置を書き込みモード(高抵抗化)に設定し(ステップ6401)、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つの選択された不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルに対して、高抵抗化書き込み動作を行う(ステップS402)。また、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つの選択された不良メモリセルと同一ワード線にある不良メモリセル以外のメモリセルに対して、高抵抗化書き込み動作を行う(ステップS603)。
その後、不良検知モードに設定し(ステップS604)、不良メモリセルと同一ビット線および同一ワード線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっているかを、読み出し回路206のセンスアンプ300にて判定する(ステップS605)。
不良メモリセルと同一ビット線および同一ワード線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっている場合は、対象のメモリセルが高抵抗化成功と判断し(ステップS606)、対象のメモリセルのアドレスを不良アドレス記憶回路213に記憶し(ステップS607)、終了する。
一方、ステップS605にて、不良メモリセルと同一ビット線および同一ワード線にある不良メモリセル以外のメモリセルが第2の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード(高抵抗化)に設定する(ステップS608)。その後、別の書き込み条件を設定することができるか判定し(ステップS609)、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し(ステップS610)、再度、不良メモリセルと同一ビット線および同一ワード線にある不良メモリセル以外のメモリセルに対して、高抵抗化書き込み動作を行う(ステップS602、S603)。別の書き込み条件とは、書き込み電圧や、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。例えば、別の書き込み条件として、書き込み電圧を、第1の高抵抗状態よりもさらに抵抗値の高い第3の高抵抗状態にするための第3の書き込みパルスに変更してもよい。また、ステップS609で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一ビット線および同一ワード線にある不良メモリセル以外のメモリセルの高抵抗化失敗と判断し(ステップS611)、終了する。この場合は、不良メモリセルは救済できないため不良回路として扱われる。
なお、上記の不良メモリセルの検知フローおよび救済フローは、抵抗変化型不揮発性記憶装置200の電源投入時、所定の周期毎、または、記録の書き込み毎に行うこととしてもよい。
(第4の実施の形態)
次に、本発明の第4の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
図24は、本実施の形態における不良メモリセルの救済フローの一例を示す図である。本実施の形態では、電流制御素子特性判定モードで不良メモリセルと判定されたメモリセルと同一ワード線にある、不良メモリセル以外のメモリセルに対して、メモリセルの抵抗変化素子を第1の低抵抗状態よりも抵抗値が高い第2の高抵抗状態(通常書き込みの低抵抗状態よりも抵抗値が高い状態)にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて、不良メモリセルと同一ビット線にある不良メモリセル以外のメモリセルに代えて、他の正常なメモリセルを代用するために、不良アドレス記憶回路に、代用前後の不良メモリセルのアドレスを対応付けて記憶する。
初めに、抵抗変化型不揮発性記憶装置200を書き込みモード(高抵抗化)に設定し(ステップS701)、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも1つの選択された不良メモリセルに対して、高抵抗化書き込み動作(1)を行う(ステップS702)。その後、不良検知モードに設定し(ステップS703)、不良メモリセルが第1の低抵抗状態よりも抵抗値が高い第4の高抵抗状態になっているかを読み出し回路206のセンスアンプ300にて判定する(ステップS704)。
第4の高抵抗状態になっている場合は、対象の不良メモリセルが高抵抗化成功と判断し(ステップS705)、対象の不良メモリセルのアドレスを不良アドレス記憶回路213に記憶し(ステップS706)、終了する。
一方、ステップS704にて、第4の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード(高抵抗化)に設定する(ステップS707)。その後、別の書き込み条件を設定することができるか判定し(ステップS708)、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し(ステップS709)、再度、不良メモリセルに対して、高抵抗化書き込み動作を行う(ステップS702)。別の書き込み条件とは、書き込み電圧や、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。例えば、別の書き込み条件として、書き込み電圧を、第1の高抵抗状態よりもさらに抵抗値の高い第3の高抵抗状態にするための第3の書き込みパルスに変更してもよい。
また、ステップS708で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一のビット線、または、同一のワード線、もしくは、同一ビット線およびワード線に接続されている、不良メモリセルとは別のメモリセルを順次選択し、高抵抗化書き込み動作を行う(ステップS710)。別のメモリセルとは、上記した不良メモリセルとは別の不良メモリセルであってもよいし、正常なメモリセルであってもよい。このとき、高抵抗化書き込み動作を行うメモリセルには、第1の低抵抗状態よりも抵抗値の高い第2の高抵抗状態となるように、例えば、書き込み電圧として上記したVwh0よりも高い第2の高抵抗化書き込み電圧Vwh2を印加する。なお、第2の高抵抗状態の抵抗値は、例えば第1の高抵抗状態の抵抗値の10倍以上となるように第3の高抵抗化書き込み電圧Vwh3を設定するほうがなおよい。
その後、不良検知モードに設定し(ステップS711)、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルが全て第2の高抵抗状態になっているかを読み出し回路206のセンスアンプ300にて判定する(ステップS712)。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルが全て第2の高抵抗状態になっている場合は、対象の不良メモリセルのアドレスを不良アドレス記憶回路213に記憶し(ステップS706)、終了する。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルが全て高抵抗状態になっていない場合は、対象の不良メモリセルの高抵抗化失敗と判断し(ステップS713)、終了する。この場合は、救済できないためメモリセルアレイ202は不良回路として扱われる。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
例えば、メモリセルにおいて、電流制御素子と、抵抗変化素子との上下の接続関係を逆にして接続しても構わないし、第1の抵抗変化層と第2の抵抗変化層との上下の接続関係を逆にし、下部電極と上部電極との上下の接続関係を逆にしても構わない。
また、上記した実施の形態では、ビット線選択回路およびワード線選択回路は、それぞれ、非選択ビット線BL1、BL3および非選択ワード線WL1、WL3を、ハイインピーダンス状態に固定しているが、これに限らず、非選択ビット線BL1、BL3および非選択ワード線WL1、WL3を、それぞれ、選択ビット線BL2および選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。
また、上記の実施の形態における上部電極、下部電極、第1の抵抗変化層、第2の抵抗変化層の材料は一例であって、その他の材料を用いても構わない。例えば、抵抗変化素子の金属酸化物層はタンタル酸化物の積層構造で構成されるとして説明したが、本発明の上述した作用効果は、金属酸化物層がタンタル酸化物の場合に限って発現されるものではなく、抵抗変化素子は、可逆的に少なくとも2つ以上の抵抗値を遷移する素子であれば、他の構成や材料であっても構わないことは明白である。
また、上記の実施の形態における電流制御素子は双方向型の電流制御素子について記載しているが、単方向ダイオードを用いても構わない。また、上記の実施の形態における電流制御素子は、PNダイオードやショットキーダイオード、ツェナーダイオードでも構わない。