CN102667947B - 电阻变化型非易失性存储元件的形成方法 - Google Patents

电阻变化型非易失性存储元件的形成方法 Download PDF

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Abstract

在具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层的电阻变化型非易失性存储元件处于初始状态时，在第1电极与第2电极之间施加第1形成用电压，直到发生变化为在高电阻状态与低电阻状态之间能够可逆地转变的第1动作可能状态的第1形成为止，在所述第1电极与所述第2电极之间施加第2形成用电压，直到发生变化为能够转变为与在第1形成后的所述第1动作可能状态的低电阻状态的电阻值相比电阻值更低的低电阻状态的第2动作可能状态的第2形成为止，从而进行电阻变化型非易失性存储元件的形成。

Description

电阻变化型非易失性存储元件的形成方法
技术领域
本发明涉及一种使电阻值根据电信号可逆地变化的电阻变化型非易失性存储元件稳定地进行电阻变化所用的形成（初始化）方法及具有那种功能的电阻变化型非易失性存储装置。
背景技术
近年来，正在进行具有使用电阻变化型非易失性存储元件（下面也只称为“电阻变化元件”。）所构成的存储器单元的电阻变化型非易失性存储装置（下面也只称为“非易失性存储装置”。）的研究开发。所谓的电阻变化元件是指，具有电阻值根据电信号可逆地变化的性质，进而能够以非易失的方式存储与该电阻值对应的数据之元件。
作为使用了电阻变化元件的非易失性存储装置，将被称为所谓1T1R型的存储器单元按矩阵状进行阵列配置后的非易失性存储装置一般已为众所周知，该存储器单元在其配置为相互正交的位线和字线之间的交点旁边的位置上，串联连接了MOS晶体管和电阻变化元件。在1T1R型中，2个端子的电阻变化元件的一端连接于位线或者源极线，另一端连接于晶体管的漏极或者源极上。晶体管的栅极连接于字线。晶体管的另一端连接于电阻变化元件的一端没有被连接的源极线或位线。源极线和位线或者字线平行进行配置。
另外，作为别的存储器单元结构，将被称为所谓1D1R型的交叉点存储器单元按矩阵状进行阵列配置后的非易失性存储装置一般也为众所周知，该交叉点存储器单元在其配置为相互正交的位线和字线之间的交点位置上，串联连接了二极管和电阻变化元件。
(形成的定义)
下面，说明典型的以往电阻变化元件（非专利文献1、专利文献1、2）。
首先，在非专利文献1中，公开一种由使用过渡金属氧化物来作为电阻变化元件的1T1R型存储器单元所构成的非易失性存储器。过渡金属氧化物薄膜为，在形成前通常为近似于绝缘体的超高电阻，即使施加电压脉冲也电阻不变化。为了通过施加电压脉冲来使电阻值变化，公开进行形成处理，形成能够切换高电阻状态和低电阻状态的导通路径。这里，形成(或者，形成处理)是指，对电阻变化元件的初始化处理，是使电阻变化元件从制造后具有非常高的电阻值的状态(即，制造后未被施加电压的初始状态)，变化为电阻变化元件的电阻值为低于所述初始状态的范围内、且可以按照施加的脉冲电压可逆地转变高电阻状态和低电阻状态的可动作状态所需的处理，换言之，是使电阻变化元件从尚未作为电阻变化元件来发挥作用的制造后的状态变化为能作为电阻变化元件来发挥作用的状态所需的处理，通常在制造后只实施一次。
(有关电阻变化元件的形成的专利文献1、非专利文献1的公开)
图35是示出非专利文献1所示的形成电压(V_form)的过渡金属氧化物膜厚(TMO Thickness)依赖的特性图。形成电压是指，能够进行形成处理的电压。作为过渡金属氧化物，表示出NiO、TiO2、HfO2、ZrO2的4种特性，形成电压依赖于过渡金属氧化物的种类，并且，过渡金属氧化物膜厚越厚，形成电压就越高。因此，为了降低形成电压，公开优选的是选择NiO那样的过渡金属氧化物，使过渡金属氧化物膜厚薄膜化。
另外，在专利文献1中，示出一种使用稀土类氧化物薄膜来作为电阻变化元件的金属离子传导型非易失性存储元件。
图36是专利文献1中示出的存储器单元的剖面模式图。
存储器单元在高电传导率的基板1（例如掺杂了P型高浓度杂质后的硅基板1）上形成下部电极2，在该下部电极2上形成含有作为离子源的金属元素的离子源层3，在其上形成具有比较高的电阻值的存储层4，并形成上部电极6使之通过该存储层4上的绝缘层5上所形成的开口与存储层4进行连接，来构成。
这里，作为使用于离子源层3的材料，公开CuTe、GeSbTe、AgGeTe等，作为存储层4的材料，公开氧化钆(Gadolinium oxide)等的稀土类元素氧化物(rare earth element oxide)等。另外，下部电极2、上部电极6使用TiW、TaN等通常的半导体布线材料。再者，在存储层4的氧化钆中，金属粒子如Cu只添加到构成层却不充足的量，也就是存储层4维持绝缘性或者半绝缘性的程度。
有关对图36所示的存储器单元的写入方法，由于若施加了使上部电极6的电位比下部电极2的电位低的负电压，则在存储层4内形成大量含有金属元素的导电路径，或者在存储层4内形成多个因金属元素而产生的损伤，因而存储层4的电阻值变低，相反，若施加了使上部电极6的电位比下部电极2的电位高的正电压，则存储层4内所形成的因金属元素而产生的导电路径或者损伤消失，存储层4的电阻值变高。
图37是图36的存储器单元中从初始状态开始的I-V特性图，在最开始的循环中，通过比较高的负电压，从初始状态的高电阻状态转变为低电阻状态。将此时的电压设为初始化电压Vo。然后，若使正电位不断增大，则在消除电压Ve下，从低电阻状态转变为高电阻状态。再者，在第2次以后的循环中，通过与初始化电压Vo相比绝对值小的记录电压Vr，从高电阻状态转变为低电阻状态。
如此，专利文献1中公开，若最开始通过Vo的高的电压初始化，则以后通过低的消除电压Ve以及记录电压Vr能够低电阻化，进而，在存储层4添加金属粒子，在存储层4中形成因金属元素而产生的者损伤，从而能够控制初始化电压Vo。
(有关电阻变化元件的形成的专利文献2的公开)
并且，在专利文献2中公开，能够高速进行初始化后的数据写入以及消除的、离子传导型非易失性存储元件的初始化(形成)方法。
图38是专利文献2公开的用于实施初始化的初始化脉冲波形，如图38示出，不是由1组的写入电压脉冲和消去电压脉冲进行初始化，而是使脉冲宽度从初始化所需要最低限度的数100ms左右的长的脉冲，逐渐变短到进行数据的写入及消去的所希望的脉冲宽度，交替反复写入和消去。
具体而言，将第1组的写入电压脉冲PW1及消去电压脉冲PE1，设为数100m秒左右的长的脉冲。将第2组的写入电压脉冲PW2及消去电压脉冲PE2的脉冲宽度，设为比第1组的脉冲PW1、PE1稍微短。将第3组的写入电压脉冲PW3及消去电压脉冲PE3的脉冲宽度，设为更短。并且，将第4组的写入电压脉冲PW4及消去电压脉冲PE4的脉冲宽度，设为与进行此后的数据的写入及消去的电压脉冲相同。
因此公开，施加长的脉冲宽度的电压后，进行将脉冲宽度从长的脉冲宽度变化为短的脉冲宽度的初始化(形成)，从而能够以短的脉冲宽度来高速执行数据的写入初消去。
(现有技术文献)
(专利文献)
专利文献1：日本特开2006-351780号公报（图1）
专利文献2：日本特开2007-4873号公报(图6)
专利文献3：国际公开第2008／149484号
专利文献4：国际公开第2009／050833号
(非专利文献)
非专利文献1：I.G.Baek et al.,IEDM2004,p.587(Fig.5(b))
发明概要
发明要解决的问题
这里，总结背景技术中所公开的以往技术，就是在非专利文献1中示出，过渡金属氧化物的几个因电脉冲的施加而显出非易失的电阻变化现象。并且公开，制造后它们处于非常高电阻的状态，通过施加认为形成导电路径的、比较高的电压的初始化(形成)，能够发生电阻变化。
专利文献1中公开，由与过渡金属氧化物不同的材料构成的金属离子导电型电阻变化元件也同样，需要施加比较高的电压，通过进行初始化(形成)处理，从而能够进行基于电脉冲的电阻变化。
专利文献2中公开，在可变电阻元件最初记录信息之前，作为初始化(形成)处理，对可变电阻元件，在初始化中，不仅施加脉冲宽度长的第1次的电压，也逐渐连续施加短的脉冲，从而进行形成处理，以短的脉冲也能够进行电阻变化。
这样，表示出过渡金属氧化物等几个材料可以采用由两个电极夹着它的简单的构造来构成电阻变化型非易失性存储元件，针对该电阻变化型非易失性存储元件，在初始(紧挨在制造之后)就实施高电压的形成，来形成导电路径，随后只是给予短脉冲的电信号而可以可逆且稳定地控制低电阻状态(LR)和高电阻状态(HR)，且它们的状态为非易失性。而且，可以期待，通过使用这些电阻变化型非易失性存储元件来作为存储器单元，就能够与例如闪存储器等一般众所周知的非易失性存储器相比，构成能够高速动作且低成本的存储器。
(本申请发明人等研究的电阻变化元件的构造和问题)
本申请发明人等评价上述公开内容，作为电阻变化型非易失性存储装置之一，研究出一种使用作为过渡金属之一的钽（Ta），由其缺氧型的氧化物（氧化钽）的电阻变化层和开关元件构成存储器单元的电阻变化型非易失性存储装置。
而且，缺氧型的氧化物是指，与具有化学计量组成的氧化物相比，氧的含有量(原子比：总原子数中占有的氧原子数的比例)少的氧化物。
作为说明课题所需的准备，关于将缺氧型的钽氧化物(TaOx，0＜x＜2.5)作为电阻变化层的电阻变化元件，说明通过实验获得的几个特性。而且，对于这些详细内容，在作为关联专利的专利文献3、专利文献4中公开。
图39是示出使用了以往的电阻变化元件的1T1R型存储器单元的结构（1位部分的结构）的模式图，如图39示出，1T1R型存储器单元，通常，由NMOS晶体管和电阻变化元件100构成。
如图39示出，电阻变化元件100被形成为，将下部电极100a、由所述缺氧型的钽氧化物(TaOx，0＜x＜2.5)构成的低电阻的第1电阻变化层100b-1和由具有比该第1电阻变化层100b-1小的缺氧度(换而言之，更高的含氧率)的钽氧化物层(TaOy，x＜y)构成的高电阻的第2电阻变化层100b-2层叠的电阻变化层100b、以及上部电极100c层叠。
在此，定义为，缺氧度是指，在各个过渡金属中，相对于构成其化学计量组成的氧化物的氧的量，氧缺乏的比例。例如，在过渡金属是钽(Ta)的情况下，化学计量的氧化物的组成为Ta2O5，因此能够表达为TaO2.5。TaO2.5的缺氧度为0％。例如，TaO1.5的组成的缺氧型的钽氧化物的缺氧度，成为缺氧度＝(2.5-1.5)／2.5=40％。并且，Ta2O5的含氧率是，总原子数中占有的氧的比率(O／(Ta+O))，成为71.4atm％。因此，缺氧型的钽氧化物，含氧率比0大、比71.4atm％小。
在电阻变化元件100中，从下部电极100a拉出下部电极端子B，从上部电极100c拉出上部电极端子A。并且，作为选择晶体管(即，开关元件的一个例子)的NMOS晶体管104，具备栅极端子G。电阻变化元件100的下部电极端子B与NMOS晶体管104的源极或漏极(N+扩散)区域串联连接，不与电阻变化元件100连接的另一方的漏极或源极(N+扩散)区域，被拉出为下部电极侧端子C，基板端子，与接地电位连接。这里，将高电阻的第2钽氧化物层100b-2，配置于和NMOS晶体管104相反方的上部电极端子A侧。
在此，对于上部电极100c的材料，如作为关联专利的所述专利文献4公开，可以使用例如Pt(白金)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)等。公开以下的情况，即，在标准电极电位比作为电阻变化层100b的构成元素的Ta高的电极材料与电阻变化层的界面附近容易发生电阻变化，反而，由标准电极电位比Ta低的电极材料不易发生电阻变化，电极材料和构成电阻变化层的金属的标准电极电位的差越大就越容易发生电阻变化，差越小就不易发生电阻变化。而且，一般而言，标准电极电位是，被氧化的容易性的指标之一，若此值大，则意味着不易被氧化，若此值小，则意味着容易被氧化。特别是，优选的是，将标准电极电位高的Pt、Ir用在电极的情况，这是因而能够得到良好的电阻变化动作的缘故。
然而，所述的以往的电阻变化型的半导体存储装置的问题是，按构成存储器单元阵列的每个电阻变化元件的形成电压不均匀，或者，为了转变为电阻变化开始的状态而初始施加给电阻变化元件的形成电压变高。并且，虽然在后面详细说明，但明确的是，根据用于解决这样的问题的关联发明涉及的形成方法存在的其他的问题是，低电阻状态的单元电流减少(即，电阻变化元件的低电阻状态下的电阻值不充足变低)。
发明内容
为了解决这样的问题，本发明的目的在于提供一种电阻变化型非易失性存储元件的形成方法及用于实现其的电阻变化型非易失性存储装置，能够使形成电压比以往变低，且避免形成电压的按每个电阻变化元件的不均匀，进一步增加低电阻状态的单元电流。
解决问题所采用的手段
为了实现所述的目的，本发明涉及的电阻变化型非易失性存储元件的形成方法的实施方案之一，通过对电阻变化型非易失性存储元件与开关元件串联连接的存储器单元施加形成用的电压脉冲，使所述电阻变化型非易失性存储元件从初始状态变化为动作可能状态，所述初始状态是指制造后未被施加电压的状态，所述动作可能状态是指所述电阻变化型非易失性存储元件的电阻值处于比所述初始状态低的范围内、且按照被施加的通常动作用的电压脉冲的极性在高电阻状态与低电阻状态之间能够可逆地转变的状态，在所述形成方法中，所述电阻变化型非易失性存储元件具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层，所述过渡金属氧化物层，由第1过渡金属氧化物层和第2过渡金属氧化物层构成，所述第1过渡金属氧化物层与所述第1电极接触，且为缺氧型，所述第2过渡金属氧化物层与所述第2电极接触且具有比所述第1过渡金属氧化物层小的缺氧度，所述电阻变化型非易失性存储元件，在通常动作时具有以下的特性：在以所述第2电极为基准，对所述第1电极施加第1阈值电压以上的正的第1写入电压脉冲的情况下，转变为所述低电阻状态，在以所述第1电极为基准，对所述第2电极施加第2阈值电压以上的正的第2写入电压脉冲的情况下，转变为高电阻状态；在所述初始状态下，在所述第1电极与所述第2电极之间被施加具有第1绝对值以上的振幅的第1形成用电压、且该第1形成用电压被施加的累积时间超过第1预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述初始状态变化为第1动作可能状态的第1形成，并且，在施加所述第1形成用电压时在所述电阻变化型非易失性存储元件流动的电流越大，该第1预定时间就越减少，所述第1动作可能状态是指按照通常动作用电压的施加在高电阻状态与低电阻状态之间能够可逆地转变的状态；以及在所述第1形成后的所述第1动作可能状态下，进一步，在所述第1电极与所述第2电极之间被施加第2形成用电压、且该第2形成用电压被施加的累积时间超过第2预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述第1动作可能状态变化为第2动作可能状态的第2形成，该第2动作可能状态是指能够转变为与在所述第1动作可能状态下能够转变的低电阻状态下的电阻值相比电阻值更低的低电阻状态的状态，所述形成方法，包括：第1形成步骤，在所述电阻变化型非易失性存储元件处于所述初始状态时，在所述第1电极与所述第2电极之间施加所述第1形成用电压，直到发生所述第1形成为止；以及第2形成步骤，在所述第1形成后的所述第1动作可能状态下，在所述第1电极与所述第2电极之间施加所述第2形成用电压，直到发生所述第2形成为止。
在此，也可以是，所述第1形成步骤包括：第1电压施加步骤，为了使所述电阻变化型非易失性存储元件从所述初始状态变化为所述第1动作可能状态，在所述第1电极与所述第2电极之间施加具有所述第1绝对值以上的振幅、且具有第1脉冲宽度的第1电压脉冲，以作为所述第1形成用电压；以及第1判断步骤，判断通过所述第1电压施加步骤中的所述第1电压脉冲的施加而所述第1形成是否完成，在所述第1判断步骤中判断为所述第1形成未完成的情况下，再次执行所述第1电压施加步骤，在后续的所述第1电压施加步骤中，在所述第1电极与所述第2电极之间，施加具有所述第1绝对值以上的振幅、且具有比紧挨在前面的所述第1电压施加步骤中施加的第1电压脉冲的脉冲宽度长的脉冲宽度的新的第1电压脉冲，所述第2形成步骤包括：第2电压施加步骤，为了使所述电阻变化型非易失性存储元件从所述第1形成后的所述第1动作可能状态变化为所述第2动作可能状态，在所述第1电极与所述第2电极之间施加第2电压脉冲，以作为所述第2形成用电压；以及第2判断步骤，判断通过所述第2电压施加步骤中的所述第2电压脉冲的施加而所述第2形成是否完成，在所述第2判断步骤中判断为所述第2形成未完成的情况下，再次执行所述第2电压施加步骤。
据此，在形成中，在形成用的第1电压脉冲被施加而形成未完成的情况下，进一步，形成用的第2电压脉冲被施加，因此，累积脉冲施加时间增加，形成完成的概率提高。进一步，通过将第2电压脉冲的脉冲宽度设为比第1电压脉冲的脉冲宽度大，累积脉冲施加时间加速增加，与反复施加同一的脉冲宽度的电压脉冲时相比，能够以更短的时间来完成形成。
在此，也可以是，在所述第1判断步骤中，在以所述第2电极为基准相对于所述第1电极为第1阈值电压以上的正的第3写入电压脉冲被施加到所述电阻变化型非易失性存储元件后，判断所述电阻变化型非易失性存储元件是否处于电阻值比所述初始状态低的电阻状态，从而判断所述第1形成是否完成。
据此，施加用于使电阻变化型非易失性存储元件变化为低电阻状态的负电压脉冲后，判断该电阻值，因此，与不施加这样的负电压脉冲时相比，形成完成后的电阻变化型非易失性存储元件的电阻值变低，从而能够容易或准确地判定形成完成。
并且，也可以是，反复进行所述第2判断步骤和所述第2电压施加步骤，直到在所述第2判断步骤中判断为所述第2形成完成为止，所述负电压脉冲的脉冲宽度，与用于所述低电阻化的通常动作用电压的施加时间相同。
据此，再次施加正电压脉冲，或者，负电压脉冲的脉冲宽度为与通常写入的电压脉冲相同程度小的脉冲宽度，因此，能够避免因负电压脉冲的施加而导致的电阻变化型非易失性存储元件的低电阻状态固定那样的问题。
并且，为了实现所述的目的，本发明涉及的电阻变化型非易失性存储装置的实施方案之一，是利用了电阻变化型非易失性存储元件与开关元件串联连接的存储器单元的电阻变化型非易失性存储装置，所述电阻变化型非易失性存储元件具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层，所述过渡金属氧化物层，由第1过渡金属氧化物层和第2过渡金属氧化物层构成，所述第1过渡金属氧化物层与所述第1电极接触，且为缺氧型，所述第2过渡金属氧化物层与所述第2电极接触且具有比所述第1过渡金属氧化物层小的缺氧度，所述电阻变化型非易失性存储元件具有以下的特性：在以所述第2电极为基准，对所述第1电极施加第1阈值电压以上的正的第1写入电压脉冲的情况下，转变为低电阻状态，在以所述第1电极为基准，对所述第2电极施加第2阈值电压以上的正的第2写入电压脉冲的情况下，转变为高电阻状态；在所述初始状态下，在所述第1电极与所述第2电极之间被施加具有第1绝对值以上的振幅的第1形成用电压、且该第1形成用电压被施加的累积时间超过第1预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述初始状态变化为第1动作可能状态的第1形成，并且，在施加所述第1形成用电压时在所述电阻变化型非易失性存储元件流动的电流越大，该第1预定时间就越减少，所述第1动作可能状态是指按照通常动作用电压的施加在高电阻状态与低电阻状态之间能够可逆地转变的状态；以及在所述第1形成完成后的所述第1动作可能状态下，进一步，在所述第1电极与所述第2电极之间被施加第2形成用电压、且该第2形成用电压被施加的累积时间超过第2预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述第1动作可能状态变化为第2动作可能状态的第2形成，该第2动作可能状态是指能够转变为与在所述第1动作可能状态下能够转变的低电阻状态下的电阻值相比电阻值更低的低电阻状态的状态，所述电阻变化型非易失性存储装置具备：存储器单元阵列，由所述电阻变化型非易失性存储元件与开关元件串联连接的多个存储器单元构成；选择部，从上述存储器单元阵列中，选择至少1个存储器单元；读出放大器，判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；自动形成部，由形成用电压脉冲发生部、形成完成检测部、以及形成完成信号生成部构成，所述形成用电压脉冲发生部，发生用于对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件施加的具有所述第1绝对值以上的振幅的形成用电压脉冲，所述形成完成检测部，判定所述电阻变化型非易失性存储元件是否处于电阻值比所述初始状态低的所述第1形成完成后的电阻状态，所述形成完成信号生成部，在所述形成完成检测部检测出所述第1形成完成后经过预定时间后最终生成形成完成信号；以及自动形成控制部，依次自动生成地址信号，为了使按照该地址信号由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件发生所述第1形成以及所述第2形成，控制所述自动形成部，所述自动形成部，为了使由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件，以一次的脉冲施加来发生所述第1形成和所述第2形成，一边将具有比预定电压大的振幅的所述形成用电压脉冲作为所述第1形成用的脉冲来施加到所述第1电极与所述第2电极之间，一边在所述形成完成检测部，判定为所述电阻变化型非易失性存储元件转变为所述第1形成完成后的电阻状态的情况下，将所述形成用电压脉冲作为所述第2形成用的脉冲来继续施加，并且，在判定为已转变后经过所述预定时间后生成形成完成信号，并停止所述形成用电压脉冲的施加，结束被选择的所述存储器单元的形成。
并且，为了实现所述的目的，本发明涉及的电阻变化型非易失性存储装置的实施方案之一，是利用了电阻变化型非易失性存储元件与开关元件串联连接的存储器单元的电阻变化型非易失性存储装置，所述电阻变化型非易失性存储元件具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层，所述过渡金属氧化物层，由第1过渡金属氧化物层和第2过渡金属氧化物层构成，所述第1过渡金属氧化物层与所述第1电极接触，且为缺氧型，所述第2过渡金属氧化物层与所述第2电极接触且具有比所述第1过渡金属氧化物层小的缺氧度，所述电阻变化型非易失性存储元件具有以下的特性：在以所述第2电极为基准，对所述第1电极施加第1阈值电压以上的正的第1写入电压脉冲的情况下，转变为低电阻状态，在以所述第1电极为基准，对所述第2电极施加第2阈值电压以上的正的第2写入电压脉冲的情况下，转变为高电阻状态；在所述初始状态下，在所述第1电极与所述第2电极之间被施加具有第1绝对值以上的振幅的第1形成用电压、且该第1形成用电压被施加的累积时间超过第1预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述初始状态变化为第1动作可能状态的第1形成，并且，在施加所述第1形成用电压时在所述电阻变化型非易失性存储元件流动的电流越大，该第1预定时间就越减少，所述第1动作可能状态是指按照通常动作用电压的施加在高电阻状态与低电阻状态之间能够可逆地转变的状态；以及在所述第1形成完成后的所述第1动作可能状态下，进一步，在所述第1电极与所述第2电极之间被施加第2形成用电压、且该第2形成用电压被施加的累积时间超过第2预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述第1动作可能状态变化为第2动作可能状态的第2形成，该第2动作可能状态是指能够转变为与在所述第1动作可能状态下能够转变的低电阻状态下的电阻值相比电阻值更低的低电阻状态的状态，所述电阻变化型非易失性存储装置具备：存储器单元阵列，由所述电阻变化型非易失性存储元件与开关元件串联连接的多个存储器单元构成；选择部，从所述存储器单元阵列中，选择至少1个存储器单元；形成用电源部，发生形成用电压，该形成用电压用于使由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件发生形成；写入用电源部，发生对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件施加的所述第1写入电压以及所述第2写入用电压；脉冲宽度可变写入用电压脉冲发生部，在对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件进行形成的情况下，或者，在对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件进行写入的情况下，发生用于使该电阻变化型非易失性存储元件的电阻状态转变为所希望的状态的脉冲宽度可变的写入用电压脉冲；以及读出放大器，具有第1形成判定部以及第2形成判定部，且判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态，所述第1形成判定部，判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是否处于电阻值比所述初始状态低的所述第1形成完成后的电阻状态，所述第2形成判定部，判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是否处于仅在所述第2动作可能状态下能够转变的低电阻状态，所述脉冲宽度可变写入用电压脉冲发生部，为了使所述电阻变化型非易失性存储元件发生所述第1形成，在所述第1电极与所述第2电极之间施加具有所述第1绝对值以上的振幅、且具有第1脉冲宽度的第1电压脉冲，并且，在所述第1形成判定部，判断为所述第1电压脉冲的施加后的所述电阻变化型非易失性存储元件不处于所述第1形成完成后的电阻状态的情况下，在所述第1电极与所述第2电极之间施加具有所述第1绝对值以上的振幅、且具有比所述第1脉冲宽度长的脉冲宽度的第2电压脉冲，进一步，为了使所述电阻变化型非易失性存储元件发生所述第2形成，在所述第1电极与所述第2电极之间施加具有第3脉冲宽度的追加电压脉冲，并且，在所述第2形成判定部，判断为所述追加电压脉冲的施加后的所述电阻变化型非易失性存储元件不处于仅在所述第2动作可能状态下能够转变的所述低电阻状态的情况下，在所述第1电极与所述第2电极之间还施加具有所述第3脉冲宽度的追加电压脉冲。
发明效果
根据本发明的电阻变化型非易失性存储元件的形成方法以及电阻变化型非易失性存储装置，能够使形成电压比以往变低、且避免形成电压的按每个电阻变化元件的不均匀，因此，以实用的电压范围，且不使阵列面积增大，而能够形成具有形成特性的不均匀的全存储单元，据此，能够实现高可靠性且小面积化。并且，能够消灭(扩大)形成工序中形成的不充足的细丝路径，能够增加低电阻状态的单元电流，动作窗口扩大，能够进行高速读出。进而，能够仅对需要形成的存储器单元施加电压脉冲，因此，能够对存储器单元阵列实施高速的形成。
附图说明
图1A是用于测量进行基于正电压脉冲连续施加的形成处理时的、累积脉冲施加时间与各个位的电阻变化元件的电阻值的关系的存储器单元的电路图。
图1B是示出其测量结果的图。
图2A是示出进行基于正负交替脉冲施加的形成处理时的、累积脉冲施加时间与各个位的电阻变化元件的电阻值的关系的测量结果的图。
图2B是示出进行基于正电压脉冲连续施加的形成处理时的、累积脉冲施加时间与各个位的电阻变化元件的电阻值的关系的测量结果的图。
图3是，在对图1A示出的存储器单元电路中，实施基于正电压脉冲施加的HR化方向的形成处理时在存储器单元电路流动的电流波形图。
图4A是用于测量进行基于负电压脉冲施加的LR化方向的形成处理时的、负电压脉冲施加时间与在电阻变化元件100流动的电流的关系的存储器单元的电路图。
图4B是示出其测量结果的图。
图5是本发明的1T1R型存储器单元的形成流程图。
图6是示出按照本发明的1T1R型存储器单元的形成流程进行1T1R型存储器单元的形成时的电阻推移的图。
图7是示出用于本发明的1T1R型存储器单元的形成的电压脉冲的电压、与此时的形成所需要的累积脉冲时间的关系的图。
图8是用于考察本发明的形成时的动作点的动作点分析图。
图9是示出本发明的实施方式涉及的电阻变化型非易失性存储装置的平均形成时间与形成电流的关系的图。
图10是示出本发明的在实施方式的电阻变化元件端子间电压Ve与形成电流的关系的图。
图11是本发明的实施方式的1T1R型单元的从初始状态开始的I-V特性图。
图12是示出在本发明的电阻变化元件(上部电极Ir)的形成电压Vb的累积概率分布的选择晶体管栅极宽度依赖的图。
图13是示出本发明的1T1R型存储器单元的形成工序和通常数据写入工序的施加给存储器单元的电压脉冲的电压波形的定时图。
图14是本发明的1T1R型存储器单元的高电阻状态(HR)和低电阻状态(LR)的单元电流分布图。
图15是用于说明本发明的基于形成处理的细丝路径形成状态与低电阻状态的单元电流的相关推测机理的图。
图16是本发明的第1实施方式的存储器单元阵列中能够增加低电阻状态单元电流的新的形成流程图。
图17是示出按照本发明的形成流程进行1T1R型存储器单元的形成以及追加形成时的电阻推移的图。
图18是实施本发明的形成时的1T1R型存储器单元的高电阻状态(HR)和低电阻状态(LR)的单元电流分布图。
图19是示出本发明的第2实施方式涉及的非易失性存储装置的结构的框图。
图20是示出图19中的A部的结构(4位部分的结构)的斜视图。
图21A是示出本发明的第2实施方式涉及的非易失性存储装置包括的存储器单元的结构的剖面图。
图21B是本发明的第2实施方式涉及的非易失性存储装置包括的存储器单元的等效电路图。
图22是示出本发明的第2实施方式涉及的自动形成电路的详细结构的一例的电路图。
图23是用于进行利用图21的整流元件和电阻变化元件的负载特性，施加恒定电流IL进行形成时的动作点分析的I-V特性模式图。
图24是示出本发明的第2实施方式涉及的非易失性存储装置的动作例的定时图。
图25是示出本发明的第2实施方式涉及的非易失性存储装置的自动形成动作的定时图。
图26是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的结构图。
图27是示出本发明的第3实施方式涉及的读出放大器的结构一例的电路图。
图28是用于说明本发明的第3实施方式涉及的读出放大器判定电平的图。
图29是用于说明本发明的第3实施方式涉及的各模式的设定电压的图。
图30是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的脉冲宽度上升第1形成流程图。
图31是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的第2(追加)形成流程图。
图32A是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的动作定时说明图。
图32B是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的动作定时说明图。
图32C是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的动作定时说明图。
图33是本发明的第3实施方式涉及的电阻变化型非易失性存储装置的形成动作定时说明图。
图34A是本发明的第3实施方式涉及的对电阻变化型非易失性存储装置的阵列的累积脉冲施加时间的累积第1形成率分布图。
图34B是本发明的第3实施方式涉及的对电阻变化型非易失性存储装置的阵列的累积脉冲施加时间的累积第2形成率分布图。
图35是示出以往的电阻变化型非易失性存储器的形成电压的过渡金属氧化物膜厚依赖的特性图。
图36是以往的电阻变化型非易失性存储元件的存储器单元的剖面模式图。
图37是以往的电阻变化型非易失性存储元件的从初始状态开始的I-V特性图。
图38是以往的电阻变化型非易失性存储器元件的初始化脉冲波形图。
图39是示出使用了以往的电阻变化元件的1T1R型存储器单元的结构的模式图。
图40是以往的电阻变化元件(上部电极Pt)的形成电压Vb的累积概率分布图。
图41是以往的电阻变化元件(上部电极Ir)的形成电压Vb的累积概率分布图。
具体实施方式
发明人等，在本申请发明之前，以使形成电压比以往变低、且避免形成电压的按每个电阻变化元件的不均匀为目的，进行了关于电阻变化型非易失性存储元件的形成方法及用于实现其的电阻变化型非易失性存储装置的关联发明。对于该关联发明，在本申请时没有公开的作为关联申请的特愿2010-79478号说明书中有详细记载。
本申请发明的说明书中，首先，再次记载该关联发明的说明书的主要部分，并且附加补充说明，从而明确该关联发明的内容，进一步说明判明了的关于该关联发明的新的问题。而且，详细说明用于解决该新的问题的本申请发明。
(适用关联发明以及本申请发明的形成方法的存储器单元)
首先，说明适用关联发明以及本申请发明的典型的存储器单元的构造以及动作的一个例子。
对于如图39示出的利用了电阻变化层由第1钽氧化物层100b-1(TaOx，0＜x＜2.5)和第2钽氧化物层100b-2(TaOy，x＜y)构成的电阻变化元件的1T1R型存储器单元，说明将Pt(白金)用在上部电极100c的情况，和将Ir(铱)用在上部电极100c的情况的形成特性。
在此，用于实验的采样，电阻变化层100b的面积为0.25μm2(＝0.5μm×0.5μm)，具有与下部电极100a接触的第1钽氧化物层100b-1(TaOx:x＝1.54，膜厚:44.5nm)，以及与上部电极100c接触的第2钽氧化物层100b-2(TaOy:y＝2.47，膜厚:5.5nm)。对于作为开关元件的NMOS晶体管，栅极宽度W:0.44μm，栅极长度L:0.18μm，以及栅极绝缘膜的膜厚Tox:3.5nm。
对于第2钽氧化物层100b-2，在上部电极100c的制造工序前，对通过溅射成膜后的第1钽氧化物层100b-1的表面进行等离子氧化处理，从而被制造，因此，与第1钽氧化物层100b-1相比缺氧度小、即电阻值非常高(近似于绝缘体)的构造，为了进行电阻变化动作，需要最初施加一定的形成电压，在第2钽氧化物层100b-2中形成导电路径。
在此，例如，针对图39示出的1T1R型存储器单元，如下进行形成处理。
首先，作为第1步骤，在对下部电极侧端子C施加0V、对栅极端子G施加比用于通常的写入动作的栅极电压VGw高的形成用的栅极电压VG1的状态下，对上部电极端子A，将形成电压VPA的、与用于通常的写入动作的脉冲宽度相同的脉冲宽度Tp0的电压脉冲，向电阻变化元件100成为高电阻化的方向施加仅一次。
接着，作为第2步骤，在对上部电极端子A施加0V、对栅极端子G施加电压VG1的状态下，对下部电极侧端子C，将相同的形成电压VPA的、脉冲宽度Tn0(Tn0＝Tp0)的电压脉冲，向电阻变化元件100成为低电阻化的方向施加仅一次。
而且，作为第3步骤，对下部电极侧端子C施加0V，对栅极端子G施加用于通常的读出动作的栅极电压VGr(VGr＜VGw＜VG1)，对上部电极端子A施加读出电压Vread(电阻变化元件100的写入的阈值电压以下的电压)，按照在1T1R型存储器单元流动的电流是否流动预定以上的电流(即，处于低电阻状态)来判定形成是否完成。
在判定为形成没有完成的情况下，使形成电压VPA上升预定的step值，再次反复进行相同的处理，直到形成电压VPA成为最大VG1为止。
如此，施加高电阻化方向的电压VPA来实施形成处理后，施加低电阻化方向的电压VPA来将电阻变化元件100成为低电阻状态，这是因为，为了将读出时的存储器单元电流变大，来能够容易判定形成处理是否完成的缘故。
而且，在将多个1T1R型存储器单元按矩阵状进行阵列配置的非易失性存储装置上，进行该形成处理的流程。
而且，对于该非易失性存储装置，由用于实现这样的动作的周知的现有的电路构成，对于主要部分，由于在后面也进行说明，因此在此省略详细说明。
(将Pt用在电极的存储器单元的形成特性)
首先，说明在1T1R型存储器单元的上部电极100c由将标准电极电位高的白金(Pt)作为主成分的电极材料构成(即，成为在上部电极和电阻变化层的界面旁边易于发生电阻变化的状态)、下部电极100a由标准电极电位低的氮化钽(TaN)构成(即，成为在下部电极和电阻变化层的界面旁边不易发生电阻变化的状态)的情况下的形成特性。
图40示出，在将具有图39示出的上部电极100c为Pt、电阻变化层100b由缺氧型的钽氧化物构成的电阻变化元件100的1T1R型存储器单元配置为阵列状的非易失性存储装置中，从低电压向高电压实施按每个存储器单元形成导电路径的形成处理，形成完成的电压Vb的累积概率分布图。横轴表示，在图39的存储器单元的上部电极端子A与下部电极侧端子C之间，以下部电极侧端子C为基准，对上部电极端子A施加比下部电极侧端子C高的电压的正电压脉冲(脉冲宽度Tp0)的电压V1至电压V2(此时，对栅极端子G施加形成用的栅极电压VG1，V1＜V2＜VG1)的情况下的各个存储器单元的形成电压(判断为形成完成的电压)Vb，纵轴表示，在该形成电压Vb下电阻变化元件的形成完成的累积概率(在此，所有的电阻变化元件中的形成完成的电阻变化元件的比率)。
如此可知，在将Pt(白金)适用在1T1R型存储器单元的上部电极100c的情况下，虽然按每个存储器单元存在V1～V2的不均匀，但是，由于将预定的形成电压Vb(例如，比V2大的电压)施加给存储器单元，因此能够进行阵列全位的形成。
而且，优选的是，构成上部电极100c的Pt(白金)的层为，1nm以上23nm以下的膜厚，且与电阻变化层物理接触，更优选的是，希望膜厚为1nm以上10nm以下。这是因为，若Pt(白金)的层不薄，则存在导致以下的情况的可能性，即，从白金粒界发生迁移，在白金电极表面(白金电极和电阻变化层的界面)形成突起，在对具备具有这样的突起的电极的电阻变化元件反复施加电压脉冲的情况下，在该突起部周边发生电场集中，电阻变化层被破坏，不发生电阻变化。
(将Ir用在电极的存储器单元的形成特性)
其次，说明在1T1R型存储器单元的上部电极100c由将标准电极电位高的铱(Ir)作为主成分的电极材料构成(即，成为在上部电极和电阻变化层的界面旁边易于发生电阻变化的状态)、下部电极100a由标准电极电位低的氮化钽(TaN)构成(即，成为在下部电极和电阻变化层的界面旁边不易发生电阻变化的状态)的情况下的形成特性。
图41示出，在具有图39示出的上部电极100c为Ir、电阻变化层100b由缺氧型的钽氧化物构成的电阻变化元件100的1T1R型存储器单元阵列中，从低电压向高电压实施按每个存储器单元形成导电路径的形成处理，形成完成的电压Vb的累积概率分布图。对于横轴以及纵轴，由于与图40同样，因此在此省略详细说明。
由图41可知，在上述的以往的形成方法中看出的问题是，即使将电压超过V2上升到最大V3，也只能完成阵列中的40％左右的形成处理，因此，在将Ir用在上部电极100c的材料的1T1R型存储器单元中，仅针对40％左右的位，能够实施通过电阻变化记录信息的阵列动作。但是，在利用Ir电极的情况下，存在的优点是，形成处理后的特性不均匀小，可靠性也良好。而且，根据图41，针对形成电压，累积形成率逐渐上升，可以推测，若施加更高的电压，针对所有的存储器单元能够进行形成。但是，需要对应于能够进行非常高的电压的形成处理的结构的设计，例如，由于由具有高耐压的晶体管构成，因此不易使单元面积缩小，妨碍低成本化。
并且，根据上部电极100c的电极材料可以考虑，根据周知的现有的形成方法，不能完全进行形成，不能使所有的位稳定地发生电阻变化的情况。
但是可以考虑，在将Ir用在上部电极100c的情况下，与将Pt用在上部电极100c时相比，能够使形成处理前的初始电阻的不均匀非常小，若针对利用了Ir的存储器单元能够适当地实施形成处理，则能够实现存储器单元的电阻变化特性的不均匀降低以及可靠性提高。
对此，一般而言，在半导体存储装置中，在提高成品率以及可靠性、或进行细微过程化以及大容量化的情况下，综合性地实验更适当的材料来选择最适当的材料的方法，但是，因这样的理由而导致发生材料选择的自由度被限制的问题。
本申请的发明人，鉴于所述的事情，在利用实用性的电压脉冲，存储器单元阵列的全位能够形成的电阻变化元件的新的形成方法和具有这样的功能的电阻变化型非易失性存储装置的研究中，想到了关联发明涉及的形成方法。
(关于关联发明涉及的形成方法的基础数据)
该关联发明涉及的形成方法是，着眼作为电阻变化型非易失性存储装置的基本部分的利用了Ir电极的1T1R型存储器单元的1位时的形成方法等，基于多个基础数据。首先说明该基础数据，以便于说明。
对于适用于本发明以及关联发明的1T1R型存储器单元，与图39中说明的构造相同，尤其将上部电极100c的材料的Ir(铱)作为主成分来构成。而且，电阻变化元件100的下部电极100a、电阻变化层100b、第1钽氧化物层100b-1、第2钽氧化物层100b-2、上部电极100c，分别相当于本发明涉及的形成方法中的电阻变化元件的第1电极、过渡金属氧化物层、第1过渡金属氧化物层、第2过渡金属氧化物层、以及第2电极。
在该构造的情况下，在形成后能够进行电阻变化动作的状态下，如上所述，在以电阻变化元件100的上部电极端子102为基准，对下部电极端子105施加预定电压(例如，第1阈值电压)以上的电压(低电阻化电压脉冲)的情况下，电阻变化元件100转变为低电阻状态，另一方面，在以下部电极端子105为基准，对上部电极端子102施加其他的预定电压(例如，第2阈值电压)以上的电压(高电阻化电压脉冲)的情况下，电阻变化元件100转变为高电阻状态。
(对应于形成处理中施加的电压脉冲的极性的电阻推移)
图1A是，为了测量在以下部电极为基准对上部电极连续施加正电压脉冲来进行形成处理时的、累积性的脉冲施加时间(累积脉冲施加时间)和各个位的电阻变化元件100的电阻值的关系，而试验性地制作的存储器单元的电路图，图1B是示出该测量结果的图。在此，针对3个存储器电路(由电阻变化元件100与相当于1T1R型存储器单元的晶体管的导通电阻的固定电阻R1的串联连接构成的电路)，描绘将形成用的正电压脉冲施加给上部电极来试图形成时的、这样的3个电阻变化元件100的电阻值和累积脉冲施加时间的关系。而且，横轴的累积脉冲施加时间为，施加给电阻变化元件100的形成用的正电压脉冲的累积性的施加时间(脉冲宽度的合计时间)。图表的纵轴以及横轴，都以log尺度(scale)来表示。
在此，形成的完成是，比较对应于读出用电压Vread的施加而在电阻变化元件100流动的电流与基准值Ith，根据电阻变化元件100从初始状态(大致绝缘状态)变化为高电阻状态来检测的。并且，因测量的关系，检测为形成完成之后，也继续以下部电极为基准对上部电极施加正电压脉冲。由该图1B可知，根据各个电阻变化元件100，形成所需要的累积脉冲施加时间不均匀10倍以上。
图2A是示出在以下部电极为基准对上部电极交替施加正电压脉冲和负电压脉冲来进行形成处理时的、累积性的脉冲施加时间(累积脉冲施加时间)和各个位的电阻变化元件的电阻值的关系的测量结果的图。
图2B是示出进行基于正电压脉冲连续施加的形成处理时的、累积性的脉冲施加时间(累积脉冲施加时间)和各个位的电阻变化元件的电阻值的关系的测量结果的图。
在图2A中示出针对5个、在图2B中示出针对4个存储器电路(都由电阻变化元件100与相当于1T1R型存储器单元的晶体管的导通电阻的固定电阻R2的串联连接构成的电路，但是，固定电阻R2的电阻值与固定电阻R2的电阻值不同)，施加电压脉冲直到形成完成为止时的测量结果。图表的纵轴以及横轴，都以log尺度来表示，图2A和图2B，纵轴的尺度相互同等，横轴的尺度相互同等。
根据图2A与图2B的比较，形成所需要的累积脉冲施加时间以及其不均匀，在交替施加正电压脉冲和负电压脉冲来进行形成处理的情况下，与仅由正电压脉冲进行形成处理的情况相比，降低1/10左右。也就是说，与仅由正电压脉冲进行形成时相比，交替施加正负的电压脉冲时，促进形成。并且，在仅由正电压脉冲进行形成的情况下，形成的细丝路径(后述)也具有不稳定的倾向。
据此可知，优选的是，交替施加正负的电压脉冲来进行形成。
(对应于施加的电压脉冲的极性的形成完成检测的容易性)
图3是，图1A示出的存储器电路中实施基于正电压脉冲施加的HR化方向的形成处理时的、在存储器电路流动的单元电流波形图。纵轴为，在图1A示出的存储器电路流动的单元电流，横轴的时间为，正电压脉冲的累积施加时间。在此，在施加正电压脉冲时在电阻变化元件100流动的电流的方向为，高电阻化方向，将该方向定义为正方向。图表的纵轴以及横轴，都以线性尺度来表示。
由图3可知，在时刻T0，正电压脉冲施加开始后，根据电阻变化元件100的初始的非常高的电阻状态下的强的电流电压非线性特性，即使在形成前，某种程度的单元电流也流动，但是，在时刻T1，若因形成而形成细丝路径，则电阻变化元件100的电阻值减少，在电阻变化元件100流动的单元电流增加为1.1倍左右。此时，由于实施正方向形成，因此，在形成后，电阻变化元件100转变为高电阻状态，据此，在形成前后的电流变化不大。
图4A是用于测量进行基于负电压脉冲施加的LR化方向的形成处理时的、负电压脉冲施加时间与在电阻变化元件100流动的单元电流的关系的电路图，图4B是示出该测量结果的图。
图4A的电路结构为，固定电阻R1与电阻变化元件100串联连接，将不与固定电阻R2连接的一方的电阻变化元件100的端子设定为0V，对不与电阻变化元件100连接的一方的固定电阻R2的端子能够施加振幅V的正电压脉冲(对电阻变化元件100施加负电压脉冲)。在此，在对不与电阻变化元件100连接的一方的固定电阻110的端子施加振幅V的正电压脉冲时，在电阻变化元件100流动的单元电流的方向为低电阻化方向，将该方向定义为负方向。
图4B是，图4A示出的存储器电路中对不与电阻变化元件100连接的一方的固定电阻110的端子施加正电压脉冲实施负方向的形成时的、在存储器电路流动的单元电流波形图。纵轴为，在图4A示出的存储器单元电路流动的单元电流，横轴的时间为，正电压脉冲(针对电阻变化元件100为负电压脉冲)施加时间。图表的纵轴以及横轴，都以线性尺度来表示。
由图4B可知，在时刻T0，正电压脉冲施加开始后，根据电阻变化元件100的初始的非常高的电阻状态下的强的电流电压非线性特性，即使在形成前，微量的单元电流也流动，但是，在时刻T2，若因形成而形成细丝路径，则电阻变化元件100的电阻值非常减少，在电阻变化元件100流动的单元电流增加为2倍左右。此时，由于实施LR化方向的形成处理，因此，在形成后，电阻变化元件100转变为低电阻状态，LR化方向的形成处理前后的电流变化量，与图3的HR化方向的形成处理前后的电流变化量相比，大8.6倍左右。这意味着，在由电路检测形成的完成的情况下，通过LR化方向的形成处理，比较容易检测。但是，若进行LR化方向的形成处理，则存在形成处理前后的电阻值不均匀的问题。
(关联发明涉及的电阻变化元件的形成方法)
本申请发明人等，根据所述的基础数据，在作为关联申请的特愿2010-79478号的说明书中提出了如下形成方法。
图5是特愿2010-79478号的说明书所记载的1T1R型存储器单元的形成流程图，由步骤S21～S27构成。
在步骤S21中，进行初始设定。在该步骤S21中，电阻变化元件100为1T1R型存储器单元的制造完成后的初始状态(大致绝缘状态的非常高电阻的状态)，处于即使施加通常的电阻变化脉冲也不能发生脉冲电阻变化的状态。并且，作为初始设定，将形成脉冲宽度Tp设定为Tp(1)，将形成反复次数n设定为1。
步骤S22是第1电压施加步骤，在第n次执行步骤S22时，以存储器单元的下部端子101为基准，对存储器单元的上部电极端子102将脉冲宽度Tp(n)(根据步骤S22的执行次数增加的可变值，第1次的Tp(1)可以与用于通常的写入动作的脉冲宽度相同)、电压Vp(＝VG1)的电压脉冲(作为高电阻(HR)化方向的正的形成脉冲，即，第1正电压脉冲)施加一次。此时，栅极端子103的电压为比用于通常的写入动作的栅极电压VGw高的栅极电压VG1(使晶体管成为导通状态的电压)。
步骤S23是判断步骤的前半部分处理，在此，以上部电极端子102为基准，对下部端子101将与用于通常的写入动作的脉冲宽度相同的脉冲宽度Tn1(固定值)且电压Vp(＝VG1)的电压脉冲(LR化方向的电压脉冲，即，负电压脉冲)施加一次。此时，栅极端子103的电压为VG1(使晶体管成为导通状态的电压)。当然，对于负电压脉冲，能够使电阻变化元件成为低电阻化即可，对于脉冲宽度Tn1，可以利用与用于通常的写入动作的脉冲宽度不同的脉冲宽度。
步骤S24是判断步骤的后半部分处理，在此，以上部电极端子102(或者，下部端子101)为基准，将下部端子101(或者，上部电极端子102)与电流测量源连接，以读出电压Vread(电阻变化元件100的写入的阈值电压以下的电压)，测量从下部端子101(或者，上部电极端子102)向上部电极端子102(或者，下部端子101)流动的电流。此时，栅极端子103的电压为VG1。而且，在读出电流为比基准值Ith1大的值的情况下(即，判断为电阻变化元件100处于低电阻状态的情况下)，判定为形成完成，形成流程结束(S26)。
在读出电流为比基准值小的值的情况下，判定为形成没有完成，转移到步骤S25，将施加脉冲宽度变更为Tp(2)，并且，将形成反复次数增量，再次返回到步骤S22。而且，直到在步骤S24能够判定为形成完成为止，依次扩大为与形成反复次数n相对应而预先规定的脉冲宽度Tp(n)，并反复形成流程。
可以像以下的表1所示那样设定Tp(n)，以作为一个例子。
(表1)
  Tp(n)   脉冲宽度
  Tp(1)   50ns
  Tp(2)   100ns
  Tp(3)   200ns
  Tp(4)   500ns
  Tp(5)   1μs
  Tp(6)   5μs
  Tp(7)   10μs
  Tp(8)   50μs
  Tp(9)   100μs
  Tp(10)   500μs
  Tp(11)   1ms
  Tp(12)   5ms
  Tp(13)   10ms
并且，即使施加设定的最大脉冲宽度(例如10ms)的脉冲，也在步骤S24不能判定为形成完成的情况下(在次，形成反复次数达到最大(脉冲宽度相当于最大脉冲宽度的反复次数)的情况下)，判定为不能形成、即不能进行电阻变化动作的不良的存储器单元(S27)。
而且，在步骤S22中，对上部电极端子102施加预定的正电压(HR化方向)，这与NMOS晶体管104的基板偏压效果小的方向相对应，能够使形成时的晶体管的驱动电流更多，因此设定为该方向。也就是说，通过对上部电极端子102施加正电压，从而NMOS晶体管104的源极，成为与作为基准电位的下部电极侧端子C大致相同的电位，因此能够避免基板偏压效果。因此，NMOS晶体管104，对上部电极端子102施加正电压时的电流驱动能力，比对上部电极端子102施加负电压时的电流驱动能力大。
而且，将电阻变化元件转变为高电阻状态的情况也称为“HR化”，将电阻变化元件转变为低电阻状态的情况也称为“LR化”。
进而，由于相同的理由，也将栅极端子103的电压，设定为比通常使用时的电压高。
并且，在步骤S23中，反而，对下部端子101施加预定的正电压(LR化方向)。在此，在步骤S24判定形成是否完成，但是，在步骤S22，形成完成的状态被设定为高电阻状态。高电阻状态的电阻值与初始状态的电阻值相比大致为1／10以下，但是，为了更容易判定、且更高速判定，优选的是，电阻变化元件100为更低电阻的状态。因此，在步骤S23，暂时进行电阻变化元件100的LR化。在步骤S22中形成没有完成的情况下，在步骤S23中，电阻变化元件100也仍然维持初始状态的非常高的高电阻状态。
而且，在该步骤S23中，也将栅极端子103的电压设定为与步骤S22相同的电压VG1，但是，这目的是削减电压切换的时间损失，在没有特别的问题的情况下，可以将通常的电阻变化动作时的栅极电压切换为用于通常的写入动作的栅极电压VGw(＜VG1)。并且，该步骤S23是，为了容易判断形成的完成而进行的，如上所述，若能够判断电阻变化元件的初始状态和形成完成后的状态(1／10左右的电阻值的差异)，则不是为了本发明涉及的形成方法必须的步骤。
并且，在步骤S22中，对电阻变化元件100施加HR化方向的脉冲来实施形成，但是，在将双向二极管作为开关元件利用的情况下，不需要在NMOS晶体管的电流驱动能力变大的方向(HR化方向)上进行形成，因此，可以根据需要，在LR化方向上实施脉冲宽度可变形成。此时，可以省略步骤S23。
并且，在步骤S24中，以电阻变化元件100的写入的阈值电压以下的读出电压Vread进行电流测量，但是，这是为了避免对写入状态的干扰的影响(即，导致使电阻变化元件100的电阻状态变化)而进行的。并且，紧挨在形成之后的电阻变化元件100的电阻变化特性具有其变化幅度小的倾向。因此，利用与通常的电阻变化时的高电阻状态和低电阻状态的中间值相比，靠近高电阻状态的存储器单元电流所对应的电流值，以作为读出电流的基准值Ith1。
并且，存储器单元电流的测量是，将上部电极端子102设定为接地电压，以与步骤S23相同的方向来进行的，但是，这目的是削减电压切换的时间损失，在没有特别的问题的情况下，可以以逆方向来判定。进而，在该步骤S24中，也将栅极端子103的电压设定为与步骤S23相同的电压VG1，但是，这目的是削减电压切换的时间损失，在没有特别的问题的情况下，可以切换为通常的读出动作时的栅极电压VGr(＜VG1)。
并且，对于上述的表1示出的、步骤S22中的施加脉冲，适当地决定其开始时的脉冲宽度以及结束时的脉冲宽度、其间隔即可。也就是说，针对形成反复次数n的增量，可以设定指数函数性地增加的脉冲宽度，另外，可以设定比例性地增加的脉冲宽度，也可以将它们混在一起。
如表1的例子示出，通过增加脉冲宽度，随着反复进行形成，累积脉冲施加时间加速增加，与反复进行同一的脉冲宽度的正电压脉冲的施加的情况相比，能够以少的次数使形成完成。而且，如表1，以形成反复次数n小(脉冲宽度短)时比例性地增加、若形成反复次数n变大则指数函数性地增加的方式，设定脉冲宽度，从而避免向易于形成的存储器单元的过大的形成脉冲的施加，并且，与反复进行同一的脉冲宽度的正电压脉冲的施加的情况相比，能够以少的次数使形成完成。
(由关联发明涉及的形成方法的电阻推移)
图6是示出按照图5示出的1T1R型存储器单元的形成流程进行1T1R型存储器单元的形成时的电阻变化元件100的电阻推移的图。图表的纵轴以log尺度表示电阻值，横轴表示脉冲施加的次数。说明在第n次的脉冲施加中，施加表1示出的脉冲宽度Tp(n)的正电压脉冲的情况，以作为一个例子。
对于实例1:判定为以第1次的Tp(1)的50ns脉冲宽度形成完成的情况，以及实例2:判定为以第8次的Tp(8)的50μs脉冲宽度形成完成的情况，这两个例子进行说明。
而且，在以制造后的初始状态执行的步骤S21中，电阻变化元件100处于比作为测量器的测量界限的电阻值高电阻的状态S1。
在实例1中，在最初的步骤S22中，以Tp(1):50ns的脉冲，电阻变化元件100被形成。也就是说，电阻变化元件100，从状态S1转变为状态S2(黑圆点)。
该步骤S22是HR化方向的脉冲施加，因此，电阻变化元件100，在被形成时，转变为高电阻状态(电阻值比状态S1低的状态S2(黑圆点))。
反而，步骤S23是LR化方向的脉冲施加。在步骤S22已被形成的情况下，转变为低电阻状态S3(黑圆点)。
最后，在步骤S24中，将施加电压Vread的电流测量源连接，测量从1T1R型存储器单元的下部端子101向上部电极端子102流动的电流，但是，由于在步骤S23转变为低电阻状态S3(黑圆点)，因此检测出与低电阻状态相对应的大的电流。这表示，以步骤S22的50ns的脉冲进行了形成处理。
其次，说明实例2。
在步骤S22中，以Tp(1):50ns、Tp(2):100ns、Tp(3):200ns、Tp(4):500ns、Tp(5):1μs、Tp(6):5μs、Tp(7):10μs的从最初到第7次为止的脉冲施加，未被形成。因此，电阻变化元件100，在任何情况下，都处于与初始状态相同的、超过测量界限的非常高电阻的状态(Tp(1)～Tp(7)的S2(白四角形))。
在步骤S23中，进行LR化方向的脉冲施加，但是，这些时未被形成，因此，电阻变化元件100，不能进行电阻变化，而维持与初始状态相同的、超过测量界限的非常高电阻的状态(Tp(1)～Tp(7)的S3(白四角形))。
因此，在步骤S24的电流测量中，电流几乎不流动。
另一方面，在第8次的步骤S22中，以Tp(8):50μs的脉冲，电阻变化元件100被形成，转变为高电阻状态(Tp(8)的S2(白四角形))。
在步骤S23中，由于在第8次的步骤S22中被形成，因此，电阻变化元件100转变为低电阻状态(Tp(8)的S3(白四角形))。
而且，在步骤S24中，由于在步骤S23中电阻变化元件100转变为低电阻状态，因此，检测出与低电阻状态相对应的大的电流，能够判定为以该第8次的步骤S22的50μs的脉冲进行形成。而且，在此情况下，累积施加67μs左右的脉冲宽度。
以上可知，如将Ir(铱)用在上部电极100c的例子中看出，即使在通过周知的现有的施加预定电压的方法不能完整进行形成处理的情况下，也通过适当地调整形成处理的累积脉冲时间，从而能够进行形成。
(向由Ir电极的电阻变化元件和晶体管构成的存储器单元的适用)
在此，根据几个实验数据说明，对由将Ir(铱)用在上部电极100c的电阻变化元件和NMOS晶体管构成的1T1R型的存储器单元，适用关联发明的形成方法时应该考虑的该1T1R型的存储器单元的基础特性。
图7是，测量图39示出的1T1R型存储器单元中用于形成的电压脉冲的电压VP、与此时的形成所需要的累积脉冲时间的平均(平均形成时间)的关系的图。
对于该测量，以检查NMOS晶体管104的驱动电流量与平均形成时间的关系为目的，以两个条件测量NMOS晶体管104的栅极电压。
在测量中，利用搭载有将图39示出的1T1R型存储器单元在行以及列方向排列多个而成的存储器单元阵列的电阻变化型非易失性存储装置，根据图5示出的形成流程，按存储器单元阵列的每个区域改变电压脉冲的电压以及栅极电压，来进行形成。在图7中，纵轴表示，在各个区域，其中的各个位的形成所需要的累积脉冲时间的平均值(将其定义为平均形成时间。)，横轴表示，此时的电压脉冲的电压VP。图表的纵轴，以log尺度表示平均形成时间，横轴表示，脉冲电压VP对电压VG1的比。
而且，对于用于该测量的电阻变化型非易失性存储装置的结构以及具体的动作方法，由于在后面的电阻变化型非易失性存储装置的项目中说明，因此在此省略说明。
在图7中，实线为，将存储器单元晶体管的栅极电压VG固定为VG1(能够使存储器单元晶体管充足地导通的电压)的情况(实例3)的特性，虚线为，将存储器单元晶体管的栅极电压VG与电压脉冲的电压VP联动改变的情况(实例4)的特性。
在任何实例中都示出，平均形成时间，相对于电压脉冲的电压VP，指数函数性地变化。并且，在实例4中，栅极电压比实例3低，因此，NMOS晶体管104的驱动电流低。即使是同一的电压脉冲的电压VP，形成时在电阻变化元件100流动的电流也小，其结果为示出，实例4的平均形成时间，比实例3长。
可是，对于即使电压脉冲的电压VP不同也被观测为相同的平均形成时间的点，可以认为是同一的形成电流(形成时流动的电流)流动的结果。
例如，在图7中，实例3的点X(栅极电压VGq为VG1，电压脉冲的电压VP为0.88×VG1)和实例4的点Y(栅极电压VG和电压脉冲的电压VP都为0.91×VG1)的平均形成时间Tform相同。这可以认为是，在点X和点Y的形成时，同一的形成电流在电阻变化元件100流动，电阻变化元件100的AB端子间电压Ve也同一，发生同一的现象的结果。
图8是用于考察图7中的点X和点Y的两个情况的形成时的动作点的动作点分析图。
在此，以曲线(1)表示，与点X相对应的栅极电压VG为VG1时的NMOS晶体管104的静特性，以曲线(2)表示，与点Y相对应的栅极电压VG为0.91×VG1时的NMOS晶体管104的静特性。并且，以直线(3)表示，与点X相对应的电阻变化元件100的负载特性以具有与直线(3)同一的倾斜度的直线(4)表示，与点Y相对应的电阻变化元件100的负载特性，将与各个NMOS晶体管104的静特性的交点设为D点，E点。该D点以及E点，与形成时的NMOS晶体管104和电阻变化元件100的动作点相对应。
在此，如下决定直线(3)和直线(4)。也就是说，如上所述，对于点X和点Y，可以认为电阻变化元件100的端子间电压Ve为同一、且同一的电流流动。也就是说，调整并描绘直线(3)以及直线(4)的倾斜度，以使D点和E点的电流值成为同一。
由图8可知，点X以及点Y的形成动作，都形成电流为Iform，并且，产生同一的电阻变化元件100的端子间电压Ve。也就是说，可知的是，为了以平均形成时间Tform进行形成处理，需要形成电流Iform，电阻变化元件100的AB端子间电压为Ve。
图9是，通过所述方法，根据与图7的各个电压脉冲的电压VP相对应的平均形成时间，求出形成电流与平均形成时间的关系的图，纵轴为平均形成时间(log尺度)，横轴为形成电流。图9中的点F，与上述求出的形成电流Iform且平均形成时间Tform的点相对应。
如图9示出，这次重新看出，对于上部电极100c由以Ir为主成分的材料构成的电阻变化元件100的平均形成时间，若使形成电流驱动大，则指数函数性地缩短的特性。也就是说，本发明涉及的电阻变化元件具有以下的特性，即，在初始状态下以下部电极100a为基准具有相对于上部电极100c为正的电位的预定电压以上的电压的电压脉冲被施加，并且，若在预定时间，继续施加该电压，则发生形成，并且，若在电阻变化元件流动的电流增加，则指数函数性地减少该形成的完成时间。
图10是示出，通过所述方法，根据与图7的各个电压脉冲的电压VP相对应的平均形成时间求出的，形成电流和电阻变化元件端子间电压Ve的关系的图，纵轴为电阻变化元件端子间电压Ve，横轴为形成电流。图10中的点G，与图9的点F(形成电流Iform，平均形成时间Tform)相对应。
如图10示出，形成时的电阻变化元件端子间电压，不明显地依赖于在电阻变化元件100流动的电流量，而表示大致一定的电压Ve。也就是说，可知的是，电阻变化元件100的AB端子间电压到达预定的阈值电压(在此为Ve)时发生形成，即使将1T1R型存储器单元的AC端子间电压上升，电阻变化元件100的AB端子间电压，也被保持为像被钳位为电压Ve那样的状态。
图11是，对形成处理前的初始状态下的图39示出的1T1R型存储器单元，施加从0V到形成电压以上的电压为止振幅逐渐变得大的电压，从而直接测量形成处理前后的电流的I-V特性图。横轴示出，以下部端子101为基准，对上部电极端子102施加时的对1T1R型存储器单元的施加电压VP，纵轴为，在1T1R型存储器单元流动的存储器单元电流Ic。此时，对栅极端子施加比用于通常的写入动作的栅极电压VGw高的形成用的栅极电压VG。
而且，该测量是，利用直流电压源和直流电流测量器，为了直接测量形成电流而进行的，每一个电压施加是在直流性的状态下进行的。虽然与施加所述的预定脉冲宽度的形成条件不同，但是，可以认为大概的现象是共同的。
根据图11，针对初始状态的存储器单元，若使正偏压方向的存储器单元端子间电压VP继续增加(轨迹A)，在存储器单元端子间电压VP低的区域，在处于近似于绝缘体的非常高电阻的初始状态的存储器单元，电流几乎不流动。进而，若使存储器单元端子间电压VP增加，从图10说明的阈值电压Ve旁边的电压开始急剧流出电流，表示强的非线性的电流-电压特性。
接着，若使存储器单元端子间电压VP增加到VG1，此后，使存储器单元端子间电压VP继续减少，则表示通过其他的轨迹(轨迹B)返回到原点的特性。轨迹B的原点旁边的倾斜度,表示与高电阻状态相对应的电阻值，即，经过该轨迹进行形成，如根据电压施加的方向设想，可知从初始状态转变为高电阻状态。
而且，虽然省略详细说明，但是已确认，并不一定需要使存储器单元端子间电压VP增加到VG1，即使将存储器单元端子间电压VP增加到比VG1稍微小的电压(例如，VG1的90％左右的电压)后减少，也沿着与轨迹A不同的轨迹，进行形成，被设定为高电阻状态。
另一方面，已确认，在将存储器单元端子间电压VP上升到稍微超过在轨迹A急剧流出电流的阈值电压Ve的程度的电压(例如，阈值电压Ve的110％左右的电压)后减少的情况下，照原样沿着轨迹A，未被形成。
对此，可以如下考虑。
图11示出的测量是由直流性的电压施加-电流测量装置进行的。在一般的直流电压施加-电流测量装置的情况下，每一个测量需要1毫秒(1ms)～10毫秒(10ms)。根据图9说明的关系，可以确定以1ms～10ms的平均形成时间能够发生形成的形成电流。若将这样的形成电流设为Iform0，根据图11的测量结果可以推测，通过将存储器单元端子间电压VP上升到超过阈值电压Ve、且超过能够使形成电流Iform0在存储器单元流动的电压的电压，从而发生形成。
也就是说，在图11中可以认为，阈值电压Ve的110％左右的电压，由于不超过能够使形成电流Iform0在存储器单元流动的电压，因此不足够发生形成。
并且，在图8的说明中，为了简化，将电阻变化元件的电流-电压特性假定为线形特性(欧姆特性)来考察，但是，实际具有如图11示出的非线性的特性。但是，图8中的考察，将电阻变化元件100的特性设为同一，将其在横方向位移来求出在交点D、E成为同一电流的NMOS晶体管104的动作点，因此，在此的考察中可以认为，电阻变化元件的特性是线性还是非线性都不影响到结果。
由上述，对于在1T1R型的存储器单元上适用关联发明的形成方法时应该考虑的特征，可以如下整理。
在图39的构造的、利用了作为开关元件的一个例子的NMOS晶体管104的存储器单元中可以认为，通过对与由易于发生电阻变化的电极材料构成的上部电极100c接触的高电阻的第2钽氧化物层100b-2施加预定电压来实施形成，从而在第2钽氧化物层100b-2中形成细微的细丝路径(即，导电路径)，发生电阻变化动作。
即使在将Ir用在上部电极100c的情况下，电阻变化元件100也具有，在初始状态下处于非常高电阻的状态，但是通过预定电压以上的施加急剧流动电流的特征。但是，只施加该预定电压以上的电压就不能形成，通过还继续使形成电流流动预定时间以上，才形成细丝路径，形成完成。
并且，该形成电流与形成时间的关系具有，例如，若将形成电流两倍，则形成时间被缩短为1/10000左右那样的大的依赖性。
而且，可知，通过利用这样的特征，若如下进行具备开关元件的存储器单元的设计以及形成操作，则能够更适当地进行。
在初始状态下，电阻变化元件处于非常高电阻的状态，因此，在存储器单元流动的电流非常小，据此，例如，在利用作为开关元件的NMOS晶体管104的情况下，在NMOS晶体管104的电压下降小，因而，使电流从哪个方向流动，都没有大的差异。
但是，在由如Ir那样的、在施加预定的电压以上的电压时在电阻变化元件100的初始状态下也非线性的大的电流流动的上部电极材料构成的电阻变化元件100中，在NMOS晶体管104的源极电压不上升的方向上，即，在以下部端子101为基准，对上部电极端子102施加正电压的方向上，能够由NMOS晶体管104驱动更多的电流，因此能够缩短形成时间。这是因为，如上所述，在NMOS晶体管104不发生负的基板偏压效果的缘故。
并且，在利用作为开关元件的双向二极管的情况下，若在电流驱动能力提高的方向进行形成处理，则能够缩短形成时间，但是，在电流-电压特性为对称的情况下，也可以在高电阻化方向、或低电阻化方向的哪个方向上进行形成。
进而，将电阻变化元件100的面积设计为更小、或者加工为更小的面积是指，即使同一的开关元件(例如，晶体管)尺寸，也相对地使在电阻变化元件100流动的电流密度上升，有效于形成时间的缩短。
并且，根据形成时间以及形成电流，能够控制形成处理。在此，在构成更大容量的、高集成的存储器的情况下，希望尽量将存储器单元中的开关元件(晶体管)设计为小。在此情况下，通过施加调整为能够进行形成的适当的脉冲时间的脉冲，从而能够进行形成处理。此时，虽然形成时间增加，但是，在产品的检查工序的数据的写入之前，仅进行形成处理一次即可，因此，不影响到产品的性能，而能够提供低成本的存储器装置。而且，在后面详细说明该方法。
另一方面，在小容量的用途、以及存储器单元尺寸不直接影响的情况下，若将存储器单元中的开关元件(晶体管)的大小设计为适当大，则晶体管的电流能力扩大，能够大大缩短形成时间。
图12示出，将作为开关元件的NMOS晶体管104的栅极宽度W为(i)0.44μm、(ii)0.88μm、(iii)1.76μm、(iv)10.94μm的存储器单元分别配置为阵列状的非易失性存储装置的形成电压Vb(脉冲宽度为用于通常的写入动作的脉冲宽度)的累积概率分布图。对于横轴、纵轴以及测量方法，由于与图41同样，因此在此省略详细说明。
如图12示出可知，若将作为1T1R型存储器单元的选择晶体管的NMOS晶体管104的栅极宽度W变大，则形成时能够供给到电阻变化元件100的电流增大，例如，若栅极宽度W成为(iii)1.76μm以上，则以与用于通常的写入动作的脉冲宽度同样的脉冲宽度的形成用的正电压脉冲，能够到达累积形成率100％。
(关联发明涉及的形成处理后的存储器单元的电阻变化特性)
以上示出，关联发明涉及的形成方法，但是可知，形成方法也与形成后的电阻变化特性有关。对于进行上述中示出的典型的形成处理的情况、以及变更形成条件的本发明的实施方式，进行说明。
图13是示出，在图39示出的1T1R型存储器单元中，具有将Ir用在上部电极100c时的电阻变化元件100的1T1R型存储器单元的形成工序和通常数据写入工序的施加给存储器单元的电压脉冲的电压波形的定时图。纵轴为，图39的存储器单元的在上部电极端子102与下部端子101之间施加的电压脉冲的电压VP，横轴为时间。在此，以下部端子101为基准，将对上部电极端子102施加比下部端子101高的电压的电压脉冲的方向定义为正电压脉冲，反而，将对下部电极端子101施加比上部电极端子102高的电压的电压脉冲的方向定义为负电压脉冲，从而示出定时图。
在利用了图13示出的波形的电压脉冲的形成工序中，针对图39的初始状态的存储器单元，首先，对存储器单元晶体管的栅极端子施加栅极电压VG1(使晶体管充足地导通的栅极电压)，对上部电极端子102，施加电压为Vp(＝VG1)且脉冲宽度为Tp的电压脉冲(此时，下部端子101为接地电位)，施加振幅为VP的第1正电压脉冲。
其次，对栅极端子施加栅极电压VG1，对下部端子101施加电压为Vn(＝VG1)且脉冲宽度为Tn(＜Tp)的电压脉冲(此时，上部电极端子102为接地电位)，施加振幅为VP的负电压脉冲，单元电流比较流动，转变为易于进行判定形成是否完成的检验判定的低电阻(LR)状态旁边。
此后，进行检验判定，若电阻变化元件100转变为LR状态旁边，则设为形成工序结束，若未被形成，再次，反复进行正电压脉冲(第2正电压脉冲)的施加(形成)和负电压脉冲的施加以及检验判定。
在图13示出的例子中示出，通过一次的正电压脉冲的施加，形成处理完成的情况。在形成工序完成后，在通常数据写入工序(HR化和LR化交替改写)中，在栅极端子103施加栅极电压VGw(＜VG1)，对上部电极端子102，通过电压Vh(＜Vp)、脉冲宽度Th的电压脉冲的施加(此时，对下部端子101，施加接地电位)，即振幅为Vh的正电压脉冲(高电阻化电压脉冲)的施加，使电阻变化元件100成为高电阻化，接着，在栅极端子施加栅极电压VGw，对下部端子101，通过电压Vl(＝VG1)、脉冲宽度Tl的电压脉冲的施加(此时，上部电极端子102为接地电位)，即振幅为Vl的负电压脉冲(低电阻化电压脉冲)的施加，使电阻变化元件100成为低电阻化。在低电阻化时，存储器单元晶体管(NMOS)成为源极跟随(Source Follower)连接，电阻比高电阻化时大，实际施加到电阻变化元件100的电压，低电阻化时的电压相同或小。以后，交替反复进行正电压脉冲的施加和负电压脉冲的施加，能够实施数据改写。
(针对关联发明涉及的形成方法判明的新的问题)
图14是，图13中形成完成的多个1T1R型存储器单元的设定为高电阻状态(HR)和低电阻状态(LR)时的单元电流的正态概率分布图(威布尔描绘)。纵轴表示，威布尔描绘的正态期望值，横轴，以线性尺度来表示，对被设定为高电阻状态以及低电阻状态的存储器单元施加读出电压Vread时的单元电流。在图14中，因形成而在电阻变化层中形成细丝路径，能够转变为高电阻状态和低电阻状态，但是，低电阻状态的单元电流分布的下限值，下跌标准值ILlim，动作窗口变窄，据此，判明了读出速度以及可靠性降低的新的问题。
接着，说明导致低电阻状态的单元电流减少的所述问题的推测机理。
图15是用于说明基于形成的细丝路径形成状态与低电阻状态的单元电流的相关发生的推测机理的图。在此，在图15中，对于和图39相同的构成要素使用相同的符号，省略说明。并且，在此，由于主要着眼点是高电阻层中的细丝路径形成状态的说明，因此，省略NMOS晶体管104。图15示出，在图39示出的1T1R型存储器单元中，按照图5示出的形成流程，对某多个位(单元A，单元B，单元C)进行形成时的，直到各个位的形成完成为止的过程以及形成完成后的细丝路径形成状态。
首先，说明图15的单元A被形成的情况。在图15中，(a)示出，单元A的电阻变化元件100的初始状态(即，制造后中未被形成的状态)，如(b)示出，在脉冲宽度Tp、振幅Vp的形成用正电压脉冲的施加中，在定时Tfb，细丝路径开始被形成。此时，细丝路径直径为φ1。此后，进一步，形成用正电压脉冲继续被施加，细丝路径直径扩大，正电压脉冲施加结束后，如(c)示出，细丝路径直径成为φ2(＞φ1)，在图5的形成流程的步骤S24中读出电流成为比基准值Ith1大的值，针对单元A，判定为在充足地实施形成的状态下形成完成。
接着，说明图15的单元B被形成的情况。在图15中，(d)示出，单元B的电阻变化元件100的初始状态(即，制造后中未被形成的状态)，如(e)示出，在脉冲宽度Tp、振幅Vp的形成用正电压脉冲的施加中，在定时Tfe，细丝路径开始被形成。此时，细丝路径直径为φ1。此后，进一步，形成用正电压脉冲继续被施加，细丝路径直径扩大，但是，由于从细丝路径开始被形成后，直到正电压脉冲施加结束为止的时间不充足，因此，正电压脉冲施加结束后，如(f)示出，细丝路径直径成为不充足的φ3(φ2＞φ3＞φ1)。此时，在图5的形成流程的步骤S24读出电流成为比基准值Ith1稍微大的值，针对单元B，判定为在最小限度实施形成的状态下形成完成。
接着，说明图15的单元C被形成的情况。在图15中，(g)示出，单元C的电阻变化元件100的初始状态(即，制造后中未被形成的状态)，如(h)示出，紧挨在脉冲宽度Tp、振幅Vp的形成用正电压脉冲的施加结束之前，在定时Tfh，细丝路径开始被形成，但是，紧挨在此后，正电压脉冲施加结束。此时，细丝路径直径为φ1。
在此情况下，在图5的形成流程的步骤S24中读出电流成为比基准值Ith1小的值，判定为形成未完成，通过具有比脉冲宽度Tp长的脉冲宽度的下次的正电压脉冲施加，细丝路径直径扩大，下次的正电压脉冲施加结束后，在图15中，如(i)示出，细丝路径直径为φ4(＞φ2＞φ1)，在图5的形成流程的步骤S24中读出电流成为比基准值Ith1大的值，针对单元C，充足地实施形成。
如此，细丝路径形成开始时间，在时间上连续性分布，只要实施图5示出的形成流程，在图15中，如(e)、(f)所示概率地发生不完整的细丝路径直径的单元，在阵列中的某存储器单元中，推测为低电阻状态的单元电流降低。
而且，在此，以作为电阻变化层的缺氧型的钽氧化物为例子，说明产生基于形成处理的细丝路径形成状态和低电阻状态的单元电流的相关的推测机理，但是，也可以认为，对于利用了缺氧型的过渡金属氧化物的电阻变化型非易失性存储器单元，根据同样的推测机理，产生基于形成处理的细丝路径形成状态和低电阻状态的单元电流的相关。
鉴于所述的情况，本申请发明的目的在于提供一种电阻变化型非易失性存储器单元的形成处理方法以及实现其的电阻变化型非易失性存储装置，能够使形成电压成为比以往低，并且减轻形成电压的每个电阻变化元件的不均匀，进而，能够使低电阻状态的单元电流增加，以作为关联发明的效果。
以下，对本申请发明涉及的形成处理方法以及实现该形成处理方法的电阻变化型非易失性存储装置，进行详细说明。
(第1实施方式涉及的形成方法)
图16是本发明的第1实施方式涉及的能够增加1T1R型存储器单元阵列的低电阻状态单元电流的新的形成流程图。对于图16示出的第1形成工序，由于与图5示出的形成流程相同，因此在此省略说明。
图16示出的形成流程图，由第1形成工序和第2形成工序构成，对图5示出的第1形成工序正常结束(S26)的图39示出的1T1R型存储器单元，实施第2形成工序。本发明的第2形成工序(追加形成)的目的在于，对第1形成完成后的对细丝路径直径不充足的电阻变化元件100的存储器单元，实施追加形成，使细丝路径直径扩大，提高低电阻状态的单元电流，第2形成工序由4个步骤S31～S34构成。而其，以下的说明中，将第1形成简单地称为形成，将第2形成称为追加形成。
在步骤S31中，进行初始设定。在该步骤S31中，电阻变化元件100处于，在第1形成工序，形成完成，被确认单元电流比基准值Ith1大的情况的低电阻状态。并且，追加形成反复次数m被设定为1，以作为初始设定。
步骤S32为判断步骤，首先，判定追加形成反复次数m是否为反复次数最大值以下，在反复次数最大值以下的情况下，转移到下次的判定低电阻状态的单元电流(LR电流)是否比基准值Ith2(＞Ith1)大的步骤。
在此，以上部电极端子102(或者，下部端子101)为基准，将下部端子101(或者，上部电极端子102)与电流测量源连接，施加读出电压Vread，并且，测量从下部端子101(或者，上部电极端子102)向上部电极端子102(或者，下部端子101)流动的电流。此时，对栅极端子103施加使晶体管成为导通状态的形成用的栅极电压VG1。
而且，在读出电流为比基准值Ith2大的值的情况下(即，判断为电阻变化元件100处于充足的低电阻状态的情况)，判定为追加形成完成，结束追加形成流程(S36)，在读出电流为比基准值Ith2小的值的情况下，判定为追加形成未完成，转移到步骤S33。
步骤S33为追加电压施加步骤，在此，在下部端子101与上部电极端子102之间施加追加正电压脉冲一次。此时，对栅极端子103施加形成用的栅极电压VG1。追加正电压脉冲是，以下部端子101为基准，对上部电极端子102施加正电压的HR化方向的形成脉冲，利用比用于通常的写入动作的脉冲宽度长的脉冲宽度Tp2(固定值)、电压Vp(＝VG1)的电压脉冲。
对于脉冲宽度Tp2，例如，可以利用预先准备为步骤22的脉冲宽度的多个脉冲宽度的中央值(表1的例子中，Tp(7)＝10μs)。
步骤S34为判断步骤的预处理，在此，在上部电极端子102与下部端子101之间施加追加负电压脉冲一次。此时，对栅极端子103施加形成用的栅极电压VG1。追加负电压脉冲是，以下部端子101为基准，对上部电极端子102施加负电压的LR化方向的脉冲，例如，利用与用于通常的写入动作的脉冲宽度相同的脉冲宽度Tn2(固定值)、电压Vp(＝VG1)的电压脉冲。当然，对于负电压脉冲，能够使电阻变化元件成为低电阻化即可，对于脉冲宽度Tn2及电压Vp，可以利用与用于通常的写入动作的脉冲宽度以及电压不同的脉冲宽度以及电压。
此后，转移到步骤S35，将追加形成反复次数m增量再次返回到步骤S32。而且，反复步骤S32～步骤S35，直到在步骤S32中能够判定为追加形成完成为止。
并且，在S32中不能判定为追加形成完成，追加形成反复次数m超过最大值(例如，100次)的情况下，判定为追加形成N.G.(LR电流不充足的存储器单元)(S37)。
而且，在步骤S33中，对上部电极端子102施加预定的HR化所需要的正电压，这是因为，由于与NMOS晶体管104的基板偏压效果小的方向相对应，能够使追加形成时的晶体管的驱动电流更多，因此设定为该方向。也就是说，通过对上部电极端子102施加正电压，NMOS晶体管104的源极，成为与成为基准电位的下部电极侧端子C大致同电位，因此，能够避免基板偏压效果。因而，NMOS晶体管104，对上部电极端子102施加正电压时的电流驱动能力，比对上部电极端子102施加负电压时的电流驱动能力大。
并且，在步骤33中，对电阻变化元件100施加高电阻(HR)化方向的脉冲来实施追加形成，但是，在代替晶体管而利用双向二极管以作为开关元件的情况下(1D1R型存储器单元的情况)，不需要在NMOS晶体管的电流驱动能力变大的方向(HR化方向)进行追加形成，因此，也可以根据需要施加LR化方向的脉冲，实施追加形成。此时，可以省略步骤34。
如此，在图16示出的形成流程中，针对具有第1形成工序中形成完成的细丝路径直径不充足的电阻变化元件100的存储器单元，将步骤S32中的电流判定用的基准值Ith2，设定为比在第1形成工序的步骤24的电流判定用的基准值Ith1大、且与LR状态下的电流值相同程度，实施追加形成，将细丝路径直径扩大。
图17是示出，按照图16示出的1T1R型存储器单元的形成流程进行1T1R型存储器单元的形成以及追加形成时的电阻变化元件100的电阻推移的图。图表的纵轴，以log尺度表示电阻值，横轴表示，脉冲施加的次数。为了明确表示基于负电压脉冲的施加的电阻推移，表示为脉冲施加次数中也包含负电压脉冲次数。但是，在图16的第1形成工序中，以确认追加形成的效果为目的，形成用正电压脉冲的脉冲宽度Tp(n)，与表1的例子不同，不按照反复次数扩大，每次，都固定为100μs(相当于表1的Tp(9))，以作为一个例子。
而且，在制造后的初始电阻状态SS1下，电阻变化元件100为近似于绝缘体的非常高电阻的状态。
在最初的步骤S22中，第1次至第8次，通过脉冲宽度为Tp(1)至Tp(8)的脉冲施加，未被形成。因此，电阻变化元件100处于，与初始状态大致相同的、非常高电阻的状态(Tp(1)～Tp(8)的SS2(黑圆点))。
在步骤S23中，进行LR化方向的脉冲施加，但是，在这些时，形成处理还未完成，电阻变化元件100，不能进行电阻变化，而维持与初始状态相同的、非常高电阻的状态(Tp(1)～Tp(8)的SS3(白圆点))。
因此，根据步骤S24的电流测量，电流几乎不流动。
另一方面，在第9次的步骤S22中，通过Tp(9):100μs的脉冲，电阻变化元件100被形成，转变为高电阻状态(Tp(9)的SS2(黑圆点))。
在步骤S23中，由于第9次的步骤S22中被形成(即，细丝路径被形成)，因此，电阻变化元件100转变为低电阻状态旁边(Tp(9)的SS3(白圆点))。
而且，在步骤S24中，由于步骤S23中电阻变化元件100转变为低电阻状态，因此，检测出与低电阻状态相对应的大的电流，能够判定为通过第9次的步骤S22的100μs的脉冲进行形成。而且，在此情况下，累积施加900μs的脉冲宽度。
接着，在第2形成工序(追加形成处理)的最初(m＝1)的判定步骤S32的电流测量中，低电阻状态的单元电流不超过追加形成处理时的基准值Ith2，因此，转移到步骤S33。
接着，在步骤S33中，由脉冲宽度为Tp2的脉冲，对电阻变化元件100进行追加形成处理。也就是说，电阻变化元件100，从状态SS3转变为状态SS33(黑四角形)。由于该步骤S33为HR化方向的脉冲施加，因此，电阻变化元件100，在被追加形成处理时转变为高电阻状态(状态SS33(黑四角形))。
反而，步骤S34为LR化方向的脉冲施加。在步骤S33，追加形成处理被实施后，细丝路径充足地扩大，因此，转变为低电阻状态SS34(白四角形)。
最后，在步骤S32，连接电流测量源，施加读出电压Vread，并且，测量从1T1R型存储器单元的下部端子101向上部电极端子102流动的电流，但是，由于在步骤S34转变为低电阻状态SS34(白四角形)，因此，检测与低电阻状态相对应的大的电流。在此情况下，能够判定为通过第1次的步骤S33中的、脉冲宽度为Tp2的正电压脉冲施加，适当进行了追加形成处理。
图18是，按照图16的形成流程而形成完成的多个1T1R型存储器单元的高电阻状态(HR)和低电阻状态(LR)的单元电流分布图。在图18中，再次表示图14示出的单元电流分布，以便于比较。图表的纵轴以及横轴，与图14同样。
图18示出，通过图14示出的没有追加形成处理的形成处理形成细丝路径时的LR电流分布(白菱形)和HR电流分布(白三角形)，以及通过进行了图16示出的追加形成处理的本发明的形成处理形成细丝路径时的LR电流分布(黑菱形)和HR电流分布(黑三角形)。由图18明确，实施追加形成处理，消灭具有不充足的直径的细丝路径的存储器单元，因此，LR电流分布下限，增加22％左右，并符合标准值ILlim，能够扩大动作窗口。
如上所述，本发明人等得出新的高可靠性的形成手法。
(第2实施方式)
接着，说明实现图16的形成流程的非易失性存储装置的一个例子，以作为本发明的第2实施方式。
(第2实施方式涉及的非易失性存储装置)
图19是示出本发明的第2实施方式涉及的电阻变化型非易失性存储装置200(以下，简称为非易失性存储装置200)的结构的一个例子的框图。并且，图20是示出图19中的A部的结构(4位部分的结构)的斜视图。
如图19示出，本实施方式涉及的非易失性存储装置200在半导体基板上具备存储器主体部201，存储器主体部201具备：存储器单元阵列202；行选择电路／驱动器203；列选择电路／驱动器204；写入电路205，用来进行数据的写入；读出放大器206，检测在选择位线流动的电流量，判定数据“1”或者数据“0”；自动形成电路210，自动执行形成处理；数据输入输出电路207，通过端子DQ进行输入输出数据的输入输出处理。
并且，非易失性存储装置200还具备：地址输入电路208，接受从外部输入的地址信号；控制电路209，根据从外部输入的控制信号，控制存储器主体部201的动作；自动形成控制电路211，根据从外部输入的控制信号，控制存储器主体部201的动作，对存储器单元阵列202进行形成。
如图19以及图20示出，存储器单元阵列202具备在半导体基板上被形成为相互平行的多个字线WL0、WL1、WL2、…，以及在这样的多个字线WL0、WL1、WL2、…的下方被形成为在平行该半导体基板的主面的面内相互平行、且与多个字线WL0、WL1、WL2、…立体交叉的多个位线BL0、BL1、BL2、…。
并且，设置有与这样的多个字线WL0、WL1、WL2、…和多个位线BL0、BL1、BL2、…的立体交叉点相对应而被设置为矩阵状的多个存储器单元M111、M112、M113、M121、M122、M123、M131、M132、M133、…(以下，表示为“存储器单元M111、M112、…”)。
在此，存储器单元M111、M112、…，相当于图39示出的电阻变化元件100，电阻变化元件100的上部电极100c，由铱构成。但是，在本实施方式中，这样的存储器单元M111、M112、…，如后述，具备整流元件，以作为开关元件。
而且，图19中的存储器单元M111、M112、…，在图20中被表示为存储器单元212。
地址输入电路208，从外部电路(未图示)接受地址信号，根据该地址信号，将行地址信号输出到行选择电路／驱动器203，并且，将列地址信号输出到列选择电路／驱动器204。这里，地址信号是表示多个存储器单元M111、M112、…中要选择的特定的存储器单元的地址的信号。并且，行地址信号是表示地址信号所示的地址中的行的地址的信号，列地址信号是表示地址信号所示的地址中的列的地址的信号。
控制电路209，在信息的写入周期中，按照输入到数据输入输出电路207的输入数据Din，将指示写入用电压的施加的写入信号输出到写入电路205。另一方面，在信息的读出周期中，控制电路209，将指示读出电压的施加的读出信号输出到列选择电路／驱动器204。
自动形成控制电路211，在形成动作中，控制自动形成电路210、行选择电路／驱动器203、列选择电路／驱动器204，依次形成存储器单元阵列202内的所有的存储器单元M111、M112、…。
行选择电路／驱动器203，接受从地址输入电路208输出的行地址信号，按照该行地址信号，选择多个字线WL0、WL1、WL2、…中的某一个，对选择出的字线施加预定的电压。
并且，列选择电路／驱动器204，接受从地址输入电路208输出的列地址信号，按照该列地址信号，选择多个位线BL0、BL1、BL2、…中的某一个，对选择出的位线施加写入用电压或读出用电压，或者，在形成动作时，将自动形成电路210与多个位线BL0、BL1、BL2、…中的某一个连接。
写入电路205，在接受从控制电路209输出的写入信号的情况下，向行选择电路／驱动器203输出指示对选择出的字线施加电压的信号，并且，向列选择电路／驱动器204输出指示对选择出的位线施加写入用电压的信号。
并且，读出放大器206，在信息的读出周期中，检测在成为读出对象的选择位线流动的电流量，判定数据“1”或者“0”。其结果为，得到的输出数据DO，经由数据输入输出电路207，输出到外部电路。
自动形成电路210，在形成处理时，对由自动形成控制电路211选择的存储器单元M111、M112、…进行形成，形成完成后，将形成完成信号Vfp输出到自动形成控制电路211。
(第2实施方涉及的非易失性存储装置具备的电阻变化元件的结构)
图21A是示出本发明的第2实施方式涉及的非易失性存储装置具备的存储器单元的结构的一个例子的剖面图。并且，图21B是图21A的等效电路图。而且，在图21A中示出图20的B部分的结构。
如图21A示出，本实施方式涉及的非易失性存储装置具备的存储器单元212，介于由铜等的布线材料构成的下部布线214(相当于图20中的位线BL1)与同样由铜等的布线材料构成的上部布线213(相当于图20中的字线WL0)之间，被构成为由下部电极215、整流元件216、内部电极217、由缺氧型的钽氧化物(TaOx，0＜x＜2.5)构成的低电阻的第1电阻变化层218-1、和由具有比该第1电阻变化层218-1小的缺氧度(换而言之，更高的含氧率)的钽氧化物(TaOy，x＜y)构成的高电阻的第2电阻变化层218-2层叠的电阻变化层218、以及上部电极219依次层叠。
缺氧度是指，在各个过渡金属中，针对构成其化学计量组成的氧化物的氧的量，缺乏的氧的比例。例如，在过渡金属为钽(Ta)的情况下，由于化学计量性的氧化物的组成为Ta2O5，因此，能够表达为TaO2.5。TaO2.5的缺氧度为0％。例如，对于TaO1.5的组成的缺氧型的钽氧化物的缺氧度，成为缺氧度＝(2.5-1.5)／2.5＝40％。并且，Ta2O5的含氧率是，总原子数中占有的氧的比率(O／(Ta+O))，成为71.4atm％。因此，缺氧型的钽氧化物，含氧率比0大、比71.4atm％小。
在此，内部电极217、电阻变化层218、以及上部电极219，分别相当于图39示出的电阻变化元件100中的下部电极100a、电阻变化层100b、以及上部电极100c。
整流元件216，由下部电极215、整流层216-1、以及内部电极217构成，通过由钽氮化物等构成的内部电极217，与电阻变化层218串联连接。该整流元件216是，以二极管为代表的开关元件，针对电压示出非线性的电流特性。并且，该整流元件216，针对电压具有双向性的电流特性，被构成为以预定的阈值电压Vf(以一方的电极为基准，例如+2V以上或-2V以下)导通。
而其，钽以及其氧化物是，一般用于半导体过程的材料，可以认为与半导体过程的亲和性非常高。因此，能够容易编入在以往的半导体制造过程中。
对于内部电极217、第1电阻变化层218-1、第2电阻变化层218-2、以及上部电极219的各个材料以及这样的材料的组合，表示已确认实现稳定的电阻变化特性的适当的例子。
在构成第1电阻变化层218-1的钽氧化物的组成为TaOx(0＜x＜2.5)，构成第2电阻变化层218-2的钽氧化物的组成为TaOy(x＜y)的情况下，例如，优选的是，0.8≤x≤1.9，2.1≤y，且第1钽氧化物的膜厚为1nm以上、10nm以下。
对于构成电阻变化层218的金属，可以利用钽以外的过渡金属。对于过渡金属，可以利用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)等。过渡金属，由于能够成为多个氧化状态，因此，通过氧化还原反应，能够实现不同的电阻状态。
例如，在利用铪氧化物的情况下，若将构成第1电阻变化层218-1的第1铪氧化物的组成设为HfOy，将构成第2电阻变化层218-2的第2铪氧化物的组成设为HfOx，则优选的是，0.9≤x≤1.6，1.8＜y，并且第1铪氧化物的膜厚为3nm以上、4nm以下。
并且，在利用锆氧化物的情况下，若将构成第1电阻变化层218-1的第1锆氧化物的组成设为ZrOy，将构成第2电阻变化层218-2的第2锆氧化物的组成设为ZrOx，则优选的是，0.9≤x≤1.4，1.9＜y，并且，第1锆氧化物的膜厚为1nm以上、5nm以下。
而且，对于构成第1电阻变化层218-1的第1过渡金属，和构成第2电阻变化层218-2的第2过渡金属，可以利用不同的过渡金属。在此情况下，优选的是，第2电阻变化层218-2的缺氧度，比第1电阻变化层218-1小，即电阻高。根据这样的结构，对于电阻变化时施加到内部电极217和上部电极219之间的电压，被分配到第2电阻变化层218-2的电压较多，能够使第2电阻变化层218-2中发生的氧化还原反应更容易产生。并且，在第1过渡金属和第2过渡金属利用相互不同的材料的情况下，优选的是，第2过渡金属的标准电极电位，比第1过渡金属的标准电极电位小。这是因为，可以认为电阻变化现象是，电阻高的第2电阻变化层218-2中形成的微小的细丝(导电路径)中发生氧化还原反应，其电阻值变化，从而发生的。
例如，通过对第1电阻变化层218-1，利用缺氧型的钽氧化物，对第2电阻变化层218-2，利用钛氧化物(TiO2)，从而能够得到稳定的电阻变化动作。钛(标准电极电位＝-1.63eV)是，标准电极电位比钽(标准电极电位＝-0.6eV)低的材料。标准电极电位，其值越大，就越表示不易氧化的特性。通过在第2电阻变化层218-2配置标准电极电位比第1电阻变化层218-1小的金属的氧化物，从而在第2电阻变化层218-2中更容易发生氧化还原反应。
可以认为所述的各个材料的层叠构造的电阻变化膜中的电阻变化现象，都是电阻高的第2电阻变化层218-2中形成的微小的细丝中发生氧化还原反应，其电阻值变化，从而发生的。也就是说，可以认为在对第2电阻变化层218-2侧的上部电极219，以内部电极217为基准施加正的电压时，电阻变化膜106中的氧离子被引导第2电阻变化层218-2侧，第2电阻变化层218-2中形成的微小的细丝中发生氧化反应，微小的细丝的电阻增大。反而，可以认为在对第2电阻变化层218-2侧的上部电极219，以内部电极217为基准施加负的电压时，第2电阻变化层218-2中的氧离子被推到第1电阻变化层218-1侧，第2电阻变化层218-2中形成的微小的细丝中发生还原反应，微小的细丝的电阻减少。
与缺氧度更小的第2电阻变化层218-2连接的上部电极219，例如，由白金(Pt)、铱(Ir)等的、与构成第2电阻变化层218-2的过渡金属以及构成内部电极217的材料相比，标准电极电位更高的材料构成。根据这样的结构，在上部电极219和第2电阻变化层218-2的界面旁边的第2电阻变化层218-2中，有选择地发生氧化还原反应，能够得到稳定的电阻变化现象。
对构成整流元件216的整流层216-1，利用缺氮型硅氮化物，对内部电极217，利用所述的钽氮化物。在此，缺氮型硅氮化物是指，在将硅氮化物表示为SiNy(0＜y)的情况下，氮N的组成y为比化学计量学上稳定的状态少的组成时的氮化物。由于Si3N4是对化学计量学稳定的状态，因此，在0＜y＜1.33的情况下，可以说是缺氮型的硅氮化物。
在利用了钽氮化物的情况下，在0＜y≤0.85中，SiNy表示半导体特性，能够构成可以使为电阻变化而充足的电压/电流的导通/截止可能的电流(例如，10kA／cm2以上)流动的MSM(Metal-Semiconductor-Metal)二极管。
在此，钽氮化物的工作函数为4.6eV，即与硅的电子亲和力3.8eV相比充足高，因此，在整流层216-1和内部电极217的界面形成肖特基势垒。同样，通过对下部电极215也利用钽氮化物，在下部电极215和整流层216-1的界面也形成肖特基势垒，整流元件216作为双向的MSM二极管来发挥功能。
并且，在电阻变化元件的电阻变化时，10kA／cm2以上的大电流密度的电流流动。钽等的高熔点金属以及其氮化物或氧化物的耐热性良好，即使大电流密度的电流被施加，也表示稳定的特性。根据以上的理由，对于MSM二极管的电极材料，优选的是，钽、钛、钨、钽氮化物、钛氮化物、钨氮化物、钽氧化物等。
图22是示出图19中的自动形成电路210的详细结构的一例的电路图。在此，电阻变化元件220被形成，在形成了细丝路径的瞬间，形成电流急剧增加，会有给予破坏存储器单元212等的损伤的可能性，因此，采用由自动形成电路210一边进行电流限制一边实施形成处理的结构。
并且，如图3、图4示出，在以LR化方向实施形成处理的情况下，由于形成处理前后的电阻值的变化大，由自动形成电路210能够容易检测形成完成，因此，在此被构成为以LR化方向实施形成处理，但是，也可以以HR化方向进行形成处理。
自动形成电路210包括：PMOS晶体管300，生成恒定电流IL；开关晶体管301，具有切换PMOS晶体管300与节点NBL的连接／非连接的开关的作用；开关302；差动放大器303；预充电晶体管304，用于将节点Nin预充电为形成用电压VPP；级数为n级的串联输入并行输出型的移位寄存器电路305；以及AND电路306。PMOS晶体管300，源极端子与形成用电压VPP的电压端子连接，并且，漏极端子与开关晶体管301的源极端子连接，在栅极端子，输入固定偏压电压Vbias。
该PMOS晶体管300，在饱和区域中动作后，作为恒定电流源来发挥功能，将恒定电流IL通过开关晶体管301和列选择电路／驱动器204和位线，供应给存储器单元。开关晶体管301的漏极端子，与列选择电路／驱动器204以及开关302连接，在开关晶体管301的栅极端子，输入作为AND电路306的输出的形成完成信号Vfp，按照形成完成信号Vfp，能够切换导通／非导通状态。
开关302，一方端与开关晶体管301的漏极端子被连接的节点NBL连接，另一方端与差动放大器303的反向输入端子以及预充电晶体管304的漏极端子连接，按照形成启用信号SWC的激活／非激活，分别能够切换导通／非导通状态。
预充电晶体管304，源极端子与形成用电压VPP的电压端子连接，并且，漏极端子与差动放大器303的反向输入端子被连接的节点Nin连接，在栅极端子，输入形成启用信号SWC。
节点Nin的电位，由基准电压Vref被输入的差动放大器303反向放大，被传达到移位寄存器电路305，以作为放大器输出NO。移位寄存器电路305，具有n个(n:2以上的整数)的触发器FF1～FFn串联连接的n级的结构，在各个触发器FF1～FFn的时钟输入端子CK，共同输入从自动形成控制电路211输出的时钟信号CLK。
并且，触发器FF1的输入端子D，与差动放大器303的放大器输出NO连接，各触发器FF1～FFn的输出N1～Nn，分别与AND电路306的输入端子连接。AND电路306，将输出N1～Nn的逻辑积结果，传达给开关晶体管301的栅极端子、以及自动形成控制电路211，以作为形成完成信号Vfp。
如此，自动形成电路210，在形成时，对处于近似于绝缘体的非常高电阻的初始状态的存储器单元212，施加恒定电流IL。在通过形成，细丝路径被形成，电阻变化元件的电阻值降低的情况下，节点NBL以及节点Nin的电位降低。被构成为，在该电位比基准电压Vref低的情况下，放大器输出NO被激活，在按照移位寄存器电路305的级数n和时钟信号CLK的周期t的延迟时间后，形成完成信号Vfp被激活，开关晶体管301成为非导通，形成自动结束。
接着，说明自动形成电路210中的适当的基准电压Vref的设计指针。
图23是用于进行利用图21A以及图21B的整流元件216(例如，双向二极管)、和由上部电极219、电阻变化层218、以及下部电极215构成电阻变化元件220的负载特性，施加恒定电流IL进行形成时的动作点分析的I-V特性模式图，纵轴为电流I(任意单位)，横轴为电压V。
图23是用于说明，在通过LR化方向的形成处理而电阻变化膜中形成细丝路径，从具有电流非线性的、近似于绝缘体的非常高电阻的初始状态转变为低电阻状态的情况下，电阻变化元件220的端子间电压在细丝路径形成前后哪些程度变化的I-V特性图。
并且，在图23中，以曲线(1)表示，作为阈值电压Vf的双向二极管的整流元件216的负载特性。在此，阈值电压Vf被定义为，整流元件216导通的电压，例如，具有对称的电压-电流特性的双向二极管，以一方的电极为基准，另一方的电极被施加+Vf以上的电压或-Vf以下的电压时导通。
以曲线(2)表示，在处于初始电阻状态的电阻变化元件220的形成处理时，电阻变化元件220的端子间电压Vsf被钳位为预定的阈值电压(例如，所述的阈值电压Ve)的负载特性，以直线(3)表示，形成完成后的低电阻状态LR的电阻变化元件220的负载特性。
在此，在电阻变化元件220处于近似于靠近绝缘体的初始状态的情况下，在形成处理时，在存储器单元212被施加恒定电流IL的情况下，形成开始时的存储器单元212的动作点，成为点Q(负载特性(1)和(2)的交点)。
此时，存储器单元212的端子间电压，成为整流元件216的端子间电压Vdi与电阻变化元件220的端子间电压Vsf的和，该电压，通过位线、列选择电路／驱动器204、开关302，输入到差动放大器303的反向输入端子。
此后，细丝路径被形成，电阻变化元件220的端子间电压，在保持动作点Q的状态下，转变为Vsf的大致一半的Vse，以从Vsf变为低电阻化电压，电阻变化元件220的负载特性从(2)转变为(3)，向低电阻状态LR的形成处理完成。
此时，存储器单元212的端子间电压，成为整流元件216的端子间电压Vdi与电阻变化元件220的端子间电压Vse的和的3.5V左右，该电压，通过位线、列选择电路／驱动器204、开关302，输入到差动放大器303的反向输入端子。
根据以上的动作点分析可知，在由自动形成电路210进行电阻变化元件220的形成处理的情况下，差动放大器303的反向输入端子，从Vdi+Vsf转变为Vdi+Vse，为了检测该电压变化，而适当的是，利用图23示出的适当范围内包含的转变前后的中间电压，以作为基准电压Vref。
(第2实施方式涉及的非易失性存储装置的动作例)
接着，对于作为形成处理完成后的通常动作的写入信息时的写入周期以及读出信息时的读出周期中的第2实施方式涉及的非易失性存储装置的动作例，参照图24示出的定时图进行说明。
图24是示出本发明的第2实施方式涉及的非易失性存储装置的通常的写入动作以及通常的读出动作的一个例子的定时图。而且，在此示出，将电阻变化层为高电阻状态的情况分配为信息“0”、将低电阻状态的情况分配为信息“1”时的动作例。并且，仅示出进行有关存储器单元M111以及M122的信息的写入及读出的情况，以便于说明。
图24中的VP示出，由电阻变化元件220和整流元件216构成的存储器单元212的电阻变化所需要的电压脉冲的电压。在此，优选的是，施加到非选择的字线以及位线的电压VP／2，成立VP／2＜Vf的关系。这是因为，据此，非选择的存储器单元的整流元件成为截止状态，能够抑制绕过非选择的存储器单元流动的漏电流。其结果为，能够抑制供应给不需要写入信息的存储器单元的不用的电流，能够试图进一步的低消耗电流化。并且，也有能够抑制对非选择的存储器单元的不意图的浅的写入(一般，称为干扰)等的优点。
并且，在图24中分别示出，作为一次的写入周期所需要的时间的写入周期时间为tW，作为一次的读出周期所需要的时间的读出周期时间为tR。
在对存储器单元M111的写入周期中，字线WL0被施加脉冲宽度tP的电压脉冲VP，按照该定时，位线BL0同样被施加0V的电压。据此，对存储器单元M111写入信息“0”时的写入用电压被施加，其结果为，存储器单元M111的电阻变化层218成为高电阻化。也就是说，信息“0”写入到存储器单元M111。
接着，在对存储器单元M122的写入周期中，字线WL1被施加脉冲宽度tP的0V的电压，按照该定时，位线BL1同样被施加电压脉冲VP。据此，对M122写入信息“1”时的写入用电压被施加，其结果为，存储器单元M122的电阻变化层218成为低电阻化。也就是说，信息“1”写入到存储器单元M122。
在对存储器单元M111的读出周期中，作为振幅比写入时的脉冲小的电压脉冲的、比0V大且比VP／2小的值的读出电压，施加到字线WL0。并且，按照该定时，作为振幅比写入时候的脉冲小的电压脉冲的、比VP／2大且比VP小的值的电压，施加到位线BL0。据此，与高电阻化后的存储器单元M111的电阻变化层218的电阻值相对应的电流输出，通过检测该输出电流值，从而读出信息“0”。
接着，在对存储器单元M122的读出周期中，与上述的对存储器单元M111的读出周期同样的电压，施加到字线WL1以及位线BL1。据此，与低电阻化后的存储器单元M122的电阻变化层218的电阻值相对应的电流输出，通过检测该输出电流值，从而读出信息“1”。
而且，如图24示出，在利用包含本发明的钽氧化物的电阻变化层218的情况下，即使施加到电极间的电脉冲的宽度为50ns左右的高速脉冲，也能够确认电阻变化现象。因此，能够将脉冲宽度tP设定为50ns左右。
如上所述，可以利用脉冲宽度为50ns左右的高速脉冲，因此，即使考虑到非易失性存储装置200的控制电路等的周边电路的动作时间等，也能够将一次的写入周期时间tW设定为80ns左右。在此情况下，例如，在通过数据输入输出电路207的端子DQ，以16位与非易失性存储装置200的外部进行数据的输入输出的情况下，信息的写入所需要的数据传送速度，成为每1秒钟25M字节，能够实现非常高速的写入动作。
进而，利用公知的页模式(page mode)或突发模式(burst mode)等的方法，增加非易失性存储装置内部的并行的写入位数，由此也能够实现更高速的写入动作。
在以往的非易失性存储器中，在周知为能够进行比较高速的数据传送的NAND闪存的情况下，即使利用所述的页模式，也写入所需要的数据传送速度为每1秒钟10M字节左右。据此，也能够确认本实施方式的非易失性半导体装置的写入动作的高速性。
接着，说明本发明的实施方式涉及的非易失性存储装置200的自动形成动作。
图25是示出本发明的第2实施方式涉及的非易失性存储装置200的自动形成动作的定时图。在图25示出的形成动作中，仅访问由自动形成控制电路211选择的存储器单元M111的1位，针对该位，利用图22示出的自动形成电路210，实施形成处理。
在图25中，在形成开始时，形成对象的存储器单元M111的字线WL0和位线BL0的电压状态为VPP／2，并且，时钟信号CLK、放大器输出NO、输出N1～Nn、以及形成完成信号Vfp，均为L电平。进而，节点Nin的电压状态为，形成用电压VPP，存储器单元M111为初始状态。
首先，针对预充电状态的存储器单元M111，在位线BL0，从自动形成电路210，通过列选择电路／驱动器204施加恒定电流IL，如图23说明，位线BL0的电压成为Vdi+Vsf，按照该定时，字线电压WL0被施加0V的电压。此时，节点Nin，形成启用信号SWC被激活，开关302成为导通状态，由此从初始的VPP电位转变为Vdi+Vsf。
此后，预定时间t0后，细丝路径开始被形成后，如图4(b)示出，由于紧挨在细丝路径形成之后不稳定，因此，一边摇动一边细丝路径直径扩大(电阻值降低)以及稳定化，位线BL0的电压以及节点Nin的电位，在细丝路径形成前后，从Vdi+Vsf转变为Vdi+Vse。此时，基准电压Vref，被设定为Vdi+Vsf和Vdi+Vse的中间电压，因此，通过紧挨在细丝路径形成之后的节点Nin的摇动，在放大器输出NO，发生颤振(chattering)(图25的虚线圈部分A)。
在放大器输出NO发生颤动(A)时，移位寄存器电路305的第1级的触发器FF1的输出N1，与时钟信号CLK的上升沿同步，获得放大器输出NO的H电平，从L电平转变为H电平(箭头B)。此后，触发器FF1，与下次的时钟信号CLK的上升沿同步，获得放大器输出NO的L电平，输出N1，从H电平转变为L电平(箭头C)。进而，触发器FF1，与下次的时钟信号CLK的上升沿同步，获得放大器输出NO的H电平，输出N1，从L电平转变为H电平(箭头D)。
此后，直到存储器单元M111的形成动作结束为止，放大器输出NO为H电平，因此，输出N1，保持H电平。并且，触发器FF2～FF11的输出N2～N11，输出N1的波形，分别按照时钟信号CLK的周期t延迟并传播。
其结果为，从紧挨在细丝路径形成之后(箭头B)的定时，n+1周期(n为移位寄存器电路305的级数)后，输出N1～N11的全部成为H电平，据此，作为AND电路306的输出的形成完成信号Vfp，从L电平转变为H电平，开关晶体管301成为非导通状态，位线BL0的电压以及节点Nin的电位，被放电为0V，存储器单元M111的形成完成。此后，返回到初始的预充电状态,以准备下次的存储器单元的形成。
在此，关注存储器单元M111，说明了自动形成，但是，在实际的阵列的形成中，自动形成控制电路211，每当选择存储器单元的形成完成时，在增量地址的状态下，依次进行生成，所有的存储器单元被自动形成。
如上所述，在利用了自动形成电路210的自动形成中，从紧挨在细丝路径形成之后(细丝路径直径小)，最低也在时钟信号CLK的周期t的n-1倍(n为移位寄存器电路305的级数n)的时间，电阻变化元件220被施加追加的恒定电流IL，因此，细丝路径直径扩大，充足地实施形成，其结果为，通常的改写动作中的LR状态的单元电流增加。
并且，由于对形成完成信号Vfp的生成，利用时钟同步的移位寄存器电路305，因此，即使发生细丝路径形成以及成长过程的摇动(颤动)，也不会在不充足的细丝路径直径的状态下形成结束，而在细丝路径充足地扩大并稳定化的状态下能够进行合格判定，由此能够实现动作窗口扩大的高速并高可靠性的非易失性存储装置。
而且，对于放大器输出NO的颤动，在时钟信号CLK的周期长、或者直到细丝路径直径扩大并稳定化为止的时间短的情况下等，并不一定发生。
并且，对于移位寄存器电路305的级数n以及时钟信号CLK的周期，按照电阻变化元件的形成特性，适宜地调整即可。进而，在本实施方式中，由于在形成前后的电阻值的变化大，易于由自动形成电路210检测形成完成，因此，实施了LR化方向的形成，但是，在由正方向的形成也能够没有问题地检测的情况下，可以实施正方向的形成。
并且，在存储器单元阵列尺寸不大的情况下，由于非选择的漏电流小，因此，也可以不设置作为开关元件起作用的整流元件216(例如，双向二极管)。
进而，在本实施方式中，由利用作为开关元件的双向二极管的交叉点存储器单元阵列，说明了自动形成动作，但是，当然，在开关元件为MOS晶体管的1T1R存储器单元阵列的情况下，也能够同样适用。
只要不脱离本发明的宗旨，施行本领域的技术人员想到的各种变形、或组合实施方式以及变形例中的构成要素而实现的形成方法以及电阻变化型非易失性存储装置，也包含在本发明中。
(第3实施方式)
接着，对于本发明的第3实施方式，说明以下的情况，即，在装置内不具备第2实施方式说明的非易失性存储装置中的自动形成控制电路211以及自动形成电路210，而从非易失性存储装置的外部，进行控制，实施形成。
(第3实施方式涉及的非易失性存储装置)
图26是示出本发明的实施方式涉及的电阻变化型非易失性存储装置400(以下，简称为非易失性存储装置400)的结构的一个例子的框图。
如图26所示，本实施方式所涉及的非易失性存储装置400在半导体基板上具备存储器主体部401，存储器主体部401具备：存储器单元阵列402，对图39说明的上部电极100c利用了Ir(铱)的1T1R型存储器单元排列为行列状；行选择电路408；行驱动器407，包含字线驱动器WLD及源极线驱动器SLD；列选择电路403；脉冲宽度可变写入电路406，用于进行形成以及数据的写入；读出放大器404，检测在选择位线流动的电流量，将高电阻状态判定为数据“0”，并且将低电阻状态判定为数据“1”；数据输入输出电路405，通过端子DQ进行输入输出数据的输入输出处理。
读出放大器404，在功能上，包括：形成判定部，判定从存储器单元阵列402选择的至少一个存储器单元中包含的电阻变化型非易失性存储元件是否为低电阻状态；以及通常判定部，判定该存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态，并且，对于实现其的具体电路结构，包括通常动作用基准电流生成电路702、形成动作用基准电流生成电路703以及比较电路704。也就是说，由通常动作用基准电流生成电路702和比较电路704实现通常判定部，由形成动作用基准电流生成电路703和比较电路704实现形成判定部。
进而，非易失性存储装置400具备，高电阻(HR)化用电源413以及低电阻(LR)化用电源412，以作为写入用电源411，并且，具备形成用电源500。
进而，非易失性存储装置400还具备：地址输入电路409，接受从外部输入的地址信号；以及控制电路410，根据从外部输入的控制信号，控制存储器主体部401的动作。
存储器单元阵列402，由电阻变化型非易失性存储元件和开关元件(在此，晶体管)串联连接的多个存储器单元构成，更具体而言，具备：多个字线WL0、WL1、WL2、…及多个位线BL0、BL1、BL2、…，形成于半导体基板之上，其排列为相互交叉；多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…（下面，表述为“晶体管N11、N12、…”），对应于这些字线WL0、WL1、WL2、…及位线BL0、BL1、BL2、…的交点来分别设置，且是开关元件的一个例子；多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…（下面，表述为“电阻变化元件R11、R12、…”），与晶体管N11、N12、…以1对1的形式进行串联连接；各自构成了存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…（下面，表述为“存储器单元M11、M12、…”）。
如图26所示，晶体管N11、N21、N31、…的栅极连接在字线WL0上，晶体管N12、N22、N32、…的栅极连接在字线WL1上，晶体管N13、N23、N33、…的栅极连接在字线WL2上，晶体管N14、N24、N34、…的栅极连接在字线WL3上。
另外，晶体管N11、N21、N31、…及晶体管N12、N22、N32、…共同连接在源极线SL0上，晶体管N13、N23、N33、…及晶体管N14、N24、N34、…共同连接在源极线SL2上。
电阻变化元件R11、R12，…为图39示出的电阻变化元件100，具有上述的特性。也就是说，这样的电阻变化元件具有，(1)以上部电极(第2电极)100c为基准，对下部电极(第1电极)100a施加作为具有正的电压的第1阈值电压以上的电压脉冲的低电阻化电压脉冲，则转变为低电阻状态，以下部电极100a为基准，对上部电极100c施加作为具有正的电压的第2阈值电压以上的电压脉冲的高电阻化电压脉冲，则转变为高电阻状态的特性，(2)制造后未被施加电压的初始状态下的非线性的电流-电压特性，(3)在初始状态下，以下部电极100a为基准，对上部电极100c施加具有正的电位的预定电压以上的电压的电压脉冲，并且，在预定时间继续施加该电压，则发生从初始状态，根据被施加的电压脉冲的极性，在高电阻状态与低电阻状态之间能够可逆地变化的形成，并且，在电阻变化型非易失性存储元件流动的电流增大，则该形成时间指数函数地减少的特性，(4)在形成处理中，被施加的至少1个以上的电压脉冲的累积性的脉冲施加时间越大，形成处理完成的概率就越大的特性。
另外，电阻变化元件R11、R12、R13、R14、…连接在位线BL0上，电阻变化元件R21、R22、R23、R24、…连接在位线BL1上，电阻变化元件R31、R32、R33、R34、…连接在位线BL2上。这样，相对于实施方式中的存储器单元阵列402，采取了与各位线BL0、BL1、BL2、…对应的电阻变化元件R11、R12、R13、…不经过NMOS晶体管N11、N12、…而直接连接的结构。
控制电路410，在形成时，将指示形成用电压的施加的形成信号输出到形成用电源500以及脉冲宽度可变写入电路406。另外，在数据的写入周期中，按照输入到数据输入输出电路405中的输入数据Din，将指示写入用电压的施加的写入信号输出到脉冲宽度可变写入电路406。另一方面，在数据的读出周期中，控制电路410将指示读出动作的读出信号输出到读出放大器404。
而且，行选择电路408以及列选择电路403，构成从存储器单元阵列402中选择至少1个存储器单元的选择部。
行选择电路408，接受从地址输入电路409所输出的行地址信号，按照该行地址信号，从行驱动器407，通过与多个字线WL0、WL1、WL2、…之中的某个对应的字线驱动电路WLD，对其选择出的字线施加预定的电压。
另外同样，行选择电路408，接受从地址输入电路409所输出的行地址信号，按照该行地址信号，从行驱动器407，通过与多个源极线SL0、SL2、…之中的某个对应的源极线驱动电路SLD，对其选择出的源极线施加预定的电压。
脉冲宽度可变写入电路406是，在将由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件形成的情况下，或者，在写入的情况下，发生用于使该电阻变化型非易失性存储元件的电阻状态转变位所希望的状态的写入用电压脉冲的电路。
脉冲宽度可变写入电路406，在通常动作模式(使电阻变化元件在高电阻状态与低电阻状态之间转变的动作模式)的情况下，在由控制电路410进行写入指示时，生成固定脉冲宽度的写入用电压脉冲。
并且，脉冲宽度可变写入电路406，在形成模式(形成处理)时，根据由形成用脉冲宽度控制时钟信号端子输入的任意宽度的脉冲信号，生成与该宽度相同的宽度的形成用脉冲。如此生成的写入以及形成用脉冲，施加到由列选择电路403选择的位线。
具体而言，该脉冲宽度可变写入电路406，在由控制电路410的控制下，为了将选择出的存储器单元中包含的电阻变化型非易失性存储元件形成，将具有比以下部电极100a为基准相对于上部电极100c具有正的电位的预定电压大的振幅、且具有第1脉冲宽度的第1正电压脉冲施加到存储器单元，并且，在所述形成判定部，判断为第1正电压脉冲的施加后的电阻变化型非易失性存储元件不处于低电阻状态的情况下，将具有以下部电极100a为基准相对于上部电极100c具有正的电位的预定电压以上的振幅、且具有比第1脉冲宽度大的脉冲宽度的第2正电压脉冲施加到存储器单元。
写入用电源411是，发生使由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件从高电阻状态转变为低电阻状态、或者从低电阻状态转变为高电阻状态转变所用的写入用电压的电路。具体而言，该写入用电源411，由低电阻化用的LR化用电源412以及高电阻化用的HR化用电源413构成。LR化用电源412的输出VL0输入到行驱动器407，并且，HR化用电源413的输出VH0输入到脉冲宽度可变写入电路406。
并且，形成用电源500的输出VFL0输入到行驱动器407，并且，输出VFH0输入到脉冲宽度可变写入电路406。
通常动作用基准电流生成电路702，在通常读出(所述通常动作模式的读出)时，根据读出启用信号C1激活，将读出用基准电流复制到比较电路704。
并且，形成动作用基准电流生成电路703，在形成动作(所述形成模式)时，由形成用基准电流选择信号C21以及C22中的某一方激活，将在图16示出的第1形成工序(首先粗糙地形成细丝路径)中利用的第1形成用基准电流、以及在第2形成工序(将直径的大小不充足的细丝路径扩大)中利用的第2形成用基准电流中的某一方的基准电流，复制到比较电路704。并且，比较电路704，比较并判定读出用基准电流、或者、第1以及第2形成用基准电流中的某一方的基准电流、与由列选择电路403选择的存储器单元电流，将判定结果输出到数据输入输出电路405。
图27是示出图26中读出放大器404的详细结构一例的电路图。
读出放大器404，由磁镜比为1对1的电流镜电路418、尺寸相等的钳位晶体管419、420、基准电路421以及差动放大器424构成。基准电路421，由通常动作用基准电流生成电路702和形成动作用基准电流生成电路703构成。形成动作用基准电流生成电路703包括，由形成用基准电流选择信号C21激活的第1形成动作用基准电流生成电路7031、以及由形成用基准电流选择信号C22激活的第2形成动作用基准电流生成电路7032。
在通常动作用基准电流生成电路702中，选择晶体管422与通常读出用的设定为高电阻单元电流和低电阻单元电流的大致中间的电流值所对应的电阻值的基准电阻Rref串联连接的分支的一端连接于接地电位，另一方的端子连接于钳位晶体管419的源极端子，并且，在选择晶体管422的栅极端子，输入读出启用信号C1，由读出启用信号C1，选择晶体管422，能够切换导通／非导通状态。
同样，在第1形成动作用基准电流生成电路7031中，选择晶体管423与第1形成用的设定为比以通常动作写入的高电阻状态的电阻值略低的电阻值的基准电阻Rb串联连接的分支的一端连接于接地电位，另一方的端子连接于钳位晶体管419的源极端子，并且，在选择晶体管423的栅极端子，输入形成用基准电流选择信号C21，由形成用基准电流选择信号C21，选择晶体管423，能够切换导通／非导通状态。
同样，在第2形成动作用基准电流生成电路7032中，选择晶体管427与第2(追加)形成用的设定为以通常动作写入的低电阻状态的电阻值的基准电阻RbL串联连接的分支的一端连接于接地电位，另一方的端子连接于钳位晶体管419的源极端子，并且，在选择晶体管427的栅极端子，输入形成用基准电流选择信号C22，由形成用基准电流选择信号C22，选择晶体管427，能够切换导通／非导通状态。
另外，钳位晶体管419、420，在栅极端子输入钳位电压VCLP，钳位晶体管420的源极端子经过列选择电路403和位线，连接于存储器单元，钳位晶体管419、420的漏极端子分别连接于构成电流镜电路418的晶体管425、426的漏极端子。钳位晶体管420的漏极端子电位由基准电压Vsense输入的差动放大器424反向放大，作为读出放大器输出SAO传达给数据输入输出电路405。
图28是用于说明读出放大器404的判定电平的图。读出放大器404，如图28示出，在作为高电阻状态HR的电阻值Rhr和作为低电阻状态LR的电阻值Rlr之间，具有通常读出用的基准电阻Rref、第1形成用的基准电阻Rb以及第2(追加)形成用的基准电阻RbL的3个判定电平，以作为一个例子。
第1形成用的基准电阻Rb，为了判定在电阻变化元件中是否形成细丝路径，而被设定为比高电阻状态HR的电阻值Rhr略小的电阻值。
并且，第2(追加)形成用的基准电阻RbL，为了判定电阻变化元件的细丝路径直径是否充足地扩大、低电阻状态单元电流是否成为预定值以上，而被设定为目标的低电阻状态LR的电阻值Rlr。
并且，通常读出用的基准电阻Rref，为了判定电阻变化元件是高电阻状态还是低电阻状态，而被设定为比高电阻状态HR的电阻值Rhl小、且比低电阻状态LR的电阻值Rlr大的电阻值。
而且，在该图28中，还示出电阻变化元件的初始状态的电阻值Rinit，以作为参考。在此，对于第1形成处理后的电阻变化元件的电阻值，由于并不一定比高电阻状态HR下的电阻值Rhr低，因此，第1形成用的基准电阻Rb，不需要是如图28示出的、比高电阻状态HR小的电阻值，若能够区别初始状态和第1形成处理完成的状态，则可以是比高电阻状态HR下的电阻值Rhr大的电阻值。据此，不施加图5的步骤S23中的负电压脉冲，而判断紧挨在形成用的正电压脉冲的施加之后的电阻值，从而能够判断第1形成处理的完成。
接着，对于如上所构成的非易失性存储装置400，首先说明读出放大器404的动作，随后，说明非易失性存储装置400进行数据写入、形成时的写入周期及进行通常读出、检验读出时的读出周期中的动作。
首先，说明图27所示的读出放大器404的动作。
读出放大器404，在电阻变化元件中形成以及扩大细丝路径的第1以及第2形成工序中，在向对象的电阻变化元件施加形成用的正电压脉冲、还施加用于低电阻化的负电压脉冲之后，通过列选择电路403和位线，与对象的存储器单元(包含对象的电阻变化元件)连接。
基准电路421以及对象的存储器单元被构成为，以从钳位电压VCLP降低钳位晶体管419、420的阈值电压Vth后的电压VCLP-Vth为上限的电压被施加，以作为读出电压Vread。
在基准电路421中，由形成用基准电流选择信号C21，选择晶体管423激活，成为导通状态，选择第1形成用的基准电阻Rb，其他的选择晶体管422、427分别由读出启用信号C1以及形成用基准电流选择信号C22非激活，成为非导通状态，基准电流Iref＝Vread／Rb流动。
基准电流Iref由电流镜电路418复制，作为负载电流IL，与基准电流Iref大致相同的大小的电流流动，该负载电流IL和存储器单元电流Ic的大小关系由钳位晶体管420进行比较。依赖于其比较结果，由差动放大器424检测钳位晶体管420的漏极端子电压是比基准电压Vsense高还是低，差动放大器424将读出放大器输出SAO输出。
在此，在用于低电阻化的负电压脉冲的施加后的存储器单元的电阻值，仍然为比第1形成用的基准电阻Rb高的、初始状态的电阻值Rinit的情况下，存储器单元电流Ic＝Vread／Rinit流动。此时，成为负载电流IL(Vread／Rb)＞存储器单元电流Ic(Vread／Rinit)，钳位晶体管420的漏极端子电压，在预定时间后成为比基准电压Vsense高，读出放大器输出SAO，输出L电平“0”。
也就是说，在选择存储器单元为比第1形成用的基准电阻Rb高的初始电阻状态的情况下，读出放大器404判定为“0”、即形成处理不合格。
另一方面，在选择存储器单元由第1形成工序形成，还被施加用于低电阻化的负电压脉冲，选择存储器单元的电阻值，成为比第1形成用的基准电阻Rb低的Rl1的情况下，存储器单元电流Ic＝Vread／Rl1流动。此时，成为负载电流IL(Vread／Rb)＜存储器单元电流Ic(Vread／Rl1)，钳位晶体管420的漏极端子电压，在预定时间后变得比基准电压Vsense低，对于读出放大器输出SAO，输出H电平。
也就是说，在选择存储器单元成为比第1形成用的基准电阻Rb低的电阻值Rl1的情况下，读出放大器404的输出成为H电平“1”，形成处理被判定为合格，对象存储器单元的形成处理完成。
同样，在第2(追加)形成工序时，基准电路421，由形成用基准电流选择信号C22，选择晶体管427激活，成为导通状态，第2形成用的基准电阻RbL被选择，其他的选择晶体管422、423，分别由读出启用信号C1以及形成用基准电流选择信号C21非激活，成为非导通状态，基准电流Iref＝Vread／RbL流动。
基准电流Iref由电流镜电路418复制，作为负载电流IL，与基准电流Iref大致相同的大小的电流流动，该负载电流IL和存储器单元电流Ic的大小关系由钳位晶体管420进行比较。依赖于其比较结果，由差动放大器424检测钳位晶体管420的漏极端子电压是比基准电压Vsense高还是低，差动放大器424将读出放大器输出SAO输出。
在此，在用于低电阻化的负电压脉冲施加后的电阻值为比第2形成用的基准电阻RbL高的低电阻状态Rl2的情况下，存储器单元电流Ic＝Vread／Rl2流动。此时，成为负载电流IL(Vread／RbL)＞存储器单元电流Ic(Vread／Rl2)，钳位晶体管420的漏极端子电压，预定时间后变得比基准电压Vsense高，对于读出放大器输出SAO，输出L电平“0”。
也就是说，在选择存储器单元为比第2形成用的基准电阻RbL高的电阻值Rl2的情况下，判定为读出放大器404的输出为L电平"0"，即第2(追加)形成处理为不合格。
另一方面，选择存储器单元的电阻值在第2形成工序中被追加形成，用于低电阻化的负电压脉冲的施加后的电阻值，成为比第2形成用的基准电阻RbL低的Rl3的情况下，存储器单元电流Ic＝Vread／Rl3流动。此时，成为负载电流IL(Vread／RbL)＜存储器单元电流Ic(Vread／Rl3)，钳位晶体管420的漏极端子电压，在预定时间后变得比基准电压Vsense低，对于读出放大器输出SAO，输出H电平“1″。
也就是说，在选择存储器单元成为比第2形成用的基准电阻RbL低的电阻值Rl3的情况下，读出放大器404的输出成为H电平“1”，追加形成处理被判定为合格，对象存储器单元的追加形成完成。
另外，在通常读出时，基准电路421，由读出启用信号C1，选择晶体管422激活，成为导通状态，通常读出用的基准电阻Rref被选择，其他的选择晶体管427、423，分别由形成用基准电流选择信号C22、C21非激活，成为非导通状态，基准电流Iref＝Vread／Rref流动。
基准电流Iref由电流镜电路418复制，作为负载电流IL，与基准电流Iref大致相同的大小的电流流动，该负载电流IL和存储器单元电流Ic的大小关系由钳位晶体管420进行比较。依赖于其比较结果，由差动放大器224检测钳位晶体管420的漏极端子电压是比基准电压Vsense高还是低，差动放大器224将读出放大器输出SAO输出。
在此，在高电阻状态的电阻值为Rhr、低电阻状态的电阻值为Rlr的情况下，在选择存储器单元为高电阻状态时，存储器单元电流Ic＝Vread／Rhr流动。此时，成为负载电流IL(Vread／Rref)＞存储器单元电流Ic(Vread／Rhr)，钳位晶体管420的漏极端子电压，变得比基准电压Vsense高，对于读出放大器输出SAO，输出L电平“0”。
也就是说，在选择存储器单元为比通常读出用的基准电阻Rref高的高电阻状态的电阻值Rhr的情况下，读出放大器404判定为“0”数据。
另一方面，在选择存储器单元为低电阻状态的情况下，存储器单元电流Ic＝Vread／Rlr流动。此时，成为负载电流IL(Vread／Rref)＜存储器单元电流Ic(Vread／Rlr)，钳位晶体管420的漏极端子电压，变得比基准电压Vsense低，对于读出放大器输出SAO，输出H电平。
也就是说，在选择存储器单元为比通常读出用的基准电阻Rref低的低电阻状态的电阻值Rhl的情况下，读出放大器404判定为“1”数据。
接着，图29示出，形成、形成判定(检验)读出、“1”写入(LR化)、“0”写入(HR化)、读出的各个动作模式中的字线(WL)电压、源极线(SL)电压、位线(BL)电压的各种设定电压一览。
在图29中，形成时(包含第1形成(正电压脉冲施加)时以及第2(追加)形成(负电压脉冲施加)时)的位线BL电压，分别表示Vfh以及-Vfh的振幅的电压脉冲，并且，“1”写入(LR化)以及“0”写入(HR化)中的位线BL电压，分别表示VH以及-VH的振幅的写入电压脉冲。在此，形成时的Vfh＞写入时的VH。
在“1”写入(LR化)时，VL是，LR化用电源412所发生的电压，并且，是由字线驱动器电路WLD、源极线驱动电路SLD施加的字线电压、源极线电压。VH是，被供应给脉冲宽度可变写入电路406的HR化用电源413所发生的电压。
在“0”写入(HR化)时，VL是，LR化用电源412所发生的电压，并且，是由字线驱动器电路WLD施加的字线电压。VH是，被供应给脉冲宽度可变写入电路406的HR化用电源413所发生的电压。
并且，在第1以及第2(追加)形成工序的正电压脉冲施加时，Vfh是，由脉冲宽度可变写入电路406施加的，脉冲宽度为Tp(n)(按照电压脉冲的施加次数n增加的可变值)且通常的改写用的电压脉冲的脉冲宽度(Th＝Tl)以上的电压脉冲的振幅，Vfl是，形成用电源500所发生的电压，并且，是由字线驱动器电路WLD施加的字线电压。
并且，在第1以及第2(追加)形成工序的负电压脉冲施加时，Vfh是，由脉冲宽度可变写入电路406施加的脉冲宽度为Tn且与通常的改写用的电压脉冲的脉冲宽度(Th＝Tl)相等的电压脉冲的振幅，Vfl是，形成用电源500所发生的电压，并且，是由字线驱动器电路WLD、源极线驱动器电路SLD施加的字线电压、源极线电压。
第1以及第2(追加)形成判定(检验)读出以及通常读出时，Vread是，由读出放大器404钳位的读出用电压，与被调整为不使读出干扰发生(即，不使电阻变化元件的电阻状态变化)的电压值对应。另外，VDD对应于供应给非易失性存储装置400的电源电压。
进而，在第1形成判定(检验)读出时，如图11示出，与能否形成无关，通过Ve旁边的正电压以上的电压施加，单元电流因电阻变化元件100的非线性特性而急剧增加，与第1形成用基准电阻Rb对应的单元电流的基准值Ith1以上的电流流动，因此，需要将第1形成判定读出用电压Vread，设定为比Ve充分低的电压。在此，也将第2(追加)形成判定读出用电压，设定为与第1形成判定读出用电压Vread相同的电压。
接着，对于非易失性存储装置400中的第1形成工序(参照图5以及图16)的形成动作的一例，参照图30所示的形成流程图进行说明。而且，在说明中，适当地利用表1示出的具体的数值以及反复的次数以作为例子，但是，该例子是易于说明而示出的，本发明不仅限于此。
如图30示出，首先，将形成用正电压脉冲VP(电压Vfh)的脉冲宽度设定为Tp(1)(在此，作为一个例子，与用于通常的写入动作的脉冲宽度相同的50ns)，并且，将循环次数变量n初始设定为1(步骤S1)。
接着，判定循环次数变量n是否为13以下(步骤S2)，在循环次数变量n比13大的情况下(步骤S2的“否”)，由于形成不良，因此结束形成动作，另一方面，在循环次数变量n为13以下的情况下(步骤S2的“是”)，将存储器单元的地址AD初始化(AD＝0)(步骤S3)，接着，判定选择存储器单元M11的地址AD是否为存储器单元阵列402的最终地址ADf以下(步骤S4)。
其结果为，在选择存储器单元的地址AD为最终地址ADf以下的情况下(步骤S4的“是”)，对选择存储器单元，进行判断选择存储器单元的电阻值Rc是否比基准电阻Rb小(Rc＜Rb)的检验读出(步骤S5(判定步骤))，其结果为，在选择存储器单元的电阻值Rc比形成用的基准电阻Rb小(Rc＜Rb)的情况下(步骤S5的“是”)，由于电阻值已经降低到不需要形成的程度，因此对选择存储器单元的地址AD进行增量(步骤S8)，选择下一个地址AD的存储器单元。
另一方面，在选择存储器单元的电阻值Rc为形成用的基准电阻Rb以上(Rc≥Rb)的情况下(步骤S5的“否”)，利用被设定的形成用的正电压脉冲VP(电压VP＝Vfh)的脉冲宽度Tp(1)，对选择存储器单元，施加形成用的正电压脉冲(+Vfh，脉冲宽度Tp(1))(步骤S6(第1电压施加步骤))，接着，作为判定是否已形成的预准备，施加负电压脉冲(-Vfh，脉冲宽度Tn1)(步骤S7(判断步骤的一部分))。
随后，对选择存储器单元的地址AD进行增量（步骤S8），选择下一个地址AD的存储器单元。以下，反复步骤S4～步骤S8，直到选择存储器单元的地址AD变得比最终地址ADf大为止。
在步骤S4中选择存储器单元的地址AD比最终地址ADf大的情况下（AD＞ADf)（步骤S4的“否”），由存储器测试器等的外部装置判定存储器单元阵列402的所有的存储器单元的各电阻值Rc是否已经变得比形成用的基准电阻Rb小（Rc＜Rb）（步骤S9），在所有的存储器单元的各电阻值Rc没有变得比基准电阻Rb小的情况下（步骤S9的“否”），将循环次数变量n增量+1，设定为n＝2(步骤S10)，接着，判定循环次数变量n是否为13以下(步骤S2)。
随后，反复步骤S2～步骤S10，直到循环次数变量n变得比13大为止，或者，直到在步骤S9中所有的存储器单元的形成合格为止。
但是，形成用的正电压脉冲的宽度Tp(n)(n＝1、2、3、…、的整数)的值，被设定为所述的表1，以作为一个例子。
如此，该形成流程包括：判定步骤S5，判定电阻变化元件100的电阻值是否比形成用的基准电阻Rb小；施加步骤S6，在判定为不小的情况下(步骤S5的“否”)，施加与用于通常的改写的脉冲宽度(Th以及Tl)同一或比它长的形成用的正电压脉冲(+Vfh，脉冲宽度Tp(n))；以及施加步骤S7，施加负电压脉冲(-Vfh，脉冲宽度Tn1)，以作为判定是否已经形成的预准备。当然，对于负电压脉冲，能够使电阻变化元件成为低电阻化即可，对于脉冲宽度Tn1，可以利用与用于通常的写入动作的脉冲宽度不同的脉冲宽度。
而且，判定步骤S5和施加步骤S6、S7，对存储器单元阵列402中的所有的存储器单元反复(步骤S4～步骤S8)，在对形成对象存储器单元的同一的正电压脉冲和负电压脉冲的施加结束后，在存在没有被形成的单元的情况下，再次，对所有的存储器单元反复判定步骤S5和施加步骤S6、S7(步骤S4～步骤S8)。
在图30中示出，在步骤S7后的步骤S8中对地址AD进行增量来对所有的位施加各个脉冲宽度的正电压脉冲的一个例子的流程图，但也可以，在步骤S7后，返回到步骤S5，确认每一个位的形成的成功后，增量为下一个位的地址AD。
如上所述，通过采用用于形成处理的正电压脉冲的脉冲宽度上升的第1形成流程，能够仅对需要形成细丝路径的存储器单元施加正电压脉冲以及负电压脉冲，因此，能够对存储器单元阵列实施，高速的(粗糙的)形成。
接着，对于非易失性存储装置400中的第2形成工序(参照图16)的形成动作的一例，参照图31所示的形成流程图进行说明。
在图31的第2(追加)形成流程中，与图30的第1形成流程相比，区别为：初始化步骤S41；步骤S42，判定循环次数变量n是否为10以下；检验读出步骤S45，判断选择存储器单元的电阻值Rc是否为基准电阻RbL以下(Rc≤RbL)；正电压脉冲施加步骤S46；步骤S49，由存储器测试器等的外部装置判定存储器单元阵列402的所有的存储器单元的各个电阻值Rc是否为第2形成用的基准电阻RbL以下(Rc≤RbL)。
如图31示出，首先，将循环次数变量n初始化为1(步骤S41)。
接着，判定循环次数变量n是否为10以下(步骤S42)，在循环次数变量n比10大的情况下(步骤S42的“否”)，由于第2(追加)形成不良，因此结束追加形成动作，另一方面，在循环次数变量n为10以下的情况下(步骤S42的“是”)，将存储器单元的地址AD初始化(AD＝0)(步骤S43)，接着，判定选择存储器单元M11的地址AD是否为存储器单元阵列402的最终地址ADf以下(步骤S44)。
其结果为，在选择存储器单元的地址AD为最终地址ADf以下的情况下(步骤S44的“是”)，对选择存储器单元，进行判断选择存储器单元的电阻值Rc是否为基准电阻RbL以下(Rc≤RbL)的检验读出(步骤S45(判定步骤))，其结果为，在选择存储器单元的电阻值Rc为第2形成用的基准电阻RbL以下(Rc≤RbL)的情况下(步骤S45的“是”)，由于细丝路径直径已经扩大到不需要使细丝路径直径扩大的追加形成的程度，因此对选择存储器单元的地址AD进行增量(步骤S48)，选择下一个地址AD的存储器单元。
另一方面，在选择存储器单元的电阻值Rc比第2形成用的基准电阻RbL大(Rc＞RbL)的情况下(步骤S45的“否”)，利用被设定的形成用的正电压脉冲VP(电压VP＝Vfh)的脉冲宽度Tp2，对选择存储器单元，施加形成用的正电压脉冲(电压Vfh，脉冲宽度Tp2)(步骤S46(追加电压施加步骤))，接着，施加负电压脉冲(电压Vfh，脉冲宽度Tn2)，以作为判定是否已追加形成的预准备(步骤S47(判断步骤的一部分))。
随后，对选择存储器单元的地址AD进行增量（步骤S48），选择下一个地址AD的存储器单元。以下，反复步骤S44～步骤S48，直到选择存储器单元的地址AD变得比最终地址ADf大为止。
在步骤S44中选择存储器单元的地址AD比最终地址ADf大时（AD＞ADf)（步骤S44的“否”），由存储器测试器等的外部装置判定存储器单元阵列402的所有的存储器单元的各电阻值Rc是否已经变得第2形成用的基准电阻RbL以下(Rc≤RbL)（步骤S49），在所有的存储器单元的各电阻值Rc没有变得基准电阻RbL以下的情况下（步骤S49的“否”），将循环次数变量n增量+1，设定为n＝2(步骤S50)，接着，判定循环次数变量n是否为10以下(步骤S42)。随后，反复步骤S42～步骤S50，直到循环次数变量n变得比10大为止，或者，直到在步骤S49中所有的存储器单元的第2追加形成合格为止。
如此，该第2追加形成流程包括：判定步骤S45，判定电阻变化元件100的电阻值是否为第2形成用的基准电阻RbL以下；施加步骤S46，在判定为不是RbL以下的情况下(步骤S45的“否”)，施加比用于通常的改写的脉冲宽度(Th以及Tl)长的追加形成用的正电压脉冲(电压Vfh，脉冲宽度Tp2)；以及施加步骤S47，施加负电压脉冲(电压Vfh，脉冲宽度Tn2)，以作为判定是否已经追加形成的预准备。
而且，判定步骤S45和施加步骤S46、S47，对存储器单元阵列402中的所有的存储器单元反复(步骤S44～步骤S48)，在对细丝路径直径不充足的追加形成对象存储器单元的同一的正电压脉冲和负电压脉冲的施加结束后，在存在没有被追加形成的单元的情况下，再次，对所有的存储器单元反复判定步骤S45和施加步骤S46、S47(步骤S44～步骤S48)。
在图31中示出，在步骤S47后的步骤S48中对地址AD进行增量来对所有的位施加各正电压脉冲的一个例子的流程图，但也可以，在步骤S47后，返回到步骤S45，确认每一个位的形成的成功后，增量为下一个位的地址AD。
如上所述，通过采用第2(追加)形成流程，对所有的存储器单元，能够实施将细丝路径直径扩大的追加形成以使低电阻状态的单元电阻值成为第2形成用的基准电阻RbL(目标LR值)以下，并且，能够仅对第1形成工序后的细丝路径直径不充足的存储器单元施加正电压脉冲以及负电压脉冲，因此，能够对存储器单元阵列实施高速的第2(追加)形成。
如上所述，在第1形成工序中首先粗糙地形成细丝路径，然后，在第2形成工序中，对第1形成工序中概率地发生的细丝路径直径不充足的大小的存储器单元，实施追加形成，能够将细丝路径直径扩大，其结果为，在通常的改写动作中的LR状态的单元电流增加，动作窗口扩大，由此能够实现高速以及高可靠性的非易失性存储装置。
对于如上所构成的非易失性存储装置400的数据写入周期、读出周期、以及形成中的动作例，参照图32A～图32C及图33所示的定时图、图26的本发明的第2实施方式涉及的非易失性存储装置400的结构图进行说明。
图32A～图32C是示出本发明的第2实施方式涉及的非易失性存储装置400的动作例的定时图。而且，在此，定义为，将电阻变化层为高电阻状态的情形分配为数据“0”，将低电阻状态的情形分配为数据“1”，来表示其动作例。另外，说明只针对有关存储器单元M11进行数据的写入及读出的情形，进行表示。
在图32A所示的对存储器单元M11的数据“1”写入周期内，最开始将选择位线BL0以及选择源极线SL0分别设定为电压VH以及电压VL(在此，与电压VH相等)。接下来，将选择的字线WL0设定为电压VL，但是此时图26的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图26的NMOS晶体管N11的漏极端子和源极端子都施加了相等的电压(VL＝VH)，因而不管晶体管的导通／截止都不流动电流。
接下来，将选择位线BL0在预定期间(Tl＝50ns)设定为电压0V，在预定期间后，再次施加变为电压VH的脉冲波形。在该阶段，在图26的存储器单元M11，被施加低电阻化电压脉冲(电压＝-VL)，从高电阻值向低电阻值进行写入。随后，将字线WL0设定为电压0V，数据“0”的写入完成。
也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加负电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加负电压脉冲，进行低电阻化。
在图32B所示的对存储器单元M11的数据“0”写入中，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VL，使图26的选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间(Th)设定为与电压VL相等的电压VH，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，在对图26的存储器单元M11，被施加正脉冲电压（即，高电阻化电压脉冲），从低电阻值向高电阻值进行写入。随后，将字线WL0设定为电压0V，数据“0”的写入完成。
也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加正电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加正电压脉冲，进行高电阻化。但是，并不限定为该方法。
在图32C所示的对存储器单元M11的数据的读出周期内，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为比电压VH(＝VL)低的电压VDD，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为读出电压Vread，通过由读出放大器404，检测在选择存储器单元M11流动的电流值，将所存储的数据判定为数据“0”或者数据“1”。随后，将字线WL0设定为电压0V，完成数据的读出动作。
下面，对于本发明实施方式涉及的非易失性存储装置400的形成动作，进行说明。
图33是示出本发明的第2实施方式涉及的非易失性存储装置400的形成动作的定时图。在图33所示的形成动作中，只访问地址AD为0的存储器单元M11的1位，不是阵列，而是对其位，实施图30以及图31所示的形成流程（但是，因为只访问1位，所以除外步骤S4、步骤S8、步骤S44、以及步骤S48）。
在图33中，形成开始时，形成对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态全都是0V，另外，形成用脉冲宽度控制时钟信号、以及端子DQ全都为L电平。另外，存储器单元M11是初始状态。
首先，在图30示出的流程图的步骤S1中，将形成用脉冲宽度控制时钟信号的电压设定为VP(电压VP＝VH)，将脉冲宽度设定为Tp(1)，并且，将循环次数变量n初始化为1，进行设定，以使脉冲宽度可变写入电路406，能够施加正电压脉冲(电压VH，脉冲宽度Tp(1))。
接下来，在步骤S2中，判定出循环次数变量n为13以下，在步骤S3中，对存储器单元的地址AD进行初始化（AD=0），转移到步骤S5。
在步骤S5中，为了检验读出选择存储器单元的电阻值Rc是否比第1形成用的基准电阻Rb小（Rc＜Rb），将选择的字线WL0设定为电压VDD，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为读出电压Vread，通过由读出放大器404，检测在选择存储器单元M11流动的电流值，从而判定选择存储器单元M11的电阻值Rc是否比第1形成用的基准电阻Rb小（Rc＜Rb）。在电阻值Rc为第1形成用的基准电阻Rb以上的情况下，对于读出放大器输出SAO，输出L电平，向端子DQ输出“0”数据，将形成处理不合格（否定）(在此，需要形成处理)的情况传达给外部装置（例如存储器测试器）。随后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接下来，为了对选择存储器单元施加图30示出的形成用的正电压脉冲(电压Vfh，脉冲宽度Tp(n)，n＝1)(步骤S6)，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压Vfl，使图26的选择存储器单元M11的NMOS晶体管N11导通。
接下来，按照形成用脉冲宽度控制时钟信号，将选择位线BL0在预定期间(Tp(n))，设定为电压Vfh，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，图26的存储器单元M11的电阻值Rc，仍然为初始状态，没有被形成。也就是说，在此表示形成失败的状态。随后，将字线WL0设定为电压0V，正电压脉冲施加完成。
接下来，对于进行图30示出的检验读出的预准备，为了对选择存储器单元施加负电压脉冲(-Vfl，脉冲宽度Tn1)(步骤S7)，最开始将选择位线BL0、源极线SL0分别设定为电压Vfh以及与电压Vfh相等的电压Vfl。
接下来，将选择的字线WL0设定为电压Vfl，但是此时图26的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图26的NMOS晶体管N11的漏极端子和源极端子都施加了相等的电压(Vfl＝Vfh)，因而不管晶体管的导通／截止都不流动电流。
接下来，将选择位线BL0在预定期间(Tn1)设定为电压0V，在预定期间后，再次施加变为电压Vfh的脉冲波形。在该阶段，在图26的存储器单元M11被施加LR化负电压脉冲(-Vfl)，但是，由于选择存储器单元M11没有被形成，因此表示没有转变为低电阻状态旁边的状态。随后，将字线WL0设定为电压0V，负电压脉冲施加完成。
随后，在步骤S9中，确认步骤S5的判定结果为形成不合格(否定)(图33中未图示)，转移到步骤S10，将循环次数变量n增量+1，设定为n＝2。
接下来，在步骤S2中，判定出循环次数变量n为13以下，在步骤S3中，对存储器单元的地址AD进行初始化（AD=0），转移到步骤S5。
在第2次的步骤S5中，虽然进行和第1次的步骤S5相同的检验读出（Rc＜Rb?）动作，但是这里因为选择存储器单元M11的电阻值Rc在初始电阻状态的原状下，为第1形成用的基准电阻Rb以上，所以，对于读出放大器输出SAO，输出L电平，向端子DQ输出“0”数据，将形成不合格（否定）的情况传达给外部装置（例如存储器测试器），完成检验读出动作。
接下来，为了对选择存储器单元施加图30示出的形成用的正电压脉冲(+Vfh，脉冲宽度Tp(2)＝100ns)(步骤S6)，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为与电压Vfh相等的电压Vfl，使图26的选择存储器单元M11的NMOS晶体管N11导通。
接下来，按照形成用脉冲宽度控制时钟信号，脉冲宽度可变写入电路406将选择位线BL0在预定期间(Tp(2))，设定为电压Vfh，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，图26的存储器单元M11，仍然为初始状态，没有被形成。也就是说，表示形成失败的状态。随后，将字线WL0设定为电压0V，正电压脉冲施加完成。
接下来，对于进行图30示出的检验读出的预准备，为了对选择存储器单元施加负电压脉冲(-Vfl，脉冲宽度Tn1)(步骤S7)，最开始将选择位线BL0、源极线SL0分别设定为电压Vfh以及与电压Vfh相等的电压Vfl。
接下来，将选择的字线WL0设定为电压Vfl，但是此时图26的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图26的NMOS晶体管N11的漏极端子和源极端子都施加了相等的电压(Vfl＝Vfh)，因而不管晶体管的导通／截止都不流动电流。
接下来，将选择位线BL0在预定期间(Tn1)设定为电压0V，在预定期间后，再次施加变为电压Vfh的脉冲波形。在该阶段，在图26的存储器单元M11被施加LR化负电压脉冲(-Vfl)，但是，由于选择存储器单元M11没有被形成，因此不能转变为低电阻状态旁边。随后，将字线WL0设定为电压0V，负电压脉冲施加完成。
其后，虽然将图30示出的步骤S2到步骤S10（除外步骤S4、步骤S8）的循环、即检验读出动作和正电压脉冲的施加以及负电压脉冲的施加反复第3次至第9次，但是存储器单元M11的电阻值Rc在初始电阻状态的原状下，仍是基准电阻Rb以上。也就是说，表示形成失败的状态。
随后，在步骤S9中，确认步骤S5的判定结果为形成不合格(否定)(图33中未图示)，转移到步骤S10，将循环次数变量n增量+1，设定为n＝10。
接下来，在步骤S2中，判定出循环次数变量n为13以下，在步骤S3中，对存储器单元的地址AD进行初始化（AD=0），转移到步骤S5。
在第10次的步骤S5中，虽然进行和第1次的步骤S5相同的检验读出（Rc＜Rb?）动作，但是这里因为选择存储器单元M11的电阻值Rc在初始电阻状态的原状下，为形成用的基准电阻Rb以上，所以，对于读出放大器输出SAO，输出L电平，向端子DQ输出“0”数据，将形成不合格（否定）的情况传达给外部装置（例如存储器测试器），完成检验读出动作。
接下来，为了对选择存储器单元施加图30示出的形成用的正电压脉冲(+Vfh，脉冲宽度Tp(10))(步骤S6)，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压Vfl，使图26的选择存储器单元M11的NMOS晶体管N11导通。接下来，按照形成用脉冲宽度控制时钟信号，将选择位线BL0在预定期间(Tp(10))，设定为电压Vfh，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，在图26的存储器单元M11，被施加长的脉冲宽度Tp(10)的形成用正电压脉冲，选择存储器单元M11，从初始的高电阻状态，形成导电路径，转变为高电阻状态HR旁边的形成后电阻值，进行形成。也就是说，表示形成成功。随后，将字线WL0设定为电压0V，形成用正电压脉冲施加完成。
接下来，对于进行图30示出的检验读出的预准备，为了对选择存储器单元施加负电压脉冲(Vfl，脉冲宽度Tn1)(步骤S7)，最开始将选择位线BL0、源极线SL0分别设定为电压Vfh以及与电压Vfh相等的电压Vfl。接下来，将选择的字线WL0设定为电压Vfl，但是此时图26的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图26的NMOS晶体管N11的漏极端子和源极端子都施加了相等的电压(Vfl＝Vfh)，因而不管晶体管的导通／截止都不流动电流。
接下来，将选择位线BL0在预定期间(Tn1)设定为电压0V，在预定期间后，再次施加变为电压Vfh的脉冲波形。在该阶段，在图26的存储器单元M11被施加LR化负电压脉冲(Vfl)，但是，由于选择存储器单元M11被形成(细丝路径的形成)，因此从高电阻状态(HR)转变为低电阻状态(LR)。随后，将字线WL0设定为电压0V，负电压脉冲施加完成。
随后，在步骤S9中，确认步骤S5的判定结果为形成不合格(否定)，转移到步骤S10，将循环次数变量n增量+1，设定为n＝11。
接下来，在步骤S2中，判定出循环次数变量n为13以下，在步骤S3中，对存储器单元的地址AD进行初始化（AD=0），转移到步骤S5。
在第11次的步骤S5中，虽然进行检验读出（Rc＜Rb?）动作，但是这里因为选择存储器单元M11的电阻值Rc变得比第1形成用的基准电阻Rb小，所以，对于读出放大器输出SAO，输出H电平，向端子DQ输出“1”数据，将形成合格（肯定）的情况传达给外部装置（例如存储器测试器），完成检验读出动作。
其后，在步骤S9中，确认出紧挨在前面的步骤S5的判定结果为形成合格（肯定），第1形成工序完成。
接下来，在图33中，第2形成工序开始时，追加形成对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态全都是0V，另外，形成用脉冲宽度控制时钟信号、以及端子DQ全都为L电平。另外，存储器单元M11，由于第1形成工序已完成，因此成为比基准电阻Rb小的电阻值。
首先，在图31示出的流程图的步骤S41中，将循环次数变量n初始化为1。
接下来，在步骤S42中，判定出循环次数变量n为10以下，在步骤S43中，对存储器单元的地址AD进行初始化（AD=0），转移到步骤S45。
在步骤S45中，为了检验读出选择存储器单元的电阻值Rc是否为第2(追加)形成用的基准电阻RbL以下(Rc≤Rb)，将选择的字线WL0设定为电压VDD，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为读出电压Vread，通过由读出放大器404，检测在选择存储器单元M11流动的电流值，从而判定选择存储器单元M11的电阻值Rc是否为第2(追加)形成用的基准电阻RbL以下(Rc≤RbL)。在电阻值Rc比第2(追加)形成用的基准电阻RbL大的情况下，对于读出放大器输出SAO，输出L电平，向端子DQ输出“0”数据，将第2(追加)形成处理不合格（否定）(在此，需要追加形成处理)的情况传达给外部装置（例如存储器测试器）。随后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接下来，为了对选择存储器单元施加图31示出的第2(追加)形成用的正电压脉冲(+3.3v，脉冲宽度Tp2)(步骤S46)，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压Vfl，使图26的选择存储器单元M11的NMOS晶体管N11导通。接下来，按照形成用脉冲宽度控制时钟信号，将选择位线BL0在预定期间(Tp2)，设定为电压Vfh，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，图26的存储器单元M11的电阻值Rc，由于已经形成细丝路径，因此成为高电阻化。随后，将字线WL0设定为电压0V，形成用正电压脉冲施加完成。
接下来，对于进行图31示出的检验读出的预准备，为了对选择存储器单元施加负电压脉冲(-Vfl，脉冲宽度Tn2)(步骤S47)，最开始将选择位线BL0、源极线SL0分别设定为电压Vfh以及与电压Vfh相等的电压Vfl。接下来，将选择的字线WL0设定为电压Vfl，但是此时图26的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图26的NMOS晶体管N11的漏极端子和源极端子都施加了相等的电压(Vfl＝Vfh)，因而不管晶体管的导通／截止都不流动电流。
接下来，将选择位线BL0在预定期间(Tn2)设定为电压0V，在预定期间后，再次施加变为电压Vfh的脉冲波形。在该阶段，在图26的存储器单元M11被施加LR化负电压脉冲(电压Vfl)，选择存储器单元M11转变为低电阻状态。随后，将字线WL0设定为电压0V，负电压脉冲施加完成。
随后，在步骤S49中，确认步骤S45的判定结果为形成不合格(否定)(图33中未图示)，转移到步骤S50，将循环次数变量n增量+1，设定为n＝2。
接下来，在步骤S42中，判定出循环次数变量n为10以下，在步骤S43中，对存储器单元的地址AD进行初始化（AD=0），转移到步骤S45。
在第2次的步骤S45中，虽然进行检验读出(Rc≤RbL?）动作，但是这里因为选择存储器单元M11的电阻值Rc为第2(追加)形成用的基准电阻RbL以下，所以，对于读出放大器输出SAO，输出H电平，向端子DQ输出“1”数据，将形成合格（肯定）的情况传达给外部装置（例如存储器测试器），完成检验读出动作。
其后，在步骤S49中，确认出紧挨在前面的步骤S45的判定结果为形成合格（肯定），第2形成工序完成。
形成后，如图32示出，将高电阻(HR)化电压脉冲的电压设定为+VH，将低电阻(LR)化电压脉冲的电压设定为-VL，并且，将脉冲宽度设定为Th＝Tl，通常的“0”数据(HR化)以及“1”数据(LR化)写入成为可能，并且，如图18示出，实施追加形成流程(第2形成工序)，从而能够消灭具有不完整的直径的细丝路径的存储器单元，能够提高LR电流。
图34A、图34B示出，如此，根据图30以及图31示出的形成流程，针对图26示出的1T1R型存储器单元的阵列，按每个存储器单元形成细丝路径，然后，实施将细丝路径直径扩大的追加形成的情况下的累积脉冲施加时间和累积形成率的关系。图34A的横轴表示，在图39的存储器单元中，施加脉冲宽度Tp(n)(n＝1～13为止的整数)的正电压脉冲(电压+Vfh)的情况下的各个存储器单元的累积脉冲施加时间，纵轴表示，阵列的累积第1形成率。并且，图34B的横轴表示，在图39的存储器单元中，施加脉冲宽度Tp2(固定)的正电压脉冲(电压+Vfh)的情况下的各个存储器单元的累积脉冲施加时间，纵轴表示，阵列的累积第2形成率。
如图34A示出，在第1形成处理时，通过逐渐将正电压脉冲宽度扩大，形成进展，由电压+Vfh、累积脉冲施加时间t1(＝ΣTp(n)，n＝1～6)的正电压脉冲的施加，阵列内的大致全部的存储器单元的细丝路径被形成，以作为一个例子。
并且，如图34B示出，在第2(追加)形成处理时，通过施加脉冲宽度Tp2(固定)的第1次的追加正电压脉冲，从而阵列的94％左右的存储器单元合格，进而，由相同的脉冲宽度的第2次的追加正电压脉冲的施加(累积脉冲施加时间t2)，阵列内的大致全部的追加形成完成(LR状态单元电流≥Ith2)。
因此，在以往的方法中，在形成用的正电压脉冲宽度为t3的情况下，由图34A明确，不能形成所有的存储器单元的细丝路径(第1形成)，但是，如图30示出，通过采用逐渐将正电压脉冲宽度来进行形成的形成流程，以实用的电压范围，且不使阵列面积增大(在此，NMOS晶体管的栅极宽度W为，0.44μm)，而能够进行全单元第1形成(粗地形成细丝路径)。
并且，第1形成完成后，还追加实施第2形成，从而能够将不充足的大小的细丝路径直径扩大，能够提高LR状态的单元电流。
进而，由于能够只对需要形成的存储器单元追加施加正电压脉冲以及负电压脉冲，因此，对存储器单元阵列，能够有效地实施形成。
以上，对于本发明涉及的形成方法及电阻变化型非易失性存储装置，根据实施方式以及其变形例进行了说明，但是本发明并不限定为这些实施方式。只要不脱离本发明的宗旨，施行本领域的技术人员想到的各种变形、或组合实施方式以及变形例中的各个步骤以及构成要素而实现的形成方法以及电阻变化型非易失性存储装置，也包含在本发明中。
并且，本实施方式中，对于1T1R型存储器单元的选择晶体管，利用了NMOS晶体管，但是，也可以利用PMOS晶体管。此时，优选的是，PMOS晶体管的源极与正电位连接(即，漏极与电阻变化元件连接)。这是，因为为了确保更大的电流驱动能力。
而且，本实施方式中，将形成工序中的第1次的正电压脉冲的脉冲宽度Tp(1)以及负电压脉冲的脉冲宽度Tn设定为，与通常数据写入工序中的高电阻化电压脉冲的脉冲宽度Th以及低电阻化电压脉冲的脉冲宽度Tl相同(例如，50ns)，但是，这些脉冲宽度Tn、Th、Tl并不一定需要一致。
而且，本实施方式中，在通常的“0”、“1”数据的写入中，对于字线WL0电压(＝+VL)、低电阻化电压脉冲的电压VP(＝-VL)、以及高电阻化电压脉冲的电压VP(＝+VL)，将所有的电压的绝对值设定为同一，但是，并不一定需要一致。
而且，对于形成工序，在第1次的数据的写入之前仅进行一次即可，因此，也可以不设置形成用电源500，而从外部直接施加形成用电压。
并且，本发明，除了可以以电阻变化型非易失性存储元件的形成方法以及电阻变化型非易失性存储装置来实现以外，还可以以电阻变化型非易失性存储元件来实现。
也就是说，本发明具有与图39所示的电阻变化元件100同样的构造，也可以实现为具有以下的特性的电阻变化型非易失性存储元件，即，(1)以第2电极(所述实施方式的上部电极100c)为基准，对第1电极(所述实施方式的下部电极100a)施加作为具有正的电位的第1阈值电压以上的电压脉冲的低电阻化电压脉冲，则转变为低电阻状态，以第1电极为基准，对第2电极施加作为具有正的电位的第2阈值电压以上的电压脉冲的高电阻化电压脉冲，则转变为高电阻状态的特性，(2)初始状态下的非线性的电流-电压特性，(3)在初始状态下，以第1电极为基准，对第2电极施加具有正的电位的预定电压以上的电压的电压脉冲，或者，在初始状态下，以第2电极为基准，对第1电极施加具有正的电位的预定电压以上的电压的电压脉冲，并且，在预定时间继续施加该电压，则形成细丝路径，并且，按照在电阻变化型非易失性存储元件流动的电流，指数函数性地决定该形成的完成时间的特性，(4)在细丝路径形成(第1形成)中，被施加的至少1个以上的电压脉冲的累积性的脉冲施加时间越大，形成完成的概率就越大的特性，(5)通过实施追加形成(第2形成)，从而能够扩大细丝路径直径，据此，LR状态单元电流增加的特性。
工业实用性
本发明，作为电阻变化型非易失性存储元件的形成方法及电阻变化型非易失性存储装置，特别是，在具有由按照电信号电阻值可逆地变化的电阻变化元件和晶体管以及双向二极管等的开关元件构成的存储器单元的电阻变化型非易失性存储装置中，能够实施以实用的电压范围、且不使阵列面积增大而能够扩大动作窗口的形成，因此，有用于在移动电话以及笔记本电脑等的电子设备上使用的高速、高可靠性且能够小面积化的存储器的实现。
符号说明
100电阻变化元件
100a下部电极
100b电阻变化层
100b-1第1电阻变化层(第1钽氧化物层)
100b-2第2电阻变化层(第2钽氧化物层)
100c上部电极
101下部端子
102上部电极端子
103栅极端子
104NMOS晶体管
105下部电极端子
106电阻变化膜
110固定电阻
200非易失性存储装置
201存储器主体部
202存储器单元阵列
203行选择电路／驱动器
204列选择电路／驱动器
205写入电路
206读出放大器
207数据输入输出电路
208地址输入电路
209控制电路
210自动形成电路
211自动形成控制电路
212存储器单元
213上部布线
214下部布线
215下部电极
216整流元件
216-1整流层
217内部电极
218电阻变化层
218-1第1电阻变化层
218-2第2电阻变化层
219上部电极
220电阻变化元件
224差动放大器
300PMOS晶体管
301开关晶体管
302开关
303差动放大器
304预充电晶体管
305移位寄存器电路
306AND电路
400非易失性存储装置
401存储器主体部
402存储器单元阵列
403列选择电路
404读出放大器
405数据输入输出电路
406脉冲宽度可变写入电路
407行驱动器
408行选择电路
409地址输入电路
410控制电路
411写入用电源
412低电阻（LR）化用电源
413高电阻（HR）化用电源
418电流镜电路
419、420钳位晶体管
421基准电路
422、423、427选择晶体管
424差动放大器
425、426晶体管
500形成用电源
702通常动作用基准电流生成电路
703形成动作用基准电流生成电路
704比较电路
7031第1形成动作用基准电流生成电路
7032第2形成动作用基准电流生成电路

Claims (20)

1.一种电阻变化型非易失性存储元件的形成方法，通过对电阻变化型非易失性存储元件与开关元件串联连接的存储器单元施加形成用的电压脉冲，使所述电阻变化型非易失性存储元件从初始状态变化为动作可能状态，所述初始状态是指制造后未被施加电压的状态，所述动作可能状态是指所述电阻变化型非易失性存储元件的电阻值处于比所述初始状态低的范围内、且按照被施加的通常动作用的电压脉冲的极性在高电阻状态与低电阻状态之间能够可逆地转变的状态，在所述形成方法中，
所述电阻变化型非易失性存储元件具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层，
所述过渡金属氧化物层，由第1过渡金属氧化物层和第2过渡金属氧化物层构成，所述第1过渡金属氧化物层与所述第1电极接触，且为缺氧型，所述第2过渡金属氧化物层与所述第2电极接触且具有比所述第1过渡金属氧化物层小的缺氧度，
所述电阻变化型非易失性存储元件，在通常动作时具有以下的特性：
在以所述第2电极为基准，对所述第1电极施加第1阈值电压以上的正的第1写入电压脉冲的情况下，转变为所述低电阻状态，在以所述第1电极为基准，对所述第2电极施加第2阈值电压以上的正的第2写入电压脉冲的情况下，转变为高电阻状态；
在所述初始状态下，在所述第1电极与所述第2电极之间被施加具有第1绝对值以上的振幅的第1形成用电压、且该第1形成用电压被施加的累积时间超过第1预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述初始状态变化为第1动作可能状态的第1形成，并且，在施加所述第1形成用电压时在所述电阻变化型非易失性存储元件流动的电流越大，该第1预定时间就越减少，所述第1动作可能状态是指按照通常动作用电压的施加在高电阻状态与低电阻状态之间能够可逆地转变的状态；以及
在所述第1形成后的所述第1动作可能状态下，进一步，在所述第1电极与所述第2电极之间被施加第2形成用电压、且该第2形成用电压被施加的累积时间超过第2预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述第1动作可能状态变化为第2动作可能状态的第2形成，该第2动作可能状态是指能够转变为与在所述第1动作可能状态下能够转变的低电阻状态下的电阻值相比电阻值更低的低电阻状态的状态，
所述形成方法，包括：
第1形成步骤，在所述电阻变化型非易失性存储元件处于所述初始状态时，在所述第1电极与所述第2电极之间施加所述第1形成用电压，直到发生所述第1形成为止；以及
第2形成步骤，在所述第1形成后的所述第1动作可能状态下，在所述第1电极与所述第2电极之间施加所述第2形成用电压，直到发生所述第2形成为止。
2.如权利要求1所述的电阻变化型非易失性存储元件的形成方法，
所述第1形成步骤包括：
第1电压施加步骤，为了使所述电阻变化型非易失性存储元件从所述初始状态变化为所述第1动作可能状态，在所述第1电极与所述第2电极之间施加具有所述第1绝对值以上的振幅、且具有第1脉冲宽度的第1电压脉冲，以作为所述第1形成用电压；以及
第1判断步骤，判断通过所述第1电压施加步骤中的所述第1电压脉冲的施加而所述第1形成是否完成，
在所述第1判断步骤中判断为所述第1形成未完成的情况下，再次执行所述第1电压施加步骤，
在后续的所述第1电压施加步骤中，在所述第1电极与所述第2电极之间，施加具有所述第1绝对值以上的振幅、且具有比紧挨在前面的所述第1电压施加步骤中施加的第1电压脉冲的脉冲宽度长的脉冲宽度的新的第1电压脉冲，
所述第2形成步骤包括：
第2电压施加步骤，为了使所述电阻变化型非易失性存储元件从所述第1形成后的所述第1动作可能状态变化为所述第2动作可能状态，在所述第1电极与所述第2电极之间施加第2电压脉冲，以作为所述第2形成用电压；以及
第2判断步骤，判断通过所述第2电压施加步骤中的所述第2电压脉冲的施加而所述第2形成是否完成，
在所述第2判断步骤中判断为所述第2形成未完成的情况下，再次执行所述第2电压施加步骤。
3.如权利要求2所述的电阻变化型非易失性存储元件的形成方法，
在所述第1判断步骤中，在以所述第2电极为基准相对于所述第1电极为第1阈值电压以上的正的第3写入电压脉冲被施加到所述电阻变化型非易失性存储元件后，判断所述电阻变化型非易失性存储元件是否处于电阻值比所述初始状态低的电阻状态，从而判断所述第1形成是否完成。
4.如权利要求2所述的电阻变化型非易失性存储元件的形成方法，
在所述第2判断步骤中，在以所述第2电极为基准相对于所述第1电极为第1阈值电压以上的正的第4写入电压脉冲被施加到所述电阻变化型非易失性存储元件后，判断所述电阻变化型非易失性存储元件是否处于仅在所述第2动作可能状态下能够转变的低电阻状态，从而判断所述第2形成是否完成。
5.如权利要求2所述的电阻变化型非易失性存储元件的形成方法，
反复进行所述第1判断步骤和所述第1电压施加步骤，直到在所述第1判断步骤中判断为所述第1形成完成为止。
6.如权利要求2所述的电阻变化型非易失性存储元件的形成方法，
反复进行所述第2判断步骤和所述第2电压施加步骤，直到在所述第2判断步骤中判断为所述第2形成完成为止。
7.如权利要求3所述的电阻变化型非易失性存储元件的形成方法，
所述第3写入电压脉冲的脉冲宽度，与所述第1写入电压脉冲的脉冲宽度相同。
8.如权利要求4所述的电阻变化型非易失性存储元件的形成方法，
所述第4写入电压脉冲的脉冲宽度，与所述第1写入电压脉冲的脉冲宽度相同。
9.如权利要求1至权利要求8的任一项所述的电阻变化型非易失性存储元件的形成方法，
所述第1电极和所述第2电极由不同的材料构成，
所述第2电极由铱Ir构成，或者由Ir和Pt的合金构成。
10.如权利要求1至权利要求8的任一项所述的电阻变化型非易失性存储元件的形成方法，
所述第1过渡金属氧化物层是具有以TaOx来表示的组成的层，
所述第2过渡金属氧化物层是具有以TaOy来表示的组成的层，其中，x＜y。
11.一种电阻变化型非易失性存储装置，是利用了电阻变化型非易失性存储元件与开关元件串联连接的存储器单元的电阻变化型非易失性存储装置，
所述电阻变化型非易失性存储元件具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层，
所述过渡金属氧化物层，由第1过渡金属氧化物层和第2过渡金属氧化物层构成，所述第1过渡金属氧化物层与所述第1电极接触，且为缺氧型，所述第2过渡金属氧化物层与所述第2电极接触且具有比所述第1过渡金属氧化物层小的缺氧度，
所述电阻变化型非易失性存储元件具有以下的特性：
在以所述第2电极为基准，对所述第1电极施加第1阈值电压以上的正的第1写入电压脉冲的情况下，转变为低电阻状态，在以所述第1电极为基准，对所述第2电极施加第2阈值电压以上的正的第2写入电压脉冲的情况下，转变为高电阻状态；
在制造所述电阻变化型非易失性存储元件后未被施加电压的初始状态下，在所述第1电极与所述第2电极之间被施加具有第1绝对值以上的振幅的第1形成用电压、且该第1形成用电压被施加的累积时间超过第1预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述初始状态变化为第1动作可能状态的第1形成，并且，在施加所述第1形成用电压时在所述电阻变化型非易失性存储元件流动的电流越大，该第1预定时间就越减少，所述第1动作可能状态是指按照通常动作用电压的施加在高电阻状态与低电阻状态之间能够可逆地转变的状态；以及
在所述第1形成完成后的所述第1动作可能状态下，进一步，在所述第1电极与所述第2电极之间被施加第2形成用电压、且该第2形成用电压被施加的累积时间超过第2预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述第1动作可能状态变化为第2动作可能状态的第2形成，该第2动作可能状态是指能够转变为与在所述第1动作可能状态下能够转变的低电阻状态下的电阻值相比电阻值更低的低电阻状态的状态，
所述电阻变化型非易失性存储装置具备：
存储器单元阵列，由所述电阻变化型非易失性存储元件与开关元件串联连接的多个存储器单元构成；
选择部，从所述存储器单元阵列中，选择至少1个存储器单元；
读出放大器，判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；
自动形成部，由形成用电压脉冲发生部、形成完成检测部、以及形成完成信号生成部构成，所述形成用电压脉冲发生部，发生用于对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件施加的具有所述第1绝对值以上的振幅的形成用电压脉冲，所述形成完成检测部，判定所述电阻变化型非易失性存储元件是否处于电阻值比所述初始状态低的所述第1形成完成后的电阻状态，所述形成完成信号生成部，在所述形成完成检测部检测出所述第1形成完成后经过预定时间后最终生成形成完成信号；以及
自动形成控制部，依次自动生成地址信号，为了使按照该地址信号由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件发生所述第1形成以及所述第2形成，控制所述自动形成部，
所述自动形成部，为了使由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件，以一次的脉冲施加来发生所述第1形成和所述第2形成，一边将具有比预定电压大的振幅的所述形成用电压脉冲作为所述第1形成用的脉冲来施加到所述第1电极与所述第2电极之间，一边在所述形成完成检测部，判定为所述电阻变化型非易失性存储元件转变为所述第1形成完成后的电阻状态的情况下，将所述形成用电压脉冲作为所述第2形成用的脉冲来继续施加，并且，在判定为已转变后经过所述预定时间后生成形成完成信号，并停止所述形成用电压脉冲的施加，结束被选择的所述存储器单元的形成。
12.如权利要求11所述的电阻变化型非易失性存储装置，
在所述形成用电压脉冲的施加中，能够施加的电流量被限制为预定电流以下。
13.如权利要求11所述的电阻变化型非易失性存储装置，
所述形成完成信号生成部，由n级的移位寄存器电路和AND电路构成，各个级的所述移位寄存器电路的输出全部输入到所述AND电路，其中，n为2以上的整数。
14.一种电阻变化型非易失性存储装置，是利用了电阻变化型非易失性存储元件与开关元件串联连接的存储器单元的电阻变化型非易失性存储装置，
所述电阻变化型非易失性存储元件具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层，
所述过渡金属氧化物层，由第1过渡金属氧化物层和第2过渡金属氧化物层构成，所述第1过渡金属氧化物层与所述第1电极接触，且为缺氧型，所述第2过渡金属氧化物层与所述第2电极接触且具有比所述第1过渡金属氧化物层小的缺氧度，
所述电阻变化型非易失性存储元件具有以下的特性：
在以所述第2电极为基准，对所述第1电极施加第1阈值电压以上的正的第1写入电压脉冲的情况下，转变为低电阻状态，在以所述第1电极为基准，对所述第2电极施加第2阈值电压以上的正的第2写入电压脉冲的情况下，转变为高电阻状态；
在制造所述电阻变化型非易失性存储元件后未被施加电压的初始状态下，在所述第1电极与所述第2电极之间被施加具有第1绝对值以上的振幅的第1形成用电压、且该第1形成用电压被施加的累积时间超过第1预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述初始状态变化为第1动作可能状态的第1形成，并且，在施加所述第1形成用电压时在所述电阻变化型非易失性存储元件流动的电流越大，该第1预定时间就越减少，所述第1动作可能状态是指按照通常动作用电压的施加在高电阻状态与低电阻状态之间能够可逆地转变的状态；以及
在所述第1形成完成后的所述第1动作可能状态下，进一步，在所述第1电极与所述第2电极之间被施加第2形成用电压、且该第2形成用电压被施加的累积时间超过第2预定时间的情况下，所述电阻变化型非易失性存储元件发生从所述第1动作可能状态变化为第2动作可能状态的第2形成，该第2动作可能状态是指能够转变为与在所述第1动作可能状态下能够转变的低电阻状态下的电阻值相比电阻值更低的低电阻状态的状态，
所述电阻变化型非易失性存储装置具备：
存储器单元阵列，由所述电阻变化型非易失性存储元件与开关元件串联连接的多个存储器单元构成；
选择部，从所述存储器单元阵列中，选择至少1个存储器单元；
形成用电源部，发生形成用电压，该形成用电压用于使由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件发生形成；
写入用电源部，发生对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件施加的所述第1写入电压以及所述第2写入用电压；
脉冲宽度可变写入用电压脉冲发生部，在对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件进行形成的情况下，或者，在对由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件进行写入的情况下，发生用于使该电阻变化型非易失性存储元件的电阻状态转变为所希望的状态的脉冲宽度可变的写入用电压脉冲；以及
读出放大器，具有第1形成判定部以及第2形成判定部，且判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态，所述第1形成判定部，判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是否处于电阻值比所述初始状态低的所述第1形成完成后的电阻状态，所述第2形成判定部，判定由所述选择部选择的存储器单元中包含的电阻变化型非易失性存储元件是否处于仅在所述第2动作可能状态下能够转变的低电阻状态，
所述脉冲宽度可变写入用电压脉冲发生部，
为了使所述电阻变化型非易失性存储元件发生所述第1形成，在所述第1电极与所述第2电极之间施加具有所述第1绝对值以上的振幅、且具有第1脉冲宽度的第1电压脉冲，并且，在所述第1形成判定部，判断为所述第1电压脉冲的施加后的所述电阻变化型非易失性存储元件不处于所述第1形成完成后的电阻状态的情况下，在所述第1电极与所述第2电极之间施加具有所述第1绝对值以上的振幅、且具有比所述第1脉冲宽度长的脉冲宽度的第2电压脉冲，
进一步，为了使所述电阻变化型非易失性存储元件发生所述第2形成，在所述第1电极与所述第2电极之间施加具有第3脉冲宽度的追加电压脉冲，并且，在所述第2形成判定部，判断为所述追加电压脉冲的施加后的所述电阻变化型非易失性存储元件不处于仅在所述第2动作可能状态下能够转变的所述低电阻状态的情况下，在所述第1电极与所述第2电极之间还施加具有所述第3脉冲宽度的追加电压脉冲。
15.如权利要求14所述的电阻变化型非易失性存储装置，
所述第2形成判定部，在以所述第2电极为基准相对于所述第1电极为第1阈值电压以上的正的第3写入电压脉冲被施加到所述存储器单元后，判断所述电阻变化型非易失性存储元件是否处于仅在所述第2动作可能状态下能够转变的所述低电阻状态。
16.如权利要求14所述的电阻变化型非易失性存储装置，
反复进行由所述第1形成判定部进行的判断、以及由所述脉冲宽度可变写入用电压脉冲发生部进行的所述第2电压脉冲的施加，直到所述第1形成判定部判断为所述电阻变化型非易失性存储元件处于比所述初始状态的电阻值低的电阻状态为止，
所述脉冲宽度可变写入用电压脉冲发生部，在施加所述第2电压脉冲时，发生脉冲宽度从短的脉冲宽度开始阶段性地变长的第1形成用电压脉冲。
17.如权利要求14所述的电阻变化型非易失性存储装置，
反复进行由所述第2形成判定部进行的判断、以及由所述脉冲宽度可变写入用电压脉冲发生部进行的所述追加电压脉冲的施加，直到所述第2形成判定部判断为所述电阻变化型非易失性存储元件处于与所述第1形成完成后的电阻状态下能够转变的第1低电阻状态相比、电阻值更低的第2低电阻状态为止，
所述脉冲宽度可变写入用电压脉冲发生部，在施加所述追加电压脉冲时，发生固定为预定的脉冲宽度的第2形成用电压脉冲。
18.如权利要求15所述的电阻变化型非易失性存储装置，
所述第3写入电压脉冲的脉冲宽度，与用于通常的写入动作的脉冲宽度相同。
19.如权利要求11至权利要求18的任一项所述的电阻变化型非易失性存储装置，
所述第1电极和所述第2电极由不同的材料构成，
所述第2电极由铱Ir构成，或者由Ir和Pt的合金构成。
20.如权利要求11至权利要求18的任一项所述的电阻变化型非易失性存储装置，
所述第1过渡金属氧化物层是具有以TaOx来表示的组成的层，
所述第2过渡金属氧化物层是具有以TaOy来表示的组成的层，其中，x＜y。
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