CN102822901B - 电阻变化型非易失性元件的写入方法及存储装置 - Google Patents

电阻变化型非易失性元件的写入方法及存储装置 Download PDF

Info

Publication number
CN102822901B
CN102822901B CN201280000807.4A CN201280000807A CN102822901B CN 102822901 B CN102822901 B CN 102822901B CN 201280000807 A CN201280000807 A CN 201280000807A CN 102822901 B CN102822901 B CN 102822901B
Authority
CN
China
Prior art keywords
resistance
potential pulse
resistance states
nonvolatile memory
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280000807.4A
Other languages
English (en)
Other versions
CN102822901A (zh
Inventor
河合贤
岛川一彦
加藤佳一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102822901A publication Critical patent/CN102822901A/zh
Application granted granted Critical
Publication of CN102822901B publication Critical patent/CN102822901B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明的电阻变化型非易失性存储元件的写入方法是通过对包括电阻变化元件的存储器单元施加电压脉冲而使电阻变化元件根据所施加的电压脉冲的极性在第1电阻状态与第2电阻状态之间可逆地变化的写入方法，包括第1电阻状态化步骤，该第1电阻状态化步骤包括：在使电阻变化元件从第2电阻状态向第1电阻状态变化时，对电阻变化元件施加电压绝对值比第2电压脉冲(VL)小且极性不同于第1电压脉冲(VH)的第1电阻化预电压脉冲(VLpr)的第1步骤；以及之后施加第1电压脉冲(VH)的第2步骤。

Description

电阻变化型非易失性元件的写入方法及存储装置
技术领域
本发明涉及电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置，尤其涉及用于使电阻变化型非易失性存储元件的电阻变化稳定地持续的写入方法及电阻变化型非易失性存储装置，其中该电阻变化型非易失性存储元件基于电信号使电阻值可逆地变化。
背景技术
非易失性存储装置被广泛地装载于移动电话机或数码相机等便携式设备中，急速地扩大应用。近年来，受理声音数据或图像数据的机会增加，开始强烈期望比之前更大容量且更高速地动作的非易失性存储装置。再有，在便携式设备用途的非易失性存储装置的领域中，对低耗电的要求也进一步加强。
当前的非易失性存储装置的主流是闪速存储器。闪速存储器控制蓄积于浮动栅(floating gate)的电荷来进行数据的存储。闪速存储器由于具有在浮动栅以高电场蓄积电荷的结构，故在小型化方面存在界限，被指出存在以下课题：进一步的大容量化所需的微细加工是困难的。进而，在闪速存储器中，为了进行改写而有必须要将规定的区块(block)一并删除。根据该特性，闪速存储器的改写需要非常长的时间，在随机存取或高速化方面也存在界限。
作为解决这些问题的下一代的非易失性存储装置，出现了根据电阻的变化来记录信息的电阻变化型元件。作为利用了当前提出的电阻变化型元件的非易失性半导体装置(也称为“非易失性存储器”)，提出MRAM(Magnetic RAM)、PCRAM(Phase-Change RAM)或ReRAM(Resistive RAM)等(例如参照专利文献1～3)。
在先技术文献
专利文献
专利文献1：JP特开2004-185756号公报
专利文献2：美国专利第5287317号说明书
专利文献3：JP特开2004-234707号公报
发明内容
-发明所要解决的技术问题-
然而，例如在采用了现有的电阻变化型元件的非易失性存储装置中，进行了验证动作和伴随于此的追加写入时，会产生写入中的不良状况，其中该电阻变化型元件采用了双极型的ReRAM。
因而，本发明是鉴于上述的事情而进行的，其目的在于，提供一种提高了写入动作的稳定性及可靠性的电阻变化型非易失性存储元件的写入方法。
-用于解决技术问题的手段-
为了达成上述目的，本发明一方式涉及的电阻变化型非易失性存储元件的写入方法通过对包括电阻变化型非易失性存储元件的存储器单元施加电压脉冲，从而使所述电阻变化型非易失性存储元件根据所施加的电压脉冲的极性而在第1电阻状态与第2电阻状态之间可逆地变化，
所述电阻变化型非易失性存储元件具有第1电极、第2电极和被所述第1电极及所述第2电极夹持的电阻变化层，
所述电阻变化层包括：与所述第1电极相接的氧不足型的第1过渡金属氧化物层；以及与所述第2电极相接且具备比所述第1过渡金属氧化物层小的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有以下特性：
若将所述第1电极及所述第2电极的一方作为基准而向所述第1电极及所述第2电极的另一方施加具备正电位的第1电压脉冲，则向所述第1电阻状态过渡，其中该第1电压脉冲是第1阈值电压以上的电压脉冲；若将所述第1电极及所述第2电极的所述另一方作为基准而向所述第1电极及所述第2电极的所述一方施加具备正电位的第2电压脉冲，则向第2电阻状态过渡，其中该第2电压脉冲是第2阈值电压以上的电压脉冲，
所述写入方法包括第1电阻状态化步骤，该第1电阻状态化步骤包括：
在使所述电阻变化型非易失性存储元件从所述第2电阻状态向所述第1电阻状态变化时，对所述电阻变化型非易失性存储元件施加电压绝对值比所述第2阈值电压小且极性不同于所述第1电压脉冲的第1电阻化预电压脉冲的第1步骤；以及
在该第1步骤之后施加所述第1电压脉冲的第2步骤。
-发明的效果-
根据本发明，可以实现提高了写入动作的稳定性及可靠性的电阻变化型非易失性存储元件的写入方法。
附图说明
图1是表示本发明的采用了电阻变化元件的1T1R型存储器单元的构成的示意图。
图2A是交替地实施高电阻(HR)化电压脉冲(1脉冲)的施加和低电阻(LR)化电压脉冲(1脉冲)的施加的情况下的脉冲波形的示意图。
图2B是交替地施加了图2A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写开始初期的改写特性图。
图2C是交替地施加了图2A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写10万次后的改写特性图。
图3是表示重复交替地施加了图2A所示的高电阻(HR)化电压脉冲与低电阻(LR)化电压脉冲的情况下的改写电压的动作点的图。
图4A是交替地实施高电阻(HR)化电压脉冲(1脉冲)的施加和低电阻(LR)化电压脉冲(1脉冲)的施加的情况下的其他脉冲波形的示意图。
图4B是交替地施加了图4A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写开始初期的改写特性图。
图4C是交替地施加了图4A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写10万次后的改写特性图。
图5A是表示本发明的连续施加高电阻(HR)化电压脉冲的情况下的电阻值测量流程的图。
图5B是基于图5A所示的测量流程而测量出的电阻变化特性图。
图6A是表示本发明的连续施加低电阻(LR)化电压脉冲的情况下的单元电流测量流程的的图。
图6B是基于图6A所示的测量流程而测量出的单元电流变化特性图。
图7A是表示本发明的连续实施高电阻化电压脉冲组(pulse set)的施加的情况下的电阻值测量流程的图。
图7B是基于图7A所示的电阻值测量流程而测量出的电阻变化特性图。
图8A是表示本发明的连续实施低电阻化电压脉冲组的施加的情况下的单元电流测量流程的图。
图8B是基于图8A所示的单元电流测量流程而测量出的单元电流变化特性图。
图9是表示本发明的HR单元电流对预电压脉冲的依存性的特性图。
图10是表示本发明的与LR单元电流的预电压脉冲对应的依存性的特性图。
图11是表示本发明的存储器单元的脉冲VI特性的图。
图12是用于对本发明的基于预电压脉冲施加的LR化写入时的推断机理进行说明的图。
图13A是实施方式1的交替地实施高电阻(HR)化电压脉冲组施加与低电阻(LR)化电压脉冲组施加的情况下的脉冲波形的示意图。
图13B是交替地实施了图13A所示的高电阻化电压脉冲组施加与低电阻化电压脉冲组施加的情况下的改写开始初期的改写特性图。
图13C是交替地实施了图13A所示的高电阻化电压脉冲组施加与低电阻化电压脉冲组施加的情况下的改写10万次后的改写特性图。
图14是用于对重复交替地施加了图13A所示出的高电阻(HR)化电压脉冲组与低电阻(LR)化电压脉冲组的情况下的、改写电压的动作点进行说明的图。
图15A是实施方式2中的交替地实施连续M次的高电阻(HR)化电压脉冲组施加与连续N次的低电阻(LR)化电压脉冲组施加的情况下的脉冲波形的示意图。
图15B是交替地实施了图15A所示的高电阻化电压脉冲组的连续施加与低电阻化电压脉冲组的连续施加的情况下的改写开始初期的改写特性图。
图15C是交替地实施了图15A所示的高电阻化电压脉冲组的连续施加与低电阻化电压脉冲组的连续施加的情况下的改写10万次后的改写特性图。
图16是本发明中的进行改写所需的部分电路构成的等效电路的一例。
图17是用于对本发明中的验证写入的动作流程进行说明的图。
图18是表示本发明的具有具体阵列结构的存储器单元的非易失性存储装置的一构成的框图。
图19是表示在现有技术的专利文献1的存储器单元中进行写入动作时的电压脉冲的施加状态的图。
图20是表示在现有技术的专利文献1的存储器单元中进行删除动作时的电压脉冲的施加状态的图。
图21是表示在现有技术的专利文献1的存储器单元中进行读出动作时的电压脉冲的施加状态的图。
图22是现有技术的专利文献2及3中示出的现有的验证动作的流程图。
图23是表示现有技术的专利文献2及3中示出的现有的验证动作的流程的时序图。
具体实施方式
(得到本发明的一个形态的经过)
本发明人发现了对于“背景技术”一栏所就记载的现有的非易失性存储装置而言会产生以下的问题。以下对该问题进行说明。
专利文献1公开了采用了钙钛矿结构的氧化物的双极型ReRAM元件的控制方法的一例。在此，根据极性与双极型不同的电压脉冲，利用一极性的电压脉冲使ReRAM元件向高电阻状态变化，利用另一极性的电压脉冲向低电阻状态变化。ReRAM元件指的是：通过电气性的刺激，至少能够在低电阻状态(“LR状态”或也单称为“LR”)和电阻值比低电阻状态高的高电阻状态(“HR状态”或也单称为“HR”)之间可逆地变化的元件。指的是根据低电阻状态或高电阻状态来存储信息的非易失性半导体装置。
以下参照附图对该ReRAM元件的控制方法进行说明。
图19～图21是表示被专利文献1公开的存储器单元709的构成及其控制方法的图。存储器单元709具备电阻变化型元件701和选择晶体管702。电阻变化型元件701的一个端子和选择晶体管702的一个主端子(漏极或源极)被互相电连接。选择晶体管702的另一个主端子(源极或漏极)通过源极线706而与源极线端子703电连接。电阻变化型元件701的另一个端子通过位线708而与位线端子705电连接。选择晶体管702的栅极通过字线707而与字线端子704电连接。在写入数据的情况下(写入“1”的情况下(在此，数据“1”被分配给ReRAM元件的HR状态))、删除数据的情况下(写入“0”的情况下(在此，数据“0”被分配给ReRAM元件的LR状态))、及读出数据的情况下，均向被选择出的存储器单元的字线端子704施加高电平的导通电压，选择晶体管702被设为导通状态。
图19是表示在专利文献1的存储器单元709中进行写入动作时的电压脉冲的施加状态的图。源极线706被设定为0V(接地)，对位线708施加规定的写入电压振幅的正极性的写入脉冲，向电阻变化型元件701写入所希望的数据。在将多值信息写入电阻变化型元件701的情况下，写入脉冲的电压振幅被设定为与写入数据的值相应的电平。例如，在将4值数据写入1个电阻变化型元件701的情况下，选择与写入数据的每个值对应地决定的规定的4个电压振幅内的1个，进行写入动作。再有，写入脉冲宽度选择与元件相应的适当的宽度。即，为了向规定的电阻状态变化，存在与该电阻状态对应的1个电压振幅电平及脉冲宽度。
图20是表示在专利文献1的存储器单元709中进行删除动作时的电压脉冲的施加状态的图。位线708被设定为0V(接地)，向源极线706施加规定的删除电压振幅的正极性的删除脉冲。通过施加删除脉冲，从而电阻变化型元件701的电阻成为最小值。在专利文献1中公开了：在多个位线708已被设定为0V的状态下，若向特定的源极线706施加删除脉冲，则与该多条位线708及源极线706连接的多个存储器单元同时被一并删除。
图21是表示在专利文献1的存储器单元709中进行读出动作时的电压脉冲的施加状态的图。在读出已被存储于电阻变化型元件701的数据的情况下，将源极线706设定为0V(接地)，经由读出电路向选择出的位线708施加规定的读出电压。若施加读出电压，则利用比较判定电路对位线708的电平和读出用的参考电平进行比较，从而读出存储数据。
再有，在专利文献2或专利文献3中提出：在能够电气性地删除或写入的一般的半导体存储器或ReRAM的电阻变化型存储器中，对为了提高写入数据的可靠性而写入的电气的状态是否满足所期望的阈值进行验证的验证(verify)动作。即，在数据写入的情况下，如图22所示，在输入程序命令(例如“写入”)(S751)后，输入地址与数据，通过对地址/数据进行锁存(S752)，从而开始向选择存储器单元施加程序脉冲，向存储器单元中写入数据(S753)。在停止施加程序脉冲之后，通过输入程序验证命令而成为程序验证模式(S754)，开始从进行过写入的存储器单元中读出数据(S55)。进行读出，进行所读出的数据和最初输入的期待值数据的比较(S756)，在一致的情况下(S756：是)正常结束程序，成为读出模式(S757)，结束程序。另一方面，在数据不一致的情况下(S756：否)，再次进行程序脉冲的施加，进行追加写入(S751～S753)。该一系列的动作重复进行到全部数据一致为止。其中，为了在实用方面不成为无限循环，大多会设定重复上限次数。图23是表示进行在施加程序脉冲后执行验证动作的一系列的动作，由于期待值数据与已写入的数据第3次一致所以结束了程序的时序图。即，根据这种验证动作，写入到非易失性半导体装置中的物理特性满足所希望的水平，使为了复原为原始的数字信息而进行判别的阈值确保足够的余裕，可以确保数据可靠性的更进一步提高。
然而，在采用了现有的电阻变化型元件的非易失性存储装置中，在进行了验证动作和伴随于此的追加写入时，会产生写入的不良状况，该电阻变化型元件例如采用了双极型ReRAM。以下对所产生的不良状况进行说明。
例如为了提高采用了ReRAM的非易失性存储装置中的动作的稳定性或可靠性，在ReRAM的写入动作之后，通过验证动作来确认已写入的电阻电平，若不满足所希望的电阻值，则进行追加写入。然而，在执行了写入动作之后就被执行的验证动作时虽然满足所希望的电阻值，但之后经过短时间，电阻值逐渐地发生变化，会产生验证所采用的阈值的电阻值变化到不能满足的电平为止的写入不良状况。
一般而言，常出现以下情况：写入存储器单元中的物理量，由于长时间放置或高温放置、进而由改写次数引起材料组成的劣化等，而发生变动。基于这种变动所要求的可靠性的规格，要求按照写入当初的物理量满足规定条件的方式进行写入。即，对所写入的物理量和被决定的阈值进行比较并译码为原始的数字数据之际，按照在所写入的物理量与阈值之间可以确保适当的余裕的方式进行写入。为了确保这种余裕而执行验证动作。然而，在进行验证动作并判断为满足预定的电平之后，立即按照所写入的物理量接近阈值的方式急剧地发生变化，因此无法确保前述的余裕，无法保证所要求的可靠性。这对于非易失性存储器来说是致命的问题。该ReRAM具有以下优点：在几十ns的短时间内可以执行写入的高速性方面优越，且若无法进行正常的写入，则即使在高温环境下也能够长期间保持数据的可靠性方面优越，作为取代现有的半导体存储器的下一代半导体存储器，而具有高的电势。但是，即便进行前述的验证动作也不会发现写入不良状况的比特较少，但若产生这种比特，则作为装置整体无法活用ReRAM的优越性能
针对这种问题，发明人们发现了通过特异的写入步骤可以大幅地改善产生写入不良状况的比特数。
如上所述，写入的不良状况现象的最大问题点在于：由于写入条件不充分，故所写入的电阻值在执行了验证动作后发生变动，会产生超过验证的阈值电平的比特。这种不良状况比特在存储器单元阵列中会随机地产生，在向存储器单元写入了数据之后就执行的验证中，无法识别是否正常地写入，会看漏所述不良状况。原本，对长期保存或高温保存并进行了多个改写循环的劣化要因而言，为了确保非易失性半导体装置所要求的数据可靠性，通过验证来设置规定的余裕。但是，若产生前述的不良状况，则通过验证无法确保需要的余裕，无法保证数据读出时所要求的可靠性。
因而，本发明人鉴于上述的事情，想到了提高写入动作的稳定性及可靠性的电阻变化型非易失性存储元件的写入方法。具体是，想到抑制改写次数的增加引起的动作窗减少量并能够使电阻变化动作稳定地持续的电阻变化型非易失性存储元件的写入方法。
为了达成上述目的，本发明一方式涉及的电阻变化型非易失性存储元件的写入方法，是通过对包括电阻变化型非易失性存储元件在内的存储器单元施加电压脉冲，从而根据所施加的电压脉冲的极性使所述电阻变化型非易失性存储元件在第1电阻状态与第2电阻状态之间可逆地变化的写入方法，
所述电阻变化型非易失性存储元件具有第1电极、第2电极和被所述第1电极及所述第2电极夹持的电阻变化层，
所述电阻变化层包括：与所述第1电极相接的氧不足型的第1过渡金属氧化物层；和与所述第2电极相接且具备比所述第1过渡金属氧化物层还小的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有以下特性：若将所述第1电极及所述第2电极的一方作为基准而向所述第1电极及所述第2电极的另一方施加具备正电位的第1电压脉冲，则过渡到所述第1电阻状态，其中该第1电压脉冲是第1阈值电压以上的电压脉冲；若将所述第1电极及所述第2电极的所述另一方作为基准而向所述第1电极及所述第2电极的所述一方施加具备正电位的第2电压脉冲，则过渡到第2电阻状态，其中该第2电压脉冲是第2阈值电压以上的电压脉冲，
所述写入方法包括第1电阻状态化步骤，该第1电阻状态化步骤包括：
第1步骤，在使所述电阻变化型非易失性存储元件从所述第2电阻状态变化为所述第1电阻状态时，向所述电阻变化型非易失性存储元件施加电压绝对值比所述第2阈值电压还小且极性不同于所述第1电压脉冲的第1电阻化预电压脉冲；
在该第1步骤之后施加所述第1电压脉冲的第2步骤。
由此，通过事先施加极性分别不同于高电阻化电压脉冲或低电阻化电压脉冲的适当的预电压脉冲，从而能够提高高电阻化能力及低电阻化能力，结果，即便改写次数增加，也能够确保适当的动作窗，能够提高非易失性存储装置的可靠性。由此，可以实现抑制耐久性(改写数增)引起的动作窗减少量并能够稳定地持续电阻变化动作的电阻变化型非易失性存储元件的写入方法。
在此，在所述写入方法中，也可以通过重复所述第1步骤与所述第2步骤来使所述电阻变化型非易失性存储元件从所述第2电阻状态变化为所述第1电阻状态。
再有，也可以设为：所述第1电阻状态是高电阻状态，所述第2电阻状态是电阻比所述高电阻状态的电阻低的低电阻状态，还可以设为：所述第1电阻状态是低电阻状态，所述第2电阻状态是电阻比所述低电阻状态的电阻高的高电阻状态。
还有，所述写入方法也可以还包括第1电阻状态化判定步骤，在该步骤中判定通过所述第1电阻状态化步骤使所述电阻变化型非易失性存储元件变化为所述第1电阻状态的第1电阻状态化写入是否已经完成，在所述第1电阻状态化步骤之后实施所述第1电阻状态化判定步骤，重复所述第1电阻状态化步骤与所述第1电阻状态化判定步骤，直到所述电阻变化型非易失性存储元件的电阻状态达到规定的所述第1电阻状态为止。
由此，通过将HR化能力或LR化能力中任何弱的一方的电阻变化电压脉冲组的连续施加次数设定得更多，从而即便写入电压上升，也可以使得HR化能力与LR化能力的平衡恰当，结果即便改写次数增加，也能够确保适当的动作窗，能够大幅地提高非易失性存储装置的可靠性，并且还能够进行低电压动作。
进而，所述写入方法也可以还包括第2电阻状态化步骤，该步骤包括：
第3步骤，在使所述电阻变化型非易失性存储元件从所述第1电阻状态变化为所述第2电阻状态时，对所述电阻变化型非易失性存储元件施加电压绝对值比所述第1阈值电压还小且极性不同于所述第2电压脉冲的第2电阻化预电压脉冲；
在该第3步骤之后施加所述第2电压脉冲的第4步骤。
在此，在所述写入方法中，也可以通过重复所述第3步骤与所述第4步骤而使所述电阻变化型非易失性存储元件从所述第1电阻状态变化为所述第2电阻状态。
再有，所述写入方法可以还包括：第1电阻状态化判定步骤，判定通过在所述第1电阻状态化步骤中施加所述第1电压脉冲而使所述电阻变化型非易失性存储元件变化为所述第1电阻状态的第1电阻状态化写入是否已经完成；以及第2电阻状态化判定步骤，判定通过在所述第2电阻状态化步骤中施加所述第2电压脉冲而使所述电阻变化型非易失性存储元件变化为所述第2电阻状态的第2电阻状态化写入是否已经完成，
在所述第1电阻状态化步骤之后实施所述第1电阻状态化判定步骤，
在所述第2电阻状态化步骤之后实施所述第2电阻状态化判定步骤，
重复所述第1电阻状态化步骤与所述第1电阻状态化判定步骤，直到所述电阻变化型非易失性存储元件的电阻状态达到规定的所述第1电阻状态为止，
重复所述第2电阻状态化步骤与所述第2电阻状态化判定步骤，直到所述电阻变化型非易失性存储元件的电阻状态达到规定的所述第2电阻状态为止。
再有，构成所述第1过渡金属氧化物层及所述第2过渡金属氧化物层的过渡金属可以由钽、铪、及锆中的任何一种构成。
还有，也可以是构成所述第1过渡金属氧化物层的第1过渡金属与构成所述第2过渡金属氧化物层的第2过渡金属互不相同，所述第2过渡金属的标准电极电位比所述第2过渡金属的标准电极电位低。
另外，也可以所述第1过渡金属氧化物层是具有由TaOx(0.8≤x≤1.9)来表示的组成的层，所述第2过渡金属氧化物层是具有由TaOy(其中x＜y)来表示的组成的层。
此外，为了达成上述目的，本发明一方式涉及的电阻变化型非易失性存储装置具备：包括电阻变化型非易失性存储元件的存储器单元；以及写入控制部，其进行写入，即通过对所述存储器单元施加电压脉冲，从而使所述电阻变化型非易失性存储元件根据所施加的电压脉冲的极性在第1电阻状态与第2电阻状态之间可逆地变化，
所述电阻变化型非易失性存储元件具有第1电极、第2电极、和被所述第1电极及所述第2电极夹持的电阻变化层，
所述电阻变化层包括：与所述第1电极相接的氧不足型的第1过渡金属氧化物层；和与所述第2电极相接且具备比所述第1过渡金属氧化物层还小的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有以下特性：若将所述第1电极及所述第2电极的其中一方作为基准而向所述第1电极及所述第2电极的另一方施加具备正电位的第1电压脉冲，则过渡到所述第1电阻状态，其中该第1电压脉冲为第1阈值电压以上的电压脉冲；若将所述第1电极及所述第2电极的所述另一方作为基准而向所述第1电极及所述第2电极的所述一方施加具备正电位的第2电压脉冲，则过渡到第2电阻状态，其中第2电压脉冲为第2阈值电压以上的电压脉冲，
所述写入控制部执行第1电阻状态化步骤的处理，该第1电阻状态化步骤包括：
第1步骤，在使所述电阻变化型非易失性存储元件从所述第2电阻状态变化为所述第1电阻状态时，向所述电阻变化型非易失性存储元件施加电压绝对值比所述第2阈值电压还小且极性不同于所述第1电压脉冲的第1电阻化预电压脉冲；
在该第1步骤之后施加所述第1电压脉冲的第2步骤。
在此，在所述存储器单元中，作为电阻变化型非易失性存储装置，也可以将电阻变化型非易失性存储元件与开关元件串联地连接。
根据本发明，可以实现提高了写入动作的稳定性及可靠性的电阻变化型非易失性存储元件的写入方法。也就是说，可以实现抑制了改写次数的增加所引起的动作窗减少量且能够使电阻变化动作稳定地持续的电阻变化型非易失性存储元件的写入方法。
更具体的是，根据本发明的电阻变化型非易失性存储元件的写入方法，通过在施加高电阻化电压脉冲或低电阻化电压脉冲之前，施加极性分别不同于高电阻化电压脉冲或低电阻化电压脉冲的适当的预电压脉冲，从而能够提高高电阻化能力及低电阻化能力，结果即便改写次数增加，也能够确保适当的动作窗，能够提高非易失性存储装置的可靠性。进而，通过将高电阻化(HR化)能力或低电阻化(LR化)能力中任何弱的一方的电阻变化电压脉冲组的连续施加次数设定得更多，从而即便写入电压上升，也能使HR化能力与LR化能力的平衡恰当，结果即便改写次数增加，也能够确保适当的动作窗，能够大幅地提高非易失性存储装置的可靠性，并且也能够进行低电压动作。
另外，这种电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置可以作为具有这种电阻变化型非易失性存储元件的功能的一部分或全部的半导体集成电路(LSI)来应用。
以下参照附图详细地说明本发明的实施方式。另外，以下所说明的实施方式均表示本发明的优选的一个具体例。以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置及连接方式、步骤、步骤的顺序等只是一例，并未限定本发明。对于以下的实施方式的构成要素中表示本发明的最上位概念的独立权利要求中并未记载的构成要素而言，作为构成更优选的方式的构成要素来说明。
作为电阻变化型非易失性存储装置的一种，以下对采用过渡金属的一种、即钽(Ta)且由其氧不足型的氧化物(氧化钽)的电阻变化层构成的电阻变化元件与开关元件而构成了存储器单元的电阻变化型非易失性存储装置进行说明。在此，氧不足型的氧化物指的是氧含有量相对于化学计量组成而言不足的氧化物。再有，以下作为采用了电阻变化元件的电阻变化型非易失性存储装置而举例说明：将在被配置为互相正交的位线与字线的交点附近的位置上串联地连接了MOS晶体管与电阻变化元件的存储器单元阵列配置为矩阵状的非易失性存储装置，其中该存储器单元是所谓的被称为1T1R型的存储器单元。再有，在1T1R型存储器单元中，具有2个端子的电阻变化元件的一端与位线或源极线连接，另一端与晶体管的漏极或源极连接。晶体管的栅极与字线连接。晶体管的另一端和并未连接到电阻变化元件的一端的源极线或位线相连接。源极线与位线或字线平行地配置。另外，存储器单元的构成并未限于1T1R型的构成。例如作为其他的存储器单元构成，也可以是在被配置为互相正交的位线与字线的交点位置上串联地连接了二极管与电阻变化元件的、所谓的被称为1D1R型的交叉点存储器单元。
(实施方式1)
图1是表示本发明中的采用了电阻变化元件的1T1R型存储器单元的构成(1比特的构成)的示意图。该1T1R型存储器单元是将电阻变化型非易失性存储元件与开关元件串联地连接而成的存储器单元，具体是，如图1所示，由电阻变化元件100与晶体管104构成。晶体管104通常采用的是NMOS晶体管，但也可以采用PMOS晶体管。
电阻变化元件100是本发明中的电阻变化型非易失性存储元件，具有第1电极(下部电极10)、第2电极(上部电极13)、和被第1电极及第2电极夹持的电阻变化层11，电阻变化层11由与第1电极(下部电极10)相接的氧不足型的第1过渡金属氧化物层111、以及与第2电极(上部电极13)相接且具备比第1过渡金属氧化物层111还小的氧不足度的第2过渡金属氧化物层112构成。在此，氧不足度指的是：在每种过渡金属中，相对于构成其化学计量组成的氧化物的氧的量而言不足的氧的比例例如，在过渡金属为钽(Ta)的情况下，由于化学计量的氧化物的组成为Ta2O5，故可以表现为TaO2.5。TaO2.5的氧不足度为0％。例如TaO1.5的组成的氧不足型的钽氧化物的氧不足度为：氧不足度＝(2.5-1.5)/2.5＝40％。
具体是，如图1所示，电阻变化元件100是将第1电极(下部电极10)、电阻变化层11和第2电极(上部电极13)层叠而形成的，其中电阻变化层11是将由氧不足型的钽氧化物构成的低电阻的第1过渡金属氧化物层111(TaOx、0＜x＜2.5)及高电阻的第2过渡金属氧化物层112(TaOy、x＜y)层叠在一起。即，在本实施方式中，第1过渡金属氧化物层111由氧不足型的第1钽氧化物层构成，第2过渡金属氧化物层112由第2钽氧化物层构成。更优选的是，电阻变化层11是将由氧不足型的钽氧化物构成的第1过渡金属氧化物层111(TaOx、0.8≤x≤1.9)及高电阻的第2过渡金属氧化物层112(TaOy、x＜y)层叠而构成的。第2过渡金属氧化物层112的膜厚优选为1～8nm。再有，在电阻变化元件100中，下部电极端子105被从下部电极10引出，上部电极端子102被从上部电极13引出。
另一方面，作为选择晶体管(也就是说开关元件的一例)的NMOS晶体管104具备栅极端子103。电阻变化元件100的下部电极端子105和NMOS晶体管104的源极或漏极(N+扩散)区域被串联地连接。并未与电阻变化元件100连接的另一方的漏极或源极(N+扩散)区域作为下部电极端子101而被引出，基板端子与接地电位连接。
再有，在电阻变化元件100中，第2钽氧化物层(第2过渡金属氧化物层112)被配置在NMOS晶体管104相反侧的上部电极端子102一侧。
构成过渡金属氧化物层、即电阻变化层11的金属也可以采用钽以外的过渡金属。作为过渡金属，可以采用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)等。由于过渡金属可以采取多个氧化状态，故能够通过氧化还原反应来实现不同的电阻状态。例如，在采用铪氧化物的情况下，可以确认：在将第1过渡金属氧化物层111、即第1铪氧化物层的组成设为HfOx时x为0.9以上1.6以下且将第2过渡金属氧化物层112、即第2铪氧化物层的组成设为HfOy时y比x的值还大的情况下，可以使电阻变化层11的电阻值稳定且高速地变化。该情况下，第2过渡金属氧化物层112、即第2铪氧化物层的膜厚优选为3nm以上、4nm以下。再有，在采用锆氧化物的情况下，可以确认：在将第1过渡金属氧化物层111、即第1锆氧化物层的组成设为ZrOx时x为0.9以上、1.4以下且将第2过渡金属氧化物层112、即第2锆氧化物层的组成设为ZrOy时y比x的值还大的情况下，可以使电阻变化层11的电阻值稳定且高速地变化。该情况下，第2过渡金属氧化物层112、即第2锆氧化物层的膜厚优选为1nm以上、5nm以下。
再有，构成第1过渡金属氧化物层111的第1过渡金属和构成第2过渡金属氧化物层112的第2过渡金属也可以采用不同的材料。该情况下，第2过渡金属氧化物层112优选为氧不足度比第1过渡金属氧化物层111更小的、也就是说电阻更高的材料。通过采取这种构成，从而在电阻变化时被施加在第1电极(下部电极10)及第2电极(上部电极13)之间的电压，要由第2过渡金属氧化物层112分配更多的电压，更可以容易引起第2过渡金属氧化物层112中产生的氧化还原反应。再有，在第1过渡金属与第2过渡金属采用互相不同的材料的情况下，优选第2过渡金属的标准电极电位要比第1过渡金属的标准电极电位小。认为电阻变化现象是因为在电阻高的第2过渡金属氧化物层112中形成的微小的导电路径(长丝：filament)中，引起氧化还原反应，使其电阻值发生变化而产生的。例如，第1过渡金属氧化物层111采用氧不足型的钽氧化物，第2过渡金属氧化物层112采用TiO2，由此可以获得稳定的电阻变化动作。钛(标准电极电位＝-1.63eV)是标准电极电位比钽(标准电极电位＝-0.6eV)低的材料。标准电极电位表示其值越大则越难以氧化的特性。通过在第2过渡金属氧化物层112中配置标准电极电位比第1过渡金属氧化物层111小的金属的氧化物，从而在第2过渡金属氧化物层112中使氧化还原反应更容易产生。
在此，作为上部电极13的材料，例如使用Pt(白金)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)等。尤其是作为与具备氧不足度比第1过渡金属氧化物层还小的第2过渡金属氧化物层相接的上部电极13的材料，在电极中采用了标准电极电位高的Pt、Ir的情况下，可以获得良好的电阻变化动作。原因在于：一般而言，标准电极电位是被氧化容易度的一种指标，意味着该值若大则难以被氧化、该值若小则容易被氧化。也就是说，原因在于：在标准电极电位比作为电阻变化层11的构成元素的Ta还高的电极材料和电阻变化层的界面附近，更容易引起电阻变化，相反在标准电极电位比Ta更低的电极材料中难以引起电阻变化。电极材料与构成电阻变化层的金属的标准电极电位的差越大，则越容易引起电阻变化，随着差变小，电阻变化就变得越难以引起。
再有，在图1所示的存储器单元中，在将上部电极端子102作为基准而向下部电极端子101施加了规定电压(例如第1(低电阻化)阈值电压)以上的振幅的电压(低电阻化电压脉冲)的情况下，在上部电极13的界面附近引起还原，电阻变化元件100向低电阻状态过渡，而在将下部电极端子101作为基准而向上部电极端子102施加了其他的规定电压(例如第2(高电阻化)阈值电压)以上的振幅的电压(高电阻化电压脉冲)的情况下，在上部电极13的界面附近引起氧化，电阻变化元件100向高电阻状态过渡。以后，将低电阻化电压脉冲的施加方向定义为负电压方向，将高电阻化电压脉冲的施加方向定义为正电压方向。
换言之，该电阻变化元件100具有以下特性：若将第1电极(下部电极10)及第2电极(上部电极13)的其中一方作为基准而向第1电极(下部电极10)及第2电极(上部电极13)的另一方施加具备正电位的第1阈值电压以上的电压脉冲、即第1电压脉冲，则向第1电阻状态过渡，若将第1电极及第2电极的所述另一方作为基准而向第1电极及第2电极的所述一方施加具备正电位的第2阈值电压以上的电压脉冲、即第2电压脉冲，则向第2电阻状态过渡。在此，第1电极与第2电极分别相当于电阻变化元件100的上部电极13及下部电极10的其中一方及其中另一方。再有，第1过渡金属氧化物层111例如为第1钽氧化物层，第2过渡金属氧化物层112对应于第2钽氧化物层。
接着，对如上这样构成的本发明的电阻变化型非易失性存储元件的写入方法进行说明。
首先，利用图2A～图6B，针对图1所示的1T1R型存储器单元示出以现有的写入方法进行了写入之际的改写耐性(耐久性)特性，并对该课题进行说明。
在此，上部电极13由Ir(铱)构成，下部电极10由TaN(氮化钽)构成。再有，电阻变化层11由第1钽氧化物层(TaOx、0＜x＜2.5)及第2钽氧化物层(TaOy、x＜y)构成。
另外，为了表示以现有的写入方法进行了写入之际的改写耐性(耐久性)特性，实验中采用了接下来示出的电阻变化元件100。即，电阻变化层11的面积为0.25μm2(＝0.5μm×0.5μm)。再有，与下部电极10相接的第1钽氧化物层为TaO1.54，膜厚为30nm，与上部电极13相接的第2钽氧化物层为TaO2.47，膜厚为6nm。还有，作为开关元件的NMOS晶体管的栅极宽度W为0.44μm，栅极长L为0.18μm，以及栅极绝缘膜的膜厚Tox为3.5nm。
此外，第2钽氧化物层(TaO2.47)是在制造上部电极13的工序之前通过溅射而成膜于第1钽氧化物层(TaO1.54)之上的，该第1钽氧化层也是通过溅射而成膜的。该第2钽氧化物层(TaO2.47)是和第1钽氧化物层(TaO1.54)相比其氧不足度较小的结构，也就是说电阻值非常高的(＞1MΩ)结构，为了进行电阻变化动作，需要通过最初施加规定时间的一定的初始破坏电压而在第2钽氧化物层中形成导电路径。认为电阻变化元件的电阻变化现象是使该导电路径高电阻化或低电阻化而发现的。
图2A是在图1的端子101与端子102之间交替地实施高电阻化电压脉冲(VH)的施加与低电阻化电压脉冲(VL)的施加的情况下的脉冲波形的示意图。图2B是交替地施加了图2A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写开始初期的改写特性图。图2C是交替地施加了图2A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写10万次后的改写特性图。
也就是说，图2A表示适用于采用了图1所示的电阻变化元件的1T1R型存储器单元的、现有的写入方法。而且，图2B及图2C示出图2A的现有的写入方法、即、将端子101作为基准而向端子102重复交替地施加了高电阻化电压脉冲20(图2A中为VH)与低电阻化电压脉冲21(图2A中为VL)时的、改写初期状态和10万次改写后状态下的改写特性的一例。在此，|VL|＞|VH|。这是因为：在图1中在高电阻化时相对于端子101而向端子102施加正的电压，NMOS晶体管104的导通电阻成为低的状态。另一方面，在低电阻化时相对于端子101而向端子102施加负的电压，NMOS晶体管104变为源极跟踪器连接，其导通电阻成为高的状态。也就是说，实际上对电阻变化层11施加的电压的绝对值在高电阻化时要比低电阻化时高。再有，在图2B及图2C中，纵轴表示：在图1所示的存储器单元中，对栅极端子103施加足以使晶体管导通的栅极电压VG，对上部电极端子102施加不会发生电阻变化的读出电压(此时对下部电极端子101施加接地电位)时的高电阻(HR)状态和低电阻(LR)状态下的单元电流[A.U.]。在此，在同一范围内标记图2B与图2C的纵轴。横轴表示改写次数。
如图2A所示，图2B及图2C示出作为高电阻(HR)化电压脉冲20而以规定的脉冲宽度(例如10ns以上、100μs以下)施加VH的电压、作为低电阻(LR)化电压脉冲21而以规定的脉冲宽度施加了VL的电压的情况下的改写特性(此时，对栅极端子103施加足以使晶体管导通的栅极电压VG’)。
如图2B所示，在改写开始初期，高电阻(HR)状态与低电阻(LR)状态下的单元电流分别比较稳定。此后如图2C所示，将上述的改写重复10万次。于是，高电阻(HR)状态的单元电流就会维持比较稳定的状态。另一方面，低电阻(LR)状态的单元电流在向高电阻方向移位的同时变得不稳定，结果动作窗(高电阻(HR)状态下的单元电流与低电阻(LR)状态下的单元电流之差)就会大幅度减少，存在产生读出错误的可能性。
如此一来，认为：低电阻状态下的单元电流和改写次数一起向高电阻方向移位，是因为高电阻化电压VH与低电阻化电压VL的改写电压平衡变差，相对于最佳的高电阻化电压而言，图2A的高电阻化电压VH稍微变大(过度高电阻化)的缘故，即便施加低电阻化电压VL，也无法充分地进行低电阻化。
图3是表示重复交替地施加了图2A示出的高电阻(HR)化电压脉冲20与低电阻(LR)化电压脉冲21的情况下的、改写电压的动作点的图。
在图3中，横轴表示LR化电压VL的绝对值[V]，纵轴表示HR化电压VH的绝对值[V]。在图3中，将重复交替地施加了高电阻(HR)化电压脉冲20与低电阻(LR)化电压脉冲21的情况下的动作点表示为点A。
如此一来，在将高电阻(HR)化电压脉冲20与低电阻(LR)化电压脉冲21分别施加1个脉冲的情况下，高电阻化电压与低电阻化电压的平衡控制就变为1个点(点A)，因此在改写初期虽然获取了HR状态与LR状态的平衡(图2B)，但随着改写次数增加，根据HR化能力与LR化能力的大小关系(在此HR化能力＞LR化能力)，即便想从HR状态变为LR状态，也会成为无法充分地成为LR状态的状态(图2C)。
接下来，对将高电阻化电压VH下降到VH1(|VH|＞|VH1|)的情况下的改写耐性(耐久性)特性进行说明。
图4A是交替地实施高电阻化电压脉冲(VH1)的施加与低电阻化电压脉冲(VL)的施加的情况下的脉冲波形的示意图。图4B是交替地施加了图4A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写开始初期的改写特性图。图4C是交替地施加了图4A所示的高电阻化电压脉冲与低电阻化电压脉冲的情况下的改写10万次后的改写特性图。
也就是说，图4A示出针对采用了图1所示的电阻变化元件的1T1R型存储器单元将高电阻化电压设为VH1(＜VH)、低电阻化电压设为VL的情况下的现有写入方法。而且，图4B及图4C示出：图4A所示的现有的写入方法，即重复交替地施加了图4A所示的高电阻化电压脉冲22(图4A中为VH1)与低电阻化电压脉冲21(图4A中为VL)的情况下的、改写初期状态与10万次改写后状态下的改写特性的一例。在此，图4B及图4C中，由于纵轴和横轴与图2B及图2C是同样的，故省略说明。
如图4A所示，图4B及图4C示出作为高电阻化电压脉冲22而以规定的脉冲宽度施加了VH1的电压、作为低电阻化电压脉冲21而以规定的脉冲宽度施加了VL的电压的情况下的改写特性(此时，向栅极端子103施加足以使晶体管导通的栅极电压VG’。)。
如图4B所示，在改写开始初期，高电阻(HR)状态与低电阻(LR)状态下的单元电流分别是比较稳定的。此后，如图4C所示，若将上述的改写重复10万次，则高电阻(HR)状态的单元电流在向低电阻状态方向移位的同时会变得非常不稳定，结果动作窗消失(高电阻状态的单元电流和低电阻状态的单元电流交叉)。
如此一来，认为：高电阻状态下的单元电流和改写次数一起向低电阻方向移位是由于高电阻化电压(VH1)与低电阻化电压(VL)的改写电压平衡变差且相对于最佳的低电阻化电压而言图4A的低电阻化电压VL的绝对值会稍微变大(过度低电阻化)的缘故，即便施加高电阻化电压VH1，也无法充分地进行高电阻化。
如上所述，在将高电阻(HR)化电压脉冲和低电阻(LR)化电压脉冲分别施加1个脉冲的情况下，例如如图3所示，高电阻化电压与低电阻化电压的平衡控制变为1个点。因而，在改写初期即便使HR状态与LR状态的平衡比较良好，但随着改写次数增加，因为HR化能力与LR化能力的微妙的大小关系，LR状态或HR状态的其中一方的状态增强，即便想设为另一方的状态，也无法充分地设成另一方的状态。因而，在全部使用次数中唯一地发现高电阻化电压VH与低电阻化电压VL的适当组合是非常困难的。
换言之，若对采用了上述的电阻变化元件100的存储器单元交替地施加高电阻化电压脉冲(1次)与低电阻化电压脉冲(1次)，则改写初期比较稳定地进行电阻变化动作。但是，若增加改写次数，则根据高电阻化电压VH与低电阻化电压VL的平衡，低电阻状态的电阻值RL会增加，相反高电阻状态的电阻值RH会减少。如此一来，在以现有的写入方法进行了写入的情况下，会存在若改写次数增加、则动作窗减小的课题。
本申请的发明人正是鉴于这种事情而进行了电阻变化型非易失性存储元件的新的写入方法的研究。它是如下所述的新写入方法：在高电阻化时进行多个脉冲施加，在每次进行高电阻化时，向更高电阻化方向移位，同样地在低电阻化时也进行多个脉冲施加，在每次进行低电阻化时，向更低电阻化方向移位等的新的写入方法。通过进行该新的写入方法，从而即便改写次数增加，也能够提高动作窗难以劣化的耐久性(改写)耐性。以下对此进行说明。
首先，对与几种写入方法有关的基础数据进行说明。
(1)连续施加高电阻化电压脉冲的情况下
图5A是表示对处于低电阻(LR)状态的电阻变化元件连续施加本发明的高电阻(HR)化电压脉冲的情况下的电阻值测量流程的图。图5B是基于图5A所示的测量流程而测量出的电阻变化特性图。图5B中，横轴为HR化电压脉冲施加次数，纵轴为图1所示的存储器单元的电阻值。
在图5A所示的测量流程中，首先针对图1所示的采用了电阻变化元件的1T1R型存储器单元，向栅极端子103施加足以使晶体管导通的栅极电压VG’，向低电阻状态的存储器单元施加1次高电阻(HR)化电压脉冲(振幅为VH并具有规定的脉冲宽度)(以下称为高电阻化电压脉冲施加)。接着，对晶体管的栅极端子103施加栅极电压VG(＜VG’)，根据对上部电极端子102施加了读出电压(此时，对下部电极端子101施加接地电位)时的高电阻(HR)状态的单元电流来计算电阻值(以下称为电阻值测量)。以后，重复进行高电阻化电压脉冲施加与电阻值测量，实施共计50次的高电阻化电压脉冲施加与电阻值测量。
根据图5B可知：即便多次累积地施加相同的高电阻化电压脉冲，在图1所示的存储器单元中HR化度也不会单调增加或者单调减少的特性。另一方面，例如在闪速存储器这样的非易失性存储器单元中，示出若连续施加写入或删除脉冲的任何电压脉冲，则单元晶体管的阈值电压单调增加、或者单调减少的特性。
(2)连续施加低电阻化电压脉冲的情况下
图6A是表示连续施加本发明中的低电阻(LR)化电压脉冲的情况下的单元电流测量流程的图。图6B是基于图6A所示的测量流程而测量出的电阻变化特性图。在图6B中，横轴为LR化电压脉冲施加次数，纵轴为图1所示的存储器单元的单元电流。
在图6A所示的测量流程中，首先针对采用了图1所示的电阻变化元件的1T1R型存储器单元，对栅极端子103施加足以使晶体管导通的栅极电压VG’，对低电阻状态的存储器单元施加1次低电阻(LR)化电压脉冲(振幅为VL并具有规定的脉冲宽度)(以下称为低电阻化电压脉冲施加)。接着，对栅极端子103施加足以使晶体管导通的栅极电压VG，并测量向上部电极端子102施加了读出电压(此时，对下部电极端子101施加接地电位)时的低电阻(LR)状态的单元电流(以下称为单元电流测量)。以后，重复低电阻化电压脉冲施加与单元电流测量，实施共计50次的低电阻化脉冲施加与单元电流测量。
根据图6B可知：即便多次累积地施加相同的低电阻化电压脉冲，在图1所示的存储器单元中也与连续施加高电阻化电压脉冲的情况同样，表示出LR化时的单元电流的值不会单调增加或者单调减少的特性。
(3)多次重复本发明的实施方式1涉及的施加高电阻化电压脉冲组的高电阻化动作的情况下
图7A是表示连续实施本发明实施方式1涉及的高电阻化电压脉冲组施加(在高电阻化脉冲VH之前施加低电阻化方向的极性的预电压脉冲VLpr)的情况下的电阻值测量流程的图。图7B是基于图7A所示的电阻值测量流程而测量出的单元电流变化特性图。在图7B中，横轴为高电阻化电压脉冲组23的施加次数，纵轴为图1所示的存储器单元的电阻值。
在图7A所示的电阻值测量流程中，首先针对采用了图1所示的电阻变化元件的1T1R型存储器单元，对栅极端子103施加足以使晶体管导通的栅极电压VG’，对低电阻状态的存储器单元施加低电阻化方向的极性且振幅比低电阻化阈值电压小的高电阻化预电压脉冲VLpr，之后施加规定的脉冲宽度(例如100ns)的高电阻(HR)化电压脉冲VH(以下称为施加高电阻化电压脉冲组23)。接着，对栅极端子103施加足以使晶体管导通的栅极电压VG，根据对上部电极端子102施加了读出电压(此时，对下部电极端子101施加接地电位)时的高电阻(HR)状态的单元电流来计算电阻值(称为电阻值测量)。以后，重复高电阻化电压脉冲组23的施加与电阻值测量，实施共计50次的高电阻化电压脉冲组施加与电阻值测量。
根据图7B可知：通过施加极性与高电阻化电压脉冲相反且振幅比低电阻化阈值电压小的高电阻化预电压脉冲VLpr(也称为高电阻化弱反转电压脉冲)，之后重复施加高电阻化电压脉冲VH的高电阻化电压脉冲组23，从而图1所示的存储器单元的单元电阻值与高电阻化电压脉冲组23的施加次数一起单调增加，之后处于单元电阻值大约30次达到饱和的倾向。如此一来，发明人通过进行本发明涉及的新的写入方法，发现了当前并不知晓的新的高电阻化特性。
(4)多次重复本发明实施方式1涉及的施加低电阻化电压脉冲组的低电阻化动作的情况下
图8A是表示连续实施本发明实施方式1涉及的低电阻化电压脉冲组施加(低电阻化脉冲VL之前施加高电阻化方向的极性的预电压脉冲VHpr)的情况下的单元电流测量流程的图。图8B是基于图8A所示的单元电流测量流程而测量出的单元电流变化特性图。在图8B中，横轴为低电阻化电压脉冲组24的施加次数，纵轴为图1中示出的存储器单元的单元电流。
在图8A所示的电流测量流程中，首先针对采用了图1所示的电阻变化元件的1T1R型存储器单元，对栅极端子103施加足以使晶体管导通的栅极电压VG’，对高电阻状态的存储器单元施加高电阻化方向的极性且振幅比高电阻化阈值电压小的预电压脉冲VHpr，之后施加规定的脉冲宽度(例如100ns)的低电阻(LR)化电压脉冲VL(以下称为施加低电阻化电压脉冲组24)。接着，对栅极端子103施加足以使晶体管导通的栅极电压VG，测量对上部电极端子102施加了读出电压(此时，对下部电极端子101施加接地电位)时的低电阻(LR)状态的单元电流(单元电流测量)。以后，重复低电阻化电压脉冲组24的施加与单元电流测量，实施共计50次的LR化电压脉冲组施加与单元电流测量。
根据图8B可知：通过重复施加极性与低电阻化电压脉冲相反且振幅比高电阻化阈值电压小的低电阻化预电压脉冲VHpr(也称为低电阻化弱反转电压脉冲)、之后施加低电阻化电压脉冲VL的低电阻化电压脉冲组24，从而图1所示的存储器单元的单元电流与低电阻化电压脉冲组24的施加次数一起单调增加(单元电阻单调减少)。如此一来，发明人通过进行新的写入方法，从而发现了当前并未被知晓的新的低电阻化特性。
也就是说，如图5A及图6A所示，即便连续施加同极性的高电阻化电压脉冲及低电阻化电压脉冲，高电阻化度及低电阻化度也不会提高。与此相对，如图7A及图8A所示，发明人发现了：通过多次重复分别在通常的高电阻化电压脉冲或者低电阻化电压脉冲之前施加了高电阻化预电压脉冲或者低电阻化预电压脉冲(高电阻化弱反转电压脉冲或者低电阻化弱反转电压脉冲)的电压脉冲组，从而高电阻化时的电阻值进一步增加、低电阻化时的电阻值进一步减少。
接着，说明对连续施加高电阻化电压脉冲组23时的高电阻状态的单元电流的收敛性的、高电阻化预电压脉冲振幅依存性和连续施加低电阻化电压脉冲组24时的低电阻状态的单元电流的收敛性的、低电阻化预电压脉冲振幅依存性进行了调查之后的结果。
图9是表示本发明的HR单元电流相对于高电阻化预电压脉冲的极性及振幅的依存性的特性图。具体是，图9示出高电阻化电压VH下的HR单元电流值的高电阻化预电压脉冲VLpr的振幅及极性依存性。再有，在图9中，在图7A所示出的测量流程中，在纵轴上取将高电阻化预电压脉冲VLpr的振幅及极性作为参数(-VLpr3～+VLpr2)而进行了50次电阻测量时的、50次中最后20次的单元电流值(HR单元电流值)的中央值(中值)，在横轴上取高电阻化预电压脉冲VLpr的值。
根据图9可知：被虚线围起来的区域的HR单元电流值表示极小值(也就是说HR状态的电阻值为极大值)，自该被虚线围起来的区域起，在高电阻化预电压脉冲靠近正侧或者靠近负侧的区域中，HR单元电流值均增加。在此，将处于被虚线围起来的区域内的高电阻化预电压脉冲VLpr、即HR单元电流值的中值表示极小值的高电阻化预电压脉冲VLpr称为高电阻化干扰电压。
如此一来，可以知道：在高电阻化预电压脉冲VLpr为高电阻化干扰电压时，由于HR单元电流值的中值表示极小值，故高电阻化干扰电压就是最佳的高电阻化预电压值VLpr。也就是说，可以知道：为了提高HR化能力，施加与高电阻化干扰电压对应的高电阻化预电压脉冲VLpr的方式是有效的，具体而言施加极性与HR化脉冲电压VH相反且绝对值比低电阻化阈值电压小的电压(图9中为-VLpr1附近)的方式是有效的。另外，根据图9可知：最佳的高电阻化预电压脉冲值具有某个范围，以下将处于该最佳的高电阻化预电压脉冲的范围内的高电阻化干扰电压定义为HR化时适当预电压脉冲。
图10是表示本发明中的LR单元电流相对于低电阻化预电压脉冲的极性及振幅的依存性的特性图。具体是，图10示出低电阻化电压VL下的LR单元电流值的低电阻化预电压脉冲VHpr的振幅及极性依存性。再有，在图10中，在图8A所示出的测量流程中将低电阻化预电压脉冲VHpr的振幅及极性作为参数(-VHpr3～+VHpr2)而测量50次单元电流，在纵轴上取50次中最后20次的LR单元电流值的中央值(中值)，在横轴上取低电阻化预电压脉冲VHpr的值。
根据图10可知，处于被虚线围起来的区域内的LR单元电流值表示极大值(也就是说，LR状态的电阻值为极小值)，自该被虚线围起来的区域起，在低电阻化预电压脉冲靠近正侧或者靠近负侧的区域中，LR单元电流值均减少。在此，将处于被虚线围起来的区域内的低电阻化预电压脉冲VHpr、即LR单元电流值的中值表示极小值的低电阻化预电压脉冲VHpr称为低电阻化干扰电压。
如此一来，可以知道：在低电阻化预电压脉冲VHpr为低电阻化干扰电压时，由于LR单元电流值的中值表示极大值，故低电阻化干扰电压为最佳的低电阻化预电压值VHpr。也就是说，可知：为了提高LR化能力，施加与低电阻化干扰电压对应的低电阻化预电压脉冲VHpr的方式是有效的，具体而言施加极性与LR化脉冲电压VL相反且绝对值比高电阻化阈值电压小的电压(图10中为+VHpr1附近)的方式是有效的。另外，根据图10可知：最佳的低电阻化预电压脉冲值具有某个范围，以下将处于该最佳的低电阻化预电压脉冲范围内的低电阻化干扰电压定义为LR化时适当预电压脉冲。
如此一来，通过在高电阻化电压脉冲VH或者低电阻化电压脉冲VL之前分别施加适当的高电阻化预电压脉冲VLpr(高电阻化干扰电压)或者低电阻化预电压脉冲VHpr(低电阻化干扰电压)，而不增大高电阻化电压VH或低电阻化电压VL的绝对值，由此可以进一步提高高电阻化脉冲的HR化能力及低电阻化脉冲的LR化能力。由此，与动作窗(HR单元电流与LR单元电流之差)的扩大息息相关，达到可以提高可靠性的效果。
接着，对图1所示的存储器单元中的脉冲VI特性和HR化时及LR化时适当预电压脉冲的关系进行说明。
图11是本发明涉及的存储器单元的脉冲VI特性图。
图11中，在图1所示的存储器单元中，对栅极端子103施加足以使晶体管导通的栅极电压VG’，同时施加脉冲电压Vp(横轴)，在每次施加脉冲电压Vp时，对栅极端子103施加足以使晶体管导通的栅极电压VG，测量对上部电极端子102施加了读出电压(此时，向下部电极端子101施加接地电位)时的单元电流(纵轴)。再有，在图11中，通过按照0V→-VP10→+VP11→0V(各脉冲电压增减的绝对值为0.1V)的顺序施加脉冲电压Vp，从而进行1个滞后循环的测量。
根据图11可知：在C点开始LR化，在B点开始HR化。
在此，在图11中，以虚线圆圈B’示出LR化时适当预电压脉冲(低电阻化干扰电压)，以虚线圆圈C’示出HR化时适当预电压脉冲(高电阻化干扰电压)。通过使HR化时适当预电压脉冲(高电阻化干扰电压)比LR化阈值电压更小，并在施加高电阻化电压脉冲前施加HR化时适当预电压脉冲，从而可以进一步使电阻变化元件高电阻化，另一方面通过使LR化时适当预电压脉冲(低电阻化干扰电压)比HR化阈值电压更小，并在施加低电阻化电压脉冲之前施加LR化时适当预电压脉冲，从而可以进一步使电阻变化元件低电阻化。也就是说，HR化时适当预电压脉冲为不会产生从HR状态向LR状态的过渡的程度的弱电压，LR化时适当预电压脉冲为不会产生从LR状态向HR状态的过渡的程度的弱电压。换言之，这些高电阻化干扰电压及低电阻化干扰电压分别是开始图1所示的存储器单元的HR化及LR化的开始电压附近的值。更具体的是，这些高电阻化干扰电压及低电阻化干扰电压分别为不至于使图1所示的存储器单元的电阻状态反转的电压，且越接近引起该存储器单元的电阻变化的电压(开始电压)就越有效。
[高电阻化及低电阻化预电压脉冲施加写入的推断机理]
接着，对施加高电阻化及低电阻化预电压脉冲而改善写入特性的推断机理进行说明。
图12(a)～(c)是用于对基于低电阻化预电压脉冲施加的LR化写入时的推断机理进行说明的图。在图12(a)～(c)中，对于与图1相同的构成要素采用相同的符号，并省略说明。
图12(a)表示高电阻(HR)状态的电阻变化元件100。具体是，在第2过渡金属氧化物层112中的导电路径202中，上部电极13的界面附近被氧化为第1高电阻状态，形成第1界面高电阻层膜200。再有，在第1过渡金属氧化物层111与第2过渡金属氧化物层112的界面附近，被氧化为电阻值比第1高电阻状态更低的第2高电阻状态，形成第2界面高电阻层膜201。在此，认为第2界面高电阻层膜201发生电阻变化的阈值电压要比第1界面高电阻层膜200发生电阻变化的阈值电压更低。
图12(b)表示对电阻变化元件100施加了低电阻化预电压脉冲VHpr的情况下的第2界面高电阻层膜201的状态变化。具体是，通过向电阻变化元件施加使电阻变化层高电阻化的方向的低电阻化预电压脉冲，从而第1界面高电阻层膜200虽然不发生变化，但第2界面高电阻层膜201中的氧离子O2-被吸引到上部电极13方向并进行扩散。结果，第2界面高电阻层膜201中的氧离子O2-密度要比图12(a)的第2界面高电阻层膜201的HR状态进一步减少，虽然第2界面高电阻层膜201的膜厚变厚，但电阻变化元件100的电阻值会下降若干。
接着，在图12(c)中示出施加了低电阻化电压VL的情况下的第1界面高电阻层膜200的状态变化。具体是，通过施加低电阻化电压VL，从而第1界面高电阻层膜200中的氧离子O2-被吸引到第1钽氧化物层(第1过渡金属氧化物层111)中并进行扩散。此时，认为：由于事先施加低电阻化预电压脉冲而使第2界面高电阻层膜201中的氧离子O2-变少，故第2界面高电阻层膜201的氧扩散的障壁功能较弱。结果，第1界面高电阻层膜200中的氧离子O2-迅速扩散到第1过渡金属氧化物层111中，认为电阻变化元件100的电阻值会比现有的低电阻化动作时进一步降低。
如上所述，若重复进行上述的低电阻化预电压脉冲的施加与低电阻化电压脉冲的施加，则第2界面高电阻层膜201与第1界面高电阻层膜200的电阻值逐渐地减少，因此如图8B所示，推断为随着低电阻化电压脉冲组施加次数增加，LR状态单元电流也会增加。
另一方面，对于基于高电阻化预电压脉冲施加的HR化写入而言，是与LR化写入相反方向(氧化方向)的动作，认为是几乎同样的机理。也就是说，即便在LR状态下也存在第2界面高电阻层膜201，阻碍高电阻化时的氧离子O2-的扩散，认为会妨碍到第1界面高电阻层膜200的充分形成。该情况下，认为通过事先施加高电阻化预电压脉冲来使第2界面高电阻层膜201中的氧离子O2-向第1过渡金属氧化物层111中扩散，以使第2界面高电阻层膜201中的氧离子O2-减少，降低氧扩散障壁的功能，促进高电阻化时的第1界面高电阻层膜200迅速形成。
[实施方式1的电阻变化型非易失性存储元件的写入方法]
接着，针对由采用了图1所示的电阻变化元件100的1T1R型存储器单元构成的非易失性存储装置，说明对电阻变化元件100进行高电阻化及低电阻化的写入方法。
图13A是实施方式1中的交替地实施高电阻(HR)化电压脉冲组施加与低电阻(LR)化电压脉冲组施加的情况下的脉冲波形的示意图。图13B是交替地实施了图13A所示的高电阻化电压脉冲组施加与低电阻化电压脉冲组施加的情况下的改写开始初期的改写特性图。图13C是交替地实施了图13A所示的高电阻化电压脉冲组施加与低电阻化电压脉冲组施加的情况下的改写10万次后的改写特性图。在图13B及图13C中，纵轴及横轴与图2B是同样的，因此省略说明。
以下，作为高电阻化动作及低电阻化动作，对图1示出的存储器单元分别施加图7A示出的高电阻化电压脉冲组23、及图8A示出的低电阻化电压脉冲组24。即，对采用了图1所示的电阻变化元件的1T1R型存储器单元，重复交替地施加图13A所示的高电阻化电压脉冲组23与低电阻化电压脉冲组24。
在此，换句话说，高电阻化电压脉冲组23或低电阻化电压脉冲组24的写入方法可以如下所述。即，在该写入方法中，在使电阻变化元件100从第1电阻状态向第2电阻状态进行电阻变化时，对电阻变化元件100施加绝对值比第1阈值电压更大的第1极性的第1电压脉冲，在从第2电阻状态变化为第1电阻状态时，对电阻变化元件100施加绝对值比第2阈值电压更大且与第1极性不同的第2极性的第2电压脉冲。也就是说，包括第1电阻状态化步骤，该步骤包括：第1步骤，在电阻变化元件100中，使电阻变化元件100从第1电阻状态向第2电阻状态电阻变化时，对电阻变化元件100施加电压绝对值比第2阈值电压更小且极性不同于第1电压脉冲的第1电阻化预电压脉冲；和之后施加第1电压脉冲的第2步骤。再有，包括第2电阻状态化步骤，该步骤包括：第3步骤，在使电阻变化元件100从第2电阻状态向第1电阻状态电阻变化时，对电阻变化元件100施加电压绝对值比第1阈值电压更小且极性不同于第2电压脉冲的第2电阻化预电压脉冲；和之后施加第2电压脉冲的第4步骤。在此，第1电阻化预电压脉冲与第1电压脉冲的组相当于图13A中的高电阻化电压脉冲组23或低电阻化电压脉冲组24的其中一方。再有，第2电阻化预电压脉冲与第2电压脉冲的组相当于图13A中的高电阻化电压脉冲组23或低电阻化电压脉冲组24的其中另一方。
还有，换句话说，重复交替地施加高电阻化电压脉冲组23与低电阻化电压脉冲组24的写入方法可以如下所述。即，在该写入方法中，包括第1电阻状态变化步骤，该步骤包括：第1步骤，在使电阻变化元件100从第1电阻状态变化为第2电阻状态时，向电阻变化元件100施加电压绝对值比第2阈值电压更小且极性不同于第1电压脉冲的第1电阻化预电压脉冲；和之后施加第1电压脉冲的第2步骤。进而，包括第2电阻状态变化步骤，该步骤包括：第3步骤，在使电阻变化元件100从所述第2电阻状态变化为所述第1电阻状态时，对电阻变化元件100施加电压绝对值比所述第1阈值电压更小且极性不同于所述第2电压脉冲的第2电阻化预电压脉冲；和之后施加所述第2电压脉冲的第4步骤。
而且，图13B及图13C中示出：重复交替地施加高电阻化电压脉冲组23与低电阻化电压脉冲组24的写入方法中的改写初期状态和10万次改写后状态下的改写特性的一例。具体是，如图13A所示，在图13B及图13C中，作为高电阻化电压脉冲组23而向低电阻状态的存储器单元施加高电阻化预电压脉冲VLpr，之后施加规定的脉冲宽度的高电阻(HR)化电压脉冲VH。接着，作为低电阻化电压脉冲组24而向高电阻状态的存储器单元施加低电阻化预电压脉冲VHpr，之后施加低电阻(LR)化脉冲VL(此时向栅极端子103施加使晶体管充分地导通的栅极电压VG’)。示出进行了这种写入(施加)的情况下的改写特性。
如图13B所示，在改写开始初期，高电阻(HR)状态与低电阻(LR)状态的单元电流分别是稳定的。之后如图13C所示，即便将改写重复10万次，高电阻(HR)状态的单元电流也会维持稳定的状态。再有，与图2C所示的现有的写入方法相比，会大幅度改善低电阻(LR)状态的单元电流向高电阻方向的移位量。
如此一来，根据图13A所示的写入方法，通过事先分别施加极性分别不同于高电阻化电压脉冲及低电阻化电压脉冲的高电阻化适当预电压脉冲(高电阻化干扰电压)及低电阻化适当预电压脉冲(低电阻化干扰电压)，从而能够提高高电阻化能力及低电阻化能力。结果，改写次数即便增加也能够确保适当的动作窗，能够提高非易失性存储装置的可靠性。
图14是用于对重复交替地施加了图13A所示的高电阻化电压脉冲组23与低电阻化电压脉冲组24的情况下的、改写电压的动作点进行说明的图。
在图14中，横轴表示向非易失性存储装置(存储器单元)施加的负电压的绝对值，纵轴表示向非易失性存储装置(存储器单元)施加的正电压的绝对值。在图14中，点B表示作为高电阻化电压脉冲组23而首先施加高电阻化预电压脉冲VLpr、之后施加高电阻(HR)化电压VH的HR化时的动作点。在此，点B是横轴的值表示高电阻化预电压脉冲VLpr的值、纵轴的值表示高电阻(HR)化电压VH的值的动作点。再有，点C表示作为低电阻化电压脉冲组24而首先施加低电阻化预电压脉冲VHpr、之后施加低电阻(LR)化电压VL的LR化时的动作点。在此，点C是纵轴的值表示低电阻化预电压脉冲VHpr的值、横轴的值表示低电阻(LR)化电压VL的值的动作点。
根据图14可知：在图3示出的现有的仅施加1个脉冲的改写中动作点只有1个(点A)，与此相对，在图14中动作点为2个点、即点B与点C。由此，因为能够在HR化动作和LR化动作中独立地进行平衡调整，所以改写电压的选择自由度提高。
如上所述，根据实施方式1，对于高电阻化电压脉冲及低电阻化电压脉冲而言，通过分别事先施加极性分别不同于高电阻化电压脉冲及低电阻化电压脉冲的高电阻化适当预电压脉冲及低电阻化适当预电压脉冲，从而能够提高高电阻化能力及低电阻化能力，结果，即便改写次数增加也能够确保适当的动作窗，可以提高非易失性存储装置的可靠性。由此，可以实现抑制了耐久性(改写耐性)特性劣化引起的动作窗减少量并能够稳定地持续电阻变化动作的电阻变化型非易失性存储元件的写入方法。
另外，在本实施方式中，伴随于预电压脉冲施加的写入适用于进行高电阻化动作的情况和进行低电阻化动作的情况双方，但也可以仅适用于其中一方。
(实施方式2)
接着，将与实施方式1的写入方法不同的方法作为实施方式2进行说明。
[实施方式2的电阻变化型非易失性存储元件的写入方法]
以下，作为本发明的实施方式，说明针对由采用了图1示出的电阻变化元件100的1T1R型存储器单元构成的非易失性存储装置，对电阻变化元件100进行高电阻化及低电阻化的其他写入方法。
图15A是实施方式2中的交替地实施连续M次的高电阻(HR)化电压脉冲组施加和连续N次的低电阻(LR)化电压脉冲组施加的情况下的脉冲波形的示意图。图15B是交替地实施了图15A所示的高电阻化电压脉冲组的连续施加和低电阻化电压脉冲组的连续施加的情况下的改写开始初期的改写特性图。图15C是交替地实施了图15A所示的高电阻化电压脉冲组的连续施加和低电阻化电压脉冲组的连续施加的情况下的改写10万次后的改写特性图。其中，在图15B及图15C中由于纵轴及横轴与图2B是同样的，故省略说明。
在本实施方式中，在高电阻化及低电阻化动作中，如图15A所示，对图1所示的存储器单元连续施加M(1以上的整数)次高电阻化电压脉冲组23，之后连续施加N(1以上的整数)次低电阻化电压脉冲组24。
在此，高电阻化电压脉冲组连续施加次数M和低电阻化电压脉冲组连续施加次数N的大小关系是为了获取增加了改写次数时的HR状态与LR状态的平衡而设定的。例如在LR状态向HR方向移位的量比HR状态向LR方向移位的量大的情况下，为了提高LR化能力，将低电阻化电压脉冲组连续施加次数N设定得比高电阻化电压脉冲组连续施加次数M还大。相反，在HR状态向LR方向移位的量比LR状态向HR方向移位的量大的情况下，为了提高HR化能力，将高电阻化电压脉冲组连续施加次数M设定得比低电阻化电压脉冲组连续施加次数N还大。
另外，在HR状态向LR方向移位的量和LR状态向HR方向移位的量为同程度的情况下，只要将低电阻化电压脉冲组连续施加次数N和高电阻化电压脉冲组连续施加次数M设定为同等即可。
而且，在图13B及图13C中示出：针对采用了图1示出的电阻变化元件100的1T1R型存储器单元，交替地重复了图15A所示的高电阻化电压脉冲组23的连续M次施加和低电阻化电压脉冲组24的连续N次施加的情况下的、改写初期状态与10万次改写后状态下的改写特性的一例。具体是，如图15A所示，在图15B及图15C中连续M次施加高电阻化电压脉冲组23，即首先向低电阻状态的存储器单元施加高电阻化预电压脉冲VLpr、之后施加高电阻(HR)化电压脉冲VH。接着，连续N次施加电阻化电压脉冲组24，即向高电阻化后的存储器单元施加低电阻化预电压脉冲VHpr、之后施加低电阻(LR)化脉冲VL(此时，对栅极端子103施加足以使晶体管导通的栅极电压VG’)。示出进行了这种写入(施加)的情况下的改写特性。
如图15B所示，在改写开始初期，高电阻(HR)状态和低电阻(LR)状态的单元电流分别比较稳定。之后，如图15C所示，即便将改写重复10万次，高电阻(HR)状态的单元电流也会维持比较稳定的状态。再有，低电阻(LR)状态的单元电流的向高电阻方向的移位量非常小，与图2C所示的现有的写入方法相比较，大幅度地得到了改善。
如此一来，根据图15A所示的写入方法，通过将HR化能力或LR化能力的任何弱的一方的电阻变化电压脉冲组的连续施加次数设定得更多从而可以使HR化能力与LR化能力的平衡恰当化。结果，即便改写次数增加也能够确保适当的动作窗，能够大幅地提高非易失性存储装置的可靠性。
如上，根据实施方式2，通过事先施加极性分别不同于高电阻化电压脉冲或低电阻化电压脉冲的适当预电压脉冲，从而可以提高高电阻化能力及低电阻化能力，结果，即便改写次数增加也能够确保适当的动作窗，可以提高非易失性存储装置的可靠性。由此，可以实现抑制了耐久性(改写耐性)特性劣化引起的动作窗减少量且能够稳定地持续电阻变化动作的电阻变化型非易失性存储元件的写入方法。
另外，在本实施方式中，伴随于预电压脉冲施加的写入适用于进行高电阻化动作的情况和进行低电阻化动作的情况双方，但也可以与实施方式1同样地设为仅适用于其中一方。
再有，在低电阻化电压脉冲组的连续施加次数N、或者高电阻化电压脉冲组的连续施加次数M为2以上时，即便省略最初的高电阻化预电压脉冲VLpr或者最初的低电阻化预电压脉冲VHpr的施加，也可以达到几乎同样的效果。这是因为相当于图7B及图8B所说明过的电阻变化型非易失性存储元件的新的写入方法的缘故。
(实施方式3)
接着，作为实施方式3，对为了进行改写而需要的部分电路构成的等效电路进行说明。
[实施方式3中的电阻变化型非易失性存储元件的写入方法]
图16是本发明中的为了进行改写而需要的部分电路构成的等效电路的一例。
如图16所示，位线BL和NMOS晶体管104被连接到选择单元M11的电阻变化元件100。NMOS晶体管104的栅极上经由选择字线WL而连接字线驱动器电路WLD，在NMOS晶体管104的源极上经由选择源极线SL而连接源极线驱动器电路SLD。再有，位线BL和开关203相连接，根据写入信号，来连接位线BL和写入驱动器电路WD或者位线BL和写入判定电路204。
该字线驱动器电路WLD可以向选择字线WL施加规定的电压。再有，源极线驱动器电路SLD可以向选择源极线SL施加规定的电压。还有，写入驱动器电路WD经由开关203，可以向选择位线BL施加规定的电压。进而，写入判定电路204经由选择位线BL及开关203来探测电阻变化元件100中流动的选择单元电流，判定LR化写入、或者HR化写入是否已经完成。换言之，写入判定电路204通过判定第1电阻状态化步骤而使电阻变化元件100变化为第1电阻状态的第1电阻状态化写入是否已经完成。在此，第1电阻状态化写入对应于LR化写入、或者HR化写入，第1电阻状态化步骤对应于高电阻化电压脉冲组23或低电阻化电压脉冲组24。
接着，对图16所示的等效电路的动作进行说明。
图17是用于对本发明中的验证写入的动作流程进行说明的图。具体是，图17是图16所示的等效电路的HR化及LR化写入验证的动作流程说明图。
首先对图17中的HR化动作进行说明。
首先，起初为了施加高电阻化预电压脉冲VLpr，使选择字线WL有效(施加VG’)，将选择位线BL固定在接地电位，并向选择源极线SL施加VLpr(＞0V)。接着，为了施加高电阻化脉冲电压VH，使选择字线WL有效(施加VG’)，将选择源极线SL固定在接地电位，向选择位线BL施加VH。之后，由根据写入信号而与选择位线BL连接的写入判定电路204来测量HR单元电流，判定是否HR单元电流比规定的HR单元电流电平少且HR化写入已经完成(HR化验证S1)。在此，在HR化验证S1的判定失败的情况下，再次对选择单元M11施加高电阻化电压脉冲组23，进行HR化验证S1的判定。该动作以后一直重复到HR化验证S1的判定中成为“通过(pass)”为止。
接下来，对图17中的LR化动作进行说明。
首先，起初为了施加低电阻化预电压脉冲VHpr而使选择字线WL有效(施加VG’)，将选择源极线SL固定在接地电位，向选择位线BL施加VHpr。接着，为了施加低电阻化脉冲电压VL而使选择字线WL有效(施加VG’)，将选择位线BL固定在接地电位，向选择源极线SL施加VL(＞0V)。之后，通过根据写入信号而与选择位线BL连接在一起的写入判定电路204，对LR单元电流进行测量，判定是否LR单元电流比规定的LR单元电流电平(例如选择位线电压为0.4V，40μA)多且LR化写入是否已经完成(LR化验证S2)。在此，在LR化验证S2的判定已经失败的情况下，再次向选择单元M11施加低电阻化电压脉冲组24，进行LR化验证S2的判定。以后重复该动作直到在LR化验证S2的判定中变为“通过”为止。
如上所述，本实施方式的写入方法包括：第1电阻状态化判定步骤，通过在第1电阻状态化(例如高电阻化)步骤中施加第1(例如高电阻化)电压脉冲，从而判定使电阻变化元件100变化为第1电阻状态(例如高电阻状态)的第1电阻状态化写入是否已经完成；以及第2电阻状态化判定步骤，通过在第2电阻状态化(例如低电阻化)步骤中施加第2(例如低电阻化)电压脉冲，从而判定使电阻变化元件100变化为第2电阻状态(例如低电阻状态)的第2电阻状态化写入是否已经完成。在所述第1电阻状态化步骤之后实施第1电阻状态化判定步骤，在所述第2电阻状态化步骤之后实施第2电阻状态化判定步骤。重复第1电阻状态化步骤与所述第1电阻状态化判定步骤，直到电阻变化元件100的电阻状态达到规定的第1电阻状态为止，重复第2电阻状态化步骤与第2电阻状态化判定步骤，直到电阻变化元件100的电阻状态达到规定的所述第2电阻状态为止。在此，第1电阻状态化写入及第2电阻状态化写入分别对应于LR化写入及HR化写入的其中一方及另一方，第1电阻状态化步骤及第2电阻状态化步骤分别对应于高电阻化电压脉冲组23及低电阻化电压脉冲组24的其中一方及其中另一方。
如上所述，根据本实施方式的写入方法，即便改写次数增加且动作窗减少，也可以强制性地多次施加高电阻化电压脉冲组、或者低电阻化电压脉冲组，直到验证的判定中成为“通过”为止。由此，因为可以适宜提高高电阻化度、或者低电阻化度，所以能够进行平衡调整并确保适当的动作窗，可以提高非易失性存储装置的可靠性。
进而，通过采用这种验证写入方法，从而需要多次固定且连续地施加高电阻化电压脉冲组、或者低电阻化电压脉冲组，也能够同时实现写入时间的缩短及耗电的降低。
再有，这种验证写入方法并未限于如上所述那样适用于进行高电阻化动作的情况和进行低电阻化动作的情况双方的状况。也可以仅适用于进行高电阻化动作的情况和进行低电阻化动作的情况中的任何一方。即，该情况下的写入方法包括第1电阻状态化判定步骤，判定通过第1电阻状态化步骤使电阻变化元件100变化为所述第1电阻状态的第1电阻状态化写入是否已经完成，在所述第1电阻状态化步骤之后实施所述第1电阻状态化判定步骤，重复所述第1电阻状态化步骤与所述第1电阻状态化判定步骤，直到电阻变化元件100的电阻状态达到规定的所述第1电阻状态。在此，第1电阻状态化写入对应于LR化写入、或者HR化写入中的任何一方，第1电阻状态化步骤对应于高电阻化电压脉冲组23或低电阻化电压脉冲组24中的任何一方。
另外，在本实施方式中，如图16所示，作为等效电路(存储装置)的构成，举例说明了将1个电阻变化元件100连接到开关元件、即1个NMOS晶体管104的、所谓的1T1R型存储器单元，但本发明并未限定为该1T1R型存储器单元。例如作为开关元件，也可以利用双向二极管。
(实施方式4)
在实施方式3中，为了使说明简单而例示了构成1个存储器单元的等效电路。但是，实际上作为将多个存储器单元配置为阵列状的非易失性存储装置，可实现本发明。在本实施方式中对其具体例进行说明。
图18是表示具有具体阵列结构的存储器单元的非易失性存储装置的一个构成的框图。
如图18所示，本实施方式涉及的非易失性存储装置320在半导体基板(未图示)上具备存储器主体部301。该存储器主体部301具备存储器单元阵列302、行选择电路/驱动器303、列选择电路304、用于进行信息的写入的写入电路325以及检测选择存储器单元的电阻值并判定为数据“1”或“0”的读出放大器326。再有，非易失性存储装置320还具备：生成向存储器单元写入数据所需的多个电源的写入用电源330；接收从外部输入的地址信号的地址输入电路309；基于从外部输入的控制信号来控制存储器主体部301的动作的控制电路310；以及进行输入输出数据的输入输出处理的数据输入输出电路307。
存储器单元阵列302形成于半导体基板之上，具备：在与半导体基板表面大致平行的第1平面内形成为沿着第1方向互相平行地延伸的多根第1布线(图18的例子中字线WL0、WL1、WL2、...。以下为了方便说明而称为“字线WL0、WL1、WL2、...”。)及在第1平面平行的第2平面内形成为沿着第2方向互相平行地延伸且与第1布线立体交叉的多根第2布线(图18的例子中位线BL0、BL1、BL2、...。以下为了方便说明而称为“位线BL0、BL1、BL2、...”。)；和被设置在这些字线WL0、WL1、WL2、...及位线BL0、BL1、BL2、...的立体交叉点的每一个点上的存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33(以下表示为“存储器单元M11、M12、...”)。每个存储器单元M11、M12、...相当于图1所示的存储器单元且具备电阻变化元件100。字线WL0、WL1、WL2、...与每个存储器单元M11、M12、...所包含的选择晶体管(NMOS晶体管104、以下单称为“晶体管”)N11、N12、N13、N21、N22、N23、N31、N32、N33、...(以下表示为“晶体管N11、N12、...”)的栅极连接，位线BL0、BL1、BL2、...与每个存储器单元M11、M12、...所具备的电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33(以下表示为“电阻变化元件R11、R12、...”)的一端连接。
电阻变化元件R11、R12、...(电阻变化元件100)在存储器单元M11、M12、...内作为非易失性存储元件而执行动作。存储器单元M11、M12、...由1个晶体管和1个电阻变化元件100构成，因此称为1T1R型存储器单元。再有，存储器单元阵列302具备与字线WL0、WL1、WL2、...平行地排列着的多根源极线SL0、SL1、SL2、...。源极线SL0、SL1、SL2、...和每个存储器单元M11、M12、...所具备的晶体管N11、N12、...的另一端连接。
在此，存储器单元M11、M12、...所包含的非易失性存储元件具有如上所述包括氧不足型的钽氧化物的电阻变化层。更具体的是，具备图1中示出的电阻变化元件100的下部电极10、上部电极13以及电阻变化层11。
还有，示出图18的存储器单元阵列302中的晶体管N11、N12、N13、...采用了n沟道的MOS晶体管的例子。这些晶体管N11、N12、N13、...的漏极经由电阻变化元件R11、R12、...而连接到位线BL0，晶体管N21、N22、N23、...的漏极经由电阻变化型元件而连接到位线BL1，晶体管N31、N32、N33、...的漏极经由电阻变化型元件而连接到位线BL2。
另外，晶体管N11、N21、N31、...的栅极连接到字线WL0，晶体管N12、N22、N32、...的栅极连接到字线WL1，晶体管N13、N23、N33、...的栅极连接到字线WL2。
进而，晶体管N11、N21、N31、...和晶体管N12、N22、N32、...的源极连接到源极线SL0，晶体管N13、N23、N33、...的源极连接到源极线SL2。此外，上述的漏极与源极的关系仅仅是为了方便说明而进行了定义的，当然可以根据施加方向的不同而进行互换。
地址输入电路309在控制电路310的控制之下，从外部电路(未图示)接收地址信号，并基于该地址信号将行地址信号向行选择电路/驱动器303输出，并且将列地址信号向列选择电路304输出。在此，地址信号是表示多个存储器单元M11、M12、...中选择的特定的存储器单元的地址的信号。再有，行地址信号是表示地址信号所示出的地址中的行的地址的信号，列地址信号是表示地址信号所示出的地址中的列的地址的信号。另外，行选择电路/驱动器303及列选择电路304构成从存储器单元阵列302中选择成为写入或者读出的对象的至少一种存储器单元的选择电路。
控制电路310在信息的写入循环中，根据被输入到数据输入输出电路307的输入数据，向写入电路325输出指示写入用电压的施加的写入信号。另一方面，在信息的读出循环中，控制电路310向读出放大器326和列选择电路304输出指示读出动作的读出信号。
行选择电路/驱动器303接收从地址输入电路309输出的行地址信号，并根据该行地址信号来选择多根字线WL0、WL1、WL2、...的其中一根，并对该选择出的字线施加规定的电压。
再者，列选择电路304接收从地址输入电路309输出的列地址信号，并根据该列地址信号来选择多根位线BL0、BL1、BL2、...中的任何一根，对该选择出的位线施加写入用电压或读出用电压。
写入用电源330由LR化用电源、低电阻化(LR化用)预电压脉冲电源、HR化用电源、高电阻化(HR化用)预电源脉冲电源构成。
HR化用电源和HR化用预电源脉冲电源可以产生高电阻化电压脉冲组23所包含的高电阻化预电源脉冲和高电阻化(HR)电压脉冲。同样，LR化用电源和LR化用预电压脉冲电源可以产生低电阻化电压脉冲组24所包含的低电阻化预电源脉冲和低电阻化(HR)电压脉冲。
写入电路325依据从控制电路310输出的写入指令，向全部位线提供规定的电位，或者向经由列选择电路304而选择出的位线施加写入用电压的脉冲。
再有，读出放大器326是针对选择了上述的读出循环的存储器单元进行读出的读出电路的一例，以所施加的读出电压放电的时间差而判定为数据“1”或“0”。由此而得到的输出数据经由数据输入输出电路307，而被输出到外部电路。
另外，在上述的构成例子中，源极线(平板线)被配置为字线平行，但也可以被配置为与位线平行。再有，源极线设为向所被连接的晶体管提供公共电位的构成，但也可以设为：具有与行选择电路/驱动器同样构成的源极线选择电路/驱动器，且利用不同的电压(也包括极性)来驱动选择出的源极线和未选择的源极线的构成。
再有，在上述内容中利用1T1R型存储器单元阵列进行了说明，但即便存储器单元由电阻变化元件与二极管构成的交叉点型存储器单元阵列中，同样的写入方法也是有效的。
如上所述，根据本发明，可以实现抑制了耐久性(改写耐性)特性劣化引起的动作窗减少量且能够稳定地持续电阻变化动作的电阻变化型非易失性存储元件的写入方法。具体是，根据本发明的电阻变化型非易失性存储元件的写入方法，通过事先施加极性分别不同于高电阻化电压脉冲或低电阻化电压脉冲的适当预电压脉冲，从而可以提高高电阻化能力及低电阻化能力，结果，即便改写次数增加也能够确保适当的动作窗，可以提高非易失性存储装置的可靠性。进而，通过将HR化能力或LR化能力中任何弱的一方的电阻变化电压脉冲组的连续施加次数设定得更多，从而即便提高写入电压，也能使HR化能力与LR化能力的平衡恰当化，结果即便改写次数增加也能够确保适当的动作窗，可以大幅地提高非易失性存储装置的可靠性，并且也能够进行低电压动作。
此外，在上述实施方式中，说明相对于高电阻化电压脉冲及低电阻化电压脉冲而言分别事先施加1次高电阻化适当预电压脉冲及低电阻化适当预电压脉冲的情况下的例子，但并未限于此。也可以相对于高电阻化电压脉冲及低电阻化电压脉冲而言分别事先施加多次高电阻化适当预电压脉冲及低电阻化适当预电压脉冲。再有，也可以不固定施加高电阻化适当预电压脉冲及低电阻化适当预电压脉冲的时间(脉冲宽度)，而是适宜地进行变更。
如上所述，基于实施方式对本发明的电阻变化型非易失性存储元件的写入方法、其写入装置及存储装置进行了说明，但本发明并未限定为该实施方式。在不脱离本发明主旨的范围内，通过实施本领域普通技术人员想到的各种变形、或者将实施方式中的构成要素任意地进行组合而实现的电阻变化型非易失性存储元件的写入方法也被包含于本发明中。
-工业可用性-
本发明作为电阻变化型非易失性存储元件的写入方法，尤其是在具有由电阻变化元件和晶体管等开关元件构成的存储器单元的电阻变化型非易失性存储装置中，在实用性的电压范围内可进行写入且可以提高非易失性存储装置的能够改写的次数，其中电阻变化元件基于电信号而使电阻值可逆地变化。因而，本发明作为移动电话或笔记本个人计算机等电子设备所使用的、实现高可靠性存储器的电阻变化型非易失性存储元件的写入方法，是有用的。
-符号说明-
10下部电极
11电阻变化层
13上部电极
20高电阻(HR)化电压脉冲
21低电阻(LR)化电压脉冲
22高电阻(HR)化电压脉冲
23高电阻化电压脉冲组
24低电阻化电压脉冲组
100电阻变化元件
101、105下部电极端子
102上部电极端子
103栅极端子
104NMOS晶体管
111第1过渡金属氧化物层
112第2过渡金属氧化物层
200第1界面高电阻层膜
201第2界面高电阻层膜
202导电路径
203开关
204写入判定电路
301存储器主体部
302存储器单元阵列
303行选择电路/驱动器
304列选择电路
307数据输入输出电路
309地址输入电路
310控制电路
320非易失性存储装置
325写入电路
326读出放大器
330写入用电源
701电阻变化型元件
702选择晶体管
703源极线端子
704字线端子
705位线端子
706源极线
707字线
708位线
709存储器单元

Claims (13)

1.一种电阻变化型非易失性存储元件的写入方法，通过对包括电阻变化型非易失性存储元件的存储器单元施加电压脉冲，从而使所述电阻变化型非易失性存储元件根据所施加的电压脉冲的极性而在第1电阻状态与第2电阻状态之间可逆地变化，
所述电阻变化型非易失性存储元件具有第1电极、第2电极和被所述第1电极及所述第2电极夹持的电阻变化层，
所述电阻变化层包括：与所述第1电极相接的氧不足型的第1过渡金属氧化物层；以及与所述第2电极相接且具备比所述第1过渡金属氧化物层小的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有以下特性：
若将所述第1电极及所述第2电极的一方作为基准而向所述第1电极及所述第2电极的另一方施加具备正电位的第1电压脉冲，则向所述第1电阻状态过渡，其中该第1电压脉冲是第1阈值电压以上的电压脉冲；若将所述第1电极及所述第2电极的所述另一方作为基准而向所述第1电极及所述第2电极的所述一方施加具备正电位的第2电压脉冲，则向第2电阻状态过渡，其中该第2电压脉冲是第2阈值电压以上的电压脉冲，
所述写入方法包括第1电阻状态化步骤，该第1电阻状态化步骤包括：
第1步骤，在使所述电阻变化型非易失性存储元件从所述第2电阻状态向所述第1电阻状态变化时，对所述电阻变化型非易失性存储元件施加电压绝对值比所述第2阈值电压小且极性不同于所述第1电压脉冲的第1电阻化预电压脉冲；以及
第2步骤，在该第1步骤之后施加所述第1电压脉冲。
2.根据权利要求1所述的电阻变化型非易失性存储元件的写入方法，其中
在所述写入方法中，通过重复所述第1步骤和所述第2步骤，从而使所述电阻变化型非易失性存储元件从所述第2电阻状态变化为所述第1电阻状态。
3.根据权利要求1或2所述的电阻变化型非易失性存储元件的写入方法，其中
所述第1电阻状态为高电阻状态，
所述第2电阻状态为电阻低于所述高电阻状态的电阻的低电阻状态。
4.根据权利要求1或2所述的电阻变化型非易失性存储元件的写入方法，其中
所述第1电阻状态为低电阻状态，
所述第2电阻状态为电阻高于所述低电阻状态的电阻的高电阻状态。
5.根据权利要求1所述的电阻变化型非易失性存储元件的写入方法，其中
所述写入方法还包括第1电阻状态化判定步骤，在该第1电阻状态化判定步骤中，判定通过所述第1电阻状态化步骤而使所述电阻变化型非易失性存储元件向所述第1电阻状态变化的第1电阻状态化写入是否已经完成，
在所述第1电阻状态化步骤之后实施所述第1电阻状态化判定步骤，
重复所述第1电阻状态化步骤与所述第1电阻状态化判定步骤，直到所述电阻变化型非易失性存储元件的电阻状态达到规定的所述第1电阻状态为止。
6.根据权利要求1或5所述的电阻变化型非易失性存储元件的写入方法，其中
所述写入方法还包括第2电阻状态化步骤，该第2电阻状态化步骤包括：
第3步骤，在使所述电阻变化型非易失性存储元件从所述第1电阻状态向所述第2电阻状态变化时，向所述电阻变化型非易失性存储元件施加电压绝对值比所述第1阈值电压小且极性不同于所述第2电压脉冲的第2电阻化预电压脉冲；以及
第4步骤，在该第3步骤之后施加所述第2电压脉冲。
7.根据权利要求6所述的电阻变化型非易失性存储元件的写入方法，其中
在所述写入方法中，通过重复所述第3步骤与所述第4步骤，从而使所述电阻变化型非易失性存储元件从所述第1电阻状态变化为所述第2电阻状态。
8.根据权利要求6所述的电阻变化型非易失性存储元件的写入方法，其中
所述写入方法还包括：
第1电阻状态化判定步骤，判定在所述第1电阻状态化步骤中通过施加所述第1电压脉冲而使所述电阻变化型非易失性存储元件变化为所述第1电阻状态的第1电阻状态化写入是否已经完成；以及
第2电阻状态化判定步骤，判定在所述第2电阻状态化步骤中通过施加所述第2电压脉冲而使所述电阻变化型非易失性存储元件变化为所述第2电阻状态的第2电阻状态化写入是否已经完成，
在所述第1电阻状态化步骤之后实施所述第1电阻状态化判定步骤，
在所述第2电阻状态化步骤之后实施所述第2电阻状态化判定步骤，
重复所述第1电阻状态化步骤与所述第1电阻状态化判定步骤，直到所述电阻变化型非易失性存储元件的电阻状态达到规定的所述第1电阻状态为止，
重复所述第2电阻状态化步骤与所述第2电阻状态化判定步骤，直到所述电阻变化型非易失性存储元件的电阻状态达到规定的所述第2电阻状态为止。
9.根据权利要求1或2所述的电阻变化型非易失性存储元件的写入方法，其中
构成所述第1过渡金属氧化物层及所述第2过渡金属氧化物层的过渡金属由钽、铪及锆中的任何一种构成。
10.根据权利要求1或2所述的电阻变化型非易失性存储元件的写入方法，其中
构成所述第1过渡金属氧化物层的第1过渡金属和构成所述第2过渡金属氧化物层的第2过渡金属互不相同，
所述第2过渡金属的标准电极电位低于所述第2过渡金属的标准电极电位。
11.根据权利要求1或2所述的电阻变化型非易失性存储元件的写入方法，其中
所述第1过渡金属氧化物层是具有以TaOx来表示的组成的层，其中0.8≤x≤1.9，
所述第2过渡金属氧化物层是具有以TaOy来表示的组成的层，其中x＜y。
12.一种电阻变化型非易失性存储装置，具备：
存储器单元，其包括电阻变化型非易失性存储元件；和
写入控制部，其通过向所述存储器单元施加电压脉冲，从而进行写入，该写入是指使所述电阻变化型非易失性存储元件根据所施加的电压脉冲的极性在第1电阻状态与第2电阻状态之间可逆地变化，
所述电阻变化型非易失性存储元件具有第1电极、第2电极和被所述第1电极及所述第2电极夹持的电阻变化层，
所述电阻变化层包括：与所述第1电极相接的氧不足型的第1过渡金属氧化物层；以及与所述第2电极相接且具备比所述第1过渡金属氧化物层小的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有以下特性：
若将所述第1电极及所述第2电极的一方作为基准而向所述第1电极及所述第2电极的另一方施加具备正电位的第1电压脉冲，则向所述第1电阻状态过渡，其中该第1电压脉冲是第1阈值电压以上的电压脉冲；若将所述第1电极及所述第2电极的所述另一方作为基准而向所述第1电极及所述第2电极的所述一方施加具备正电位的第2电压脉冲，则向第2电阻状态过渡，其中该第2电压脉冲是第2阈值电压以上的电压脉冲，
所述写入控制部执行第1电阻状态化步骤的处理，该第1电阻状态化步骤包括：
第1步骤，在使所述电阻变化型非易失性存储元件从所述第2电阻状态向所述第1电阻状态变化时，对所述电阻变化型非易失性存储元件施加电压绝对值比所述第2阈值电压小且极性不同于所述第1电压脉冲的第1电阻化预电压脉冲；以及
第2步骤，在该第1步骤之后施加所述第1电压脉冲。
13.根据权利要求12所述的电阻变化型非易失性存储装置，其中
在所述存储器单元中，电阻变化型非易失性存储元件与开关元件串联地连接。
CN201280000807.4A 2011-03-25 2012-03-22 电阻变化型非易失性元件的写入方法及存储装置 Active CN102822901B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011068556 2011-03-25
JP2011-068556 2011-03-25
PCT/JP2012/001975 WO2012132341A1 (ja) 2011-03-25 2012-03-22 抵抗変化型不揮発性素子の書き込み方法および記憶装置

Publications (2)

Publication Number Publication Date
CN102822901A CN102822901A (zh) 2012-12-12
CN102822901B true CN102822901B (zh) 2014-09-24

Family

ID=46930123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280000807.4A Active CN102822901B (zh) 2011-03-25 2012-03-22 电阻变化型非易失性元件的写入方法及存储装置

Country Status (4)

Country Link
US (1) US9378817B2 (zh)
JP (2) JP5133471B2 (zh)
CN (1) CN102822901B (zh)
WO (1) WO2012132341A1 (zh)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP5133471B2 (ja) * 2011-03-25 2013-01-30 パナソニック株式会社 抵抗変化型不揮発性素子の書き込み方法および記憶装置
JP5672143B2 (ja) * 2011-05-16 2015-02-18 日本電気株式会社 抵抗変化素子の制御方法、および、半導体装置
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
CN104956481B (zh) * 2013-02-19 2018-01-09 松下知识产权经营株式会社 非易失性半导体存储装置
US9293196B2 (en) 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
JP2014211937A (ja) 2013-04-03 2014-11-13 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP5830655B2 (ja) * 2013-04-30 2015-12-09 パナソニックＩｐマネジメント株式会社 不揮発性記憶素子の駆動方法
WO2015059819A1 (ja) * 2013-10-25 2015-04-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体記憶装置
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
TWI688957B (zh) * 2014-11-06 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法
JP6457792B2 (ja) * 2014-11-19 2019-01-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9576651B2 (en) * 2015-01-21 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited RRAM and method of read operation for RRAM
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9805794B1 (en) * 2015-05-19 2017-10-31 Crossbar, Inc. Enhanced erasing of two-terminal memory
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
JP6139623B2 (ja) * 2015-09-15 2017-05-31 株式会社東芝 不揮発性半導体メモリ
US9577009B1 (en) * 2015-11-13 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with PMOS access transistor
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
JP2018006696A (ja) * 2016-07-08 2018-01-11 東芝メモリ株式会社 記憶装置
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10535413B2 (en) * 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
CN109147844B (zh) * 2017-06-19 2021-06-08 华邦电子股份有限公司 电阻式存储器及其电阻式存储单元的恢复电阻窗口方法
CN109410997B (zh) * 2017-08-16 2021-04-30 华邦电子股份有限公司 电阻式存储器存储装置及其写入方法
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
JP6517385B1 (ja) * 2018-02-07 2019-05-22 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10916697B2 (en) * 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of manufacturing the same
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10468100B1 (en) 2018-07-26 2019-11-05 Winbond Electronics Corp. Detecting method for a resistive random access memory cell
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
US10861547B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-step reset technique to enlarge memory window
US11495639B1 (en) * 2021-04-23 2022-11-08 Macronix International Co., Ltd. Memory unit, array and operation method thereof
TWI842279B (zh) * 2022-03-23 2024-05-11 日商鎧俠股份有限公司 儲存裝置以及製造開關層的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101622673A (zh) * 2007-02-23 2010-01-06 松下电器产业株式会社 非易失性存储装置及非易失性存储装置中的数据写入方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2519585B2 (ja) 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
JP4249992B2 (ja) 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4205938B2 (ja) 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP4742696B2 (ja) 2005-06-27 2011-08-10 ソニー株式会社 記憶装置
JP2007294592A (ja) 2006-04-24 2007-11-08 Sony Corp 記憶装置の駆動方法
JP5201138B2 (ja) * 2007-06-15 2013-06-05 日本電気株式会社 半導体装置及びその駆動方法
US8553444B2 (en) * 2008-08-20 2013-10-08 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
CN101878507B (zh) 2008-09-30 2013-10-23 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置
US8279657B2 (en) 2008-12-04 2012-10-02 Panasonic Corporation Nonvolatile memory element and nonvolatile memory device
JP4653260B2 (ja) * 2009-04-10 2011-03-16 パナソニック株式会社 不揮発性記憶素子の駆動方法
US8305795B2 (en) * 2009-04-27 2012-11-06 Panasonic Corporation Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
JP2011146111A (ja) 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP5291248B2 (ja) * 2010-03-30 2013-09-18 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
JP5133471B2 (ja) 2011-03-25 2013-01-30 パナソニック株式会社 抵抗変化型不揮発性素子の書き込み方法および記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101622673A (zh) * 2007-02-23 2010-01-06 松下电器产业株式会社 非易失性存储装置及非易失性存储装置中的数据写入方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-4935A 2007.01.11

Also Published As

Publication number Publication date
WO2012132341A1 (ja) 2012-10-04
JP5133471B2 (ja) 2013-01-30
US9378817B2 (en) 2016-06-28
CN102822901A (zh) 2012-12-12
JPWO2012132341A1 (ja) 2014-07-24
JP2013058779A (ja) 2013-03-28
US20130188414A1 (en) 2013-07-25

Similar Documents

Publication Publication Date Title
CN102822901B (zh) 电阻变化型非易失性元件的写入方法及存储装置
JP4594878B2 (ja) 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
JP5250726B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP4972238B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法
JP5291248B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
CN102422361B (zh) 非易失性存储装置和对非易失性存储装置的写入方法
US8817525B2 (en) Semiconductor memory device
JP5209151B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
JP5400253B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP5149358B2 (ja) 半導体記憶装置
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
JP5184721B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
JP6653488B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
US10490276B2 (en) Non-volatile storage device and driving method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200601

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: Panasonic Corp.

TR01 Transfer of patent right