CN101622673A - 非易失性存储装置及非易失性存储装置中的数据写入方法 - Google Patents

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Abstract

本发明提供非易失性存储装置及向非易失性存储装置的数据写入方法。该非易失性存储装置包括：存储阵列(102)，其包括：在第一平面内相互平行形成的多个第一电极配线(WL)；在平行于第一平面的第二平面内相互平行且与多个第一电极配线立体交叉的多个第二电极配线(BL)；分别对应于第一电极配线及第二电极配线的各个立体交叉点设置，具有电阻值可随着供给到对应的第一电极配线与对应的第二电极配线间的电流脉冲而可逆变化的可变电阻层的非易失性存储元件(11)；选择第一电极配线的选择装置(13)；存储阵列内部或外部的，连接到第一电极配线上进一步将施加到第一电极配线上的电压限制到规定的上限值以下的电压限制机构(15)。连接第一选择装置和电压限制机构的一个第一电极配线上连接有多个非易失性存储元件。

Description

非易失性存储装置及非易失性存储装置中的数据写入方法
技术领域
本发明涉及使用基于电脉冲的施加而发生电阻值变化的材料进行数据存储的存储装置。
背景技术
电阻变化材料的特性是，电阻值会因施加的电脉冲的大小、极性而发生很大变化，并维持变化后的电阻值。近年来，利用这种特性，使用了电阻变化材料的可变电阻元件及使用了该可变电阻元件的非易失性存储装置等半导体器件得到开发。
专利文献1公开了作为一种现有的使用了可变电阻元件的非易失性存储装置的结构。图11是表示该现有的非易失性存储装置结构的概要框图。如图11所示，非易失性存储装置80包括：存储电路82；连接到该存储电路82上的存储区域70。存储区域70包括：相互平行配置的位线B1至B4(下部电极74)及与该位线B1至B4交叉配置的字线W1至W4(上部电极78)；设置在该位线与字线的交叉区域的可变电阻元件52；与该可变电阻元件52并列连接的保护电阻54。各个位50由这些下部电极74，上部电极78以及可变电阻元件52和保护电阻54构成。另外，存储电路82上具有与位线B1至B4连接的位通晶体管(bit pass transistor)84。该位通晶体管(bit pass transistor)84具有位通栅极(bit pass gate)64，与具有负载栅极66的负载晶体管86及反相器90相连接。
在图11中，有源层表示为下部电极74(位线B1至B4)与上部电极78(字线W1至W4)间连接着的电阻器阵列。
按照以上方法构成的现有的非易失性存储装置，通过在位通晶体管84的栅极上施加导通电压，进一步在负载晶体管86的栅极上施加第二导通电压，来向任意的字线上施加电脉冲。这样，数据就存储到连接到该字线上的可变电阻元件54上。
专利文献1：日本特开2003-68984号公报
发明内容
但是，在上述的现有的非易失性存储装置中，位线B1至B4以及字线W1至W4上存在配线电阻，由于该配线电阻，在配线与可变电阻元件间产生分压。这样，因为各个可变电阻元件上的配线长度不同，即使字线上施加的是相同的电压脉冲，施加到连接到该字线上的各个可变电阻元件上的电压也变得不同。这样，对各个不同的可变电阻元件，高电阻及低电阻的电阻值发生差异，结果可能会产生数据的写入或读出不能正确进行的情况。
本发明是鉴于以上情况提出的，其目的在于提供一种能够抑制可变电阻元件电阻值差异的非易失性存储装置。
另外，本发明的另一个目的在于提供一种在电流脉冲下动作的所谓交叉点型非易失性存储装置。
为解决上述问题，本发明的非易失性存储装置包括：存储阵列，其包括：在第一平面内相互平行形成的多个第一电极配线、在平行于上述第一平面的第二平面内相互平行且与上述多个第一电极配线立体交叉地形成的多个第二电极配线、上述多个第一电极配线与上述多个第二电极配线的立体交叉位置上分别设置的非易失性存储元件；连接到上述多个第一电极配线、选择上述第一电极配线的第一选择装置，上述非易失性存储元件各自具有可变电阻层，其电阻可依供给到对应于该非易失性存储元件的上述立体交叉位置而设置的第一电极配线及第二电极配线间的电流脉冲而可逆地发生变化，更进一步地，存储阵列的内部或外部具有连接到上述第一电极配线，将施加到上述第一电极配线上的电压限制到规定的上限值以下的电压限制机构，连接上述第一选择装置和上述电压限制机构的一个第一电极配线上连接有多个上述非易失性存储元件。
通过这样的结构，交叉点型非易失性存储装置能够实现被电流驱动。因为设置有电压限制机构，所以即使在存储阵列具有的第一电极配线及第二电极配线上存在配线电阻的情况下，也能够抑制各个非易失性存储元件具备的可变电阻层上电阻值发生差异。
上述发明所涉及的非易失性存储装置中，也可以具有连接到上述第一选择装置，通过上述第一选择装置对上述非易失性存储元件施加具有某电流值的电流脉冲的电流脉冲施加装置。
具有这样的电流脉冲施加装置，能够实现电流驱动的交叉点型非易失性存储装置。
另外，上述发明涉及的非易失性存储装置中，作为上述电压限制机构，也可以具有对应于各个上述第一电极配线的电压钳位电路。
另外，上述发明涉及的非易失性存储装置中，作为上述电压限制机构，也可以具有对应于各个上述第一电极配线的二极管。
另外，上述发明涉及的非易失性存储装置中，作为上述电压限制机构，也可以具有对应于各个上述第一电极配线的晶体管。
进一步地，上述发明涉及的非易失性存储装置中，对应于上述各个第一电极配线设置有上述电压限制机构，上述电压限制机构的结构也可以使得，由上述电压限制机构决定的电压上限值对应连接着的第一电极配线的不同而不同。
在该结构中，能够抑制因连接着的第一电极配线的不同而造成的元件电阻值的差异。
另外，本发明的向非易失性存储装置的数据写入方法具有多个非易失性存储元件，该非易失性存储元件分别包括：第一电极；第二电极；电阻值可根据供给到上述第一电极与第二电极间的电脉冲而可逆地发生变化的设置在上述第一电极与第二电极间的可变电阻层，该向非易失性存储装置的数据写入方法通过使用恒定电流源向上述非易失性存储元件施加电脉冲来使上述非易失性存储元件的电阻值发生变化。
在该结构中，因为利用电流值为规定值的电脉冲来进行数据写入，所以施加到元件两端的电压与元件本身的电阻值成正比，而不受配线电阻的影响。利用施加到元件两端的电压的稳定化，大幅抑制写入后电阻值的差异。
本发明的上述目的、其他目的、特征以及优点在参照附图下，由下述优选实施方式的详细说明变的明确。
根据本发明，能够提供一种能够抑制可变电阻元件电阻值差异的非易失性存储装置。
附图说明
图1是表示本发明实施方式1涉及的非易失性存储装置结构的框图。
图2是表示本发明实施方式1涉及的非易失性存储装置具有的存储单元(FeOx)的结构的截面图。
图3是表示在进行电流驱动的情况下，配线电阻造成的元件电压——电流特性差异的图表。
图4是表示在进行电流驱动的情况下，配线电阻造成的元件电阻值差异的表。
图5是表示在进行电压驱动的情况下，配线电阻造成的元件电压——电流特性差异的图表。
图6是表示在进行电压驱动的情况下，配线电阻造成的元件电阻值差异的表。
图7是表示本发明实施方式1涉及的非易失性存储装置的变形例的结构的框图。
图8是表示本发明实施方式2涉及的非易失性存储装置的结构的框图。
图9(a)是表示本发明实施方式2涉及的非易失性存储装置的动作结果的图表。
图9(b)是表示本发明实施方式2涉及的非易失性存储装置的动作结果的图表。
图10是表示本发明实施方式3涉及的非易失性存储装置的结构的框图。
图11是现有的非易失性存储装置的概要框图。
标号说明
11、可变电阻层
12、二极管
13、行译码器
14、列译码器
15、电压钳位电路
16、电流源
17、读出放大器
18、地址输入电路
19、控制电路
21、二极管
41、晶体管
50、比较器
51、晶体管
100，200，300，400、非易失性存储装置
101，201，301，401、存储器主体部
102，202，302，402、存储阵列
111、下部电极
112、上部电极
BL0，BL1，……、位线
M111，M112，……、存储单元
WL0，WL1，……、字线
具体实施方式
下面，参照附图说明本发明的优选实施方式。另外，所有的附图中相同的部件附加相同的符号，有些情况下省去说明。
(实施方式1)
[非易失性存储装置的结构]
图1是表示本发明实施方式1涉及的非易失性存储装置结构的框图。
如图1所示，本实施方式涉及的非易失性存储装置100在半导体衬底之上具有的存储器主体部101，该存储器主体部101包括：存储阵列102；行译码器13(第一选择装置)；列译码器14(第二选择装置)；测出被选择的位线中流动的电流量并判别被存储的数据是“1”或“0”中哪一个的读出放大器。另外，非易失性存储装置100还具有接收从外部输入的地址信号的地址输入电路18及根据从外部输入的控制信号控制存储器主体部101动作的控制电路19。
存储阵列102包括：在半导体衬底之上平行于半导体衬底主面的第一平面内相互平行形成的多个字线WL0，WL1，WL2，……(第一电极配线)；在这些多个字线WL0，WL1，WL2，……的上方平行于该半导体衬底主面的平面(第二平面)内相互平行形成且与多个字线WL0，WL1，WL2，……立体交叉的多个位线BL0，BL1，BL2，……(第二电极配线)。
另外，在对应于这些多个字线WL0，WL1，WL2，……与多个位线BL0，BL1，BL2，……的立体交叉点(立体交叉位置)，设置有矩阵状设置的多个存储单元M111，M112，M113，M121，M122，M123，M131，M132，M133，……(以下表示为“存储单元M111，M112，……”)。
图2是表示本发明实施方式1涉及的非易失性存储装置具有的存储单元M111的结构的截面图。另外，存储单元M111以外的存储单元也是相同的结构。
如图2所示，存储单元M111插入在字线WL0与位线BL0之间，按照下部电极111(第一电极)，二极管12，可变电阻层11，上部电极112(第二电极)的顺序层叠构成。非易失性存储元件(电阻变化型元件)由下部电极111，二极管12，可变电阻层11，上部电极112构成。可变电阻层11具有电阻值按照供给到上部电极112与下部电极111间的电脉冲(本实施方式中为电流脉冲)而可逆变化的性质。但是，非易失性存储元件并不特别限定由哪个部件构成。也可以将可变电阻层11单独作为非易失性存储元件。另外，电极也可以省略。即，字线也可以兼做下部电极，位线也可以兼做上部电极。
作为可变电阻层11，可以使用以化学式FeOx(1.3＜x＜1.6)表示的材料。另外，除此之外也可以使用与FeOx相同地表现电阻变化的氧化物材料。
而且，在图案形成工序中使用光刻的情况下，从半导体制造工艺上将可变电阻层11厚度越小越容易加工的原因看来，优选可变电阻层11的厚度在200nm以下。另外，施加有电流的情况下从回避发生击穿的观点来看，优先选用可变电阻层11的厚度至少在10nm以上。从而，优选可变电阻层11的厚度在10nm～200nm左右。
下部电极111及上部电极112由例如Pt、Ir等构成。从上述半导体制造工艺上的原因及回避施加电流造成的迁移方面上考虑，这些电极的厚度优选在100nm～200nm左右。
如图2所示，二极管12与可变电阻层11串联连接设置在下部电极111与上部电极112之间，优选金属——绝缘体——金属(所谓MIM)结构。这样，能够使电流驱动力提高。本实施方式中的二极管12是当施加在两端的电压的绝对值超过规定的阈值时电阻值减小的，所谓双向触发二极管(例如变阻器)。这样，能够使用正脉冲和负脉冲来进行写入。在单极(无极)驱动的情况下，也可以使用单向二极管。
另外，为使通过向存储单元M111，M112，……供给电流脉冲(恒定电流源输出的电流值固定的电脉冲)而产生的存储单元M111，M112，……的电压(下部电极111及上部电极112间的电压)不超过基准电压，存储阵列102具有对该存储单元M111，M112，……的电压进行钳位的电压钳位电路15(电压限制机构)。该电压钳位电路15连接在各个字线WL0，WL1，WL2，……上，使得电压钳位电路15与行译码器13将连接在各个字线上的多个存储单元夹在中间(连接电压钳位电路15与行译码器13的一个字线上连接有多个非易失性存储元件)，并将存储单元M111，M112，……上的电压与事先设定的基准电压进行比较，结果是当存储单元M111，M112，……上的电压达到基准电压时动作。其结果为，对存储阵列M111，M112，……的电流脉冲的供给得到限制。
字线WL0，WL1，WL2，……通过行译码器13与电流源16(输出电流值固定的电脉冲的恒定电流源：电流脉冲施加装置)连接。另外，位线BL0，BL1，BL2，……通过图中未标出的开关与读出放大器17连接。该读出放大器17上连接有输出端子，另外，输入有基准电平输入REF。
地址输入电路18从图中未标出的外部电路接收地址信号，根据该地址信号向行译码器13输出行地址信号的同时，向列译码器14输出列地址信号。这里，地址信号是表示多个存储单元M111，M112，……中被选择的特定存储单元的地址的信号。另外，行地址信号是表示地址信号表示的地址中的行的地址的信号，列地址信号是表示地址信号表示的地址中的列的地址的信号。
控制电路19在写入动作中，根据从图中未标出的外部电路接收到的输入数据，向行译码器13输出指示写入用电流施加的写入信号。另一方面，在读出动作中，控制电路19向行译码器13输出指示读出用电流施加的读出信号。
行译码器13接收从地址输入电路18输出的行地址信号，根据该行地址信号，从多个字线WL0，WL1，WL2，……中选择一个，对该选定的字线施加写入用及读出用的电流。
另外，列译码器14接收从地址输入电路18输出的列地址信号，根据该列地址信号，从多个字线BL0，BL1，BL2，……中选择一个。
[非易失性存储装置的动作]
接下来，对上述构成的本实施方式的非易失性存储装置100的动作进行说明。
[写入动作]
首先，对向存储单元写入数据的情况下非易失性存储装置100的动作，以向设置在字线WL0与位线BL0的交点(交叉点cross point)上的存储单元M111写入数据的情况为例进行说明。
行译码器13连接到各个字线上。行译码器13根据从地址输入电路18输出的行地址信号来选择字线WL0。另外，列译码器14连接到各个位线上。列译码器14根据从地址输入电路18输出的列地址信号来选择位线BL0。这样，电流源16与字线WL0连接，位线BL0被接地。另外，连接位线BL0与读出放大器17的开关处于断开。其结果是，写入用电流脉冲被供给到字线WL0与位线BL0间。
在本实施方式中，把施加到字线WL0上的写入用电流脉冲的电流值设到+2mA，-2mA。另外，本实施方式中，将电压钳位电路15的基准电压(电压限制中的上限电压)设定到1.4V。
在字线WL0上施加了+2mA的电流脉冲的情况下，向存储单元M111上供给该电流脉冲，其结果是，存储单元111具有的可变电阻层11高电阻化。这里，因为除被选的存储单元之外原则上没有电流流过，所以电压钳位电路15与字线WL0连接点的电压同存储单元M111与字线WL0连接点的电压变得相同(存储单元M111与电压钳位电路15间没有电流流过，不会发生电势下降)。当在字线WL0上施加了+2mA电流脉冲的情况下存储单元M111的电压(存储单元M111与字线WL0的连接点的电压)达到1.4V的时候，电阻值急剧减小使电流变得导通，电压钳位电路15对存储单元M111的电流脉冲的供给进行限制。其结果是，存储单元M111上的电压上升被限制，存储单元M111具有的可变电阻层11的电阻值(测量电流10μA附近的电阻值)在10kΩ左右。如果不设定电压限制就施加恒定电流使元件高电阻化，随着电阻值的上升元件两端的电势差会失去控制地上升，元件可能会被破坏。本实施方式中，在高电阻化时进行电压限制，用以防止元件破坏。
另一方面，在字线WL0上施加了-2mA的电流脉冲的情况下，向存储单元M111上供给该电流脉冲，其结果是，存储单元M111具有的可变电阻层11低电阻化。这种情况下，电压钳位电路15不动作。其结果是，存储单元M111具有的可变电阻层11的电阻值(测量电流10μA附近的电阻值)在1kΩ左右。使元件低电阻化的情况下，因为随着电阻值的降低，元件两端的电势差也降低，所以电阻值的变化也自然停止。因此，低电阻化时并不一定需要电压限制。
这里，通过使高电阻化情况下可变电阻层11的电阻值与低电阻化情况下可变电阻层11的电阻值同二进制数据中的两个值分别对应，能够向存储单元M111内写入二进制数据。
[读出动作]
对按上述方法向存储单元M111内写入了二进制数据的情况下，读出该数据时非易失性存储装置100的动作进行说明。
行译码器13根据从地址输入电路18输出的行地址信号来选择字线WL0。另外，列译码器14根据从地址输入电路18输出的列地址信号来选择位线WL0。这样，电流源16与字线WL0连接，位线BL0被接地。另外，连接位线BL0与读出放大器17的开关处于接通，其结果是，读出用电流脉冲被供给到字线WL0与位线BL0之间，在读出放大器17上检测出位线BL0的电势。另外，本实施方式中，施加在字线WL0上的读出用电流脉冲的电流值使用为10μA。
如上所述，可变电阻层11的电阻值在高电阻化的情况下与低电阻化的情况下有10倍左右的不同。因此，字线WL0上施加了读出用电流脉冲的情况下位线BL0的电势在可变电阻层11高电阻化时与低电阻化时有很大不同。读出放大器17计算出基准电平输入REF的输入电势与位线BL0的电势的差。这样，就能够测出可变电阻层11的电阻值。读出放大器17根据可变电阻层11的电阻值，向输出端子输出数据“0”或“1”。这样，就能够读出写入到存储单元M111内的数据。
按照以上的方法，进行数据的写入及读出。本实施方式中的非易失性存储装置100的情况下，因为具有将各个存储单元M111，M112，……的电压限制为基准电压的电压钳位电路15，所以即使在字线WL0，WL1，WL2，……及位线BL0，BL1，BL2，……上存在配线电阻的情况下，也能够抑制各个存储单元M111，M112，……的可变电阻层11的电阻值的差异。
电压钳位电路15的基准电压可以全部设定在相同的值上，也可以设定在不同的值上。即使是连接到相同位线上的元件，依连接着的字线的不同(存储阵列上列方向的位置)配线电阻也可能不同。按照字线来改变电压钳位电路15的基准电压，能够抑制因存储阵列上的位置造成的元件电阻值的差异。这种情况下，并不一定有必要使电压钳位电路15的基准电压各个不同，也可以例如每多个字线使用相同的基准电压。在其他的实施方式下，也同样可使电压限制的基准电压依字线而不同。
电压限制机构可以不必在每个字线上都设置。也可以例如多个字线共用一个电压限制机构。这种情况下的电压设置机构，例如，基于控制电路19的控制只选择被行译码器选择的字线，对该字线进行电压限制。另外，电压限制机构既可以设置在存储阵列的内部，也可以设置在外部。
[实施例]
配线电阻调整到50Ω的配线上连接着一个元件的电路及配线电阻调整到250Ω的配线上连接着一个元件的电路分别制造两个。元件的制造条件完全相同(可变电阻层的材料：FeOx、电极材料：Pt、可变电阻层面积：0.25μm2、电极面积：0.25μm2、可变电阻层厚度：100nm、电极厚度：100nm)。对配线电阻为50Ω的电路与配线电阻为250Ω的电路在进行电流驱动(施加由恒定电流源产生的脉冲)的情况下及进行电压驱动(施加由恒定电压源产生的脉冲)的情况下，测量电压——电流特性和电阻值。
电流驱动中使用恒定电流源，按照0mA→2mA→0mA→-2mA的顺序，以33ms的时间间隔每次0.01mA地改变电流值的同时测量电压。电压限制(电压的上限值)为+1.5V。
电压驱动中使用恒定电压源，按照0V→+1.4V→0V→-1.4V的顺序，以33ms的时间间隔每次0.01V地改变电压值的同时测量电流。电流限制(电流的上限值)为-2mV。
图3是表示在进行电流驱动的情况下，配线电阻造成的元件电压——电流特性差异的图表。图4是表示在进行电流驱动的情况下，配线电阻造成的元件电阻值差异的表。图5是表示在进行电压驱动的情况下，配线电阻造成的元件电压——电流特性差异的图表。图6是表示在进行电压驱动的情况下，配线电阻造成的元件电阻值差异的表。图4与图6的右端的数值是配线电阻造成的电阻值的差异。另外，图4与图6中表示了初始状态下的电阻值用以基准。
从图3至图6的测量结果可以明确，比起电压驱动，电流驱动下因配线电阻造成的电阻值的差异会变小。即，以高电阻状态下元件的电阻值来看，电压驱动的情况下因配线电阻的不同造成的电阻值的差为909.1Ω，而相应的电流驱动的情况下该差值为97.6Ω。以低电阻状态下元件的电阻值来看，电压驱动的情况下因配线电阻的不同造成的电阻值的差为583.7Ω，而相应的电流驱动的情况下该差值为59.5Ω。即，可以得知，配线电阻的不同对元件的写入后的电阻值带来的影响，在电流驱动的情况下比电压驱动的情况下要格外地小。
电流驱动与电压驱动的不同，可以认为是由以下的机制产生的。非易失性存储元件具有施加在元件两端的电压仅仅稍有不同，写入后的电阻值就会差异得很大的特性。为抑制写入后电阻值的差异，有必要尽可能地使施加到元件两端的电压为固定值。电压驱动下因为施加的是规定电压的脉冲而配线电阻与元件间产生分压关系，所以施加到元件电阻两端的电压会根据配线电阻而变化。另一方面，电流驱动下因为施加的是规定电流的脉冲，施加到元件两端的电压与元件自身的电阻值成正比，不受配线电阻的影响。即，电流驱动下，施加到元件两端的电压均匀化，大幅抑制写入后电阻值的差异。
在使阵列状形成存储元件的交叉点型非易失性存储器动作的情况下，配线电阻依其在阵列上的位置而变化。如果采用电流驱动作为向非易失性存储元件的数据写入方法，抑制由阵列上位置造成的元件电阻值差异就成为可能。
进行电流驱动的情况下，在向高电阻状态的写入中，伴随着电阻值的上升，元件两端的电势差会失去控制地增加，元件有被破坏的危险。通过电流驱动与电压限制的组合，能够一面防止元件破坏，一面抑制电阻值差异。
[变形例]
图7是表示本发明实施方式1涉及的非易失性存储装置的变形例的结构的框图。本变形例的非易失性存储装置与图1的非易失性存储装置不同在于不具有电流源。
如图7所示，变形例涉及的非易失性存储装置400具有在半导体衬底上的存储器主体部401，该存储器主体部401具有存储阵列402。该存储阵列402上的各个电压钳位电路15都与设置在外部的比较器50连接。晶体管51起到控制设置在非易失性存储装置400外部的电流源16与行译码器13之间的连接的开关作用，比较器50与该晶体管51连接，对来自电压钳位电路15的输出电压Vw与来自外部输入的基准电压Vref进行比较，根据其结果控制晶体管51的导通/截止。本实施方式中，应当对特定的存储单元供给电流脉冲，在由行译码器13与列译码器14分别选中字线与位线的情况下，控制基准电压Vref的值，使得在来自电压钳位电路的输出电压Vw到达1.4V前晶体管51导通，而到达1.4V时晶体管51截止。该基准电压Vref的控制由电源电压Vdd来进行。
按照上述的结构，也可以实现抑制各个存储单元M111，M112，……的可变电阻层11的电阻值的差异。
(实施方式2)
如下所示，实施方式2所涉及的非易失性存储装置具有多个二极管作为限制存储单元电压为规定电压的电压限制机构。
[非易失性存储装置的结构]
图8是表示本发明实施方式2涉及的非易失性存储装置的结构的框图。
如图8所示，本实施方式涉及的非易失性存储装置200具有在半导体衬底上的存储器主体部201，该存储器主体部201具有存储阵列202。该存储阵列202上，每个字线WL0，WL1，WL2，……与地面间串联连接多个二极管21。这里，多个二极管21的阈值电压之和，定为与实施方式1的非易失性存储装置具有的电压钳位电路15的基准电压相同。换而言之，二极管21的个数定为，使阈值电压之和与实施方式1的非易失性存储装置具有的电压钳位电路15的基准电压相同。举一个例子来说明，一般的硅二极管基准电压为0.7V。例如在该基准电压为1.4V的情况下，只需具有两个二极管21即可。这些二极管21在制造工艺上，可以与存储单元M111，M112，……具有的二极管11按同一工序形成。
另外，关于实施方式2的非易失性存储装置中其他的结构，因为与实施方式1的情况下相同，附加同一符号省略说明。
[非易失性存储装置的动作]
接下来，对按上述方法构成的本实施方式的非易失性存储装置200的动作进行说明。
[写入动作]
首先，对向存储单元写入数据的情况下非易失性存储装置200的动作，以向设置在字线WL0与位线BL0的交叉点上的存储单元M111写入数据的情况为例进行说明。
与实施方式1的情况相同，行译码器13根据从地址输入电路18输出的行地址信号来选择字线WL0，另外，列译码器14根据从地址输入电路18输出的列地址信号来选择位线BL0。这样，电流源16与字线WL0连接，位线BL0被接地。另外，连接位线BL0与读出放大器17的开关断开。其结果是，写入用电流脉冲被供给到字线WL0与位线BL0之间。
本实施方式中，与实施方式1相同地，施加到字线WL0上的写入用电流脉冲的电流值为+2mA，-2mA。
在字线WL0上施加了+2mA的电流脉冲的情况下，向存储单元M111上供给该电流脉冲，其结果是，存储单元M111具有的可变电阻层11高电阻化。这里，当在字线WL0上施加了+2mA电流脉冲的情况下存储单元M111的电压达到阈值电压之和的时候，多个二极管21导通。这样，向存储单元M111的电流脉冲的供给得到限制。其结果是，存储单元M111上的电压上升被限制，存储单元M111具有的可变电阻层11的电阻值在10kΩ左右。
另一方面，在字线WL0上施加了-2mA的电流脉冲的情况下，向存储单元M111上供给该电流脉冲，其结果是，存储单元M111具有的可变电阻层11低电阻化。这种情况下，多个二极管21截止。其结果是，存储单元M111具有的可变电阻层11的电阻值在1kΩ左右。
这里，通过使高电阻化情况下可变电阻层11的电阻值与低电阻化情况下可变电阻层11的电阻值同二进制数据中的两个值分别对应，能够向存储单元M111内写入二进制数据。
[读出动作]
在按上述方法存储单元M111上写入了二进制数据的情况下，关于读出该数据时非易失性存储装置200的动作，因为与实施方式1的情况下一样，省略说明。
上述写入动作与读出动作中，字线、位线、可变电阻层及作为电压限制机构的二极管的状态总结在表1中。
[表1]
  动作内容   字线   位线   可变电阻层   二极管
  写入(+2mA)   施加+2mA   接地   高电阻→高电阻低电阻→高电阻   导通截止→导通
  写入(-2mA)   施加-2mA   接地   高电阻→低电阻低电阻→低电阻   截止截止
  读出   施加1mA   与读出放大器连接   高电阻→高电阻低电阻→低电阻   截止截止
如表1所示以+2mA进行数据写入的情况，可变电阻层处于高电阻状态时，二极管导通。其结果是，可变电阻层维持在高电阻状态。另一方面，可变电阻层处于低电阻状态时，二极管从截止变化为导通。其结果是，可变电阻层变化到高电阻状态。
由于作为电压限制机构的二极管如上所述地动作，即使在字线WL0，WL1，WL2，……及位线BL0，BL1，BL2，……上存在配线电阻的情况下，也能够抑制各个存储单元M111，M112，……的可变电阻层11上的电阻值的差异。
图9(a)及(b)是表示本发明实施方式2涉及的非易失性存储装置的动作结果的图表。图9(a)中，纵轴和横轴分别表示施加正负电流后可变电阻层的电阻值和测量次数。另外，图9(b)中，纵轴和横轴分别表示施加在字线上的正负电流的电流值和测量次数。
如图9(b)所示，对字线施加250次正负电流脉冲。其结果如图9(a)所示，可变电阻层的电阻值稳定，处在10kΩ或1kΩ，能够确定没有差异。
(实施方式3)
如下所示，实施方式3所涉及的非易失性存储装置具有晶体管作为限制存储单元电压为规定电压的电压限制机构。
[非易失性存储装置的结构]
图10是表示本发明实施方式3涉及的非易失性存储装置的结构的框图。
如图10所示，本实施方式涉及的非易失性存储装置300具有在半导体衬底上的存储器主体部301，该存储器主体部301具有存储阵列302。在该存储阵列302上，行译码器13与第一排存储单元M111，M121，M131，……之间的各个字线WL0，WL1，WL2，……上，连接晶体管41的栅极和源极。另外，晶体管41的漏极上连接着基准电压Vwref1、Vwref2、Vwref3，……的电源(图中未标出)。
由该晶体管41，控制对各个存储单元M111，M112，……的可变电阻层11的电流的供给/非供给。
另外，关于实施方式3的非易失性存储装置中其他的结构，因为与实施方式1的情况下相同，附加同一符号省略说明。
[非易失性存储装置的动作]
接下来，对按上述方法构成的本实施方式的非易失性存储装置300进行说明。
[写入动作]
首先，对向存储单元写入数据的情况下非易失性存储装置300的动作，以向设置在字线WL0与位线BL0的交叉点上的存储单元M111写入数据的情况为例进行说明。
与实施方式1的情况相同，行译码器13根据从地址输入电路18输出的行地址信号来选择字线WL0，另外，列译码器14根据从地址输入电路18输出的列地址信号来选择位线BL0。这样，电流源16与字线WL0连接，位线BL0被接地。另外，连接位线BL0与读出放大器17的开关断开。其结果是，写入用电流脉冲被供给到字线WL0与位线BL0之间。
本实施方式中，与实施方式1相同地，施加到字线WL0上的写入用电流脉冲的电流值为+2mA，-2mA。另外，本实施方式中，加到晶体管41的漏极上的基准电压Vwref1设定在1.4V。
在字线WL0上施加了+2mA的电流的情况下，向存储单元M111上供给该电流脉冲，其结果是，存储单元M111具有的可变电阻层11高电阻化。这里，当在字线WL0上施加了+2mA电流脉冲的情况下存储单元M111的电压超过1.4V的时候，多个二极管21导通。这样，向存储单元M111的电流脉冲的供给得到限制。其结果是，存储单元M111上的电压上升被限制，存储单元M111具有的可变电阻层11的电阻值在10kΩ左右。
另一方面，在字线WL0上施加了-2mA的电流脉冲的情况下，向存储单元M111上供给该电流脉冲，其结果是，存储单元M111具有的可变电阻层11低电阻化。这种情况下，晶体管41截止。其结果是，存储单元M111具有的可变电阻层11的电阻值在1kΩ左右。
这里，通过使高电阻化情况下可变电阻层11的电阻值与低电阻化情况下可变电阻层11的电阻值同二进制数据中的两个值分别对应，能够向存储单元M111内写入二进制数据。
[读出动作]
在按上述方法存储单元M111上写入了二进制数据的情况下，关于读出该数据时非易失性存储装置300的动作，因为与实施方式1的情况下一样，省略说明。
由于作为电压限制机构的晶体管如上所述地动作，即使在字线WL0，WL1，WL2，……及位线BL0，BL1，BL2，……上存在配线电阻的情况下，也能够抑制各个存储单元M111，M112，……的可变电阻层11上的电阻值的差异。另外，如本实施方式一样使用晶体管的情况下，具有能够通过调整基准电压来方便地进行存储单元的电压限制的优点。
另外，上述各种实施方式的非易失性存储装置中，写入数据情况下作为写入用电流脉冲的电流值采用+2mA及-2mA，读出数据情况下作为读出用电流脉冲的电流值采用10μA，但并不是仅限于此的。本发明的非易失性存储装置，能够在电流密度为2×103～1×106A/cm2左右范围内的情况下，可变电阻层的电阻值不发生差异地动作。
产业上的可利用性
本发明的非易失性存储装置能够抑制可变电阻元件电阻值的差异，作为使用在个人计算机或便携式电话等各种电子设备中的非易失性存储元件等是有用的。

Claims (7)

1.一种非易失性存储装置，其特征在于，包括：
存储阵列，其包括：在第一平面内相互平行形成的多个第一电极配线、在平行于所述第一平面的第二平面内相互平行且与所述多个第一电极配线立体交叉地形成的多个第二电极配线、在所述多个第一电极配线与所述多个第二电极配线的立体交叉位置上分别设置的非易失性存储元件；
连接到所述多个第一电极配线、选择所述第一电极配线的第一选择装置，
所述非易失性存储元件各自具有可变电阻层，其电阻值依供给到对应于该非易失性存储元件的所述立体交叉位置而设置的第一电极配线及第二电极配线间的电流脉冲而可逆地发生变化，
所述存储阵列的内部或外部还具有连接到所述第一电极配线，将施加到所述第一电极配线上的电压限制到规定的上限值以下的电压限制机构，
在连接所述第一选择装置和所述电压限制机构的一个第一电极配线上连接有多个所述非易失性存储元件。
2.如权利要求1所述的非易失性存储装置，其特征在于：
具有连接到所述第一选择装置，通过所述第一选择装置对所述非易失性存储元件施加具有规定电流值的电流脉冲的电流脉冲施加装置。
3.如权利要求1所述的非易失性存储装置，其特征在于：
作为所述电压限制机构，与各个所述第一电极配线对应地设有电压钳位电路。
4.如权利要求1所述的非易失性存储装置，其特征在于：
作为所述电压限制机构，与各个所述第一电极配线对应地设有二极管。
5.如权利要求1所述的非易失性存储装置，其特征在于：
作为所述电压限制机构，与各个所述第一电极配线对应地设有晶体管。
6.如权利要求1所述的非易失性存储装置，其特征在于：
所述电压限制机构分别对应于各个所述第一电极配线而设置，所述电压限制机构使由所述电压限制机构所确定的电压上限值对应于所连接的第一电极配线的不同而不同。
7.一种向非易失性存储装置的数据写入方法，所述非易失性存储装置具有多个非易失性存储元件，这些非易失性存储元件分别具有第一电极、第二电极、按照供给到所述第一电极和所述第二电极间的电脉冲而可逆变化的设置在所述第一电极与第二电极间的可变电阻层，该向非易失性存储装置的数据写入方法通过使用恒定电流源向所述非易失性存储元件施加电脉冲来改变所述非易失性存储元件的电阻值。
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