CN102834872A - 电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置 - Google Patents

Abstract

本发明提供一种能够检测使用了电流控制元件的存储单元阵列的故障存储单元的电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置。具备存储单元阵列（202）、存储单元选择电路（203、204）和读出电路（206）的电阻变化型非易失性存储装置（200）的检查方法，包括以下步骤：当基于第2电压读出存储单元的电阻状态时，若电阻变化元件（R11）是低电阻状态且电流控制元件（D11）中流过规定值以上的电流，则判定为电流控制元件（D11）具有短路异常的步骤；当基于第1电压读出存储单元的电阻状态时，判定电阻变化元件（R11）的状态是低电阻状态还是高电阻状态的步骤。

Description

电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置

技术领域

本发明涉及对由所谓的电阻变化型非易失性存储元件（电阻变化元件）和电流控制元件构成的存储单元的故障进行检查的方法、以及具有这样的功能的电阻变化型非易失性存储装置。

背景技术

近年来，随着半导体微细加工技术的进步，存储装置（存储器）的高密度化、大容量化显著发展。在非易失性存储装置的领域中，FLASH存储器和EEPROM的技术的进步显著，成本也不断降低。尤其是FLASH存储器的成本逐年降低。在该背景下，使用了FLASH存储器的系统正在从用于内置于家电产品等中的程序存储器件到存储音乐、图像、动态图像等数据的数据存储器件的多个领域中得到利用。通过进一步实现成本的降低，可期待将非易失性存储装置应用于所有领域。现有技术的非易失性存储装置中，基于FLASH存储器制造技术的进步实现了微细化及成本降低。但是，近年来，认为使用了浮栅（floating gate）的FLASH存储器的微细化已逐渐接近界限。在该状况下，从进一步实现单元面积的缩小和降低成本的观点来看，新的非易失性存储装置引人关注。

作为新的非易失性存储装置，具有使用电阻变化元件构成的存储单元的非易失性存储装置的研究开发正在发展。所谓电阻变化元件是指，具有电阻值根据电信号而可逆变化的性质、并且能够非易失地存储与该电阻值对应的数据的元件。

作为使用了电阻变化元件的非易失性存储装置，通常公知有这样的非易失性存储装置，其中，按矩阵状阵列配置有在正交配置的位线和字线之间的交点附近的位置串联连接了MOS晶体管和电阻变化元件的、被称作所谓1T1R型的存储单元。1T1R型中，2个端子的电阻变化元件的一端与位线或源极线相连，另一端与晶体管的漏极端子或源极端子相连。晶体管的栅极端子与字线相连。源极线与位线或字线平行配置。

此外，作为其他存储单元结构，还通常公知有交叉点结构的非易失性存储装置，其中，按矩阵状阵列配置有在正交配置的位线和字线之间的交点位置串联连接了作为电流控制元件的二极管和电阻变化元件的、被称作所谓1D1R型的存储单元（例如，参考专利文献1、2）。

专利文献1中，示出了将具有双向性的电阻变化特性的可变电阻元件用作存储单元的1D1R型的非易失性存储装置。图17是现有技术的非易失性存储单元的结构图。图17示出了将存储单元1280配置在位线1210和字线1220相交的部位上的交叉点结构的存储单元阵列，其中，存储单元1280将可变电阻元件1260和非线性元件1270串联连接，可变电阻元件1260将可变电阻体1230夹在上部电极1240及下部电极1250之间。这里，可变电阻元件1260是电阻值根据所施加的电压的极性而可逆地转变为低电阻状态和高电阻状态的具有双向性的电阻变化特性的可变电阻元件。非线性元件1270用于减少在非选择单元中流过的所谓的漏电流，例如由压敏电阻（varistor）构成。交叉点结构的存储单元阵列能够以布线间距来配置存储单元，还能够三维地层叠存储单元阵列，所以能够实现大容量。

专利文献2中，示出了将单向的可变电阻元件用作存储单元的1D1R型存储单元中的非线性元件的故障检测方法。图18是现有技术的非易失性存储单元阵列的结构图。图18中，将串联连接了单向的可变电阻元件和具有阳极和阴极的单向二极管元件而得到的存储单元配置在位线BL1、BL2、BL3和字线WL、WL2、WL3相交的部位。若是正常的二极管元件，则通过向所有位线施加Vdd电位、向设有字线施加Vss电位，从而在反向偏置的状态下不流过电流，但若是故障二极管元件，则由于在反向偏置的状态下也流过DC电流，所以存在故障二极管元件的位线的电位从Vdd电位下降。专利文献2中，公开了将该故障二极管元件所属的位线检测为故障位线的情况。图19是使用了现有技术的单向二极管的存储单元的模型。如图19所示，公开了以下方案：专利文献2所记载的故障检测电路2053具备位线电源电路2054、锁存电路2531和开关电路2055，与连接有位线选择电路2024的位线相连，在备用单元2052中进行连接有故障二极管元件的故障位线的检测。

现有技术文献

专利文献

专利文献1：日本特开2006－203098号公报（图2）

专利文献2：日本特开2009－199695号公报（图6）

发明概要

发明要解决的问题

但是，若使存储单元阵列的容量增大，则有存储单元故障的发生增加的趋势。现有技术的1D1R型交叉点阵列结构中，若在被用作电流控制元件的二极管元件中发生了漏电流异常，则在选择了发生该漏电流异常的故障存储单元的情况下，不能进行正常的读出。另外，即使在选择了正常的存储单元的情况下也会受到故障存储单元的影响，从而即使故障存储单元仅有1个，也会误检测为在含有该故障存储单元的位线或字线的多个存储单元中发生了故障，从而不能确定故障存储单元的地址。因此，具有通过物理解析、FIB解析等来解析故障的原因极其困难的问题。

另外，在专利文献2所示的结构中，记载了具有阳极和阴极的单向二极管元件的故障位线的检测方法。即，记载了利用正向施加电压则流过电流而反向施加电压则不流过电流这一点来检测发生了漏电流异常的故障位线的方法。通过使所有位线为Vdd电位、所有字线为Vss电位而使二极管元件为反偏置状态，从而在所有存储单元正常的情况下不流过电流，但若存在发生了漏电流异常的故障存储单元，则从含有该故障存储单元的位线对字线流过漏电流。通过判定该漏电流，能够检测产生了漏电流异常的故障位线。

但是，在使用了双向型的电流控制元件（例如MSM二极管、MIM二极管等）的存储单元中，在哪一个方向上施加电压都流过电流，所以具有无法检测发生了漏电流异常的故障存储单元的问题。另外，专利文献2中，如图19所示，由于故障检测电路2053仅与位线相连，所以具有虽然能够检测发生了漏电流异常的故障位线但是无法检测与该故障位线相连的哪个存储单元发生了故障的问题。

发明内容

为了解决上述问题，本发明的目的在于，提供一种能够对使用了电流控制元件的存储单元阵列的故障存储单元进行检测的电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置。

解决问题所采用的手段

为达成上述目的，本发明的一实施方式的电阻变化型非易失性存储装置的检查方法，所述电阻变化型非易失性存储装置具备：存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，所述多个存储单元配置在多个字线和多个位线之间的立体交叉点，所述电阻变化元件向低电阻状态和高电阻状态的至少两个状态变化，所述电流控制元件与所述电阻变化元件串联连接，当施加电压超过规定的阈值电压时，流过被视为导通状态的电流；存储单元选择电路，从所述多个字线中选择至少一个，并从所述多个位线中选择至少一个，由此来选择存储单元；以及读出电路，向所选出的存储单元施加电压，以使得向所选出的所述存储单元的所述电流控制元件施加比所述阈值电压高的第1电压及比所述阈值电压低的第2电压，从而读出所选出的所述存储单元的电阻状态；该电阻变化型非易失性存储装置的检查方法包括以下步骤：当基于所述第2电压读出所述存储单元的电阻状态时、若所述电阻变化元件为低电阻状态且在所述电流控制元件中流过规定值以上的电流则判定为所述电流控制元件具有短路异常的步骤；以及当基于所述第1电压读出所述存储单元的电阻状态时、判定所述电阻变化元件的状态是低电阻状态还是高电阻状态的步骤。

根据该结构，在使用了双向型的电流控制元件的交叉点阵列结构的存储单元阵列中，能够确定具备了具有阈值电压的特性故障的电流控制元件的故障存储单元，即能够确定具备了具有短路异常的电流控制元件的存储单元。由此，能够实现可靠性高的存储单元阵列。

此外，优选为所述第2电压比所述第1电压低所述阈值电压的电压值。

根据该结构，能够通过例如电流控制元件来容易地设定第1电压及第2电压。

此外，优选为，在判定为所述电流控制元件具有短路异常的步骤之前，还包括对所述存储单元进行低电阻状态的写入动作的步骤；若所述电流控制元件中未流过规定值以上的电流，则判定为所述电流控制元件正常。

根据该结构，即使所选出的存储单元的电流控制元件是高电阻状态，也能够通过预先设为低电阻状态来正确地判定电流控制元件是正常还是异常。

此外，优选为，在通过所述第2电压读出所述存储单元的电阻状态后，通过所述第1电压读出所述存储单元的电阻状态。

根据该结构，由于在判定所选出的存储单元的电流控制元件是正常还是异常时，能够抑制电流控制元件通过第1电压变为高电阻状态，所以能够正确地判定电流控制元件是正常还是异常。

此外，优选为，所述规定值是向低电阻状态的正常的所述电流控制元件施加了所述阈值电压、且所述电流控制元件被视作截止状态的情况下的在所述电流控制元件中流过的电流的最大值。

根据该结构，由于在判定所选出的存储单元的电流控制元件是正常还是异常时，能够以向低电阻状态的正常的电流控制元件施加了阈值电压且电流控制元件被看作截止状态的情况下的电流控制元件中流过的电流的最大值（最大截止电流）为基准进行判定，所以能够正确地判定电流控制元件是正常还是异常。

此外，为达成上述目的，本发明的一实施方式的电阻变化型非易失性存储装置，具备：多个字线，在第1平面内相互平行地配置；多个位线，在与所述第1平面平行的第2平面内相互平行且与所述字线立体交叉地配置；存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，所述多个存储单元配置在所述多个字线和所述多个位线之间的立体交叉点，所述电阻变化元件向低电阻状态和高电阻状态的至少两个状态变化，所述电流控制元件与所述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时，流过被视为导通状态的电流；存储单元选择电路，从所述多个字线中选择至少1个，并从所述多个位线中选择至少一个，由此来选择存储单元；以及读出电路，读出所选出的所述存储单元的电阻状态；所述读出电路具有：位线控制电压生成电路，生成比所述阈值电压高的第1电压和比所述阈值电压低的第2电压，并分别从第1输出端子及第2输出端子输出；位线电压切换电路，与所述位线控制电压生成电路相连，切换并输出所述第1电压和所述第2电压；位线电压限制电路，该位线电压限制电路的输出端子与所述存储器选择电路相连，该位线电压限制电路的控制端子与所述位线电压切换电路相连；以及检测电路，通过向所述位线电压限制电路的控制端子施加的电压，来决定向所选出的所述位线施加的电压，并检测经所选出的所述字线及所选出的所述位线向所选出的所述存储单元流过的电流；当基于所述第1电压读出所述存储单元的电阻状态时，当所选出的所述存储单元是低电阻状态时，所述检测电路输出第1逻辑输出，当所选出的所述存储单元是高电阻状态时，所述检测电路输出第2逻辑输出；当基于所述第2电压读出所述存储单元的电阻状态时，若在所选出的所述存储单元中所述电流控制元件具有短路异常，则当所述电阻变化元件是低电阻状态时，所述检测电路输出第1逻辑输出，当所述电阻变化元件是高电阻状态时，所述检测电路输出第1或第2逻辑输出。此时，优选为，所述位线电压限制电路由N型MOS晶体管构成，所述位线电压限制电路的所述输出端子是所述N型MOS晶体管的源极或漏极中的一个，所述位线电压限制电路的所述控制端子是所述N型MOS晶体管的栅极。

根据该结构，在使用了双向型的电流控制元件的交叉点阵列结构的存储单元阵列中，能够确定具备了具有阈值电压的特性故障的电流控制元件的故障存储单元，即能够确定具备了具有短路异常的电流控制元件的存储单元。由此，能够实现可靠性高的存储单元阵列。

此外，优选为，所述第2电压比所述第1电压低所述阈值电压的电压值。

根据该结构，能够通过例如电流控制元件容易地设定第1电压及第2电压。

此外，优选为，所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述第1输出端子和所述第2输出端子之间连接有电流控制元件。

此外，优选为，所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述第1输出端子和所述第2输出端子之间连接固定电阻元件；设定所述固定电阻元件的电阻值，以使得所述第1电压和所述第2电压的电位差与所述阈值电压相等。

此外，优选为，所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述接地电位和所述第2输出端子之间串联连接有将漏极和栅极连接起来的N型MOS晶体管和电阻元件。

此外，优选为，所述电阻元件由与所述存储单元结构相同的电阻变化元件形成，被设定为低电阻状态或高电阻状态中的某一个。

此外，优选为，所述电阻元件由固定电阻元件形成；所述固定电阻元件的电阻值被设定为所述电阻变化元件的低电阻状态的电阻值和高电阻状态的电阻值之间的电阻值。

此外，优选为，所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述接地电位和所述第2输出端子之间连接固定电阻元件；设定所述固定电阻元件的电阻值以使得所述第1电压和所述第2电压的电位差与所述阈值电压相等。

此外，优选为，所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述第1输出端子和所述第2输出端子之间，串联连接有与所述存储单元相同结构的电流控制元件和电阻变化元件。

根据该结构，能够更正确地检测具备了具有短路异常的电流控制元件的存储单元。

此外，优选为，所述位线控制电压生成电路具有生成所述第1电压的第1电压源和生成所述第2电压的第2电压源。

根据该结构，能够分别通过第1电压源及第2电压源直接设定第1电压及第2电压。

此外，优选为，所述读出电路还具备检测所述位线的电压的电压检测电路。

根据该结构，能够快速地检测电流控制元件是正常还是异常。另外，在电流控制元件具有短路异常的情况下，能够限制电流以使得不在电阻变化元件中流过大电流。

发明效果

根据本发明，提供一种能够对使用了电流控制元件的存储单元阵列的故障存储单元进行检测的电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置。

附图说明

图1是第1实施方式的存储单元的结构图的一例。

图2是存储单元的等价电路图。

图3是表示存储单元的电压电流特性的图。

图4是表示正常的存储单元和故障的存储单元的电压电流特性的图。

图5是电阻变化型非易失性存储装置的结构图。

图6是表示读出电路的结构的一例的电路图。

图7是用于说明存储单元阵列中的电流通路的电路图。

图8是图7的电路图的等价电路图。

图9是不同模式下的真值表。

图10a是单元特性判定模式时的判定流程的一例。

图10b是单元特性判定模式时的判定流程的一例。

图11a是表示位线控制电压生成电路的变形例的电路图。

图11b是表示位线控制电压生成电路的变形例的电路图。

图11c是表示位线控制电压生成电路的变形例的电路图。

图12是表示读出电路的结构的一例的电路图。

图13是表示读出电路的结构的一例的电路图。

图14是单元特性判定模式时的检查流程的一例。

图15是表示读出电路的结构的一例的电路图。

图16是表示读出电路的结构的一例的电路图。

图17是现有技术的非易失性存储单元的结构图。

图18是现有技术的非易失性存储单元阵列的结构图。

图19是使用了现有技术的单向二极管的存储单元的模型。

具体实施方式

下面，参考附图来说明本发明的电阻变化型非易失性存储装置（以下还仅称作“非易失性存储装置”。）的实施方式。另外，对于本发明，参考下面的实施方式及附图来进行说明，但这些实施方式及附图仅作为示例而并不意欲限定本发明。

（第1实施方式）

［存储单元］

图1是本发明的第1实施方式的存储单元的结构图的一例。图1所示的存储单元30由电流控制元件10和电阻变化元件20构成。

图1中，电流控制元件10经接触件41与电阻变化元件20相连，由电流控制元件10和电阻变化元件20构成1比特的1D1R型存储单元30。存储单元30的一个端子经接触件40与下部布线50相连，存储单元30的另一个端子经接触件42与上部布线51相连，电流控制元件10和电阻变化元件20通过接触件41相连接。

电流控制元件10以二极管等为代表，是向电流控制元件10的两端施加的电压和流过电流控制元件10的两端的电流表示出非线性特性的元件，是流过的电流的方向根据所施加的电压的极性而变化的双向型的二极管。即，电流控制元件10的特性是，在正的施加电压区域和负的施加电压区域分别具有阈值电压，在向电流控制元件10的两端施加的电压的绝对值在阈值电压（VF）以下的情况下，流过的电流的绝对值是几乎没有流过电流的程度，但是在超过VF的情况下，流过的电流的绝对值非线性增加。此外，电流控制元件10的特性是，根据所施加的电压的极性，流过的电流的方向变化，流过的电流的绝对值根据该施加的电压的绝对值变化。

此外，电阻变化元件20具备下部电极23、第1电阻变化层21、第2电阻变化层22和上部电极24。电阻变化元件20中，例如将缺氧型的钽氧化物（TaO_x、0＜x＜2．5）作为第1电阻变化层21，并在该第1电阻变化层21上具有由氧浓度比第1电阻变化层21高的钽氧化物（TaO_y、x＜y）构成的第2电阻变化层22，形成用下部电极23和上部电极24夹着第1电阻变化层21和第2电阻变化层22的三明治（sandwich）结构。

这里，所谓缺氧型的氧化物是指相对于化学计量组成而言氧不足的氧化物，若以过渡金属之一的钽为例，则作为具有化学计量组成的氧化物而具有Ta₂O₅。该Ta₂O₅中，氧的含量是钽的2.5倍，以氧含有率表现则为约71.4％，在将比该氧含有率低的状态下的氧化物表现为TaO_x时，将具有满足0＜x＜2.5这样的组成的钽氧化物作为缺氧型的氧化物。电阻变化元件20表现出第2电阻变化层22的电阻值根据在下部电极23和上部电极24之间施加的电压的极性而变化、并能够保持该状态的非易失特性。即，通过以下部电极23为基准而向上部电极24施加例如正的第1电阻变化电压，能够将第2电阻变化层22设定为高电阻状态，通过以上部电极24为基准而向下部电极23施加正的第2电阻变化电压，能够将第2电阻变化层22设定为低电阻状态

上部电极24由标准电极电位比构成第1电阻变化层21、第2电阻变化层22的金属（这里是钽）的标准电极电位高的金属（例如Pt（铂）、Ir（铱）等贵金属）构成，下部电极23由以标准电极电位比上部电极24低的材料（例如TaN（氮化钽）等）为主要成分的电极材料构成。下部电极23和上部电极24通过由不同元素形成的材料构成，只要是下部电极23的标准电极电位V1、上部电极24的标准电极电位V2、第2电阻变化层22中含有的金属的标准电极电位Vt满足Vt＜V2且V1＜V2的材料即可。具体而言，在第1电阻变化层、第2电阻变化层使用了钽氧化物的情况下，优选的是，从由TaN、Ｗ、Ni、Ta、Ti、Al构成的群中选择下部电极23，从由Pt、Ir、Pd、Ag、Cu、Au等构成的群中选择上部电极24。

另外，也可以使图1的电流控制元件10和电阻变化元件20的上下连接关系相反地进行连接，也可以使第1电阻变化层21和第2电阻变化层22的上下连接关系相反、使下部电极23和上部电极24的上下连接关系相反。

图2是图1所示的本实施方式的存储单元30的等价电路图。图2中，示出了串联连接了电流控制元件100和电阻变化元件101的存储单元102的等价电路图。另外，可以将存储单元102的一个端子T1与下部布线50相连，将另一个端子T2与上部布线51相连，也可以将存储单元的一个端子T2与下部布线50相连，将另一个端子T1与上部布线51相连。

图2中，若在存储单元102的2个端子T1和T2之间施加电压Vce，则由于电流控制元件100和电阻变化元件101各自的阻抗的不同，在电流控制元件100和电阻变化元件101的两端施加的电压分别被分压为Vdi、Vre，在存储单元102中流过存储单元电流。

图3是表示本实施方式的存储单元30的电压电流特性的图。对于具有图1的结构的存储单元30，在将上部布线51成为比下部布线50高的电压的极性设为正电压、将从上部布线51向下部布线50流过的电流的方向设为正电流方向时，表示出向存储单元30的两端施加了电压的情况下的电压和电流的关系的实测值。

对于存储单元30，若向上部布线51施加负极性的电压而使下部布线50成为比上部布线51高的电位，则从Ａ点开始流出电流，电阻变化元件20开始从高电阻状态变为低电阻状态。并且，若一直施加到Ｂ点，则电流的绝对值与施加电压的绝对值相应地变大，电阻值慢慢变低。即，能够根据向存储单元30施加的电压（或电流）来设定低电阻状态的电阻值。

另一方面，对于存储单元30，若向上部布线51施加正极性的电压而使上部布线51成为比下部布线50高的电位，则从Ｃ点开始流出电流，开始从高电阻状态变为低电阻状态。并且，若达到与向上述低电阻状态的变化电压大致对称的D点，则电阻变化元件20开始从低电阻状态变为高电阻状态。并且，若电压升高则电流与施加电压相应地增加。可以得知，此后，若降低施加电压，则由于与提高施加电压时相比电流变小，所以变为高电阻状态。

即，图3所示的实测数据表示出如下的双向性电阻变化特性，即：对于具有图1的结构的存储单元30而言，以上部布线51的电压为基准，在下部布线50的电压成为LR写入电压Vwl（B点）时，变为低电阻状态，以下部布线50的电压为基准，在上部布线51的电压成为HR写入电压Vwh以上（D点以上的电压）时，变为高电阻状态。另外，图3所示的实测数据表示，低电阻状态的施加电压（B点）和向高电阻状态的变化开始的电压（D点）相对于图3所示的实测数据的原点为大致对称的电压、电流关系。

此外，Ａ点到Ｃ点所示的电压区间是即使向存储单元30施加电压也不显著流过电流的电压带。这是因为存储单元30的电流控制元件10为截止状态，存储单元30中几乎不流过电流。即，由于存储单元30的电流控制元件10是流过的电流根据施加电压而具有非线性的特性的元件，所以若向电流控制元件10施加的电压的绝对值为阈值电压（VF）以下，则几乎不流过电流。由此，电流控制元件10被看作截止状态，存储单元30中几乎不流过电流。这里，所谓阈值电压（VF）是指，在仅流过将电流控制元件10看作截止状态那样的电流（最大截止电流）时向电流控制元件10施加的最大电压。另外，所谓电流控制元件10的最大截止电流是指，至少比存储单元30的电阻变化元件20在高电阻状态下流过的最大电流IHR小的电流值。

此外，Ａ点、Ｃ点与电流控制元件10的阈值电压（VF）和向电阻变化元件20施加的电压的合计电压相对应，通过在按阵列状配置了多个存储单元30的存储器阵列（交叉点阵列）中、向选择出的存储单元30施加该Ａ点、Ｃ点的电压以上的电压、向非选择存储单元施加该Ａ点和Ｃ点之间的电压范围中的电压，从而进行抑制向非选择单元的漏电流、而在选择出的存储单元30中流过电流这样的动作。

图4是表示本实施方式的具有正常特性的存储单元30与具有故障特性（短路异常）的存储单元30的电压电流特性的图。对于由图1的下部布线50和上部布线51选出的存储单元30，将上部布线51成为比下部布线50高的电压的极性设为正电压，向具有正常特性的存储单元30施加的正的电压和电流如实线表示的特性110所示，表示出阈值电压为VF的非线性的特性。另一方面，在具有电流控制元件10被破坏的故障特性的存储单元30的情况下，由于电阻变化元件20的特性成为支配性因素，所以具有故障特性的存储单元30如虚线所示的特性111所示，表示出线性特性。

如特性110所示，若向具有正常特性的存储单元30的两端施加电流控制元件10的阈值电压VF，则由于向电流控制元件10的两端施加的电压Vdi成为阈值电压VF以下，所以电流控制元件10成为截止状态，如E点所示那样，存储单元30中流过的电流仅流过最大截止电流以下的电流。另一方面，如特性111所示，若向具有电流控制元件10被破坏的故障特性的存储单元30的两端施加阈值电压VF，则由于电流控制元件10被破坏而成为短路状态，因此流过如F点所示的电流，流过超过最大截止电流的电流。

即，对于由下部布线50和上部布线51选出的存储单元30，若向存储单元的两端施加存储单元电压Vce以使得向电流控制元件10施加使电流控制元件10成为截止状态的阈值电压VF以下的电压，则在表示出特性110这样的正常特性的情况下，仅流过E点所示程度的微弱电流（最大截止电流以下的电流）。另一方面，在表示出特性111这样的故障特性的情况下，流过如F点所示这样的超过最大截止电流的电流。通过检测该电流值，能够调查存储单元30的特性。

以上，记载了电流控制元件10被完全破坏而成为短路状态的特性111的情况，但是，在电流控制元件10的阈值电压VF变低的故障特性的情况下，也能够同样进行检测。图4的特性112、特性113是电流控制元件10的阈值电压分别为比正常的存储单元30的阈值电压VF小的VF1和VF2时的存储单元的电压·电流特性。对任何一种而言，若向存储单元30的两端施加VF，则由于电流控制元件10具有故障特性，所以如G点和H点所示那样，在存储单元30中分别流过超过最大截止电流的电流。通过检测该电流，能够调查存储单元30的特性。

此外，在向存储单元30的两端施加了电压VF2的情况下，在具有特性110和特性113的特性的存储单元30中仅流过最大截止电流以下的电流，而在具有特性111和特性112的特性的存储单元30中流过超过最大截止电流的电流。即，通过改变向存储单元30的两端施加的电压值，能够对想要检测的存储单元30的特性进行分别。

［电阻变化型非易失性存储装置］

图5表示第1实施方式的电阻变化型非易失性存储装置200的结构图。如图5所示，本实施方式的电阻变化型非易失性存储装置200在基板上具有存储器主体部201。存储器主体部201包括存储单元阵列202、字线选择电路203、位线选择电路204、用于进行数据的写入的写入电路205和用于进行数据的读出的读出电路206。

读出电路206由读出放大器（sense amplifier）300、位线电压切换电路400和至少生成两种箝位电压的位线控制电压生成电路500构成，与用于进行从外部输入输出的数据信号的输入输出的数据信号输入输出电路207相连。

此外，该电阻变化型非易失性存储装置200具备地址信号输入电路208和控制电路209，该地址信号输入电路208接受从电阻变化型非易失性存储装置200的外部输入的地址信号，该控制电路209接受从电阻变化型非易失性存储装置200的外部输入的控制信号。

存储单元阵列202具备在基板上形成的相互交叉排列的多个字线WL1、WL2、WL3、···以及多个位线BL1、BL2、BL3、···。如图5所示，多个字线WL1、WL2、WL3、···在与基板的主面平行的同一平面内（第1平面内）相互平行地配置。同样，多个位线BL1、BL2、BL3、···在与第1平面平行的同一平面内（与第1平面平行的第2平面内）相互平行地配置。此外，上述第1平面和第2平面平行地配置，多个字线WL1、WL2、WL3、···和多个位线BL1、BL2、BL3、···立体交叉地配置。

在这些字线WL1、WL2、WL3、···和位线BL1、BL2、BL3、···的立体交叉的位置，设置有电流控制元件D11、D12、D13、D21、D22、D23、D31、D32、D33、···（下面，表示为“电流控制元件D11、D12、D13、···”）、以及与电流控制元件D11、D12、D13、D21、D22、D23、D31、D32、D33、···串联连接的电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、···（下面，表示为“电阻变化元件R11、R12、R13、···”）。串联连接的这些电流控制元件D11、D12、D13、D21、D22、D23、D31、D32、D33、···以及电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、···分别构成存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、···（下面，表示为“存储单元M11、M12、M13、···”）。

即，如图5所示，电阻变化元件R11、R21、R31、···的一个端子与电流控制元件D11、D21、D31、···相连，另一个端子与位线BL1相连，电阻变化元件R12、R22、R32、···的一个端子与电流控制元件D12、D22、D32、···相连，另一个端子与位线BL2相连，电阻变化元件R13、R23、R33、···的一个端子与电流控制元件D13、D23、D33、···相连，另一个端子与位线BL3相连。另外，电流控制元件D11、D12、D13、···的一个端子与电阻变化元件R11、R12、R13、···相连，另一个端子与字线WL1相连，电流控制元件D21、D22、D23、···的一个端子与电阻变化元件R21、R22、R23、···相连，另一个端子与字线WL2相连，电流控制元件D31、D32、D33、···的一个端子与电阻变化元件R31、R32、R33、···相连，另一个端子与字线WL3相连。

另外，本实施方式中，在位线侧连接电阻变化元件，在字线侧连接电流控制元件，但也可以在位线侧连接电流控制元件，在字线侧连接电阻变化元件。

地址信号输入电路208接受从外部输入的地址信号，根据该地址信号，将行地址信号输出到字线选择电路203并将列地址信号输出到位线选择电路204。这里，地址信号是表示多个存储单元M11、M12、M13、···内的所选择的特定的存储单元的地址的信号。

本实施方式的电阻变化型非易失性存储装置200具备向存储单元写入数据的写入模式、将存储单元的数据读出的通常读出模式和判定存储单元的特性的单元特性判定模式。写入模式时，控制电路209根据输入到数据信号输入输出电路207中的输入数据Din，将指示写入用电压的施加的信号输出到写入电路205。另外，在通常读出模式时和单元特性判定模式时，控制电路209将指示各个动作的信号输出到读出电路206。

字线选择电路203接受从地址信号输入电路208输出的行地址信号，根据该行地址信号，向多个字线WL1、WL2、WL3、···中所选出的字线施加从写入电路205供给的电压，并且，对未选择的字线施加规定的非选择行施加电压（Vss～Vwl或Vwh）或设置为高阻抗（Hi－Z）状态。

此外，同样，位线选择电路204接受从地址信号输入电路208输出的列地址信号，根据该列地址信号，向多个位线BL1、BL2、BL3、···中所选出的位线施加从写入电路205供给的电压或从读出电路206供给的电压，并且，对未选择的位线施加规定的非选择列施加电压（Vss～Vwl、或Vwh、或Vbl）或设置为高阻抗（Hi－Z）状态。

另外，字线选择电路203及位线选择电路204相当于本发明的存储器选择电路。

写入电路205在写入模式时接受从控制电路209输出的写入信号，对由字线选择电路203和位线选择电路204选出的存储单元，施加LR写入电压Vwl或HR写入电压Vwh，从而能够使存储单元成为低电阻状态或高电阻状态。图5所示的电阻变化型非易失性存储装置200中，在使存储单元M11为低电阻状态的情况下，若以BL1为基准向WL1施加作为高电位的LR写入电压Vwl，则电阻变化元件R11变为低电阻状态。另外，在使存储单元M11为高电阻状态的情况下，若以WL1为基准向BL1施加作为高电位的HR写入电压Vwh，则电阻变化元件R11变为高电阻状态。

读出电路206在读出动作时，在由字线选择电路203选出的字线和由位线选择电路204选出的位线之间施加读出电压，由读出放大器300判定在存储单元M11中流过的存储单元电流，从而能够读出存储单元M11所存储的状态。此外，读出电路206在单元特性判定动作时，在由字线选择电路203选出的字线和由位线选择电路204选出的位线之间施加单元特性判定箝位电压Vct，由读出放大器300判定在存储单元M11中流过的存储单元电流，从而能够判定存储单元M11的单元特性。

这里，位线控制电压生成电路500根据通常读出模式时及单元特性判定模式时的各自的模式，设定由位线选择电路204选出的选择位线的电位，从而生成读出箝位电压Vcr（＞VF）和单元特性判定箝位电压Vct（＜VF）。

位线电压切换电路400在通常读出模式时，将从位线控制电压生成电路500输出的读出箝位电压Vcr供给到读出放大器300。在单元特性判定模式时，将从位线控制电压生成电路500输出的单元特性判定箝位电压Vct供给到读出放大器300。

读出放大器300根据从位线电压切换电路400供给的箝位电压（Vcr或Vct），在通常读出模式时及单元特性判定模式时，将位线的电位分别设定为规定的电位。此外，根据经位线选择电路204读出的存储单元电流来判定单元特性，并将该判定的结果经数据信号输入输出电路207输出到外部。关于位线的电位的设定将在后面描述。

图6是表示图5中的读出电路206的结构的一例的电路图。

读出电路206具备读出放大器300、位线电压切换电路400和位线控制电压生成电路500。

读出放大器300由比较电路310、电流镜（current mirror）电路320和位线电压控制晶体管N1（位线电压限制电路）构成。这里，位线电压控制晶体管N1是位线电压限制电路的最简单的结构例。电流镜电路320由PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3和恒流电路330构成。电流镜电路320的PMOS晶体管P1、PMOS晶体管P2和PMOS晶体管P3各自的源极端子与电源相连，各自的栅极端子相互连接，并且，PMOS晶体管P1的漏极端子与恒流电路330的一个端子相连。恒流电路330的另一个端子与接地电位相连。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子（例如＋端子）和位线电压控制晶体管N1的漏极端子（输入端子）相连。PMOS晶体管P3的漏极端子与位线控制电压生成电路500相连。位线电压控制晶体管N1的栅极端子（控制端子）与位线电压切换电路400的输出端子相连，位线电压控制晶体管N1的源极端子（输出端子）经读出电路206的端子BLIN而与位线选择电路204相连。比较电路310的另一个端子（例如－端子）与读出电路206的端子SAREF相连，比较电路310的输出端子经读出电路206的端子SAOUT，与数据信号输入输出电路207相连，并向外部输出数据。

这里，通过由PMOS晶体管P1和PMOS晶体管P2各自的尺寸比（例如，在相同栅极长度的情况下，栅极宽度比）决定的镜比（mirror ratio）M2（＝P2/P1），来放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P2的负载电流Ild2（＝Iref×M2）。此外，通过由PMOS晶体管P1和PMOS晶体管P3各自的尺寸比决定的镜比M3（＝P3/P1），来放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P3的负载电流Ild3（＝Iref×M3）。通过使PMOS晶体管P2和PMOS晶体管P3为同一尺寸，能够将负载电流设定为同一电流值（Ild2＝Ild3）。

另一方面，由于向位线电压控制晶体管N1（位线电压限制电路）的栅极端子（控制端子）施加从位线电压切换电路400输出的箝位电压（Vcr或Vct），因此，向位线电压控制晶体管N1的源极端子（输出端子，与BLIN相连）施加比从位线电压切换电路400输出的箝位电压（Vcr或Vct）降低了位线电压控制晶体管N1的阈值电压Vtn后的电压，并经位线选择电路204向所选出的位线进行施加。位线电压限制电路如上述那样，只要是具有对向位线施加的电压进行限制的特性的电路，则也可以是其他结构。

另外，将位线电压控制晶体管N1的漏极端子（输入端子，与SAIN相连）的电位施加到比较电路310的＋端子，并从端子SAREF向比较电路310的－端子施加基准电压Vref。比较电路310比较向－端子施加的基准电压Vref和向＋端子施加的端子SAIN的电位。若端子SAIN的电位比端子SAREF的电位低，则比较电路310向输出端子输出L电位，若端子SAIN的电位比端子SAREF的电位高，则比较电路310向输出端子输出H电位，由此经数据信号输入输出电路207向外部输出存储单元30的状态。

即，若存储单元30中流过的电流大，则端子SAIN的电位快速从H电位变为L电位，若存储单元30中流过的电流小，则端子SAIN的电位缓慢从H电位变为L电位，或原样维持H电位。并且，在规定的输出读出定时（sense timing；センスタイミング）通过用比较电路310比较端子SAIN和端子SAREF的电位，若端子SAIN的电位低，则向输出端子SAOUT输出L电位，并判定为存储单元30中流过的电流小。同样，若端子SAIN的电位高，则向输出端子SAOUT输出H电位，并判定为存储单元30中流过的电流大。另外，虽然图6中未示，但是从端子SAREF施加的基准电压Vref可以在电阻变化型非易失性存储装置200内部生成，也可以从外部端子施加。

由位线控制电压生成电路500生成向位线电压控制晶体管N1的栅极端子施加的电压。位线控制电压生成电路500由参考电流控制元件RD10、NMOS晶体管N10和参考电阻变化元件RE10构成。

参考电流控制元件RD10的一个端子与电流镜电路320的PMOS晶体管P3的漏极端子相连，并与位线控制电压生成电路500的输出端子OUT1相连，从输出端子输出读出箝位电压Vcr。参考电流控制元件RD10的另一个端子与NMOS晶体管N10的漏极端子和栅极端子相连，并与输出端子OUT2相连，从输出端子输出单元特性判定箝位电压Vct。

NMOS晶体管N10的源极端子与参考电阻变化元件RE10的一个端子相连，参考电阻变化元件RE10的另一个端子接地。

这里，参考电流控制元件RD10及参考电阻变化元件RE10由与存储单元阵列202中含有的电流控制元件D11、D12、D13、···、电阻变化元件R11、R12、R13、···相同的元件构成。这里虽未明确记载，但是参考电阻变化元件RE10能够与存储单元阵列202中含有的电阻变化元件同样地设定为高电阻状态或低电阻状态，优选将参考电阻变化元件RE10的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值，以便至少检测出低电阻状态的存储单元。

将向参考电阻变化元件RE10施加的电压设作Vre（与电阻变化元件R11、R12、R13、···大致相同的施加电压），将NMOS晶体管N10的阈值电压设作Vtn（与NMOS晶体管N1大致相同的阈值电压），将参考电流控制元件RD10的阈值电压设作VF（与电流控制元件D11、D12、D13、···大致相同的阈值电压），则从位线控制电压生成电路500的输出端子OUT1输出的读出箝位电压Vcr、及从输出端子OUT2输出的单元特性判定箝位电压Vct分别用（式1）、（式2）表示。

Vcr＝Vre+Vtn+VF    （式1）

Vct＝Vre+Vtn       （式2）

NMOS晶体管N10由尺寸与读出放大器300的位线电压控制晶体管N1相同的晶体管构成，读出放大器300的PMOS晶体管P3由尺寸与PMOS晶体管P2相同的晶体管构成，但也可以是，保持位线电压控制晶体管N1和PMOS晶体管P2的尺寸比，而将NMOS晶体管N10和PMOS晶体管P3的尺寸缩小。

通过这样的结构，从输出端子OUT1虚拟地输出比读出电路206的端子BLIN的电压（即，对存储单元进行读出动作时的位线电压）高出位线电压控制晶体管N1的阈值电压Vtn的电压。另外，从输出端子OUT2输出比输出端子OUT1低参考电流控制元件RD10的阈值电压VF的电压。另外，从输出端子OUT1及输出端子OUT2输出的电压分别相当于本实施方式的第1输出及第2输出。

位线电压切换电路400由开关SW1和SW2构成。位线电压切换电路400的开关SW1的一个端子与位线控制电压生成电路500的输出端子OUT1相连，开关SW2的一个端子与位线控制电压生成电路500的输出端子OUT2相连。开关SW1和开关SW2各自的另一个端子相互连接，并与读出放大器300的位线电压控制晶体管N1的栅极端子相连。位线电压切换电路400在读出放大器300的通常读出模式时，通过使SW1为接通状态并使SW2为断开状态，从而将位线控制电压生成电路500的输出端子OUT1的读出箝位电压Vcr输出到晶体管N1的栅极端子。在单元特性判定模式时，通过使SW1为断开状态并使SW2为接通状态，从而将位线控制电压生成电路500的输出端子OUT2的单元特性判定箝位电压Vct输出到晶体管N1的栅极端子。

通过以上的结构，由于向所选出的位线施加的电压不超过比向位线电压控制晶体管N1的栅极端子施加的电压低出晶体管N1的阈值电压Vtn的电压，所以在通常读出模式时向位线施加的位线电压Vblr和在单元特性判定模式时向位线施加的位线电压Vblt能够分别用（式3）、（式4）表示。

Vblr≦Vre+VF    （式3）

Vblt≦Vre    （式4）

接着，说明在通常读出模式时和单元特性判定模式各自的情况下，将（式3）及（式4）的电压施加到位线上时的存储器阵列中的存储单元动作。

图7是用于说明存储单元阵列202中的电流通路的电路图。为了简化说明，示出了在将上述图5的存储单元阵列202配置为3×3的情况下的电路图中选择存储单元M22的情况下的一例。图8是图7的等价电路图。

在通常读出模式中，为了读出存储单元M22的电阻状态，首先选择存储单元M22。为选择存储单元M22，向由字线选择电路203选出的字线WL2提供Vss电位，向由位线选择电路204选出的位线BL2施加（式3）所示的位线电压Vblr，并将非选择位线BL1、BL3及非选择字线WL1、WL3设为高阻抗状态（Hi－Z）。本实施方式中，将非选择位线BL1、BL3及非选择字线WL1、WL3设为高阻抗状态，但也可以设定为在选择位线BL2和选择字线WL2之间施加的电压以下的电压值。

如图8所示，在选择了存储单元M22的情况下，存储单元M11、M12、M13、M21、M23、M31、M32、M33与对存储单元M22并联连接3级串联连接的存储单元的情况等价地表示。即，图7所示的1D1R型交叉点结构的存储单元阵列中，如图8所示，非选择存储单元阵列中的漏电流通路等价地成为3级串联连接。图8所示的非选择存储单元阵列中，有以下（1）～（4）的4个通路。

（1）M12→M11→M21

（2）M12→M13→M23

（3）M32→M31→M21

（4）M32→M33→M23

如图8的等价电路所示，在交叉点阵列中，在选择位线中流过的选择位线电流Ibl成为所选出的存储单元M22中流过的选择存储单元电流Isel和非选择存储单元阵列中流过的非选择存储单元电流Insel之和。

这里，向存储单元M22施加向选择位线BL2和选择字线WL2之间提供的电压，根据存储单元M22的电阻状态流过选择存储单元电流Isel。另一方面，向非选择存储单元阵列施加向选择位线BL2和选择字线WL2之间提供的电压，但由于取任一个组合都是等价的3级串联连接，所以向选择位线BL2施加的位线电压Vblr根据非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33各自的阻抗而被分压施加。因此，在非选择存储单元阵列中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33是正常的存储单元的情况下，由于向各个电流控制元件仅施加阈值电压VF以下的电压，所以各个电流控制元件成为截止状态，非选择存储单元阵列中几乎不流过非选择存储单元电流Insel。即，选择位线电流Ibl几乎与选择存储单元电流Isel相同，能够读出所选出的存储单元M22的电阻状态。

在所选出的存储单元M22是正常的存储单元的情况下，若向存储单元M22施加（式3）所示的位线电压Vblr，则由于向电流控制元件D22施加超过阈值电压VF的电压，所以电流控制元件D22成为导通状态。由此，向电阻变化元件R22流过选择位线电流Ibl。由于选择位线电流Ibl根据电阻变化元件R22的电阻状态（高电阻状态或低电阻状态）而成为不同的电流值，所以通过由读出电路206判定选择位线电流Ibl的电流值，能够读出存储单元M22是高电阻状态还是低电阻状态。

另一方面，在所选出的存储单元M22的电流控制元件D22被破坏的情况下，电流控制元件D22成为被视作导通状态的状态，位线电压Vblr全部被施加到电阻变化元件R22。因此，无论存储单元M22是低电阻状态还是高电阻状态，上述的选择位线电流Ibl都流过在正常的存储单元的情况下流过的存储单元电流以上的电流。因此，无法读出存储单元的电阻状态。因此，需要通过单元特性判定模式检测电流控制元件D22是否被破坏。

在检测电流控制元件是否被破坏的单元特性判定模式中，为了选择存储单元M22，向由字线选择电路203选出的字线WL2提供Vss电位，向由位线选择电路204选出的位线BL2施加（式4）所示的位线电压Vblt，非选择位线BL1、BL3及非选择字线WL1、WL3成为高阻抗状态。即，向位线BL2施加比通常读出模式中的位线电压Vblr低出参考电流控制元件RD10的阈值电压VF（与电流控制元件D22大致相同的阈值电压）的位线电压Vblt。另外，本实施方式中，将非选择位线BL1、BL3及非选择字线WL1、WL3设作高阻抗状态，但不限于此，也可以设定为向选择位线BL2和选择字线WL2之间施加的电压以下的电压值。

与通常读出模式同样，选择位线中流过的选择位线电流Ibl’成为所选的存储单元M22中流过的选择存储单元电流Isel’和非选择存储单元阵列中流过的非选择存储单元电流Insel’之和。这里，向存储单元M22施加向选择位线BL2和选择字线WL2之间提供的电压，根据存储单元M22的单元特性状态流过选择存储单元电流Isel’。另一方面，向非选择存储单元阵列施加向选择位线BL2和选择字线WL2之间提供的电压，但由于取任何一个组合都等价地成为3级的串联连接，所以向选择位线BL2施加的位线电压Vblt根据非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33各自的阻抗而被分压施加。因此，在非选择存储单元阵列中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33是正常的存储单元的情况下，由于向各个电流控制元件仅施加阈值电压VF以下的电压，所以各个电流控制元件成为截止状态，在非选择存储单元阵列中几乎不流过非选择存储单元电流Insel’。即，选择位线电流Ibl’与选择存储单元电流Isel’几乎相同，能够读出所选出的存储单元M22的单元特性状态。

这里，在所选出的存储单元M22是正常的存储单元的情况下，若将（式4）所示的位线电压Vblt施加到存储单元M22，则由于向电流控制元件D22施加阈值电压VF以下的电压，所以电流控制元件D22成为截止状态。由此，无论电阻变化元件R22的电阻状态如何，选择位线电流Ibl’几乎不流过电流。

另一方面，在存储单元M22的电流控制元件D22被破坏的情况下，电流控制元件D22成为被视作导通状态的状态，位线电压Vblt全部被施加到电阻变化元件R22。这里，在电阻变化元件R22是低电阻状态时，由于向电阻变化元件R22流过选择位线电流Ibl’，所以通过由读出电路206进行判定，能够检测存储单元M22被破坏。这里，可以是，读出电路206将在电阻变化元件R22中流过例如低电阻状态的正常的电流控制元件的最大截止电流、即在向低电阻状态的正常的电流控制元件施加了阈值电压且电流控制元件被视作截止状态的情况下电流控制元件中流过的电流的最大值以上的电流的情况，判断为“存储单元M22被破坏”。

但是，在电阻变化元件R22是高电阻状态时，由于没有向电阻变化元件R22流过选择位线电流Ibl’，所以无法判断存储单元M22是否被破坏。

即，在使用了双向型电流控制元件的本实施方式的电阻变化型非易失性存储装置200中，在单元特性判定模式中，至少能够在选择存储单元的电阻变化元件是低电阻状态的情况下，判定选择存储单元的电流控制元件的状态是正常状态还是破坏状态，进行故障地址的确定。在选择存储单元的电阻变化元件是高电阻状态的情况下，虽然不能正确判定选择存储单元的电流控制元件的状态，但通过使选择存储单元的电阻变化元件为低电阻状态来实施单元特性判定模式，能够判定选择存储单元的电流控制元件的状态是正常状态还是破坏状态。

此外，在上述的（1）～（4）的任何一个电流通路中，由于串联连接了3级存储单元，所以即使非选择存储单元阵列中的漏电流通路路径中的至少2个比特以下的存储单元被破坏，则由于只要余下的1个比特正常就不流过非选择存储单元阵列电流Insel，所以通过判定选择存储单元M22的电流，能够进行故障地址的确定。此外，例如，即使存在如M12、M11、M23那样的超过2个比特的故障单元，由于在（1）～（4）的漏电流通路上任何一个都仅有2个比特以下的故障单元，所以不流过非选择存储单元阵列电流Insel，同样能够进行故障地址的确定。另外，在同一漏电流通路上的3个比特全部是故障单元的情况下，存储单元阵列中的大部分存储单元也具有同样的故障，通过解析等可容易地发现故障的存储单元。

图9是表示通常读出模式时和单元特性判定模式时的各设定状态和读出电路206的端子SAOUT的状态的表（不同模式的真值表）。图9中，“L”是本实施方式中的第1逻辑输出，表示在存储单元的电阻状态是低电阻状态时读出放大器300输出L电位。“H”是本实施方式的第2逻辑输出，表示在存储单元的电阻状态是高电阻状态时读出放大器300输出H电位。

在通常读出模式时，如图9所示，由于位线电压切换电路400的SW1为接通状态、SW2为断开状态，所以向读出放大器300的位线电压控制晶体管N1的栅极端子（节点CLMP）施加读出箝位电压Vcr（＝Vre＋Vtn＋VF）。因此，经位线选择电路204而与端子BLIN相连的选择位线BL的电压被设定为，比读出放大器300的位线电压控制晶体管N1的栅极端子的读出箝位电压Vcr降低了位线电压控制晶体管N1的阈值电压Vtn后的（Vre＋VF）以下的电压。

这里，在所选出的存储单元是正常的单元时，存储单元的电流控制元件成为导通状态，根据存储单元的电阻变化元件的电阻状态，决定存储单元中流过的存储单元电流。通过该存储单元电流，经位线BL及位线选择电路204，读出电路206的读出放大器300的端子SAIN的电位从H电位变为L电位。这里，若存储单元的电阻变化元件是低电阻状态，则存储单元电流变大，端子SAIN的电位快速向L电位变化，若存储单元的电阻变化元件是高电阻状态，则存储单元电流变小，端子SAIN的电位缓慢向L电位变化，或原样维持H电位。因此，若在规定的输出定时用比较电路310比较端子SAIN和端子SAREF的电位，则当端子SAIN的电位低时向输出端子SAOUT输出L电位，判定为存储单元中流过的电流小，当端子SAIN的电位高时向输出端子SAOUT输出H电位，判定为存储单元中流过的电流大。即，若读出放大器300输出L电位，则表示存储单元的状态是低电阻状态，若读出放大器300输出H电位，则表示存储单元的状态是高电阻状态。

另一方面，在所选出的存储单元的电流控制元件是被破坏的单元时，由于向存储单元施加的电压几乎都被施加到电阻变化元件，所以存在即使电阻变化元件是高电阻状态也流过较多存储单元电流的情况。即，若电阻变化元件是低电阻状态，则读出放大器300的输出变为L电位，表示存储单元的状态是低电阻状态，而在电阻变化元件是高电阻状态的情况下，由于读出放大器300的输出变为L电位或H电位，所以无法正确判断存储单元的电阻状态。

如上所述，在通常读出模式中，当存储单元是正常的单元时，能够根据读出放大器300的输出电位来判定存储单元的电阻状态。当存储单元的电流控制元件是被破坏的单元时，无法判定存储单元的电阻状态。

此外，在单元特性判定模式时，如图9所示，由于位线电压切换电路400的SW1为断开状态、SW2为接通状态，所以向读出放大器300的位线电压控制晶体管N1的栅极端子（节点CLMP）施加单元特性判定箝位电压Vct（＝Vre＋Vtn）。因此，经位线选择电路204而与端子BLIN相连的选择位线BL的电压被设定为，比读出放大器300的位线电压控制晶体管N1的栅极端子的单元特性判定箝位电压Vct降低了位线电压控制晶体管N1的阈值电压Vtn后的（Vre）以下的电压。

这里，在所选出的存储单元是正常的单元时，由于存储单元的电流控制元件成为截止状态，所以无论存储单元的电阻变化元件的电阻状态如何，向存储单元流过的存储单元电流都几乎不流动。若经位线BL及位线选择电路204，通过读出电路206的读出放大器300判定该存储单元电流，则读出放大器300输出H电位，而与电阻变化元件的电阻状态无关。

另一方面，当所选出的存储单元的电流控制元件是被破坏的单元时，由于向存储单元施加的电压几乎都被施加到电阻变化元件，所以存在即使电阻变化元件是高电阻状态也流过较多存储单元电流的情况。即，若电阻变化元件是低电阻状态，则读出放大器300的输出为L电位，能够判定电流控制元件被破坏，而在电阻变化元件是高电阻状态的情况下，由于读出放大器300的输出根据电阻变化元件的电阻值而成为L电位或H电位，所以无法正确判别存储单元的单元特性状态。

另外，在存储单元的电阻变化元件是高电阻状态的情况下，通过预先使电阻变化元件为低电阻状态后实施单元特性判定模式，能够判定存储单元的电流控制元件的状态是正常状态还是破坏状态。在预先使电阻变化元件为低电阻状态的情况下，若电流控制元件中没有流过规定值以上的电流，则能够明确判断为电流控制元件正常。为了使电阻变化元件为低电阻状态，通过写入电路205，以BL1为基准向WL1施加作为高电位的LR写入电压Vwl，则电阻变化元件R11变为低电阻状态。

如上这样，在单元特性判定模式中，至少能够在存储单元的电阻变化元件是低电阻状态的情况下，判定存储单元的电流控制元件的状态。即，若电阻变化元件是低电阻状态且向电流控制元件流过规定值以上的电流，则能够判定为存储单元的电流控制元件具有短路异常。另外，所谓规定值，可以是上述的最大截止电流的值。

此外，在存储单元的电阻变化元件是高电阻状态的情况下，无法正确判断存储单元的电流控制元件的状态，但是通过在使电阻变化元件为低电阻状态后实施单元特性判定模式，能够判定存储单元的电流控制元件的状态是正常状态还是破坏状态。对于被判定为具有破坏状态的电流控制元件的存储单元，可以不使用或对其进行规定的修复处理等。

接着，说明单元特性判定模式时的判定流程的一例。

图10a是不依赖于存储单元的电阻变化元件的状态的单元特性判定模式时的判定流程的一例。首先，若将读出电路206设定为单元特性判定模式（步骤S101），则位线电压切换电路400的SW1成为断开状态，SW2成为接通状态。由此，位线控制电压生成电路500的输出端子OUT2被选择，向读出放大器300的位线电压控制晶体管N1的栅极端子施加单元特性判定箝位电压Vct。

接着，通过由字线选择电路203选出的字线和由位线选择电路204选出的位线，选择存储单元阵列202的至少一个存储单元（步骤S102）。另外，对该选出的存储单元进行读出动作（步骤S103）。

然后，判定向读出放大器300的端子SAOUT输出的电压（步骤S104），若是L电位则判定为存储单元的电流控制元件是被破坏的单元（步骤S105）。若是H电位则判定为是正常单元或是没有检测出电流控制元件的破坏的单元（步骤S106）。并且，在判定了全部存储单元区域（步骤S107）后，结束单元特性判定模式。

即，在图10a的单元特性判定模式时的判定流程中，若向读出放大器300的端子SAOUT输出L电位，则能够判定为存储单元的电流控制元件被破坏。

图10b是将存储单元的电阻变化元件的状态最初设定为低电阻状态后的、单元特性判定模式时的判定流程的一例。首先，将成为单元特性判定对象的存储单元设定为低电阻状态（步骤S200），之后，若将读出电路206设定为单元特性判定模式（步骤S201），则位线电压切换电路400的SW1成为断开状态，SW2成为接通状态。由此，位线控制电压生成电路500的输出端子OUT2被选择，向读出放大器300的位线电压控制晶体管N1的栅极端子施加单元特性判定箝位电压Vct。

接着，通过由字线选择电路203选出的字线和由位线选择电路204选出的位线来选择存储单元阵列202的至少一个存储单元（步骤S202）。此外，对该选出的存储单元进行前述的单元特性判定动作（单元特性的读出动作）（步骤S203）。

然后，判定向读出放大器300的端子SAOUT输出的电压（步骤S204），若是L电位则判定为存储单元的电流控制元件是被破坏的单元（步骤S205）。若是H电位则判定为是正常单元（步骤S206）。并且，在判定了全部存储单元区域（步骤S207）后，结束单元特性判定模式。

即，在图10b的单元特性判定模式时的判定流程中，通过预先将存储单元的电阻变化元件的状态设定为低电阻状态，能够正确地判定存储单元的电流控制元件是否被破坏。

（第1实施方式的变形例）

图11a～图11c是表示本发明的第1实施方式的非易失性存储装置的读出电路206的位线控制电压生成电路500的变形例的电路图。

图11a所示的位线控制电压生成电路501是将图6的位线控制电压生成电路500的参考电阻变化元件RE10变更为固定电阻元件RR21后的例子。固定电阻元件RR21的电阻值被设定为参考电阻变化元件RE10从低电阻状态到高电阻状态的电阻值中的某一个。本变形例中，虽然仅记载了一个固定电阻元件，但也可以具有多个并通过开关来分别进行独立切换。

通过将参考电阻变化元件RE10变更为固定电阻元件RR21，不需要事先设定参考电阻变化元件RE10的电阻值，所以在位线控制电压生成电路501中，能够容易地生成向OUT1及OUT2输出的读出箝位电压Vcr及单元特性判定箝位电压Vct。另外，通过使用电阻值的偏差小的固定电阻元件RR21，能够减少读出箝位电压Vcr及单元特性判定箝位电压Vct的偏差，能够更高精度地检测存储单元的状态。

图11b所示的位线控制电压生成电路502是将图6的位线控制电压生成电路500的参考电阻变化元件RE10变更为固定电阻元件RR22、并将位线控制电压生成电路500的参考电流控制元件RD11变更为固定电阻元件RR12后的例子。固定电阻元件RR22的电阻值被设定为参考电阻变化元件RE10从低电阻状态到高电阻状态的电阻值中的某一个，固定电阻元件RR12的电阻值被设定为，将相当于参考电流控制元件RD11的阈值电压VF的电压施加到固定电阻元件RR12的两端这样的电阻值。通过使用电阻值的偏差小的固定电阻元件RR22，能够减少读出箝位电压Vcr及单元特性判定箝位电压Vct的偏差，能够更高精度地检测存储单元的状态。

图11c所示的位线控制电压生成电路503是将图6的位线控制电压生成电路500的参考电阻变化元件RE10和NMOS晶体管N10变更为固定电阻元件RR23、并将位线控制电压生成电路500的参考电流控制元件RD10设为固定电阻元件RR13后的例子。对固定电阻元件RR23的电阻值进行设定，以使得将NMOS晶体管的阈值电压Vtn和相当于向参考电阻变化元件RE10施加的电压的电压施加到固定电阻元件RR23。另外，固定电阻元件RR13的电阻值被设定为，将相当于参考电流控制元件RD11的阈值电压VF的电压施加到固定电阻元件RR13的两端这样的电阻值。通过使用电阻值的偏差小的固定电阻元件RR13，能够减少读出箝位电压Vcr及单元特性判定箝位电压Vct的偏差，能够更高精度地检测存储单元的状态。

以上的图11a～图11c是第1实施方式的位线控制电压生成电路500的变形例，但只要是向输出端子OUT1输出超过电流控制元件的阈值电压的电压、向输出端子OUT2输出存储单元的电流控制元件的阈值电压以下的电压这样的电路结构即可。另外，参考固定电阻元件可以是电阻变化元件。

（第2实施方式）

接着，说明本发明的第2实施方式的电阻变化型非易失性存储装置。

图12是表示本实施方式的读出电路206的结构的一例的电路图。在之后的附图的说明中，对于与之前的附图相同的结构要素，使用同一附图标记而省略说明。

图12所示的读出电路206由读出放大器301、位线电压切换电路400和位线控制电压生成电路504构成。

读出放大器301由比较电路310、电流镜电路321和位线电压控制晶体管N1（位线电压限制电路）构成。电流镜电路321由PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4和恒流电路330构成。电流镜电路321的PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4各自的源极端子与电源相连，各自的栅极端子相互连接，并且，PMOS晶体管P1的漏极端子和恒流电路330的一个端子相连。恒流电路330的另一个端子接地。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子（例如、+端子）和位线电压控制晶体管N1的漏极端子相连。PMOS晶体管P3的漏极端子和PMOS晶体管P4的漏极端子分别与位线控制电压生成电路504相连。位线电压控制晶体管N1的栅极端子与位线电压切换电路400的输出端子相连，位线电压控制晶体管N1的源极端子经读出电路206的端子BLIN，与位线选择电路204相连。比较电路310的另一个端子（例如、－端子）与读出电路206的端子SAREF相连，比较电路310的输出端子经读出电路206的端子SAOUT，与数据信号输入输出电路207相连，向外部输出数据。

这里，通过由PMOS晶体管P1和PMOS晶体管P2各自的尺寸比决定的镜比M2（＝P2/P1），放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P2的负载电流Ild2（＝Iref×M2）。另外，通过由PMOS晶体管P1和PMOS晶体管P3各自的尺寸比决定的镜比M3（＝P3/P1），放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P3的负载电流Ild3（＝Iref×M3）。同样，通过由PMOS晶体管P1和PMOS晶体管P4各自的尺寸比决定的镜比M4（＝P4/P1），放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P4的负载电流Ild4（＝Iref×M4）。通过使PMOS晶体管P2、PMOS晶体管P3和PMOS晶体管P4为相同尺寸，能够将负载电流设置为相同的电流值（Ild2＝Ild3＝Ild4）。

由位线控制电压生成电路504生成向位线电压控制晶体管N1的栅极端子施加的电压。位线控制电压生成电路504由生成读出箝位电压Vcr的读出箝位电压生成电路510和生成单元特性判定箝位电压Vct的单元特性判定箝位电压生成电路520构成。

读出箝位电压生成电路510由NMOS晶体管N14和参考存储单元RM14构成。参考存储单元RM14通过串联连接参考电阻变化元件RE14和参考电流控制元件RD14而构成。这里，NMOS晶体管N14的漏极端子和栅极端子与电流镜电路321的PMOS晶体管P3的漏极端子相连，并且与位线控制电压生成电路504的输出端子OUT1相连，从输出端子OUT1输出读出箝位电压Vcr。NMOS晶体管N14的源极端子与参考存储单元RM14的参考电阻变化元件RE14的一个端子相连，参考电阻变化元件RE14的另一个端子与参考电流控制元件RD14的一个端子相连，参考电流控制元件RD14的另一个端子接地。

此外，单元特性判定箝位电压生成电路520由NMOS晶体管N24和参考固定电阻元件RR24构成。NMOS晶体管N24的漏极端子和栅极端子与电流镜电路321的PMOS晶体管P4的漏极端子相连，并且与位线控制电压生成电路504的输出端子OUT2相连，从输出端子OUT2输出单元特性判定箝位电压Vct。NMOS晶体管N24的源极端子与参考固定电阻元件RR24的一个端子相连，参考固定电阻元件RR24的另一个端子接地。

这里，参考存储单元RM14的参考电流控制元件RD14及参考电阻变化元件RE14由与存储单元阵列202中含有的电流控制元件D11、D12、D13、···、电阻变化元件R11、R12、R13、···相同的元件构成。另外，参考固定电阻元件RR24被设定为在存储单元阵列202中含有的电阻变化元件R11、R12、R13、···的低电阻状态或高电阻状态的电阻值。另外，参考固定电阻元件RR24也可以是电阻变化元件。这里虽未明确记载，但参考电阻变化元件RE14能够与存储单元阵列202中含有的电阻变化元件同样地设定为高电阻状态或低电阻状态。优选的是，将参考电阻变化元件RE10及参考固定电阻元件RR24的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值，以便至少检测出低电阻状态的存储单元。

通过以上的结构，由于参考存储单元RM14可以由与存储单元阵列202中含有的存储单元M11、M12、M13、···相同的结构实现，所以能够更高精度地检测存储单元的状态，另外，通过使用电阻值的偏差小的固定电阻元件RR24，能够减少读出箝位电压Vcr及单元特性判定箝位电压Vct的偏差，能够更高精度地检测存储单元的状态。

（第3实施方式）

接着，说明本发明的第3实施方式的电阻变化型非易失性存储装置。

图13是表示本实施方式的读出电路206的结构的一例的电路图，是至少含有2个图12的单元特性判定箝位电压生成电路520的结构。此外，本实施方式中，说明由2个单元特性判定箝位电压生成电路构成的情况，但是也可以由3个以上的单元特性判定箝位电压生成电路构成。

图13所示的读出电路206由读出放大器302、位线电压切换电路401和位线控制电压生成电路505构成。

读出放大器302由比较电路310、电流镜电路322和位线电压控制晶体管N1（位线电压限制电路）构成。电流镜电路322由PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5和恒流电路330构成。电流镜电路322的PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4和PMOS晶体管P5各自的源极端子与电源相连，各自的栅极端子相互连接，并且，PMOS晶体管P1的漏极端子与恒流电路330的一个端子相连。恒流电路330的另一个端子接地。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子（例如、+端子）和位线电压控制晶体管N1的漏极端子相连。PMOS晶体管P3的漏极端子、PMOS晶体管P4的漏极端子和PMOS晶体管P5的漏极端子分别与位线控制电压生成电路505相连。位线电压控制晶体管N1的栅极端子与位线电压切换电路401的输出端子相连，位线电压控制晶体管N1的源极端子经读出电路206的端子BLIN，与位线选择电路204相连。比较电路310的另一个端子（例如、－端子）与读出电路206的端子SAREF相连，比较电路310的输出端子经读出电路206的端子SAOUT，与数据信号输入输出电路207相连，向外部输出数据。

这里，通过由PMOS晶体管P1和PMOS晶体管P2各自的尺寸比决定的镜比M2（＝P2/P1），放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P2的负载电流Ild2（＝Iref×M2）。另外，通过由PMOS晶体管P1和PMOS晶体管P3各自的尺寸比决定的镜比M3（＝P3/P1），放大（或衰减）恒流电路330中流过的基准电流Iref，决定PMOS晶体管P3的负载电流Ild3（＝Iref×M3）。同样，分别由PMOS晶体管P4、PMOS晶体管P5决定负载电流Ild4、Ild5。通过使PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4和PMOS晶体管P5为相同尺寸，能够将负载电流设定为相同的电流值（Ild2＝Ild3＝Ild4＝Ild5）。

由位线控制电压生成电路505生成向位线电压控制晶体管N1的栅极端子施加的电压。位线控制电压生成电路505由生成读出箝位电压Vcr的读出箝位电压生成电路510、生成第1单元特性判定箝位电压Vct1的单元特性判定箝位电压生成电路521和生成第2单元特性判定箝位电压Vct2的单元特性判定箝位电压生成电路522构成。

读出箝位电压生成电路510由NMOS晶体管N14和参考存储单元RM14构成。参考存储单元RM14通过串联连接参考电阻变化元件RE14和参考电流控制元件RD14而构成。这里，NMOS晶体管N14的漏极端子和栅极端子与电流镜电路322的PMOS晶体管P3的漏极端子相连，并且与位线控制电压生成电路505的输出端子OUT1相连，从输出端子OUT1输出读出箝位电压Vcr。NMOS晶体管N14的源极端子与参考存储单元RM14的参考电阻变化元件RE14的一个端子相连，参考电阻变化元件RE14的另一个端子与参考电流控制元件RD14的一个端子相连，参考电流控制元件RD14的另一个端子接地。

此外，单元特性判定箝位电压生成电路521由NMOS晶体管N25和参考固定电阻元件RR25构成。NMOS晶体管N25的漏极端子和栅极端子与电流镜电路322的PMOS晶体管P4的漏极端子相连，并且与位线控制电压生成电路505的输出端子OUT2相连，从输出端子OUT2输出第1单元特性判定箝位电压Vct1。NMOS晶体管N25的源极端子与参考固定电阻元件RR25的一个端子相连，参考固定电阻元件RR25的另一个端子接地。

同样，单元特性判定箝位电压生成电路522由NMOS晶体管N26和参考固定电阻元件RR26构成。NMOS晶体管N26的漏极端子和栅极端子与电流镜电路322的PMOS晶体管P5的漏极端子相连，并且与位线控制电压生成电路505的输出端子OUT3相连，从输出端子OUT3输出第2单元特性判定箝位电压Vct2。NMOS晶体管N26的源极端子与参考固定电阻元件RR26的一个端子相连，参考固定电阻元件RR26的另一个端子接地。

这里，参考存储单元RM14的参考电流控制元件RD14及参考电阻变化元件RE14由与存储单元阵列202中含有的电流控制元件D11、D12、D13、···、电阻变化元件R11、R12、R13、···相同的元件构成。另外，参考固定电阻元件RR25、RR26被设定为在存储单元阵列202中含有的电阻变化元件R11、R12、R13、···的低电阻状态或高电阻状态的电阻值。参考固定电阻元件RR25、RR26可以是电阻变化元件。这里虽未明确记载，但参考电阻变化元件RE14能够与存储单元阵列202中含有的电阻变化元件同样地设定为高电阻状态或低电阻状态。优选的是，将参考电阻变化元件RE14及参考固定电阻元件RR25、RR26的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值，以便至少检测出低电阻状态的存储单元。

将施加到参考电阻变化元件RE14的电压设作Vre（与电阻变化元件R11、R12、R13、···大致相同的施加电压），将NMOS晶体管N14、N25、N26的阈值电压设作Vtn（与NMOS晶体管N1大致相同的阈值电压），将参考电流控制元件RD14的阈值电压设作VF（与电流控制元件D11、D12、D13、···大致相同的阈值电压），将向参考固定电阻元件RR25、RR26施加的电压设作Vre1、Vre2，则从位线控制电压生成电路500的输出端子OUT1输出的读出箝位电压Vcr、从输出端子OUT2输出的第1单元特性判定箝位电压Vct1、从输出端子OUT3输出的第2单元特性判定箝位电压Vct2分别用（式5）、（式6）、（式7）表示。

Vcr＝Vre+Vtn+VF    （式5）

Vct1=Vr1+Vtn       （式6）

Vct2=Vr2+Vtn       （式7）

NMOS晶体管N14、N25、N26由尺寸与读出放大器302的位线电压控制晶体管N1相同的晶体管构成，读出放大器302的PMOS晶体管P3、P4、P5由尺寸与PMOS晶体管P2相同的晶体管构成，但也可以是，保持位线电压控制晶体管N1和PMOS晶体管P2的尺寸比，而将NMOS晶体管N14和PMOS晶体管P3的尺寸缩小。同样，也可以是，保持位线电压控制晶体管N1和PMOS晶体管P2的尺寸比，而将NMOS晶体管N25和PMOS晶体管P4、NMOS晶体管N26和PMOS晶体管P5的尺寸缩小。通过这样的结构，从输出端子OUT1虚拟地输出比读出电路206的端子BLIN的电压（即对存储单元进行读出动作时的位线电压）高出位线电压控制晶体管N1的阈值电压Vtn的电压。另外，从输出端子OUT2输出比输出端子OUT1低出参考电流控制元件RD14的阈值电压VF的电压、和向参考电阻变化元件RE14施加的电压Vre与向参考固定电阻元件RR25施加的电压Vre1的差分电压（Vre－Vre1）的合计电压。此外，从输出端子OUT3输出比输出端子OUT1低出参考电流控制元件RD14的阈值电压VF的电压、和向参考电阻变化元件RE14施加的电压Vre与向参考固定电阻元件RR26施加的电压Vre2的差分电压（Vre－Vre2）的合计电压。

另一方面，位线电压切换电路401由开关SW1、SW2和SW3构成。位线电压切换电路401的开关SW1的一个端子与位线控制电压生成电路505的输出端子OUT1相连，开关SW2的一个端子与位线控制电压生成电路505的输出端子OUT2相连，开关SW3的一个端子与位线控制电压生成电路505的输出端子OUT3相连。开关SW1、开关SW2和开关SW3的各自的另一个端子相互连接，并与读出放大器302的位线电压控制晶体管N1的栅极端子相连。位线电压切换电路401在读出放大器302的通常读出模式时，通过将SW1设作接通状态、将SW2、SW3设作断开状态，将位线控制电压生成电路505的输出端子OUT1的读出箝位电压Vcr输出到晶体管N1的栅极端子。在单元特性判定模式时，通过使SW1为断开状态、使SW2和SW3的其中一个为接通状态、另一个为断开状态，将位线控制电压生成电路505的输出端子OUT2的第1单元特性判定箝位电压Vct1、或输出端子OUT3的第2单元特性判定箝位电压Vct2输出到晶体管N1的栅极端子。即，在通常读出模式时，位线电压切换电路401向读出放大器302的位线电压控制晶体管N1的栅极端子施加读出箝位电压Vcr，在单元特性判定模式时，位线电压切换电路401向读出放大器302的位线电压控制晶体管N1的栅极端子施加第1单元特性判定箝位电压Vct1或第2单元特性判定箝位电压Vct2。

通过以上的结构，由于向位线施加的电压不超过比向位线电压控制晶体管N1的栅极端子施加的电压低出晶体管N1的阈值电压Vtn的电压，所以在通常读出模式时向位线施加的位线电压Vblr、在单元特性判定模式时向位线施加的位线电压Vblt1（SW1：接通状态、SW2断开状态）、Vblt2（SW1：断开状态、SW2接通状态）可以分别用式（8）、（式9）、（式10）表示。

Vblr≤Vre＋VF    （式8）

Vblt1≤Vre1      （式9）

Vblt2≤Vre2      （式10）

通过以上的结构，在通常读出模式时，通过向位线施加超过电流控制元件的阈值电压VF的电压，存储单元阵列202中含有的电流控制元件成为导通状态，能够检测存储单元状态。此外，在单元特性判定模式时，通过切换电流控制元件的阈值电压VF以下的多个电压而施加到位线，能够检测具有各种偏差的电流控制元件的特性。

图14是使用了第3实施方式的非易失性存储装置的单元特性判定模式时的判定流程的一例。本判定流程以图13中进行说明的电路图为例，假设能够设定第1和第2箝位电压来加以说明。

首先，若设定为是单元特性判定模式时（步骤S300），则位线电压切换电路401的SW1成为断开状态。接着，为了设定第1单元特性判定箝位电压（步骤S301），通过将位线电压切换电路401的SW2变为接通状态，将SW3变为断开状态，从而选择位线控制电压生成电路505的输出端子OUT2，向读出放大器302的位线电压控制晶体管N1的栅极端子施加第1单元特性判定箝位电压Vct1。接着，通过由字线选择电路203选出的字线和由位线选择电路204选出的位线，选择存储单元阵列202的至少一个存储单元（步骤S302），并对该选出的存储单元进行前述的单元特性判定动作（单元特性的读出动作）（步骤S303）。并且，判定读出放大器302的输出电压（步骤S304），若是L电位则判定为存储单元的电流控制元件是被破坏的单元（步骤S305），若是H电位则判定为是正常单元或是没有检测到电流控制元件的破坏的单元（步骤S306）。并且，若进行了全部的单元特性判定箝位电压的检测（步骤S307中的“是”），则在判定了全部存储单元区域（步骤S309）后，结束单元特性判定模式，若还未进行全部的单元特性判定箝位电压的检测（步骤S307的“否”），则切换到下一单元特性判定箝位电压（第2单元特性判定箝位电压以后）（步骤S308），反复进行读出动作（步骤S303）之后的流程。

即，图14的单元特性判定模式时的判定流程中，由于能够用多个单元特性判定动作电压来依次检测存储单元的状态，因此能够评价存储单元的电流控制元件的阈值电压的偏差等。

图14的单元特性判定模式时，优选的是，单元特性判定箝位电压从低单元特性判定箝位电压开始评价，接着设定为更高的单元特性判定箝位电压。这是因为存在如下情况，即：在最先设定了高单元特性判定箝位电压的情况下，若存储单元的电流控制元件被破坏，则该设定的高单元特性判定箝位电压被施加到存储单元的电阻变化元件，当超过电阻变化元件的写入电压时电阻变化元件的状态发生变化。特别是，若电阻变化元件变为高电阻状态，则也如用图9的不同模式的真值表所说明的那样，发生没有检测到存储单元的破坏状态的情况。此外，更优选的是，在单元特性判定模式时施加的电压的施加极性以存储单元变为低电阻状态的极性进行施加。

（第4实施方式）

接着，说明本发明的第4实施方式的电阻变化型非易失性存储装置。

图15是表示本实施方式的读出电路206的结构的一例的电路图，如图15所示，示出位线控制电压生成电路506至少使用了2个以上电压源的结构的一例。此外，本实施方式中，说明由2个电压源构成的情况，但也可以由3个以上电压源构成并通过位线电压切换电路400的开关进行切换。

图15所示的读出电路206由读出放大器303、位线电压切换电路400和位线控制电压生成电路506构成。

位线控制电压生成电路506由电压源VPP1、VPP2构成。电压源VPP1从位线控制电压生成电路506的输出端子OUT1输出读出箝位电压Vcr，电压源VPP2从位线控制电压生成电路506的输出端子OUT2输出单元特性判定箝位电压Vct。另外，电压源VPP1、VPP2可以组装到非易失性存储装置中，也可以从外部电源供给。

读出放大器303由比较电路310、电流镜电路323和位线电压控制晶体管N1（位线电压限制电路）构成。电流镜电路323由PMOS晶体管P1、PMOS晶体管P2和恒流电路330构成。电流镜电路323的PMOS晶体管P1和PMOS晶体管P2各自的源极端子与电源相连，各自的栅极端子相互连接，并且，PMOS晶体管P1的漏极端子与恒流电路330的一个端子相连。恒流电路330的另一个端子接地。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子（例如、＋端子）和位线电压控制晶体管N1的漏极端子相连。位线电压控制晶体管N1的栅极端子与位线电压切换电路400的输出端子相连，位线电压控制晶体管N1的源极端子经读出电路206的端子BLIN，与位线选择电路204相连。比较电路310的另一个端子（例如、－端子）与读出电路206的端子SAREF相连，比较电路310的输出端子经读出电路206的端子SAOUT，与数据信号输入输出电路207相连，向外部输出数据。

从电压源VPP1或电压源VPP2供给向位线电压控制晶体管N1的栅极端子施加的电压。电压源VPP1生成（式1）所示的读出箝位电压Vcr，电压源VPP2生成（式2）所示的单元特性判定箝位电压Vct。

位线电压切换电路400由开关SW1和SW2构成。位线电压切换电路400的开关SW1的一个端子与电压源VPP1相连，开关SW2的一个端子与电压源VPP2相连。开关SW1和开关SW2各自的另一个端子相互连接，并与读出放大器303的位线电压控制晶体管N1的栅极端子相连。位线电压切换电路400在读出放大器303的通常读出模式时，通过使SW1为接通状态，使SW2为断开状态，从而将电压源VPP1的读出箝位电压Vcr输出到晶体管N1的栅极端子。另外，在单元特性判定模式时，通过使SW1为断开状态，使SW2为接通状态，从而将电压源VPP2的单元特性判定箝位电压Vct输出到位线电压控制晶体管N1的栅极端子。即，在通常读出模式时，位线电压切换电路400向读出放大器303的位线电压控制晶体管N1的栅极端子施加读出箝位电压Vcr，在单元特性判定模式时，位线电压切换电路400向晶体管N1的栅极端子施加单元特性判定箝位电压Vct。

通过以上的结构，由于向位线施加的电压不超过比向位线电压控制晶体管N1的栅极端子施加的电压低出晶体管N1的阈值电压Vtn的电压，所以在通常读出模式时向位线施加的位线电压Vblr和在单元特性判定模式时向位线施加的位线电压Vblt可以分别用（式3）、（式4）表示，通过使用稳定的电压源，能够更高精度地检测存储单元的状态。

（第5实施方式）

接着，说明本发明的第5实施方式的电阻变化型非易失性存储装置。

图16是表示本实施方式的读出电路206的结构的一例的电路图。

图16所示的读出电路206由读出放大器304、位线电压切换电路400和位线控制电压生成电路507构成。

位线控制电压生成电路507由电压源VPP和参考电流控制元件RD15构成。电压源VPP从位线控制电压生成电路507的输出端子OUT1输出读出箝位电压Vcr。电压源VPP与参考电流控制元件RD15的一个端子相连。参考电流控制元件RD15的另一个端子与位线控制电压生成电路507的输出端子OUT2相连，参考电流控制元件RD15输出单元特性判定箝位电压Vct。电压源VPP可以组装到非易失性存储装置中，也可以从外部电源供给。

读出放大器304由比较电路310、电流镜电路323、位线电压控制晶体管N1（位线电压限制电路）、位线预充电晶体管N11和位线电压检测电路600构成。电流镜电路323由PMOS晶体管P1、PMOS晶体管P2和恒流电路330构成。电流镜电路323的PMOS晶体管P1和PMOS晶体管P2各自的源极端子与电源相连，各自的栅极端子相互连接，并与PMOS晶体管P1的漏极端子和恒流电路330的一个端子相连。恒流电路330的另一个端子接地。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子（例如、＋端子）和位线电压控制晶体管N1的漏极端子相连。位线电压控制晶体管N1的栅极端子与位线预充电晶体管N11的栅极端子相连，并与位线电压检测电路600的输出端子BDOUT相连。位线电压控制晶体管N1的源极端子经读出电路206的端子BLIN，与位线选择电路204相连，并与位线预充电晶体管N11的源极端子和位线电压检测电路600的输入端子BDIN相连。位线预充电晶体管N11的漏极端子与电源电压相连。另外，比较电路310的另一个端子（例如、－端子）与读出电路206的端子SAREF相连，比较电路310的输出端子经读出电路206的端子SAOUT，与数据信号输入输出电路207相连，向外部输出数据。

位线电压检测电路600是由PMOS晶体管P10和NMOS晶体管N13构成的变换器(inverter)元件。PMOS晶体管P10的源极端子经位线电压检测电路600的端子VDDBD，与位线电压切换电路400相连。PMOS晶体管P10的栅极端子接地。PMOS晶体管P10的漏极端子与位线电压检测电路600的输出端子BDOUT相连，并与NMOS晶体管N13的漏极端子相连。NMOS晶体管N13的栅极端子与位线电压检测电路600的输入端子BDIN相连，NMOS晶体管N13的源极端子接地。

位线电压切换电路400由开关SW1和SW2构成。位线电压切换电路400的开关SW1的一个端子与位线控制电压生成电路507的输出端子OUT1相连，开关SW2的一个端子与位线控制电压生成电路507的输出端子OUT2相连。开关SW1和开关SW2各自的另一个端子相互连接，并与读出放大器304的位线电压检测电路600的端子VDDBD连接。

位线控制电压生成电路507由电压源VPP和参考电流控制元件RD15构成。电压源VPP生成由（式1）所示的读出箝位电压Vcr，经位线控制电压生成电路507的输出端子OUT1输出读出箝位电压Vcr。参考电流控制元件RD15的一个端子与电压源VPP相连，另一个端子与位线控制电压生成电路507的输出端子OUT2相连，生成（式2）所示的单元特性判定箝位电压Vct。从位线控制电压生成电路507的输出端子OUT2输出的单元特性判定箝位电压Vct是比从输出端子OUT1输出的读出箝位电压Vcr降低了参考电流控制元件RD15的阈值电压VF后的电压。

位线电压切换电路400，在读出放大器304的通常读出模式时，通过使SW1为接通状态、使SW2为断开状态，将读出箝位电压Vcr输出到位线电压检测电路600的端子VDDBD。在单元特性判定模式时，通过使SW1为断开状态、使SW2为接通状态，将单元特性判定箝位电压Vct输出到位线电压检测电路600的端子VDDBD。

另一方面，位线电压检测电路600经读出放大器304的端子BLIN，由输入端子BDIN检测位线的电位。在位线的电位为位线电压检测电路600的阈值电压以下的情况下，NMOS晶体管N13成为截止状态，从端子VDDBD供给的电压经输出端子BDOUT，施加到位线电压控制晶体管N1的栅极端子和位线预充电晶体管N11的栅极端子，从而将位线的电位预充电到比施加到位线电压控制晶体管N1的栅极端子的电压降低了位线电压控制晶体管N1的阈值电压Vtn后的电压。若位线的电位超过位线电压检测电路600的阈值电压，则NMOS晶体管N13成为导通状态，位线电压检测电路600的输出端子BDOUT的电压降低，从而位线电压控制晶体管N1及位线预充电晶体管N11成为截止状态。即，在位线的电位为位线电压检测电路600的阈值电压以下时，能够通过位线预充电晶体管N11，将位线高速预充电到规定的电位。

通过以上的结构，由于施加到位线的电压通过位线预充电晶体管N11而被预充电到规定的电位，所以能够高速检测存储单元的状态。

另外，本发明不限于上述的实施方式，可以在不脱离本发明的精神的范围内进行各种改进、变形。

例如，存储单元中，可以使电流控制元件和电阻变化元件的上下连接关系相反来进行连接，可以使第1电阻变化层和第2电阻变化层的上下连接关系相反，使下部电极和上部电极的上下连接关系相反。

此外，上述的实施方式中，将非选择位线BL1、BL3及非选择字线WL1、WL3设作高阻抗状态，但是并不限于此，也可以设定为向选择位线BL2和选择字线WL2之间施加的电压以下的电压值。

此外，上述的实施方式中的上部电极、下部电极、第1电阻变化层、第2电阻变化层的材料是一例，也可使用其他材料。例如，说明了电阻变化元件的金属氧化物层由钽氧化物的层叠结构构成，但本发明的上述作用效果不仅在金属氧化物层是钽氧化物的情况下被发现，可知若电阻变化元件是可逆地至少在2个以上电阻值间转换的元件，则也可以是其他结构和材料。

此外，记载了上述实施方式的电流控制元件是双向型的电流控制元件的情况，但是也可以使用单向二极管。上述实施方式的电流控制元件可以是PN二极管、肖特基二极管和齐纳二极管。

工业实用性

如以上所说明的，本发明的交叉点结构的电阻变化型非易失性存储装置，通过检测使用了具有双向特性的电流控制元件的存储单元的故障单元的地址并进行该故障单元的解析，对实现可靠性高的存储器具有实用性。

附图标记说明

10、100    电流控制元件

20、101    电阻变化元件

21         第1电阻变化层

22         第2电阻变化层

23         下部电极

24         上部电极

30、102、1280  存储单元

50         下部布线

51         上部布线

200        电阻变化型非易失性存储装置

201        存储器主体部

202        存储单元阵列

203        字线选择电路（存储单元选择电路）

204        位线选择电路（存储单元选择电路）

205        写入电路

206        读出电路

207        数据信号输入输出电路

208        地址信号输入电路

209       控制电路

300       读出放大器

310       比较电路（检测电路）

400、401  位线电压切换电路

500、502、503、504、505、506、507    位线控制电压生成电路

600       位线电压检测电路（电压检测电路）

BL1、BL2、BL3    位线

D11、D12、D13、D21、D22、D23、D31、D32、D33    电流控制元件

M11、M12、M13、M21、M22、M23、M31、M32、M33    存储单元

R11、R12、R13、R21、R22、R23、R31、R32、R33    电阻变化元件

WL1、WL2、WL3    字线

Claims (17)

1.一种电阻变化型非易失性存储装置的检查方法，

所述电阻变化型非易失性存储装置具备：

存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，所述多个存储单元配置在多个字线和多个位线之间的立体交叉点，所述电阻变化元件向低电阻状态和高电阻状态的至少两个状态变化，所述电流控制元件与所述电阻变化元件串联连接，当施加电压超过规定的阈值电压时，流过被视为导通状态的电流；

存储单元选择电路，从所述多个字线中选择至少一个，并从所述多个位线中选择至少一个，由此来选择存储单元；以及

读出电路，向所选出的存储单元施加电压，以使得向所选出的所述存储单元的所述电流控制元件施加比所述阈值电压高的第1电压及比所述阈值电压低的第2电压，从而读出所选出的所述存储单元的电阻状态；

该电阻变化型非易失性存储装置的检查方法包括以下步骤：

当基于所述第2电压读出所述存储单元的电阻状态时、若在所述电流控制元件中流过规定值以上的电流则判定为所述电流控制元件具有短路异常的步骤；以及

当基于所述第1电压读出所述存储单元的电阻状态时、判定所述电阻变化元件的状态是低电阻状态还是高电阻状态的步骤。

2.根据权利要求1所述的电阻变化型非易失性存储装置的检查方法，

所述第2电压比所述第1电压低所述阈值电压的电压值。

3.根据权利要求1或2所述的电阻变化型非易失性存储装置的检查方法，

在判定为所述电流控制元件具有短路异常的步骤之前，还包括对所述存储单元进行低电阻状态的写入动作的步骤；

若所述电流控制元件中未流过所述规定值以上的电流，则判定为所述电流控制元件正常。

4.根据权利要求1～3中的任一项所述的电阻变化型非易失性存储装置的检查方法，

在通过所述第2电压读出所述存储单元的电阻状态后，通过所述第1电压读出所述存储单元的电阻状态。

5.根据权利要求1～4中的任一项所述的电阻变化型非易失性存储装置的检查方法，

所述规定值是向低电阻状态的正常的所述电流控制元件施加了所述阈值电压、且所述电流控制元件被视作截止状态的情况下的在所述电流控制元件中流过的电流的最大值。

6.一种电阻变化型非易失性存储装置，具备：

多个字线，在第1平面内相互平行地配置；

多个位线，在与所述第1平面平行的第2平面内相互平行且与所述字线立体交叉地配置；

存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，所述多个存储单元配置在所述多个字线和所述多个位线之间的立体交叉点，所述电阻变化元件向低电阻状态和高电阻状态的至少两个状态变化，所述电流控制元件与所述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时，流过被视为导通状态的电流；

存储单元选择电路，从所述多个字线中选择至少1个，并从所述多个位线中选择至少一个，由此来选择存储单元；以及

读出电路，读出所选出的所述存储单元的电阻状态；

所述读出电路具有：

位线控制电压生成电路，生成比所述阈值电压高的第1电压和比所述阈值电压低的第2电压，并分别从第1输出端子及第2输出端子输出；

位线电压切换电路，与所述位线控制电压生成电路相连，切换并输出所述第1电压和所述第2电压；

位线电压限制电路，该位线电压限制电路的输出端子与所述存储器选择电路相连，该位线电压限制电路的控制端子与所述位线电压切换电路相连；以及

检测电路，通过向所述位线电压限制电路的控制端子施加的电压，来决定向所选出的所述位线施加的电压，并检测经所选出的所述字线及所选出的所述位线向所选出的所述存储单元流过的电流；

当基于所述第1电压读出所述存储单元的电阻状态时，当所选出的所述存储单元是低电阻状态时，所述检测电路输出第1逻辑输出，当所选出的所述存储单元是高电阻状态时，所述检测电路输出第2逻辑输出；

当基于所述第2电压读出所述存储单元的电阻状态时，若在所选出的所述存储单元中所述电流控制元件具有短路异常，则当所述电阻变化元件是低电阻状态时，所述检测电路输出第1逻辑输出，当所述电阻变化元件是高电阻状态时，所述检测电路输出第1或第2逻辑输出。

7.根据权利要求6所述的电阻变化型非易失性存储装置，

所述位线电压限制电路由N型MOS晶体管构成，所述位线电压限制电路的所述输出端子是所述N型MOS晶体管的源极及漏极中的一个，所述位线电压限制电路的所述控制端子是所述N型MOS晶体管的栅极。

8.根据权利要求6所述的电阻变化型非易失性存储装置，

所述第2电压比所述第1电压低所述阈值电压的电压值。

9.根据权利要求6~8中的任一项所述的电阻变化型非易失性存储装置，

所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述位线控制电压生成电路的所述第1输出端子和所述第2输出端子之间连接有电流控制元件。

10.根据权利要求6所述的电阻变化型非易失性存储装置，

所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述位线控制电压生成电路的所述第1输出端子和所述第2输出端子之间连接固定电阻元件；

设定所述固定电阻元件的电阻值，以使得所述第1电压和所述第2电压的电位差与所述阈值电压相等。

11.根据权利要求6~10中的任一项所述的电阻变化型非易失性存储装置，

所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述位线控制电压生成电路的接地电位和所述第2输出端子之间串联连接有将漏极和栅极连接起来的N型MOS晶体管和电阻元件。

12.根据权利要求11所述的电阻变化型非易失性存储装置，

所述电阻元件由与所述存储单元结构相同的电阻变化元件形成，被设定为低电阻状态或高电阻状态中的某一个。

13.根据权利要求11所述的电阻变化型非易失性存储装置，

所述电阻元件由固定电阻元件形成；

所述固定电阻元件的电阻值被设定为所述电阻变化元件的低电阻状态的电阻值和高电阻状态的电阻值之间的电阻值。

14.根据权利要求6~10中的任一项所述的电阻变化型非易失性存储装置，

所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述位线控制电压生成电路的接地电位和所述第2输出端子之间连接固定电阻元件；

设定所述固定电阻元件的电阻值以使得所述第1电压和所述第2电压的电位差与所述阈值电压相等。

15.根据权利要求6所述的电阻变化型非易失性存储装置，

所述第2电压被生成为所述第1电压和作为基准电位的接地电位之间的电压分压，在所述位线控制电压生成电路的所述第1输出端子和所述第2输出端子之间，串联连接有与所述存储单元相同结构的电流控制元件和电阻变化元件。

16.根据权利要求6所述的电阻变化型非易失性存储装置，

所述位线控制电压生成电路具有生成所述第1电压的第1电压源和生成所述第2电压的第2电压源。

17.根据权利要求6所述的电阻变化型非易失性存储装置，

所述读出电路还具备检测所选出的所述位线的电压的电压检测电路。

Images