JP5128725B2 - 抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置 - Google Patents
抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置 Download PDFInfo
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Description
[メモリセル]
図1は、本発明の第1の実施の形態におけるメモリセルの構成図の一例である。図1に示すメモリセル30は、電流制御素子10と、抵抗変化素子20とで構成されている。
図5は、第1の実施の形態における抵抗変化型不揮発性記憶装置200の構成図を示すものである。図5に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置200は、基板上にメモリ本体部201を備えている。メモリ本体部201は、メモリセルアレイ202と、ワード線選択回路203と、ビット線選択回路204と、データの書き込みを行うための書き込み回路205と、データの読み出しを行うための読み出し回路206とを備えている。
Vct = Vre + Vtn (式2)
Vblt ≦ Vre (式4)
(2) M12→M13→M23
(3) M32→M31→M21
(4) M32→M33→M23
図11a〜図11cは、本発明の第1の実施の形態における不揮発性記憶装置の読み出し回路206のビット線制御電圧発生回路500の変形例を示す回路図である。
次に、本発明の第2の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
次に、本発明の第3の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
Vct1 = Vr1 + Vtn (式6)
Vct2 = Vr2 + Vtn (式7)
Vblt1 ≦ Vre1 (式9)
Vblt2 ≦ Vre2 (式10)
次に、本発明の第4の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
次に、本発明の第5の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
20、101 抵抗変化素子
21 第1の抵抗変化層
22 第2の抵抗変化層
23 下部電極
24 上部電極
30、102、1280 メモリセル
50 下部配線
51 上部配線
200 抵抗変化型不揮発性記憶装置
201 メモリ本体部
202 メモリセルアレイ
203 ワード線選択回路(メモリセル選択回路)
204 ビット線選択回路(メモリセル選択回路)
205 書き込み回路
206 読み出し回路
207 データ信号入出力回路
208 アドレス信号入力回路
209 制御回路
300 センスアンプ
310 比較回路(検知回路)
400、401 ビット線電圧切り替え回路
500、502、503、504、505、506、507 ビット線制御電圧発生回路
600 ビット線電圧検知回路(電圧検知回路)
BL1、BL2、BL3 ビット線
D11、D12、D13、D21、D22、D23、D31、D32、D33 電流制御素子
M11、M12、M13、M21、M22、M23、M31、M32、M33 メモリセル
R11、R12、R13、R21、R22、R23、R31、R32、R33 抵抗変化素子
WL1、WL2、WL3 ワード線
Claims (17)
- 抵抗変化型不揮発性記憶装置の検査方法であって、
前記抵抗変化型不揮発性記憶装置は、
低抵抗状態と高抵抗状態の少なくとも2つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、
前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、メモリセルを選択するメモリセル選択回路と、
選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第1電圧、および、前記閾値電圧より低い第2電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、選択された前記メモリセルの抵抗状態を読み出す読み出し回路と、を備え、
前記第2電圧による前記メモリセルの抵抗状態の読み出しのときに、前記電流制御素子に所定値以上の電流が流れるならば、前記電流制御素子が短絡異常を有していると判定する工程と、
前記第1電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子の状態が低抵抗状態か高抵抗状態かを判定する工程と、を含む
抵抗変化型不揮発性記憶装置の検査方法。 - 前記第2電圧は、前記第1電圧より前記閾値電圧の電圧値だけ低い
請求項1に記載の抵抗変化型不揮発性記憶装置の検査方法。 - 前記電流制御素子が短絡異常を有していると判定する工程の前に、
前記メモリセルに対し低抵抗状態の書き込み動作を行う工程をさらに含み、
前記電流制御素子に前記所定値以上の電流が流れないならば、前記電流制御素子が正常であると判定する
請求項1または2に記載の抵抗変化型不揮発性記憶装置の検査方法。 - 前記第2電圧により前記メモリセルの抵抗状態を読み出した後、前記第1電圧により前記メモリセルの抵抗状態を読み出す
請求項1〜3のいずれか1項に記載の抵抗変化型不揮発性記憶装置の検査方法。 - 前記所定値は、低抵抗状態の正常な前記電流制御素子に前記閾値電圧を印加したときであって前記電流制御素子をオフ状態とみなせる場合の、前記電流制御素子に流れる電流の最大値である
請求項1〜4のいずれか1項に記載の抵抗変化型不揮発性記憶装置の検査方法。 - 第1の平面内において互いに平行に配置された複数のワード線と、
前記第1の平面に平行な第2の平面内において互いに平行に、かつ、前記ワード線と立体交差するように配置された複数のビット線と、
低抵抗状態と高抵抗状態の少なくとも2つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れ電流制御素子とで構成される複数のメモリセルを有し、前記複数のワード線と前記複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、
前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、メモリセルを選択するメモリセル選択回路と、
選択された前記メモリセルの抵抗状態を読み出す読み出し回路と、を備え、
前記読み出し回路は、
前記閾値電圧より高い第1電圧と、前記閾値電圧より低い第2電圧を発生し、それぞれ第1出力端子および第2出力端子から出力するビット線制御電圧発生回路と、
前記ビット線制御電圧発生回路に接続され、前記第1電圧と前記第2電圧とを切り替えて出力するビット線電圧切り替え回路と、
出力端子が前記メモリセル選択回路に接続され、制御端子が前記ビット線電圧切り替え回路に接続されたビット線電圧制限回路と、
前記ビット線電圧制限回路の制御端子に印加される電圧により前記選択されたビット線に印加される電圧が決定され、前記選択されたメモリセルに前記選択されたワード線、および前記選択されたビット線を介して流れる電流を検知する検知回路と、を有し、
前記検知回路は、
前記第1電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルが低抵抗状態のときは第1の論理出力を出力し、高抵抗状態のときは第2の論理出力を出力し、
前記第2電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルにおいて前記電流制御素子が短絡異常を有していれば、前記抵抗変化素子が低抵抗状態のときに第1の論理出力を出力し、高抵抗状態のときに第1または第2の論理出力を出力する
抵抗変化型不揮発性記憶装置。 - 前記ビット線電圧制限回路は、N型MOSトランジスタからなり、前記ビット線電圧制限回路の前記出力端子は、前記N型MOSトランジスタのソースおよびドレインの一方であり、前記ビット線電圧制限回路の前記制御端子は、前記N型MOSトランジスタのゲートである
請求項6に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電圧は、前記第1電圧より前記閾値電圧の電圧値だけ低い
請求項6に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第1出力端子と前記第2出力端子との間に、電流制御素子が接続されている
請求項6〜8のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第1出力端子と前記第2出力端子との間に固定抵抗素子が接続され、
前記固定抵抗素子の抵抗値は、前記第1電圧と前記第2電圧の電位差が前記閾値電圧に等しくなるように設定されている
請求項6に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の接地電位と前記第2出力端子との間に、ドレインとゲートが接続されたN型MOSトランジスタと抵抗素子とが直列接続されている
請求項6〜10のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗素子は、前記メモリセルと同じ構造の抵抗変化素子で形成され、低抵抗状態または高抵抗状態のいずれかに設定されている
請求項11に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗素子は、固定抵抗素子で形成され、
前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態の抵抗値と高抵抗状態の抵抗値の間の抵抗値に設定されている
請求項11に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の接地電位と前記第2出力端子との間に固定抵抗素子が接続され、
前記固定抵抗素子の抵抗値は、前記第1電圧と前記第2電圧の電位差が前記閾値電圧に等しくなるように設定されている
請求項6〜10のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第1出力端子と前記第2出力端子との間に、前記メモリセルと同じ構造の電流制御素子と抵抗変化素子とが直列接続されている
請求項6に記載の抵抗変化型不揮発性記憶装置。 - 前記ビット線制御電圧発生回路は、前記第1電圧を発生する第1電圧源と、前記第2電圧を発生する第2電圧源を有する
請求項6に記載の抵抗変化型不揮発性記憶装置。 - 前記読み出し回路は、さらに、前記選択されたビット線の電圧を検知する電圧検知回路を備える
請求項6に記載の抵抗変化型不揮発性記憶装置。
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