JPWO2012032775A1 - 抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置 Download PDF

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Abstract

電流制御素子を用いたメモリセルアレイの不良メモリセルを検出することができる抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置を提供する。メモリセルアレイ（２０２）と、メモリセル選択回路（２０３、２０４）と、読み出し回路（２０６）とを備えた抵抗変化型不揮発性記憶装置（２００）の検査方法は、第２電圧によるメモリセルの抵抗状態の読み出しのときに、抵抗変化素子（Ｒ１１）が低抵抗状態でありかつ電流制御素子（Ｄ１１）に所定値以上の電流が流れるならば、電流制御素子（Ｄ１１）が短絡異常を有していると判定する工程と、第１電圧によるメモリセルの抵抗状態の読み出しのときに、抵抗変化素子（Ｒ１１）の状態が低抵抗状態か高抵抗状態かを判定する工程とを含む。

Description

本発明は、いわゆる抵抗変化型不揮発性記憶素子（抵抗変化素子）と電流制御素子とで構成されたメモリセルの不良を検査する方法、および、そのような機能を有する抵抗変化型不揮発性記憶装置に関するものである。
近年、半導体微細加工技術の進歩に伴い、記憶装置（メモリ）の高密度化、大容量化が著しく進んでいる。不揮発性記憶装置の分野では、ＦＬＡＳＨメモリやＥＥＰＲＯＭの技術的進歩が目覚しく、コストも低減されつつある。特にＦＬＡＳＨメモリのコストは年々低下している。かかる背景の下、ＦＬＡＳＨメモリを使用したシステムは、家電製品等に内蔵するためのプログラムストレージデバイスから、音楽、画像、動画などのデータを記憶するデータストレージデバイスまで、多くの分野で利用されるようになってきている。更なるコストダウンを図ることにより、不揮発性記憶装置はあらゆる分野への応用が期待できる。従来の不揮発性記憶装置において、微細化およびコスト低減が実現したのは、ＦＬＡＳＨメモリの製造技術の進歩によるものである。しかし、近年では、フローティングゲートを用いたＦＬＡＳＨメモリの微細化は、限界に迫りつつあると言われている。かかる状況の下で、更なるセル面積の縮小やコスト低減を実現するという観点から、新規な不揮発性記憶装置が注目されている。
新規な不揮発性記憶装置として、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレイン端子またはソース端子に接続される。トランジスタのゲート端子は、ワード線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
また、別のメモリセル構成として、直交するように配置されたビット線とワード線との交点の位置に、電流制御素子であるダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置したクロスポイント構造の不揮発性記憶装置も一般的に知られている（例えば、特許文献１、２参照）。
特許文献１では、双方向性の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている。図１７は、従来の不揮発性メモリセルの構成図である。図１７では、可変抵抗体１２３０を上部電極１２４０および下部電極１２５０の間に挟持した可変抵抗素子１２６０と、非線形素子１２７０とを直列に接続したメモリセル１２８０が、ビット線１２１０とワード線１２２０の交差している箇所に配置されたクロスポイント構造のメモリセルアレイを示している。ここで、可変抵抗素子１２６０は、印加される電圧の極性によって、抵抗値が低抵抗状態と高抵抗状態を可逆的に遷移する双方向性の抵抗変化特性を持った可変抵抗素子である。また、非線形素子１２７０は、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、例えばバリスタにより構成されている。クロスポイント構造のメモリセルアレイは、配線ピッチでメモリセルを配置することができ、また三次元的にメモリセルアレイを積層することが可能であるため、大容量化することができる。
特許文献２では、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルにおける非線形素子の不良検知方法について示されている。図１８は、従来の不揮発性メモリセルアレイの構成図である。図１８では、単方向の可変抵抗素子と、アノードとカソードを有する単方向のダイオード素子とを直列に接続したメモリセルが、ビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線ＷＬ、ＷＬ２、ＷＬ３とで交差している箇所に配置されている。正常なダイオード素子であれば、全てのビット線にＶｄｄ電位、全てのワード線にＶｓｓ電位を印加することによって、逆方向バイアスされた状態では電流が流れないが、不良のダイオード素子があれば、逆方向バイアスされた状態でもＤＣ電流が流れるため、不良のダイオード素子があるビット線の電位がＶｄｄ電位から電位降下する。特許文献２では、この不良のダイオード素子が属するビット線を不良ビット線であると検知することが開示されている。図１９は、従来の単方向ダイオードを用いたメモリセルのモデルである。図１９に示すように、特許文献２に記載されている不良検知回路２０５３は、ビット線電源回路２０５４と、ラッチ回路２５３１と、スイッチ回路２０５５とを備え、ビット線選択回路２０２４に接続されたビット線に接続されており、スタンバイユニット２０５２において不良のダイオード素子が接続された不良ビット線の検知を行うことが開示されている。
特開２００６−２０３０９８号公報（図２） 特開２００９−１９９６９５号公報（図６）
しかしながら、メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが１つであってもその不良メモリセルを含むビット線、またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。そのため、物理解析やＦＩＢ解析等で不良の原因を解析することが極めて困難であるという課題を有している。
また、特許文献２で示される構成では、アノードとカソードを有する単方向ダイオード素子の不良ビット線の検出方法について記載されている。つまり、順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れないことを利用して、リーク電流異常を起こしている不良ビット線の検出を行う方法について記載されている。全てのビット線をＶｄｄ電位、全てのワード線をＶｓｓ電位にして、ダイオード素子を逆バイアス状態にすることで、全てのメモリセルが正常であれば電流は流れないが、リーク電流異常を起こしている不良メモリセルがあると、その不良メモリセルを含むビット線からワード線に対してリーク電流が流れる。このリーク電流を判定することで、リーク電流異常を起こしている不良ビット線の検出ができる。
しかしながら、双方向型の電流制御素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いたメモリセルでは、どちらの方向に電圧を印加しても電流が流れるため、リーク電流異常が起こっている不良メモリセルを検出できないという課題を有している。また、特許文献２では、図１９で示されるように、不良検知回路２０５３は、ビット線にのみ接続されているため、リーク電流異常を起こしている不良ビット線の検出はできるが、その不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できないという課題も有している。
上記課題を解決するために、本発明は、電流制御素子を用いたメモリセルアレイの不良メモリセルを検出することができる抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置を提供することを目的とする。
上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置の検査方法は、抵抗変化型不揮発性記憶装置の検査方法であって、前記抵抗変化型不揮発性記憶装置は、低抵抗状態と高抵抗状態の少なくとも２つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、および、前記閾値電圧より低い第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、選択された前記メモリセルの抵抗状態を読み出す読み出し回路とを備え、前記第２電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子が低抵抗状態でありかつ前記電流制御素子に所定値以上の電流が流れるならば、前記電流制御素子が短絡異常を有していると判定する工程と、前記第１電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子の状態が低抵抗状態か高抵抗状態かを判定する工程とを含む。
この構成によれば、双方向型の電流制御素子を用いたクロスポイントアレイ構造のメモリセルアレイにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、短絡異常を有する電流制御素子を備えたメモリセルを特定することができる。これにより、信頼性の高いメモリセルアレイを実現することができる。
また、前記第２電圧は、前記第１電圧より前記閾値電圧の電圧値だけ低いことが好ましい。
この構成によれば、例えば電流制御素子により、第１電圧および第２電圧を容易に設定することができる。
また、前記電流制御素子が短絡異常を有していると判定する工程の前に、前記メモリセルに対し低抵抗状態の書き込み動作を行う工程をさらに含み、前記電流制御素子に所定値以上の電流が流れないならば、前記電流制御素子が正常であると判定することが好ましい。
この構成によれば、選択されたメモリセルの電流制御素子が高抵抗状態であっても、あらかじめ低抵抗状態にすることにより、電流制御素子が正常か異常かを正確に判定することができる。
また、前記第２電圧により前記メモリセルの抵抗状態を読み出した後、前記第１電圧により前記メモリセルの抵抗状態を読み出すことが好ましい。
この構成によれば、選択されたメモリセルの電流制御素子が正常か異常かを判定するときに、電流制御素子が第１電圧により高抵抗状態に変化するのを抑制することができるので、電流制御素子が正常か異常かを正確に判定することができる。
また、前記所定値は、低抵抗状態の正常な前記電流制御素子に前記閾値電圧を印加したときであって前記電流制御素子をオフ状態とみなせる場合の、前記電流制御素子に流れる電流の最大値であることが好ましい。
この構成によれば、選択されたメモリセルの電流制御素子が正常か異常かを判定するときに、低抵抗状態の正常な電流制御素子に閾値電圧を印加したときであって電流制御素子をオフ状態とみなせる場合の、電流制御素子に流れる電流の最大値（最大オフ電流）を基準に判定することができるので、電流制御素子が正常か異常かを正確に判定することができる。
また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、第１の平面内において互いに平行に配置された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行に、かつ、前記ワード線と立体交差するように配置された複数のビット線と、低抵抗状態と高抵抗状態の少なくとも２つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、前記複数のワード線と前記複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択された前記メモリセルの抵抗状態を読み出す読み出し回路とを備え、前記読み出し回路は、前記閾値電圧より高い第１電圧と、前記閾値電圧より低い第２電圧を発生し、それぞれ第１出力端子および第２出力端子から出力するビット線制御電圧発生回路と、前記ビット線制御電圧発生回路に接続され、前記第１電圧と前記第２電圧とを切り替えて出力するビット線電圧切り替え回路と、出力端子が前記メモリ選択回路に接続され、制御端子が前記ビット線電圧切り替え回路に接続されたビット線電圧制限回路と、前記ビット線電圧制限回路の制御端子に印加される電圧により前記選択されたビット線に印加される電圧が決定され、前記選択されたメモリセルに前記選択されたワード線、および前記選択されたビット線を介して流れる電流を検知する検知回路とを有し、前記検知回路は、前記第１電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルが低抵抗状態のときは第１の論理出力を出力し、高抵抗状態のときは第２の論理出力を出力し、前記第２電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルにおいて前記電流制御素子が短絡異常を有していれば、前記抵抗変化素子が低抵抗状態のときに第１の論理出力を出力し、高抵抗状態のときに第１または第２の論理出力を出力する。この際、前記ビット線電圧制限回路は、Ｎ型ＭＯＳトランジスタからなり、前記ビット線電圧制限回路の前記出力端子は、前記Ｎ型ＭＯＳトランジスタのソースおよびドレインの一方であり、前記ビット線電圧制限回路の前記制御端子は、前記Ｎ型ＭＯＳトランジスタのゲートであることが好ましい。
この構成によれば、双方向型の電流制御素子を用いたクロスポイントアレイ構造のメモリセルアレイにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、短絡異常を有する電流制御素子を備えたメモリセルを特定することができる。これにより、信頼性の高いメモリセルアレイを実現することができる。
また、前記第２電圧は、前記第１電圧より前記閾値電圧の電圧値だけ低いことが好ましい。
この構成によれば、例えば電流制御素子により、第１電圧および第２電圧を容易に設定することができる。
また、前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記第１出力端子と前記第２出力端子との間に、電流制御素子が接続されていることが好ましい。
また、前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記第１出力端子と前記第２出力端子との間に固定抵抗素子が接続され、前記固定抵抗素子の抵抗値は、前記第１電圧と前記第２電圧の電位差が前記閾値電圧に等しくなるように設定されていることが好ましい。
また、前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記接地電位と前記第２出力端子との間に、ドレインとゲートが接続されたＮ型ＭＯＳトランジスタと抵抗素子とが直列接続されていることが好ましい。
また、前記抵抗素子は、前記メモリセルと同じ構造の抵抗変化素子で形成され、低抵抗状態または高抵抗状態のいずれかに設定されていることが好ましい。
また、前記抵抗素子は、固定抵抗素子で形成され、前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態の抵抗値と高抵抗状態の抵抗値の間の抵抗値に設定されていることが好ましい。
また、前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記接地電位と前記第２出力端子との間に固定抵抗素子が接続され、前記固定抵抗素子の抵抗値は、前記第１電圧と前記第２電圧の電位差が前記閾値電圧に等しくなるように設定されていることが好ましい。
また、前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記第１出力端子と前記第２出力端子との間に、前記メモリセルと同じ構造の電流制御素子と抵抗変化素子とが直列接続されていることが好ましい。
この構成によれば、短絡異常を有する電流制御素子を備えたメモリセルをより正確に検出することができる。
また、前記ビット線制御電圧発生回路は、前記第１電圧を発生する第１電圧源と、前記第２電圧を発生する第２電圧源を有することが好ましい。
この構成によれば、第１電圧および第２電圧を、それぞれ第１電圧源および第２電圧源により直接設定することができる。
また、前記読み出し回路は、さらに、前記ビット線の電圧を検知する電圧検知回路を備えることが好ましい。
この構成によれば、電流制御素子が正常か異常かを早く検出することができる。また、電流制御素子が短絡異常を有している場合に、抵抗変化素子に大電流が流れないように電流を制限することができる。
本発明によれば、電流制御素子を用いたメモリセルアレイの不良メモリセルを検出することができる抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置を提供することができる。
図１は、第１の実施の形態におけるメモリセルの構成図の一例である。 図２は、メモリセルの等価回路図である。 図３は、メモリセルの電圧電流特性を示す図である。 図４は、正常なメモリセルと不良なメモリセルの電圧電流特性を示す図である。 図５は、抵抗変化型不揮発性記憶装置の構成図である。 図６は、読み出し回路の構成の一例を示す回路図である。 図７は、メモリセルアレイにおける電流パスを説明するための回路図である。 図８は、図７の回路図の等価回路図である。 図９は、モード別真理値表である。 図１０ａは、セル特性判定モード時の判定フローの一例である。 図１０ｂは、セル特性判定モード時の判定フローの一例である。 図１１ａは、ビット線制御電圧発生回路の変形例を示す回路図である。 図１１ｂは、ビット線制御電圧発生回路の変形例を示す回路図である。 図１１ｃは、ビット線制御電圧発生回路の変形例を示す回路図である。 図１２は、読み出し回路の構成の一例を示す回路図である。 図１３は、読み出し回路の構成の一例を示す回路図である。 図１４は、セル特性判定モード時の検査フローの一例である。 図１５は、読み出し回路の構成の一例を示す回路図である。 図１６は、読み出し回路の構成の一例を示す回路図である。 図１７は、従来の不揮発性メモリセルの構成図である。 図１８は、従来の不揮発性メモリセルアレイの構成図である。 図１９は、従来の単方向ダイオードを用いたメモリセルのモデルである。
以下に、本発明の抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
（第１の実施の形態）
［メモリセル］
図１は、本発明の第１の実施の形態におけるメモリセルの構成図の一例である。図１に示すメモリセル３０は、電流制御素子１０と、抵抗変化素子２０とで構成されている。
図１において、電流制御素子１０は、コンタクト４１を介して抵抗変化素子２０と接続され、電流制御素子１０と抵抗変化素子２０により１ビットの１Ｄ１Ｒ型メモリセル３０が構成されている。メモリセル３０の一方の端子は、コンタクト４０を介して下部配線５０と接続され、メモリセル３０のもう一方の端子は、コンタクト４２を介して上部配線５１と接続され、電流制御素子１０と抵抗変化素子２０は、コンタクト４１で接続されている。
電流制御素子１０は、ダイオード等に代表されるように、電流制御素子１０の両端に印加される電圧と電流制御素子１０の両端に流れる電流が、非線形の特性を示す素子であり、印加される電圧の極性によって流れる電流の方向が変わる双方向型のダイオードである。つまり、電流制御素子１０は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、電流制御素子１０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下の場合は、流れる電流の絶対値はほとんど電流が流れない程度であるが、ＶＦを超える場合は、非線形的に流れる電流の絶対値が増加する特性を有している。また、印加される電圧の極性によって、流れる電流方向が変わり、その印加される電圧の絶対値に応じて、流れる電流の絶対値が変化する特性を有している。
また、抵抗変化素子２０は、下部電極２３と、第１の抵抗変化層２１と、第２の抵抗変化層２２と、上部電極２４とを備えている。抵抗変化素子２０は、例えば酸素不足型のタンタル酸化物（ＴａＯx、０＜ｘ＜２．５）を第１の抵抗変化層２１とし、当該第１の抵抗変化層２１の上に、第１の抵抗変化層２１よりも酸素濃度の高いタンタル酸化物（ＴａＯy、ｘ＜ｙ）で構成された第２の抵抗変化層２２を備え、下部電極２３と上部電極２４とで第１の抵抗変化層２１と第２の抵抗変化層２２を挟み込んだサンドイッチ構造になっている。
ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物のことで、遷移金属の１つであるタンタルの例でいえば、化学量論的な組成を有する酸化物としてＴａ2Ｏ5がある。このＴａ2Ｏ5では、酸素がタンタルの２．５倍含まれており、酸素含有率で表現すると、約７１．４％となり、この酸素含有率よりも低くなった状態の酸化物をＴａＯxと表現したとき、０＜ｘ＜２．５を満足するような組成を有するタンタル酸化物を、酸素不足型の酸化物としている。抵抗変化素子２０は、下部電極２３と上部電極２４間に印加される電圧の極性によって第２の抵抗変化層２２の抵抗値が変化し、その状態を保持することができる不揮発の特性を示す。つまり、下部電極２３を基準にして上部電極２４に、例えば、正の第１の抵抗変化電圧を印加することで、第２の抵抗変化層２２を高抵抗状態に設定でき、上部電極２４を基準にして下部電極２３に正の第２の抵抗変化電圧を印加することで、第２の抵抗変化層２２を低抵抗状態に設定することができる。
上部電極２４は、第１の抵抗変化層２１や第２の抵抗変化層２２を構成する金属（ここではタンタル）の標準電極電位より標準電極電位が高い金属（例えばＰｔ（白金）やＩｒ（イリジウム）等の貴金属）で構成され、下部電極２３は、上部電極２４より標準電極電位が低い材料（例えばＴａＮ（タンタルナイトライド）等）を主成分とする電極材料で構成される。下部電極２３と上部電極２４とは、異なる元素からなる材料によって構成され、下部電極２３の標準電極電位Ｖ１と、上部電極２４の標準電極電位Ｖ２と、第２の抵抗変化層２２に含まれる金属の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２かつＶ１＜Ｖ２を満足する材料であればよい。具体的には、第１の抵抗変化層や第２の抵抗変化層にタンタル酸化物を用いた場合、下部電極２３は、ＴａＮ、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌからなる群から選択され、上部電極２４は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ等で構成される群から選択されて構成されることが望ましい。
なお、図１の電流制御素子１０と、抵抗変化素子２０との上下の接続関係を逆にして接続しても構わないし、第１の抵抗変化層２１と第２の抵抗変化層２２との上下の接続関係を逆にし、下部電極２３と上部電極２４との上下の接続関係を逆にしても構わない。
図２は、図１に示した本実施の形態におけるメモリセル３０の等価回路図である。図２では、電流制御素子１００と抵抗変化素子１０１を直列に接続したメモリセル１０２の等価回路図を示している。なお、メモリセル１０２の一方の端子Ｔ１を下部配線５０に接続し、もう一方の端子Ｔ２を上部配線５１に接続しても良いし、メモリセルの一方の端子Ｔ２を下部配線５０に接続し、もう一方の端子Ｔ１を上部配線５１に接続しても良い。
図２において、メモリセル１０２の２つの端子Ｔ１とＴ２間に電圧Ｖｃｅが印加されると、電流制御素子１００と抵抗変化素子１０１のそれぞれのインピーダンスの違いによって、電流制御素子１００と抵抗変化素子１０１の両端に印加される電圧は、それぞれＶｄｉ、Ｖｒｅに分圧され、メモリセル１０２にメモリセル電流が流れる。
図３は、本実施の形態におけるメモリセル３０の電圧電流特性を示す図である。図１の構造を持つメモリセル３０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とし、上部配線５１から下部配線５０に流れる電流の向きを正の電流方向としたときに、メモリセル３０の両端に電圧を印加した場合の電圧と電流の関係の実測値を示している。
メモリセル３０に対し、上部配線５１よりも下部配線５０が高い電位となるように、上部配線５１に負極性の電圧を印加していくと、Ａ点から電流が流れ出し、抵抗変化素子２０は高抵抗状態から低抵抗状態へと変化を開始する。さらに、Ｂ点まで印加すると、印加電圧の絶対値に応じて電流の絶対値は大きくなり、徐々に抵抗値は低くなっている。つまり、メモリセル３０に印加する電圧（あるいは電流）に応じて、低抵抗状態の抵抗値を設定することができる。
一方、メモリセル３０に対し、下部配線５０よりも上部配線５１が高い電位となるように、上部配線５１に正極性の電圧を印加していくと、Ｃ点から電流が流れ出し、高抵抗状態から低抵抗状態へと変化を開始する。さらに、上述した低抵抗状態への変化電圧と概ね対称であるＤ点に達すると、抵抗変化素子２０は低抵抗状態から高抵抗状態へと変化を開始する。さらに、電圧を上げると印加電圧に応じて電流が増加する。この後、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
すなわち、図３に示す実測データは、図１の構造を持つメモリセル３０について、上部配線５１の電圧を基準として下部配線５０の電圧がＬＲ書き込み電圧Ｖｗｌ（Ｂ点）になったとき低抵抗状態に変化し、下部配線５０の電圧を基準として上部配線５１の電圧がＨＲ書き込み電圧Ｖｗｈ以上（Ｄ点以上の電圧）になったとき高抵抗状態に変化する双方向性の抵抗変化特性を示している。また、図３に示す実測データは、低抵抗状態の印加電圧（Ｂ点）と、高抵抗状態への変化開始電圧（Ｄ点）とが、図３に示す実測データの原点に対して概ね対称な電圧、電流関係にあることを示している。
また、メモリセル３０に電圧を印加しても、Ａ点からＣ点で示す電圧区間は顕著には電流が流れない電圧帯がある。これは、メモリセル３０の電流制御素子１０がオフ状態になっているためであり、メモリセル３０にはほとんど電流が流れない。つまり、メモリセル３０の電流制御素子１０は、印加電圧により流れる電流が非線形の特性を有する素子であるため、電流制御素子１０に印加される電圧の絶対値が閾値電圧（ＶＦ）以下であると電流はほとんど流れない。これにより、電流制御素子１０はオフ状態とみなされ、メモリセル３０にはほとんど電流が流れない。ここで、閾値電圧（ＶＦ）とは、電流制御素子１０がオフ状態とみなせるような電流（最大オフ電流）しか流れないときに電流制御素子１０に印加される最大電圧である。また、電流制御素子１０の最大オフ電流とは、少なくともメモリセル３０の抵抗変化素子２０が高抵抗状態で流れる最大電流ＩＨＲよりも小さい電流値である。
また、Ａ点やＣ点は、電流制御素子１０の閾値電圧（ＶＦ）と、抵抗変化素子２０に印加される電圧の合計電圧に対応しており、アレイ状に複数のメモリセル３０が配置されたメモリアレイ（クロスポイントアレイ）においては、選択したメモリセル３０にはこのＡ点やＣ点の電圧以上を印加し、非選択メモリセルはこのＡ点とＣ点の間の電圧範囲に電圧が印加されるようにすることで、非選択セルへのリーク電流を抑制して、選択したメモリセル３０に電流が流れるような動作がなされる。
図４は、本実施の形態における正常な特性を持つメモリセル３０と、不良な特性（短絡異常）を持つメモリセル３０の電圧電流特性を示す図である。図１の下部配線５０と上部配線５１によって選択されたメモリセル３０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とし、正常な特性を持つメモリセル３０に印加される正の電圧と電流は、実線で表される特性１１０で示されるように、閾値電圧がＶＦとなる非線形の特性を示す。一方、電流制御素子１０が破壊された不良な特性を持ったメモリセル３０の場合、抵抗変化素子２０の特性が支配的になるため、不良な特性を持ったメモリセル３０は、破線で表される特性１１１で示されるように線形の特性を示す。
特性１１０で示されるように、正常な特性を持つメモリセル３０の両端に、電流制御素子１０の閾値電圧ＶＦを印加すると、電流制御素子１０の両端に印加される電圧Ｖｄｉは、閾値電圧ＶＦ以下になるため、電流制御素子１０はオフ状態になり、Ｅ点で示されるように、メモリセル３０に流れる電流は最大オフ電流以下の電流しか流れない。一方、特性１１１で示されるように、電流制御素子１０が破壊された不良な特性を持つメモリセル３０の両端に、閾値電圧ＶＦを印加すると、電流制御素子１０は破壊されているためショート状態になり、Ｆ点で示されるような電流が流れ、最大オフ電流を超える電流が流れる。
つまり、下部配線５０と上部配線５１によって選択されたメモリセル３０に対し、電流制御素子１０がオフ状態になる閾値電圧ＶＦ以下の電圧が電流制御素子１０に印加されるようにメモリセルの両端にメモリセル電圧Ｖｃｅを印加すると、特性１１０のような正常な特性を示す場合は、Ｅ点に示す程度のわずかな電流（最大オフ電流以下の電流）しか流れない。一方、特性１１１のような不良な特性を示す場合は、Ｆ点に示すような最大オフ電流を超える電流が流れる。この電流値を検出することにより、メモリセル３０の特性を調べることができる。
以上、電流制御素子１０が完全に破壊されショート状態になっている特性１１１の場合について記載したが、電流制御素子１０の閾値電圧ＶＦが低くなっている不良な特性の場合でも同様に検出することができる。図４の特性１１２、特性１１３は、電流制御素子１０の閾値電圧が、それぞれ正常なメモリセル３０の閾値電圧ＶＦよりも小さいＶＦ１及びＶＦ２の時のメモリセルの電圧・電流特性である。いずれも、メモリセル３０の両端にＶＦを印加すると、電流制御素子１０は不良な特性を有しているため、Ｇ点やＨ点で示されるような、メモリセル３０にはそれぞれ最大オフ電流を超える電流が流れる。この電流を検出することにより、メモリセル３０の特性を調べることができる。
また、メモリセル３０の両端に電圧ＶＦ２を印加した場合、特性１１０と特性１１３の特性を持ったメモリセル３０には最大オフ電流以下の電流しか流れないが、特性１１１と特性１１２の特性を持ったメモリセル３０には最大オフ電流を超える電流が流れる。つまり、メモリセル３０の両端に印加する電圧値を変えることによって、検出したいメモリセル３０の特性を選別することができる。
［抵抗変化型不揮発性記憶装置］
図５は、第１の実施の形態における抵抗変化型不揮発性記憶装置２００の構成図を示すものである。図５に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、ワード線選択回路２０３と、ビット線選択回路２０４と、データの書き込みを行うための書き込み回路２０５と、データの読み出しを行うための読み出し回路２０６とを備えている。
読み出し回路２０６は、センスアンプ３００と、ビット線電圧切り替え回路４００と、少なくとも２種類のクランプ電圧を発生するビット線制御電圧発生回路５００から構成されており、外部から入出力されるデータ信号の入出力を行うためのデータ信号入出力回路２０７に接続されている。
また、この抵抗変化型不揮発性記憶装置２００は、抵抗変化型不揮発性記憶装置２００の外部から入力されるアドレス信号を受け取るアドレス信号入力回路２０８と、抵抗変化型不揮発性記憶装置２００の外部から入力される制御信号を受け取る制御回路２０９とを備えている。
メモリセルアレイ２０２は、基板上に形成された互いに交差するように配列された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・を備えている。図５に示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、基板の主面に平行な同一の平面内（第１の平面内）において互いに平行に配置されている。同様に、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、第１の平面に平行な同一の平面内（第１の平面に平行な第２の平面内）において互いに平行に配置されている。また、上記した第１の平面と第２の平面は平行に配置され、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は立体交差するように配置されている。
これらのワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・との立体交差した位置には、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・（以下、「電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・」と表す）と、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・と直列接続された抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・」と表す）とが設けられている。直列接続されたこれらの電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・、および、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・のそれぞれは、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・」と表す）を構成している。
つまり、図５に示すように、抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の一方の端子は、電流制御素子Ｄ１１、Ｄ２１、Ｄ３１、・・・と接続しており、もう一方の端子は、ビット線ＢＬ１と接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・の一方の端子は、電流制御素子Ｄ１２、Ｄ２２、Ｄ３２、・・・と接続しており、もう一方の端子は、ビット線ＢＬ２と接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・の一方の端子は、電流制御素子Ｄ１３、Ｄ２３、Ｄ３３、・・・と接続しており、もう一方の端子は、ビット線ＢＬ３と接続されている。また、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の一方の端子は、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１と接続され、電流制御素子Ｄ２１、Ｄ２２、Ｄ２３、・・・の一方の端子は、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ２と接続され、電流制御素子Ｄ３１、Ｄ３２、Ｄ３３、・・・の一方の端子は、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ３と接続されている。
なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。
アドレス信号入力回路２０８は、外部から入力されるアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号をワード線選択回路２０３へ出力するとともに、列アドレス信号をビット線選択回路２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、Ｍ１３、・・・の内の選択される特定のメモリセルのアドレスを示す信号である。
本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、メモリセルにデータを書き込む書き込みモードと、メモリセルのデータを読み出す通常読み出しモードと、メモリセルの特性を判定するセル特性判定モードを備えている。書き込みモード時には、制御回路２０９は、データ信号入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する信号を書き込み回路２０５へ出力する。また、通常読み出しモード時や、セル特性判定モード時には、制御回路２０９は、それぞれの動作を指示する信号を読み出し回路２０６に出力する。
ワード線選択回路２０３は、アドレス信号入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・のうち、選択されたワード線に書き込み回路２０５から供給される電圧を印加するとともに、選択されていないワード線には所定の非選択行印加電圧（Ｖｓｓ〜Ｖｗｌ，またはＶｗｈ）を印加するか、またはハイインピーダンス（Ｈｉ−Ｚ）状態にすることができる。
また、同様に、ビット線選択回路２０４は、アドレス信号入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・のうち、選択されたビット線に書き込み回路２０５から供給される電圧、または読み出し回路２０６から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧（Ｖｓｓ〜Ｖｗｌ、またはＶｗｈ、またはＶｂｌ）を印加するか、またはハイインピーダンス（Ｈｉ−Ｚ）状態にすることができる。
なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリ選択回路に相当する。
書き込み回路２０５は、書き込みモード時に制御回路２０９から出力された書き込み信号を受け取り、ワード線選択回路２０３とビット線選択回路２０４とで選択されたメモリセルに対して、ＬＲ書き込み電圧Ｖｗｌ、またはＨＲ書き込み電圧Ｖｗｈを印加することで、メモリセルを低抵抗状態、または高抵抗状態にすることができる。図５に示す抵抗変化型不揮発性記憶装置２００において、メモリセルＭ１１を低抵抗状態にする場合は、ＢＬ１を基準にしてＷＬ１に高い電位となるＬＲ書き込み電圧Ｖｗｌを印加すると、抵抗変化素子Ｒ１１は低抵抗状態に変化する。また、メモリセルＭ１１を高抵抗状態にする場合は、ＷＬ１を基準にしてＢＬ１に高い電位となるＨＲ書き込み電圧Ｖｗｈを印加すると、抵抗変化素子Ｒ１１は高抵抗状態に変化する。
読み出し回路２０６は、読み出し動作時において、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、読み出し電圧を印加し、メモリセルＭ１１に流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルＭ１１に記憶されている状態を読み出すことができる。また、セル特性判定動作時においては、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、セル特性判定クランプ電圧Ｖｃｔを印加し、メモリセルＭ１１に流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルＭ１１のセル特性を判定することができる。
ここで、ビット線制御電圧発生回路５００は、通常読み出しモード時、およびセル特性判定モード時のそれぞれのモードに応じて、ビット線選択回路２０４によって選択した選択ビット線の電位を設定するため、読み出しクランプ電圧Ｖｃｒ（＞ＶＦ）と、セル特性判定クランプ電圧Ｖｃｔ（＜ＶＦ）を発生する。
ビット線電圧切り替え回路４００は、通常読み出しモード時には、ビット線制御電圧発生回路５００から出力された読み出しクランプ電圧Ｖｃｒをセンスアンプ３００に供給する。また、セル特性判定モード時には、ビット線制御電圧発生回路５００から出力されたセル特性判定クランプ電圧Ｖｃｔをセンスアンプ３００に供給する。
センスアンプ３００は、ビット線電圧切り替え回路４００から供給されたクランプ電圧（ＶｃｒまたはＶｃｔ）によって、通常読み出しモード時、およびセル特性判定モード時に、ビット線の電位をそれぞれ所定の電位に設定する。また、ビット線選択回路２０４を介して読み出されたメモリセル電流からセル特性を判定し、その判定された結果を、データ信号入出力回路２０７を介して外部へ出力する。ビット線の電位の設定については、後述する。
図６は、図５における読み出し回路２０６の構成の一例を示す回路図である。
読み出し回路２０６は、センスアンプ３００と、ビット線電圧切り替え回路４００と、ビット線制御電圧発生回路５００と、を備えている。
センスアンプ３００は、比較回路３１０と、カレントミラー回路３２０と、ビット線電圧制御トランジスタＮ１（ビット線電圧制限回路）とで構成されている。ここで、ビット線電圧制御トランジスタＮ１は、ビット線電圧制限回路の最も簡単な構成例である。カレントミラー回路３２０は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、定電流回路３３０とで構成されている。カレントミラー回路３２０のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３のそれぞれのソース端子は電源に接続され、それぞれのゲート端子は互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地電位に接続されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子（入力端子）に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子は、ビット線制御電圧発生回路５００に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子（制御端子）は、ビット線電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子（出力端子）は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比（例えば、同一のゲート長の場合、ゲート幅比）で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×Ｍ３）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３）に設定することができる。
一方、ビット線電圧制御トランジスタＮ１（ビット線電圧制限回路）のゲート端子（制御端子）には、ビット線電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）が印加されるため、ビット線電圧制御トランジスタＮ１のソース端子（出力端子、ＢＬＩＮに接続）には、ビット線電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分が降下した電圧が印加され、ビット線選択回路２０４を介して、選択されたビット線に印加される。ビット線電圧制限回路は、上記のようにビット線に印加される電圧を制限する特性を有する回路であれば、他の構成でもよい。
また、ビット線電圧制御トランジスタＮ１のドレイン端子（入力端子、ＳＡＩＮに接続）の電位は、比較回路３１０の＋端子に印加され、比較回路３１０の−端子には、端子ＳＡＲＥＦから基準電圧Ｖｒｅｆが印加されている。比較回路３１０は、−端子に印加された基準電圧Ｖｒｅｆと＋端子に印加された端子ＳＡＩＮの電位を比較する。比較回路３１０は、出力端子に、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも低ければＬ電位を出力し、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも高ければＨ電位を出力することで、メモリセル３０の状態を、データ信号入出力回路２０７を介して外部に出力する。
つまり、メモリセル３０に流れる電流が大きければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと早く変移し、メモリセル３０に流れる電流が小さければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと遅く変移するか、またはＨ電位のまま維持される。そして、所定の出力センスタイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセル３０に流れる電流が小さいと判定する。また、同様に端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセル３０に流れる電流が大きいと判定する。なお、図６には示していないが、端子ＳＡＲＥＦから印加される基準電圧Ｖｒｅｆは、抵抗変化型不揮発性記憶装置２００内部で発生させても良いし、または、外部端子から印加しても構わない。
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５００で生成される。ビット線制御電圧発生回路５００は、リファレンス電流制御素子ＲＤ１０と、ＮＭＯＳトランジスタＮ１０と、リファレンス抵抗変化素子ＲＥ１０とで構成されている。
リファレンス電流制御素子ＲＤ１０の一方の端子は、カレントミラー回路３２０のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子より出力する。リファレンス電流制御素子ＲＤ１０のもう一方の端子は、ＮＭＯＳトランジスタＮ１０のドレイン端子とゲート端子に接続されるとともに、出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子より出力する。
ＮＭＯＳトランジスタＮ１０のソース端子は、リファレンス抵抗変化素子ＲＥ１０の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１０のもう一方の端子は、接地されている。
ここで、リファレンス電流制御素子ＲＤ１０、および、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成される。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができ、少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、リファレンス抵抗変化素子ＲＥ１０に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１０の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１０の閾値電圧をＶＦ（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・とほぼ同じ閾値電圧）とすると、それぞれ、（式１）、（式２）で表される。
Ｖｃｒ ＝ Ｖｒｅ ＋ Ｖｔｎ ＋ ＶＦ （式１）
Ｖｃｔ ＝ Ｖｒｅ ＋ Ｖｔｎ （式２）
ＮＭＯＳトランジスタＮ１０は、センスアンプ３００のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３００のＰＭＯＳトランジスタＰ３はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。
このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ分低い電圧が出力される。なお、出力端子ＯＵＴ１および出力端子ＯＵＴ２から出力される電圧が、それぞれ本実施の形態における第１出力および第２出力に相当する。
ビット線電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線電圧切り替え回路４００は、センスアンプ３００の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２のセル特性判定クランプ電圧ＶｃｔをトランジスタＮ１のゲート端子に出力する。
以上の構成によって、選択されたビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔは、それぞれ、（式３）、（式４）で表すことができる。
Ｖｂｌｒ ≦ Ｖｒｅ ＋ ＶＦ （式３）
Ｖｂｌｔ ≦ Ｖｒｅ （式４）
次に、通常読み出しモード時とセル特性判定モードのそれぞれの場合で、（式３）および（式４）の電圧がビット線に印加されたときのメモリアレイ中のメモリセル動作について説明する。
図７は、メモリセルアレイ２０２における電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメモリセルアレイ２０２を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図８は、図７の等価回路図である。
通常読み出しモードにおいて、メモリセルＭ２２の抵抗状態を読み出すために、まず、メモリセルＭ２２を選択する。メモリセルＭ２２を選択するには、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式３）に示すビット線電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ−Ｚ）にする。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
図８に示すように、メモリセルＭ２２を選択した場合、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３は、３段の直列接続されたメモリセルがメモリセルＭ２２に対して並列に接続されているのと等価に表される。つまり、図７に示した１Ｄ１Ｒ型クロスポイント構造のメモリセルアレイでは、図８に示すように、非選択メモリセルアレイ中のリーク電流パスは、等価的に３段の直列接続になっている。図８に示した非選択メモリセルアレイでは、以下の（１）〜（４）の４つのパスがある。
（１） Ｍ１２→Ｍ１１→Ｍ２１
（２） Ｍ１２→Ｍ１３→Ｍ２３
（３） Ｍ３２→Ｍ３１→Ｍ２１
（４） Ｍ３２→Ｍ３３→Ｍ２３
図８の等価回路に示されるように、クロスポイントアレイにおいては、選択ビット線に流れる選択ビット線電流Ｉｂｌは、選択されたメモリセルＭ２２に流れる選択メモリセル電流Ｉｓｅｌと、非選択メモリセルアレイに流れる非選択メモリセル電流Ｉｎｓｅｌの和になる。
ここで、メモリセルＭ２２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２の間に与えられた電圧が印加され、メモリセルＭ２２の抵抗状態に応じて選択メモリセル電流Ｉｓｅｌが流れる。一方、非選択メモリセルアレイには、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられた電圧が印加されるが、いずれの組み合わせをとっても等価的に３段の直列接続になっているため、選択ビット線ＢＬ２に印加されたビット線電圧Ｖｂｌｒは、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイには非選択メモリセル電流Ｉｎｓｅｌはほとんど流れない。つまり、選択ビット線電流Ｉｂｌは、選択メモリセル電流Ｉｓｅｌとほとんど同じになり、選択されたメモリセルＭ２２の抵抗状態を読み出すことができる。
選択されたメモリセルＭ２２が正常なメモリセルの場合、（式３）に示すビット線電圧ＶｂｌｒがメモリセルＭ２２に印加されると、電流制御素子Ｄ２２には閾値電圧ＶＦを超える電圧が印加されるため、電流制御素子Ｄ２２はオン状態になる。これにより、抵抗変化素子Ｒ２２には、選択ビット線電流Ｉｂｌが流れる。選択ビット線電流Ｉｂｌは、抵抗変化素子Ｒ２２の抵抗状態（高抵抗状態または低抵抗状態）により異なる電流値となるので、選択ビット線電流Ｉｂｌの電流値を読み出し回路２０６で判定することで、メモリセルＭ２２が高抵抗状態か、低抵抗状態かを読み出すことができる。
一方、選択されたメモリセルＭ２２の電流制御素子Ｄ２２が破壊されているような場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｒは全て抵抗変化素子Ｒ２２に印加される。そのため、上記した選択ビット線電流Ｉｂｌは、メモリセルＭ２２が低抵抗状態でも高抵抗状態でも、正常なメモリセルの場合に流れるメモリセル電流以上の電流が流れる。したがって、メモリセルの抵抗状態を読み出すことができない。そこで、セル特性判定モードにより電流制御素子Ｄ２２が破壊されているかどうかを検出する必要がある。
電流制御素子が破壊されているかどうかを検出するセル特性判定モードにおいて、メモリセルＭ２２を選択するには、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式４）に示すビット線電圧Ｖｂｌｔを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態にする。つまり、ビット線ＢＬ２に、通常読み出しモードにおけるビット線電圧Ｖｂｌｒよりも、リファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ（電流制御素子Ｄ２２とほぼ同じ閾値電圧）だけ低いビット線電圧Ｖｂｌｔを印加する。なお、本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
通常読み出しモードと同様に、選択ビット線に流れる選択ビット線電流Ｉｂｌ’は、選択されたメモリセルＭ２２に流れる選択メモリセル電流Ｉｓｅｌ’と、非選択メモリセルアレイに流れる非選択メモリセル電流Ｉｎｓｅｌ’の和になる。ここで、メモリセルＭ２２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられた電圧が印加され、メモリセルＭ２２のセル特性状態に応じて選択メモリセル電流Ｉｓｅｌ’が流れる。一方、非選択メモリセルアレイには、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられた電圧が印加されるが、いずれの組み合わせをとっても等価的に３段の直列接続になっているため、選択ビット線ＢＬ２に印加されたビット線電圧Ｖｂｌｔは、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイには非選択メモリセル電流Ｉｎｓｅｌ’はほとんど流れない。つまり、選択ビット線電流Ｉｂｌ’は、選択メモリセル電流Ｉｓｅｌ’とほとんど同じになり、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。
ここで、選択されたメモリセルＭ２２が正常なメモリセルの場合は、（式４）に示すビット線電圧ＶｂｌｔがメモリセルＭ２２に印加されると、電流制御素子Ｄ２２には閾値電圧ＶＦ以下の電圧が印加されるため、電流制御素子Ｄ２２はオフ状態になる。これにより、抵抗変化素子Ｒ２２の抵抗状態に関わらず選択ビット線電流Ｉｂｌ’はほとんど電流が流れない。
一方、メモリセルＭ２２の電流制御素子Ｄ２２が破壊されている場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｔは全て抵抗変化素子Ｒ２２に印加される。ここで、抵抗変化素子Ｒ２２が低抵抗状態の時は、抵抗変化素子Ｒ２２には選択ビット線電流Ｉｂｌ’が流れるため、読み出し回路２０６で判定することで、メモリセルＭ２２が破壊されていることを検出することができる。ここで、読み出し回路２０６は、抵抗変化素子Ｒ２２に、例えば、低抵抗状態の正常な電流制御素子の最大オフ電流、つまり、低抵抗状態の正常な電流制御素子に閾値電圧を印加したときであって電流制御素子をオフ状態とみなせる場合の、電流制御素子に流れる電流の最大値以上の電流が流れる場合を、「メモリセルＭ２２が破壊されている」と判定することとしてもよい。
ところが、抵抗変化素子Ｒ２２が高抵抗状態の時は、抵抗変化素子Ｒ２２には選択ビット線電流Ｉｂｌ’が流れないために、メモリセルＭ２２が破壊されているかどうかは判定できない。
つまり、双方向型の電流制御素子を用いた本実施の形態における抵抗変化型不揮発性記憶装置２００において、セル特性判定モードでは、少なくとも、選択メモリセルの抵抗変化素子が低抵抗状態の場合は、選択メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができ、不良アドレスの特定をすることができる。また、選択メモリセルの抵抗変化素子が高抵抗状態の場合は、選択メモリセルの電流制御素子の状態を正しく判定することはできないが、選択メモリセルの抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、選択メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。
また、上記した（１）〜（４）のいずれの電流パスにおいても、３段のメモリセルが直列に接続されているため、非選択メモリセルアレイ中のリーク電流パス経路中の少なくとも２ビット以下のメモリセルが破壊されていても、残り１ビットが正常であれば非選択メモリセルアレイ電流Ｉｎｓｅｌは流れないため、選択メモリセルＭ２２の電流を判定することで、不良アドレスの特定をすることができる。また、例えば、Ｍ１２、Ｍ１１、Ｍ２３のように２ビットを超える不良セルが存在しても、（１）〜（４）のリーク電流パス上にいずれも２ビット以下の不良セルしかないため非選択メモリセルアレイ電流Ｉｎｓｅｌは流れず、同様に不良アドレスの特定をすることができる。また、同じリーク電流パス上の３ビット全てが不良セルのような場合は、メモリセルアレイ中の大部分のメモリセルも同様の不良を持っている場合であり、解析等で容易に不良メモリセルを見つけることは可能である。
図９は、通常読み出しモード時とセル特性判定モード時における各設定状態と読み出し回路２０６の端子ＳＡＯＵＴの状態を表した表（モード別真理値表）である。図９において、「Ｌ」は、本実施の形態における第１の論理出力であり、メモリセルの抵抗状態が低抵抗状態のときにセンスアンプ３００がＬ電位を出力することを示している。また、「Ｈ」は、本実施の形態における第２の論理出力であり、メモリセルの抵抗状態が高抵抗状態のときにセンスアンプ３００の出力がＨ電位を出力することを示している。
通常読み出しモード時においては、図９に示すように、ビット線電圧切り替え回路４００のＳＷ１はオン状態、ＳＷ２はオフ状態になっているため、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、読み出しクランプ電圧Ｖｃｒ（＝Ｖｒｅ＋Ｖｔｎ＋ＶＦ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子の読み出しクランプ電圧Ｖｃｒから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ＋ＶＦ）以下の電圧に設定される。
ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００の端子ＳＡＩＮの電位がＨ電位からＬ電位へと変移する。ここで、メモリセルの抵抗変化素子が低抵抗状態であれば、メモリセル電流が大きくなり、端子ＳＡＩＮの電位は早くＬ電位へと変移し、メモリセルの抵抗変化素子が高抵抗状態であれば、メモリセル電流が小さくなり、端子ＳＡＩＮの電位は遅くＬ電位へと変移するか、もしくはＨ電位のまま維持される。そのため、所定の出力タイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセルに流れる電流が小さいと判定し、端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセルに流れる電流が大きいと判定する。つまり、センスアンプ３００がＬ電位を出力すれば、メモリセルの状態は低抵抗状態を示し、センスアンプ３００の出力がＨ電位を出力すれば、メモリセルの状態は高抵抗状態を示す。
一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力はＬ電位になり、メモリセルの状態は低抵抗状態を示すが、抵抗変化素子が高抵抗状態の場合、センスアンプ３００の出力は、Ｌ電位、またはＨ電位になるため、メモリセルの抵抗状態を正確に判別することができない。
以上のように、通常読み出しモードにおいては、メモリセルが正常なセルの時は、センスアンプ３００の出力電位によって、メモリセルの抵抗状態を判定することができる。メモリセルの電流制御素子が破壊されたセルの時は、メモリセルの抵抗状態を判定することができない。
また、セル特性判定モード時においては、図９に示すように、ビット線電圧切り替え回路４００のＳＷ１はオフ状態、ＳＷ２はオン状態になっているため、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、セル特性判定クランプ電圧Ｖｃｔ（＝Ｖｒｅ＋Ｖｔｎ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子のセル特性判定クランプ電圧Ｖｃｔから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ）以下の電圧に設定される。
ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオフ状態になるため、メモリセルの抵抗変化素子の抵抗状態に関わらず、メモリセルに流れるメモリセル電流はほとんど流れない。このメモリセル電流を、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００で判定すると、センスアンプ３００の出力は、抵抗変化素子の抵抗状態に関わらずＨ電位を出力する。
一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力は、Ｌ電位になり、電流制御素子が破壊されていることを判定することができるが、抵抗変化素子が高抵抗状態の場合、センスアンプ３００の出力は、抵抗変化素子の抵抗値によって、Ｌ電位、またはＨ電位になるため、メモリセルのセル特性状態を正確に判別することができない。
また、メモリセルの抵抗変化素子が高抵抗状態の場合は、あらかじめ抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。あらかじめ抵抗変化素子を低抵抗状態にした場合に、電流制御素子に所定値以上の電流が流れないならば、電流制御素子が正常であると明確に判断することが可能である。抵抗変化素子を低抵抗状態にするには、書き込み回路２０５により、ＢＬ１を基準にしてＷＬ１に高い電位となるＬＲ書き込み電圧Ｖｗｌを印加すると、抵抗変化素子Ｒ１１は低抵抗状態に変化する。
以上のように、セル特性判定モードにおいては、少なくとも、メモリセルの抵抗変化素子が低抵抗状態の場合は、メモリセルの電流制御素子の状態を判定することができる。つまり、抵抗変化素子が低抵抗状態でありかつ電流制御素子に所定値以上の電流が流れるならば、メモリセルの電流制御素子が短絡異常を有していると判定することができる。なお、所定値とは、上記した最大オフ電流の値としてもよい。
また、メモリセルの抵抗変化素子が高抵抗状態の場合は、メモリセルの電流制御素子の状態を正確に判定することができないが、抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。破壊状態である電流制御素子を有すると判定されたメモリセルは、使用しないこととするか、または、所定のリペア処理等を行うこととしてもよい。
次に、セル特性判定モード時の判定フローの一例について説明する。
図１０ａは、メモリセルの抵抗変化素子の状態に依存しないセル特性判定モード時の判定フローの一例である。初めに、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ１０１）、ビット線電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも一つのメモリセルを選択する（ステップＳ１０２）。また、その選択されたメモリセルに対して読み出し動作を行う（ステップＳ１０３）。
そして、センスアンプ３００の端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ１０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ１０５）。Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ１０６）。そして、全メモリセル領域を判定（ステップＳ１０７）した後、セル特性判定モードを終了する。
つまり、図１０ａのセル特性判定モード時の判定フローでは、センスアンプ３００の端子ＳＡＯＵＴにＬ電位が出力されれば、メモリセルの電流制御素子が破壊されていると判定できる。
図１０ｂは、メモリセルの抵抗変化素子の状態を最初に低抵抗状態に設定した後の、セル特性判定モード時の判定フローの一例である。初めに、セル特性判定の対象となるメモリセルを低抵抗状態に設定し（ステップＳ２００）、その後、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ２０１）、ビット線電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも一つのメモリセルを選択する（ステップＳ２０２）。また、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ２０３）。
そして、センスアンプ３００の端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ２０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ２０５）。Ｈ電位であれば正常セルとして判定する（ステップＳ２０６）。そして、全メモリセル領域を判定（ステップＳ２０７）した後、セル特性判定モードを終了する。
つまり、図１０ｂのセル特性判定モード時の判定フローでは、あらかじめメモリセルの抵抗変化素子の状態を低抵抗状態に設定することで、メモリセルの電流制御素子が破壊されているかどうかを正確に判定することができる。
（第１の実施の形態の変形例）
図１１ａ〜図１１ｃは、本発明の第１の実施の形態における不揮発性記憶装置の読み出し回路２０６のビット線制御電圧発生回路５００の変形例を示す回路図である。
図１１ａに示すビット線制御電圧発生回路５０１は、図６のビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０を、固定抵抗素子ＲＲ２１に変更した例である。固定抵抗素子ＲＲ２１の抵抗値は、リファレンス抵抗変化素子ＲＥ１０が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定される。本変形例では、固定抵抗素子は１つだけしか記載していないが、複数個備えてスイッチでそれぞれ独立に切り替えても構わない。
リファレンス抵抗変化素子ＲＥ１０を固定抵抗素子ＲＲ２１に変更することで、リファレンス抵抗変化素子ＲＥ１０の抵抗値を事前に設定する必要がないため、ビット線制御電圧発生回路５０１では、ＯＵＴ１およびＯＵＴ２に出力される読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔを容易に生成することができる。また、抵抗値のばらつきが小さい固定抵抗素子ＲＲ２１を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
図１１ｂに示すビット線制御電圧発生回路５０２は、図６のビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０を、固定抵抗素子ＲＲ２２に変更し、ビット線制御電圧発生回路５００のリファレンス電流制御素子ＲＤ１１を固定抵抗素子ＲＲ１２に変更した例である。固定抵抗素子ＲＲ２２の抵抗値は、リファレンス抵抗変化素子ＲＥ１０が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定され、固定抵抗素子ＲＲ１２の抵抗値は、リファレンス電流制御素子ＲＤ１１の閾値電圧ＶＦに相当する電圧が、固定抵抗素子ＲＲ１２の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子ＲＲ２２を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
図１１ｃに示すビット線制御電圧発生回路５０３は、図６のビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０とＮＭＯＳトランジスタＮ１０を固定抵抗素子ＲＲ２３に変更し、ビット線制御電圧発生回路５００のリファレンス電流制御素子ＲＤ１０を固定抵抗素子ＲＲ１３にした例である。固定抵抗素子ＲＲ２３の抵抗値は、ＮＭＯＳトランジスタの閾値電圧Ｖｔｎとリファレンス抵抗変化素子ＲＥ１０に印加される電圧に相当する電圧が固定抵抗素子ＲＲ２３に印加されるように設定される。また、固定抵抗素子ＲＲ１３の抵抗値は、リファレンス電流制御素子ＲＤ１１の閾値電圧ＶＦに相当する電圧が、固定抵抗素子ＲＲ１３の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子ＲＲ１３を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
以上の図１１ａ〜図１１ｃは、第１の実施の形態におけるビット線制御電圧発生回路５００の変形例であるが、いずれも出力端子ＯＵＴ１には、電流制御素子の閾値電圧を超える電圧が出力され、出力端子ＯＵＴ２には、メモリセルの電流制御素子の閾値電圧以下の電圧が出力されるような回路構成であれば構わない。また、リファレンス固定抵抗素子は、抵抗変化素子でも構わない。
（第２の実施の形態）
次に、本発明の第２の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
図１２は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図である。以降の図の説明において、今までの図と同じ構成要素については同じ符号を用い、説明を省略する。
図１２に示す読み出し回路２０６は、センスアンプ３０１と、ビット線電圧切り替え回路４００と、ビット線制御電圧発生回路５０４から構成されている。
センスアンプ３０１は、比較回路３１０と、カレントミラー回路３２１と、ビット線電圧制御トランジスタＮ１（ビット線電圧制限回路）とで構成されている。カレントミラー回路３２１は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、定電流回路３３０とで構成されている。カレントミラー回路３２１のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子と、ＰＭＯＳトランジスタＰ４のドレイン端子は、それぞれ、ビット線制御電圧発生回路５０４に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×Ｍ３）が決まる。同様に、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ４のそれぞれのサイズ比で決まるミラー比Ｍ４（＝Ｐ４／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ４の負荷電流Ｉｌｄ４（＝Ｉｒｅｆ×Ｍ４）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３＝Ｉｌｄ４）に設定することができる。
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５０４で生成される。ビット線制御電圧発生回路５０４は、読み出しクランプ電圧Ｖｃｒを発生する読み出しクランプ電圧発生回路５１０と、セル特性判定クランプ電圧Ｖｃｔを発生するセル特性判定クランプ電圧発生回路５２０から構成されている。
読み出しクランプ電圧発生回路５１０は、ＮＭＯＳトランジスタＮ１４と、リファレンスメモリセルＲＭ１４とで構成されている。リファレンスメモリセルＲＭ１４は、リファレンス抵抗変化素子ＲＥ１４とリファレンス電流制御素子ＲＤ１４とが直列接続されて構成されている。ここで、ＮＭＯＳトランジスタＮ１４のドレイン端子とゲート端子は、カレントミラー回路３２１のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０４の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子ＯＵＴ１より出力する。ＮＭＯＳトランジスタＮ１４のソース端子は、リファレンスメモリセルＲＭ１４のリファレンス抵抗変化素子ＲＥ１４の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１４のもう一方の端子は、リファレンス電流制御素子ＲＤ１４の一方の端子と接続され、リファレンス電流制御素子ＲＤ１４のもう一方の端子は、接地されている。
また、セル特性判定クランプ電圧発生回路５２０は、ＮＭＯＳトランジスタＮ２４と、リファレンス固定抵抗素子ＲＲ２４とで構成されている。ＮＭＯＳトランジスタＮ２４のドレイン端子とゲート端子は、カレントミラー回路３２１のＰＭＯＳトランジスタＰ４のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０４の出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子ＯＵＴ２より出力する。ＮＭＯＳトランジスタＮ２４のソース端子は、リファレンス固定抵抗素子ＲＲ２４の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２４のもう一方の端子は接地されている。
ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２４は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２４は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０、およびリファレンス固定抵抗素子ＲＲ２４の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
以上の構成により、リファレンスメモリセルＲＭ１４は、メモリセルアレイ２０２に含まれるメモリセルＭ１１、Ｍ１２、Ｍ１３、・・・と同じ構成で実現することができるため、より高精度にメモリセルの状態を検出することができ、また、抵抗値のばらつきが小さい固定抵抗素子ＲＲ２４を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
（第３の実施の形態）
次に、本発明の第３の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
図１３は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図であり、図１２のセル特性判定クランプ電圧発生回路５２０を少なくとも２つ含む構成である。また、本実施の形態では、２つのセル特性判定クランプ電圧発生回路で構成されている場合について説明をするが、３つ以上のセル特性判定クランプ電圧発生回路で構成しても構わない。
図１３に示す読み出し回路２０６は、センスアンプ３０２と、ビット線電圧切り替え回路４０１と、ビット線制御電圧発生回路５０５から構成されている。
センスアンプ３０２は、比較回路３１０と、カレントミラー回路３２２と、ビット線電圧制御トランジスタＮ１（ビット線電圧制限回路）とで構成されている。カレントミラー回路３２２は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５と、定電流回路３３０とで構成されている。カレントミラー回路３２２のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子と、ＰＭＯＳトランジスタＰ４のドレイン端子と、ＰＭＯＳトランジスタＰ５のドレイン端子は、それぞれ、ビット線制御電圧発生回路５０５に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線電圧切り替え回路４０１の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×Ｍ３）が決まる。同様に、ＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ５からそれぞれ負荷電流Ｉｌｄ４、Ｉｌｄ５が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３＝Ｉｌｄ４＝Ｉｌｄ５）に設定することができる。
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５０５で生成される。ビット線制御電圧発生回路５０５は、読み出しクランプ電圧Ｖｃｒを発生する読み出しクランプ電圧発生回路５１０と、第１のセル特性判定クランプ電圧Ｖｃｔ１を発生するセル特性判定クランプ電圧発生回路５２１と、第２のセル特性判定クランプ電圧Ｖｃｔ２を発生するセル特性判定クランプ電圧発生回路５２２から構成されている。
読み出しクランプ電圧発生回路５１０は、ＮＭＯＳトランジスタＮ１４と、リファレンスメモリセルＲＭ１４とで構成されている。リファレンスメモリセルＲＭ１４は、リファレンス抵抗変化素子ＲＥ１４とリファレンス電流制御素子ＲＤ１４とが直列接続されて構成されている。ここで、ＮＭＯＳトランジスタＮ１４のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子ＯＵＴ１より出力する。ＮＭＯＳトランジスタＮ１４のソース端子は、リファレンスメモリセルＲＭ１４のリファレンス抵抗変化素子ＲＥ１４の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１４のもう一方の端子は、リファレンス電流制御素子ＲＤ１４の一方の端子と接続され、リファレンス電流制御素子ＲＤ１４のもう一方の端子は、接地されている。
また、セル特性判定クランプ電圧発生回路５２１は、ＮＭＯＳトランジスタＮ２５と、リファレンス固定抵抗素子ＲＲ２５とで構成されている。ＮＭＯＳトランジスタＮ２５のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ４のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２と接続され、第１のセル特性判定クランプ電圧Ｖｃｔ１を出力端子ＯＵＴ２より出力する。ＮＭＯＳトランジスタＮ２５のソース端子は、リファレンス固定抵抗素子ＲＲ２５の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２５のもう一方の端子は接地されている。
同様に、セル特性判定クランプ電圧発生回路５２２は、ＮＭＯＳトランジスタＮ２６と、リファレンス固定抵抗素子ＲＲ２６とで構成されている。ＮＭＯＳトランジスタＮ２６のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ５のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ３と接続され、第２のセル特性判定クランプ電圧Ｖｃｔ２を出力端子ＯＵＴ３より出力する。ＮＭＯＳトランジスタＮ２６のソース端子は、リファレンス固定抵抗素子ＲＲ２６の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２６のもう一方の端子は接地されている。
ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１４、およびリファレンス固定抵抗素子ＲＲ２５、ＲＲ２６の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力される第１のセル特性判定クランプ電圧Ｖｃｔ１、出力端子ＯＵＴ３から出力される第２のセル特性判定クランプ電圧Ｖｃｔ２は、リファレンス抵抗変化素子ＲＥ１４に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１４、Ｎ２５、Ｎ２６の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１４の閾値電圧をＶＦ（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・とほぼ同じ閾値電圧）、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６に印加される電圧をＶｒｅ１、Ｖｒｅ２とすると、それぞれ、（式５）、（式６）、（式７）で表される。
Ｖｃｒ ＝ Ｖｒｅ ＋ Ｖｔｎ ＋ ＶＦ （式５）
Ｖｃｔ１ ＝ Ｖｒ１ ＋ Ｖｔｎ （式６）
Ｖｃｔ２ ＝ Ｖｒ２ ＋ Ｖｔｎ （式７）
ＮＭＯＳトランジスタＮ１４、Ｎ２５、Ｎ２６はセンスアンプ３０２のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３０２のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１４とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。同様に、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ２５とＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ２６とＰＭＯＳトランジスタＰ５を縮小したサイズで構成してもよい。このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１４の閾値電圧ＶＦ分低い電圧と、リファレンス抵抗変化素子ＲＥ１４に印加される電圧Ｖｒｅとリファレンス固定抵抗素子ＲＲ２５に印加される電圧Ｖｒｅ１の差分電圧（Ｖｒｅ−Ｖｒｅ１）の合計の電圧が出力される。また、出力端子ＯＵＴ３から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１４の閾値電圧ＶＦ分低い電圧と、リファレンス抵抗変化素子ＲＥ１４に印加される電圧Ｖｒｅとリファレンス固定抵抗素子ＲＲ２６に印加される電圧Ｖｒｅ２の差分電圧（Ｖｒｅ−Ｖｒｅ２）の合計の電圧が出力される。
一方、ビット線電圧切り替え回路４０１は、スイッチＳＷ１とＳＷ２とＳＷ３で構成されている。ビット線電圧切り替え回路４０１のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２と接続され、スイッチＳＷ３の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ３と接続されている。スイッチＳＷ１とスイッチＳＷ２とスイッチＳＷ３のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線電圧切り替え回路４０１は、センスアンプ３０２の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２、ＳＷ３をオフ状態にすることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２とＳＷ３のいずれか１つをオン状態、他をオフ状態にすることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２の第１のセル特性判定クランプ電圧Ｖｃｔ１、または出力端子ＯＵＴ３の第２のセル特性判定クランプ電圧Ｖｃｔ２をトランジスタＮ１のゲート端子に出力する。つまり、ビット線電圧切り替え回路４０１は、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Ｖｃｒを印加し、セル特性判定モード時には第１のセル特性判定クランプ電圧Ｖｃｔ１、または第２のセル特性判定クランプ電圧Ｖｃｔ２を印加する。
以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔ１（ＳＷ１：オン状態、ＳＷ２オフ状態）、Ｖｂｌｔ２（ＳＷ１：オフ状態、ＳＷ２オン状態）は、それぞれ、（式８）、（式９）、（式１０）で表すことができる。
Ｖｂｌｒ ≦ Ｖｒｅ ＋ ＶＦ （式８）
Ｖｂｌｔ１ ≦ Ｖｒｅ１ （式９）
Ｖｂｌｔ２ ≦ Ｖｒｅ２ （式１０）
以上の構成により、通常読み出しモード時には、ビット線には電流制御素子の閾値電圧ＶＦを超える電圧が印加されることによって、メモリセルアレイ２０２に含まれる電流制御素子がオン状態になり、メモリセル状態を検出することができる。また、セル特性判定モード時には、ビット線には電流制御素子の閾値電圧ＶＦ以下の複数の電圧を切り替えて印加することによって、様々なばらつきを持った電流制御素子の特性を検出することができる。
図１４は、第３の実施の形態における不揮発性記憶装置を用いたセル特性判定モード時の判定フローの一例である。本判定フローは、図１３で説明をした回路図を例に、第１と第２のクランプ電圧が設定できることとして説明をする。
初めに、セル特性判定モード時を設定すると（ステップＳ３００）、ビット線電圧切り替え回路４０１のＳＷ１はオフ状態になる。次に、第１のセル特性判定クランプ電圧を設定するため（ステップＳ３０１）、ビット線電圧切り替え回路４０１のＳＷ２はオン状態に、ＳＷ３はオフ状態になることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２が選択され、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に、第１のセル特性判定クランプ電圧Ｖｃｔ１が印加される。次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも一つのメモリセルを選択し（ステップＳ３０２）、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ３０３）。そして、センスアンプ３０２の出力電圧を判定し（ステップＳ３０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定し（ステップＳ３０５）、Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ３０６）。そして、全てのセル特性判定クランプ電圧での検出がされていれば（ステップＳ３０７でＹｅｓ）、全メモリセル領域を判定（ステップＳ３０９）した後、セル特性判定モードを終了し、全てのセル特性判定クランプ電圧での検出がされていなければ（ステップＳ３０７でＮｏ）、次のセル特性判定クランプ電圧（第２のセル特性判定クランプ電圧以降）に切り替えて（ステップＳ３０８）、読み出し動作（ステップＳ３０３）以降のフローを繰り返す。
つまり、図１４のセル特性判定モード時の判定フローでは、複数のセル特性判定動作電圧で順次メモリセルの状態を検出することができるため、メモリセルの電流制御素子の閾値電圧のばらつき等を評価することができる。
図１４のセル特性判定モード時において、セル特性判定クランプ電圧は、低いセル特性判定クランプ電圧から評価を開始し、次により高いセル特性判定クランプ電圧に設定をするほうが望ましい。これは、最初に高いセル特性判定クランプ電圧を設定した場合、メモリセルの電流制御素子が破壊されていると、その設定された高いセル特性判定クランプ電圧がメモリセルの抵抗変化素子に印加され、抵抗変化素子の書き込み電圧を超えると抵抗変化素子の状態が変化する場合があるからである。特に、抵抗変化素子が高抵抗状態に変化すると、図９のモード別真理値表でも説明したように、メモリセルの破壊状態が検出されない場合が発生する。また、セル特性判定モード時に印加される電圧の印加極性は、メモリセルが低抵抗状態に変化する極性で印加するほうがより望ましい。
（第４の実施の形態）
次に、本発明の第４の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
図１５は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図であり、図１５に示すとおり、ビット線制御電圧発生回路５０６に少なくとも２つ以上の電圧源を用いた構成の一例を示している。また、本実施の形態では、２つの電圧源で構成されている場合について説明をするが、３つ以上の電圧源で構成して、ビット線電圧切り替え回路４００のスイッチで切り替えても構わない。
図１５に示す読み出し回路２０６は、センスアンプ３０３と、ビット線電圧切り替え回路４００と、ビット線制御電圧発生回路５０６から構成されている。
ビット線制御電圧発生回路５０６は、電圧源ＶＰＰ１、ＶＰＰ２から構成されている。電圧源ＶＰＰ１は、ビット線制御電圧発生回路５０６の出力端子ＯＵＴ１から読み出しクランプ電圧Ｖｃｒを出力し、電圧源ＶＰＰ２は、ビット線制御電圧発生回路５０６の出力端子ＯＵＴ２からセル特性判定クランプ電圧Ｖｃｔを出力する。なお、電圧源ＶＰＰ１、ＶＰＰ２は、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。
センスアンプ３０３は、比較回路３１０と、カレントミラー回路３２３と、ビット線電圧制御トランジスタＮ１（ビット線電圧制限回路）とで構成されている。カレントミラー回路３２３は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、定電流回路３３０とで構成されている。カレントミラー回路３２３のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、電圧源ＶＰＰ１、または電圧源ＶＰＰ２から供給される。電圧源ＶＰＰ１は、（式１）で示す読み出しクランプ電圧Ｖｃｒを発生し、電圧源ＶＰＰ２は、（式２）で示すセル特性判定クランプ電圧Ｖｃｔを発生する。
ビット線電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、電圧源ＶＰＰ１と接続され、スイッチＳＷ２の一方の端子は、電圧源ＶＰＰ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０３のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線電圧切り替え回路４００は、センスアンプ３０３の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、電圧源ＶＰＰ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、電圧源ＶＰＰ２のセル特性判定クランプ電圧Ｖｃｔをビット線電圧制御トランジスタＮ１のゲート端子に出力する。つまり、ビット線電圧切り替え回路４００は、センスアンプ３０３のビット線電圧制御トランジスタＮ１のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Ｖｃｒを印加し、セル特性判定モード時にはセル特性判定クランプ電圧Ｖｃｔを印加する。
以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔは、それぞれ、（式３）、（式４）で表すことができ、安定した電圧源を用いることでより高精度にメモリセルの状態を検出することができる。
（第５の実施の形態）
次に、本発明の第５の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
図１６は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図である。
図１６に示す読み出し回路２０６は、センスアンプ３０４と、ビット線電圧切り替え回路４００と、ビット線制御電圧発生回路５０７から構成されている。
ビット線制御電圧発生回路５０７は、電圧源ＶＰＰとリファレンス電流制御素子ＲＤ１５から構成されている。電圧源ＶＰＰは、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１から読み出しクランプ電圧Ｖｃｒを出力する。電圧源ＶＰＰは、リファレンス電流制御素子ＲＤ１５の一方の端子と接続されている。リファレンス電流制御素子ＲＤ１５のもう一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続され、リファレンス電流制御素子ＲＤ１５は、セル特性判定クランプ電圧Ｖｃｔを出力する。なお、電圧源ＶＰＰは、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。
センスアンプ３０４は、比較回路３１０と、カレントミラー回路３２３と、ビット線電圧制御トランジスタＮ１（ビット線電圧制限回路）と、ビット線プリチャージトランジスタＮ１１と、ビット線電圧検知回路６００とで構成されている。カレントミラー回路３２３は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、定電流回路３３０とで構成されている。カレントミラー回路３２３のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線プリチャージトランジスタＮ１１のゲート端子に接続されるとともに、ビット線電圧検知回路６００の出力端子ＢＤＯＵＴと接続されている。ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されるとともに、ビット線プリチャージトランジスタＮ１１のソース端子と、ビット線電圧検知回路６００の入力端子ＢＤＩＮと接続されている。ビット線プリチャージトランジスタＮ１１のドレイン端子は電源電圧と接続されている。また、比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
ビット線電圧検知回路６００は、ＰＭＯＳトランジスタＰ１０と、ＮＭＯＳトランジスタＮ１３で構成されたインバータ素子である。ＰＭＯＳトランジスタＰ１０のソース端子は、ビット線電圧検知回路６００の端子ＶＤＤＢＤを介して、ビット線電圧切り替え回路４００と接続されている。ＰＭＯＳトランジスタＰ１０のゲート端子は、接地されている。ＰＭＯＳトランジスタＰ１０のドレイン端子は、ビット線電圧検知回路６００の出力端子ＢＤＯＵＴと接続されるとともに、ＮＭＯＳトランジスタＮ１３のドレイン端子と接続されている。ＮＭＯＳトランジスタＮ１３のゲート端子は、ビット線電圧検知回路６００の入力端子ＢＤＩＮと接続され、ＮＭＯＳトランジスタＮ１３のソース端子は、接地されている。
ビット線電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０４のビット線電圧検知回路６００の端子ＶＤＤＢＤと接続されている。
ビット線制御電圧発生回路５０７は、電圧源ＶＰＰとリファレンス電流制御素子ＲＤ１５から構成されている。電圧源ＶＰＰ、は（式１）で示される読み出しクランプ電圧Ｖｃｒを発生し、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１を介して読み出しクランプ電圧Ｖｃｒを出力する。リファレンス電流制御素子ＲＤ１５の一方の端子は、電圧源ＶＰＰと接続され、もう一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続されて、（式２）で示されるセル特性判定クランプ電圧Ｖｃｔを発生する。ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒからリファレンス電流制御素子ＲＤ１５の閾値電圧ＶＦ分降下した電圧になる。
ビット線電圧切り替え回路４００は、センスアンプ３０４の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、読み出しクランプ電圧Ｖｃｒをビット線電圧検知回路６００の端子ＶＤＤＢＤに出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、セル特性判定クランプ電圧Ｖｃｔをビット線電圧検知回路６００の端子ＶＤＤＢＤに出力する。
一方、ビット線電圧検知回路６００は、センスアンプ３０４の端子ＢＬＩＮを介してビット線の電位を入力端子ＢＤＩＮで検知する。ビット線の電位がビット線電圧検知回路６００の閾値電圧以下の場合には、ＮＭＯＳトランジスタＮ１３がオフ状態になり、端子ＶＤＤＢＤから供給される電圧が出力端子ＢＤＯＵＴを介して、ビット線電圧制御トランジスタＮ１のゲート端子と、ビット線プリチャージトランジスタＮ１１のゲート端子に印加されることで、ビット線の電位はビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した電圧までプリチャージされる。ビット線の電位が、ビット線電圧検知回路６００の閾値電圧を超えると、ＮＭＯＳトランジスタＮ１３がオン状態になり、ビット線電圧検知回路６００の出力端子ＢＤＯＵＴの電圧が低下することによって、ビット線電圧制御トランジスタＮ１、およびビット線プリチャージトランジスタＮ１１はオフ状態になる。つまり、ビット線の電位がビット線電圧検知回路６００の閾値電圧以下の時は、ビット線プリチャージトランジスタＮ１１によってビット線を高速に所定の電位までプリチャージすることができる。
以上の構成によって、ビット線に印加される電圧は、ビット線プリチャージトランジスタＮ１１によって所定の電位にプリチャージされるので、高速にメモリセルの状態を検出することができる。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
例えば、メモリセルにおいて、電流制御素子と、抵抗変化素子との上下の接続関係を逆にして接続しても構わないし、第１の抵抗変化層と第２の抵抗変化層との上下の接続関係を逆にし、下部電極と上部電極との上下の接続関係を逆にしても構わない。
また、上記した実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
また、上記の実施の形態における上部電極、下部電極、第１の抵抗変化層、第２の抵抗変化層の材料は一例であって、その他の材料を用いても構わない。例えば、抵抗変化素子の金属酸化物層はタンタル酸化物の積層構造で構成されるとして説明したが、本発明の上述した作用効果は、金属酸化物層がタンタル酸化物の場合に限って発現されるものではなく、抵抗変化素子は、可逆的に少なくとも２つ以上の抵抗値を遷移する素子であれば、他の構成や材料であっても構わないことは明白である。
また、上記の実施の形態における電流制御素子は双方向型の電流制御素子について記載しているが、単方向ダイオードを用いても構わない。また、上記の実施の形態における電流制御素子は、ＰＮダイオードやショットキーダイオード、ツェナーダイオードでも構わない。
以上説明したように、本発明に係るクロスポイント構成の抵抗変化型不揮発性記憶装置は、双方向特性を有する電流制御素子を用いたメモリセルの不良セルのアドレスの検出をし、その不良セルの解析を行うことで、信頼性の高いメモリを実現するのに有用である。
１０、１００ 電流制御素子
２０、１０１ 抵抗変化素子
２１ 第１の抵抗変化層
２２ 第２の抵抗変化層
２３ 下部電極
２４ 上部電極
３０、１０２、１２８０ メモリセル
５０ 下部配線
５１ 上部配線
２００ 抵抗変化型不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ ワード線選択回路（メモリセル選択回路）
２０４ ビット線選択回路（メモリセル選択回路）
２０５ 書き込み回路
２０６ 読み出し回路
２０７ データ信号入出力回路
２０８ アドレス信号入力回路
２０９ 制御回路
３００ センスアンプ
３１０ 比較回路（検知回路）
４００、４０１ ビット線電圧切り替え回路
５００、５０２、５０３、５０４、５０５、５０６、５０７ ビット線制御電圧発生回路
６００ ビット線電圧検知回路（電圧検知回路）
ＢＬ１、ＢＬ２、ＢＬ３ ビット線
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３ 電流制御素子
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３ メモリセル
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３ 抵抗変化素子
ＷＬ１、ＷＬ２、ＷＬ３ ワード線
また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、第１の平面内において互いに平行に配置された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行に、かつ、前記ワード線と立体交差するように配置された複数のビット線と、低抵抗状態と高抵抗状態の少なくとも２つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、前記複数のワード線と前記複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択された前記メモリセルの抵抗状態を読み出す読み出し回路とを備え、前記読み出し回路は、前記閾値電圧より高い第１電圧と、前記閾値電圧より低い第２電圧を発生し、それぞれ第１出力端子および第２出力端子から出力するビット線制御電圧発生回路と、前記ビット線制御電圧発生回路に接続され、前記第１電圧と前記第２電圧とを切り替えて出力するビット線電圧切り替え回路と、出力端子が前記メモリセル選択回路に接続され、制御端子が前記ビット線電圧切り替え回路に接続されたビット線電圧制限回路と、前記ビット線電圧制限回路の制御端子に印加される電圧により前記選択されたビット線に印加される電圧が決定され、前記選択されたメモリセルに前記選択されたワード線、および前記選択されたビット線を介して流れる電流を検知する検知回路とを有し、前記検知回路は、前記第１電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルが低抵抗状態のときは第１の論理出力を出力し、高抵抗状態のときは第２の論理出力を出力し、前記第２電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルにおいて前記電流制御素子が短絡異常を有していれば、前記抵抗変化素子が低抵抗状態のときに第１の論理出力を出力し、高抵抗状態のときに第１または第２の論理出力を出力する。この際、前記ビット線電圧制限回路は、Ｎ型ＭＯＳトランジスタからなり、前記ビット線電圧制限回路の前記出力端子は、前記Ｎ型ＭＯＳトランジスタのソースおよびドレインの一方であり、前記ビット線電圧制限回路の前記制御端子は、前記Ｎ型ＭＯＳトランジスタのゲートであることが好ましい。
なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリセル選択回路に相当する。
つまり、メモリセル３０に流れる電流が大きければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと早く変移し、メモリセル３０に流れる電流が小さければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと遅く変移するか、またはＨ電位のまま維持される。そして、所定の出力センスタイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセル３０に流れる電流が大きいと判定する。また、同様に端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセル３０に流れる電流が小さいと判定する。なお、図６には示していないが、端子ＳＡＲＥＦから印加される基準電圧Ｖｒｅｆは、抵抗変化型不揮発性記憶装置２００内部で発生させても良いし、または、外部端子から印加しても構わない。
ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００の端子ＳＡＩＮの電位がＨ電位からＬ電位へと変移する。ここで、メモリセルの抵抗変化素子が低抵抗状態であれば、メモリセル電流が大きくなり、端子ＳＡＩＮの電位は早くＬ電位へと変移し、メモリセルの抵抗変化素子が高抵抗状態であれば、メモリセル電流が小さくなり、端子ＳＡＩＮの電位は遅くＬ電位へと変移するか、もしくはＨ電位のまま維持される。そのため、所定の出力タイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセルに流れる電流が大きいと判定し、端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセルに流れる電流が小さいと判定する。つまり、センスアンプ３００がＬ電位を出力すれば、メモリセルの状態は低抵抗状態を示し、センスアンプ３００の出力がＨ電位を出力すれば、メモリセルの状態は高抵抗状態を示す。
ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２４は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２４は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１４、およびリファレンス固定抵抗素子ＲＲ２４の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。

Claims (17)

  1. 抵抗変化型不揮発性記憶装置の検査方法であって、
    前記抵抗変化型不揮発性記憶装置は、
    低抵抗状態と高抵抗状態の少なくとも２つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、
    前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、メモリセルを選択するメモリセル選択回路と、
    選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、および、前記閾値電圧より低い第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、選択された前記メモリセルの抵抗状態を読み出す読み出し回路と、を備え、
    前記第２電圧による前記メモリセルの抵抗状態の読み出しのときに、前記電流制御素子に所定値以上の電流が流れるならば、前記電流制御素子が短絡異常を有していると判定する工程と、
    前記第１電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子の状態が低抵抗状態か高抵抗状態かを判定する工程と、を含む
    抵抗変化型不揮発性記憶装置の検査方法。
  2. 前記第２電圧は、前記第１電圧より前記閾値電圧の電圧値だけ低い
    請求項１に記載の抵抗変化型不揮発性記憶装置の検査方法。
  3. 前記電流制御素子が短絡異常を有していると判定する工程の前に、
    前記メモリセルに対し低抵抗状態の書き込み動作を行う工程をさらに含み、
    前記電流制御素子に前記所定値以上の電流が流れないならば、前記電流制御素子が正常であると判定する
    請求項１または２に記載の抵抗変化型不揮発性記憶装置の検査方法。
  4. 前記第２電圧により前記メモリセルの抵抗状態を読み出した後、前記第１電圧により前記メモリセルの抵抗状態を読み出す
    請求項１〜３のいずれか１項に記載の抵抗変化型不揮発性記憶装置の検査方法。
  5. 前記所定値は、低抵抗状態の正常な前記電流制御素子に前記閾値電圧を印加したときであって前記電流制御素子をオフ状態とみなせる場合の、前記電流制御素子に流れる電流の最大値である
    請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶装置の検査方法。
  6. 第１の平面内において互いに平行に配置された複数のワード線と、
    前記第１の平面に平行な第２の平面内において互いに平行に、かつ、前記ワード線と立体交差するように配置された複数のビット線と、
    低抵抗状態と高抵抗状態の少なくとも２つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れ電流制御素子とで構成される複数のメモリセルを有し、前記複数のワード線と前記複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、
    前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、メモリセルを選択するメモリセル選択回路と、
    選択された前記メモリセルの抵抗状態を読み出す読み出し回路と、を備え、
    前記読み出し回路は、
    前記閾値電圧より高い第１電圧と、前記閾値電圧より低い第２電圧を発生し、それぞれ第１出力端子および第２出力端子から出力するビット線制御電圧発生回路と、
    前記ビット線制御電圧発生回路に接続され、前記第１電圧と前記第２電圧とを切り替えて出力するビット線電圧切り替え回路と、
    出力端子が前記メモリ選択回路に接続され、制御端子が前記ビット線電圧切り替え回路に接続されたビット線電圧制限回路と、
    前記ビット線電圧制限回路の制御端子に印加される電圧により前記選択されたビット線に印加される電圧が決定され、前記選択されたメモリセルに前記選択されたワード線、および前記選択されたビット線を介して流れる電流を検知する検知回路と、を有し、
    前記検知回路は、
    前記第１電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルが低抵抗状態のときは第１の論理出力を出力し、高抵抗状態のときは第２の論理出力を出力し、
    前記第２電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルにおいて前記電流制御素子が短絡異常を有していれば、前記抵抗変化素子が低抵抗状態のときに第１の論理出力を出力し、高抵抗状態のときに第１または第２の論理出力を出力する
    抵抗変化型不揮発性記憶装置。
  7. 前記ビット線電圧制限回路は、Ｎ型ＭＯＳトランジスタからなり、前記ビット線電圧制限回路の前記出力端子は、前記Ｎ型ＭＯＳトランジスタのソースおよびドレインの一方であり、前記ビット線電圧制限回路の前記制御端子は、前記Ｎ型ＭＯＳトランジスタのゲートである
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  8. 前記第２電圧は、前記第１電圧より前記閾値電圧の電圧値だけ低い
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  9. 前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第１出力端子と前記第２出力端子との間に、電流制御素子が接続されている
    請求項６〜８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  10. 前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第１出力端子と前記第２出力端子との間に固定抵抗素子が接続され、
    前記固定抵抗素子の抵抗値は、前記第１電圧と前記第２電圧の電位差が前記閾値電圧に等しくなるように設定されている
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  11. 前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の接地電位と前記第２出力端子との間に、ドレインとゲートが接続されたＮ型ＭＯＳトランジスタと抵抗素子とが直列接続されている
    請求項６〜１０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  12. 前記抵抗素子は、前記メモリセルと同じ構造の抵抗変化素子で形成され、低抵抗状態または高抵抗状態のいずれかに設定されている
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
  13. 前記抵抗素子は、固定抵抗素子で形成され、
    前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態の抵抗値と高抵抗状態の抵抗値の間の抵抗値に設定されている
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
  14. 前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の接地電位と前記第２出力端子との間に固定抵抗素子が接続され、
    前記固定抵抗素子の抵抗値は、前記第１電圧と前記第２電圧の電位差が前記閾値電圧に等しくなるように設定されている
    請求項６〜１０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  15. 前記第２電圧は、前記第１電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第１出力端子と前記第２出力端子との間に、前記メモリセルと同じ構造の電流制御素子と抵抗変化素子とが直列接続されている
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  16. 前記ビット線制御電圧発生回路は、前記第１電圧を発生する第１電圧源と、前記第２電圧を発生する第２電圧源を有する
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  17. 前記読み出し回路は、さらに、前記選択されたビット線の電圧を検知する電圧検知回路を備える
    請求項６に記載の抵抗変化型不揮発性記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5178969B2 (ja) * 2011-04-25 2013-04-10 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびその駆動方法
US9128869B2 (en) * 2011-09-29 2015-09-08 Micron Technology, Inc. Systems and methods involving managing a problematic memory cell
US8630118B2 (en) * 2011-11-09 2014-01-14 Sandisk Technologies Inc. Defective word line detection
US9174508B2 (en) * 2013-03-15 2015-11-03 Levant Power Corporation Active vehicle suspension
WO2015016916A1 (en) 2013-07-31 2015-02-05 Hewlett-Packard Development Company, L.P. Voltage control for crosspoint memory structures
CN103811059B (zh) * 2014-02-28 2016-04-13 北京航空航天大学 一种非挥发存储器参考校准电路与方法
TWI688951B (zh) * 2014-10-30 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置
US9418761B2 (en) * 2014-12-12 2016-08-16 Intel Corporation Apparatus for boosting source-line voltage to reduce leakage in resistive memories
CN105261393B (zh) * 2015-11-16 2018-05-08 西安紫光国芯半导体有限公司 一种基于阻变存储单元rram的存储电路
JP2017199443A (ja) * 2016-04-27 2017-11-02 ソニー株式会社 半導体記憶装置、駆動方法、および電子機器
KR102643712B1 (ko) * 2016-10-26 2024-03-06 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
JP2020038950A (ja) * 2018-09-06 2020-03-12 キオクシア株式会社 半導体記憶装置及びそのデータ読み出し方法
JP2020047317A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 不揮発性記憶装置
US10930345B1 (en) * 2019-10-22 2021-02-23 Micron Technology, Inc. Voltage profile for reduction of read disturb in memory cells
US11393512B2 (en) * 2019-11-15 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
CN111179991B (zh) * 2019-12-31 2022-06-03 清华大学 阻变存储阵列及其操作方法、阻变存储器电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57210385A (en) 1981-06-22 1982-12-23 Suwa Seikosha Kk Liquid crystal display
JP2002056666A (ja) * 2000-08-10 2002-02-22 Canon Inc 磁性薄膜メモリ、記録方法および再生方法
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
US7916516B2 (en) 2007-02-23 2011-03-29 Panasonic Corporation Nonvolatile memory apparatus and method for writing data in nonvolatile memory apparatus
JP2009199695A (ja) 2008-02-25 2009-09-03 Toshiba Corp 抵抗変化メモリ装置
JP2010020811A (ja) * 2008-07-08 2010-01-28 Toshiba Corp 半導体記憶装置
US8445886B2 (en) 2009-02-02 2013-05-21 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method of manufacturing nonvolatile memory element
WO2010137339A1 (ja) * 2009-05-28 2010-12-02 パナソニック株式会社 メモリセルアレイ、不揮発性記憶装置、メモリセル、およびメモリセルアレイの製造方法
JP4901930B2 (ja) 2009-09-17 2012-03-21 株式会社東芝 不揮発性半導体記憶装置とその製造方法
JP4892650B2 (ja) * 2010-03-18 2012-03-07 パナソニック株式会社 電流制御素子、記憶素子、記憶装置および電流制御素子の製造方法
JP5128727B1 (ja) * 2011-08-02 2013-01-23 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびその駆動方法

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