JP5197402B2 - 抵抗変化型記憶装置 - Google Patents

Description

本発明は、抵抗変化型記憶装置に関する。より詳しくは、電気的信号の印加によって抵抗状態が変化する不揮発性記憶素子を用いた抵抗変化型記憶装置に関する。

近年、半導体微細加工技術の進歩に伴い、記憶装置（メモリ）の高密度化、大容量化が著しく進んでいる。不揮発性記憶装置の分野では、ＦＬＡＳＨメモリの技術的進歩が著しく、コストも低減されつつある。特にＦＬＡＳＨメモリのコストは年々低下している。かかる背景の下、ＦＬＡＳＨメモリを使用したシステムは、家電製品等に内蔵するためのプログラムストレージデバイスから、音楽、画像、動画などのデータを記憶するデータストレージデバイスまで、多くの分野で利用されるようになってきている。更なるコストダウンを図ることにより、不揮発性記憶装置はあらゆる分野への応用が期待できる。従来の不揮発性記憶装置におけるコスト低減は、ＦＬＡＳＨメモリの製造技術の進歩により成し遂げられてきた。しかし、近年では、フローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界が迫りつつあると言われている。かかる状況の下で、更なるセル面積の縮小やコスト低減を実現するという観点から、新規な不揮発性記憶装置が注目されている。新規な不揮発性記憶装置として代表的なものには、強誘電体を利用するＦｅＲＡＭや、磁気を利用するＭＲＡＭ、相変化を利用するＰＲＡＭ、抵抗変化型記憶装置であるＲｅＲＡＭ等がある。

抵抗変化型記憶装置の記憶素子（抵抗変化型素子）を製造する場合には、抵抗変化膜に、２元系遷移金属酸化物やペロブスカイト型酸化物を有する抵抗変化型材料が使用される。抵抗変化型素子は、抵抗変化膜の電気抵抗（例えば、高抵抗状態と低抵抗状態）に基づいて、不揮発性の記憶を行う。抵抗変化膜の抵抗状態に変化を生じさせるためのバイアス条件は、抵抗変化型材料によってさまざまである。例えば、抵抗変化膜の両側に印加する電気的パルスの向きを切り換えることで２値変化させるバイポーラタイプの抵抗変化材料が知られている。また、同一極性の電気的パルスの強さ（電圧）やパルス幅（時間）の違いで２値変化させるユニポーラタイプの抵抗変化材料も知られている。例えば特許文献１には、ユニポーラタイプの抵抗変化材料と単方向ダイオードを用いた抵抗変化型記憶装置が開示されている。

特許文献２には、バイポーラタイプの抵抗変化型素子を用いたクロスポイント型の抵抗変化型記憶装置が示されている。この抵抗変化型記憶装置では、データ書込み時において、選択ビット線にＶｐｐ、選択ワード線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線に１／２Ｖｐｐが印加される。また、データ消去時において、選択ワード線にＶｐｐ、選択ビット線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線にＶｐｐ／２が印加される。
特開２００１−１２７２６３号公報 特開２００６−２０３０９８号公報

しかしながら、前記従来の構成は、書込み動作および読出し動作の信頼性が必ずしも高くないという問題を有していた。本発明は上記のような課題を解決するためになされたもので、抵抗変化型記憶装置において、書込み動作や読出し動作の信頼性を向上させることを目的とする。

本発明者は、上記課題を解決すべく鋭意検討した。その結果、以下の点に気づいた。

特許文献２では、電流抑制素子としてバリスタを適用したクロスポイント型の抵抗変化型記憶装置が開示されている。一般に、クロスポイント型の抵抗変化型記憶装置では、電流抑制素子としてダイオードが用いられる。ダイオードは、電圧に対し指数関数的に電流が増加するという特性を有している。ダイオードを流れる電流値は、印加される電圧が閾値電圧Ｖｔｈより低くても完全にゼロになるわけではない。特許文献２のように非選択のメモリセルにＶｐｐ／２の電位差が印加された場合、Schottky MIM型ダイオードモデルを採用すると、非選択セルを流れる電流は選択セルを流れる電流の百分の１から千分の１程度となる。大規模なメモリアレイでは、１行または１列に数百から数千のメモリセルが配設されるため、選択ビット線または選択ワード線に接続された非選択セルを流れる電流（漏れ電流）が、選択セルを流れる電流値と比較して必ずしも無視できなくなる。

漏れ電流が無視できなくなると、様々な問題が生じる。書込み動作においては、非選択セルへ流れる漏れ電流による電位降下も加味して、選択メモリセルへ書込み電圧を印加する必要が生じる。電圧が不十分だと、書込みが確実に行えなくなるなどの問題が生じる。また、電圧を高くしすぎると、非選択セルへのディスターブや消費電流の増大に繋がる場合がある。読出し動作においても問題が生じる。選択ビット線や選択ワード線を流れる電流は、選択セルを流れる電流に漏れ電流が加算された値になる。漏れ電流により、高抵抗状態と低抵抗状態との間で、読出し時に検出される電流の差が相対的に減少し、読出し動作の信頼性が低くなる。

Ｖｐｐは、抵抗変化型素子の抵抗状態が変化するために必要な電圧と電流抑制素子の抵抗値（電流容量）で決まる電圧値との合計値から決定される。電流抑制素子の閾値電圧Ｖｔｈは、主として電流抑制素子の電流−電圧特性により決まる。しかしながら、抵抗変化型素子と電流抑制素子の特性をそれぞれ調整して書込み動作や読出し動作における電圧や電流の条件を満たすことは困難である。漏れ電流量を積極的に低減することができれば、抵抗変化型記憶装置の設計は飛躍的に容易となる。具体的には、非選択ビット線に印加される電圧を特許文献２の値（Ｖｐｐ／２）よりも選択ワード線に印加される電圧（Ｖｐｐ）に近い値に制御するとともに、非選択ワード線に印加される電圧を特許文献２の値（Ｖｐｐ／２）よりも選択ビット線に印加される電圧（Ｖｓｓ）に近い値に制御する。かかる構成により、選択ワード線および選択ビット線に接続されたメモリセルに印加される電圧が小さくなり、漏れ電流を低減することが可能となる。

さらに、電流抑制素子の閾値をＶＦとして、（Ｖ１−Ｖ４）＜ＶＦまたは（Ｖ３−Ｖ２）＜ＶＦを満たすように制御すれば、漏れ電流量を実質的にゼロにできる。

すなわち、上記課題を解決すべく、本発明の抵抗変化型記憶装置は、第１の平面内において互いに平行に形成された複数の第１の配線と前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と前記複数の第１の配線および前記複数の第２の配線の立体交差点のそれぞれに対応して設けられ対応する第１の配線と対応する第２の配線との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層を備えた不揮発性記憶素子と前記立体交差点のそれぞれに対応して設けられ前記可変抵抗層と直列に接続された電流抑制素子とを備えたメモリアレイと、第１の配線または第２の配線に第１の電圧を印加する第１の電圧源と、第１の配線または第２の配線に第２の電圧を印加する第２の電圧源と、第１の配線または第２の配線に第３の電圧を印加する第３の電圧源と、第１の配線または第２の配線に第４の電圧を印加する第４の電圧源とを備えた抵抗変化型記憶装置であって、前記可変抵抗層は、高抵抗状態にある場合にはその両端に所定の電圧である低抵抗化電圧を印加した時に高抵抗状態から低抵抗状態へと変化し、低抵抗状態にある場合にはその両端に低抵抗化電圧と異なる極性をもつ所定の電圧である高抵抗化電圧を印加した時に低抵抗状態から高抵抗状態へと変化する特性を有し、前記電流抑制素子は、その両端に印加する電圧の絶対値が閾値ＶＦを超えると急激に抵抗値が減少し、かつ、該印加する電圧の極性に応じて双方向に電流が流れる、非線形かつ双方向的な電流特性を有し、第１乃至第４の電圧をそれぞれＶ１乃至Ｖ４とし、Ｖ５＝（Ｖ１＋Ｖ２）／２を第５の電圧とするときＶ２≦Ｖ３＜Ｖ５＜Ｖ４≦Ｖ１を満たし、かつ、（Ｖ１−Ｖ４）＜ＶＦまたは（Ｖ３−Ｖ２）＜ＶＦを満たし、データを書き込むべきあるいはデータを読み出すべき不揮発性記憶素子である選択不揮発性記憶素子に対して、以下のＡおよびＢの動作を行うように構成された制御装置を備える。

Ａ．選択不揮発性記憶素子に対応する第１の配線に第１の電圧源を接続し、選択不揮発性記憶素子に対応する第２の配線に第２の電圧源を接続し、選択不揮発性記憶素子に対応しない第１の配線に第３の電圧源を接続し、選択不揮発性記憶素子に対応しない第２の配線に第４の電圧源を接続する。

Ｂ．選択不揮発性記憶素子に対応する第２の配線に第１の電圧源を接続し、選択不揮発性記憶素子に対応する第１の配線に第２の電圧源を接続し、選択不揮発性記憶素子に対応しない第２の配線に第３の電圧源を接続し、選択不揮発性記憶素子に対応しない第１の配線に第４の電圧源を接続する。

かかる構成では、抵抗変化型記憶装置において、選択不揮発性記憶素子に接続されている配線から選択されていない不揮発性記憶素子へと流れ込む電流を抑制でき、書込み動作や読出し動作の信頼性を向上させることができる。

上記の抵抗変化型記憶装置において、さらに、前記制御装置の制御に基づいて電気的パルスを出力するパルス発生回路を備え、前記制御装置は、前記パルス発生回路が電気的パルスを出力している間に前記ＡまたはＢの動作を行い、前記パルス発生回路が電気的パルスを出力している間に前記Ａの動作を行う場合には、前記パルス発生回路が電気的パルスを出力していない間に、全ての第１の配線に第３の電圧源を接続し、全ての第２の配線に第４の電圧源を接続し、前記パルス発生回路が電気的パルスを出力している間に前記Ｂの動作を行う場合には、前記パルス発生回路が電気的パルスを出力していない間に、全ての第１の配線に第４の電圧源を接続し、全ての第２の配線に第３の電圧源を接続するように構成されていてもよい。

かかる構成では、抵抗変化型記憶装置において、単純な回路を用いて、書込み動作や読出し動作の信頼性を向上させることができる。

上記の抵抗変化型記憶装置において、さらに、前記制御装置の制御に基づいて電気的パルスを出力するパルス発生回路と、前記第５の電圧を印加する第５の電圧源とを備え、前記制御装置は、前記パルス発生回路が電気的パルスを出力している間に前記ＡまたはＢの動作を行い、前記パルス発生回路が電気的パルスを出力していない間は全ての第１の配線および全ての第２の配線に第５の電圧源を接続するように構成されていてもよい。

かかる構成では、抵抗変化型記憶装置において、書込み動作や読出し動作の信頼性を向上させると同時に、消費電力を抑制することができる。

上記の抵抗変化型記憶装置において、さらに、前記制御装置の制御に基づいて電気的パルスを出力するパルス発生回路と、第１の配線を第３の電圧源および第４の電圧源に択一的に接続するための第１の非選択用スイッチ素子と、第２の配線を第３の電圧源および第４の電圧源に択一的に接続するための第２の非選択用スイッチ素子とを備え、前記制御装置は、前記パルス発生回路が電気的パルスを出力している間に前記ＡまたはＢの動作を行うと同時に選択不揮発性記憶素子に対応しない第１の非選択用スイッチ素子と選択不揮発性記憶素子に対応しない第２の非選択用スイッチ素子とをハイインピーダンス状態に制御し、前記パルス発生回路が電気的パルスを出力している間に前記Ａの動作を行う場合には、前記パルス発生回路が電気的パルスを出力していない間に、全ての第１の配線に第１の非選択用スイッチ素子を制御して第３の電圧源を接続し、全ての第２の配線に第２の非選択用スイッチ素子を制御して第４の電圧源を接続し、前記パルス発生回路が電気的パルスを出力している間に前記Ｂの動作を行う場合には、前記パルス発生回路が電気的パルスを出力していない間に、全ての第１の配線に第１の非選択用スイッチ素子を制御して第４の電圧源を接続し、全ての第２の配線に第２の非選択用スイッチ素子を制御して第３の電圧源を接続するように構成されていてもよい。

かかる構成では、抵抗変化型記憶装置において、書込み動作や読出し動作の信頼性を向上させると同時に、消費電力を抑制することができる。

上記の抵抗変化型記憶装置において、Ｖ１とＶ２との電圧差の絶対値が前記不揮発性記憶素子を高抵抗状態から低抵抗状態へと変化させるために必要な電圧の絶対値および前記不揮発性記憶素子を低抵抗状態から高抵抗状態へと変化させるために必要な電圧の絶対値のいずれよりも大きく、前記制御装置は、消去モードにおいて、前記Ａの動作および前記Ｂの動作のいずれか一方を、データを書き込むべき不揮発性記憶素子の全てについて行うように構成されていてもよい。

かかる構成では、データを書き込む際にまずデータが消去されるため、プログラムモードにおいて書込み電圧を切り替える必要がなくなる。

上記の抵抗変化型記憶装置において、Ｖ１とＶ２との電圧差の絶対値が前記不揮発性記憶素子を高抵抗状態から低抵抗状態へと変化させるために必要な電圧の絶対値および前記不揮発性記憶素子を低抵抗状態から高抵抗状態へと変化させるために必要な電圧の絶対値のいずれよりも大きく、前記制御装置は、プログラムモードにおいて、前記Ａの動作および前記Ｂの動作のいずれか一方を、データを書き込むべき不揮発性記憶素子の全てについて行うように構成されていてもよい。

かかる構成では、接続する電圧源を切り替えるだけで消去モードとプログラムモードとを簡単に切り替えることができる。

上記の抵抗変化型記憶装置において、Ｖ１とＶ２との電圧差の絶対値が前記不揮発性記憶素子を高抵抗状態から低抵抗状態へと変化させるために必要な電圧の絶対値および前記不揮発性記憶素子を低抵抗状態から高抵抗状態へと変化させるために必要な電圧の絶対値のいずれよりも小さく、前記制御装置は、読出しモードにおいて、前記Ａの動作および前記Ｂの動作のいずれか一方を、データを読み出すべき不揮発性記憶素子の全てについて行うように構成されていてもよい。

かかる構成では、不揮発性記憶素子の抵抗状態が変化しないようにＶ１とＶ２の電圧差が調整されているため、書き込まれた値を破壊することなく読み出せる。

上記の抵抗変化型記憶装置において、第１の電圧源と第２の電圧源と第３の電圧源と第４の電圧源とが、それぞれ複数の電圧を択一的に出力可能に構成されていてもよい。

かかる構成では、各電圧源から複数の電圧を出力することができる。例えば、書込み時の電圧と読出し時の電圧を切り替えることで、書込み動作と読出し動作とを確実に行うことができる。

上記の抵抗変化型記憶装置において、第１の電圧源と第２の電圧源と第３の電圧源と第４の電圧源とが、それぞれ複数の電圧発生器を備えていてもよい。

かかる構成では、各電圧源から複数の電圧を出力することができる。例えば、書込み時の電圧と読出し時の電圧を切り替えることで、書込み動作と読出し動作とを確実に行うことができる。

上記の抵抗変化型記憶装置において、第２の電圧源は０Ｖを出力する電圧源であってもよい。

かかる構成では、接地点を電圧源の一つに利用することで、回路構成を単純化できる。

上記の抵抗変化型記憶装置において、前記制御装置は、スタンバイモードにおいて、第１の電圧Ｖ１と第２の電圧Ｖ２と第３の電圧Ｖ３と第４の電圧Ｖ４とを等しい値に制御するように構成されていてもよい。

かかる構成では、スタンバイモードにおける消費電力を削減できる。

上記の抵抗変化型記憶装置において、前記可変抵抗層に印加される電圧の絶対値が、前記可変抵抗層を高抵抗状態から低抵抗状態へと変化させる時よりも、前記可変抵抗層を低抵抗状態から高抵抗状態へと変化させる時に、より大きくなるように、Ｖ１及びＶ２が設定されていてもよい。また、（Ｖ１−Ｖ２）の絶対値が、前記可変抵抗層を高抵抗状態から低抵抗状態へと変化させる時よりも、前記可変抵抗層を低抵抗状態から高抵抗状態へと変化させる時に、より大きくなるように、Ｖ１及びＶ２が設定されていてもよい。

前記可変抵抗層を抵抗変化させる時に印加する電圧の絶対値は、高抵抗状態から低抵抗状態へ変化させる時よりも低抵抗状態から高抵抗状態へ変化させる時の方が大きい電圧を必要とするため、上記したＶ１、Ｖ２の設定とすることにより、低抵抗状態から高抵抗状態への確実かつ十分な抵抗変化を実現でき、安定した書込み動作が可能になる。

上記の抵抗変化型記憶装置において、前記不揮発性記憶素子は可変抵抗層を備え、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されていてもよい。

かかる構成では、タンタル酸化物が可変抵抗材料として良好な特性を持つため、動作の信頼性がさらに向上する。

上記の抵抗変化型記憶装置において、前記電流抑制素子は電流抑制層を備え、前記電流抑制層がＳｉＮ_ｘ（０．２≦ｘ≦０．７）により構成されていてもよい。

かかる構成では、電流抑制素子の良好なオン／オフ比を実現でき、安定した書込動作、読出動作が可能となる。

上記の抵抗変化型記憶装置において、前記メモリアレイが複数積層されてなっていてもよい。

かかる構成では、超大容量不揮発性メモリを実現することが可能となる。

上記の抵抗変化型記憶装置において、第１の電圧源と第２の電圧源と第３の電圧源と第４の電圧源とが、それぞれ出力電圧をマスク調整する電圧調整回路を備えてもよい。

かかる構成では、マスク調整により複数の電圧を容易に出力できる。

上記の抵抗変化型記憶装置において、第１の電圧源と第２の電圧源と第３の電圧源と第４の電圧源とが、それぞれ出力電圧をヒューズ調整する電圧調整回路を備え
かかる構成では、ヒューズ調整により複数の電圧を容易に出力できる。

また、本発明の抵抗変化型記憶装置の制御方法は、第１の平面内において互いに平行に形成された複数の第１の配線と前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と前記複数の第１の配線および前記複数の第２の配線の立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えたメモリアレイと、を備えた抵抗変化型記憶装置の制御方法であって、データを書き込むべきあるいはデータを読み出すべき不揮発性記憶素子を選択不揮発性記憶素子とするとき、選択不揮発性記憶素子に対応する第１の配線に第１の電圧を印加し、選択不揮発性記憶素子に対応する第２の配線に第２の電圧を印加し、選択不揮発性記憶素子に対応しない第１の配線に第３の電圧を印加し、選択不揮発性記憶素子に対応しない第２の配線に第４の電圧を印加し、第１乃至第４の電圧をそれぞれＶ１乃至Ｖ４とし、Ｖ５＝（Ｖ１＋Ｖ２）／２を第５の電圧として、Ｖ２≦Ｖ３＜Ｖ５およびＶ５＜Ｖ４≦Ｖ１を満たす。

かかる構成では、抵抗変化型記憶装置において、選択不揮発性記憶素子に接続されている配線から選択されていない不揮発性記憶素子へと流れ込む電流を抑制でき、書込み動作や読出し動作の信頼性を向上させることができる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明は、上記のような構成を有し、抵抗変化型記憶装置において書込み動作や読出し動作の信頼性を向上させることができるという効果を奏する。

以下、本発明の好ましい実施形態を、図面を参照しながら説明する。

（第１実施形態）
第１実施形態の抵抗変化型記憶装置は、ワード線とビット線との交点（立体交差点）に不揮発性記憶素子を配設した、いわゆるクロスポイント型の記憶装置である。

［装置の全体構成］
図１は、本発明の第１実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。また、図２は、図１におけるＡ部の構成（４ビット分の構成）を示す斜視図である。

図１に示すように、本実施形態の抵抗変化型記憶装置１００は、基板上に、メモリ本体部１０１と、外部から入力されるアドレス信号を受け取るアドレス入力回路１０８と、外部から入力されるコントロール信号に基づいてメモリ本体部１０１等の動作を制御する制御回路１０９と、制御回路１０９の制御に基づいて所定の電気的パルスを出力するパルス発生回路１１８と、複数の電圧を出力可能な電源回路１１９と、電源回路１１９から出力される電圧を切り換えてメモリ本体部１０１に供給する切換えスイッチ１２０とを備えている。

メモリ本体部１０１は、メモリアレイ１０２と、行デコーダ／ドライバ１０３と、列デコーダ／ドライバ１０４と、情報の書込み（消去およびプログラム）を行うための書込み回路１０５と、選択されたビット線（選択ビット線）に流れる電流量を検出しデータ「１」または「０」と判定するセンスアンプ１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを具備している。

メモリアレイ１０２は、図１および図２に示すように、基板の上に、基板に平行な第１の平面内において互いに平行に形成されたｍ本のワード線ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｍ（第１の配線）と、これらの複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｍの上方に第１の平面に平行な第２の平面内において互いに平行に、かつ複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｍに立体交差するように形成されたｎ本のビット線ＢＬ１、ＢＬ２、ＢＬ３、…、ＢＬｎ（第２の配線）とを備えている。ワード線およびビット線は、例えば銅配線とすることができる。

複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｍと複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、…、ＢＬｎとの立体交差点に対応して、ｍ行ｎ列のマトリクス状に、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…、ＭＣｎｍ（以下、「メモリセルＭＣ１１、ＭＣ１２、…、ＭＣｎｍ」と表す）が設けられている。メモリセルＭＣ１１、ＭＣ１２、…、ＭＣｎｍは、それぞれ直列に接続された不揮発性記憶素子と電流抑制素子とを備えている（詳細は後述）。図１におけるメモリセルＭＣ１１、ＭＣ１２、…、ＭＣｎｍは、図２において符号１１０で示されている。

行デコーダ／ドライバ１０３は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｍのうちの何れかを選択する。

列デコーダ／ドライバ１０４は、アドレス入力回路１０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、…、ＢＬｎのうちの何れかを選択する。

書込み回路１０５は、データ入出力回路１０７から入力されたデータに基づいて、選択されたメモリセル（選択ワード線および選択ビット線に接続されたメモリセル：以下、選択メモリセル）に書き込み用（消去用またはプログラム用）または読出し用の電圧を印加するか否かを指示する信号を、行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４に出力する。選択メモリセルに含まれる不揮発性記憶素子１２９を、選択不揮発性記憶素子と呼ぶ。

センスアンプ１０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ“１”または“０”と判定する。判定結果は、データ入出力回路１０７へと出力される。

データ入出力回路１０７は、外部から入力される書込みデータＤｉｎ（“１”か“０”）を書込み回路１０５に入力するとともに、センスアンプ１０６から出力される読出しデータＤＯ（“１”か“０”）を外部へと出力する。

アドレス入力回路１０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行デコーダ／ドライバ１０３へ出力するとともに、列アドレス信号を列デコーダ／ドライバ１０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭＣ１１、ＭＣ１２、…、ＭＣｎｍのうちの選択されるべきメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレス（ワード線に対応する）を示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレス（ビット線に対応する）を示す信号である。

制御回路１０９は、後述するように、外部からの入力される信号に基づいて、消去モード、プログラムモード、読出しモード、スタンバイモードのいずれのモードにすべきかを選択し、必要に応じて切換えスイッチ１２０やパルス発生回路１１８、書込み回路１０５、センスアンプ１０６、データ入出力回路１０７を制御する。

パルス発生回路１１８は、制御回路１０９の制御に基づいて、書込み用（消去用またはプログラム用）の電気的パルス（書込みパルス）を行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４に入力する。

電源回路１１９は、第１の電圧Ｖ１を出力する第１電源１２１（第１の電圧源）と、第２の電圧Ｖ２を出力する第２電源１２２（第２の電圧源）と、第３の電圧Ｖ３を出力する第３電源１２３（第３の電圧源）と、第４の電圧Ｖ４を出力する第４電源１２４（第４の電圧源）とを備えている。

切換えスイッチ１２０は、第１電源１２１と接続されて行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４のいずれか一方に第１電源を接続する第１スイッチ１２５と、第２電源１２２と接続され行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４のいずれか一方に第２電源を接続する第２スイッチ１２６と、第３電源１２３と接続され行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４のいずれか一方に第３電源を接続する第３スイッチ１２７と、第４電源１２４と接続され行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４のいずれか一方に第４電源を接続する第４スイッチ１２８とを備えている。

［メモリセルの構成］
図３は、本発明の第１実施形態の抵抗変化型記憶装置１００が備えるメモリセル１１０の構成を示す断面図である。なお、図３では、図２のＢ部における構成が示されている。

図３に示すように、本実施形態の抵抗変化型記憶装置が備えるメモリセル１１０は、下部配線１１２（図２におけるワード線ＷＬ２に相当する）と上部配線１１１（図２におけるビット線ＢＬ２に相当する）との間に形成される。メモリセル１１０は、下部配線１１２の上に、下部電極１１７と、電流抑制素子１１６と、内部電極１１５と、可変抵抗層１１４と、上部電極１１３とがこの順に積層されて構成されている。上部電極１１３が上部配線１１１に接している。

下部電極１１７と内部電極１１５と上部電極１１３の材料としては、例えば、Ｐｔ（白金）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などを用いることができる。

可変抵抗層１１４は、タンタル酸化物で構成されている。ここで、このタンタル酸化物は、ＴａＯｘと表した場合に０＜ｘ＜２．５を満足するものである。なお、Ｘは０．８≦Ｘ≦１．９を満足することが好ましい。本実施形態では、内部電極１１５と可変抵抗層１１４と上部電極１１３とで不揮発性記憶素子１２９が形成される。不揮発性記憶素子１２９の特性については後述する。タンタル酸化物は、可変抵抗材料として極めて優れた特性（動作の安定性や長期のデータ保持特性など）を有する。

電流抑制素子１１６は、内部電極１１５を介して、可変抵抗層１１４と直列に接続されている。電流抑制素子１１６は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：金属−絶縁体−金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ：金属−半導体−金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。電流抑制素子１１６は、電圧に対して双方向性の電流特性を有しており、両端に印加された電圧の絶対値が所定の閾値電圧ＶＦを超えると（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）抵抗値が急減するように構成されている。電流抑制素子の特性については後述する。

タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料である。そのため、タンタルは既存の半導体製造プロセスに容易に組み入れることが可能である。

図４（ａ）から（ｅ）は、本発明の第１実施形態にかかる不揮発性記憶装置が備えるメモリセルの変形例の構成を示す断面図である。

図４（ａ）には、図３に示す構成と異なり、内部電極２１５を備えず、可変抵抗層２１４が電流抑制素子２１６の上に形成されている構成が示されている。この場合には、可変抵抗層２１４が不揮発性記憶素子を構成すると考えることができる。

図４（ｂ）は、図３に示す構成と異なり、下部電極２１７、内部電極２１５、および上部電極２１３を備えず、可変抵抗層２１４が電流抑制素子２１６の上に形成されている構成が示されている。

図４（ｃ）には、図３に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。

図４（ｄ）には、図３に示す構成と異なり、内部電極２１５を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されている。

図４（ｅ）には、内部電極２１５の代わりに第２の可変抵抗層２１９を備える構成が示されている。

なお、以上に示した変形例において、上部電極２１３を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極２１７を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。

以上のように、本実施の形態にかかる不揮発性記憶装置が備える不揮発性記憶素子については、種々の構成が考えられる。

［メモリセルの形成方法］
以下、メモリセル１１０の形成方法について説明する。

基板上に、周知の方法により下部配線１１２が形成され、下部配線１１２を覆うように、厚さ２００ｎｍの酸化物層が熱酸化法により形成される。酸化物層を貫通して下部配線１１２に達するようにコンタクトホールが形成される。

該コンタクトホールの底に、厚さ１００ｎｍのＰｔ薄膜が形成され、下部電極１１７とされる。成膜には、ＲＦマグネトロンスパッタ法を用いることができる。成膜条件は、例えば、真空度を１．０Ｐａ、ＲＦパワーを２５０Ｗ、Ａｒ流量を１０ｓｃｃｍ、成膜時間を２０分とすることができる。

下部電極１１７の上に、窒素欠損型窒化シリコン薄膜がスパッタ法により形成され、電流抑制素子１１６とされる。条件は、例えば、多結晶シリコンターゲットを用いる場合には、真空度を０．４Ｐａ、ＲＦパワーを３００Ｗ、Ａｒ流量を１６ｓｃｃｍ、窒素流量を４ｓｃｃｍ、成膜時間を２分とすることができる。

電流抑制素子１１６の上に、厚さ１００ｎｍのＰｔ薄膜が形成され、内部電極１１５とされる。成膜の方法および条件は下部電極１１７と同様とすることができる。

内部電極１１５の上に、タンタル酸化物膜が形成され、可変抵抗層１１４とされる。成膜には、Ｔａターゲットを用いた反応性ＲＦスパッタ法を用いることができる。表１は可変抵抗層１１４を形成するための成膜条件の一例を示す。

可変抵抗層１１４上に、厚さ１５０ｎｍのＰｔ薄膜が形成され、上部電極１１３とされる。成膜の方法および条件は下部電極１１７と同様とすることができる。

最後に、ＣＭＰにより上面が平坦化され、その上に上部配線１１１が形成されることにより、図３に示すメモリセル１１０が得られる。図３において酸化物層は図示されていないが、実際にはメモリセル１１０を取り巻くように存在することになる。

可変抵抗層１１４の形成において、タンタル酸化物をターゲットとすることによって、Ｏ_２などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。

基板としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。可変抵抗層１１４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に可変抵抗層１１４を形成することができる。

図５は、本発明の第１実施形態に係る不揮発性記憶素子の電流−電圧特性の一例を示す図である。図５に示すように、電極間の電圧が約−０．５Ｖ（電圧は下部電極を基準とする上部電極の電圧とする、以下同様）で高抵抗状態から低抵抗状態に移行し、約＋１Ｖで低抵抗状態から高抵抗状態に移行することが分かる。すなわち、高抵抗状態から低抵抗状態へ変化させる時の電圧の絶対値よりも、低抵抗状態から高抵抗状態へ変化させる時の電圧の絶対値の方が大きい。なお、図５の例における可変抵抗層の組成は、タンタル酸化物をＴａＯｘと表記した場合におけるｘの値が１．０付近の組成である。

［可変抵抗層の材料に関する実験］
１．Ｏ_２流量比と組成との関係
図６は、製造工程におけるスパッタガス中のＯ_２流量比（スパッタガス中のＯ_２の流量比率：流量は体積流量）と、ＲＢＳ（ラザフォード後方散乱）法で分析したＴａ酸化物層の酸素含有率（原子比）との関係を示す図である。Ｏ_２流量比が７％以上の条件では酸素含有率が飽和する傾向が見られるが、Ｏ_２流量比により酸化タンタル層の組成を連続的に制御できることがわかる。つまり、タンタル酸化物層を反応性ＲＦスパッタ法により形成する際に、スパッタガス中のＯ_２流量比を制御することにより、タンタル酸化物層の酸素含有率をタンタル酸化物層の厚み方向において所望の一定値に制御することができる。

２．Ｏ_２流量比と抵抗率との関係
図７は、可変抵抗層を酸化Ｔａで構成した場合の、製造工程におけるスパッタガス中のＯ_２流量比と可変抵抗層の抵抗率との関係を示す図である。図７の各プロットは、図６の各プロットに対応するものである。両図において、Ｏ_２流量比が等しいプロットは同一の実験の結果を示す。

図８は、可変抵抗層を酸化Ｔａで構成した場合の、ＲＢＳ法で分析した可変抵抗層の酸素含有率（原子比）と、可変抵抗層の抵抗率との関係を示す図である。図８の各プロットは、図６および図７の各プロットに対応するものである。図６と図８において酸素含有量率が等しいプロットは同一の実験の結果を示す。図７と図８において抵抗率が等しいプロットは同一の実験の結果を示す。なお、ここで示す抵抗率は、基板（窒化膜を形成したシリコンウエハ）上に可変抵抗層のみを直接形成した試料について、シート抵抗値を４端子法により測定した結果に基づいて算出したものである。

図７に示すように、Ｏ_２流量比の値によって、可変抵抗層の抵抗率は連続的に変化している。より、詳しく説明すると、上述のように、Ｏ_２流量比の値によってタンタル酸化物層（可変抵抗層）の酸素含有率は連続的に変化する。そして、図８に示すように、酸素含有率によって、可変抵抗層の抵抗率は連続的に変化する。したがって、可変抵抗層の酸素含有率に基づいて、可変抵抗層の抵抗率を連続的に制御することができる。このことから、可変抵抗層において良好な抵抗変化現象を得るためには、可変抵抗層の酸素含有率が適切な範囲にあることが必要と考えられる。

３．Ｏ／Ｔａ比の好適な数値範囲
本発明者等は、図８に示す各酸素含有率を有する試料の抵抗率を測定し、その測定データの回帰曲線を求めた。図８には、この測定データ（黒三角印で示す）とこの回帰曲線とを示す。また、本発明者等は、この各酸素含有率を有する試料に電気パルスを印加して抵抗変化特性が発現することを確認または推認した。上記回帰曲線によれば、可変抵抗層をＴａＯｘと表記した場合のｘの範囲が０＜ｘ＜２．５の範囲で可変抵抗層が導体となり（導体として定義される抵抗率を有するものとなり）、各試料について確認したような抵抗変化現象を発現すると推認される。

図９は、可変抵抗層の酸素含有率が４５〜６５ａｔｍ％の組成範囲における抵抗変化特性を説明する図であって、（ａ）は酸素含有率と抵抗率との関係を示す図、（ｂ）は酸素含有率が４５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図、（ｃ）は酸素含有率が６５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図である。

上述の抵抗変化特性の測定によれば、図９（ａ）に示すα点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）の酸素含有率の範囲においては、高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍以上と良好であった。α点（酸素含有率４５ａｔｍ％）およびβ点（酸素含有率６５ａｔｍ％）の酸素含有率を有する試料についてのパルス印加回数に対する抵抗変化特性を、それぞれ、図９（ｂ）および図９（ｃ）に示す。図９（ｂ）および図９（ｃ）によれば、α点およびβ点の酸素含有率においては、共に、高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍以上と良好であることが判る。この測定結果から、可変抵抗層をＴａＯｘと表記した場合のＸの範囲が０＜ｘ≦１．９の範囲において、良好な抵抗変化現象が見られるものと推認される。また、α点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）に渡る酸素含有率の範囲においては、高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍以上と良好である。よって、αからβまでの組成範囲は、記憶素子として安定した動作を実現できるより適切な組成範囲と考えられる。従って、酸素含有率が４５〜６５ａｔｍ％の組成範囲、即ち可変抵抗層をＴａＯｘと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲が、より適切な可変抵抗層の組成範囲である（酸素含有率＝４５ａｔｍ％がｘ＝０．８に、酸素含有率＝６５ａｔｍ％がｘ＝１．９にそれぞれ対応する）。なお、ＲＢＳ法による組成分析では、酸素含有量の分析値は±５ａｔｍ％程度の精度である。従って、前記ｘの組成範囲もこの精度に起因する測定誤差を含んでおり、実際には、酸素含有率が４０〜７０ａｔｍ％の組成範囲までこの適切な組成範囲である可能性がある。この組成範囲以外でも抵抗変化現象は確認され又は推認されるが、この組成範囲内に比べると抵抗率が小さくなり又は大きくなることから高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍未満になると考えられ、記憶素子として動作の安定性にやや欠けると考えられる。

［電流抑制素子の構成に関する実験］
電流抑制素子１１６は、下部電極１１７の主面上に、電流抑制層としてのＳｉＮ_ｘ膜を形成することで形成される。この成膜の際には、例えば、多結晶シリコンターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタする手法（いわゆる、反応性スパッタ法）を用いる。そして、典型的な成膜条件として、真空度を０．３〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜３００Ｗとした上で、ＳｉＮ_ｘ膜の厚さが５〜２０ｎｍとなるよう成膜時間を調節する。

その後、電流抑制層の主面上に、内部電極１１５をスパッタ法により形成する。ここで、電極の成膜条件は、使用する電極材料等によって変わるが、例えば、白金（Ｐｔ）を内部電極１１５の材料に用いる場合には、下部電極１１７の成膜時と同様にしてＤＣマグネトロンスパッタ法を用い、成膜の際の真空度を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、アルゴン（Ａｒ）流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。

本実施形態において、ＳｉＮ_ｘ膜におけるｘの値は、スパッタ条件（Ａｒと窒素とのガス流量比等）を変えることにより、適宜変化させることが可能である。

図１０は、窒素ガスの流量比を変化させて成膜した６種類のＳｉＮ_ｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。尚、図１０は、真空度を０．４Ｐａとし、基板温度を２０℃とし、ＤＣパワーを３００Ｗとした場合の測定結果を示している。又、図１０において、横軸は窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率：流量は体積流量）を示し、縦軸はＳｉＮ_ｘ膜におけるｘ値を示している。

図１０に示すように、窒素ガスの流量比を０％から４０％まで連続的に変化させることにより、ＳｉＮ_ｘ膜におけるｘの値を連続的に変化させることが可能となる。このように、ＳｉＮ_ｘ膜における窒素の組成を窒素ガスの流量比により変化させることで、禁制帯幅を連続的に変化させることが可能となる。これにより、下部電極１１７、内部電極１１５とこれらに隣接する電流抑制層（電流抑制素子１１６）との間に形成される電位障壁の大きさを適切に制御することが可能となる。そして、これにより、電流抑制素子１１６にＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能となる。

以下、ＳｉＮ_ｘにおける適切なｘの値の検討内容について説明する。

図１１は、ＳｉＮ_ｘからなる膜厚２０ｎｍの電流抑制層と、白金（Ｐｔ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図１１において、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流値を示している。

この実験においては、基板の主面上にＰｔ薄膜、ＳｉＮ_ｘ薄膜をこの順でスパッタ法により成膜した後、直径１００μｍの円孔を有するメタルマスクを介してＰｔ薄膜をスパッタ法により成膜することで、電流抑制素子を形成した。ここで、ＳｉＮ_ｘ薄膜は、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタすることにより成膜した。又、ＳｉＮ_ｘ薄膜におけるｘの値は、スパッタ条件（アルゴンと窒素とのガス流量比等）を変えることにより変化させた。又、ＳｉＮ_ｘ薄膜におけるｘの値は、ラザフォード後方散乱分光法により求めた。尚、図１１に示すように、この実験では、スパッタ条件を変えることにより、ｘの値が異なる４種類のＳｉＮ_ｘ薄膜を作成した。ここで、ｘの値は、それぞれ０．５２，０．６７，０．８５，１．３８であった。

図１１に示すように、電極にＰｔを用い、電流抑制層をＳｉＮ_ｘにより構成した電流抑制素子は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称な素子となることが判明した。又、電流抑制層にＳｉＮ_ｘを適用する場合には、ｘの値が大きくなるに連れて電極とこれらに隣接する電流抑制層との間に形成される電位障壁が大きくなることに対応して、導通状態となる電圧が大きくなることが判明した。更には、ｘの値が０．８５までの場合は、２つの電極の間に印加される電圧が４Ｖ未満であっても電流密度が５００Ａ／ｃｍ^２を優に超え、これに電圧を更に印加することにより更に大きな電流密度が得られることが図１１より推察された。しかしながら、ｘの値が１．３８である場合には、印加電圧が５Ｖであっても導通状態とはならず、更に印加電圧を高くすると、導通状態となる前に電流抑制素子そのものが破壊されてしまうことが判明した。これは、ｘの値を大きくすることにより電流抑制層の禁制帯幅が著しく大きくなり、その結果として、電流抑制層が絶縁体となってしまったことを示している。従って、電流抑制層にＳｉＮ_ｘを適用する場合には、ｘの値は０を超え０．８５以下であることが好ましいことが判明した。この構成を採る場合、電流抑制層は半導体として機能し、電流抑制素子はＭＳＭダイオードとして機能する。

図１２は、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図１２では、ＳｉＮ_ｘにおけるｘの値が０．３，０．７，０．８である場合の電流−電圧特性を示している。又、図１２では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。

本実験では、基板の主面上にＴａＮ，ＳｉＮ_ｘ，ＴａＮをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成し、これを測定対象とした。

図１２に示すように、ＳｉＮ_ｘにおけるｘの値を０．３から０．７とすることで、ＭＳＭダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が３Ｖ程度大きくなり、かつ、何れの場合も３００００Ａ／ｃｍ^２を超える大きな電流密度を実現できることが判明した。その一方で、図１２に示すように、ＳｉＮ_ｘにおけるｘの値を０．８とすると、印加電圧が約６．３Ｖである場合には約３０００Ａ／ｃｍ^２程度の大きな電流密度の電流を流すことが可能であるが、印加電圧を更に上昇させると電流抑制素子が破壊（短絡）することが判明した。この現象は、いわゆる化学量論組成では基本的に絶縁体であるＳｉＮ_ｘの絶縁体的な特性が現出したためであると考えられ、更に大きな電流密度の電流を流すことが必要な場合には、ｘの値を０．８よりも小さくすることが好ましいことを示している。従って、窒化タンタル（ＴａＮ）からなる一対の電極を備える電流抑制素子を構成する場合、例えば３００００Ａ／ｃｍ^２を超える大きな電流密度を実現するためには、ｘの値を０．７以下とすることが好ましい。

図１３は、電流抑制素子の電流抑制層をＳｉＮ_ｘにより構成した場合におけるｘの値とオン／オフ比との関係を実験的に求めた結果を示す相関グラフである。尚、図１３では、電流抑制層３３の膜厚を１０ｎｍとし、第１及び第２の電極３１，３２として窒化タンタル（ＴａＮ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）を用いた場合の実験結果を示している。又、図１３では、横軸はＳｉＮ_ｘにおけるｘの値を示し、縦軸はオン／オフ比を示している。

本実験では、電極にＴａＮを用いる場合、図１２に示す測定結果を取得する際に用いた電流抑制素子の作成方法と同様にして、基板の主面上にＴａＮ、ＳｉＮ_ｘ、ＴａＮをこの順でスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子を作成した。ここで、本実験では、ＳｉＮ_ｘにおけるｘの値を、それぞれ０，０．１，０．２，０．３，０．４，０．６とした。又、電極にＰｔ、Ａｌ、或いはＴｉＮを用いる場合には、基板の主面上に電極材料、ＳｉＮ_ｘ薄膜（本実験におけるｘの値は０．５２，０．６７，或いは、０．８５（電極材料がＴａＮである場合については、ｘの値は０．５２、或いは、０．６７））を順にスパッタ法により成膜した後、直径１００μｍの円孔を有するメタルマスクを介して電極材料をスパッタ法により成膜することで、電流抑制素子を形成した。

ここで、本実施の形態において、「オン／オフ比」とは、電流抑制素子の電流−電圧特性の測定結果から電流密度が５００Ａ／ｃｍ^２である場合の印加電圧（オン電圧）を求めると共に、印加電圧がオン電圧の半分の電圧である場合の電流抑制素子を流れる電流密度（オフ電流）を求め、オン電圧時の電流である５００Ａ／ｃｍ^２をオフ電流で割った値をオン／オフ比として定義する。このオン／オフ比は、データの書き込み動作時における、選択素子（データを書き込む記憶素子）に流れる電流と非選択素子（データを書き込まない記憶素子）に流れる電流との比を示している。尚、記憶装置の動作に関し、記憶装置を好適に動作させるためには、このオン／オフ比の値が大きいことが好ましい。

尚、電流密度が５００Ａ／ｃｍ^２である場合を１つの基準とした理由は、電流抑制素子を構成する電極の大きさが直径１００μｍの円孔を有するメタルマスクにより規定されると、３００００Ａ／ｃｍ^２程度の電流を実際に流すために必要となる電流が数Ａ程度となり、これを測定するためには特別な測定系が必要となるためである。

図１３において、電極材料がＴａＮである場合の実験結果を参照すると、ｘの値が０．１まではオン／オフ比は一桁の数字で殆ど変化せず、ｘの値が０．２以上ではオン／オフ比が１０以上となり、ｘの値が大きくなるに連れてオン／オフ比が急激に大きくなることが分かる。ここで、ｘの値が０．１まではオン／オフ比が一桁の数字で殆ど変化しないという現象は、ｘの値が０．１までは電流抑制素子における電極と電流抑制層が概ねオーム性接触を形成しているためであると考えられる。従って、ｘの値が０．１までは、オン／オフ比がｘの値に依存せず、小さい数字になっているものと考えられる。この実験結果から、電流抑制素子における電極と電流抑制層との間で形成される電位障壁が整流性を示すためには、ｘの値が０．２以上であることがより一層好ましいと考えられる。

［不揮発性記憶素子、電流抑制素子、およびメモリセルの電圧−電流特性］
図１４は、本発明の第１実施形態における不揮発性記憶素子１２９の電圧−電流特性の一例を示す図である。図１４では、内部電極１１５に対する上部電極１１３の電位を不揮発性記憶素子１２９に印加される「電圧」とし、該２つの電極間を流れる電流を不揮発性記憶素子１２９に流れる「電流」とする。図１４では、電圧が線形軸で示され、電流の絶対値が対数軸で示されている。図１４に示すように、不揮発性記憶素子１２９はバイポーラタイプの抵抗変化型記憶素子である。低抵抗状態（例えば１００Ω程度）にある不揮発性記憶素子１２９に正の電圧を印加して行くと、ある時点（図１４では約１Ｖ）で高抵抗状態（例えば１ｋΩ程度）へと遷移する。その後は、正の電圧を印加しても抵抗状態は変化しない。一方、高抵抗状態にある不揮発性記憶素子１２９に負の電圧を印加してゆくと、ある時点（図１４では−１．２Ｖ程度）で低抵抗状態へと遷移する。その後は、負の電圧を印加しても抵抗状態は変化しない。低抵抗状態から高抵抗状態へと遷移する直前の電圧および電流をそれぞれＶｒｗおよびＩｗとする。高抵抗状態から低抵抗状態へと遷移した直後の電圧および電流をそれぞれ−Ｖｒｅおよび−Ｉｅとする。

図１５は、本発明の第１実施形態における電流抑制素子１１６の電圧−電流特性の一例を示す図である。図１５では、下部電極１１７に対する内部電極１１５の電位を電流抑制素子１１６に印加される「電圧」とし、該２つの電極間を流れる電流を電流抑制素子１１６に流れる「電流」とする。図１５では、電圧が線形軸で示され、電流の絶対値が対数軸で示されている。本実施形態において、電流抑制素子１１６は以下のSchottkyダイオードモデルの近似式である以下の式（１）に従うものと仮定する。

式（１）において、Ａ^＊はリチャードソン定数、Ｔは絶対温度、ｑは電荷量、Κ_Ｂはボルツマン定数、φ_Ｂはショットキー障壁、εは誘電率である。

図１５に示すように、電流抑制素子１１６の電圧−電流特性は非線形であって、電圧の絶対値が所定の閾値ＶＦ（図１５では閾値電圧、０．８Ｖ）未満では抵抗が大きく実質的に電流が流れないが、ＶＦを超えると急激に抵抗値が低下して、大きな電流が流れるようになる（ここでは、１μＡの電流が流れるときの電圧を閾値ＶＦとする）。通常のダイオードが一方向にのみ電流を流すのに対し、本実施形態の電流抑制素子は、双方向に電流が流れるという特徴を有する。すなわち該電流抑制素子は、両端に印加される電圧の絶対値が所定の閾値を超えると、急激に抵抗値が低下して大きな電流を流すようになるという特性を有する。電流がＩｗおよびＩｅのときに電流抑制素子１１６に印加される電圧をそれぞれＶｄｗおよび−Ｖｄｅとする。なお、図１５では正電圧における電流の大きさと負電圧における電流の大きさが０Vの軸に対して対称であるように記載されているが、必ずしも対称である必要はない。

図１６は、本発明の第１実施形態におけるメモリセル１１０の電圧−電流特性の一例を示す図である。図１６では、下部電極１１７に対する上部電極１１３の電位をメモリセル１１０に印加される「電圧」とし、該２つの電極間を流れる電流をメモリセル１１０に流れる「電流」とする。図１６では、電圧が線形軸で示され、電流の絶対値が対数軸で示されている。メモリセル１１０の電圧−電流特性は、不揮発性記憶素子１２９と電流抑制素子１１６の電圧−電流特性を合成したものである。電流がＩｗおよび−Ｉｅのときにメモリセル１１０に印加される電圧をそれぞれＶｗおよび−Ｖｅとすると、以下の式が成り立つ。

Ｖｗ＝Ｖｒｗ＋Ｖｄｗ ・・・ （２）
Ｖｅ＝Ｖｒｅ＋Ｖｄｅ ・・・ （３）
図中、ＩｗとＩｅはほぼ等しいものとして描かれているが、必ずしもＩｗとＩｅが一致している必要はない。

本実施形態では、ＶｗおよびＶｅのいずれよりも絶対値が大きい所定の電圧をＶＰとして、電圧ＶＰおよび−ＶＰを印加することにより、メモリセル１１０に含まれる不揮発性記憶素子１２９の抵抗状態が変化させられる。本実施形態では、低抵抗状態に“１”、高抵抗状態に“０”を対応させることで、データを記録する。正の電圧ＶＰを印加することで、可変抵抗層１１４の両端には所定の電圧（高抵抗化電圧）が印加され、低抵抗状態にある不揮発性記憶素子１２９は高抵抗状態へと遷移し、不揮発性記憶素子１２９に“０”が書き込まれる。負の電圧−ＶＰを印加することで、可変抵抗層１１４の両端には所定の電圧（低抵抗化電圧：高抵抗化電圧とは極性が異なる）が印加され、高抵抗状態にある不揮発性記憶素子１２９は低抵抗状態へと遷移し、不揮発性記憶素子１２９に“１”が書き込まれる。なお、抵抗状態と値との対応関係は逆であってもよい。

本実施形態では、ＶｗおよびＶｅのいずれよりも絶対値が小さい所定の電圧をＶｒｒとして、電圧Ｖｒｒ（または−Ｖｒｒ）を印加することにより、メモリセル１１０に含まれる不揮発性記憶素子１２９の抵抗状態が読み出される。

上記において、各記号（Ｖｗ、Ｉｅなど）は全て正の値を取るものとして記載したが、発明の本質を逸脱しない限度で各変数の取る値の絶対値や符号を適宜変更しうることは言うまでもない。

［行デコーダ／ドライバの構成］
図１７は、本発明の第１実施形態における行デコーダ／ドライバ１０３のドライバ部分の回路構成の一例を示す回路図である。図に示すように、行デコーダ／ドライバ１０３のドライバ部分は、行デコーダ（図示せず）からの非選択信号が入力される非選択信号入力線ＷＬＤ１、ＷＬＤ２、・・・、ＷＬＤｍと、非選択信号入力線ＷＬＤ１、ＷＬＤ２、・・・、ＷＬＤｍのそれぞれに接続されたインバータＷＩＤ１、ＷＩＤ２、・・・、ＷＩＤｍと、非選択電圧供給線ＷＶＤと、非選択電圧供給線ＷＶＤに印加されている電圧をワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍに入力する非選択用スイッチ素子ＷＣＤ１、ＷＣＤ２、・・・、ＷＣＤｍ（第１の非選択用スイッチ素子）と、行デコーダからの選択信号が入力される選択信号入力線ＷＬＳ１、ＷＬＳ２、・・・、ＷＬＳｍと、選択信号入力線ＷＬＳ１、ＷＬＳ２、・・・、ＷＬＳｍのそれぞれに接続されたインバータＷＩＳ１、ＷＩＳ２、・・・、ＷＩＳｍと、選択電圧供給線ＷＶＳと、選択電圧供給線ＷＶＳに印加されている電圧をワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍに入力する選択用スイッチ素子ＷＣＳ１、ＷＣＳ２、・・・、ＷＣＳｍ（第１の選択用スイッチ素子）と、を備えている。

非選択電圧供給線ＷＶＤには、切換えスイッチ１２０を介して電源回路１１９から非選択電圧（Ｖ３またはＶ４）が入力される。選択電圧供給線ＷＶＳには、切換えスイッチ１２０を介して電源回路１１９から選択電圧（Ｖ１またはＶ２）が入力される。

非選択用スイッチ素子ＷＣＤ１、ＷＣＤ２、・・・、ＷＣＤｍは、ＣＭＯＳ型のスイッチ素子であり、それぞれＰチャンネル型トランジスタ１３２とＮチャンネル型トランジスタ１３３とを備える。Ｐチャンネル型トランジスタ１３２のゲートは、それぞれインバータＷＩＤ１、ＷＩＤ２、・・・、ＷＩＤｍを介して非選択信号入力線ＷＬＤ１、ＷＬＤ２、・・・、ＷＬＤｍと接続されている。Ｎチャンネル型トランジスタ１３３のゲートは、それぞれ非選択信号入力線ＷＬＤ１、ＷＬＤ２、・・・、ＷＬＤｍに直接に接続されている。Ｐチャンネル型トランジスタ１３２およびＮチャンネル型トランジスタ１３３の一方の主端子（ドレインまたはソース）は非選択電圧供給線ＷＶＤと接続され、他方の主端子（ソースまたはドレイン）はワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍと接続されている。

選択用スイッチ素子ＷＣＳ１、ＷＣＳ２、・・・、ＷＣＳｍは、ＣＭＯＳ型のスイッチ素子であり、それぞれＰチャンネル型トランジスタ１３４とＮチャンネル型トランジスタ１３５とを備える。Ｐチャンネル型トランジスタ１３４のゲートは、それぞれがインバータＷＩＳ１、ＷＩＳ２、・・・、ＷＩＳｍを介して選択信号入力線ＷＬＳ１、ＷＬＳ２、・・・、ＷＬＳｍと接続されている。Ｎチャンネル型トランジスタ１３５のゲートは、それぞれが選択信号入力線ＷＬＳ１、ＷＬＳ２、・・・、ＷＬＳｍに直接に接続されている。Ｐチャンネル型トランジスタ１３４およびＮチャンネル型トランジスタ１３５の一方の主端子（ドレインまたはソース）は非選択電圧供給線ＷＶＳと接続され、他方の主端子（ソースまたはドレイン）はワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍと接続されている。

行デコーダは、アドレス入力回路１０８から入力される行アドレス信号と、パルス発生回路１１８から入力される電気的パルスと、書込み回路１０５の制御とに基づいて、選択信号入力線ＷＬＳおよび非選択信号入力線ＷＬＤへ供給する電位を制御する。

以下、抵抗変化型記憶装置１００が動作する時間を、パルス発生回路１１８が電気的パルスを出力している期間（以下、パルス期）とパルス期以外のタイミング（非パルス期）に分けて説明する。非パルス期では、選択信号入力線ＷＬＳへ供給する電圧は“Ｌ”とされ、非選択信号入力線ＷＬＤへ供給する電圧は“Ｈ”とされる。パルス期になると、選択ワード線に対応する選択信号入力線ＷＬＳへ供給する電圧は“Ｈ”とされ、選択ワード線に対応する非選択信号入力線ＷＬＤへ供給する電圧は“Ｌ”とされる。非選択ワード線に対応する選択信号入力線ＷＬＳへ供給する電圧は“Ｌ”に維持され、非選択ワード線に対応する非選択信号入力線ＷＬＤへ供給する電圧は“Ｈ”に維持される。

非パルス期では、それぞれのワード線について選択用スイッチ素子ＷＣＳがＯＦＦ、非選択用スイッチ素子ＷＣＤがＯＮとなる。その結果、それぞれのワード線について非選択電圧（Ｖ３またはＶ４）が印加される。

パルス期では、選択ワード線について、対応する選択用スイッチ素子ＷＣＳがＯＮ、対応する非選択用スイッチ素子ＷＣＤがＯＦＦとなる。その結果、選択用スイッチ素子ＷＣＳを介して、選択ワード線へと選択電圧（Ｖ１またはＶ２）が印加される。非選択ワード線については、対応する選択用スイッチ素子ＷＣＳがＯＦＦ、対応する非選択用スイッチ素子ＷＣＤがＯＮに維持される。その結果、非選択用スイッチ素子ＷＣＤを介して、非選択ワード線へと非選択電圧（Ｖ３またはＶ４）が印加され続ける。

ＣＭＯＳが用いられる理由は、選択電圧および非選択電圧がトランジスタにおいて電位降下することなくそのまま出力されるためである。選択電圧および非選択電圧を適宜調整することで、ＣＭＯＳ以外のトランジスタを用いることもできる。

［列デコーダ／ドライバの構成］
図１８は、本発明の第１実施形態における列デコーダ／ドライバ１０４のドライバ部分の回路構成の一例を示す回路図である。図に示すように、列デコーダ／ドライバ１０４のドライバ部分は、列デコーダ（図示せず）からの非選択信号が入力される非選択信号入力線ＢＬＤ１、ＢＬＤ２、・・・、ＢＬＤｎと、非選択信号入力線ＢＬＤ１、ＢＬＤ２、・・・、ＢＬＤｎのそれぞれに接続されたインバータＢＩＤ１、ＢＩＤ２、・・・、ＢＩＤｎと、非選択電圧供給線ＢＶＤと、非選択電圧供給線ＢＶＤに印加されている電圧をビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎに入力する非選択用スイッチ素子ＢＣＤ１、ＢＣＤ２、・・・、ＢＣＤｎ（第２の非選択用スイッチ素子）と、列デコーダからの選択信号が入力される選択信号入力線ＢＬＳ１、ＢＬＳ２、・・・、ＢＬＳｎと、選択信号入力線ＢＬＳ１、ＢＬＳ２、・・・、ＢＬＳｎのそれぞれに接続されたインバータＢＩＳ１、ＢＩＳ２、・・・、ＢＩＳｎと、選択電圧供給線ＢＶＳと、選択電圧供給線ＢＶＳに印加されている電圧をビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎに入力する選択用スイッチ素子ＢＣＳ１、ＢＣＳ２、・・・、ＢＣＳｎ（第２の選択用スイッチ素子）と、を備えている。

非選択電圧供給線ＢＶＤには、切換えスイッチ１２０を介して電源回路１１９から非選択電圧（Ｖ３またはＶ４）が入力される。選択電圧供給線ＢＶＳには、切換えスイッチ１２０を介して電源回路１１９から選択電圧（Ｖ１またはＶ２）が入力される。

非選択用スイッチ素子ＢＣＤ１、ＢＣＤ２、・・・、ＢＣＤｎは、ＣＭＯＳ型のスイッチ素子であり、それぞれＰチャンネル型トランジスタ１３６とＮチャンネル型トランジスタ１３７とを備える。Ｐチャンネル型トランジスタ１３６のゲートは、それぞれインバータＢＩＤ１、ＢＩＤ２、・・・、ＢＩＤｎを介して非選択信号入力線ＢＬＤ１、ＢＬＤ２、・・・、ＢＬＤｎと接続されている。Ｎチャンネル型トランジスタ１３７のゲートは、それぞれ非選択信号入力線ＢＬＤ１、ＢＬＤ２、・・・、ＢＬＤｎに直接に接続されている。Ｐチャンネル型トランジスタ１３６およびＮチャンネル型トランジスタ１３７の一方の主端子（ドレインまたはソース）は非選択電圧供給線ＢＶＤと接続され、他方の主端子（ソースまたはドレイン）はビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎと接続されている。

選択用スイッチ素子ＢＣＳ１、ＢＣＳ２、・・・、ＢＣＳｎは、ＣＭＯＳ型のスイッチ素子であり、それぞれＰチャンネル型トランジスタ１３８とＮチャンネル型トランジスタ１３９とを備える。Ｐチャンネル型トランジスタ１３８のゲートは、それぞれがインバータＢＩＳ１、ＢＩＳ２、・・・、ＢＩＳｎを介して選択信号入力線ＢＬＳ１、ＢＬＳ２、・・・、ＢＬＳｎと接続されている。Ｎチャンネル型トランジスタ１３９のゲートは、それぞれが選択信号入力線ＢＬＳ１、ＢＬＳ２、・・・、ＢＬＳｎに直接に接続されている。Ｐチャンネル型トランジスタ１３８およびＮチャンネル型トランジスタ１３９の一方の主端子（ドレインまたはソース）は非選択電圧供給線ＢＶＳと接続され、他方の主端子（ソースまたはドレイン）はビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎと接続されている。

列デコーダは、アドレス入力回路１０８から入力される列アドレス信号と、パルス発生回路１１８から入力される電気的パルスと、書込み回路１０５の制御とに基づいて、選択信号入力線ＢＬＳおよび非選択信号入力線ＢＬＤへ供給する電位を制御する。

非パルス期では、選択信号入力線ＢＬＳへ供給する電圧は“Ｌ”とされ、非選択信号入力線ＢＬＤへ供給する電圧は“Ｈ”とされる。パルス期になると、選択ビット線に対応する選択信号入力線ＢＬＳへ供給する電圧は“Ｈ”とされ、選択ビット線に対応する非選択信号入力線ＢＬＤへ供給する電圧は“Ｌ”とされる。非選択ビット線に対応する選択信号入力線ＢＬＳへ供給する電圧は“Ｌ”に維持され、非選択ビット線に対応する非選択信号入力線ＢＬＤへ供給する電圧は“Ｈ”に維持される。

非パルス期では、それぞれのワード線について選択用スイッチ素子ＢＣＳがＯＦＦ、非選択用スイッチ素子ＢＣＤがＯＮとなる。その結果、それぞれのワード線について非選択電圧（Ｖ３またはＶ４）が印加される。

パルス期では、選択ビット線について、対応する選択用スイッチ素子ＢＣＳがＯＮ、対応する非選択用スイッチ素子ＢＣＤがＯＦＦとなる。その結果、選択用スイッチ素子ＢＣＳを介して、選択ビット線へと選択電圧（Ｖ１またはＶ２）が印加される。非選択ビット線については、対応する選択用スイッチ素子ＢＣＳがＯＦＦ、対応する非選択用スイッチ素子ＢＣＤがＯＮに維持される。その結果、非選択用スイッチ素子ＢＣＤを介して、非選択ビット線へと非選択電圧（Ｖ３またはＶ４）が印加され続ける。

ＣＭＯＳが用いられる理由は、選択電圧および非選択電圧がトランジスタにおいて電位降下することなくそのまま出力されるためである。選択電圧および非選択電圧を適宜調整することで、ＣＭＯＳ以外のトランジスタを用いることもできる。

［電源回路の構成］
図１９は、第１電源１２１の回路構成の一例を示す回路図である。図に示すように、第１電源１２１は、オペアンプ１３０と基準電圧発生器１３１とを備えている。基準電圧発生器１３１は、周知の方法により、第１の電圧Ｖ１を基準電圧として出力するように構成されている。オペアンプ１３０の入力の一方に基準電圧発生器１３１の出力を接続し、オペアンプ１３０の入力端子の他方にオペアンプ１３０の出力を入力（フィードバック）することにより、基準電圧発生器１３１が出力する基準電圧に電圧が等しい電源（定電圧電源）が実現される。

第２電源１２２、第３電源１２３、第４電源１２４も、基準電圧発生器の出力する電圧を適宜調整することにより、同様の構成で実現可能である。

第１電源１２１、第２電源１２２、第３電源１２３、第４電源１２４において、それぞれの基準電圧発生器が出力する電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４はそれぞれ大きさの異なる電圧である。さらに、Ｖ１乃至Ｖ４の値は各動作モード（後述）に応じて異なる。例えば、Ｖ１について複数の値が設定され、制御回路１０９の制御に基づき、動作モードに応じて、該複数の値から特定の値がスイッチング素子などにより選択されてもよい。電圧の設定方法としては、例えば電圧をマスク調整する電圧調整回路を用いるものや、電圧をヒューズ調整する電圧調整回路を用いるものなど、周知の方法が利用できる。これらの電圧調整回路は、一般には、基準電圧発生器１３１の中に構成される。第１電源１２１、第２電源１２２、第３電源１２３、第４電源１２４が出力電圧を切り替え可能に構成されていてもよい。第１電源１２１、第２電源１２２、第３電源１２３、第４電源１２４が複数の電圧発生器を備えていてもよい。

［動作］
図２０は、本発明の第１実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。

以下、図面を参照しつつ、本実施形態の抵抗変化型記憶装置１００の動作について説明する。

１．データ書込み動作
データ書込み動作について以下説明する。本実施形態において、データ書込み動作は、消去モードでの書込みとプログラムモードでの書込みという、２つの動作モードでの書込みが順次実行されることにより行われる。消去モードにおいてデータを書き込むべきメモリセルの抵抗状態が高抵抗状態（“０”）に揃えられる。その後、プログラムモードにおいて低抵抗状態（“１”）を書き込むべきメモリセルについてのみ電気的パルスが印加されてそれらのメモリセルの抵抗状態が低抵抗状態へ変化し、データの書込みが完了する。

本実施形態において、データ書込み動作時にＶ１乃至Ｖ４は以下の式を満たす。なお、式中の変数は電圧であって、すべて０以上の数とする。

Ｖ１＞Ｖ２ ・・・ （４）
Ｖ１−Ｖ２＝ＶＰ ・・・ （５）
ＶＰ＞Ｖｗ ・・・ （６）
ＶＰ＞Ｖｅ ・・・ （７）
Ｖ４＞Ｖ３ ・・・ （８）
Ｖ４−Ｖ２＝（２／３）×ＶＰ ・・・ （９）
Ｖ３−Ｖ２＝（１／３）×ＶＰ ・・・ （１０）
データ書込み動作時には、以上の式を満たすように、制御回路１０９の制御により、Ｖ１乃至Ｖ４が設定される。なお、式（５）はＶＰの定義であって、消去モードおよびプログラムモードにおけるＶ１とＶ２との差分をＶＰと定義する。式（６）および（７）に示すように、ＶＰの絶対値はＶｗおよびＶｅのいずれよりも十分大きい電圧に設定される。不揮発性記憶素子１２９の抵抗状態が確実に変化するようにするためである。

（１）消去モード
データ書込み動作においては、最初に、消去モードに入ることを示す信号が外部の制御装置から制御回路１０９へと入力される。制御回路１０９は、Ｖ１乃至Ｖ４が上述の条件を満たすように第１電源１２１と第２電源１２２と第３電源１２３と第４電源１２４とを制御した後、切換えスイッチ１２０を制御する。第１電源１２１は列デコーダ／ドライバ１０４の選択電圧供給線ＢＶＳに接続される。第２電源１２２は行デコーダ／ドライバ１０３の選択電圧供給線ＷＶＳに接続される。第３電源１２３は列デコーダ／ドライバ１０４の非選択電圧供給線ＢＶＤに接続される。第４電源１２４は行デコーダ／ドライバ１０３の非選択電圧供給線ＷＶＤに接続される。設定された切換えスイッチ１２０の状態は、消去モードを通じて一定に維持される。

切換えスイッチ１２０の切換えが終わると、外部の制御装置からアドレス入力回路１０８へと、データを書き込むべきメモリセルのアドレスが順次入力される。アドレスの入力と同期して、制御回路１０９はパルス発生回路１１８を制御して、書込みパルスを行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４へと入力する。消去モードにおける書込みパルスの周期はｔＥである。

アドレス入力回路１０８は、入力されたアドレスに基づいて、行アドレスデータおよび列アドレスデータをそれぞれ行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４へ入力する。

書込み回路１０５は、消去モードにおいて、書き込み用の電圧を印加すべき旨を示す信号を行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４に常時入力するように、制御回路１０９により制御される。

行デコーダ／ドライバ１０３の行デコーダは、非パルス期において、全てのワード線について非選択用スイッチ素子ＷＣＤ１、ＷＣＤ２、・・・、ＷＣＤｎをＯＮ、選択用スイッチ素子ＷＣＳ１、ＷＣＳ２、・・・、ＷＣＳｎをＯＦＦにする。かかる動作により、非パルス期において、全てのワード線は非選択電圧供給線ＷＶＤを介して第４電源１２４に接続されることとなる。その結果、全てのワード線に第４の電圧Ｖ４が供給される。

行デコーダ／ドライバ１０３の行デコーダは、パルス期において、選択ワード線（アドレス入力回路１０８から入力された行アドレスに対応するワード線）についてのみ、対応する非選択用スイッチ素子ＷＣＤをＯＦＦ、選択用スイッチ素子ＷＣＳをＯＮにする。かかる動作により、パルス期において、選択ワード線は選択電圧供給線ＷＶＳを介して第２電源１２２に接続されることとなる。その結果、選択ワード線にのみ第２の電圧Ｖ２が供給される。

列デコーダ／ドライバ１０４の列デコーダは、非パルス期において、全てのビット線について非選択用スイッチ素子ＢＣＤ１、ＢＣＤ２、・・・、ＢＣＤｎをＯＮ、選択用スイッチ素子ＢＣＳ１、ＢＣＳ２、・・・、ＢＣＳｎをＯＦＦにする。かかる動作により、非パルス期において、全てのビット線は非選択電圧供給線ＢＶＤを介して第３電源１２３に接続されることとなる。その結果、全てのビット線に第３の電圧Ｖ３が供給される。

列デコーダ／ドライバ１０４の列デコーダは、パルス期において、選択ビット線（アドレス入力回路１０８から入力された列アドレスに対応するビット線）についてのみ、対応する非選択用スイッチ素子ＢＣＤをＯＦＦ、選択用スイッチ素子ＢＣＳをＯＮにする。かかる動作により、パルス期において、選択ビット線は選択電圧供給線ＷＶＳを介して第１電源１２１に接続されることとなる。その結果、選択ビット線にのみ第１の電圧Ｖ１が供給される。

かかる動作により消去モードでは、データを書き込むべきメモリセル１１０の全てについて、順次、対応するワード線にＶ２が供給されると同時に対応するビット線にＶ１が供給される。その結果、メモリセル１１０に正の電圧ＶＰが印加され、不揮発性記憶素子１２９が低抵抗状態から高抵抗状態へと遷移する（“０”が書き込まれる）。データを書き込むべき全てのメモリセルについて高抵抗状態への遷移が完了すると、消去モードは終了する。

図２０（ａ）では、メモリセルＭＣ１１とメモリセルＭＣ２１について、書き込まれているデータを順次消去する（“０”にする）場合を示している。図に示すように、非パルス期には、ワード線ＷＬにはＶ４が、ビット線ＢＬにはＶ３が印加される。パルス期には、選択ワード線（ＭＣ１１およびＭＣ２１のいずれについてもＷＬ１）にＶ２が印加され、選択ビット線（ＭＣ１１についてはＢＬ１、ＭＣ２１についてはＢＬ２）にＶ１が印加される。非選択ワード線（ＭＣ１１およびＭＣ２１のいずれについてもＷＬ２）および非選択ビット線（ＭＣ１１についてはＢＬ２、ＭＣ２１についてはＢＬ１）に印加される電圧は、パルス期においても、それぞれＶ４およびＶ３のまま変わらない。かかる動作により、メモリセルＭＣ１１とメモリセルＭＣ２１に対し順次電圧ＶＰが印加され、いずれもメモリセルも低抵抗状態となる。

本実施形態において不揮発性記憶素子１２９はいわゆる上書きが可能である。すなわち、すでに高抵抗状態にある不揮発性記憶素子１２９に正の電圧ＶＰを印加しても抵抗値は変化しない。連続して正の電圧ＶＰを印加した後でも、負の電圧−ＶＰを印加すれば確実に低抵抗状態へと遷移する。かかる特性により、事前の読出しは不要である。不揮発性記憶素子１２９の特性によっては上書きができない場合がある。かかる場合には事前に読み出して、抵抗状態を変化させる必要がある場合にだけ、所定の電気的パルスを印加すればよい。いずれも場合においても本発明は有効である。

（２）プログラムモード
消去モードが終了すると、プログラムモードに入ることを示す信号が外部の制御装置から制御回路１０９へと入力される。制御回路１０９は切換えスイッチ１２０を制御する。第１電源１２１は行デコーダ／ドライバ１０３の選択電圧供給線ＷＶＳに接続される。第２電源１２２は列デコーダ／ドライバ１０４の選択電圧供給線ＢＶＳに接続される。第３電源１２３は行デコーダ／ドライバ１０３の非選択電圧供給線ＷＶＤに接続される。第４電源１２４は列デコーダ／ドライバ１０４の非選択電圧供給線ＢＶＤに接続される。設定された切換えスイッチ１２０の状態は、プログラムモードを通じて一定に維持される。電源回路１０９の出力電圧（Ｖ１乃至Ｖ４）は消去モードと同様である。

切換えスイッチ１２０の切換えが終わると、外部の制御装置からアドレス入力回路１０８へと、データを書き込むべきメモリセルのアドレスが順次入力される。アドレスの入力と同期して、制御回路１０９はパルス発生回路１１８を制御して、書込みパルスを行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４へと入力する。プログラムモードにおける書込みパルスの周期はｔＰである。ｔＰは必ずしもｔＥと等しくなくても良い。

アドレス入力回路１０８は、入力されたアドレスに基づいて、行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４へそれぞれ行アドレスデータおよび列アドレスデータを入力する。

書込み回路１０５は、プログラムモードにおいて、データ入出力回路１０７を介して外部の制御装置から書込みデータを受け取る。書込み回路１０５は、書き込みデータが“１”であるときだけ（選択されたメモリセルに含まれる不揮発性記憶素子の抵抗状態を低抵抗状態へと変化させるべきときだけ）、書き込み用の電圧を印加すべき旨を示す信号を、行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４に入力する。

行デコーダ／ドライバ１０３の行デコーダは、非パルス期において、全てのワード線について非選択用スイッチ素子ＷＣＤ１、ＷＣＤ２、・・・、ＷＣＤｎをＯＮ、選択用スイッチ素子ＷＣＳ１、ＷＣＳ２、・・・、ＷＣＳｎをＯＦＦにする。かかる動作により、非パルス期において、全てのワード線は非選択電圧供給線ＷＶＤを介して第３電源１２３に接続されることとなる。その結果、全てのワード線に第３の電圧Ｖ３が供給される。

行デコーダ／ドライバ１０３の行デコーダは、パルス期において、書込み回路１０５から書き込み用の電圧を印加すべき旨を示す信号が入力されている場合には、選択ワード線についてのみ、対応する非選択用スイッチ素子ＷＣＤをＯＦＦ、選択用スイッチ素子ＷＣＳをＯＮにする。かかる動作により、対応するメモリセルに“１”を書き込むべき場合（対応する不揮発性記憶素子の抵抗状態絵を変化させるべき場合）にのみ、選択ワード線は選択電圧供給線ＷＶＳを介して第１電源１２１に接続され、第１の電圧Ｖ１が供給される。

列デコーダ／ドライバ１０４の列デコーダは、非パルス期において、全てのビット線について非選択用スイッチ素子ＢＣＤ１、ＢＣＤ２、・・・、ＢＣＤｎをＯＮ、選択用スイッチ素子ＢＣＳ１、ＢＣＳ２、・・・、ＢＣＳｎをＯＦＦにする。かかる動作により、非パルス期において、全てのビット線は非選択電圧供給線ＢＶＤを介して第４電源１２４に接続されることとなる。その結果、全てのビット線に第４の電圧Ｖ４が供給される。

列デコーダ／ドライバ１０４の列デコーダは、パルス期において、書込み回路１０５から書き込み用の電圧を印加すべき旨を示す信号が入力されている場合には、選択ビット線についてのみ、対応する非選択用スイッチ素子ＢＣＤをＯＦＦ、選択用スイッチ素子ＢＣＳをＯＮにする。かかる動作により、対応するメモリセルに“１”を書き込むべき場合にのみ、選択ビット線は選択電圧供給線ＷＶＳを介して第２電源１２２に接続され、第２の電圧Ｖ２が供給される。

かかる動作によりプログラムモードでは、“１”を書き込むべきメモリセル１１０についてのみ、順次、対応するワード線にＶ１が供給されると同時に対応するビット線にＶ２が供給される。その結果、該メモリセル１１０に負の電圧−ＶＰが印加され、不揮発性記憶素子１２９が高抵抗状態から低抵抗状態へと遷移する（“１”が書き込まれる）。“１”を書き込むべき全てのメモリセルについて低抵抗状態への遷移が完了すると、プログラムモードは終了し、書込み動作が完了する。

図２０（ｂ）では、メモリセルＭＣ１１に“１”を、メモリセルＭＣ２１について“０”を書き込む場合を示している。図に示すように、非パルス期には、ワード線ＷＬにはＶ３が、ビット線ＢＬにはＶ４が印加される。まずメモリセルＭＣ１１について検討する。パルス期には、選択ワード線（ＷＬ１）にはＶ１が印加され、選択ビット線（ＢＬ１）にはＶ２が印加される。非選択ワード線（ＷＬ２）および非選択ビット線（ＢＬ２）に印加される電圧は、パルス期においても、それぞれＶ３およびＶ４のまま変わらない。かかる動作により、メモリセルＭＣ１１に対して電圧ＶＰが印加され、メモリセルＭＣ１１は高抵抗状態となる。

メモリセルＭＣ１２について検討する。メモリセルＭＣ１２にデータを書き込むタイミングでは、書き込みデータとして“０”が入力される。“０”が入力された場合、書き込み用の電圧を印加すべき旨を示す信号は、書込み回路１０５から行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４に入力されない。行デコーダ／ドライバ１０３の行デコーダおよび列デコーダ／ドライバ１０４の列デコーダは、パルス発生回路１１８から書込みパルスを受け取っても選択用スイッチ素子ＷＣＳ、ＢＣＳをＯＮにしない。かかる動作により、メモリセルＭＣ２１に対しては電圧ＶＰは印加されず、メモリセルＭＣ１１は低抵抗状態のまま変化しない。

消去モードでデータを書き込むべきメモリセルの全てについて“１”が書込まれ、プログラムモードで“０”を書き込むべきメモリセルのみについて“０”が書き込まれても良い。

２．データ読出し動作
データ読出し動作（読出しモード）について説明する。本実施形態において、データ読出し動作時にＶ１乃至Ｖ４は以下の式を満たす。なお、式中の変数は電圧であって、すべて０以上の数とする。

Ｖ１＞Ｖ２ ・・・ （１１）
Ｖ１−Ｖ２＝Ｖｒｒ ・・・ （１２）
Ｖｒｒ＜Ｖｗ ・・・ （１３）
Ｖｒｒ＜Ｖｅ ・・・ （１４）
Ｖ４＞Ｖ３ ・・・ （１５）
Ｖ４−Ｖ２＝（２／３）×Ｖｒｒ ・・・ （１６）
Ｖ３−Ｖ２＝（１／３）×Ｖｒｒ ・・・ （１７）
データ読出し動作時には、以上の式を満たすように、制御回路１０９の制御により、Ｖ１乃至Ｖ４が設定される。なお、式（１２）はＶｒｒの定義であって、読出しモードにおけるＶ１とＶ２との差分をＶｒｒと定義する。Ｖｒｒは読出し時にメモリセル１１０に印加される電圧である。式（１３）および（１４）に示すように、Ｖｒｒの絶対値はＶｗおよびＶｅのいずれよりも十分小さい電圧に設定される。不揮発性記憶素子１２９の抵抗状態が変化しないようにするためである。

データ読出し動作においては、最初に、データ読出しモードに入ることを示す信号が外部の制御装置から制御回路１０９へと入力される。制御回路１０９は、Ｖ１乃至Ｖ４が上述の条件を満たすように第１電源１２１と第２電源１２２と第３電源１２３と第４電源１２４とを制御した後、切換えスイッチ１２０を制御する。第１電源１２１は列デコーダ／ドライバ１０４の選択電圧供給線ＢＶＳに接続される。第２電源１２２は行デコーダ／ドライバ１０３の選択電圧供給線ＷＶＳに接続される。第３電源１２３は列デコーダ／ドライバ１０４の非選択電圧供給線ＢＶＤに接続される。第４電源１２４は行デコーダ／ドライバ１０３の非選択電圧供給線ＷＶＤに接続される。設定された切換えスイッチ１２０の状態は、データ読出しモードを通じて一定に維持される。

切換えスイッチ１２０の切換えが終わると、外部の制御装置からアドレス入力回路１０８へと、データを読み出すべきメモリセルのアドレスが順次入力される。アドレスの入力と同期して、制御回路１０９はパルス発生回路１１８を制御して、読出しパルスを行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４へと入力する。読出しモードにおける読み出し用の電気的パルス（読出しパルス）の周期はｔＲである。ｔＲは必ずしもｔＥまたはｔＰと等しくなくても良い。本実施形態では、読出しパルスが外部から入力される。

アドレス入力回路１０８は、入力されたアドレスに基づいて、行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４へそれぞれ行アドレスデータおよび列アドレスデータを入力する。

書込み回路１０５は、読出しモードにおいて、読出し用の電圧を印加すべき旨を示す信号を行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４に常時入力するように、制御回路１０９により制御される。

行デコーダ／ドライバ１０３の行デコーダは、非パルス期において、全てのワード線について非選択用スイッチ素子ＷＣＤ１、ＷＣＤ２、・・・、ＷＣＤｎをＯＮ、選択用スイッチ素子ＷＣＳ１、ＷＣＳ２、・・・、ＷＣＳｎをＯＦＦにする。かかる動作により、非パルス期において、全てのワード線は非選択電圧供給線ＷＶＤを介して第４電源１２４に接続されることとなる。その結果、全てのワード線に第４の電圧Ｖ４が供給される。

行デコーダ／ドライバ１０３の行デコーダは、パルス期において、選択ワード線についてのみ、対応する非選択用スイッチ素子ＷＣＤをＯＦＦ、選択用スイッチ素子ＷＣＳをＯＮにする。かかる動作により、パルス期において、選択ワード線は選択電圧供給線ＷＶＳを介して第２電源１２２に接続されることとなる。その結果、選択ワード線にのみ第２の電圧Ｖ２が供給される。

列デコーダ／ドライバ１０４の列デコーダは、非パルス期において、全てのビット線について非選択用スイッチ素子ＢＣＤ１、ＢＣＤ２、・・・、ＢＣＤｎをＯＮ、選択用スイッチ素子ＢＣＳ１、ＢＣＳ２、・・・、ＢＣＳｎをＯＦＦにする。かかる動作により、非パルス期において、全てのビット線は非選択電圧供給線ＢＶＤを介して第３電源１２３に接続されることとなる。その結果、全てのビット線に第３の電圧Ｖ３が供給される。

列デコーダ／ドライバ１０４の列デコーダは、パルス期において、選択ビット線についてのみ、対応する非選択用スイッチ素子ＢＣＤをＯＦＦ、選択用スイッチ素子ＢＣＳをＯＮにする。かかる動作により、パルス期において、選択ビット線は選択電圧供給線ＷＶＳを介して第１電源１２１に接続されることとなる。その結果、選択ビット線にのみ第１の電圧Ｖ１が供給される。

かかる動作により読出しモードでは、データを読み出すべきメモリセル１１０の全てについて、順次、対応するワード線にＶ２が供給されると同時に対応するビット線にＶ１が供給される。その結果、メモリセル１１０に正の電圧Ｖｒｒが印加され、不揮発性記憶素子１２９の抵抗状態に応じて所定の電流が選択ビット線に流れる。センスアンプ１０６は、該電流に基づいて、選択されたメモリセル１１０に書き込まれている値が“１”か“０”かを判定する。判定結果はデータ入出力回路１０７を介して外部へと出力される。データを読み出すべき全てのメモリセルについてデータの読出しが完了すると、読出しモードは終了する。

図２０（ｃ）では、メモリセルＭＣ１１およびＭＣ２１から順次データを読み出す場合を示している。図に示すように、非パルス期には、ワード線ＷＬにはＶ４が、ビット線ＢＬにはＶ３が印加される。パルス期には、選択ワード線（ＭＣ１１およびＭＣ２１のいずれについてもＷＬ１）にＶ２が印加され、選択ビット線（ＭＣ１１についてＢＬ１、ＭＣ２１についてＢＬ２）にＶ１が印加される。非選択ワード線（ＭＣ１１およびＭＣ２１のいずれについてもＷＬ２）および非選択ビット線（ＭＣ１１についてＢＬ２、ＭＣ２１についてＢＬ１）に印加される電圧は、パルス期においても、それぞれＶ４およびＶ３のまま変わらない。かかる動作により、メモリセルＭＣ１１およびメモリセルＭＣ２１に対し順次電圧Ｖｒｒが印加され、センスアンプ１０６によりデータが読み出される。

３．スタンバイ動作
スタンバイ動作について以下説明する。本実施形態において、スタンバイ動作時にＶ１乃至Ｖ４は以下の式を満たす。なお、式中の変数は電圧であって、すべて０以上の数とする。

Ｖ１＝（１／２）×Ｖｒｒ ・・・ （１８）
Ｖ２＝（１／２）×Ｖｒｒ ・・・ （１９）
Ｖ３＝（１／２）×Ｖｒｒ ・・・ （２０）
Ｖ４＝（１／２）×Ｖｒｒ ・・・ （２１）
スタンバイ動作時には、以上の式を満たすように、制御回路１０９の制御により、Ｖ１乃至Ｖ４が設定される。Ｖｒｒは読出しモードにおけるＶｒｒと同じ値としてよい。

データの書込みも読出しも不要である場合、スタンバイモードに入ることを示す信号が外部の制御装置から制御回路１０９へと入力される。制御回路１０９は、電源回路１１９の出力電圧を上述の条件を満たす値へと設定する。

スタンバイモードにおいては、アドレスやデータの入力は行われず、全てのワード線およびビット線の電位が（１／２）×Ｖｒｒに維持される。

図２０（ｄ）では、スタンバイモードにおけるワード線ＷＬ１、ＷＬ２およびビット線ＢＬ１、ＢＬ２の電位を示している。図に示すように、スタンバイモードにおいては、全てのワード線およびビット線の電位は（１／２）×Ｖｒｒで一定である。

［効果］
図２１は、本発明の第１実施形態において、ビット線ＢＬ１とワード線ＷＬ１とに接続されたメモリセルＭＣ１１を選択した場合のメモリアレイ１０２の等価回路図である。以下、図面を参照しつつ、本実施形態の構成がもたらす効果について説明する。

図に示すように、選択メモリセルＭＣ１１は、ビット線ＢＬ１とワード線ＷＬ１との間を接続している。しかしながら、ビット線ＢＬ１とワード線ＷＬ１とを接続する経路は、１個のメモリセルＭＣ１１のみを経由する経路（以下、主経路）以外にも多数存在する。以下、主経路以外の経路につき説明する。

ビット線ＢＬ１に接続されているメモリセルは、メモリセルＭＣ１１以外に、ビット線ＢＬ１とワード線ＷＬｉ（ｉ＝２〜ｍ）との交点に対応するメモリセルＭＣ１２、ＭＣ１３、・・・、ＭＣ１ｍがある。これらのメモリセルを以下、第１非選択メモリセル群１５０と呼ぶ。第１非選択メモリセル群１５０に属するメモリセルの個数は（ｍ−１）個である。

ワード線ＷＬ１に接続されているメモリセルは、メモリセルＭＣ１１以外に、ワードＷＬ１とビット線ＷＬｊ（ｊ＝２〜ｎ）の交点に対応するメモリセルＭＣ２１、ＭＣ３１、・・・、ＭＣｎ１がある。これらのメモリセルを以下、第３非選択メモリセル群１５４と呼ぶ。第３非選択メモリセル群１５４に属するメモリセルの個数は（ｎ−１）個である。

第１非選択メモリセル群１５０から取り出したメモリセルをメモリセルＭＣ１ｉとし、第３非選択メモリセル群１５４から取り出したメモリセルをメモリセルＭＣｊ１とするとき、メモリセルＭＣ１ｉが接続されているワード線ＷＬｉとメモリセルｊ１が接続されているビット線ＢＬｊの交点に対応して、メモリセルＭＣｊｉが特定される。これらのメモリセルＭＣｊｉを以下、第２非選択メモリセル群１５２と呼ぶ。第２非選択メモリセル群１５２に属するメモリセルの個数は（ｍ−１）×（ｎ−１）個である。

ビット線ＢＬ１とワード線ＷＬ１とを接続する経路であってメモリセル３個を経由するもの（以下、副経路）は、第２非選択メモリセル群１５２に属するメモリセルのそれぞれに対応して１個ずつ存在する。副経路は、ビット線ＢＬ１、メモリセルＭＣ１ｉ、ワード線ＷＬｉ（非選択ワード線に対応するノード１５１）、メモリセルＭＣｊｉ、ビット線ＢＬｊ（非選択ビット線に対応するノード１５３）、メモリセルＭＣｊ１、ワード線ＷＬ１をこの順に接続する。副経路の個数は（ｍ−１）×（ｎ−１）個である。

より具体的に説明すれば以下の通りである。第１非選択メモリセル群１５０からメモリセルＭＣ１２を取り出したとする。第３非選択メモリセル群１５４からメモリセルＭＣ３１を取り出す。メモリセルＭＣ１２はワード線ＷＬ２に接続されている。メモリセル３１はビット線ＢＬ３に接続されている。ワード線ＷＬ２とビット線ＢＬ３に対応して、第２非選択メモリセル群１５２に属するメモリセルＭＣ３２が特定される。メモリセルＭＣ１２、ＭＣ３２、ＭＣ３１からなる３個１組のメモリセルに対応して、ビット線ＢＬ１とワード線ＷＬ１とを接続する経路を考えることができる。すなわち、ビット線ＢＬ１、メモリセルＭＣ１２、ワード線ＷＬ２、メモリセルＭＣ３２、ビット線ＢＬ３、メモリセルＭＣ３１、ワード線ＷＬ１がこの順に接続された経路が存在する。

それぞれの経路の抵抗値と各経路を流れる電流を考える。配線抵抗および電極の抵抗は無視できるものと仮定する。各経路の抵抗値は、メモリセルに含まれる不揮発性記憶素子１２９および電流抑制素子１１６の抵抗値の合計に等しい。各メモリセルに含まれる電流抑制素子１１６の抵抗値は、図１５に示すように、電流抑制素子１１６に印加される電圧によって異なる。電流抑制素子１１６に印加される電圧は、不揮発性記憶素子１２９の抵抗状態によっても異なるため、具体的に特定することは困難である。しかしながら図１５に示すように、たとえ電流抑制素子１１６に印加される電圧が低くても電流抑制素子１１６の抵抗値は無限大ではなく、微小であっても電流は流れることに留意すべきである。

各経路の抵抗値を比べれば、通常、主経路の抵抗値が最も小さくなる。しかしながら、主経路に含まれるメモリセルＭＣ１１の不揮発性記憶素子１２９が高抵抗状態にあり、副経路に含まれる不揮発性記憶素子１２９がいずれも低抵抗状態にある場合には、副経路であっても、主経路と比較して相対的に抵抗値がそれほど高くならないこともありうる。副経路に含まれる電流抑制素子１１６は、印加される電圧が、主経路に含まれる電流抑制素子１１６よりも小さく、抵抗値は高くなる。その結果、副経路の抵抗値が相対的に高くなる。しかしながら、上述のようにかかる効果は完全ではないから、副経路にもある程度の電流は流れる。副経路の数は（ｍ−１）×（ｎ−１）個である。メモリアレイ１０２の規模が大きくなるほど副経路の数は多くなり、副経路を流れる電流が無視できなくなる。

５個以上のメモリセルを経由する経路を考えることもできる。それらの経路については、３個のメモリセルを経由する経路よりもさらに抵抗値が高くなり、流れる電流も小さくなる。以下の議論では、５個以上のメモリセルを経由する経路は無視する。

以下、メモリセルＭＣ１１に対する書込み動作および読出し動作を例に説明する。

メモリセルＭＣ１１に書込みを行う場合、メモリセルＭＣ１１に所定の電圧を印加して所定の電流を流す必要がある。ワード線ＷＬ１およびビット線ＢＬ１の間を流れる電流は、主経路を流れる電流に副経路を流れる電流を加えたものになる。副経路の数が多くなると、副経路を流れる電流が無視できなくなる。副経路を流れる電流が無視できなくなると、書込みを行うための選択電源（第１電源１２１および第２電源１２２）の容量や応答速度等が不足し、十分な電圧をメモリセルＭＣ１１に印加できなくなる場合がある。その結果、書込み動作の信頼性が低下するなどの問題が生じうる。

メモリセルＭＣ１１に書き込まれたデータを読み出す場合、メモリセルＭＣ１１に所定の電圧を印加し、メモリセルＭＣ１１（あるいは主経路）を流れる電流を検出する必要がある。ワード線ＷＬ１およびビット線ＢＬ１の間を流れる電流は、主経路を流れる電流に副経路を流れる電流を加えたものになる。副経路の数が多くなると、副経路を流れる電流が無視できなくなる。その結果、主経路を流れる電流を精度良く検出することができなくなり、読出し動作の信頼性が低下するなどの問題が生じうる。

選択ビット線に印加される電圧をＶＢ、選択ワード線に印加される電圧をＶＷとして、非選択ビット線および非選択ワード線にＶＢとＶＷの丁度中間の電圧（ＶＢ＋ＶＷ）／２（以下、中間電圧）を印加した場合を考える。

図２２は、図１の構成において非選択ビット線および非選択ワード線に中間電圧を印加した場合の、ワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。消去モードではデータを書き込むべきメモリセルに順次、正の電圧ＶＰが印加される一方で、第１非選択セル群および第３非選択セル群に属するメモリセルには正の電圧ＶＰ／２が印加される。プログラムモードでは“１”を書き込むべきメモリセルに順次、負の電圧−ＶＰが印加される一方で、第１非選択セル群および第３非選択セル群に属するメモリセルには負の電圧−ＶＰ／２が印加される。読出しモードではデータを読み出すべきメモリセルに順次、正の電圧Ｖｒｒが印加される一方で、第１非選択セル群および第３非選択セル群に属するメモリセルには正の電圧Ｖｒｒ／２が印加される。以上のように、非選択ビット線および非選択ワード線に中間電圧を印加した場合、第１非選択セル群および第３非選択セル群のいずれに属するメモリセルにも、絶対値が選択メモリセルの半分である電圧が印加される。

図２２（ａ）においてパルス期にビット線およびワード線のそれぞれに印加される電圧および各メモリセルに印加される電圧の一例を表２に示す。表２に示すように、非選択ビット線および非選択ワード線に中間電圧を印加した場合には、非選択メモリセルのうち選択ビット線にも選択ワード線にも接続されていないものに印加される電圧は０である一方で、非選択メモリセルのうち選択ビット線および選択ワード線のいずれか一方に接続されているものに印加される電圧はＶＰ／２である。

本実施形態では、非選択ビット線にはＶＭよりもＶＷに近い電圧を印加し、非選択ワード線にはＶＭよりもＶＢに近い電圧を印加する。図２０に示すように、本実施形態において第１非選択セル群および第３非選択セル群に属するメモリセルに印加される電圧は、消去モードにおいては正の電圧ＶＰ／２よりも低く（絶対値は小さく）なり、プログラムモードにおいては負の電圧−ＶＰ／２よりも高く（絶対値は小さく）なり、読出しモードにおいては正の電圧Ｖｒｒ／２よりも低く（絶対値は小さく）なる。

図２０（ａ）においてパルス期にビット線およびワード線のそれぞれに印加される電圧および各メモリセルに印加される電圧の一例を表３に示す。表３に示すように、本実施形態では、いずれの非選択メモリセルに対しても、印加される電圧はＶＰ／３となる。

メモリアレイの規模が大きい場合、非選択ビット線および非選択ワード線に中間電圧を印加する場合（図２２および表２）、副経路を流れる電流が無視できなくなり、書込み動作や読出し動作の信頼性が低下するなどの問題が生じうる。非選択ビット線および非選択ワード線の電圧を本実施形態のように制御した場合（図２０および表３）には、非選択ビット線および非選択ワード線に中間電圧を印加する場合と比較して、副経路を流れる電流を小さくすることができ、書込み動作や読出し動作の信頼性を向上することが可能となる。

図２３は、本発明の第１実施形態の抵抗変化型記憶装置において、選択ビット線と選択ワード線とにそれぞれ２Ｖと０Ｖとを印加した場合に、非選択ワード線の電位と副経路を流れる電流の合計値との関係を示す図である。図では、一本のビット線に３２個のメモリセルが接続されている場合（ケース１）と、一本のビット線に２５６個のメモリセルが接続されている場合（ケース２）とが示されている。図に示すように、非選択ワード線の電位が２Ｖに近づくほど、副経路を流れる電流は小さくなる。メモリアレイの規模が大きくなる（ケース２）は、メモリアレイの規模が小さい場合（ケース１）よりも副経路を流れる電流が大きくなる。かかる場合においても、非選択ワード線に印加される電圧を選択ビット線の電位（２Ｖ）により近づけることで、副経路を流れる電流を小さくすることができ、書込み動作や読出し動作の信頼性を向上することが可能となる。

図２３において、Ｖ１＝＋２Ｖ、Ｖ２＝０Ｖとすれば、Ｖ３＝＋４／３Ｖ＝＋１．３３Ｖ、Ｖ４＝＋２／３Ｖ＝＋０．６６Ｖであり、Ｖ３−Ｖ２＝０．６６Ｖであるから、Ｖ３−Ｖ２＜ＶＦ（なお、ＶＦ＝＋０．８Ｖ）を満たす。

なお、非選択ワード線の電位が２Ｖに近づくほど、非選択ワード線と非選択ビット線との間を流れる電流が大きくなり、非選択電源（第３電源１２３および第４電源１２４）への負荷が大きくなる。すなわち、非選択電源への負荷を大きくする代わりに選択電源への負荷を小さくすることで、書込み動作および読出し動作の信頼性が向上する。

［変形例］
消去モードとプログラムモードにおいて、第１電源１２１乃至第４電源１２４が出力する電圧が異なっていてもよい。Ｖ４は（Ｖ１＋Ｖ２）／２より大きければよく、Ｖ３は（Ｖ１＋Ｖ２）／２より小さければよい。電流抑制素子１１６の閾値（閾値電圧）をＶＦとして、Ｖ１−Ｖ４＜ＶＦまたはＶ３−Ｖ２＜ＶＦを満たすことが好ましい。Ｖ１−Ｖ４＜ＶＦかつＶ３−Ｖ２＜ＶＦを満たすことがより好ましい。

Ｖ４の電圧がＶ１の電圧に近づくほど、Ｖ１が印加された配線とＶ４が印加された配線との間を接続する副経路を流れる電流は小さくなる。また同様に、Ｖ３の電圧がＶ２の電圧に近づくほど、Ｖ２が印加された配線とＶ３が印加された配線との間を接続する副経路を流れる電流は小さくなる。

副経路を流れる電流量をどの程度まで削減するのが好ましいかを考える場合には、選択セルを流れる電流とアレイ規模との関係が重要である。選択セルを流れる電流量がどの程度か（あるいは必要か）、また、アレイの規模をどの程度まで大きくすることができるか、といった、素子特性やアレイ設計に対して、何らかの基準が必要となる。本実施形態の場合、電流抑制素子の閾値ＶＦを利用することで、メモリセル特性の設計検討が可能となる。また、（Ｖ１−Ｖ４）＜ＶＦ、（Ｖ３−Ｖ２）＜ＶＦを満たすようにすることで、電流抑制素子の効果により、副経路を流れる電流量を極めて少なく（実質的にゼロに）できる。ＶＦを利用すれば、最適なアレイ設計（読み出しや書込み時を考慮したアレイ規模及びその構成）を容易に実現できる。メモリセルからアレイの規模や構成を含め、設計が明確かつ効率的に出来る様になり、より高性能かつ小面積な抵抗変化型不揮発性記憶装置が実現可能となる。

特に、副経路を流れる電流（リーク電流）の影響を効果的に抑制することができ、大容量のメモリにおいて書込動作や読出動作を安定して行なうことが可能となる。また、消費電力の低減も可能である。

なお、電流抑制素子１１６の閾値は以下のように決定してもよい。非選択セルの電流は、選択セルの電流よりも十分小さい電流が好ましい。非選択セルの電流が選択セルの１０分の１以下、すなわち桁が異なる程度に非選択セルの電流を小さくする時の電流抑制素子の最大印加電圧をＶＦとすることが好ましい。例えば、非選択セルの電流を選択セルの電流の１０分の1以下としたい場合、ＶＦは非選択セル電流が選択セル電流の１０分の１となる時の端子間電圧と位置付けることができる。非選択セルの電流を選択セルの電流の１００分の1以下としたい場合、ＶＦは非選択セル電流が選択セル電流の１００分の１となる時の端子間電圧と位置付けることができる。

各モードにおいて第１電源１２１乃至第４電源１２４が出力する電圧が満たすべき条件の他の例を表４に示す。

表中、ＶｅとＶｗとは不揮発性記憶素子１２９の特性により決まる値である。ＶｒｒはＶｗよりも十分小さい値であって、誤ってデータの書込み（抵抗状態の変化）が起こらないような電圧に調整される。各電圧は相対的な値（電圧の差）が重要であるから、それぞれの電圧に所定の電圧が加えられてもよい。例えば、第２電源の供給する第２の電圧Ｖ２は必ずしもゼロでなくてもよい。Ｖ２がゼロでない場合、例えば消去モードにおけるＶ１はＶ２＋Ｖｅより大きい値であればよい。

図１および図２に示した本実施形態の抵抗変化型記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の抵抗変化型記憶装置としてもよい。

図２４は、本発明の第１実施形態の変形例において、多層化構造の抵抗変化型記憶装置が備えるメモリアレイの構成を示す斜視図である。図２４に示すように、この抵抗変化型記憶装置は、図示しない基板の上に互いに平行に形成された複数の下部配線１１２と、これらの複数の下部配線１１２の上方にその基板の主面に平行な面内において互いに平行に、しかも複数の下部配線１１２に立体交差するように形成された複数の上部配線１１１と、これらの複数の下部配線１１２と複数の上部配線１１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル１１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。

図２４に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。

このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。

上述したように、タンタル酸化物を含む材料で可変抵抗層を構成した場合には、低温（２０〜４００℃）で可変抵抗層を成膜することが可能である。したがって、上述のような工程で層を形成しても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えにくく、多層化メモリアレイを容易に実現することができる。

多層化メモリアレイを設ける場合、選択メモリセルを含まないメモリアレイのワード線およびビット線には、それぞれ第３の電圧源および第４の電圧源のいずれか一方が接続される。

第２電源１２２は接地された電圧源であってもよい。図２５は、本発明の変形例の抵抗変化型記憶装置１００’の構成を示すブロック図である。図に示すように、第２電源１２２は接地された電圧源１２２’（０Ｖの電圧を出力する電圧源）により置換されている。かかる構成では、Ｖ２＝０Ｖ、Ｖ１＝ＶＰ、Ｖ３＝（２／３）×ＶＰ＝（２／３）×Ｖ１、Ｖ４＝（１／３）×ＶＰ＝（１／３）×Ｖ１となる。本変形例では、図１の構成と同様の効果が得られると共に、回路構成を単純化できるという効果も奏する。

本実施形態において、可変抵抗層１１４の材料はＴａ酸化物であることが望ましいが、他の材料が用いられてもよい。

電圧や電流の向き、符号、絶対値などはあくまで例示であって、さまざまに変更可能であることは言うまでもない。

（第２実施形態）
第２実施形態の抵抗変化型記憶装置は、非パルス期にビット線およびワード線に印加される電圧が中間電圧に設定される点で第１実施形態の抵抗変化型記憶装置と異なっている。

図２６は、本発明の第２実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。図２６に示すように、本実施形態の抵抗変化型記憶装置２００は、第１実施形態の抵抗変化型記憶装置１００の電源回路１１９に第５の電圧Ｖ５を出力する第５電源１４０が加えられている。さらに、第１実施形態の行デコーダ／ドライバ１０３および列デコーダ／ドライバ１０４が、行デコーダ／ドライバ１４１および列デコーダ／ドライバ１４２で置換されている。その他の構成要素については第１実施形態と同様であるため、図１と共通する構成要素については同一の符号および名称を付して説明を省略する。

第５電源１４０は、第５の電圧Ｖ５を行デコーダ／ドライバ１４１および列デコーダ／ドライバ１４２に供給する。本実施形態においてＶ５は中間電圧（Ｖ１＋Ｖ２）／２である。第５電源１４０の構成は第１実施形態の第１電源１２１と同様の構成において基準電圧発生器の出力する電圧を適宜調整することにより実現可能であるため、詳細な説明は省略する。電圧の設定方法としては、例えば電圧をマスク調整する電圧調整回路を用いるものや、電圧をヒューズ調整する電圧調整回路を用いるものなど、周知の方法が利用できる。

図２７は、本発明の第２実施形態における行デコーダ／ドライバ１４１のドライバ部分の回路構成の一例を示す回路図である。図に示すように、行デコーダ／ドライバ１４１のドライバ部分は、行デコーダ／ドライバ１０３のドライバ部分に、行デコーダ（図示せず）からの中間電圧選択信号が入力される中間電圧信号入力線ＷＬＭ１、ＷＬＭ２、・・・、ＷＬＭｍと、中間電圧信号入力線ＷＬＭ１、ＷＬＭ２、・・・、ＷＬＭｍのそれぞれに接続されたインバータＷＩＭ１、ＷＩＭ２、・・・、ＷＩＭｍと、中間電圧供給線ＷＶＭと、中間電圧供給線ＷＶＭに印加されている電圧をワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍに入力する中間電圧選択用スイッチ素子ＷＣＭ１、ＷＣＭ２、・・・、ＷＣＭｍとが付加されている。その他の構成要素については第１実施形態と同様であるため、図１７と共通する構成要素については同一の符号および名称を付して説明を省略する。

中間電圧供給線ＷＶＭには、電源回路から中間電圧（Ｖ５）が入力される。

中間電圧選択用スイッチ素子ＷＣＭ１、ＷＣＭ２、・・・、ＷＣＭｍは、ＣＭＯＳ型のスイッチ素子であり、それぞれＰチャンネル型トランジスタ１４３とＮチャンネル型トランジスタ１４４とを備える。Ｐチャンネル型トランジスタ１４３のゲートは、それぞれインバータＷＩＭ１、ＷＩＭ２、・・・、ＷＩＭｍを介して中間電圧信号入力線ＷＬＭ１、ＷＬＭ２、・・・、ＷＬＭｍと接続されている。Ｎチャンネル型トランジスタ１４４のゲートは、それぞれ中間電圧信号入力線ＷＬＭ１、ＷＬＭ２、・・・、ＷＬＭｍに直接に接続されている。Ｐチャンネル型トランジスタ１４３およびＮチャンネル型トランジスタ１４４の一方の主端子（ドレインまたはソース）は中間電圧供給線ＷＶＭと接続され、他方の主端子（ソースまたはドレイン）はワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍと接続されている。

行デコーダは、アドレス入力回路１０８から入力される行アドレス信号と、パルス発生回路１１８から入力されるパルスと、書込み回路１０５の制御とに基づいて、選択信号入力線ＷＬＳと非選択信号入力線ＷＬＤと中間電圧信号入力線ＷＬＭへ供給する電位を制御する。すなわち、非パルス期には、選択信号入力線ＷＬＳおよび非選択信号入力線ＷＬＤへ供給する電圧は“Ｌ”とされ、中間電圧信号入力線ＷＬＭへ供給する電圧は“Ｈ”とされる。パルス期になると、選択ワード線に対応する選択信号入力線ＷＬＳへ供給する電圧は“Ｈ”とされ、選択ワード線に対応する非選択信号入力線ＷＬＤへ供給する電圧は“Ｌ”に維持され、選択ワード線に対応する中間電圧信号入力線ＷＬＭへ供給する電圧は“Ｌ”とされる。非選択ワード線に対応する選択信号入力線ＷＬＳへ供給する電圧は“Ｌ”に維持され、非選択ワード線に対応する非選択信号入力線ＷＬＤへ供給する電圧は“Ｈ”とされ、非選択ワード線に対応する中間電圧信号入力線ＷＬＭへ供給する電圧は“Ｌ”とされる。

かかる構成により、非パルス期には、中間電圧選択用スイッチＷＣＭがＯＮ、選択用スイッチ素子ＷＣＳおよび非選択用スイッチ素子ＷＣＤがＯＦＦとなる。その結果、全てのワード線に第５電源１４０が接続されて、中間電圧が印加される。パルス期には、選択ワード線について、対応する選択用スイッチ素子ＷＣＳがＯＮ、対応する非選択用スイッチ素子ＷＣＤおよび中間電圧選択用スイッチＷＣＭがＯＦＦとなる。その結果、選択用スイッチ素子ＷＣＳを介して、選択ワード線へと選択電圧（Ｖ１またはＶ２）が印加される。パルス期には、非選択ワード線について、対応する選択用スイッチ素子ＷＣＳおよび中間電圧選択用スイッチＷＣＭがＯＦＦ、対応する非選択用スイッチ素子ＷＣＤがＯＮとなる。その結果、非選択用スイッチ素子ＷＣＤを介して、非選択ワード線へと非選択電圧（Ｖ３またはＶ４）が印加される。

図２８は、本発明の第２実施形態における列デコーダ／ドライバ１４２のドライバ部分の回路構成の一例を示す回路図である。図に示すように、列デコーダ／ドライバ１４２のドライバ部分は、列デコーダ／ドライバ１０４のドライバ部分に、列デコーダ（図示せず）からの中間電圧選択信号が入力される中間電圧信号入力線ＢＬＭ１、ＢＬＭ２、・・・、ＢＬＭｍと、中間電圧信号入力線ＢＬＭ１、ＢＬＭ２、・・・、ＢＬＭｍのそれぞれに接続されたインバータＢＩＭ１、ＢＩＭ２、・・・、ＢＩＭｍと、中間電圧供給線ＢＶＭと、中間電圧供給線ＢＶＭに印加されている電圧をビット線ＢＬ１、ＢＬ２、・・・、ＢＬｍに入力する中間電圧選択用スイッチ素子ＢＣＭ１、ＢＣＭ２、・・・、ＢＣＭｍとが付加されている。その他の構成要素については第１実施形態と同様であるため、図１８と共通する構成要素については同一の符号および名称を付して説明を省略する。

中間電圧供給線ＢＶＭには、電源回路から中間電圧（Ｖ５）が入力される。

中間電圧選択用スイッチ素子ＢＣＭ１、ＢＣＭ２、・・・、ＢＣＭｍは、ＣＭＯＳ型のスイッチ素子であり、それぞれＰチャンネル型トランジスタ１４５とＮチャンネル型トランジスタ１４６とを備える。Ｐチャンネル型トランジスタ１４５のゲートは、それぞれインバータＢＩＭ１、ＢＩＭ２、・・・、ＢＩＭｍを介して中間電圧信号入力線ＢＬＭ１、ＢＬＭ２、・・・、ＢＬＭｍと接続されている。Ｎチャンネル型トランジスタ１４６のゲートは、それぞれ中間電圧信号入力線ＢＬＭ１、ＢＬＭ２、・・・、ＢＬＭｍに直接に接続されている。Ｐチャンネル型トランジスタ１４５およびＮチャンネル型トランジスタ１４６の一方の主端子（ドレインまたはソース）は中間電圧供給線ＢＶＭと接続され、他方の主端子（ソースまたはドレイン）はビット線ＢＬ１、ＢＬ２、・・・、ＢＬｍと接続されている。

列デコーダは、アドレス入力回路１０８から入力される列アドレス信号と、パルス発生回路１１８から入力されるパルスと、書込み回路１０５の制御とに基づいて、選択信号入力線ＢＬＳと非選択信号入力線ＢＬＤと中間電圧信号入力線ＢＬＭへ供給する電位を制御する。すなわち、非パルス期には、選択信号入力線ＢＬＳおよび非選択信号入力線ＢＬＤへ供給する電圧は“Ｌ”とされ、中間電圧信号入力線ＢＬＭへ供給する電圧は“Ｈ”とされる。パルス期になると、選択ビット線に対応する選択信号入力線ＢＬＳへ供給する電圧は“Ｈ”とされ、選択ビット線に対応する非選択信号入力線ＢＬＤへ供給する電圧は“Ｌ”に維持され、選択ビット線に対応する中間電圧信号入力線ＢＬＭへ供給する電圧は“Ｌ”とされる。非選択ビット線に対応する選択信号入力線ＢＬＳへ供給する電圧は“Ｌ”に維持され、非選択ビット線に対応する非選択信号入力線ＢＬＤへ供給する電圧は“Ｈ”とされ、非選択ビット線に対応する中間電圧信号入力線ＢＬＭへ供給する電圧は“Ｌ”とされる。

かかる構成により、非パルス期には、中間電圧選択用スイッチＢＣＭがＯＮ、選択用スイッチ素子ＢＣＳおよび非選択用スイッチ素子ＢＣＤがＯＦＦとなる。その結果、全てのビット線に第５電源１５０が接続されて、中間電圧が印加される。パルス期には、選択ビット線について、対応する選択用スイッチ素子ＢＣＳがＯＮ、対応する非選択用スイッチ素子ＢＣＤおよび中間電圧選択用スイッチＷＣＭがＯＦＦとなる。その結果、選択用スイッチ素子ＢＣＳを介して、選択ビット線へと選択電圧（Ｖ１またはＶ２）が印加される。パルス期には、非選択ビット線について、対応する選択用スイッチ素子ＢＣＳおよび中間電圧選択用スイッチＢＣＭがＯＦＦ、対応する非選択用スイッチ素子ＢＣＤがＯＮとなる。その結果、非選択用スイッチ素子ＢＣＤを介して、非選択ビット線へと非選択電圧（Ｖ３またはＶ４）が印加される。

パルス期の選択ワード線にＶ１が印加されるときは（消去モードおよび読出しモード）、パルス期の選択ビット線にはＶ２が印加され、非パルス期の全てのワード線および非パルス期の全てのビット線には中間電圧が印加され、パルス期の非選択ワード線にはＶ３が印加され、パルス期の非選択ビット線にはＶ４が印加される。

パルス期の選択ワード線にＶ２が印加されるとき（プログラムモード）は、パルス期の選択ビット線にはＶ１が印加され、非パルス期の全てのワード線および非パルス期の全てのビット線には中間電圧が印加され、パルス期の非選択ワード線にはＶ４が印加され、パルス期の非選択ビット線にはＶ３が印加される。

図２９は、本発明の第２実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。

図に示すように、本実施形態の抵抗変化型記憶装置２００では、消去モード、プログラムモード、読出しモードのいずれにおいても、パルス期には、第１実施形態と同様に、選択メモリセルには±ＶＰあるいはＶｒｒの電圧が印加される一方で非選択メモリセルにはＶＰ／２あるいはＶｒｒ／２よりも絶対値の小さい電圧しか印加されず、書込み動作や読出し動作の信頼性を向上することが可能となる。さらに本実施形態では、非パルス期には全てのビット線およびワード線の電位が中間電圧に維持される。その結果、非パルス期にメモリセルを流れる電流を抑制でき、消費電力が低減する。

（第３実施形態）
第３実施形態の抵抗変化型記憶装置は、パルス期において、非選択ビット線および非選択ワード線に接続された非選択用スイッチ素子がハイインピーダンス制御される点で、第１実施形態の抵抗変化型記憶装置と異なっている。装置の構成は図１乃至図１９に示したものと同様であるので、共通する構成要素については同一の符号および名称を付して説明を省略する。

行デコーダは、アドレス入力回路１０８から入力される行アドレス信号と、パルス発生回路１１８から入力されるパルスと、書込み回路１０５の制御とに基づいて、選択信号入力線ＷＬＳおよび非選択信号入力線ＷＬＤへ供給する電位を制御する。すなわち、非パルス期には、選択信号入力線ＷＬＳへ供給する電圧は“Ｌ”とされ、非選択信号入力線ＷＬＤへ供給する電圧は“Ｈ”とされる。パルス期になると、選択ワード線に対応する選択信号入力線ＷＬＳへ供給する電圧は“Ｈ”とされ、選択ワード線に対応する非選択信号入力線ＷＬＤへ供給する電圧は“Ｌ”とされる。一方で、非選択ワード線に対応する選択信号入力線ＷＬＳへ供給する電圧は“Ｌ”に維持され、非選択ワード線に対応する非選択信号入力線ＷＬＤへ供給する電圧は非選択用スイッチ素子ＷＣＤがハイインピーダンス状態（完全導通状態となる“Ｈ”よりも低い電圧）となる値に制御される。

かかる構成により、非パルス期には、非選択用スイッチ素子ＷＣＤがＯＮ、選択用スイッチ素子ＷＣＳがＯＦＦとなる。その結果、全てのワード線に非選択電圧（Ｖ３またはＶ４）が印加される。パルス期には、選択ワード線について、対応する選択用スイッチ素子ＷＣＳがＯＮ、対応する非選択用スイッチ素子ＷＣＤがＯＦＦとなる。その結果、選択用スイッチ素子ＷＣＳを介して、選択ワード線へと選択電圧（Ｖ１またはＶ２）が印加される。パルス期には、非選択ワード線について、対応する選択用スイッチ素子ＷＣＳはＯＦＦに維持される一方で、対応する非選択用スイッチ素子ＷＣＤがハイインピーダンス状態となる。その結果、非選択用スイッチ素子ＷＣＤを介して、非選択ワード線へと非選択電圧（Ｖ３またはＶ４）が印加されるが、電流はほとんど流れない。

列デコーダは、アドレス入力回路１０８から入力される列アドレス信号と、パルス発生回路１１８から入力されるパルスと、書込み回路１０５の制御とに基づいて、選択信号入力線ＢＬＳおよび非選択信号入力線ＢＬＤへ供給する電位を制御する。すなわち、非パルス期には、選択信号入力線ＢＬＳへ供給する電圧は“Ｌ”とされ、非選択信号入力線ＢＬＤへ供給する電圧は“Ｈ”とされる。パルス期になると、選択ビット線に対応する選択信号入力線ＢＬＳへ供給する電圧は“Ｈ”とされ、選択ビット線に対応する非選択信号入力線ＢＬＤへ供給する電圧は“Ｌ”とされる。一方で、非選択ビット線に対応する選択信号入力線ＢＬＳへ供給する電圧は“Ｌ”に維持され、非選択ビット線に対応する非選択信号入力線ＢＬＤへ供給する電圧は非選択用スイッチ素子ＷＣＤがハイインピーダンス状態となる値（完全導通状態となる“Ｈ”よりも低い電圧）に制御される。

かかる構成により、非パルス期には、非選択用スイッチ素子ＢＣＤがＯＮ、選択用スイッチ素子ＢＣＳがＯＦＦとなる。その結果、全てのビット線に非選択電圧（Ｖ３またはＶ４）が印加される。パルス期には、選択ビット線について、対応する選択用スイッチ素子ＢＣＳがＯＮ、対応する非選択用スイッチ素子ＢＣＤがＯＦＦとなる。その結果、選択用スイッチ素子ＢＣＳを介して、選択ビット線へと選択電圧（Ｖ１またはＶ２）が印加される。パルス期には、非選択ビット線について、対応する選択用スイッチ素子ＢＣＳはＯＦＦに維持される一方で、対応する非選択用スイッチ素子ＢＣＤがハイインピーダンス状態となる。その結果、非選択用スイッチ素子ＢＣＤを介して、非選択ビット線へと非選択電圧（Ｖ３またはＶ４）が印加されるが、電流はほとんど流れない。

パルス期の選択ワード線にＶ１が印加されるとき（消去モードおよび読出しモード）は、パルス期の選択ビット線にはＶ２が印加され、非パルス期の全てのワード線およびパルス期の非選択ワード線にはＶ３が印加され、非パルス期の全てのビット線およびパルス期の非選択ビット線にはＶ４が印加される。

パルス期の選択ワード線にＶ２が印加されるとき（プログラムモード）は、パルス期の選択ビット線にはＶ１が印加され、非パルス期の全てのワード線およびパルス期の非選択ワード線にはＶ４が印加され、非パルス期の全てのビット線およびパルス期の非選択ビット線にはＶ３が印加される。

図３０は、本発明の第３実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。

図に示すように、本実施形態の抵抗変化型記憶装置では、消去モード、プログラムモード、読出しモードのいずれにおいても、パルス期には、第１実施形態と同様に、選択メモリセルには±ＶＰあるいはＶｒｒの電圧が印加される一方で非選択メモリセルにはＶＰ／２あるいはＶｒｒ／２よりも絶対値の小さい電圧しか印加されず、書込み動作や読出し動作の信頼性を向上することが可能となる。さらに本実施形態では、パルス期において、非選択ビット線および非選択ワード線に対応する選択用スイッチ素子がＯＦＦとされると共に、非選択用スイッチ素子がハイインピーダンス制御される。その結果、パルス期に非選択メモリセルを流れる電流を抑制でき、消費電力が低下する。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の抵抗変化型記憶装置は、書込み動作および読出し動作の信頼性を向上することが可能な抵抗変化型記憶装置として有用である。

図１は、本発明の第１実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。 図２は、図１におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図３は、本発明の第１実施形態の抵抗変化型記憶装置１００が備えるメモリセル１１０の構成を示す断面図である。 図４（ａ）から（ｅ）は、本発明の第１実施形態にかかる不揮発性記憶装置が備えるメモリセルの変形例の構成を示す断面図である。 図５は、本発明の第１実施形態に係る不揮発性記憶素子の電流−電圧特性の一例を示す図である。 図６は、製造工程におけるスパッタガス中のＯ_２流量比（スパッタガス中のＯ_２の流量比率）と、ＲＢＳ法で分析したＴａ酸化物層の酸素含有率（原子比）との関係を示す図である。 図７は、可変抵抗層を酸化Ｔａで構成した場合の、製造工程におけるスパッタガス中のＯ_２流量比と可変抵抗層の抵抗率との関係を示す図である。 図８は、可変抵抗層を酸化Ｔａで構成した場合の、ＲＢＳ法で分析した可変抵抗層の酸素含有率（原子比）と、可変抵抗層の抵抗率との関係を示す図である。 図９は、可変抵抗層の酸素含有率が４５〜６５ａｔｍ％の組成範囲における抵抗変化特性を説明する図であって、（ａ）は酸素含有率と抵抗率との関係を示す図、（ｂ）は酸素含有率が４５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図、（ｃ）は酸素含有率が６５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図である。 図１０は、窒素ガスの流量比を変化させて成膜した６種類のＳｉＮ_ｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。 図１１は、ＳｉＮ_ｘからなる膜厚２０ｎｍの電流抑制層と、白金（Ｐｔ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。 図１２は、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。 図１３は、電流抑制素子の電流抑制層をＳｉＮ_ｘにより構成した場合におけるｘの値とオン／オフ比との関係を実験的に求めた結果を示す相関グラフである。 図１４は、本発明の第１実施形態における不揮発性記憶素子１２９の電圧−電流特性の一例を示す図である。 図１５は、本発明の第１実施形態における電流抑制素子１１６の電圧−電流特性の一例を示す図である。 図１６は、本発明の第１実施形態におけるメモリセル１１０の電圧−電流特性の一例を示す図である。 図１７は、本発明の第１実施形態における行デコーダ／ドライバ１０３のドライバ部分の回路構成の一例を示す回路図である。 図１８は、本発明の第１実施形態における列デコーダ／ドライバ１０４のドライバ部分の回路構成の一例を示す回路図である。 図１９は、第１電源１２１の回路構成の一例を示す回路図である。 図２０は、本発明の第１実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。 図２１は、本発明の第１実施形態において、ビット線ＢＬ１とワード線ＷＬ１とに接続されたメモリセルＭＣ１１を選択した場合のメモリアレイ１０２の等価回路図である。 図２２は、図１の構成において非選択ビット線および非選択ワード線に中間電圧を印加した場合の、ワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。 図２３は、本発明の第１実施形態の抵抗変化型記憶装置において、選択ビット線と選択ワード線とにそれぞれ２Ｖと０Ｖとを印加した場合に、非選択ワード線の電位と副経路を流れる電流の合計値との関係を示す図である。 図２４は、本発明の第１実施形態の変形例において、多層化構造の抵抗変化型記憶装置が備えるメモリアレイの構成を示す斜視図である。 図２５は、本発明の変形例の抵抗変化型記憶装置１００’の構成を示すブロック図である。 図２６は、本発明の第２実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。 図２７は、本発明の第２実施形態における行デコーダ／ドライバ１４１のドライバ部分の回路構成の一例を示す回路図である。 図２８は、本発明の第２実施形態における列デコーダ／ドライバ１４２のドライバ部分の回路構成の一例を示す回路図である。 図２９は、本発明の第２実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。 図３０は、本発明の第３実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ（ａ）消去モード、（ｂ）プログラムモード、（ｃ）読出しモード、（ｄ）スタンバイモード、の各動作モードを示す。

１００ 抵抗変化型記憶装置
１０１ メモリ本体部
１０２ メモリアレイ
１０３ 行選択回路／ドライバ
１０４ 列選択回路／ドライバ
１０５ 書き込み回路
１０６ センスアンプ
１０７ データ入出力回路
１０８ アドレス入力回路
１０９ 制御回路
１１０ メモリセル
１１１ 上部配線
１１２ 下部配線
１１３ 上部電極
１１４ 可変抵抗層
１１５ 内部電極
１１６ 電流抑制素子
１１７ 下部電極
１１８ パルス発生回路
１１９ 電源回路
１２０ 切換えスイッチ
１２１ 第１電源
１２２ 第２電源
１２２’ 接地された電圧源
１２３ 第３電源
１２４ 第４電源
１２５ 第１スイッチ
１２６ 第２スイッチ
１２７ 第３スイッチ
１２８ 第４スイッチ
１２９ 不揮発性記憶素子
１３０ オペアンプ
１３１ 基準電圧発生器
１３２ Ｐチャンネル型トランジスタ
１３３ Ｎチャンネル型トランジスタ
１３４ Ｐチャンネル型トランジスタ
１３５ Ｎチャンネル型トランジスタ
１３６ Ｐチャンネル型トランジスタ
１３７ Ｎチャンネル型トランジスタ
１３８ Ｐチャンネル型トランジスタ
１３９ Ｎチャンネル型トランジスタ
１４０ 第５電源
１４１ 行デコーダ／ドライバ
１４２ 列デコーダ／ドライバ
１４３ Ｐチャンネル型トランジスタ
１４４ Ｎチャンネル型トランジスタ
１４５ Ｐチャンネル型トランジスタ
１４６ Ｎチャンネル型トランジスタ
１５０ 第１非選択メモリセル群
１５１ 非選択ワード線に対応するノード
１５２ 第２非選択メモリセル群
１５３ 非選択ビット線に対応するノード
１５４ 第３非選択メモリセル群
２００ 抵抗変化型記憶装置
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 可変抵抗層
２１５ 内部電極
２１６ 電流抑制素子
２１７ 下部電極
２１８ オーミック抵抗層
２１９ 第２の可変抵抗層
ＭＣ１１、ＭＣ１２、…、ＭＣｎｍ メモリセル
ＢＬ１、ＢＬ２、・・・、ＢＬｎ ビット線
ＢＶＤ 非選択電圧供給線
ＢＶＳ 選択電圧供給線
ＢＬＤ１、ＢＬＤ２、・・・、ＢＬＤｎ 非選択信号入力線
ＢＬＳ１、ＢＬＳ２、・・・、ＢＬＳｎ 選択信号入力線
ＢＩＤ１、ＢＩＤ２、・・・、ＢＩＤｎ インバータ
ＢＩＳ１、ＢＩＳ２、・・・、ＢＩＳｎ インバータ
ＢＣＤ１、ＢＣＤ２、・・・、ＢＣＤｎ 非選択用スイッチ素子
ＢＣＳ１、ＢＣＳ２、・・・、ＢＣＳｎ 選択用スイッチ素子
ＢＶＭ 中間電圧供給線
ＢＬＭ１、ＢＬＭ２、・・・、ＢＬＭｍ 中間電圧信号入力線
ＢＩＭ１、ＢＩＭ２、・・・、ＢＩＭｍ インバータ
ＢＣＭ１、ＢＣＭ２、・・・、ＢＣＭｍ 中間電圧選択用スイッチ素子
ＷＬ１、ＷＬ２、・・・、ＷＬｍ ワード線
ＷＶＤ 非選択電圧供給線
ＷＶＳ 選択電圧供給線
ＷＬＤ１、ＷＬＤ２、・・・、ＷＬＤｍ 非選択信号入力線
ＷＬＳ１、ＷＬＳ２、・・・、ＷＬＳｍ 選択信号入力線
ＷＩＤ１、ＷＩＤ２、・・・、ＷＩＤｍ インバータ
ＷＩＳ１、ＷＩＳ２、・・・、ＷＩＳｍ インバータ
ＷＣＤ１、ＷＣＤ２、・・・、ＷＣＤｍ 非選択用スイッチ素子
ＷＣＳ１、ＷＣＳ２、・・・、ＷＣＳｍ 選択用スイッチ素子
ＷＶＭ 中間電圧供給線
ＷＬＭ１、ＷＬＭ２、・・・、ＷＬＭｍ 中間電圧信号入力線
ＷＩＭ１、ＷＩＭ２、・・・、ＷＩＭｍ インバータ
ＷＣＭ１、ＷＣＭ２、・・・、ＷＣＭｍ 中間電圧選択用スイッチ素子

Claims (2)

1. 第１の平面内において互いに平行に形成された複数の第１の配線と前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と前記複数の第１の配線および前記複数の第２の配線の立体交差点のそれぞれに対応して設けられ対応する第１の配線と対応する第２の配線との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層を備えた不揮発性記憶素子と前記立体交差点のそれぞれに対応して設けられ前記可変抵抗層と直列に接続された電流抑制素子とを備えたメモリアレイと、
   第１の電圧を印加する第１の電圧源と、
   第２の電圧を印加する第２の電圧源と、
   第３の電圧を印加する第３の電圧源と、
   第４の電圧を印加する第４の電圧源と、
   第５の電圧を印加する第５の電圧源と、
   切換えスイッチと、
   第１のデコーダ／ドライバと、
   第２のデコーダ／ドライバと、
   アドレス入力回路と、
   制御回路と、
   前記制御回路の制御に基づいて電気的パルスを出力するパルス発生回路と、を備えた抵抗変化型記憶装置であって、
   前記可変抵抗層は、高抵抗状態にある場合にはその両端に所定の電圧である低抵抗化電圧を印加した時に高抵抗状態から低抵抗状態へと変化し、低抵抗状態にある場合にはその両端に前記低抵抗化電圧と異なる極性をもつ所定の電圧である高抵抗化電圧を印加した時に低抵抗状態から高抵抗状態へと変化する特性を有し、
   前記電流抑制素子は、その両端に印加する電圧の絶対値が閾値ＶＦを超えると急激に抵抗値が減少し、かつ、該印加する電圧の極性に応じて双方向に電流が流れる、非線形かつ双方向的な電流特性を有し、
   前記切換えスイッチは、前記制御回路の制御に基づいて、前記第１の電圧源および前記第２の電圧源の一方の電圧を選択電圧として前記第１のデコーダ／ドライバに出力すると共に前記第１の電圧源および前記第２の電圧源の他方の電圧を選択電圧として前記第２のデコーダ／ドライバに出力し、かつ、前記制御回路の制御に基づいて、前記第３の電圧源および前記第４の電圧源の一方の電圧を非選択電圧として前記第１のデコーダ／ドライバに出力すると共に前記第３の電圧源および前記第４の電圧源の他方の電圧を非選択電圧として前記第２のデコーダ／ドライバに出力し、かつ、前記第５の電圧源を前記第１のデコーダ／ドライバおよび前記第２のデコーダ／ドライバに出力するように構成され、
   前記アドレス入力回路は、外部から入力されるアドレス信号に基づいて、第１のアドレス信号を前記第１のデコーダ／ドライバに出力すると共に第２のアドレス信号を前記第２のデコーダ／ドライバに出力するよう構成され、
   前記パルス発生回路は、前記制御回路の制御に基づいて、前記第１のデコーダ／ドライバおよび前記第２のデコーダ／ドライバに書込み用の電気的パルスを出力するよう構成され、
   前記第１のデコーダ／ドライバは、前記アドレス入力回路から入力される第１のアドレス信号と前記パルス発生回路から入力されるパルス信号とに基づいて、前記電気的パルスを出力している間は、選択された第１の配線に、前記切換えスイッチから入力される前記選択電圧を出力すると共に、選択されなかった第１の配線に、前記切換えスイッチから入力される前記非選択電圧を出力し、前記電気的パルスを出力していない間は、全ての第１の配線に、前記第５の電圧を出力するように構成され、
   前記第２のデコーダ／ドライバは、前記アドレス入力回路から入力される第２のアドレス信号と前記パルス発生回路から入力されるパルス信号とに基づいて、前記電気的パルスを出力している間は、選択された第２の配線に、前記切換えスイッチから入力される前記選択電圧を出力すると共に、選択されなかった第２の配線に、前記切換えスイッチから入力される前記非選択電圧を出力し、前記電気的パルスを出力していない間は、全ての第２の配線に、前記第５の電圧を出力するように構成され、
   前記制御回路は、外部から入力される信号に基づいて、前記切換えスイッチが前記第１のデコーダ／ドライバおよび前記第２のデコーダ／ドライバに出力する選択電圧および非選択電圧の切り換えを制御するよう構成され、
   第１乃至第４の電圧をそれぞれＶ１乃至Ｖ４とし、Ｖ５＝（Ｖ１＋Ｖ２）／２を第５の電圧とするとき、Ｖ２≦Ｖ３＜Ｖ５＜Ｖ４≦Ｖ１を満たし、かつ、（Ｖ１−Ｖ４）＜ＶＦまたは（Ｖ３−Ｖ２）＜ＶＦを満たし、
   前記第１乃至第５の電圧源と前記切換えスイッチと前記第１のデコーダ／ドライバと前記第２のデコーダ／ドライバと前記アドレス入力回路と前記制御回路と前記パルス発生回路は、データを書き込むべきあるいはデータを読み出すべき不揮発性記憶素子である選択不揮発性記憶素子に対して、以下のＡおよびＢの動作を行うように構成され、
   前記パルス発生回路が電気的パルスを出力している間に前記ＡまたはＢの動作を行い、
   前記パルス発生回路が電気的パルスを出力していない間は全ての前記第１の配線および全ての前記第２の配線に前記第５の電圧源を接続するように構成されている、抵抗変化型記憶装置。
   Ａ．前記選択不揮発性記憶素子に対応する前記第１の配線に前記第１の電圧源を接続し、前記選択不揮発性記憶素子に対応する前記第２の配線に前記第２の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第１の配線に前記第３の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第２の配線に前記第４の電圧源を接続する。
   Ｂ．前記選択不揮発性記憶素子に対応する前記第２の配線に前記第１の電圧源を接続し、前記選択不揮発性記憶素子に対応する前記第１の配線に前記第２の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第２の配線に前記第３の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第１の配線に前記第４の電圧源を接続する。
2. 前記第１のデコーダ／ドライバは、
   それぞれが互いに並列に接続された第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型ＭＯＳトランジスタで構成された複数の第１の選択用スイッチ素子と、それぞれが互いに並列に接続された第２のＰチャンネル型ＭＯＳトランジスタ及び第２のＮチャンネル型ＭＯＳトランジスタで構成された複数の第１の非選択用スイッチ素子と、それぞれが互いに並列に接続された第５のＰチャンネル型ＭＯＳトランジスタ及び第５のＮチャンネル型ＭＯＳトランジスタで構成された複数の第１の中間電圧選択用スイッチ素子と、を備え、
   前記第１の配線に前記第１の選択用スイッチ素子を介して接続された第１の選択電圧供給線と、
   前記第１の配線に前記第１の非選択用スイッチ素子を介して接続された第１の非選択電圧供給線と、
   前記第１の配線に前記第１の中間電圧選択用スイッチ素子を介して接続された第１の中間電圧供給線と、
   それぞれの前記第１の選択用スイッチ素子の第１のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第１のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第１のアドレス信号がその接続されている第１の配線を選択する信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”Ｈ”となる、複数の第１の選択信号入力線と、
   それぞれの前記第１の非選択用スイッチ素子の第２のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第２のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第１のアドレス信号がその接続されている第１の配線を選択しない信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”Ｈ”となる、複数の第１の非選択信号入力線と、
   それぞれの前記第１の全選択用スイッチ素子の第５のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第５のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記パルス発生回路からパルス信号が出力されない場合に”Ｈ”となる、複数の第１の中間電圧選択信号入力線と、を備え、
   前記第２のデコーダ／ドライバは、
   それぞれが互いに並列に接続された第３のＰチャンネル型ＭＯＳトランジスタ及び第３のＮチャンネル型ＭＯＳトランジスタで構成された複数の第２の選択用スイッチ素子と、それぞれが互いに並列に接続された第４のＰチャンネル型ＭＯＳトランジスタ及び第４のＮチャンネル型ＭＯＳトランジスタで構成された複数の第２の非選択用スイッチ素子と、それぞれが互いに並列に接続された第６のＰチャンネル型ＭＯＳトランジスタ及び第６のＮチャンネル型ＭＯＳトランジスタで構成された複数の第２の中間電圧選択用スイッチ素子と、を備え、
   前記第２の配線に前記第２の選択用スイッチ素子を介して接続された第２の選択電圧供給線と、
   前記第２の配線に前記第２の非選択用スイッチ素子を介して接続された第２の非選択電圧供給線と、
   前記第２の配線に前記第２の中間電圧選択用スイッチ素子を介して接続された第２の中間電圧供給線と、
   それぞれの前記第２の選択用スイッチ素子の第３のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第３のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第２のアドレス信号がその接続されている第２の配線を選択する信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”Ｈ”となる、複数の第２の選択信号入力線と、
   それぞれの前記第２の非選択用スイッチ素子の第４のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第４のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第２のアドレス信号がその接続されている第２の配線を選択しない信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”Ｈ”となる、複数の第２の非選択信号入力線と、
   それぞれの前記第２の全選択用スイッチ素子の第６のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第６のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記パルス発生回路からパルス信号が出力されない場合に”Ｈ”となる、複数の第２の中間電圧選択信号入力線と、を備え、
   前記切換えスイッチは、前記制御回路の制御に基づいて、前記第１の電圧源及び前記第２の電圧源の一方を選択電圧として前記第１の選択電圧供給線に出力すると共に前記第１の電圧源及び前記第２の電圧源の他方を選択電圧として前記第２の選択電圧供給線に出力し、かつ、前記制御回路の制御に基づいて、前記第３の電圧源及び前記第４の電圧源の一方を非選択電圧として前記第１の非選択電圧供給線に出力すると共に前記第３の電圧源及び前記第４の電圧源の他方を非選択電圧として前記第２の非選択電圧供給線に出力し、更に、前記第５の電圧源を全ての前記第１の配線及び全ての前記第２の配線が非選択状態のときの非選択電圧として前記第１および第２の中間電圧供給線に出力するように構成されている、
   請求項１に記載の抵抗変化型記憶装置。

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