JP5197402B2 - 抵抗変化型記憶装置 - Google Patents
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Description
かかる構成では、ヒューズ調整により複数の電圧を容易に出力できる。
第1実施形態の抵抗変化型記憶装置は、ワード線とビット線との交点(立体交差点)に不揮発性記憶素子を配設した、いわゆるクロスポイント型の記憶装置である。
図1は、本発明の第1実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。また、図2は、図1におけるA部の構成(4ビット分の構成)を示す斜視図である。
図3は、本発明の第1実施形態の抵抗変化型記憶装置100が備えるメモリセル110の構成を示す断面図である。なお、図3では、図2のB部における構成が示されている。
以下、メモリセル110の形成方法について説明する。
1.O2流量比と組成との関係
図6は、製造工程におけるスパッタガス中のO2流量比(スパッタガス中のO2の流量比率:流量は体積流量)と、RBS(ラザフォード後方散乱)法で分析したTa酸化物層の酸素含有率(原子比)との関係を示す図である。O2流量比が7%以上の条件では酸素含有率が飽和する傾向が見られるが、O2流量比により酸化タンタル層の組成を連続的に制御できることがわかる。つまり、タンタル酸化物層を反応性RFスパッタ法により形成する際に、スパッタガス中のO2流量比を制御することにより、タンタル酸化物層の酸素含有率をタンタル酸化物層の厚み方向において所望の一定値に制御することができる。
図7は、可変抵抗層を酸化Taで構成した場合の、製造工程におけるスパッタガス中のO2流量比と可変抵抗層の抵抗率との関係を示す図である。図7の各プロットは、図6の各プロットに対応するものである。両図において、O2流量比が等しいプロットは同一の実験の結果を示す。
本発明者等は、図8に示す各酸素含有率を有する試料の抵抗率を測定し、その測定データの回帰曲線を求めた。図8には、この測定データ(黒三角印で示す)とこの回帰曲線とを示す。また、本発明者等は、この各酸素含有率を有する試料に電気パルスを印加して抵抗変化特性が発現することを確認または推認した。上記回帰曲線によれば、可変抵抗層をTaOxと表記した場合のxの範囲が0<x<2.5の範囲で可変抵抗層が導体となり(導体として定義される抵抗率を有するものとなり)、各試料について確認したような抵抗変化現象を発現すると推認される。
電流抑制素子116は、下部電極117の主面上に、電流抑制層としてのSiNx膜を形成することで形成される。この成膜の際には、例えば、多結晶シリコンターゲットをArと窒素との混合ガス雰囲気の下でスパッタする手法(いわゆる、反応性スパッタ法)を用いる。そして、典型的な成膜条件として、真空度を0.3〜2Paとし、基板温度を20〜300℃とし、窒素ガスの流量比(Arと窒素との総流量に対する窒素の流量の比率)を0〜40%とし、DCパワーを100〜300Wとした上で、SiNx膜の厚さが5〜20nmとなるよう成膜時間を調節する。
図14は、本発明の第1実施形態における不揮発性記憶素子129の電圧−電流特性の一例を示す図である。図14では、内部電極115に対する上部電極113の電位を不揮発性記憶素子129に印加される「電圧」とし、該2つの電極間を流れる電流を不揮発性記憶素子129に流れる「電流」とする。図14では、電圧が線形軸で示され、電流の絶対値が対数軸で示されている。図14に示すように、不揮発性記憶素子129はバイポーラタイプの抵抗変化型記憶素子である。低抵抗状態(例えば100Ω程度)にある不揮発性記憶素子129に正の電圧を印加して行くと、ある時点(図14では約1V)で高抵抗状態(例えば1kΩ程度)へと遷移する。その後は、正の電圧を印加しても抵抗状態は変化しない。一方、高抵抗状態にある不揮発性記憶素子129に負の電圧を印加してゆくと、ある時点(図14では−1.2V程度)で低抵抗状態へと遷移する。その後は、負の電圧を印加しても抵抗状態は変化しない。低抵抗状態から高抵抗状態へと遷移する直前の電圧および電流をそれぞれVrwおよびIwとする。高抵抗状態から低抵抗状態へと遷移した直後の電圧および電流をそれぞれ−Vreおよび−Ieとする。
Ve=Vre+Vde ・・・ (3)
図中、IwとIeはほぼ等しいものとして描かれているが、必ずしもIwとIeが一致している必要はない。
図17は、本発明の第1実施形態における行デコーダ/ドライバ103のドライバ部分の回路構成の一例を示す回路図である。図に示すように、行デコーダ/ドライバ103のドライバ部分は、行デコーダ(図示せず)からの非選択信号が入力される非選択信号入力線WLD1、WLD2、・・・、WLDmと、非選択信号入力線WLD1、WLD2、・・・、WLDmのそれぞれに接続されたインバータWID1、WID2、・・・、WIDmと、非選択電圧供給線WVDと、非選択電圧供給線WVDに印加されている電圧をワード線WL1、WL2、・・・、WLmに入力する非選択用スイッチ素子WCD1、WCD2、・・・、WCDm(第1の非選択用スイッチ素子)と、行デコーダからの選択信号が入力される選択信号入力線WLS1、WLS2、・・・、WLSmと、選択信号入力線WLS1、WLS2、・・・、WLSmのそれぞれに接続されたインバータWIS1、WIS2、・・・、WISmと、選択電圧供給線WVSと、選択電圧供給線WVSに印加されている電圧をワード線WL1、WL2、・・・、WLmに入力する選択用スイッチ素子WCS1、WCS2、・・・、WCSm(第1の選択用スイッチ素子)と、を備えている。
図18は、本発明の第1実施形態における列デコーダ/ドライバ104のドライバ部分の回路構成の一例を示す回路図である。図に示すように、列デコーダ/ドライバ104のドライバ部分は、列デコーダ(図示せず)からの非選択信号が入力される非選択信号入力線BLD1、BLD2、・・・、BLDnと、非選択信号入力線BLD1、BLD2、・・・、BLDnのそれぞれに接続されたインバータBID1、BID2、・・・、BIDnと、非選択電圧供給線BVDと、非選択電圧供給線BVDに印加されている電圧をビット線BL1、BL2、・・・、BLnに入力する非選択用スイッチ素子BCD1、BCD2、・・・、BCDn(第2の非選択用スイッチ素子)と、列デコーダからの選択信号が入力される選択信号入力線BLS1、BLS2、・・・、BLSnと、選択信号入力線BLS1、BLS2、・・・、BLSnのそれぞれに接続されたインバータBIS1、BIS2、・・・、BISnと、選択電圧供給線BVSと、選択電圧供給線BVSに印加されている電圧をビット線BL1、BL2、・・・、BLnに入力する選択用スイッチ素子BCS1、BCS2、・・・、BCSn(第2の選択用スイッチ素子)と、を備えている。
図19は、第1電源121の回路構成の一例を示す回路図である。図に示すように、第1電源121は、オペアンプ130と基準電圧発生器131とを備えている。基準電圧発生器131は、周知の方法により、第1の電圧V1を基準電圧として出力するように構成されている。オペアンプ130の入力の一方に基準電圧発生器131の出力を接続し、オペアンプ130の入力端子の他方にオペアンプ130の出力を入力(フィードバック)することにより、基準電圧発生器131が出力する基準電圧に電圧が等しい電源(定電圧電源)が実現される。
図20は、本発明の第1実施形態においてワード線およびビット線に印加される電圧の一例を示すタイミングチャートであり、それぞれ(a)消去モード、(b)プログラムモード、(c)読出しモード、(d)スタンバイモード、の各動作モードを示す。
データ書込み動作について以下説明する。本実施形態において、データ書込み動作は、消去モードでの書込みとプログラムモードでの書込みという、2つの動作モードでの書込みが順次実行されることにより行われる。消去モードにおいてデータを書き込むべきメモリセルの抵抗状態が高抵抗状態(“0”)に揃えられる。その後、プログラムモードにおいて低抵抗状態(“1”)を書き込むべきメモリセルについてのみ電気的パルスが印加されてそれらのメモリセルの抵抗状態が低抵抗状態へ変化し、データの書込みが完了する。
V1−V2=VP ・・・ (5)
VP>Vw ・・・ (6)
VP>Ve ・・・ (7)
V4>V3 ・・・ (8)
V4−V2=(2/3)×VP ・・・ (9)
V3−V2=(1/3)×VP ・・・ (10)
データ書込み動作時には、以上の式を満たすように、制御回路109の制御により、V1乃至V4が設定される。なお、式(5)はVPの定義であって、消去モードおよびプログラムモードにおけるV1とV2との差分をVPと定義する。式(6)および(7)に示すように、VPの絶対値はVwおよびVeのいずれよりも十分大きい電圧に設定される。不揮発性記憶素子129の抵抗状態が確実に変化するようにするためである。
データ書込み動作においては、最初に、消去モードに入ることを示す信号が外部の制御装置から制御回路109へと入力される。制御回路109は、V1乃至V4が上述の条件を満たすように第1電源121と第2電源122と第3電源123と第4電源124とを制御した後、切換えスイッチ120を制御する。第1電源121は列デコーダ/ドライバ104の選択電圧供給線BVSに接続される。第2電源122は行デコーダ/ドライバ103の選択電圧供給線WVSに接続される。第3電源123は列デコーダ/ドライバ104の非選択電圧供給線BVDに接続される。第4電源124は行デコーダ/ドライバ103の非選択電圧供給線WVDに接続される。設定された切換えスイッチ120の状態は、消去モードを通じて一定に維持される。
消去モードが終了すると、プログラムモードに入ることを示す信号が外部の制御装置から制御回路109へと入力される。制御回路109は切換えスイッチ120を制御する。第1電源121は行デコーダ/ドライバ103の選択電圧供給線WVSに接続される。第2電源122は列デコーダ/ドライバ104の選択電圧供給線BVSに接続される。第3電源123は行デコーダ/ドライバ103の非選択電圧供給線WVDに接続される。第4電源124は列デコーダ/ドライバ104の非選択電圧供給線BVDに接続される。設定された切換えスイッチ120の状態は、プログラムモードを通じて一定に維持される。電源回路109の出力電圧(V1乃至V4)は消去モードと同様である。
データ読出し動作(読出しモード)について説明する。本実施形態において、データ読出し動作時にV1乃至V4は以下の式を満たす。なお、式中の変数は電圧であって、すべて0以上の数とする。
V1−V2=Vrr ・・・ (12)
Vrr<Vw ・・・ (13)
Vrr<Ve ・・・ (14)
V4>V3 ・・・ (15)
V4−V2=(2/3)×Vrr ・・・ (16)
V3−V2=(1/3)×Vrr ・・・ (17)
データ読出し動作時には、以上の式を満たすように、制御回路109の制御により、V1乃至V4が設定される。なお、式(12)はVrrの定義であって、読出しモードにおけるV1とV2との差分をVrrと定義する。Vrrは読出し時にメモリセル110に印加される電圧である。式(13)および(14)に示すように、Vrrの絶対値はVwおよびVeのいずれよりも十分小さい電圧に設定される。不揮発性記憶素子129の抵抗状態が変化しないようにするためである。
スタンバイ動作について以下説明する。本実施形態において、スタンバイ動作時にV1乃至V4は以下の式を満たす。なお、式中の変数は電圧であって、すべて0以上の数とする。
V2=(1/2)×Vrr ・・・ (19)
V3=(1/2)×Vrr ・・・ (20)
V4=(1/2)×Vrr ・・・ (21)
スタンバイ動作時には、以上の式を満たすように、制御回路109の制御により、V1乃至V4が設定される。Vrrは読出しモードにおけるVrrと同じ値としてよい。
図21は、本発明の第1実施形態において、ビット線BL1とワード線WL1とに接続されたメモリセルMC11を選択した場合のメモリアレイ102の等価回路図である。以下、図面を参照しつつ、本実施形態の構成がもたらす効果について説明する。
消去モードとプログラムモードにおいて、第1電源121乃至第4電源124が出力する電圧が異なっていてもよい。V4は(V1+V2)/2より大きければよく、V3は(V1+V2)/2より小さければよい。電流抑制素子116の閾値(閾値電圧)をVFとして、V1−V4<VFまたはV3−V2<VFを満たすことが好ましい。V1−V4<VFかつV3−V2<VFを満たすことがより好ましい。
第2実施形態の抵抗変化型記憶装置は、非パルス期にビット線およびワード線に印加される電圧が中間電圧に設定される点で第1実施形態の抵抗変化型記憶装置と異なっている。
第3実施形態の抵抗変化型記憶装置は、パルス期において、非選択ビット線および非選択ワード線に接続された非選択用スイッチ素子がハイインピーダンス制御される点で、第1実施形態の抵抗変化型記憶装置と異なっている。装置の構成は図1乃至図19に示したものと同様であるので、共通する構成要素については同一の符号および名称を付して説明を省略する。
101 メモリ本体部
102 メモリアレイ
103 行選択回路/ドライバ
104 列選択回路/ドライバ
105 書き込み回路
106 センスアンプ
107 データ入出力回路
108 アドレス入力回路
109 制御回路
110 メモリセル
111 上部配線
112 下部配線
113 上部電極
114 可変抵抗層
115 内部電極
116 電流抑制素子
117 下部電極
118 パルス発生回路
119 電源回路
120 切換えスイッチ
121 第1電源
122 第2電源
122’ 接地された電圧源
123 第3電源
124 第4電源
125 第1スイッチ
126 第2スイッチ
127 第3スイッチ
128 第4スイッチ
129 不揮発性記憶素子
130 オペアンプ
131 基準電圧発生器
132 Pチャンネル型トランジスタ
133 Nチャンネル型トランジスタ
134 Pチャンネル型トランジスタ
135 Nチャンネル型トランジスタ
136 Pチャンネル型トランジスタ
137 Nチャンネル型トランジスタ
138 Pチャンネル型トランジスタ
139 Nチャンネル型トランジスタ
140 第5電源
141 行デコーダ/ドライバ
142 列デコーダ/ドライバ
143 Pチャンネル型トランジスタ
144 Nチャンネル型トランジスタ
145 Pチャンネル型トランジスタ
146 Nチャンネル型トランジスタ
150 第1非選択メモリセル群
151 非選択ワード線に対応するノード
152 第2非選択メモリセル群
153 非選択ビット線に対応するノード
154 第3非選択メモリセル群
200 抵抗変化型記憶装置
211 上部配線
212 下部配線
213 上部電極
214 可変抵抗層
215 内部電極
216 電流抑制素子
217 下部電極
218 オーミック抵抗層
219 第2の可変抵抗層
MC11、MC12、…、MCnm メモリセル
BL1、BL2、・・・、BLn ビット線
BVD 非選択電圧供給線
BVS 選択電圧供給線
BLD1、BLD2、・・・、BLDn 非選択信号入力線
BLS1、BLS2、・・・、BLSn 選択信号入力線
BID1、BID2、・・・、BIDn インバータ
BIS1、BIS2、・・・、BISn インバータ
BCD1、BCD2、・・・、BCDn 非選択用スイッチ素子
BCS1、BCS2、・・・、BCSn 選択用スイッチ素子
BVM 中間電圧供給線
BLM1、BLM2、・・・、BLMm 中間電圧信号入力線
BIM1、BIM2、・・・、BIMm インバータ
BCM1、BCM2、・・・、BCMm 中間電圧選択用スイッチ素子
WL1、WL2、・・・、WLm ワード線
WVD 非選択電圧供給線
WVS 選択電圧供給線
WLD1、WLD2、・・・、WLDm 非選択信号入力線
WLS1、WLS2、・・・、WLSm 選択信号入力線
WID1、WID2、・・・、WIDm インバータ
WIS1、WIS2、・・・、WISm インバータ
WCD1、WCD2、・・・、WCDm 非選択用スイッチ素子
WCS1、WCS2、・・・、WCSm 選択用スイッチ素子
WVM 中間電圧供給線
WLM1、WLM2、・・・、WLMm 中間電圧信号入力線
WIM1、WIM2、・・・、WIMm インバータ
WCM1、WCM2、・・・、WCMm 中間電圧選択用スイッチ素子
Claims (2)
- 第1の平面内において互いに平行に形成された複数の第1の配線と前記第1の平面に平行な第2の平面内において互いに平行にかつ前記複数の第1の配線と立体交差するように形成された複数の第2の配線と前記複数の第1の配線および前記複数の第2の配線の立体交差点のそれぞれに対応して設けられ対応する第1の配線と対応する第2の配線との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層を備えた不揮発性記憶素子と前記立体交差点のそれぞれに対応して設けられ前記可変抵抗層と直列に接続された電流抑制素子とを備えたメモリアレイと、
第1の電圧を印加する第1の電圧源と、
第2の電圧を印加する第2の電圧源と、
第3の電圧を印加する第3の電圧源と、
第4の電圧を印加する第4の電圧源と、
第5の電圧を印加する第5の電圧源と、
切換えスイッチと、
第1のデコーダ/ドライバと、
第2のデコーダ/ドライバと、
アドレス入力回路と、
制御回路と、
前記制御回路の制御に基づいて電気的パルスを出力するパルス発生回路と、を備えた抵抗変化型記憶装置であって、
前記可変抵抗層は、高抵抗状態にある場合にはその両端に所定の電圧である低抵抗化電圧を印加した時に高抵抗状態から低抵抗状態へと変化し、低抵抗状態にある場合にはその両端に前記低抵抗化電圧と異なる極性をもつ所定の電圧である高抵抗化電圧を印加した時に低抵抗状態から高抵抗状態へと変化する特性を有し、
前記電流抑制素子は、その両端に印加する電圧の絶対値が閾値VFを超えると急激に抵抗値が減少し、かつ、該印加する電圧の極性に応じて双方向に電流が流れる、非線形かつ双方向的な電流特性を有し、
前記切換えスイッチは、前記制御回路の制御に基づいて、前記第1の電圧源および前記第2の電圧源の一方の電圧を選択電圧として前記第1のデコーダ/ドライバに出力すると共に前記第1の電圧源および前記第2の電圧源の他方の電圧を選択電圧として前記第2のデコーダ/ドライバに出力し、かつ、前記制御回路の制御に基づいて、前記第3の電圧源および前記第4の電圧源の一方の電圧を非選択電圧として前記第1のデコーダ/ドライバに出力すると共に前記第3の電圧源および前記第4の電圧源の他方の電圧を非選択電圧として前記第2のデコーダ/ドライバに出力し、かつ、前記第5の電圧源を前記第1のデコーダ/ドライバおよび前記第2のデコーダ/ドライバに出力するように構成され、
前記アドレス入力回路は、外部から入力されるアドレス信号に基づいて、第1のアドレス信号を前記第1のデコーダ/ドライバに出力すると共に第2のアドレス信号を前記第2のデコーダ/ドライバに出力するよう構成され、
前記パルス発生回路は、前記制御回路の制御に基づいて、前記第1のデコーダ/ドライバおよび前記第2のデコーダ/ドライバに書込み用の電気的パルスを出力するよう構成され、
前記第1のデコーダ/ドライバは、前記アドレス入力回路から入力される第1のアドレス信号と前記パルス発生回路から入力されるパルス信号とに基づいて、前記電気的パルスを出力している間は、選択された第1の配線に、前記切換えスイッチから入力される前記選択電圧を出力すると共に、選択されなかった第1の配線に、前記切換えスイッチから入力される前記非選択電圧を出力し、前記電気的パルスを出力していない間は、全ての第1の配線に、前記第5の電圧を出力するように構成され、
前記第2のデコーダ/ドライバは、前記アドレス入力回路から入力される第2のアドレス信号と前記パルス発生回路から入力されるパルス信号とに基づいて、前記電気的パルスを出力している間は、選択された第2の配線に、前記切換えスイッチから入力される前記選択電圧を出力すると共に、選択されなかった第2の配線に、前記切換えスイッチから入力される前記非選択電圧を出力し、前記電気的パルスを出力していない間は、全ての第2の配線に、前記第5の電圧を出力するように構成され、
前記制御回路は、外部から入力される信号に基づいて、前記切換えスイッチが前記第1のデコーダ/ドライバおよび前記第2のデコーダ/ドライバに出力する選択電圧および非選択電圧の切り換えを制御するよう構成され、
第1乃至第4の電圧をそれぞれV1乃至V4とし、V5=(V1+V2)/2を第5の電圧とするとき、V2≦V3<V5<V4≦V1を満たし、かつ、(V1−V4)<VFまたは(V3−V2)<VFを満たし、
前記第1乃至第5の電圧源と前記切換えスイッチと前記第1のデコーダ/ドライバと前記第2のデコーダ/ドライバと前記アドレス入力回路と前記制御回路と前記パルス発生回路は、データを書き込むべきあるいはデータを読み出すべき不揮発性記憶素子である選択不揮発性記憶素子に対して、以下のAおよびBの動作を行うように構成され、
前記パルス発生回路が電気的パルスを出力している間に前記AまたはBの動作を行い、
前記パルス発生回路が電気的パルスを出力していない間は全ての前記第1の配線および全ての前記第2の配線に前記第5の電圧源を接続するように構成されている、抵抗変化型記憶装置。
A.前記選択不揮発性記憶素子に対応する前記第1の配線に前記第1の電圧源を接続し、前記選択不揮発性記憶素子に対応する前記第2の配線に前記第2の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第1の配線に前記第3の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第2の配線に前記第4の電圧源を接続する。
B.前記選択不揮発性記憶素子に対応する前記第2の配線に前記第1の電圧源を接続し、前記選択不揮発性記憶素子に対応する前記第1の配線に前記第2の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第2の配線に前記第3の電圧源を接続し、前記選択不揮発性記憶素子に対応しない前記第1の配線に前記第4の電圧源を接続する。 - 前記第1のデコーダ/ドライバは、
それぞれが互いに並列に接続された第1のPチャンネル型MOSトランジスタ及び第1のNチャンネル型MOSトランジスタで構成された複数の第1の選択用スイッチ素子と、それぞれが互いに並列に接続された第2のPチャンネル型MOSトランジスタ及び第2のNチャンネル型MOSトランジスタで構成された複数の第1の非選択用スイッチ素子と、それぞれが互いに並列に接続された第5のPチャンネル型MOSトランジスタ及び第5のNチャンネル型MOSトランジスタで構成された複数の第1の中間電圧選択用スイッチ素子と、を備え、
前記第1の配線に前記第1の選択用スイッチ素子を介して接続された第1の選択電圧供給線と、
前記第1の配線に前記第1の非選択用スイッチ素子を介して接続された第1の非選択電圧供給線と、
前記第1の配線に前記第1の中間電圧選択用スイッチ素子を介して接続された第1の中間電圧供給線と、
それぞれの前記第1の選択用スイッチ素子の第1のPチャンネル型MOSトランジスタの制御端子にインバータを介して接続されると共に第1のNチャンネル型MOSトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第1のアドレス信号がその接続されている第1の配線を選択する信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”H”となる、複数の第1の選択信号入力線と、
それぞれの前記第1の非選択用スイッチ素子の第2のPチャンネル型MOSトランジスタの制御端子にインバータを介して接続されると共に第2のNチャンネル型MOSトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第1のアドレス信号がその接続されている第1の配線を選択しない信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”H”となる、複数の第1の非選択信号入力線と、
それぞれの前記第1の全選択用スイッチ素子の第5のPチャンネル型MOSトランジスタの制御端子にインバータを介して接続されると共に第5のNチャンネル型MOSトランジスタの制御端子に接続され、前記パルス発生回路からパルス信号が出力されない場合に”H”となる、複数の第1の中間電圧選択信号入力線と、を備え、
前記第2のデコーダ/ドライバは、
それぞれが互いに並列に接続された第3のPチャンネル型MOSトランジスタ及び第3のNチャンネル型MOSトランジスタで構成された複数の第2の選択用スイッチ素子と、それぞれが互いに並列に接続された第4のPチャンネル型MOSトランジスタ及び第4のNチャンネル型MOSトランジスタで構成された複数の第2の非選択用スイッチ素子と、それぞれが互いに並列に接続された第6のPチャンネル型MOSトランジスタ及び第6のNチャンネル型MOSトランジスタで構成された複数の第2の中間電圧選択用スイッチ素子と、を備え、
前記第2の配線に前記第2の選択用スイッチ素子を介して接続された第2の選択電圧供給線と、
前記第2の配線に前記第2の非選択用スイッチ素子を介して接続された第2の非選択電圧供給線と、
前記第2の配線に前記第2の中間電圧選択用スイッチ素子を介して接続された第2の中間電圧供給線と、
それぞれの前記第2の選択用スイッチ素子の第3のPチャンネル型MOSトランジスタの制御端子にインバータを介して接続されると共に第3のNチャンネル型MOSトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第2のアドレス信号がその接続されている第2の配線を選択する信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”H”となる、複数の第2の選択信号入力線と、
それぞれの前記第2の非選択用スイッチ素子の第4のPチャンネル型MOSトランジスタの制御端子にインバータを介して接続されると共に第4のNチャンネル型MOSトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第2のアドレス信号がその接続されている第2の配線を選択しない信号であり、かつ、前記パルス発生回路からパルス信号が出力される場合に”H”となる、複数の第2の非選択信号入力線と、
それぞれの前記第2の全選択用スイッチ素子の第6のPチャンネル型MOSトランジスタの制御端子にインバータを介して接続されると共に第6のNチャンネル型MOSトランジスタの制御端子に接続され、前記パルス発生回路からパルス信号が出力されない場合に”H”となる、複数の第2の中間電圧選択信号入力線と、を備え、
前記切換えスイッチは、前記制御回路の制御に基づいて、前記第1の電圧源及び前記第2の電圧源の一方を選択電圧として前記第1の選択電圧供給線に出力すると共に前記第1の電圧源及び前記第2の電圧源の他方を選択電圧として前記第2の選択電圧供給線に出力し、かつ、前記制御回路の制御に基づいて、前記第3の電圧源及び前記第4の電圧源の一方を非選択電圧として前記第1の非選択電圧供給線に出力すると共に前記第3の電圧源及び前記第4の電圧源の他方を非選択電圧として前記第2の非選択電圧供給線に出力し、更に、前記第5の電圧源を全ての前記第1の配線及び全ての前記第2の配線が非選択状態のときの非選択電圧として前記第1および第2の中間電圧供給線に出力するように構成されている、
請求項1に記載の抵抗変化型記憶装置。
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