TWI458077B - 電阻式隨機存取記憶體及其製造方法 - Google Patents

電阻式隨機存取記憶體及其製造方法 Download PDF

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Description

電阻式隨機存取記憶體及其製造方法
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種電阻式隨機存取記憶體(resistance random access memory，RRAM)及其製造方法。
電阻式隨機存取記憶體(RRAM)記憶體密度高(最小儲存單元面積)、操作速度快、功耗低且成本低，是近年來廣為研究的一種記憶元件。電阻式隨機存取記憶體係利用電阻轉換材料內電子且/或離子的轉換使其產生高電阻與低電阻兩個截然不同的狀態，以分辨記憶體儲存單元處於導通或關閉狀態。
氧化鉿型電阻式隨機存取記憶體的耐久性優、切換速度快，是下一世代非揮發性記憶元件備受矚目的記憶元件之一。然而，目前所使用的鈦/氧化鉿型電阻式隨機存取記憶體在高電阻狀態(HRS)的阻值分布非常寬，使其在操作上受到相當大的限制。
本發明提供一種電阻式隨機存取記憶體具有穩定且分布窄的重置/設定電壓、高阻值、低阻值以及最大重置電流。
本發明提供一種電阻式隨機存取記憶體，其操作穩定 性佳，在不連接電晶體的單顆電阻式記憶體(1R)元件結構之耐久性即可達105 循環。
本發明還提供一種電阻式隨機存取記憶體的製造方法，可以透過簡單的製程來提升電阻式隨機存取記憶體的電性以及操作特性，並且延長使用壽命。
本發明提出一種電阻式隨機存取記憶體，其包括第一電極、第二電極層以及堆疊結構。堆疊結構位於第一電極層與第二電極層之間，其包括氮氧化鋯鉿層與氮氧化鋯層，其中氮氧化鋯鉿層位於第一電極層與該氮氧化鋯層之間，氮氧化鋯層位於氮氧化鋯鉿層與第二電極層之間。
本發明還提出一種電阻式隨機存取記憶體的製造方法，包括於第一電極層上先形成氧化鉿層後接續形成鋯層。接著，於鋯層上形成第二電極層。之後，進行退火製程，使鋯層與氧化鉿層反應，而在第一電極層與第二電極層之間形成堆疊結構，堆疊結構包括氮氧化鋯鉿層與氮氧化鋯層，其中氮氧化鋯鉿層位於第一電極層與氮氧化鋯層之間，氮氧化鋯層位於氮氧化鋯鉿層與第二電極層之間。
本發明提供另一種電阻式隨機存取記憶體的製造方法，包括：提供第一電極層。於第一電極層上形成堆疊結構。堆疊結構包括氮氧化鋯鉿層與氮氧化鋯層。之後，在堆疊結構上形成第二電極層。氮氧化鋯鉿層位於第一電極層與氮氧化鋯層之間，氮氧化鋯層位於氮氧化鋯鉿層與第二電極層之間。氮氧化鋯鉿層及氮氧化鋯層係以沉積鍍膜方式形成。
本發明提供一種電阻式隨機存取記憶體具有穩定且 分布窄的重置/設定電壓、高阻值、低阻值以及最大重置電流。
本發明提供一種電阻式隨機存取記憶體，其操作穩定性佳，耐久性可達105 循環。
本發明還提供一種電阻式隨機存取記憶體的製造方法，可以透過簡單的製程來提升電阻式隨機存取記憶體的電性以及操作特性，並且延長使用壽命。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示本發明實施例之電阻式隨機存取記憶體的示意圖。
請參照圖1，本發明之電阻式隨機存取記憶體包括第一電極層10、第二電極層30以及堆疊結構20。
第一電極層10之材料例如為金屬或是金屬氮化物，包括鉑(Pt)、銥(Ir)、鈦、氮化鈦(TiN)、鉭、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或其組合等導電材料。第二電極層30之材料例如為金屬或是金屬氮化物，包括括鉑、銥、鈦、氮化鈦、鉭、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或其組合等導電材料。
堆疊結構20位於第一電極層10與第二電極層30之間。堆疊結構20與第一電極層10以及第二電極層30組成金屬層-絕緣層-金屬層(MIM)結構。堆疊結構20至少包括氮氧化鋯鉿層24以及氮氧化鋯層26。氮氧化鋯鉿層24 可以由單一材料層所構成。氮氧化鋯鉿層24也可以包括第一材料層24a與第二材料層24b，第一材料層24a與第二材料層24b中氮、氧、鋯與鉿的莫耳比不同。在一實施例中，第一電極層10與第二電極層30之材料包括氮化鈦，堆疊結構20除了包括氮氧化鋯鉿層24以及氮氧化鋯層26之外，還包括氮氧化鈦鉿層22以及氮化鈦鋯層28。氮氧化鈦鉿層22位於第一電極層10與氮氧化鋯鉿層24之間。氮化鈦鋯層28位於氮氧化鋯層26與第二電極30之間。
上述的堆疊結構20可以以沉積鍍膜的方式來形成，亦可以以反應的方式來形成之。
請參照圖1，在一實施例中，本發明電阻式隨機存取記憶體的製造方法包括：提供上述第一電極層10。第一電極層10之材料例如為金屬或是金屬氮化物，包括鉑(Pt)、銥(Ir)、鈦、氮化鈦(TiN)、鉭、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或其組合等導電材料。
接著，以沉積鍍膜方式於第一電極層10上形成上述堆疊結構20。堆疊結構20至少包括氮氧化鋯鉿層24以及氮氧化鋯層26。氮氧化鋯鉿層24可以由單一材料層所構成。氮氧化鋯鉿層24也可以包括第一材料層24a與第二材料層24b，第一材料層24a與第二材料層24b中氮、氧、鋯與鉿的莫耳比不同。氮氧化鋯鉿層24以及氮氧化鋯層26可以依序以沉積鍍膜的方式例如是物理氣相沉積法、化學氣相沉積法或是原子層沉積法來形成之。
堆疊結構20除了包括氮氧化鋯鉿層24以及氮氧化鋯 層26之外，還可以包括氮氧化鈦鉿層22以及氮化鈦鋯層28。氮氧化鈦鉿層22位於第一電極層10與氮氧化鋯鉿層24之間。氮化鈦鋯層28位於氮氧化鋯層26與第二電極30之間。堆疊結構20的上述各層(氮氧化鈦鉿層22、氮氧化鋯鉿層24以及氮氧化鋯層26以及氮化鈦鋯層28)可以依序以沉積鍍膜的方式例如是物理氣相沉積法、化學氣相沉積法或是原子層沉積法來形成之。
之後，再於堆疊結構20上形成第二電極層30。第二電極層30之材料例如為金屬或是金屬氮化物，包括括鉑、銥、鈦、氮化鈦、鉭、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或其組合等導電材料。
圖2A至2F繪示本發明實施例之電阻式隨機存取記憶體的製造流程的剖面示意圖。
請參照圖2A，於基底100上形成第一電極層110。基底100的材料包括絕緣層，例如是氧化矽，或是在半導體層上的絕緣層。第一電極層110可以是單層材料層或是雙層材料層。第一電極層110之材料包括氮化鈦(Tix1 Ny1 )，其中x1：y1為1：2至1：1。第一電極層110的形成方法例如是先形成第一電極材料層(未繪示)，然後再經由微影與蝕刻製程將其圖案化。
接著，請參照圖2B，在第一電極層110上依序形成氧化鉿(Hfx2 Oy2 )層124，其中x2：y2為1：2至1：1.5。氧化鉿層124的形成方法可以採用物理氣相沉積法，例如是濺鍍法、化學氣相沉積法或原子層鍍膜法。氧化鉿層124 的厚度例如是1nm至10nm。之後在氧化鉿層124上形成鋯層126。鋯層126的形成方法可以採用物理氣相沉積法，例如是濺鍍法，利用純鋯做為靶材。鋯層126的厚度例如是氧化鉿層124厚度的1.6至3倍。在一實施例中，鋯層126的厚度的厚度是氧化鉿層124的厚度的1.6至3倍。
之後，在氧化鉿層124與鋯層126上形成第二電極材料層130。第二電極材料層130可以是單層材料層或是雙層材料層。第二電極材料層130之材料包括氮化鈦。
其後，請參照圖2C，進行微影與蝕刻製程，將第二電極材料層130、鋯層126與氧化鉿層124圖案化，以形成第二電極層130a、鋯層126a與氧化鉿層124a。
繼之，請參照圖2D，進行退火製程，使鋯層126a與氧化鉿層124a反應形成氮氧化鈦鉿層222、氮氧化鋯鉿層224、氮氧化鋯層226以及氮化鈦鋯層228。氮氧化鈦鉿層222、氮氧化鋯鉿層224、氮氧化鋯層226以及氮化鈦鋯層228構成堆疊結構220。氮氧化鋯鉿層224可以由單一材料層所構成。氮氧化鋯鉿層224也可以包括第一材料層224a與第二材料層224b，第一材料層224a與第二材料層224b中氮、氧、鋯與鉿的莫耳比不同。
退火製程的製程溫度大於或等於攝氏400度。退火製程的最高溫度可以依實際的需要調整。當電阻式隨機存取記憶體是後段製程，且在形成電阻式隨機存取記憶體之前，基底100上已經形成金屬線，則退火製程的最高溫度必須考慮金屬線的熔點。退火製程中通入的氣體包括氮氣 或是真空。退火製程的製程溫度大於或等於攝氏400度，小於或等於攝氏500度。退火製程包括爐管退火製程或快速熱退火製程(RTA)。在一實施例中，退火製程為爐管退火製程，退火的溫度為攝氏400度至500度，退火的時間約為1至10分鐘。在一實施例中，退火製程為快速熱退火製程，退火的溫度為攝氏400度至500度，退火的時間約為1至30分鐘。
之後，請參照圖2E，在基底100上形成介電層140，以覆蓋第二電極層130a、堆疊結構220以及第一電極層110。介電層140可以是單層材料層或是雙層材料層。介電層140的材料包括氧化矽、氮化矽或其組合。前述退火製程亦可在完成介電層140後才執行。
其後，請參照圖2F，進行微影與蝕刻製程，在介電層140中形成接觸窗開口142，裸露出第二電極層130a的表面。之後，在介電層140上形成阻障層144以及導電層150，阻障層144以及導電層150填入於接觸窗開口142之中，與第二電極層130a電性連接。阻障層144的材料包括金屬氮化物，例如是氮化鈦、氮化鉭。導電層150包括金屬或是金屬合金，例如是鋁、銅、鎢或其合金。
在本實施例中，第一電極層110可視為下電極層，第二電極層130a則可視為上電極層。堆疊結構220包括氮氧化鈦鉿層222、氮氧化鋯鉿層224、氮氧化鋯層226以及氮化鈦鋯層228。氮氧化鈦鉿層222、氮氧化鋯鉿層224、氮氧化鋯層226為絕緣層；而氮化鈦鋯層228為導電層。
上述實施例之電阻式隨機存取記憶體的堆疊結構製造方法可以於沉積氧化鉿層以及鋯層後，透過退火製程即可以形成包括氮氧化鈦鉿層、氮氧化鋯鉿層、氮氧化鋯層以及氮化鈦鋯層的堆疊結構，因此，其製程非常簡易。而且，所需要的退火時間僅需1至30分鐘，因此非常快速。然而，本發明之氮氧化鋯鉿層以及氮氧化鋯層的形成方法並不以上述利用反應的方式為限，氮氧化鋯鉿層以及氮氧化鋯層也可以利用沉積鍍膜的方式(例如是物理氣相沉積法、化學氣相沉積法或是原子層沉積法)來形成。
實驗例1
在氮化鈦與鈦下電極上依序沉積厚度為5奈米氧化鉿層以及厚度為10奈米的鋯層，接著，在鋯層上形成氮化鈦上電極。之後，在攝氏400度的氮氣氣體環境下，利用爐管製程進行退火5分鐘。之後，以X射線能量散佈分析儀(EDS)進行測量，其結果如圖3B所示。然後，進行電性測試以及操作特性測試。電性測試結果如圖4-5的曲線或線100所示。操作特性測試結果如圖6-8以及圖9A至圖10A的曲線或線100所示。所形成的堆疊結構以X射線光電子能譜儀探測所在膜層深度的材料組成結構，其結果如圖13B所示。所形成的堆疊結構在O1s、Ti2p、Zr3d5(ZrO2)、Zr3d5(Zr-Zr)、Zr3d5(Zr-N)、Hf4f7(Hf-N)、Hf4f7(Hf-O)以及N1s之X射線光電子能譜圖分別如圖14A、圖14B、圖14C、圖14D、圖14E、圖14F、圖14G以及圖14H所示。
比較例1
依照實驗例1的方法形成氮化鈦與鈦電極上依序沉積厚度為5奈米氧化鉿層以及厚度為10奈米的鋯層，接著，形成氮化鈦電極。之後並不進行實驗例1的退火製程。其後，以X射線能量散佈分析儀(EDS)進行測量，其結果如圖3A所示。然後，進行電性測試以及操作特性測試。電性測試結果如圖4-5的曲線或線200所示。操作特性測試結果如圖6-8以及圖9A至圖10A的曲線或線200所示。所形成的堆疊結構以X射線光電子能譜儀探測所在膜層深度的材料組成結構，其結果如圖13A所示。所形成的堆疊結構在O1s、Ti2p、Zr3d5(ZrO2)、Zr3d5(Zr-Zr)、Zr3d5(Zr-N)、Hf4f7(Hf-N)、Hf4f7(Hf-O)以及N1s之X射線光電子能譜圖分別如圖14A、圖14B、圖14C、圖14D、圖14E、圖14F、圖14G以及圖14H所示。
比較例2
依照實驗例1的方法形成氮化鈦與鈦電極上依序沉積厚度為5奈米氧化鉿層以及厚度為5奈米的鋯層，接著，形成氮化鈦電極。之後，不進行退火製程。然後，進行電性測試以及操作特性測試。電性測試結果如圖4-5的曲線或線300所示。操作特性測試結果如圖7-8的曲線或線300所示。
比較例3
依照實驗例1的方法形成氮化鈦與鈦電極上依序沉積 厚度為3奈米氧化鉿層以及厚度為5奈米的鋯層，接著，形成氮化鈦電極。之後，不進行退火製程。然後，進行電性測試以及操作特性測試。電性測試結果如圖4-5的曲線或線400所示。操作特性測試結果如圖7-8的曲線或線400所示。
比較例4
依照實驗例1的方法形成氮化鈦與鈦電極上依序沉積厚度為20奈米氧化鉿層以及厚度為10奈米的鋯層，接著，形成氮化鈦電極。之後，不進行退火製程。然後，進行電性測試以及操作特性測試。電性測試結果如圖4-5的曲線或線500所示。操作特性測試結果如圖6-8的曲線或線500所示。
實驗例2
依照實驗例1的方法，在氮化鈦與鈦電極上依序沉積厚度為5奈米氧化鉿層以及厚度為10奈米的鋯層，接著，形成氮化鈦電極，以製造出各種尺寸的記憶胞(cell)。之後，在各種溫度的氮氣氣體環境下，利用快速加熱退火製程進行退火。之後，進行電性測試，其結果如圖11與圖12所示。
與圖3A比較，圖3B的結果顯示經過退火之後，在0.015微米左右處有氮、氧、鉿以及鋯元素，因此，判斷在氮化鈦上電極與氧化鉿層之間形成一層新的材料層，此 材料層含有氮、氧、鉿以及鋯，稱之為氮氧化鋯鉿層。
在圖4所示的電流-電壓特性曲線圖中，由曲線100以及曲線200的結果顯示，經過退火的實驗例1的電阻式隨機存取記憶體其形成電壓(崩潰電壓)，相較於未經過退火的比較例1明顯提升。此外，經過退火的實驗例1的電阻式隨機存取記憶體其漏電的機構與未經過退火的比較例1完全不同。圖4的結果顯示經過退火之後確實有新的材料層產生。
在圖5所示的電流-電壓特性曲線圖中，由曲線100以及曲線200的結果顯示，經過退火之後的電阻式隨機存取記憶體(實驗例1)在負電壓範圍的最大重置電流(Max RESET Current)可抑制到最低。
由圖6線100以及線200-500的結果顯示，經過退火之後的電阻式隨機存取記憶體(實驗例1)其平均最大重置電流的分布明顯小於未經過回火的電阻式隨機存取記憶體的平均最大重置電流的分布，且小於鈦/氧化鉿型電阻式隨機存取記憶體的平均最大重置電流的分布。此外，經過退火之後的電阻式隨機存取記憶體(實驗例1)其變異量明顯小於未經過回火的電阻式隨機存取記憶體的變異量，且小於鈦/氧化鉿型電阻式隨機存取記憶體的變異量。
圖7與圖8分別繪示重置/設定(RESET/SET)電壓的分布以及高電阻/低電阻(Rhigh /Rlow )的分布。由圖7與圖8的結果顯示經過退火之後的電阻式隨機存取記憶體(實驗例1)的重置/設定(RESET/SET)電壓的分布以及高電阻/低電阻(Rhigh /Rlow )的分布與未經過回火的電阻式隨機 存取記憶體(比較例1)比較雖略有差異，但大致相似。圖7中縱座標的F表示威布爾分布(Weibull Distribution)之失效率(Failure Ratio)。
圖9A與圖9B分別繪示比較例1以及實驗例1的耐久(endurance)特性曲線圖。其結果顯示經過回火的之後的電阻式隨機存取記憶體(實驗例1)的耐久循環較高且特性較為穩定，表示所形成的新材料-氮氧化鋯鉿層在讀寫操作時較為穩定。
圖10A與圖10B分別繪示比較例1以及實驗例1的資料持久特性曲線圖。其結果顯示兩者在攝氏85度的溫度下，資料儲存的可靠度均相當穩定。
由圖11與圖12的結果顯示，對於各種尺寸的記憶胞來說，退火的溫度大於或等於攝氏400度可以大幅提升形成電壓(崩潰電壓)，降低漏電流。
由圖13A以及圖14A至圖14H所得到的鍵結結果可以得知在氮化鈦與鈦所組成的下電極上依序沉積氧化鉿層、鋯層以及氮化鈦上電極之後，在進行退火製程之前，氧化鉿層在沉積之後會與下方的氮化鈦層反應，而形成氮化鈦鉿層以及氮氧化鉿層。而在沉積鋯層之後，由於鋯的活性非常高，其與下方的氮氧化鉿層的介面會反應形成原子莫耳比不同的兩層氮氧化鉿鋯層以及氮氧化鋯層，且鋯本身也可能不氧化而形成氧摻雜的鋯層。
由圖13B以及圖14A至圖14H所得到的鍵結結果可以得知在氮化鈦與鈦所組成的下電極上依序沉積氧化鉿層、鋯層以及氮化鈦上電極之後，在進行退火製程之後下 電極至上電極之間會依序形成氮氧化鈦鉿層、原子莫耳比不同的兩層氮氧化鉿鋯層、氮氧化鋯層以及氮化鈦鋯層。綜合以上所述，本發明之電阻式隨機存取記憶體因為兩個電極之間的堆疊結構具有氮氧化鋯鉿層，因此其重置/設定電壓、高阻值、低阻值以及最大重置電流相當穩定且分布窄，而且操作穩定性佳，耐久性可達105 循環，延長使用的壽命。此外，本發明之電阻式隨機存取記憶體可以透過簡單的沉積氧化鉿層與鋯層以及退火製程而形成氮氧化鋯鉿層，其製程簡單且所需製程時間相當短。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、110‧‧‧第一電極層
20、220‧‧‧堆疊結構
22、222‧‧‧氮氧化鈦鉿層
24、224‧‧‧氧化鋯鉿層
24a‧‧‧第一材料層
24b‧‧‧第二材料層
26、226‧‧‧氮氧化鋯層
28、228‧‧‧氮化鈦鋯層
30、130a‧‧‧第二電極層
100‧‧‧基底
124、124a‧‧‧氧化鉿層
126、126a‧‧‧鋯層
130‧‧‧第二電極材料層
140‧‧‧介電層
142‧‧‧接觸窗開口
144‧‧‧阻障層
150‧‧‧導電層
224a‧‧‧第一材料層
224b‧‧‧第二材料層
圖1繪示本發明實施例之電阻式隨機存取記憶體的示意圖。
圖2A至圖2F為本發明第一實施例之電阻式隨機存取記憶體的製造流程示意圖。
圖3A繪示比較例1以X射線能量散佈分析儀(EDS)所測出的能譜圖。
圖3B繪示實驗例1以X射線能量散佈分析儀(EDS)所測出的能譜圖。
圖4繪示實驗例1以及比較例1-4之形成電流-電壓的特性曲線圖。
圖5繪示實驗例1以及比較例1-4之電阻切換電流-電壓的特性曲線圖。
圖6繪示實驗例1以及比較例1-4之平均最大重置電流分布圖。
圖7繪示實驗例1以及比較例1-4之重置/設定電壓分布圖。
圖8繪示實驗例1以及比較例1-4之高電阻(Rhigh )/低電阻(Rlow )分布圖。
圖9A繪示測量實驗例1耐久特性(Endurance)曲線圖。
圖9B繪示測量比較例1耐久特性曲線圖。
圖10A繪示在攝氏85度測量實驗例1資料持久特性(Data Retention)曲線圖。
圖10B繪示在攝氏85度測量比較例1資料持久特性曲線圖。
圖11繪示實驗例2在各種溫度快速加熱退火(Rapid Thermal Annealing)之各種尺寸的記憶胞的形成電壓(Forming Voltage)圖。
圖12繪示實驗例2在各種溫度快速加熱退火(Rapid Thermal Annealing)之各種尺寸的記憶胞的初始漏電流(Initial Leakage Current)圖。
圖13A繪示比較例1之X射線光電子能譜圖。
圖13B繪示實驗例1之X射線光電子能譜圖。
圖14A、圖14B、圖14C、圖14D、圖14E、圖14F、 圖14G以及圖14H繪示實驗例1以及比較例1之O1s、Ti2p、Zr3d5(ZrO2)、Zr3d5(Zr-Zr)、Zr3d5(Zr-N)、Hf4f7(Hf-N)、Hf4f7(Hf-O)以及N1s之X射線光電子能譜圖。
10‧‧‧第一電極層
20‧‧‧堆疊結構
22‧‧‧氮氧化鈦鉿層
24‧‧‧氧化鋯鉿層
26‧‧‧氮氧化鋯層
24a‧‧‧第一材料層
24b‧‧‧第二材料層
28‧‧‧氮化鈦鋯層
30‧‧‧第二電極層

Claims (28)

  1. 一種電阻式隨機存取記憶體，包括：一第一電極層；一第二電極層；以及一堆疊結構，位於該第一電極層與該第二電極層之間，該堆疊結構包括一氮氧化鋯鉿層與一氮氧化鋯層，其中該氮氧化鋯鉿層位於該第一電極層與該氮氧化鋯層之間，該氮氧化鋯層位於該氮氧化鋯鉿層與該第二電極層之間。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第一電極層之材料包括括鉑、銥、鈦、氮化鈦、鉭、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或其組合。
  3. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第二電極層之材料包括括鉑、銥、鈦、氮化鈦、鉭、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或其組合。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第一電極層之材料包括氮化鈦，該堆疊結構更包括一氮氧化鈦鉿層，位於該氮氧化鋯鉿層與該第一電極層之間。
  5. 如申請專利範圍第4項所述之電阻式隨機存取記憶體，其中該第二電極層之材料包括氮化鈦，該堆疊結構更包括一氮化鈦鋯層，位於該氮氧化鋯層與該第二電極層 的氮化鈦之間。
  6. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第二電極層之材料包括氮化鈦，該堆疊結構更包括一氮化鈦鋯層，位於該氮氧化鋯層與該第二電極層的氮化鈦之間。
  7. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該氮氧化鋯鉿層由單一材料層所構成。
  8. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該氮氧化鋯鉿層包括一第一材料層與一第二材料層，該第一材料層與該第二材料層中氮、氧、鋯與鉿的莫耳比不同。
  9. 一種電阻式隨機存取記憶體的製造方法，包括：於一第一電極層上形成一氧化鉿層；於該氧化鉿層上形成一鋯層；於該鋯層上形成一第二電極層；以及進行一退火製程，使該鋯層與該氧化鉿層反應，而在該第一電極層與該第二電極層之間形成堆疊結構，該堆疊結構包括一氮氧化鋯鉿層與一氮氧化鋯層，其中該氮氧化鋯鉿層位於該第一電極層與該氮氧化鋯層之間，該氮氧化鋯層位於該氮氧化鋯鉿層與該第二電極層之間。
  10. 如申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中該退火製程的製程溫度大於或等於攝氏400度，小於或等於攝氏500度。
  11. 如申請專利範圍第9項所述之電阻式隨機存取記 憶體的製造方法，其中該退火製程包括爐管退火製程。
  12. 如申請專利範圍第11項所述之電阻式隨機存取記憶體的製造方法，其中該退火製程的製程溫度大於或等於攝氏400度。
  13. 如申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中該退火製程包括快速熱退火製程。
  14. 如申請專利範圍第13項所述之電阻式隨機存取記憶體的製造方法，其中該退火製程的製程溫度大於或等於攝氏400度。
  15. 如申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中該第一電極層以及該第二電極層之材料包括金屬氮化物。
  16. 如申請專利範圍第15項所述之電阻式隨機存取記憶體的製造方法，其中該第一電極層之材料包括氮化鈦，該堆疊結構更包括一氮氧化鈦鉿層，位於該氮氧化鋯鉿層與該第一電極層之間。
  17. 如申請專利範圍第16項所述之電阻式隨機存取記憶體的製造方法，其中該第二電極層之材料包括氮化鈦，該堆疊結構更包括一氮化鈦鋯層，位於該氮氧化鋯層與該第二電極層的氮化鈦之間。
  18. 如申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中該第二電極層之材料包括氮化鈦，該堆疊結構更包括一氮化鈦鋯層，位於該氮氧化鋯層與該第二電極層的氮化鈦之間。
  19. 申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中在進行該退火製程之前更包括圖案化該氧化鉿層以及該鋯層。
  20. 如申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中該氮氧化鋯鉿層由單一材料層所構成。
  21. 如申請專利範圍第9項所述之電阻式隨機存取記憶體的製造方法，其中該氮氧化鋯鉿層包括一第一材料層與一第二材料層，該第一材料層與該第二材料層中氮、氧、鋯與鉿的莫耳比不同。
  22. 一種電阻式隨機存取記憶體的製造方法，包括：提供一第一電極層；於該第一電極層上形成一堆疊結構，該堆疊結構包括一氮氧化鋯鉿層與一氮氧化鋯層；以及於該堆疊結構上形成一第二電極層，其中該氮氧化鋯鉿層位於該第一電極層與該氮氧化鋯層之間，該氮氧化鋯層位於該氮氧化鋯鉿層與該第二電極層之間，且該氮氧化鋯鉿層及該氮氧化鋯層係以沉積鍍膜方式形成。
  23. 如申請專利範圍第22項所述之電阻式隨機存取記憶體的製造方法，其中該第一電極層以及該第二電極層之材料分別各自包括金屬氮化物或金屬。
  24. 如申請專利範圍第23項所述之電阻式隨機存取記憶體的製造方法，其中該堆疊結構更包括一氮氧化鈦鉿 層，位於該氮氧化鋯鉿層與該第一電極層之間。
  25. 如申請專利範圍第24項所述之電阻式隨機存取記憶體的製造方法，其中該堆疊結構更包括一氮化鈦鋯層，位於該氮氧化鋯層與該第二電極層的氮化鈦之間。
  26. 如申請專利範圍第22項所述之電阻式隨機存取記憶體的製造方法，其中該堆疊結構更包括一氮化鈦鋯層，位於該氮氧化鋯層與該第二電極層的氮化鈦之間。
  27. 如申請專利範圍第22項所述之電阻式隨機存取記憶體的製造方法，其中該氮氧化鋯鉿層由單一材料層所構成。
  28. 如申請專利範圍第22項所述之電阻式隨機存取記憶體的製造方法，其中該氮氧化鋯鉿層包括一第一材料層與一第二材料層，該第一材料層與該第二材料層中氮、氧、鋯與鉿的莫耳比不同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921821B2 (en) 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US9224947B1 (en) * 2014-09-22 2015-12-29 Winbond Electronics Corp. Resistive RAM and method of manufacturing the same
US10163981B2 (en) 2016-04-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing method for RRAM technology

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090193A1 (en) * 2006-10-16 2010-04-15 Takumi Mikawa Nonvolatile memory element array and manufacturing method thereof
US20100172171A1 (en) * 2007-06-01 2010-07-08 Ryotaro Azuma Resistance variable memory apparatus
WO2011064967A1 (ja) * 2009-11-30 2011-06-03 パナソニック株式会社 不揮発性記憶素子及びその製造方法、並びに不揮発性記憶装置
US20110260131A1 (en) * 2010-04-21 2011-10-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20110297927A1 (en) * 2010-06-04 2011-12-08 Micron Technology, Inc. Oxide based memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618525B2 (en) * 2011-06-09 2013-12-31 Intermolecular, Inc. Work function tailoring for nonvolatile memory applications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090193A1 (en) * 2006-10-16 2010-04-15 Takumi Mikawa Nonvolatile memory element array and manufacturing method thereof
US20100172171A1 (en) * 2007-06-01 2010-07-08 Ryotaro Azuma Resistance variable memory apparatus
WO2011064967A1 (ja) * 2009-11-30 2011-06-03 パナソニック株式会社 不揮発性記憶素子及びその製造方法、並びに不揮発性記憶装置
US20110260131A1 (en) * 2010-04-21 2011-10-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20110297927A1 (en) * 2010-06-04 2011-12-08 Micron Technology, Inc. Oxide based memory

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