KR102159258B1 - 메모리 장치 및 상기 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 상기 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102159258B1
KR102159258B1 KR1020140040745A KR20140040745A KR102159258B1 KR 102159258 B1 KR102159258 B1 KR 102159258B1 KR 1020140040745 A KR1020140040745 A KR 1020140040745A KR 20140040745 A KR20140040745 A KR 20140040745A KR 102159258 B1 KR102159258 B1 KR 102159258B1
Authority
KR
South Korea
Prior art keywords
voltage
bit line
memory cell
memory
write
Prior art date
Application number
KR1020140040745A
Other languages
English (en)
Other versions
KR20150115534A (ko
Inventor
이용규
이영택
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020140040745A priority Critical patent/KR102159258B1/ko
Priority to US14/616,806 priority patent/US9418739B2/en
Publication of KR20150115534A publication Critical patent/KR20150115534A/ko
Application granted granted Critical
Publication of KR102159258B1 publication Critical patent/KR102159258B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명의 기술적 사상에 따른 메모리 장치의 동작 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 가변 저항 소자 및 선택 소자를 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 제1 셋(set) 기입 전압을 인가하는 단계; 상기 선택된 메모리 셀에 연결되는 선택된 제2 신호 라인에 상기 제1 셋 기입 전압보다 낮은 제1 전압을 인가하는 단계; 및 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 신호 라인들에 제1 인히빗(inhibit) 전압을 인가하는 단계를 포함하고, 상기 제1 인히빗 전압과 상기 제1 전압의 차이는 상기 선택 소자의 문턱 전압 이하이다.

Description

메모리 장치 및 상기 메모리 장치의 동작 방법{Memory Device and Methods of Operating the Memory Device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 메모리 장치 및 상기 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 기입 또는 독출 동작 시에 반 선택된 메모리 셀에 흐르는 누설 전류를 최소화할 수 있는 메모리 장치의 동작 방법들을 제공하는 데에 있다.
본 발명의 다른 기술적 사상이 해결하려는 과제는 기입 또는 독출 동작 시에 반 선택된 메모리 셀에 흐르는 누설 전류를 최소화할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 독출 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 가변 저항 소자 및 선택 소자를 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 제1 셋(set) 기입 전압을 인가하는 단계; 상기 선택된 메모리 셀에 연결되는 선택된 제2 신호 라인에 상기 제1 셋 기입 전압보다 낮은 제1 전압을 인가하는 단계; 및 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 신호 라인들에 제1 인히빗(inhibit) 전압을 인가하는 단계를 포함하고, 상기 제1 인히빗 전압과 상기 제1 전압의 차이는 상기 선택 소자의 문턱 전압 이하일 수 있다.
실시예들에 있어서, 상기 선택된 메모리 셀은 상기 제1 셋 기입 전압과 상기 제1 전압의 차이에 따라 제1 셋 기입 전류가 흐르고, 상기 제1 셋 기입 전류를 제공하는 기입 드라이버는 상기 선택된 제2 신호 라인에 연결될 수 있다.
실시예들에 있어서, 상기 복수의 제2 신호 라인들 중 비 선택된 제2 신호 라인에 제2 인히빗 전압을 인가하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 제2 인히빗 전압은 상기 제1 셋 기입 전압의 1/2배와 실질적으로 동일할 수 있다.
실시예들에 있어서, 상기 제1 인히빗 전압은 접지 전압과 실질적으로 동일할 수 있다.
실시예들에 있어서, 상기 선택된 제1 신호 라인에 상기 제1 셋 기입 전압을 인가하고, 상기 선택된 제2 신호 라인에 상기 제1 전압을 인가함에 따라, 상기 선택된 메모리 셀은 제1 저항 상태에서 상기 제1 저항 상태보다 저항이 낮은 제2 저항 상태로 스위칭되어 상기 선택된 메모리 셀에 제1 데이터가 기입될 수 있다.
실시예들에 있어서, 상기 동작 방법은 상기 선택된 제1 신호 라인에 상기 제1 셋 기입 전압보다 높은 제2 셋 기입 전압을 인가하는 단계를 더 포함하고, 상기 선택된 제1 신호 라인에 상기 제2 셋 기입 전압을 인가하고, 상기 선택된 제2 신호 라인에 상기 제1 전압을 인가함에 따라, 상기 선택된 메모리 셀은 제2 저항 상태에서 상기 제2 저항 상태보다 저항이 낮은 제3 저항 상태로 스위칭될 수 있다.
실시예들에 있어서, 상기 동작 방법은 상기 선택된 제2 신호 라인에 리셋 기입 전압을 인가하는 단계; 및 상기 선택된 제1 신호 라인에 상기 리셋 기입 전압보다 낮은 제2 전압을 인가하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 동작 방법은 상기 비 선택된 제1 신호 라인들에 제3 인히빗 전압을 인가하는 단계; 및 상기 복수의 제2 신호 라인들 중 비 선택된 제2 신호 라인들에 제4 인히빗 전압을 인가하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 제3 인히빗 전압은 상기 리셋 기입 전압의 1/2배와 실질적으로 동일하고, 상기 제4 인히빗 전압은 접지 전압과 실질적으로 동일할 수 있다.
실시예들에 있어서, 상기 선택된 제1 신호 라인에 상기 제2 전압을 인가하고, 상기 선택된 제2 신호 라인에 상기 리셋 기입 전압을 인가함에 따라, 상기 선택된 메모리 셀은 제1 저항 상태에서 상기 제1 저항 상태보다 저항이 높은 제2 저항 상태로 스위칭되어 상기 선택된 메모리 셀에 제2 데이터가 기입될 수 있다.
실시예들에 있어서, 상기 동작 방법은 상기 선택된 제1 신호 라인에 독출 전압을 인가하는 단계; 및 상기 선택된 제2 신호 라인의 전압을 기준 전압과 비교함으로써, 상기 선택된 메모리 셀에 기입된 데이터를 독출하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 선택된 메모리 셀에는 독출 전류가 흐르고, 상기 독출 전류를 제공하는 독출 드라이버는 상기 선택된 제2 신호 라인에 연결될 수 있다.
실시예들에 있어서, 상기 복수의 제1 신호 라인들은 비트 라인들이고, 상기 복수의 제2 신호 라인들은 워드 라인들일 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치의 동작 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 가변 저항 소자 및 선택 소자를 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 독출 전압을 인가하는 단계; 및 상기 선택된 메모리 셀에 연결되는 선택된 제2 신호 라인의 전압을 기준 전압과 비교함으로써, 상기 선택된 메모리 셀에 기입된 데이터를 독출하는 단계를 포함한다.
실시예들에 있어서, 상기 선택된 메모리 셀에는 독출 전류가 흐르고, 상기 독출 전류를 제공하는 독출 드라이버는 상기 선택된 제2 신호 라인에 연결될 수 있다.
실시예들에 있어서, 상기 동작 방법은 상기 선택된 제1 신호 라인에 제1 셋 기입 전압을 인가하는 단계; 상기 선택된 제2 신호 라인에 상기 제1 셋 기입 전압보다 낮은 제1 전압을 인가하는 단계; 및 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 신호 라인들에 제1 인히빗 전압을 인가하는 단계를 포함하고, 상기 제1 인히빗 전압과 상기 제1 전압의 차이는 상기 선택 소자의 문턱 전압 이하일 수 있다.
실시예들에 있어서, 상기 선택된 메모리 셀은 상기 제1 셋 기입 전압과 상기 제1 전압의 차이에 따라 제1 셋 기입 전류가 흐르고, 상기 제1 셋 기입 전류를 제공하는 기입 드라이버는 상기 선택된 제2 신호 라인에 연결될 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 메모리 장치는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 가변 저항 소자 및 선택 소자를 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인 및 선택된 제2 신호 라인 중 전압 레벨이 낮은 신호 라인에 선택적으로 연결되어 상기 선택된 메모리 셀에 기입 전류를 제공하는 기입 드라이버를 포함한다.
실시예들에 있어서, 상기 선택된 메모리 셀에 제1 데이터를 기입하는 경우, 상기 선택된 제1 신호 라인에 제1 셋 기입 전압을 인가하고, 상기 선택된 제2 신호 라인에 상기 제1 셋 기입 전압보다 낮은 제1 전압을 인가할 수 있다.
실시예들에 있어서, 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 신호 라인들에 제1 인히빗 전압을 인가하고, 상기 제1 인히빗 전압과 상기 제1 전압의 차이는 상기 선택 소자의 문턱 전압보다 낮을 수 있다.
실시예들에 있어서, 상기 선택된 메모리 셀에 제2 데이터를 기입하는 경우, 상기 선택된 제2 신호 라인에 리셋 기입 전압을 인가하고, 상기 선택된 제1 신호 라인에 상기 리셋 기입 전압보다 낮은 제2 전압을 인가할 수 있다.
실시예들에 있어서, 상기 메모리 장치는 상기 선택된 제1 신호 라인 및 상기 선택된 제2 신호 라인 중 전압 레벨이 낮은 신호 라인에 선택적으로 연결되어, 상기 선택된 메모리 셀에 기입된 데이터를 독출하는 감지 증폭부를 더 포함할 수 있다.
실시예들에 있어서, 상기 선택된 메모리 셀에 기입된 데이터를 독출하는 경우, 상기 선택된 제1 신호 라인에 독출 전압을 인가하고, 상기 감지 증폭부는 상기 선택된 제2 신호 라인의 전압과 기준 전압을 비교함으로써, 상기 선택된 메모리 셀에 기입된 데이터를 독출할 수 있다.
실시예들에 있어서, 상기 복수의 제1 신호 라인들은 비트 라인들이고, 상기 복수의 제2 신호 라인들은 워드 라인들일 수 있다.
본 발명의 기술적 사상에 따르면, 셋 기입 동작 시에 선택된 워드 라인에 기입 드라이버를 연결하며, 비 선택된 비트 라인에 인가되는 전압과 선택된 워드 라인에 인가되는 전압의 차이가 메모리 셀에 포함된 선택 소자의 문턱 전압 이하가 되도록 바이어싱한다. 이로써, 비 선택된 비트 라인과 선택된 워드 라인에 연결된 메모리 셀들 또는 선택된 비트 라인과 비 선택된 워드 라인에 연결된 메모리 셀들에서의 누설 전류를 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 리셋 기입 동작 시에 선택된 비트 라인에 기입 드라이버를 연결하며, 비 선택된 워드 라인에 인가되는 전압과 선택된 비트 라인에 인가되는 전압의 차이가 메모리 셀에 포함된 선택 소자의 문턱 전압 이하가 되도록 바이어싱한다. 이로써, 비 선택된 비트 라인과 선택된 워드 라인에 연결된 메모리 셀들 또는 선택된 비트 라인과 비 선택된 워드 라인에 연결된 메모리 셀들에서의 누설 전류를 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 독출 동작 시에 선택된 워드 라인에 감지 증폭부를 연결하며, 비 선택된 비트 라인에 인가되는 전압과 선택된 워드 라인에 인가되는 전압의 차이가 메모리 셀에 포함된 선택 소자의 문턱 전압 이하가 되도록 바이어싱한다. 이로써, 비 선택된 비트 라인과 선택된 워드 라인에 연결된 메모리 셀들 또는 선택된 비트 라인과 비 선택된 워드 라인에 연결된 메모리 셀들에서의 누설 전류를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4은 도 3의 메모리 셀 어레이에 포함된 제1 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 셀이 싱글 레벨 셀인 경우, 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 6은 도 4의 메모리 셀이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀의 분포를 나타내는 그래프이다.
도 7은 도 4의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 8 내지 도 11은 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 12는 도 2의 메모리 장치를 더욱 상세하게 나타낸다.
도 13은 도 12의 메모리 셀에 포함된 선택 소자의 전류-전압 특성 곡선을 나타내는 그래프이다.
도 14는 도 2의 메모리 장치의 일부에 대하여, 본 발명의 일 실시예에 따른 셋 기입 동작 시의 전압 조건을 나타내는 회로도이다.
도 15는 도 14에 도시된 워드 라인들 및 비트 라인들에 인가되는 전압 조건을 나타내는 그래프이다.
도 16은 도 2의 메모리 장치의 일부에 대하여, 본 발명의 일 실시예에 따른 리셋 기입 동작 시의 전압 조건을 나타내는 회로도이다.
도 17은 도 16에 도시된 워드 라인들 및 비트 라인들에 인가되는 전압 조건을 나타내는 그래프이다.
도 18은 도 2의 메모리 장치의 일부에 대하여, 본 발명의 일 실시예에 따른 독출 동작 시의 전압 조건을 나타내는 회로도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 도 1의 메모리 장치의 일 예를 나타내는 사시도이다.
도 23은 도 1의 메모리 장치의 다른 예를 나타내는 사시도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 장치(10)는 메모리 셀 어레이(11) 및 기입 드라이버(write driver)(12)를 포함할 수 있다.
메모리 컨트롤러(20)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(10)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 장치(10)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(20)는 메모리 장치(10)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(10)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(20)와 메모리 장치(10) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(20)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 컨트롤러(20)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(20) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 컨트롤러(20)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(11)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
복수의 메모리 셀들은 각각 가변 저항을 갖는 저항형 메모리 셀들일 수 있다. 예를 들어, 저항형 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)일 수 있다. 이하에서는, 복수의 메모리 셀들이 저항형 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 일 예에서, 복수의 메모리 셀들은 2차원 수평 구조의 메모리 셀들일 수 있다. 다른 예에서, 복수의 메모리 셀들은 3차원 수직 구조의 메모리 셀들일 수 있다.
기입 드라이버(12)는 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인 및 선택된 제2 신호 라인 중 전압 레벨이 낮은 신호 라인에 선택적으로 연결되어, 선택된 메모리 셀에 기입 전류를 제공할 수 있다. 예를 들어, 기입 동작이 수행되는 경우, 선택된 제1 신호 라인에 고 전압이 인가되고 선택된 제2 신호 라인에 저 전압이 인가되면, 기입 드라이버(12)는 선택된 제2 신호 라인에 연결될 수 있다. 또한, 기입 동작이 수행되는 경우, 선택된 제1 신호 라인에 저 전압이 인가되고 선택된 제2 신호 라인에 고 전압이 인가되면, 기입 드라이버(12)는 선택된 제1 신호 라인에 연결될 수 있다.
메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(10)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(11), 기입 드라이버(12), 감지 증폭부(13), 제어 로직(control logic)(14), 전압 생성부(15), 로우 디코더(16) 및 칼럼 디코더(17)를 포함할 수 있다. 이때, 기입 드라이버(12) 및 감지 증폭부(13)는 기입/독출 회로(write/read circuit)(WRC)라고 통칭할 수 있다. 이하에서는, 메모리 장치(10)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(11)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(11)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
기입 드라이버(12)는 비트 라인(BL)과 워드 라인(WL)에 선택적으로 연결될 수 있고, 선택된 메모리 셀에 기입 전류를 제공할 수 있다. 이로써, 기입 드라이버(12)는 메모리 셀 어레이(11)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다. 구체적으로, 기입 드라이버(12)는 선택된 메모리 셀에 연결되는 선택된 비트 라인 및 선택된 워드 라인 중 전압 레벨이 낮은 신호 라인에 선택적으로 연결될 수 있다.
기입 드라이버(12)는 기입 동작 시 선택된 비트 라인(BL_sel) 또는 선택된 워드 라인(WL_sel)으로 프로그램(또는 기입) 전류를 제공한다. 일 실시예에서, 기입 드라이버(12)는 데이터 '0'이 입력되는 경우에는 셋 펄스에 응답하여 셋 기입 전류를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스에 응답하여 리셋 기입 전류를 제공할 수 있다. 다른 실시예에서, 기입 드라이버(12)는 데이터 '1'이 입력되는 경우에는 셋 펄스에 응답하여 셋 기입 전류를 제공하고, 데이터 '0'이 입력되는 경우에는 리셋 펄스에 응답하여 리셋 기입 전류를 제공할 수 있다.
감지 증폭부(13)는 비트 라인(BL)과 워드 라인(WL)에 선택적으로 연결될 수 있고, 선택된 메모리 셀에 기입된 데이터를 독출할 수 있다. 이로써, 감지 증폭부(13)는 메모리 셀 어레이(11)에 저장된 데이터(DATA)를 출력할 수 있다. 구체적으로, 감지 증폭부(13)는 선택된 메모리 셀에 연결되는 선택된 비트 라인 및 선택된 워드 라인 중 전압 레벨이 낮은 신호 라인에 선택적으로 연결될 수 있다. 일 실시예에서, 선택된 비트 라인에 독출 전압(Vread)이 인가되고, 선택된 워드 라인에 감지 증폭부(13)가 연결될 수 있다.
제어 로직(14)은 메모리 컨트롤러(20)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(11)에 데이터를 기입하거나 메모리 셀 어레이(11)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(14)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(14)에서 출력된 각종 제어 신호는 기입/독출 회로(WRC), 전압 생성부(15), 로우 디코더(16) 및 칼럼 디코더(17)에 제공될 수 있다. 구체적으로, 제어 로직(14)은 기입/독출 회로(WRC)에 동작 선택 신호(CTRL_op)를 제공할 수 있고, 전압 생성부(15)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(16)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(17)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
전압 생성부(15)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(11)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(13)는 복수의 비트 라인들(BL)을 구동하기 위한 제2 구동 전압(VBL) 및 복수의 워드 라인들(WL)을 구동하기 위한 제1 구동 전압(VWL)을 생성할 수 있다.
이때, 제1 구동 전압(VBL)은 셋 기입 전압(Vset), 패스 전압(Vpass), 제1 인히빗 전압(Vinh1) 또는 독출 전압(Vread)일 수 있다. 또한, 제2 구동 전압(VWL)은 리셋 기입 전압(Vreset), 패스 전압(Vpass), 제2 인히빗 전압(Vinh2) 또는 프로그램 검증(verify) 전압(Vver)일 수 있다.
로우 디코더(16)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(11)에 연결되고, 제어 로직(14)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인(WL_sel)을 활성화할 수 있다. 구체적으로, 로우 디코더(16)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인(WL_sel)에 인가되는 전압을 제어하거나 선택된 워드 라인(WL_sel)의 연결 관계를 제어할 수 있다.
보다 상세하게는, 독출 동작 시에 로우 디코더(16)는 선택된 워드 라인(WL_sel)을 감지 증폭부(13)에 연결시키고, 비 선택된 워드 라인(WL_unsel)에 패스 전압(Vpass)을 인가할 수 있다. 또한, 셋 기입 동작 시에 로우 디코더(16)는 선택된 워드 라인(WL_sel)을 감지 증폭부(13)에 연결시키고, 비 선택된 워드 라인(WL_unsel)에 제2 인히빗 전압(Vinh2)을 인가할 수 있다. 또한, 리셋 기입 동작 시에 로우 디코더(16)는 선택된 워드 라인(WL_sel)에 리셋 기입 전압(Vreset)을 인가하고, 비 선택된 워드 라인(WL_unsel)에 제2 인히빗 전압(Vinh2)을 인가할 수 있다.
칼럼 디코더(17)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(11)에 연결되고, 제어 로직(14)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인(BL_sel)을 활성화할 수 있다. 구체적으로, 칼럼 디코더(17)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인(BL_sel)에 인가되는 전압을 제어하거나 선택된 비트 라인(BL_sel)의 연결 관계를 제어할 수 있다.
도 3은 도 2의 메모리 장치(10)에 포함된 메모리 셀 어레이(11)의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(11)는 저항형 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(11)는 a(a는 2 이상의 정수)개의 메모리 블록들(BLK1 내지 BLKa)을 포함하고, 각 메모리 블록(BLK1 내지 BLKa)은 b(b는 2 이상의 정수)개의 페이지들(PAGE1 내지 PAGEb)을 포함하며, 각 페이지들(PAGE1 내지 PAGEb)은 c(c는 2 이상의 정수)개의 섹터들(SEC1 내지 SECc)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 메모리 블록 BLK1에 대하여만 페이지들(PAGE0 내지 PAGEb) 및 섹터들(SEC1 내지 SECc)을 도시하였으나, 다른 메모리 블록들(BLK2 내지 BLKa)도 블록 BLK1와 동일한 구조를 가질 수 있다.
도 4은 도 3의 메모리 셀 어레이(11)에 포함된 제1 메모리 블록의 일 예(BLK1)를 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 수평 구조의 메모리일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK1 내지 BLKa)은 도 4와 같이 구현될 수 있다.
제1 메모리 블록(BLK1)은 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 선택 소자(D)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 배치되고, 가변 저항 소자(R)는 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 가변 저항 소자(R)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D) 사이에 배치되고, 선택 소자(D)가 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 배치될 수도 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 비트 라인들(BL1 내지 BLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 비트 라인와 워드 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 비트 라인들(BL1 내지 BLm)에 연결되고 다이오드의 캐소드(cathode)가 가변 저항 소자(R)에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다.
도 5는 도 4의 메모리 셀(MC)이 싱글 레벨 셀인 경우, 저항에 따른 메모리 셀들(MC)의 분포를 나타내는 그래프이다.
도 5를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 저 저항 상태, 즉, 셋 상태(SET) 및 고 저항 상태, 즉, 리셋 상태(RESET) 중 하나일 수 있다.
이에 따라, 메모리 셀(MC)을 저 저항 상태에서 고 저항 상태로 스위칭하는 동작을 리셋 동작 또는 리셋 기입 동작이라고 할 수 있다. 이때, 리셋 기입 동작에 의해 메모리 셀(MC)에는 데이터 '1'이 기입될 수 있다. 또한, 메모리 셀(MC)을 고 저항 상태에서 저 저항 상태로 스위칭하는 동작을 셋 동작 또는 셋 기입 동작이라고 할 수 있다. 이때, 셋 기입 동작에 의해 메모리 셀(MC)에는 데이터 '0'이 기입될 수 있다.
도 6은 도 4의 메모리 셀(MC)이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀(MC)의 분포를 나타내는 그래프이다.
도 6을 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 2 비트로 프로그램되는 2 비트 멀티 레벨 셀인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나일 수 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제1 저항 상태(RS1)는 데이터 '11'에 해당하고, 제2 저항 상태(RS2)는 데이터 '01'에 해당하고, 제3 저항 상태(RS3)는 데이터 '00'에 해당하며, 제4 저항 상태(RS4)는 데이터 '10'에 해당할 수 있다.
도 7은 도 4의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 7을 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속의 산화물(Metal Oxide) 등이 포함될 수 있다.
도 8 내지 도 11은 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 8을 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL)에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터의 저장이 수행될 수 있이다.
도 9를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 다이오드(Da)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 다이오드(Da)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 가변 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 다이오드(D)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 다이오드(D) 사이에 연결될 수 있다. 다이오드(D)와 가변 저항 소자(R)의 위치는 서로 바뀔 수도 있다.
도 9를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rc)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(R)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rc)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 10을 참조하면, 메모리 셀(MCd)은 가변 저항 소자(Rd)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rd)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rd)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rd)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCd)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 12는 도 2의 메모리 장치(10)를 더욱 상세하게 나타낸다.
도 12를 참조하면, 메모리 장치(10)는 도 2의 메모리 셀 어레이(11)에 포함되는 복수의 메모리 블록들(BLK1, BLK2, BLK3)을 포함할 수 있다. 이하에서는, 설명의 편의상 하나의 메모리 블록(BLK1) 및 이에 연결되는 다른 구성 요소들에 대하여 상술하기로 한다. 그러나, 다른 메모리 블록들(BLK2, BLK3)도 메모리 블록(BLK1)과 유사하게 동작할 수 있다. 한편, 메모리 블록들(BLK1, BLK2, BLK3)은 메모리 플레인들로 지칭할 수도 있다.
로우 디코더(16)는 제1 로우 디코더(161) 및 제2 로우 디코더(162)를 포함할 수 있다. 제1 로우 디코더(161)는 제1 글로벌 로우 어드레스(GX1)에 응답하여 제1 글로벌 워드 라인(GWL1)을 활성화할 수 있다. 제1 로우 디코더(161)는 트랜지스터(TR11)를 포함할 수 있으며, 글로벌 로우 스위치라고 지칭될 수 있다. 예를 들어, 글로벌 로우 어드레스(GX1)가 '1'이면, 제1 로우 디코더(161)는 제1 글로벌 워드 라인(GWL1)을 감지 증폭부(13), 제2 기입 드라이버(122) 또는 제2 전압 생성부(152)에 연결시킬 수 있다.
제2 로우 디코더(162)는 제1 내지 제3 로컬 로우 어드레스들(LX1, LX2, LW3)에 응답하여 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)을 활성화할 수 있다. 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)은 도 2의 워드 라인들(WL1, WL2, WL3)에 대응할 수 있다. 제2 로우 디코더(162)는 트랜지스터들(TR12 내지 TR17)을 포함할 수 있으며, 로컬 로우 스위치라고 지칭될 수 있다. 예를 들어, 로컬 로우 어드레스(LX1)가 '1'이면, 트랜지스터(TR12)가 턴온되고 트랜지스터(TR13)가 턴오프되어, 제1 로컬 워드 라인(LWL1)은 제1 글로벌 워드 라인(GWL1)에 연결된다.
칼럼 디코더(17)는 제1 칼럼 디코더(171) 및 제2 칼럼 디코더(172)를 포함할 수 있다. 제1 칼럼 디코더(171)는 제1 글로벌 칼럼 어드레스(GY1)에 응답하여 제1 글로벌 비트 라인(GWL1)을 활성화할 수 있다. 제1 칼럼 디코더(171)는 트랜지스터(TR21)를 포함할 수 있으며, 글로벌 칼럼 스위치라고 지칭될 수 있다. 예를 들어, 글로벌 칼럼 어드레스(GY1)가 '1'이면, 제1 칼럼 디코더(171)는 제1 글로벌 비트 라인(GBL1)을 제1 기입 드라이버(121) 또는 제1 전압 생성부(151)에 연결시킬 수 있다.
제2 칼럼 디코더(172)는 제1 내지 제3 로컬 칼럼 어드레스들(LY1, LY2, LY3)에 응답하여 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)을 활성화할 수 있다. 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)은 도 2의 비트 라인들(BL1, BL2, BL3)에 대응할 수 있다. 제2 칼럼 디코더(172)는 트랜지스터들(TR21 내지 TR27)을 포함할 수 있으며, 로컬 칼럼 스위치라고 지칭될 수 있다. 예를 들어, 로컬 칼럼 어드레스(LY1)가 '1'이면, 트랜지스터(TR22)가 턴온되고 트랜지스터(TR23)가 턴오프되어, 제1 로컬 비트 라인(LBL1)은 제1 글로벌 비트 라인(GBL1)에 연결된다.
도 2의 기입 드라이버(12)는 제1 및 제2 기입 드라이버들(121, 122)을 포함할 수 있다. 제1 기입 드라이버(121)는 제어 로직(14)에서 제공된 리셋 선택 신호(CTRL_reset)에 따라, 제1 글로벌 비트 라인(GBL1)에 연결될 수 있다. 한편, 제2 기입 드라이버(122)는 제어 로직(14)에서 제공된 셋 선택 신호(CTRL_set)에 따라, 제1 글로벌 워드 라인(GWL1)에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 기입 드라이버(12)는 하나로 구현되고, 리셋 선택 신호(CTRL_reset) 또는 셋 선택 신호(CTRL_set)에 따라 제1 글로벌 비트 라인(GBL1) 또는 제1 글로벌 워드 라인(GWL1)에 연결될 수 있다.
이와 같이, 본 실시예에 따르면, 셋 기입 동작 시에는 도 2의 워드 라인들(WL)에 대응하는 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)에 기입 드라이버가 연결될 수 있고, 리셋 기입 동작 시에는 도 2의 비트 라인들(BL)에 대응하는 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)에 기입 드라이버가 연결될 수 있다.
도 2의 전압 생성부(15)는 제1 및 제2 전압 생성부들(151, 152)을 포함할 수 있다. 제1 전압 생성부(151)는 제어 로직(14)에서 제공된 셋 선택 신호(CTRL_set)에 따라 셋 기입 전압(Vset)을 제공하거나, 제어 로직(14)에서 제공된 독출 선택 신호(CTRL_read)에 따라 독출 전압(Vread)을 제공할 수 있다. 한편, 제2 전압 생성부(152)는 제어 로직(14)에서 제공된 리셋 선택 신호(CTRL_reset)에 따라 리셋 기입 전압(Vreset)을 제공할 수 있다.
감지 증폭부(13)는 제어 로직(14)에서 제공된 독출 선택 신호(CTRL_read)에 따라 제1 글로벌 워드 라인(GWL1)에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 감지 증폭부(13)는 제어 로직(14)에서 제공된 독출 선택 신호(CTRL_read)에 따라 제1 글로벌 비트 라인(GBL1)에 연결될 수도 있다.
도 13은 도 12의 메모리 셀(MC)에 포함된 선택 소자(D)의 전류-전압 특성 곡선을 나타내는 그래프이다.
도 13을 참조하면, X축은 전압(V)을 나타내고, Y축은 전류(I)를 나타낸다. 본 그래프에서 'A'는 독출 동작 시의 전압 조건을 나타내는데, 독출 동작에 필요한 독출 전압(Vread)은 양의 값을 갖고 상대적으로 작은 값을 가지며, 독출 전류(Iread)는 양의 값을 갖고 상대적으로 작은 값을 갖는다. 또한, 'B'는 셋 기입 동작 시의 전압 조건을 나타내는데, 셋 기입 동작에 필요한 셋 기입 전압(Vset)은 양의 값을 갖고 독출 전압(Vread)에 비해 큰 값을 가지며, 셋 기입 전류(Iset)은 양의 값을 갖고 독출 전류(Iread)에 비해 큰 값을 갖는다. 또한, 'C'는 리셋 기입 동작 시의 전압 조건을 나타내는데, 리셋 기입 동작에 필요한 리셋 기입 전압(Vreset)은 음의 값을 갖고 상대적으로 큰 값을 가지며, 리셋 기입 전류(Ireset)는 음의 값을 갖고 상대적으로 큰 값을 갖는다.
본 실시예에 따르면, 선택 소자(D)의 전류-전압 특성 곡선은 X축을 기준으로 비대칭 구조를 가질 수 있다. 예를 들어, 선택 소자(D)의 전류-전압 특성 곡선은 양의 방향에서 상대적으로 작은 제1 문턱 전압(Vthp)을 가질 수 있고, 음의 방향에서 상대적으로 큰 제2 문턱 전압(Vthn)을 가질 수 있다.
선택 소자(D)에 제1 문턱 전압(Vthp) 또는 제2 문턱 전압(Vthn) 이하의 전압이 인가될 경우, 선택 소자(D)는 '오프' 상태가 되어 매우 적은 양의 전류가 흐르게 된다. 한편, 선택 소자(D)에 제1 문턱 전압(Vthp) 또는 제2 문턱 전압(Vthn) 이상의 전압이 인가될 경우, 선택 소자(D)는 '온' 상태가 되어 전류에 따른 전류가 흐르게 된다.
이때, 제1 문턱 전압(Vthp) 또는 제2 문턱 전압(Vthn) 이하의 전압 영역을 서브 문턱 영역(sub threshold region, STR)이라고 지칭할 수 있다. 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel)에 인가되는 전압의 차이가 서브 문턱 영역 내에 포함될 경우 또는 선택된 비트 라인(BL_sel)과 비 선택된 워드 라인(WL_sel)에 인가되는 전압의 차이가 서브 문턱 영역 내에 포함될 경우, 선택 소자(D)는 '오프' 상태가 되어 매우 적은 양의 전류가 흐르게 되므로, 기입 또는 독출 동작 시에 반 선택된(half selected) 메모리 셀에 흐르는 누설 전류를 크게 감소시킬 수 있다.
본 실시예에서, 선택 소자(D)의 전류-전압 특성 곡선은 X축을 기준으로 비대칭 구조를 가질 수 있으므로, 양의 방향의 제1 서브 문턱 영역(STR1)은 음의 방향의 제2 서브 문턱 영역(STR2)보다 범위가 좁다. 따라서, 제1 서브 문턱 영역(STR1)보다 제2 서브 문턱 영역(STR2)의 동작 마진(margin)이 더 큰 것으로 볼 수 있다. 그러므로, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel)에 인가되는 전압의 차이가 제2 서브 문턱 영역(STR2) 내에 포함될 경우 또는 선택된 비트 라인(BL_sel)과 비 선택된 워드 라인(WL_sel)에 인가되는 전압의 차이가 제2 서브 문턱 영역(STR2) 내에 포함될 경우, 기입 또는 독출 동작 시에 반 선택된 메모리 셀에 흐르는 누설 전류를 더욱 안정적으로 감소시킬 수 있다.
도 14는 도 2의 메모리 장치의 일부(10a)에 대하여, 본 발명의 일 실시예에 따른 셋 기입 동작 시의 전압 조건을 나타내는 회로도이다.
도 14를 참조하면, 제1, 제2 및 제4 비트 라인들(BL1, BL2, BL4)은 비 선택된 비트 라인들(BL_unsel)이고, 제3 비트 라인(BL3)은 선택된 비트 라인(BL_sel)일 수 있다. 또한, 제1, 제2 및 제4 워드 라인들(WL1, WL2, WL4)는 비 선택된 워드 라인들(BL_unsel)이고, 제3 워드 라인(WL3)은 선택된 워드 라인(WL_sel)일 수 있다.
이때, 선택된 비트 라인(BL_sel)과 선택된 워드 라인(WL_sel) 사이에 연결된 메모리 셀은 선택된 메모리 셀(MC_sel)이라고 할 수 있다. 또한, 비 선택된 비트 라인(BL_unsel)과 비 선택된 워드 라인(WL_unsel) 사이에 연결된 메모리 셀들은 비 선택된 메모리 셀들(MC_unsel)이라고 할 수 있다. 또한, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 메모리 셀들은 제1 반 선택된 메모리 셀(MC_hsel1)이라고 할 수 있다. 또한, 선택된 비트 라인(BL_sel)과 비 선택된 워드 라인(WL_unsel) 사이에 연결된 메모리 셀들은 제2 반 선택된 메모리 셀(MC_hsel2)이라고 할 수 있다.
본 실시예에서, 선택된 비트 라인(BL_sel)에는 셋 기입 전압(Vset)이 인가되고, 비 선택된 비트 라인들(BL_unsel)에는 제1 인히빗 전압(Vinh1)이 인가될 수 있다. 또한, 선택된 워드 라인(WL_sel)에는 제1 전압(Vsel_WL)이 인가되고, 비 선택된 워드 라인들(WL_unsel)에는 제2 인히빗 전압(Vinh2)이 인가될 수 있다.
본 실시예에서, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL) 사이의 차이는 선택 소자(D)의 문턱 전압 이하일 수 있다. 예를 들어, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL) 사이의 차이는, 도 13에 도시된 선택 소자(D)의 음의 방향의 제2 서브 문턱 영역(STR2)에 포함될 수 있다. 이때, 제1 전압(Vsel_WL)은 기입 드라이버(12)에 흐르는 셋 기입 전류(Iset) 또는 기입 드라이버(12)의 구성에 따라 변경될 수 있다.
도 15는 도 14에 도시된 워드 라인들 및 비트 라인들에 인가되는 전압 조건을 나타내는 그래프이다.
도 15를 참조하면, X축은 시간을 나타내고, Y축은 전압 레벨을 나타낸다. 제1 프리차지 단계(PRE1)에서 선택된 비트 라인(BL_sel), 비 선택된 워드 라인(WL_unsel), 선택된 워드 라인(WL_sel) 및 비 선택된 비트 라인(BL_unsel)은 프리 차지 전압, 예를 들어, 셋 기입 전압(Vset)의 1/2(즉, Vset/2)으로 프리차지될 수 있다. 제2 프리차지 단계(PRE2)에서 비 선택된 비트 라인(BL_unsel)의 전압만 접지 전압(Vss)으로 변경되고, 선택된 워드 라인(WL_sel), 선택된 비트 라인(BL_sel) 및 비 선택된 워드 라인(WL_unsel)의 전압은 프리 차지 전압(예를 들어, Vset/2)으로 유지될 수 있다.
액티브 단계(ACT)에서 선택된 비트 라인(BL_sel)의 전압은 셋 기입 전압(Vset)으로 변경되고, 비 선택된 워드 라인(WL_unsel)은 프리 차지 전압(예를 들어, Vset/2)으로 유지되며, 선택된 워드 라인(WL_sel)의 전압은 접지 전압(Vss)에 근접한 값으로 변경되고, 비 선택된 비트 라인(BL_unsel)는 접지 전압(Vss)으로 유지된다.
이하에서는, 도 14 및 도 15를 참조하여, 본 실시예에 따른 셋 기입 동작을 설명하기로 한다.
선택된 비트 라인(BL_sel)에 셋 기입 전압(Vset)을 인가하고, 선택된 워드 라인(WL_sel)에 제1 전압(Vsel_WL)을 인가하며, 선택된 워드 라인(WL_sel)에 기입 드라이버(12)를 연결시킬 수 있다. 기입 드라이버(12)에서 제공되는 셋 기입 전류(Iset)에 따라 선택된 메모리 셀(MC_sel)에 제1 데이터, 예를 들어, 데이터 '1'가 기입될 수 있다. 예를 들어, 제1 전압(Vsel_WL)은 접지 전압(Vss)에 근접한 전압 레벨을 가질 수 있다.
셋 기입 동작 시에 선택된 비트 라인(BL_sel)의 전압은 선택된 워드 라인(WL_sel)의 전압보다 높을 수 있으며, 이에 따라, 기입 드라이버(12)는 선택된 워드 라인(WL_sel)에 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 고 전압 쪽에 기입 드라이버를 연결하여 고 전압에서 전류를 부어주는 것이 아니고, 저 전압 쪽에 기입 드라이버를 연결하여 저 전압에서 전류를 뽑아주는 구조를 가질 수 있다. 이에 따라, 저 전압 쪽에 연결된 기입 드라이버(12)에서 발생된 셋 기입 전류(Iset)는 대부분 선택된 메모리 셀(MC_cell)을 통해 흐를 수 있고, 비 선택된 메모리 셀(MC_unsel) 또는 제1 및 제2 반 선택된 메모리 셀들(MC_hsel1, MC_hsel2)에 흐르는 누설 전류를 최소화할 수 있다.
또한, 비 선택된 비트 라인(BL_unsel)에 제1 인히빗 전압(Vinh1), 예를 들어, 접지 전압(Vss)을 인가하고, 선택된 워드 라인(WL_sel)에 제1 전압(Vsel_WL), 예를 들어, 접지 전압(Vss)에 근접한 전압을 인가할 수 있다. 이때, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL) 사이의 차이는 선택 소자(D)의 문턱 전압 이하일 수 있다. 일 실시예에서, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL) 사이의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다.
예를 들어, 제1 인히빗 전압(Vinh1)은 접지 전압(Vss)이고, 제1 전압(Vsel_WL)은 접지 전압(Vss)에 근접한 값이고, 제1 전압(Vsel_WL)이 제1 인히빗 전압(Vinh1)보다 높을 수 있다. 이에 따라, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL) 사이의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다. 이로써, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 제1 반 선택된 메모리 셀들(MC_hsel1)에 포함된 선택 소자(D)는 '오프' 상태일 수 있고, 이에 따라, 제1 반 선택된 메모리 셀들(MC_hsel1)에 흐르는 누설 전류를 최소화할 수 있다.
또한, 비 선택된 워드 라인(WL_unsel)에 제2 인히빗 전압(Vinh2), 예를 들어, 셋 기입 전압(Vset)의 1/2(즉, Vset/2)을 인가할 수 있고, 선택된 비트 라인(BL_sel)에는 셋 기입 전압(Vset)을 인가할 수 있다. 이때, 제2 인히빗 전압(Vinh2)과 셋 기입 전압(Vset)의 차이는 예를 들어, Vset/2일 수 있고, 이 경우, 비 선택된 워드 라인(WL_unsel)과 선택된 비트 라인(BL_sel) 사이에 연결된 제2 반 선택된 메모리 셀(MC_hsel2)에는 누설 전류가 흐를 수 있다.
그러나, 본 실시예에서, 기입 드라이버(12)가 저 전압 쪽에 연결되어 있으므로, 기입 드라이버(12)에서 발생되는 셋 기입 전류(Iset)는 대부분 선택된 메모리 셀(MC_sel)에 흐르므로, 비 선택된 워드 라인(WL_unsel)과 선택된 비트 라인(BL_sel) 사이에 연결된 제2 반 선택된 메모리 셀(MC_hsel2)에 흐르는 누설 전류는 크지 않을 것이다.
도 16은 도 2의 메모리 장치의 일부(10b)에 대하여, 본 발명의 일 실시예에 따른 리셋 기입 동작 시의 전압 조건을 나타내는 회로도이다.
도 16을 참조하면, 제1, 제2 및 제4 비트 라인들(BL1, BL2, BL4)은 비 선택된 비트 라인들(BL_unsel)이고, 제3 비트 라인(BL3)은 선택된 비트 라인(BL_sel)일 수 있다. 또한, 제1, 제2 및 제4 워드 라인들(WL1, WL2, WL4)는 비 선택된 워드 라인들(BL_unsel)이고, 제3 워드 라인(WL3)은 선택된 워드 라인(WL_sel)일 수 있다.
이때, 선택된 비트 라인(BL_sel)과 선택된 워드 라인(WL_sel) 사이에 연결된 메모리 셀은 선택된 메모리 셀(MC_sel)이라고 할 수 있다. 또한, 비 선택된 비트 라인(BL_unsel)과 비 선택된 워드 라인(WL_unsel) 사이에 연결된 메모리 셀들은 비 선택된 메모리 셀들(MC_unsel)이라고 할 수 있다. 또한, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 메모리 셀들은 제1 반 선택된 메모리 셀들(MC_hsel1)이라고 할 수 있다. 또한, 선택된 비트 라인(BL_sel)과 비 선택된 워드 라인(WL_unsel) 사이에 연결된 메모리 셀은 제2 반 선택된 메모리 셀(MC_hsel2)이라고 할 수 있다.
본 실시예에서, 선택된 비트 라인(BL_sel)에는 제2 전압(Vsel_BL)이 인가되고, 비 선택된 비트 라인들(BL_unsel)에는 제3 인히빗 전압(Vinh3)이 인가될 수 있다. 또한, 선택된 워드 라인(WL_sel)에는 리셋 기입 전압(Vreset)이 인가되고, 비 선택된 워드 라인들(WL_unsel)에는 제4 인히빗 전압(Vinh4)이 인가될 수 있다.
본 실시예에서, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL) 사이의 차이는 선택 소자(D)의 문턱 전압 이하일 수 있다. 예를 들어, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL) 사이의 차이는, 도 13에 도시된 선택 소자(D)의 음의 방향의 제2 서브 문턱 영역(STR2)에 포함될 수 있다. 이때, 제2 전압(Vsel_BL)은 기입 드라이버(12)에 흐르는 리셋 기입 전류(Ireset) 또는 기입 드라이버(12)의 구성에 따라 변경될 수 있다.
도 17은 도 16에 도시된 워드 라인들 및 비트 라인들에 인가되는 전압 조건을 나타내는 그래프이다.
도 17을 참조하면, X축은 시간을 나타내고, Y축은 전압 레벨을 나타낸다. 제1 프리차지 단계(PRE1)에서 선택된 비트 라인(BL_sel), 비 선택된 워드 라인(WL_unsel), 선택된 워드 라인(WL_sel) 및 비 선택된 비트 라인(BL_unsel)은 프리 차지 전압, 예를 들어, 리셋 기입 전압(Vreset)의 1/2(즉, Vreset/2)으로 프리차지될 수 있다. 제2 프리차지 단계(PRE2)에서 비 선택된 워드 라인(WL_unsel)의 전압만 접지 전압(Vss)으로 변경되고, 선택된 워드 라인(WL_sel), 선택된 비트 라인(BL_sel) 및 비 선택된 비트 라인(BL_unsel)의 전압은 프리 차지 전압(예를 들어, Vset/2)으로 유지될 수 있다.
액티브 단계(ACT)에서 선택된 워드 라인(WL_sel)의 전압은 리셋 기입 전압(Vreset)으로 변경되고, 비 선택된 비트 라인(BL_unsel)은 프리 차지 전압(예를 들어, Vset/2)으로 유지되며, 선택된 비트 라인(BL_sel)의 전압은 접지 전압(Vss)에 근접한 값으로 변경되고, 비 선택된 워드 라인(WL_unsel)는 접지 전압(Vss)으로 유지된다.
이하에서는, 도 16 및 도 17을 참조하여, 본 실시예에 따른 리셋 기입 동작을 설명하기로 한다.
선택된 워드 라인(WL_sel)에 리셋 기입 전압(Vreset)을 인가하고, 선택된 비트 라인(BL_sel)에 제2 전압(Vsel_BL)을 인가하며, 선택된 비트 라인(BL_sel)에 기입 드라이버(12)를 연결시킬 수 있다. 기입 드라이버(12)에서 제공되는 리셋 기입 전류(Ireset)에 따라 선택된 메모리 셀(MC_sel)에 제2 데이터, 예를 들어, 데이터 '0'이 기입될 수 있다. 예를 들어, 제2 전압(Vsel_BL)은 접지 전압(Vss)에 근접한 전압 레벨을 가질 수 있다.
리셋 기입 동작 시에 선택된 워드 라인(WL_sel)의 전압은 선택된 비트 라인(BL_sel)의 전압보다 높을 수 있으며, 이에 따라, 기입 드라이버(12)는 선택된 비트 라인(BL_sel)에 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 고 전압 쪽에 기입 드라이버를 연결하여 고 전압에서 전류를 부어주는 것이 아니고, 저 전압 쪽에 기입 드라이버를 연결하여 저 전압에서 전류를 뽑아주는 구조를 가질 수 있다. 이에 따라, 저 전압 쪽에 연결된 기입 드라이버(12)에서 발생된 리셋 기입 전류(Ireset)는 대부분 선택된 메모리 셀(MC_cell)을 통해 흐를 수 있고, 비 선택된 메모리 셀(MC_unsel) 또는 제1 및 제2 반 선택된 메모리 셀들(MC_hsel1, MC_hsel2)에 흐르는 누설 전류를 최소화할 수 있다.
또한, 비 선택된 워드 라인(WL_unsel)에 제4 인히빗 전압(Vinh4), 예를 들어, 접지 전압(Vss)을 인가하고, 선택된 비트 라인(BL_sel)에 제1 전압(Vsel_BL), 예를 들어, 접지 전압(Vss)에 근접한 전압을 인가할 수 있다. 이때, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL) 사이의 차이는 선택 소자(D)의 문턱 전압 이하일 수 있다. 일 실시예에서, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL) 사이의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다.
예를 들어, 제4 인히빗 전압(Vinh4)은 접지 전압(Vss)이고, 제2 전압(Vsel_BL)은 접지 전압(Vss)에 근접한 값이고, 제2 전압(Vsel_BL)이 제4 인히빗 전압(Vinh4)보다 높을 수 있다. 이에 따라, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL) 사이의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다. 이로써, 비 선택된 워드 라인(WL_unsel)과 선택된 비트 라인(BL_sel) 사이에 연결된 재2 반 선택된 메모리 셀들(MC_hsel2)에 포함된 선택 소자(D)는 '오프' 상태일 수 있고, 이에 따라, 제2 반 선택된 메모리 셀들(MC_hsel2)에 흐르는 누설 전류를 최소화할 수 있다.
또한, 비 선택된 비트 라인(BL_unsel)에 제3 인히빗 전압(Vinh3), 예를 들어, 리셋 기입 전압(Vreset)의 1/2(즉, Vreset/2)을 인가할 수 있고, 선택된 워드 라인(WL_sel)에는 리셋 기입 전압(Vreset)을 인가할 수 있다. 이때, 제3 인히빗 전압(Vinh3)과 리셋 기입 전압(Vreset)의 차이는 예를 들어, Vreset/2일 수 있고, 이 경우, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 제1 반 선택된 메모리 셀(MC_hsel1)에는 누설 전류가 흐를 수 있다.
그러나, 본 실시예에서, 기입 드라이버(12)가 저 전압 쪽에 연결되어 있으므로, 기입 드라이버(12)에서 발생되는 리셋 기입 전류(Ireset)는 대부분 선택된 메모리 셀(MC_sel)에 흐르므로, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 제1 반 선택된 메모리 셀(MC_hsel1)에 흐르는 누설 전류는 크지 않을 것이다.
도 18은 도 2의 메모리 장치의 일부(10c)에 대하여, 본 발명의 일 실시예에 따른 독출 동작 시의 전압 조건을 나타내는 회로도이다.
도 18을 참조하면, 제1, 제2 및 제4 비트 라인들(BL1, BL2, BL4)은 비 선택된 비트 라인들(BL_unsel)이고, 제3 비트 라인(BL3)은 선택된 비트 라인(BL_sel)일 수 있다. 또한, 제1, 제2 및 제4 워드 라인들(WL1, WL2, WL4)는 비 선택된 워드 라인들(BL_unsel)이고, 제3 워드 라인(WL3)은 선택된 워드 라인(WL_sel)일 수 있다.
이때, 선택된 비트 라인(BL_sel)과 선택된 워드 라인(WL_sel) 사이에 연결된 메모리 셀은 선택된 메모리 셀(MC_sel)이라고 할 수 있다. 또한, 비 선택된 비트 라인(BL_unsel)과 비 선택된 워드 라인(WL_unsel) 사이에 연결된 메모리 셀들은 비 선택된 메모리 셀들(MC_unsel)이라고 할 수 있다. 또한, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 메모리 셀들은 제1 반 선택된 메모리 셀들(MC_hsel1)이라고 할 수 있다. 또한, 선택된 비트 라인(BL_sel)과 비 선택된 워드 라인(WL_unsel) 사이에 연결된 메모리 셀들은 제2 반 선택된 메모리 셀들(MC_hsel2)이라고 할 수 있다.
본 실시예에서, 선택된 비트 라인(BL_sel)에는 독출 전압(Vread)이 인가되고, 비 선택된 비트 라인들(BL_unsel)에는 제1 인히빗 전압(Vinh1)이 인가될 수 있다. 또한, 비 선택된 워드 라인들(WL_unsel)에는 제2 인히빗 전압(Vinh2)이 인가될 수 있다.
선택된 비트 라인(BL_sel)에 독출 전압(Vread)을 인가하고, 선택된 워드 라인(WL_sel)에 감지 증폭부(13)를 연결시킬 수 있다. 감지 증폭부(13)에서 제공되는 독출 전류(Iread)에 따라 선택된 메모리 셀(MC_sel)에 기입된 데이터를 독출할 수 있다.
독출 동작 시에 선택된 비트 라인(BL_sel)의 전압은 선택된 워드 라인(WL_sel)의 전압보다 높을 수 있으며, 이에 따라, 감지 증폭부(13)는 선택된 워드 라인(WL_sel)에 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 고 전압 쪽에 감지 증폭부를 연결하여 고 전압에서 전류를 부어주는 것이 아니고, 저 전압 쪽에 감지 증폭부를 연결하여 저 전압에서 전류를 뽑아주는 구조를 가질 수 있다. 이에 따라, 저 전압 쪽에 연결된 감지 증폭부(13)에서 발생된 독출 전류(Iread)는 대부분 선택된 메모리 셀(MC_cell)을 통해 흐를 수 있고, 비 선택된 메모리 셀(MC_unsel) 또는 제1 및 제2 반 선택된 메모리 셀들(MC_hsel1, MC_hsel2)에 흐르는 누설 전류를 최소화할 수 있다.
감지 증폭부(13)는 센스 앰프(131) 및 독출 드라이버(132)를 포함할 수 있다. 독출 드라이버(132)는 선택된 워드 라인(WL_sel)을 통해 선택된 메모리 셀(MC_sel)에 독출 전류(Iread)를 제공할 수 있다. 센스 앰프(131)는 선택된 워드 라인(WL_sel)의 전압과 기준 전압(Vref)을 비교함으로써, 선택된 메모리 셀(MC_sel)에 기입된 데이터(Dout)를 독출할 수 있다.
또한, 비 선택된 비트 라인(BL_unsel)에 제1 인히빗 전압(Vinh1), 예를 들어, 접지 전압(Vss)을 인가할 수 있다. 이때, 제1 인히빗 전압(Vinh1)과 선택된 워드 라인(WL_sel)의 전압 사이의 차이는 선택 소자(D)의 문턱 전압 이하일 수 있다. 일 실시예에서, 제1 인히빗 전압(Vinh1)과 선택된 워드 라인(WL_sel)의 전압 사이의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다.
예를 들어, 제1 인히빗 전압(Vinh1)은 접지 전압(Vss)이고, 선택된 워드 라인(WL_sel)의 전압은 접지 전압(Vss)에 근접한 값이고, 선택된 워드 라인(WL_sel)의 전압이 제1 인히빗 전압(Vinh1)보다 높을 수 있다. 이에 따라, 제1 인히빗 전압(Vinh1)과 선택된 워드 라인(WL_sel)의 전압 사이의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다. 이로써, 비 선택된 비트 라인(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결된 제1 반 선택된 메모리 셀들(MC_hsel1)에 포함된 선택 소자(D)는 '오프' 상태일 수 있고, 이에 따라, 제1 반 선택된 메모리 셀들(MC_hsel1)에 흐르는 누설 전류를 최소화할 수 있다.
또한, 비 선택된 워드 라인(WL_unsel)에 제2 인히빗 전압(Vinh2), 예를 들어, 독출 전압(Vread)의 1/2(즉, Vread/2)을 인가할 수 있고, 선택된 비트 라인(BL_sel)에는 독출 전압(Vread)을 인가할 수 있다. 이때, 제2 인히빗 전압(Vinh2)과 독출 전압(Vread)의 차이는 예를 들어, Vread/2일 수 있고, 이 경우, 비 선택된 워드 라인(WL_unsel)과 선택된 비트 라인(BL_sel) 사이에 연결된 제2 반 선택된 메모리 셀(MC_hsel2)에는 누설 전류가 흐를 수 있다.
그러나, 본 실시예에서, 감지 증폭부(13)가 저 전압 쪽에 연결되어 있으므로, 감지 증폭부(13)에서 발생되는 독출 전류(Iread)는 대부분 선택된 메모리 셀(MC_sel)에 흐르므로, 비 선택된 워드 라인(WL_unsel)과 선택된 비트 라인(BL_sel) 사이에 연결된 제2 반 선택된 메모리 셀(MC_hsel2)에 흐르는 누설 전류는 크지 않을 것이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 메모리 셀 어레이에 대해 셋 기입 동작을 수행하는 방법으로서, 도 1 내지 도 18에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 2 및 도 19를 참조하여, 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
S110 단계에서, 선택된 제1 신호 라인에 제1 셋 기입 전압을 인가한다. 예를 들어, 제1 신호 라인은 비트 라인(BL)일 수 있다. 예를 들어, 칼럼 디코더(17)는 칼럼 어드레스(Y_ADDR)에 따라 선택된 비트 라인(BL_sel)을 활성화할 수 있다. 다른 실시예에서, 메모리 장치가 멀티 레벨 셀을 포함하는 경우, 기입하고자 하는 데이터에 따라, 선택된 비트 라인(BL)에 제1 셋 기입 전압보다 큰 제2 셋 기입 전압이 인가될 수도 있다.
S130 단계에서, 선택된 제2 신호 라인에 제1 전압을 인가한다. 예를 들어, 제2 신호 라인은 워드 라인(WL)일 수 있다. 예를 들어, 로우 디코더(16)는 로우 어드레스(X_ADDR)에 따라 선택된 워드 라인(WL_sel)을 활성화할 수 있다. 이때, 제1 전압(Vsel_WL)은 선택된 워드 라인(WL_sel)에 연결되는 기입 드라이버(12)에 흐르는 셋 기입 전류(Iset) 또는 기입 드라이버(12)의 구성에 따라 변경될 수 있다.
S150 단계에서, 비 선택된 제1 신호 라인들에 제1 인히빗 전압을 인가한다. 예를 들어, 제1 신호 라인들은 비트 라인(BL)들일 수 있다. 예를 들어, 제1 인히빗 전압(Vinh1)은 접지 전압(Vss)일 수 있다. 제1 인히빗 전압(Vinh1)은 선택된 워드 라인(WL_sel)에 연결되는 기입 드라이버(12)에 흐르는 기입 전류(Iset) 또는 기입 드라이버(12)의 구성에 따라 변경될 수 있다.
본 실시예에서, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL)의 차이는 메모리 셀(MC)에 포함된 선택 소자(D)의 문턱 전압 이하일 수 있다. 예를 들어, 제1 인히빗 전압(Vinh1)과 제1 전압(Vsel_WL)의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다. 이로써, 비 선택된 비트 라인들(BL_unsel)과 선택된 워드 라인(WL_sel) 사이에 연결되는 반 선택된 메모리 셀에 흐르는 누설 전류를 최소화할 수 있다.
본 실시예에 따라, 선택된 메모리 셀은 제1 저항 상태에서 상기 제1 저항 상태보다 저항이 낮은 제2 저항 상태로 스위칭되어 선택된 메모리 셀에 제1 데이터가 기입될 수 있다. 이와 같이, 고 저항인 제1 저항 상태에서 저 저항인 제2 저항 상태로 스위칭되는 동작을 셋 동작이라고 할 수 있으며, 이에 따라, 본 실시예는 셋 기입 동작이라고 할 수 있다.
다른 실시예에서, 메모리 장치가 멀티 레벨 셀을 포함하는 경우, 기입하고자 하는 데이터에 따라, 선택된 비트 라인(BL)에 제1 셋 기입 전압보다 큰 제2 셋 기입 전압이 인가될 수도 있다. 이에 따라, 선택된 메모리 셀은 제2 저항 상태에서 상기 제2 저항 상태보다 저항이 낮은 제3 저항 상태로 스위칭되어 선택된 메모리 셀에 제2 데이터가 기입될 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 메모리 셀 어레이에 대해 리셋 기입 동작을 수행하는 방법으로서, 도 1 내지 도 18에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 2 및 도 20를 참조하여, 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
S210 단계에서, 선택된 제2 신호 라인에 리셋 기입 전압을 인가한다. 예를 들어, 제2 신호 라인은 워드 라인(WL)일 수 있다. 예를 들어, 로우 디코더(16)는 로우 어드레스(X_ADDR)에 따라 선택된 워드 라인(WL_sel)을 활성화할 수 있다. 다른 실시예에서, 메모리 장치가 멀티 레벨 셀을 포함하는 경우, 기입하고자 하는 데이터에 따라, 선택된 워드 라인(BL)에 리셋 기입 전압보다 큰 리셋 기입 전압이 인가될 수도 있다.
S230 단계에서, 선택된 제1 신호 라인에 제2 전압을 인가한다. 예를 들어, 제1 신호 라인은 비트 라인(BL)일 수 있다. 예를 들어, 칼럼 디코더(17)는 칼럼 어드레스(Y_ADDR)에 따라 선택된 비트 라인(BL_sel)을 활성화할 수 있다. 이때, 제2 전압(Vsel_BL)은 선택된 비트 라인(BL_sel)에 연결되는 기입 드라이버(12)에 흐르는 리셋 기입 전류(Ireset) 또는 기입 드라이버(12)의 구성에 따라 변경될 수 있다.
본 실시예에서, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL)의 차이는 메모리 셀(MC)에 포함된 선택 소자(D)의 문턱 전압 이하일 수 있다. 예를 들어, 제4 인히빗 전압(Vinh4)과 제2 전압(Vsel_BL)의 차이는 선택 소자(D)의 제2 서브 문턱 영역(STR2) 내에 포함될 수 있다. 이로써, 비 선택된 워드 라인들(WL_unsel)과 선택된 비트 라인(BL_sel) 사이에 연결되는 반 선택된 메모리 셀에 흐르는 누설 전류를 최소화할 수 있다.
본 실시예에 따라, 선택된 메모리 셀은 제1 저항 상태에서 상기 제1 저항 상태보다 저항이 높은 제2 저항 상태로 스위칭되어 선택된 메모리 셀에 제2 데이터가 기입될 수 있다. 이와 같이, 저 저항인 제1 저항 상태에서 고 저항인 제2 저항 상태로 스위칭되는 동작을 리셋 동작이라고 할 수 있으며, 이에 따라, 본 실시예는 리셋 기입 동작이라고 할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 메모리 셀 어레이에 대해 독출 동작을 수행하는 방법으로서, 도 1 내지 도 18에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 2 및 도 21을 참조하여, 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
S310 단계에서, 선택된 제1 신호 라인에 독출 전압을 인가한다. 예를 들어, 제1 신호 라인은 비트 라인(BL)일 수 있다. 예를 들어, 칼럼 디코더(17)는 칼럼 어드레스(Y_ADDR)에 따라 선택된 비트 라인(BL_sel)을 활성화할 수 있다.
S330 단계에서, 선택된 제2 신호 라인의 전압을 기준 전압과 비교함으로써, 선택된 메모리 셀에 기입된 데이터를 독출한다. 예를 들어, 제2 신호 라인은 워드 라인(WL)일 수 있다. 예를 들어, 감지 증폭부(13)는 선택된 워드 라인(WL_sel)의 전압을 기준 전압(Vref)과 비교함으로써, 선택된 메모리 셀(MC_sel)에 기입된 데이터를 독출할 수 있다.
도 22는 도 1의 메모리 장치의 일 예(10A)를 나타내는 사시도이다.
도 22를 참조하면, 메모리 장치(10A)는 복수의 비트 라인들(BL), 복수의 워드 라인들(WL) 및 복수의 메모리 셀들을 포함할 수 있다. 복수의 비트 라인들(BL)은 복수의 워드 라인들(WL)과 교차되게 배치될 수 있다. 복수의 메모리 셀들은 각각 복수의 비트 라인들(BL)과 복수의 워드 라인들(WL)이 교차하는 영역에 배치되고, 다이오드(D)와 가변 저항 소자(R)를 포함할 수 있다.
도 23은 도 1의 메모리 장치의 다른 예(10B)를 나타내는 사시도이다.
도 23을 참조하면, 메모리 장치(10B)는 기판(SUB)에 평행하게 배치되는 복수의 비트 라인들(BL), 기판(SUB)에 수직으로 배치되는 복수의 워드 라인들(WL), 및 각 비트 라인(BL)과 각 워드 라인(WL) 사이에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 기판(SUB)에 수직으로 형성되는 다이오드 물질(D) 및 가변 저항 물질(R)을 포함할 수 있다. 여기서, 가변 저항 물질(R)은 V, Co, Ni, Pd, Fe 또는 Mn로 도핑된 비정질 실리콘일 수 있고, Pr1-xCaxMnO3, La1-xCaxMnO3(LCMO), LaSrMnO3(LSMO), 또는 GdBaCoxOy(GBCO)와 같은 페로브스카이트 재료들일 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 28에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 26을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 26에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 메모리 시스템
10: 메모리 장치
20: 메모리 컨트롤러

Claims (10)

  1. 복수의 비트 라인들과 복수의 워드 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 가변 저항 소자 및 선택 소자를 포함하는 메모리 장치의 동작 방법으로서,
    제1 프리차지(pre-charge) 모드 동안, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결된 선택된 비트 라인, 비 선택된 비트 라인들, 및 상기 선택된 메모리 셀에 연결된 선택된 워드 라인에, 프리차지 전압을 인가하는 단계;
    상기 제1 프리차지 모드 이후의 제2 프리차지 모드 동안, 상기 비 선택된 비트 라인들에 인가되는 상기 프리차지 전압을 제1 인히빗(inhibit) 전압으로 감소시키는 단계; 및
    상기 제2 프리차지 모드 이후의 액티브 모드 동안, 상기 프리차지 전압보다 높은 제1 셋(set) 기입 전압을 상기 선택된 비트 라인에 인가하고, 상기 선택된 워드 라인에 인가되는 상기 프리차지 전압을 상기 제1 인히빗 전압보다 높은 제1 전압으로 감소시키는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 선택된 워드 라인에 셋 기입 전류를 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 선택된 비트 라인에, 상기 제1 셋 기입 전압보다 높은 제2 셋 기입 전압을 인가하는 단계를 더 포함하고,
    상기 제1 셋 기입 전압이 상기 선택된 비트 라인에 인가되고 상기 셋 기입 전류가 상기 선택된 메모리 셀에 흐르는 경우, 상기 선택된 메모리 셀의 저항 상태는 제1 저항 상태에서 상기 제1 저항 상태보다 낮은 제2 저항 상태로 변경되며,
    상기 제2 셋 기입 전압이 상기 선택된 비트 라인에 인가되고 상기 제1 전압이 상기 선택된 워드 라인에 인가되는 경우, 상기 선택된 메모리 셀의 저항 상태는 상기 제2 저항 상태에서 상기 제2 저항 상태보다 낮은 제3 저항 상태로 변경되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 선택된 비트 라인에 독출 전압을 인가하는 단계; 및
    상기 선택된 워드 라인의 전압을 기준 전압과 비교함으로써, 상기 선택된 메모리 셀에 기입된 데이터를 독출하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 선택된 메모리 셀에는 독출 전류가 흐르고,
    상기 독출 전류를 제공하는 독출 드라이버는 상기 선택된 워드 라인에 연결되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 복수의 비트 라인들과 복수의 워드 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 가변 저항 소자 및 선택 소자를 포함하는 메모리 장치의 동작 방법으로서,
    제1 프리차지(pre-charge) 모드 동안, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결된 선택된 워드 라인, 비 선택된 워드 라인들, 및 상기 선택된 메모리 셀에 연결된 선택된 비트 라인에, 프리차지 전압을 인가하는 단계;
    상기 제1 프리차지 모드 이후의 제2 프리차지 모드 동안, 상기 비 선택된 워드 라인들에 인가되는 상기 프리차지 전압을 제1 인히빗(inhibit) 전압으로 감소시키는 단계; 및
    상기 제2 프리차지 모드 이후의 액티브 모드 동안, 상기 프리차지 전압보다 높은 셋(set) 기입 전압을 상기 선택된 워드 라인에 인가하고, 상기 선택된 비트 라인에 인가되는 상기 프리차지 전압을 상기 제1 인히빗 전압보다 높은 전압으로 감소시키는 단계를 포함하는 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 선택된 비트 라인에 셋 전류를 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제6항에 있어서,
    비 선택된 비트 라인에 제2 인히빗 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제6항에 있어서,
    상기 제1 인히빗 전압은 그라운드 전압과 동일한 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 비트 라인들과 워드 라인들이 교차하는 영역들에 각각 배치되는 저항성 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    셋 기입 동작 모드에서, 선택된 비트 라인에 셋 기입 전압을 인가하고, 선택된 워드 라인에 기입 드라이버를 연결시키는 단계;
    리셋 기입 동작 모드에서, 상기 선택된 워드 라인에 리셋 기입 전압을 인가하고, 상기 선택된 비트 라인에 상기 리셋 기입 전압보다 낮은 제1 전압을 인가하며, 상기 선택된 비트 라인에 상기 기입 드라이버를 연결시키는 단계; 및
    상기 리셋 기입 동작 모드에서, 상기 워드 라인들 중 비 선택된 워드 라인들에 상기 제1 전압보다 낮은 인히빗 전압을 인가하는 단계를 포함하고,
    상기 기입 드라이버는 상기 셋 기입 동작 모드에서 상기 선택된 워드 라인에 셋 전류를 제공하고, 상기 리셋 기입 동작 모드에서 상기 선택된 비트 라인에 리셋 전류를 제공하는 것을 특징으로 하는 메모리 장치의 동작 방법.
KR1020140040745A 2014-04-04 2014-04-04 메모리 장치 및 상기 메모리 장치의 동작 방법 KR102159258B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140040745A KR102159258B1 (ko) 2014-04-04 2014-04-04 메모리 장치 및 상기 메모리 장치의 동작 방법
US14/616,806 US9418739B2 (en) 2014-04-04 2015-02-09 Memory devices and methods of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140040745A KR102159258B1 (ko) 2014-04-04 2014-04-04 메모리 장치 및 상기 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20150115534A KR20150115534A (ko) 2015-10-14
KR102159258B1 true KR102159258B1 (ko) 2020-09-23

Family

ID=54210325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140040745A KR102159258B1 (ko) 2014-04-04 2014-04-04 메모리 장치 및 상기 메모리 장치의 동작 방법

Country Status (2)

Country Link
US (1) US9418739B2 (ko)
KR (1) KR102159258B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
KR20180031836A (ko) * 2016-09-19 2018-03-29 에스케이하이닉스 주식회사 저항성 메모리 장치 및 이를 위한 라인 선택 회로
KR102634322B1 (ko) * 2016-10-10 2024-02-07 삼성전자주식회사 양방향 스위치를 갖는 가변 저항 메모리 장치, 메모리 시스템, 그리고 그것의 동작 방법
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US9953726B1 (en) * 2016-11-28 2018-04-24 Arm Limited Fast quasi-parity checker for correlated electron switch (CES) memory array
CN112976813B (zh) * 2017-01-31 2022-10-04 惠普发展公司，有限责任合伙企业 用于流体喷射片的存储体、流体喷射片、流体盒及打印盒
KR102313601B1 (ko) * 2017-03-24 2021-10-15 삼성전자주식회사 메모리 장치의 동작 방법
US10438636B2 (en) * 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
KR102480012B1 (ko) * 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR102478221B1 (ko) * 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR102559577B1 (ko) * 2018-08-08 2023-07-26 삼성전자주식회사 저항성 메모리 장치
KR102550416B1 (ko) * 2018-09-17 2023-07-05 삼성전자주식회사 메모리 장치
KR102480013B1 (ko) * 2018-11-26 2022-12-22 삼성전자 주식회사 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법
KR102656527B1 (ko) * 2019-04-05 2024-04-15 삼성전자주식회사 메모리 장치
US10818351B1 (en) * 2019-04-18 2020-10-27 Samsung Electronicsc Co., Ltd. Phase-change random access memory (PRAM) write disturb mitigation
KR20210008195A (ko) * 2019-07-10 2021-01-21 삼성전자주식회사 메모리 장치
US11170853B2 (en) 2020-03-04 2021-11-09 Micron Technology, Inc. Modified write voltage for memory devices
US11049559B1 (en) * 2020-06-11 2021-06-29 Sandisk Technologies Llc Subthreshold voltage forming of selectors in a crosspoint memory array

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130223133A1 (en) * 2011-09-09 2013-08-29 Ryotaro Azuma Cross point variable resistance nonvolatile memory device and method of writing thereby

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114087A (ja) 2004-10-13 2006-04-27 Sony Corp 記憶装置及び半導体装置
JP4252624B2 (ja) 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
JP5049814B2 (ja) 2008-02-14 2012-10-17 株式会社東芝 不揮発性半導体記憶装置のデータ書き込み方法
JP2010073236A (ja) 2008-09-16 2010-04-02 Panasonic Corp 不揮発性メモリ装置
KR101044466B1 (ko) 2010-01-14 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR20120010052A (ko) 2010-07-23 2012-02-02 삼성전자주식회사 이퀄라이징 기능을 갖는 저항성 메모리 및 이를 포함하는 3차원 반도체 장치
JP5337115B2 (ja) * 2010-08-11 2013-11-06 株式会社東芝 半導体記憶装置
KR101212746B1 (ko) 2010-10-28 2012-12-14 에스케이하이닉스 주식회사 누설 전류를 줄일 수 있는 상변화 메모리 장치
CN103052990B (zh) 2011-08-02 2015-01-07 松下电器产业株式会社 电阻变化型非易失性存储装置及其驱动方法
KR101996020B1 (ko) * 2012-02-08 2019-07-04 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
US20130250657A1 (en) 2012-03-07 2013-09-26 Rambus Inc. System and Method for Writing Data to an RRAM Cell

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130223133A1 (en) * 2011-09-09 2013-08-29 Ryotaro Azuma Cross point variable resistance nonvolatile memory device and method of writing thereby

Also Published As

Publication number Publication date
KR20150115534A (ko) 2015-10-14
US9418739B2 (en) 2016-08-16
US20150287460A1 (en) 2015-10-08

Similar Documents

Publication Publication Date Title
KR102159258B1 (ko) 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102204389B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102264162B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102140786B1 (ko) 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102140785B1 (ko) 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102178832B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102261813B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102161739B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102157357B1 (ko) 메모리 장치 및 상기 메모리 장치의 독출 방법
KR102347180B1 (ko) 저항성 메모리 장치
KR101753366B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102230195B1 (ko) 메모리 장치 및 상기 메모리 장치의 동작 방법
KR20200041122A (ko) 독출 마진을 증대시키기 위한 저항성 메모리 장치의 동작 방법
KR20190084412A (ko) 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
CN110827893A (zh) 用于补偿电阻存储器设备的劣化的方法和系统
KR20210036457A (ko) 메모리 장치 및 메모리 장치의 동작방법
US9384832B2 (en) Memory device and method of operating the same
KR102136846B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant