KR102264162B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102264162B1
KR102264162B1 KR1020140148455A KR20140148455A KR102264162B1 KR 102264162 B1 KR102264162 B1 KR 102264162B1 KR 1020140148455 A KR1020140148455 A KR 1020140148455A KR 20140148455 A KR20140148455 A KR 20140148455A KR 102264162 B1 KR102264162 B1 KR 102264162B1
Authority
KR
South Korea
Prior art keywords
voltage
write
memory cell
memory device
memory
Prior art date
Application number
KR1020140148455A
Other languages
English (en)
Other versions
KR20160050400A (ko
Inventor
윤치원
박현국
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140148455A priority Critical patent/KR102264162B1/ko
Priority to US14/800,727 priority patent/US9355721B2/en
Priority to CN201510716402.6A priority patent/CN105575424B/zh
Publication of KR20160050400A publication Critical patent/KR20160050400A/ko
Priority to US15/166,679 priority patent/US9552878B2/en
Application granted granted Critical
Publication of KR102264162B1 publication Critical patent/KR102264162B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 개시는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 제1 셋 기입 구간에, 선택된 메모리 셀에 연결되는 제1 신호 라인에 제1 전압을 인가하고 제2 신호 라인에 상기 제1 전압보다 전압 레벨이 낮은 제2 전압을 인가함으로써 상기 선택된 메모리 셀에 제1 기입 전압을 인가하는 단계; 및
제2 셋 기입 구간에, 상기 제1 신호 라인에 상기 제1 전압보다 전압 레벨이 낮고, 상기 제2 전압보다 전압 레벨이 높은 제3 전압을 인가함으로써 상기 선택된 메모리 셀에 제2 기입 전압을 인가하는 단계를 포함한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 메모리 장치의 내구성을 향상시키고, 메모리 셀의 산포를 개선할 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 동작 방법은, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 제1 셋 기입 구간에, 선택된 메모리 셀에 연결되는 제1 신호 라인에 제1 전압을 인가하고 제2 신호 라인에 상기 제1 전압보다 전압 레벨이 낮은 제2 전압을 인가함으로써 상기 선택된 메모리 셀에 선 기입 전압을 인가하는 단계; 및 제2 셋 기입 구간에, 상기 제1 신호 라인에 상기 제1 전압보다 전압 레벨이 낮고, 상기 제2 전압보다 전압 레벨이 높은 제3 전압을 인가하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 제2 셋 기입 구간은 상기 제1 셋 기입 구간보다 길다.
일부 실시예들에 있어서, 상기 선택된 메모리 셀에 선기입 전압을 인가하는 단계 이후, 상기 제2 신호 라인에 기입 전류 펄스를 인가하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 기입 전류 펄스는, 상기 제1 셋 기입 구간의 적어도 일부 및 상기 제2 셋 기입 구간의 적어도 일부의 구간 동안 인가될 수 있다.
일부 실시예들에 있어서, 상기 기입 전류 펄스를 인가하는 단계는, 상기 제2 신호 라인에 흐르는 전류를 상기 기입 전류 펄스의 전류량으로 제한할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치의 온도를 측정하는 단계를 더 포함하고, 상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이 또는 상기 제1 셋 기입 구간의 길이 중 적어도 하나는 온도에 기초하여 가변될 수 있다.
일부 실시예들에 있어서, 상기 측정된 온도가 높을수록 상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이가 작게 설정될 수 있다.
일부 실시예들에 있어서, 상기 측정된 온도가 높을수록 상기 제1 셋 기입 구간의 길이는 작게 설정될 수 있다.
일부 실시예들에 있어서, 상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이는 상기 선택된 메모리 셀의 물리적 위치에 따라서 가변될 수 있다.
일부 실시예들에 있어서, 상기 선택된 메모리 셀이, 상기 제1 전압 및 상기 제3 전압이 인가되는 엑세스 노드로부터 멀수록 상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이가 크게 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
일부 실시예들에 있어서, 상기 제1 전압 및 상기 제3 전압이 인가되는 엑세스 노드 전압의 슬루 레이트(slew rate)는 상기 선택된 메모리 셀의 물리적 위치에 따라서 가변될 수 있다.
일부 실시예들에 있어서, 상기 선택된 메모리 셀이, 상기 엑세스 노드로부터 멀수록 상기 엑세스 노드 전압의 슬루 레이트가 높을 수 있다.
일부 실시예들에 있어서, 제3 셋 기입 구간에, 상기 제2 전압보다 전압 레벨이 높고, 상기 제3 전압보다 전압 레벨이 낮은 제4 전압을 인가함으로써, 상기 선택된 메모리 셀에 제3 기입 전압을 인가하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 제3 셋 기입 구간에, 상기 제3 전압보다 전압 레벨이 높고, 상기 제1 전압보다 전압 레벨이 낮은 제5 전압을 인가함으로써, 상기 선택된 메모리 셀에 제4 기입 전압을 인가하는 단계를 더 포함할 수 있다.
본 발명의 다른 기술적 사상에 따른 메모리 장치의 동작 방법은, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 제1 셋 기입 구간에, 선택된 메모리 셀에 연결되는 제1 신호 라인에 제1 전압을 인가하고 제2 신호 라인에 상기 제1 전압보다 전압 레벨이 낮은 제2 전압을 인가함으로써 상기 선택된 메모리 셀에 선기입 전압 펄스를 인가하는 단계; 및 제2 셋 기입 구간에, 상기 제2 신호 라인에 상기 제1 전압보다 전압 레벨이 낮고, 상기 제2 전압보다 전압 레벨이 높은 제3 전압을 인가함으로써 상기 선택된 메모리 셀에 기입 전압을 인가하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 선기입 전압 펄스를 인가하는 단계 이후, 상기 제1 신호 라인에 기입 전류 펄스를 인가하는 단계를 더 포함할 수 있다.
본 발명의 다른 기술적 사상에 따른 메모리 장치의 동작 방법은, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 선택된 메모리 셀에 선기입 전압을 인가하는 단계; 상기 선택된 메모리 셀에 전류 펄스를 인가하는 단계; 및 선택된 메모리 셀에 선기입 전압과 서로 다른 레벨을 갖는 기입 전압을 인가하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 선기입 전압의 전압 레벨은, 상기 선택된 메모리 셀의 저항 변화를 유도하는 전압 레벨 이상일 수 있다.
일부 실시예들에 있어서, 상기 기입 전압의 전압 레벨은 상기 선기입 전압의 전압 레벨보다 낮을 수 있다.
일부 실시예들에 있어서, 상기 선기입 전압 및 상기 기입 전압은 상기 선택된 메모리 셀에 연결된 제1 신호 라인에 인가되고 상기 전류 펄스는 상기 제2 신호 라인에 인가될 수 있다.
일부 실시예들에 있어서, 상기 전류 펄스를 인가하는 단계는, 선기입 전압이 인가되는 시간 구간의 적어도 일부 및 기입 전압이 인가되는 시간 구간에 있어서 수행될 수 있다.
일부 실시예들에 있어서, 상기 선기입 전압 인가 단계는 제1 셋 기입 구간에 수행되고, 상기 기입 전압 인가 단계는 상기 제1 셋 기입 구간 이후의 제2 셋 기입 구간에 수행되고, 상기 제2 셋 기입 구간의 길이는 상기 제1 셋 기입 구간의 길이보다 길 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치의 온도를 측정하는 단계; 및
상기 측정된 온도에 기초하여 상기 선기입 전압의 전압 레벨을 결정하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 선택된 메모리 셀의 물리적 위치를 판단하는 단계; 및 상기 선택된 메모리 셀의 물리적 위치에 따라 상기 선기입 전압의 전압 레벨을 결정하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 기입 전압을 인가하는 단계는, 상기 선택된 메모리 셀의 저항 상태의 변화가 시작된 이후에 수행될 수 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 셋 기입 수행 시, 메모리 셀에 저항 상태의 변화를 트리거(trigger) 하기 위한 선 기입 전압을 인가하고, 메모리 셀의 저항 변화가 시작되면 메모리 셀에 인가되는 전압을 낮춤으로써, 기생 커패시터에 의한 서지 전류의 발생을 감소시키고, 메모리 장치의 내구성을 향상시킬 수 있다. 또한, 메모리 셀의 저항 변화의 조절성을 향상시켜 메모리 셀의 산포를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 제어 로직 및 전압 생성부를 포함하는 메모리 장치를 나타내는 블록도이다.
도 9는 셋 기입 수행 시 메모리 셀 어레이에 인가되는 전압 및 전류를 나타내는 그래프이다.
도 10a는 메모리 셀에 서지 전류가 흐르는 경우의 셋 기입 방법을 설명하기 위한 회로도이고, 도 10b는 서지 전류가 흐르는 경우의 전압, 전류 및 저항 상태를 나타내는 그래프다.
도 11a는 본 발명의 실시 예에 따른 셋 기입 방법을 설명하기 위한 회로도이고, 도 11b는 본 발명의 실시 예에 따른 셋 기입 방법 적용 시, 전류 및 저항 상태를 나타내는 그래프다.
도 12는 도 8 및 도 9의 메모리 셀 어레이 및 기입 회로를 포함하는 메모리 장치의 일 예를 나타내는 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 14a는 온도 변화에 따라 선기입 전압 펄스의 펄스 크기를 조절하는 예를 나타내는 그래프이고, 도 14b, 14c는 온도 변화에 따라 선기입 전압 펄스를 구성하는 전압들의 변화시키는 예를 나타내는 그래프이다.
도 15는 메모리 셀 어레이 내에서의 셀 전압의 전압 강하를 설명하는 도면이다.
도 16a는 선택된 메모리 셀의 위치에 따라 선기입 전압 펄스의 펄스 크기를 조절하는 예를 나타내는 그래프이고, 도 16b, 16c는 선택된 메모리 셀의 위치에 따라 선기입 전압 펄스를 구성하는 전압들을 변화시키는 예를 나타내는 그래프이다.
도 17a 및 도 17b는 선기입 전압 펄스의 슬루 레이트의 조절을 설명하기 위한 그래프이다.
도 18은 본 발명의 다른 실시에에 따른 메모리 장치를 나타내는 회로도이다.
도 19a및 도 19b는 본 발명의 다양한 실시예에 따른 셋 기입 방법을 설명하기 위한 그래프이다.
도 20은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 도 20의 메모리 장치의 동작 방법을 보다 구체적으로 나타내는 흐름도이다.
도 22는 본 발명의 다른 실시예에 따른 메모리 장치에서 셋 기입 수행 시 메모리 셀 어레이에 인가되는 전압 및 전류를 설명하는 도면이다.
도 23은 도 22의 메모리 장치의 셋 기입 수행에 따른 전압, 전류 및 저항의 변화를 나타내는 그래프이다.
도 24는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 26은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티 레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(또는 로우 선택 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(또는, 칼럼 선택 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 RRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 기입 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(130)의 제어 하에서 기입 전압 및 독출 전압의 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기입될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기입 동작은 리셋(Reset) 기입 동작과 셋(Set) 기입 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기입 동작은 가변 저항의 저항 값이 증가하는 방향으로 기입 동작을 수행하며, 셋(Set) 기입 동작은 가변 저항의 저항 값이 감소하는 방향으로 기입 동작을 수행한다.
한편, 본 발명의 실시예에 메모리 장치(100)에 대한 기입 방법에 따르면, 기입 동작 수행 초기에, 선택된 메모리 셀에 메모리 셀의 저항 상태의 변화를 트리거(trigger) 하기 위한 선기입 전압 펄스(pre-write voltage) (또는 선 기입 전압이라고 지칭하기로 한다)를 인가한다. 이후 메모리 셀의 저항 상태의 변화가 시작되면, 메모리 셀에 인가되는 전압의 전압 레벨을 낮추고, 메모리 셀에 기입 전류를 인가하여, 메모리 셀의 저항 값을 데이터에 대응하여 변하도록 조절할 수 잇다.
일 실시예에 있어서, 선택된 메모리 셀에 연결되는 제1 신호 라인에 고전압을, 제2 신호 라인에 저전압을 인가함으로써, 메모리 셀에 선기입 전압 펄스를 인가하고, 이후, 제1 신호 라인에 인가되는 전압을 낮추고, 제2 신호 라인을 통해 기입 전류를 싱크(sinking)할 수 있다.
다른 실시예에 있어서, 선택된 메모리 셀에 연결되는 제1 신호 라인에 고전압을, 제2 신호 라인에 저전압을 인가함으로써, 메모리 셀에 선기입 전압 펄스를 인가하고, 이후, 제2 신호 라인의 전압을 높이고, 제1 신호 라인을 통해 기입 전류를 소싱(sourcing)할 수 있다.
이때, 일 예로서, 제1 신호 라인은 워드 라인이고, 제2 신호 라인은 비트 라인일 수 있다. 또 다른 예로서, 제1 신호 라인은 비트 라인이고, 제2 신호 라인은 워드 라인일 수 있다.
메모리 장치(100)에 대한 기입 동작 시, 메모리 셀에 기입 전압이 인가된 시점으로부터 일정 시간이 지난 후, 메모리 셀의 저항 상태의 변화가 시작된다. 선택된 메모리 셀에 메모리 셀의 저항 상태의 변화가 시작되면, 비트 라인들 또는 워드 라인들의 기생 커패시터의 영향으로 서지(surge) 전류가 발생할 수 있다. 특히, 메모리 셀의 저항 상태가 상대적으로 낮은 저항 상태로 변할 경우, 상기 기생 커패시터를 충전 또는 방전하기 위하여 높은 피크 값을 갖는 서지 전류가 발생할 수 있다.
전술한 바와 같이, 본 발명의 메모리 장치(100)에 따른 기입 방법에 따르면, 메모리 셀의 저항 상태의 변화를 트리거(trigger) 하기 위한 선 기입 전압(pre- write voltage) 펄스를 인가하고, 메모리 셀의 저항 변화가 시작되면 메모리 셀에 인가되는 전압을 낮춤으로써, 기생 커패시터에 의한 서지 전류의 발생을 감소시키고, 메모리 장치의 내구성을 향상시킬 수 있다. 또한, 메모리 셀의 저항 변화의 조절성을 향상시켜 메모리 셀의 산포를 개선할 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 도 2를 참조하여 설명하기로 한다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전압 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
커맨드(CMD)에 수반하여 엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(170)는 로우 디코더(150)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드 라인들 중 적어도 하나를 선택할 수 있다.
칼럼 디코더(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.
기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(P/F) 신호를 제어 로직(130)에 제공할 수 있다.
기입/독출 회로(120)는 로우 디코더(160) 또는 칼럼 디코더(170)에 선택적으로 연결될 수 있으며, 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다.
기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 기입 회로(121)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀(MC)의 저항이 감소하는 방향으로 메모리 셀(MC)을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀(MC)의 저항이 증가하는 방향으로 메모리 셀(MC)을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
독출 회로(122)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되고, 선택된 메모리 셀(MC)의 저항 레벨을 센싱하여 저장된 데이터(DATA)를 독출할 수 있다. 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다.
구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀(MC)에 대한 독출 동작을 수행하여 메모리 셀(MC)의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA) 또는 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 기입/독출 동작의 결과로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
일 실시예에서, 기입 회로(121) 및 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다. 다른 실시예에서, 기입 회로(121) 및 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 워드 라인(WL)에 연결되고, 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 비트 라인(BL)에 연결되고, 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 유형의 전압들을 생성할 수 있다. 전압 생성부(140)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 전압, 예컨대 셋 기입 전압(Vset), 리셋 기입 전압(Vreset), 독출 전압(Vread), 로우 차단 전압(Vinhx), 칼럼 차단 전압(Vinhy) 등을 생성할 수 있다.
이때, 셋 기입 전압(Vset)은 셋 기입 수행 시, 워드 라인 및 비트 라인에 각각 인가되는 셋 고전압 및 셋 저전압을 포함한다. 일 예로서, 셋 저전압은 접지전압일 수 있다. 선택된 워드 라인에 셋 고전압이 인가되고, 선택된 비트 라인에 셋 저전압이 인가됨으로써, 선택된 메모리 셀에 셋 기입 전압 또는 셋 기입 전압 펄스가 인가될 수 있다. 또한, 리셋 기입 전압(Vreset)은 리셋 기입 수행 시, 워드 라인 및 비트 라인에 각각 인가되는 리셋 고전압 또는 리셋 저전압을 포함할 수 있다.
일 실시예에 있어서, 전압 생성부(140)는 복수의 셋 고전압 또는 복수의 셋 저전압을 생성할 수 있다. 도 1을 참조하여 전술한 바와 같이, 본 발명의 실시 예에 따른, 메모리 장치(100)에서, 셋 기입 수행 시, 메모리 셀에 인가되는 전압은 단계적으로 조절될 수 있다. 이에 따라, 전압 생성부(140)에서 생성된 복수의 셋 고전압 또는 복수의 셋 저전압이 기입이 수행되는 메모리 셀에 연결되는 신호 라인들, 다시 말해 워드 라인들 또는 비트 라인들에 순차적으로 인가될 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다.
더 나아가, 제어 로직(130)은 또한 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
또한, 제어 로직(130)은 커맨드(CMD), 제어 신호(CTRL) 및 독출 회로(122)로부터 수신한 패스/페일 신호(P/F)를 기초로 하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 제어 로직(130)은 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(140)에 제공할 수 있다.
본 발명의 실시예에 따르면, 기입 동작 수행 초기에 선택된 메모리 셀에 선기입 전압 펄스가 인가되고, 이후, 메모리 셀의 저항 상태의 변화가 시작되면, 메모리 셀에 인가되는 전압이 낮아진다. 제어 로직(130)은 메모리 장치(100)의 기입 동작과 관련한 요소, 예컨대, 선기입 전압 펄스의 전압 크기, 선기입 전압 펄스가 인가되는 시간 구간, 선 기입 전압 펄스의 슬루 레이트 또는 선기입 전압 펄스를 구성하는 전압들의 전압 레벨 등을 결정하고, 이에 따라 제어 신호들(CTRL_op, CTRL_vol 등)을 생성할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 블록들을 포함할 수 있으며, 도 3은 하나의 셀 블록을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 도 3에는 수평 구조의 2차원 메모리가 도시되었으나 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다. 도 6a는 메모리 셀(MC)이 싱글 레벨 셀인 경우를 나타내고, 도 6b는 메모리 셀(MC)이 멀티 레벨 셀인 경우를 나타낸다. 도 6a 및 도 6b에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다.
도 6a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 본 실시예에서, 임계 저항 레벨(Rref)을 기준으로 저항 상태들(RS1~RS4)이 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HES)는 리셋 상태로 지칭될 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입(set write) 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입(reset write) 동작이라고 한다.
도 6b를 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
본 실시예에서, 임계 저항 레벨(Rref)을 기준으로 저항 상태들(RS1~RS4)이 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 예를 들어, 도시된 바와 같이, 임계 저항 레벨(Rref)이 제1 저항 상태(RS1)와 제2 저항 상태(RS2) 사이에 위치할 경우, 임계 저항 레벨(Rref) 이하의 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)는 저 저항 상태(LRS)라고 지칭할 수 있고, 임계 저항 레벨(Rref)보다 큰 제1 저항 상태(RS1) 는 고 저항 상태(HRS)라고 지칭할 수 있다. 한편, 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HRS)는 리셋 상태라고 지칭할 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제4 저항 상태(RS4)는 데이터 '11'에 해당하고, 제3 저항 상태(RS3)는 데이터 '01'에 해당하고, 제2 저항 상태(RS2)는 데이터 '00'에 해당하며, 제1 저항 상태(RS1)는 데이터 '10'에 해당할 수 있다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 7을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 복수의 저항 상태들 중 하나를 가질 수 있다. 예를 들어, 도시된 바와 같이 메모리 셀(MC)은 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다. 이때, 메모리 셀이 제1 저항 상태(RS1)일 때 저항 레벨이 가장 큰 상태이고, 메모리 셀이 제4 저항 상태(RS4)일 때 저항 레벨이 가장 작은 상태로 정의될 수 있다.
도 7의 그래프의 오른쪽에 도시된 바와 같이 셋 기입 동작을 통해 메모리 셀의 저항 레벨이 감소될 수 있다. 반면에, 그래프의 왼쪽에 도시된 바와 같이 리셋 기입을 통해 메모리 셀의 저항 레벨이 커질 수 있다.
한편, 메모리 셀(MC)에 임계 전압(Vth) 이상의 전압이 인가되면 메모리 셀(MC)의 전류가 급격히 증가하게 되므로, 프로그램하고자 하는 데이터에 따른 저항 레벨을 기입하기 위한 전류 제어가 쉽지 않다. 따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전류(Iset) 또는 기입 전류 펄스를 인가할 수 있다.
메모리 셀(MC)에 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스를 인가함에 따라, 메모리 셀(MC)의 저항 상태가 현재의 저항 상태에서 상대적으로 고 저항 상태로 변경될 수 있다. 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기에 따라 메모리 셀(MC)의 저항 상태의 변경의 정도가 달라질 수 있다. 예컨대, 도시된 바와 같이, 메모리 셀(MC)이 제1 저항 상태(RS1)일 때, 인가되는 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기에 따라 제2 내지 제4 저항 상태(RS2 내지 RS4) 중 하나의 저항 상태로 변경될 수 있다.
리셋 기입 동작을 수행하기 위해서는 메모리 셀(MC)에 인가되는 전류를 피크 전류까지(도 7의 점선 박스로 표시됨) 증가한 이후에 다시 감소하도록 조절해야 하기 때문에, 일반적인 사각 펄스를 이용하여 메모리 셀(MC)에 대한 리셋 기입 동작을 수행하기는 쉽지 않다. 따라서, 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전압 펄스(Vreset)를 인가할 수 있다.
메모리 셀(MC)에 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스를 인가함에 따라, 메모리 셀(MC)의 저항 상태가 현재의 저항 상태에서 상대적으로 저 저항 상태로 변경될 수 있다. 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기에 따라 메모리 셀(MC)의 저항 상태의 변경의 정도가 달라질 수 있다. 예컨대, 도시된 바와 같이, 메모리 셀(MC)이 제4 저항 상태(RS4)일 때, 인가되는 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기에 따라 제1 내지 제3 저항 상태(RS1 내지 RS3) 중 하나의 저항 상태로 변경될 수 있다.
한편, 셋 기입 수행 시, 메모리 셀(MC)의 저항 상태가 변경되기 위해서는 메모리 셀(MC)의 저항 상태의 변화를 트리거하기 위한 전압(이하, 트리거 전압이라고 지칭한다)이 우선적으로 인가되어야 한다. 메모리 셀(MC)은 상기 트리거 전압이 소정 시간 인가된 이후에 저항 상태가 변화되기 시작한다. 이때 트리거 전압 및 소정의 시간은 메모리 셀(MC)의 가변 저항 소자(R)의 물질에 따라 달라질 수 있다.
본 발명의 실시예에 따른 메모리 장치(100)의 기입 방법에 따르면, 기입 초기에 메모리 셀(MC)에 선기입 전압 펄스 또는 선기입 전압을 인가하고, 이후, 메모리 셀(MC)의 저항 상태의 변화가 시작되면, 메모리 셀(MC)에 인가되는 전압을 낮추고 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기를 조절하여 메모리 셀(MC)을 원하는 저항 상태, 예컨대 타겟 저항 상태로 변경할 수 있다.
도 8은 본 발명의 일 실시예에 따른 제어 로직 및 전압 생성부를 포함하는 메모리 장치를 나타내는 블록도이고, 도 9는 셋 기입 수행 시 메모리 셀 어레이에 인가되는 전압 및 전류를 나타내는 그래프이다.
도 8을 참조하면, 메모리 장치(100a)는 메모리 셀 어레이(110a), 기입/독출 회로(120a), 제어 로직(130a), 전압 생성부(140a)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 8에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100a)에도 포함될 수 있다.
도 8및 도 9를 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인(WL) 및 복수의 비트 라인(BL) 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 교차하는 영역에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 중 선택된 메모리 셀(MC_sel)에 전압이 인가되어 포워드 바이어스 되고, 전류 펄스가 인가되어 셋 기입 동작이 수행될 수 있다.
이때, 선택된 메모리 셀(MC_sel)은 연결된 워드 라인(WL2) 및 비트 라인(BL3)을 통해 전압을 인가받을 수 있다. 이하, 선택된 메모리 셀(MC_sel)에 연결된 워드 라인(WL) 및 비트 라인(BL)은 선택된 워드 라인 및 선택된 비트 라인이라고 지칭하기로 한다.
도 9에 도시된 바와 같이, 선택된 워드 라인(WL3)에 인가되는 셋 고전압(Vset_H)과 선택된 비트 라인(BL3)에 인가되는 셋 저전압(Vset_L)의 전위 차이에 해당하는 전압이 선택된 메모리 셀(Mc_sel)의 양단에 인가될 수 있다. 한편, 비선택된 메모리 셀들에 과량의 누설 전류가 발생하는 것을 방지하기 위하여, 비선택된 워드 라인들(WL1, WL3, WL4)에는 로우 인히빗 전압(Vinhx)이 인가되고, 비 선택된 비트 라인들(BL1, BL2, BL4)에는 칼럼 인히빗 전압(Vinhx)이 인가될 수 있다.
전압 생성부(130a)는 복수의 셋 고전압(Vset_H) 및 적어도 하나의 셋 저전압(Vset_L)을 생성할 수 있다. 셋 고전압(Vset_H)은 제1 전압(V1) 및 제3 전압(V3)을 포함할 수 있다. 그러나 본 발명은 이에 제한되는 것은 아니다. 전압 생성부(130a)는 세 개 이상의 셋 고전압(Vset_H)을 생성할 수 있다. 적어도 하나의 셋 저전압(Vset_L)은 제2 전압(V2)일 수 있다. 제1 전압(V1)은 가장 높은 전압 레벨을, 제2 전압(V2)는 가장 낮은 전압 레벨을, 제3 전압(V3)는 제1 전압(V1)과 제2 전압(V2) 사이의 전압 레벨을 가질 수 있다. 제2 전압은 접지전압 레벨일 수 있다.
기입 회로(121a)는 전류원(CPG1)을 포함하며, 선택된 워드 라인(WL) 또는 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC_sel)에 기입 전류(Iset)를 인가할 수 있다. 전류원(CPG1)은 선택된 메모리 셀(MC_sel)에 연결된 비트 라인(BL) 또는 워드 라인(WL)에 연결되어, 상기 비트 라인(BL) 또는 워드 라인(WL)을 통해 셋 기입 전류(Iset)를 포싱(forcing) 하거나 셋 기입 전류(Iset)를 싱킹(sinking)할 수 있다. 이에 따라, 상기 비트 라인(BL) 또는 워드 라인(WL)을 통해 흐르는 전류는 셋 기입 전류(Iset)의 전류량에 해당하는 값으로 제한될 수 있다.
본 발명의 실시예에 따르면, 선택된 워드 라인(WL2)에 제1 전압(V1)이 인가되고, 선택된 비트 라인(BL3)에 제2 전압(V2)이 인가됨으로써, 선택된 메모리 셀(MC_sel)에 선기입 전압 펄스가 인가될 수 있다. 이후, 선택된 워드 라인(WL2)에 제1 전압(V1)보다 전압 레벨이 낮은 제3 전압(V3)이 인가됨으로써, 선택된 메모리 셀(MC_sel)에 인가되는 전압의 전압 레벨이 낮아질 수 있다.
한편, 기입 회로(121a)의 전류원(CPG1)이 선택된 비트 라인(BL3)에 연결될 수 있다. 이에 따라, 선택된 비트 라인(BL3)을 통해 흐르는 전류의 양은 셋 기입 전류(Iset)의 전류량으로 제한되고, 선택된 메모리 셀(MC_sel)을 통해 셋 기입 전류(Iset)의 전류량에 해당하는 셀 전류가 흐를 수 있다. 이때, 도 7을 참조하여 전술한 바와 같이, 메모리 셀에 흐르는 전류의 전류량에 기초하여 메모리 셀의 저항값이 결정될 수 있다. 따라서, 셋 기입 전류(Iset)의 전류량을 조절하여, 선택된 메모리 셀(MC_sel)이, 기입하고자 하는 데이터에 해당하는 저항값을 갖도록 조절할 수 있다.
제어 로직(130a)은 메모리 셀 어레이(110a)에 셋 기입이 수행될 때, 주변 환경 또는 기입 조건 등을 고려하여 제1 전압 내지 제3 전압(V1, V2, V3)의 전압 레벨을 결정할 수 있다. 또한 제어 로직(130a)은 선택된 워드 라인(WL2)에 셋 고전압(Vset_H)이 제1 전압(V1) 에서 제3 전압(V3)으로 변하는 시점, 제1 전압(V1) 에서 제3 전압(V3)으로 변하는 속도 등을 제어할 수 있다.
도 10a는 메모리 셀에 서지 전류가 흐르는 경우의 셋 기입 방법을 설명하기 위한 회로도이고, 도 10b는 서지 전류가 흐르는 경우의 전압, 전류 및 저항 상태를 나타내는 그래프다.
도 10a를 참조하면, 선택된 메모리 셀(MC_sel)은 워드 라인(WL) 및 비트 라인(BL)에 연결되어 있으며, 워드 라인(WL) 및 비트 라인(BL)에는 각각 기생 커패시터(Cpar_W, Cpar_B) 및 기생 저항(Rpar_W, Rpar_B)이 존재할 수 있다.
셋 고전압(Vset_H), 셋 저전압(Vset_L) 및 셋 기입 전류(Iset)는 스위치들(SW1, SW2, SW3)의 온/오프에 따라 워드 라인(WL) 및 비트 라인(BL)에 연결되거나, 또는 워드 라인(WL) 및 비트 라인(BL)으로부터 분리될 수 있다. 이때, 스위치들(SW1, SW2, SW3)은 로우 디코더(도 1의 150) 및 칼럼 디코더(160)의 적어도 일부일 수 있으며, 제어 로직(130)의 제어에 따라 온/오프가 제어될 수 있다.
도 10b를 참조하면, 셋 기입 구간(Tset) 초기, 예컨대 t1 시점에 워드 라인(WL)에 셋 고전압(Vset_H)이 인가되고, 비트 라인(BL)에 셋 저전압(Vset_L)이 인가되어 메모리 셀(MC_sel)이 포워드 바이어스된다. 이후, 비트 라인(BL)에 셋 기입 전류(Iset)가 인가될 수 있다. 도시된 바와 같이, 비트 라인(BL)의 전압 레벨이 워드 라인(WL)의 전압 레벨보다 낮으므로, 비트 라인(BL)을 통해 셋 기입 전류(Iset)가 싱킹될 수 있다.
소정의 트리거 시간(Trig) 이후, 즉 t2 시점에, 메모리 셀(MC_sel)의 저항 상태(이하 셀 저항이라고 지칭하기로 함)가 변하면서, 메모리 셀(MC_sel)을 통해 흐르는 셀 전류(Icell)가 증가될 수 있다. 메모리 셀(Mc_sel) 양단간의 전압 레벨이 감소되면서 비트 라인(BL)의 전압 레벨이 높아질 수 있다. 이때 비트 라인(BL)의 기생 커패시터(Cpar_B)를 충전하기 위한 서지 전류(Ipeak)가 흐르게 되며, 이에 따라, 메모리 셀(MC_sel)을 통해, 셋 기입 전류(Iset) 이외에, 서지 전류(Ipeak)가 흐르게 된다. 메모리 셀(MC_sel)에 예상치 못한 서지 전류(Ipeak)가 추가로 흐르게 되면서, 셀 저항(Rcell)이 타겟 셋 저항(Rset)으로 변하지 못할수 있다. 이와 같이, 기생 커패시터에 의한 서지 전류(Ipeak)의 발생으로 인하여 기입 오류가 발생할 수 있으며, 메모리 셀의 내구성이 악화될 수 있다.
도 11a는 본 발명의 실시 예에 따른 셋 기입 방법을 설명하기 위한 회로도이고, 도 11b는 본 발명의 실시 예에 따른 셋 기입 방법 적용 시, 전류 및 저항 상태를 나타내는 그래프다.
도 11a를 참조하면, 선택된 메모리 셀(MC_sel)에 연결된 워드 라인(WL) 및 비트 라인(BL)에는 스위치들(SW1, SW2, SW3, SW4)의 온/오프에 따라 셋 고전압(Vset_H), 셋 저전압(Vset_L) 및 셋 기입 전류(Iset)가 인가될 수 있다. 셋 고전압(Vset_H)은 제1 셋 고전압, 예컨대 제1 전압(V1) 및 제2 셋 고전압, 예컨대 제3 전압(V3)을 포함할 수 있다. 셋 저전압(Vset_L)은 제2 전압(V2)일 수 있다. 제1 전압(V1)은 가장 높은 전압 레벨을, 제2 전압(V2)는 가장 낮은 전압 레벨을, 제3 전압(V3)는 제1 전압(V1)과 제2 전압(V2) 사이의 전압 레벨을 가질 수 있다.
도 11b를 참조하면, 셋 기입 구간(Tset)은 제1 셋 기입 구간(T1) 및 제2 셋 기입 구간(T2)을 포함할 수 있으며, 제1 셋 기입 구간(T1)에는 선택된 메모리 셀(MC)에 선기입 전압 펄스(Vpp)가 인가되어, 셀 저항(Rcell)의 변화를 트리거할 수 있다.
도시된 바와 같이, 셋 기입 구간(Tset) 초기, 예컨대 t1 시점에 워드 라인(WL)에 제1 전압(V1)이 인가되고, 비트 라인(BL)에 제2 전압(V2)이 인가됨으로써, 선택된 메모리 셀(MC_sel)에 선기입 전압 펄스(Vpp)가 인가된다. 제1 전압(V1) 및 제2 전압(V2) 중 하나가 t1 시점 이전에 워드 라인(WL) 또는 비트 라인(BL)에 인가되어도 무방하다. 선택된 메모리 셀(MC_sel)은 포워드 바이어스된다. 이후, 비트 라인(BL)에 셋 기입 전류(Iset)가 인가되며, 이에 따라, 비트 라인(BL)을 통해 셋 기입 전류(Iset)가 싱킹될 수 있다.
소정의 트리거 시간(Trig) 이후, 즉 t2 시점 이후에, 셀 저항(Rcell)이 변하면서, 셀 전류(Icell)가 증가될 수 있다. 셀 저항(Rcell)이 변하기 시작한 후 소정의 시간 이내, 즉 t3 시점에, 워드 라인(WL)에 제3 전압(V3)을 인가하여 선택된 메모리 셀(MC_sel)에 인가되는 전압을 낮출 수 있다. 일 실시예에 있어서, 제2 신호 라인, 예컨대 워드 라인에 흐르는 전류량을 감지하여 셀 저항(Rcell)의 저항 상태의 변화를 감지하고, 이에 기초하여 t3 시점을 결정할 수 있다.
한편, 전술한 바에 따라, 비트 라인(BL)의 기생 커패시터(Cpar_B)에 서지 전류가 흐르는 것을 방지할 수 있다. 셀 전류(Icell)는 셋 기입 전류(Iset)로 유지될 수 있다. 제2 셋 기입 구간(T2) 동안, 워드 라인(WL)은 제3 전압(V3)으로, 비트 라인(BL)은 제2 전압(V2)으로 유지되며, 셋 기입 전류(Iset)를 조절함에 따라, 셀 저항(Rcell)은 타겟 셋 저항(Rset)으로 가변될 수 있다. 일 실시예에 있어서, 제2 셋 기입 구간(T2)은 제1 셋 기입 구간(T1) 보다 길수 있다.
도 12는 도 8 및 도 9의 메모리 셀 어레이 및 기입 회로를 포함하는 메모리 장치의 일 예를 나타내는 회로도이다.
도 12를 참조하면, 메모리 장치(100b)는 메모리 셀 어레이(110), 기입 회로(121), 독출 회로(122), 로우 디코더(150), 칼럼 디코더(160), 제1 및 제2 드라이버(170, 180)을 포함할 수 있다. 본 실시예에 따른 메모리 장치(100b)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 12에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100b)에도 포함될 수 있다.
로우 디코더(150)는 제1 로우 디코더(151) 및 제2 로우 디코더(152)를 포함할 수 있다. 제1 로우 디코더(151)는 제1 글로벌 로우 어드레스(GX1)에 응답하여 제1 글로벌 워드 라인(GWL1)을 활성화할 수 있다. 제1 로우 디코더(151)는 트랜지스터(TR11)를 포함할 수 있으며, 글로벌 로우 스위치라고 지칭될 수 있다. 예를 들어, 글로벌 로우 어드레스(GX1)가 '1'이면, 제1 로우 디코더(161)는 제1 글로벌 워드 라인(GWL1)을 제1 드라이버(170)에 연결시킬 수 있다.
제2 로우 디코더(152)는 제1 내지 제3 로컬 로우 어드레스들(LX1, LX2, LW3)에 응답하여 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)을 활성화할 수 있다. 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)은 도 2의 워드 라인들(WL1, WL2, WL3)에 대응할 수 있다. 제2 로우 디코더(152)는 트랜지스터들(TR12 내지 TR17)을 포함할 수 있으며, 로컬 로우 스위치라고 지칭될 수 있다. 예를 들어, 로컬 로우 어드레스(LX1)가 '1'이면, 트랜지스터(TR12)가 턴온되고 트랜지스터(TR13)가 턴오프된다. 이로써, 제1 로컬 워드 라인(LWL1)은 선택된 워드 라인(SWL)이 되어, 제1 드라이버(170)에 연결된다. 한편, 로컬 로우 어드레스(LX1)가 '0'이면, 트랜지스터(TR12)가 턴오프되고 트랜지스터(TR13)가 턴온된다. 이로써, 제1 로컬 워드 라인(LWL1)은 비 선택된 워드 라인(UWL)이 되어, 로우 인히빗 전압(Vinhx)을 제공받을 수 있다.
제1 드라이버(170)는 셋 고전압(Vrest_H)로서 제1 전압(V1) 및 제3 전압(V3)을 인가받을 수 있다. 또한 독출 전압(Vread)을 인가받을 수 있다. 제1 드라이버(170)는 메모리 장치(100d)의 동작 상태에 따라 선택적으로 제1 글로벌 워드 라인(GWL1)에 제1 전압(V1), 제3 전압(V3) 또는 독출 전압(Vread)을 인가할 수 있다. 본 발명의 실시예에 따라, 메모리 장치(100d)가 셋 기입 동작 모드일 때, 제1 드라이버(170)는 제1 전압(V1) 및 제3 전압(V3)을 순차적으로 제1 글로벌 워드 라인(GW1)에 인가할 수 있다.
칼럼 디코더(160)는 제1 칼럼 디코더(161) 및 제2 칼럼 디코더(162)를 포함할 수 있다. 제1 칼럼 디코더(161)는 제1 글로벌 칼럼 어드레스(GY1)에 응답하여 제1 글로벌 비트 라인(GWL1)을 활성화할 수 있다. 제1 칼럼 디코더(161)는 트랜지스터(TR21)를 포함할 수 있으며, 글로벌 칼럼 스위치라고 지칭될 수 있다. 예를 들어, 글로벌 칼럼 어드레스(GY1)가 '1'이면, 제1 칼럼 디코더(171)는 제1 글로벌 비트 라인(GBL1)을 제2 드라이버(180)에 연결시킬 수 있다.
제2 칼럼 디코더(162)는 제1 내지 제3 로컬 칼럼 어드레스들(LY1, LY2, LY3)에 응답하여 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)을 활성화할 수 있다. 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)은 도 2의 비트 라인들(BL1, BL2, BL3)에 대응할 수 있다. 제2 칼럼 디코더(162)는 트랜지스터들(TR21 내지 TR27)을 포함할 수 있으며, 로컬 칼럼 스위치라고 지칭될 수 있다. 예를 들어, 로컬 칼럼 어드레스(LY1)가 '1'이면, 트랜지스터(TR22)가 턴온되고 트랜지스터(TR23)가 턴오프된다. 이로써, 제1 로컬 비트 라인(LBL1)은 선택된 비트 라인(SBL)이 되어, 제2 드라이버(180)에 연결된다. 한편, 로컬 칼럼 어드레스(LY1)가 '0'이면, 트랜지스터(TR22)가 턴오프되고 트랜지스터(TR23)가 턴온된다. 이로써, 제1 로컬 비트 라인(LBL1)은 비 선택된 비트 라인(UBL)이 되어, 칼럼 인히빗 전압(Vinhy)을 제공받을 수 있다.
제2 드라이버(130)는 리셋 전압(Vreset) 및 셋 저전압(Vset_L), 예컨대 제2 전압(V2)을 인가받을 수 있다. 제2 드라이버(130)는 선택적으로 제2 전압(V2) 또는 리셋 전압(Vreset)을 제1 글로벌 비트 라인(GBL1)에 인가할 수 있으며, 메모리 장치(100d)가 셋 기입 동작 모드일 때, 제2 전압(V2)을 제1 글로벌 비트 라인(GBL1)에 인가할 수 있다.
한편, 기입 회로(121)는 전류원을 포함할 수 있으며, 메모리 장치(100b)가 셋 기입 모드일 때, 제1 글로벌 비트 라인(GBL1)에 연결되어 제1 글로벌 비트 라인(GBL1)에 셋 기입 전류를 인가할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 13을 참조하면, 메모리 장치(100c)는 메모리 셀 어레이(110c), 기입/독출 회로(120c), 제어 로직(130c), 전압 생성부(140c) 및 온도 센서(190c)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100c)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 13에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100a)에도 포함될 수 있다.
메모리 셀 어레이(110c), 기입/독출 회로(120c), 전압 생성부(140c)의 동작은 도 8의 메모리 셀 어레이(110a), 기입/독출 회로(120a), 전압 생성부(140a)의 동작과 유사한바 중복되는 설명은 생략하기로 한다.
온도 센서(190c)는 메모리 장치(100c) 내부의 온도를 검출하고, 검출 신호(TEMP)를 발생한다. 검출 신호(TEMP)는 제어 로직(130c)에 제공되고, 제어 로직(130c)는 온도 변화에 대응하여 메모리 셀 어레이(110c)에 대한 기입을 제어할 수 있다.
한편, 제어 로직(130c)은 메모리 장치(100c)의 상태, 기입 조건에 따라서, 기입 요소들, 예컨대 선기입 전압 펄스의 전압 크기, 선기입 전압 펄스가 인가되는 시간 구간, 선기입 전압 펄스의 슬루 레이트 또는 선기입 전압 펄스를 구성하는 전압들의 전압 레벨 등을 조절할 수 있다.
예컨대, 제어 로직(130c)은 온도 변화에 대응하여 상기 기입 요소들을 제어할 수 있다. 또한, 제어 로직(130)은 메모리 셀 어레이(110c) 내에서의 선택된 메모리 셀의 위치에 기초하여 상기 기입 요소들을 제어할 수 있다.
이에 대하여 이하 도 14a 내지 도 17b를 참조하여 상세하게 설명하기로 한다.
도 14a는 온도 변화에 따라 선기입 전압 펄스의 펄스 크기를 조절하는 예를 나타내는 그래프이고, 도 14b, 14c는 온도 변화에 따라 선기입 전압 펄스를 구성하는 전압들의 변화시키는 예를 나타내는 그래프이다.
도 14a를 참조하면, 메모리 장치(110c)의 온도 변화에 따라 선기입 전압 펄스(Vpp)의 전압 레벨, 즉 선기입 전압 펄스(Vpp)의 펄스 크기가 조절될 수 있다. 도시된 바와 같이, 노멀 상태에 비해, 저온 상태에서 펄스 크기가 증가하고, 고온 상태에서 펄스 크기가 감소하도록 조절될 수 있다. 한편, 도 14a에서 선기입 전압 펄스(Vpp)의 펄스폭은 온도에 따라 일정하게 증가하거나 감소하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 온도 변화에 따른 펄스 크기의 변화량은 달라질 수 있다. 일 예로서, 도 14b 및 도 14c에 도시된 바와 같이, 미리 설정된 온도 구간에 따라 제1 전압(V1) 또는 제2 전압(V2)이 비선형적으로 증가 또는 감소할 수 있다. 도 14b를 참조하면, 온도가 높은 구간일수록 제1 전압(V1)이 감소함으로써 선기입 전압 펄스(Vpp)의 펄스 크기가 감소될 수 있다. 또한 도 14c를 참조하면 온도가 높은 구간일수록 제2 전압(V2)이 증가함으로써, 선기입 전압 펄스(Vpp)의 펄스 크기가 감소될 수 있다. 또한, 도시되지는 않았으나, 제1 전압(V1)의 변화 및 제2 전압(V2)의 변화가 동시에 이루어져, 선기입 전압 펄스(Vpp)의 펄스 크기가 변경되는 것이 가능하다.
도 15는 메모리 셀 어레이 내에서의 셀 전압의 전압 강하를 설명하는 도면이다. 도 15에서, 기입 드라이버(WD)는 워드 라인들(WL1 내지 WLn)에 전압을 인가하기 위한 각종 회로를 지칭하며, 예컨대 도 12의 제1 드라이버(170) 및 로우 디코더(150)일 수 있다. 도 16a는 선택된 메모리 셀의 위치에 따라 선기입 전압 펄스의 펄스 크기를 조절하는 예를 나타내는 그래프이고, 도 16b, 16c는 선택된 메모리 셀의 위치에 따라 선기입 전압 펄스를 구성하는 전압들을 변화시키는 예를 나타내는 그래프이다.
도 15를 참조하면, 기입 드라이버(WD)는 워드 라인들(WL1 내지 WLn) 상의 적어도 하나의 지점에 전압을 인가할 수 있다. 상기 적어도 하나의 지점을 엑세스 포인트(AP)라고 지칭하기로 한다. 셋 기입 수행 시, 선택된 메모리 셀에 셋 전류가 흐르게 되며, 이에 따라 워드 라인들(WL1 내지 WLn) 및 비트 라인들(BL1 내지 BL4)에 전류가 흐르게 된다. 워드 라인들(WL1 내지 WLn) 및 비트 라인들(BL1 내지 BL4)에는 기생 저항이 존재하므로, 기생 저항에 따른 전압 강하 현상, 즉 IR-drop이 발생하게 된다. 엑세스 포인트(AP)로부터 가까운 곳에 배치된 메모리 셀보다 먼 곳에 배치된 메모리 셀에 전압 강하 현상이 크게 나타날 수 있다. 예컨대, 엑세스 포인트(AP)에 셋 고전압이 인가될 경우, 제2 메모리 셀(MC2)에 인가되는 셋 고전압의 전압 레벨은 제1 메모리 셀(MC1)에 인가되는 셋 고전압의 전압 레벨보다 낮을 수 있다. 이에 따라, 제2 메모리 셀(MC2)에 인가되는 선기입 전압 펄스(Vpp)의 펄스 크기는 제1 메모리 셀(MC1)에 인가되는 선기입 전압 펄스(Vpp)의 펄스 크기보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 도 16a에 도시된 바와 같이, 기입이 수행되는 메모리 셀이 엑세스 포인트(AP)로부터 멀수록 상기 메모리 셀에 인가되는 선기입 전압 펄스(Vpp)의 펄스 크기를 증가시킬 수 있다. 일 예로서, 도 16b 및 도 16c에 도시된 바와 같이, 메모리 셀 어레이를 엑세스 포인트(AP)와의 거리에 따라 복수의 영역들(AR1, AR2, AR3)로 구분하고, 선택된 메모리 셀이 상기 복수의 영역들 중 어떤 영역에 위치하는지에 따라 상기 선택된 메모리 셀에 대한 셋 기입 수행 시, 상기 선택된 메모리 셀에 연결된 워드 라인 또는 비트 라인에 인가되는 제1 전압(V1) 또는 제2 전압(V2)의 전압 레벨을 조절할 수 있다.
도 16b를 참조하면, 선택된 메모리 셀이 배치된 영역이 엑세스 포인트(AP)로부터 멀수록 워드 라인에 인가되는 제1 전압(V1)의 전압 레벨을 높일 수 있다.
도 16c를 참조하면, 선택된 메모리 셀이 배치된 영역이 엑세스 포인트(AP)로부터 멀수록 비트 라인에 인가되는 제2 전압(V2)의 전압 레벨이 낮게 설정될 수 있다.
도 17a 및 도 17b는 선기입 전압 펄스의 슬루 레이트의 조절을 설명하기 위한 그래프이다. 도 17a는 선택된 워드 라인에 인가되는 전압을 나타내는 그래프이고, 도 17b는 슬루 레이트에 따른 선택된 워드 라인의 전압 변화 파형을 나타내는 그래프이다.
본 실시예에서 슬루 레이트(slew rate)는 시간의 변화에 따른 전압의 변화를 의미한다. 도 11b를 참조하여 전술한 바와 같이, 제1 셋 기입 구간(T1)에 워드 라인에 제1 전압(V1)이 인가되고, 제2 셋 기입 구간(T2)에 워드 라인에 제3 전압(V3)이 인가된다. 비트 라인에는 제2 전압(V2)이 인가되고, 전압의 변화가 없으므로, 선택된 메모리 셀에 인가되는 선기 전압 펄스(Vpp)의 슬루 레이트는 워드 라인의 전압 변화와 실질적으로 동일할 수 있다.
도 17a를 참조하면, 워드 라인에 제1 전압(V1)이 인가될 때, 또는 제3 전압(V3)이 인가될 때, 워드 라인의 전압 레벨의 변화는 시간에 대한 기울기를 갖게 되며, 이러한 기울기를 슬루 레이트라고 한다.
도 17b를 참조하면, 워드 라인의 슬루 레이트는 복수의 슬루 레이트(S1, S2, S3) 중 하나로 설정될 수 있다. 제1 슬루 레이트(S1)일 때, 전압 변화 속도가 가장 빠르며, 제3 슬루 레이트(S3)일 때 전압 변화 속도가 제일 느릴 수 있다.
본 발명의 실시예에 있어서, 온도 변화, 기입이 수행되는 메모리 셀의 물리적 위치 등에 기초하여 워드 라인의 슬루 레이트가 조절될 수 있다.
도 17b에 도시된 바와 같이, 온도가 높을수록 워드 라인의 슬루 레이트가 느리게 설정될 수 있고, 선택된 메모리 셀이 워드 라인에 전압이 인가되는 엑세스 포인트로부터 거리가 멀수록 워드 라인의 슬루 레이트가 느리게 설정될 수 있다. 한편, 라이징 슬루 레이트와 폴링 슬루 레이트는 독립적으로 설정될 수 있다. 예컨대 워드 라인의 전압이 이전 전압 레벨(Vprec)에서 제1 전압(V1)의 전압 레벨로 증가될 때의 슬루 레이트와 워드 라인의 전압이 제1 전압(V1)에서 제3 전압(V3)으로 감소될 때의 슬루 레이트는 다르게 설정될 수 있다.
도 18은 본 발명의 다른 실시에에 따른 메모리 장치를 나타내는 회로도이다.
도 18을 참조하면, 메모리 장치(100d)는 메모리 셀 어레이(110), 기입 회로(121), 독출 회로(122), 로우 디코더(150), 칼럼 디코더(160), 제1 및 제2 드라이버(170, 180) 및 전압 변환부(175)를 포함할 수 있다.
도 18의 메모리 장치(100d)를 도 12의 메모리 장치(100b)와 비교하면, 메모리 장치(100d)는 전압 변환부(175)를 더 포함할 수 있다. 전압 변환부(175)는 셋 고전압(Vset_H)을 인가받고, 셋 제어신호(CTRL_set)에 기초하여 전압을 변환하여 출력할 수 있다. 셋 제어신호(CTRL_set)는 제어 로직(도 2의 130)으로부터 수신될 수 있다. 예컨대, 전압 변환부(175)는 제1 전압(V1)을 인가받아. 제1 셋 기입 구간 시, 제1 전압(V1)을 제1 드라이버(170)으로 출력하고, 제2 셋 기입 구간 시, 제1 전압(V1)을 기초로 제1 전압(V1)보다 전압 레벨이 낮은 제3 전압(V3)을 생성하여, 제1 드라이버(170)에 제공할 수 있다.
일 실시예에 있어서 전압 변환부(175)는 제1 드라이버(170)의 일부일 수 있다. 다른 실시예에 있어서, 전압 변환부(175)는 전압 생성부(도 2의 140)의 일부일 수 있다.
도 19a및 도 19b는 본 발명의 다양한 실시예에 따른 셋 기입 방법을 설명하기 위한 그래프이다.
도 19a 및 도 19b를 참조하면, 제2 셋 기입 구간(T2)에 워드 라인(WL)에 제3 전압(V3)이 인가된 이후, t4 시점에 워드 라인(WL)에 제4 전압(V4)을 인가할 수 있다. 제 4 전압(V3)은 제3 전압(V3)에 근사한 전압일 수 있다.
도 19a 도시된 바와 같이, 제4 전압(V4)은 제3 전압(V3) 보다 낮고, 제2 전압(V2)보다 높은 전압일 수 있다. 또한 도 19b에 도시된 바와 같이, 제4 전압(V4)은 제1 전압(V1)보다 낮고 제3 전압(V3) 보다 높은 전압일 수 있다.
워드 라인(WL)에 인가되는 전압을 한번 더 조절 함으로써, 셀 저항(Rcell)을 미세하게 조절할 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포한된 메모리 셀 어레이에 포함된 선택된 메모리 셀들에 대한 기입 동작을 수행하는 방법으로서, 도 1 내지 도 19에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
S110 단계에서, 선택된 메모리 셀에 선기입 전압 펄스를 인가한다. 선기입 전압 펄스는 메모리 셀의 저항 변화를 트리거하기에 충분한 전압 크기를 가질 수 있다.
이후, S120 단계에서, 선택된 메모리 셀에 전류 펄스를 인가한다. 전류 펄스는 셋 기입 전류일 수 있다. 선택된 메모리 셀에 연결된 비트 라인 또는 워드 라인에 전류원이 연결되어 전류 펄스가 인가될 수 있다. 이때, 전류 펄스를 인가한다는 것은 전류를 싱킹 또는 포싱함을 의미할 수 있다. 일 실시예에 있어서, 전류원은 워드 라인 및 비트 라인 중 높은 전압이 인가된 신호 라인에 연결되어 셋 기입 전류를 포싱할 수 있다. 다른 실시예에 있어서, 전류원은 워드 라인 및 비트 라인 중 낮은 전압이 인가된 신호 라인에 연결되어 셋 기입 전류를 싱킹할 수있다.
S130 단계에서, 선택된 메모리 셀에 기입 전압을 인가한다. 기입 전압은 셋 기입 전압일 수 있으며, 상기 선기입 전압 펄스의 펄스의 크기보다 작다. 한편, 선택된 메모리 셀에 기입 전압을 인가함과 동시에, 전류 펄스를 인가하고, 전류 펄스의 펄스 폭을 조절하여 선택된 메모리의 셀 저항을 타겟 저항값이 되도록 조절할 수 있다.
한편, S110 단계는 셋 기입 수행 초기, 즉 제1 셋 기입 구간에 수행되고, S130 단계는 S110 단계 이후 제2 셋 기입 구간에 수행될 수 있다. S120 단계는 제1 셋 기입 구간의 적어도 일부 및 제2 셋 기입 구간에 수행될 수 있다.
도 21은 도 20의 메모리 장치의 동작 방법을 보다 구체적으로 나타내는 흐름도이다.
도 21을 참조하면, S210 단계에서 선택된 메모리 셀에 연결된 제1 신호 라인에 제1 전압을 인가한다. 제1 신호 라인은 워드 라인 또는 비트 라인일 수 있다. 제1 전압은 셋 고전압일 수 있다.
S220 단계에서, 선택된 메모리 셀에 연결된 제2 신호 라인에 제2 전압을 인가한다. 제1 신호 라인은 비트 라인 또는 워드 라인일 수 있다. 제2 전압의 제1 전압의 전압 레벨보다 낮다. S210 단계 및 S220 단계가 수행됨에 따라 선택된 메모리 셀에 선기입 전압 펄스가 인가될 수 있다. 일 실시예에 있어서, S210 단계 및 S220 단계는 동시에 수행될 수 있다. 다른 실시예에 있어서, S210 단계가 수행된 후 S220 단계가 수행될 수 있다. 또 다른 실시예에 있어서, S220 단계가 S210 단계보다 먼저 수행될 수 있다.
S230 단계에서, 제2 신호 라인을 통해 셋 기입 전류를 싱크한다. 제2 신호 라인은 상대적으로 낮은 전압이 인가되는 신호 라인이다. 제2 신호 라인에 전류원이 연결되어, 셋 기입 전류를 싱크할 수 있다.
S240 단계에서, 제1 신호 라인에 제1 전압과 제2 전압 사이의 전압 레벨을 갖는 제3 전압을 인가한다. 이에 따라, 선택된 메모리 셀에 기입 전압이 인가될 수 있다.
일 실시예에 있어서 S240 단계 이후, 기입 전압의 전압 레벨을 조절할 수 있도록, 제1 신호 라인에 제4 전압이 인가될 수 있다. 제3 전압에 근사한 전압으로서, 제3 전압과 제2 전압 사이의 전압 레벨을 가질 수 있다. 또는 제4 전아은 제1 전압과 제3 전압 사이의 전압 레벨을 가질 수 있다.
도 22는 본 발명의 다른 실시예에 따른 메모리 장치에서 셋 기입 수행 시 메모리 셀 어레이에 인가되는 전압 및 전류를 설명하는 도면이다. 본 실시예에 따른 메모리 장치는 도 8의 메모리 장치를 포함할 수 있다.
도 22를 참조하면, 메모리 셀 어레이는 복수의 워드 라인(WL1 내지 WL4) 및 복수의 비트 라인(BL1 내지 BL4) 및 복수의 워드 라인(WL1 내지 WL4)과 복수의 비트 라인(BL1 내지 BL4)이 교차하는 영역에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 선택된 메모리 셀(MC_sel)이 포워드 바이어스되고, 전류 펄스가 인가되어 셋 기입 동작이 수행될 수 있다.
선택된 메모리 셀(MC_sel)은 연결된 워드 라인(WL2) 및 비트 라인(BL3)을 통해 전압을 인가받을 수 있다. 이하, 선택된 메모리 셀(MC_sel)에 연결된 워드 라인(WL) 및 비트 라인(BL)은 선택된 워드 라인 및 선택된 비트 라인이라고 지칭하기로 한다.
선택된 워드 라인(WL3)에 인가되는 셋 고전압(Vset_H)과 선택된 비트 라인(BL3)에 인가되는 셋 저전압(Vset_L)의 전위 차이에 해당하는 전압이 선택된 메모리 셀(Mc_sel)의 양단에 인가될 수 있다. 이때, 셋 저전압(Vset_L)으로서 전압 레벨이 다른 전압들이 인가될 수 있다. 셋 기입 수행 초기에 선택된 워드 라인(WL2)에 제1 전압(도 8의 V1)이, 선택된 비트 라인(BL3)에 제2 전압(V2)이 인가되고, 이후, 선택된 비트 라인(BL2)에 상기 제2 전압(V2)보다 전압 레벨이 높 제3 전압(V3)이 인가될 수 있다. 이에 따라, 선택된 메모리 셀(MC_sel) 양단에 인가되는 기입 전압이 셋 기입 수행 초기보다 낮아질 수 있다.
한편, 비선택된 메모리 셀들에 과량의 누설 전류가 발생하는 것을 방지하기 위하여, 비선택된 워드 라인들(WL1, WL3, WL4)에는 로우 인히빗 전압(Vinhx)이 인가되고, 비 선택된 비트 라인들(BL1, BL2, BL4)에는 칼럼 인히빗 전압(Vinhx)이 인가될 수 있다.
기입 회로(121b)는 전류원(CPG2)을 포함하며, 선택된 워드 라인(WL2)에 연결되어 선택된 메모리 셀(MC_sel)에 기입 전류(Iset)를 인가할 수 있다. 전류원(CPG2)은 선택된 워드 라인(WL2)에 연결되어, 선택된 워드 라인(WL2)을 통해 셋 기입 전류(Iset)를 포싱(forcing) 할 수 있다. 이에 따라, 선택된 워드 라인(WL2)을 통해 흐르는 전류는 셋 기입 전류(Iset)의 전류량에 해당하는 값으로 제한될 수 있다.
도 23은 도 22의 메모리 장치의 셋 기입 수행에 따른 전압, 전류 및 저항의 변화를 나타내는 그래프이다.
도 23을 참조하면, 셋 기입 구간(Tset)은 제1 셋 기입 구간(T1) 및 제2 셋 기입 구간(T2)을 포함할 수 있으며, 제1 셋 기입 구간(T1)에는 선택된 메모리 셀(MC)에 선기입 전압 펄스(Vpp)가 인가되어, 셀 저항(Rcell)의 변화를 트리거할 수 있다.
셋 기입 구간(Tset) 초기, 예컨대 t1 시점에 워드 라인(WL)에 제1 전압(V1)이 인가되고, 비트 라인(BL)에 제2 전압(V2)이 인가됨으로써, 선택된 메모리 셀(MC_sel)에 선기입 전압 펄스(Vpp)가 인가된다. 제1 전압(V1) 및 제2 전압(V2) 중 하나가 t1 시점 이전에 워드 라인(WL) 또는 비트 라인(BL)에 인가되어도 무방하다. 선택된 메모리 셀(MC_sel)은 포워드 바이어스된다. 이후, 워드 라인(WL)에 셋 기입 전류(Iset)가 인가되며, 이에 따라, 워드 라인(WL)을 통해 셋 기입 전류(Iset)가 포싱될 수 있다.
소정의 트리거 시간(Trig) 이후, 즉 t2 시점 이후에, 셀 저항(Rcell)이 변하면서, 셀 전류(Icell)가 증가될 수 있다. 셀 저항(Rcell)이 변할 때, 즉 t3 시점에, 비트 라인(BL)에 제3 전압(V3)을 인가하여, 선택된 메모리 셀(MC_sel) 양단에 인가되는 전압을 낮출 수 있다. 셀 전류(Icell)는 셋 기입 전류(Iset)로 유지될 수 있다. 제2 셋 기입 구간(T2) 동안, 워드 라인(WL)은 제1 전압(V1)으로, 비트 라인(BL)은 제3 전압(V3)으로 유지되며, 셋 기입 전류(Iset)를 조절함에 따라, 셀 저항(Rcell)은 타겟 셋 저항(Rset)으로 가변될 수 있다.
도 24는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(20)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 장치(300)는 메모리 셀 어레이(310), 기입/독출 회로(320) 및 제어 로직(330)을 포함할 수 있다. 메모리 컨트롤러(400)는 기입 제어부(410)를 포함할 수 있으며, 또한 메모리 컨트롤러(400)은 온도 센서(420)을 포함할 수 있다.
기입 제어부(410)는 메모리 장치(300)의 기입 동작과 관련한 요소, 예컨대, 선기입 전압 펄스의 전압 크기, 선기입 전압 펄스가 인가되는 시간 구간, 선기입 전압 펄스의 슬루 레이트 또는 또는 선기입 전압 펄스를 구성하는 전압들의 전압 레벨 등을 결정하고, 기입 동작과 관련한 요소를 제어하기 위한 신호를 제어 신호(CTRL)로서 메모리 장치(300)에 제공할 수 있다.
온도 센서(420)는 메모리 시스템(20) 내부의 온도를 검출하고, 검출 신호를 발생한다. 검출 신호는 기입 제어부(410)에 제공되고, 기입 제어부(410)는 온도 변화에 대응하여 상기 기입 동작과 관련한 요소들을 결정할 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 25를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 24에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 26은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 26을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 인히빗 전압들의 개수 또는 인히빗 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 28을 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 23에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 메모리 시스템
100, 100a, 100b, 100c, 100d: 메모리 장치
130, 130a, 130b, 130c: 제어 로직
140, 140a, 140b, 140c: 전압 생성부

Claims (20)

  1. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    제1 셋 기입 구간에, 선택된 메모리 셀에 연결되는 제1 신호 라인에 제1 전압을 인가하고 제2 신호 라인에 상기 제1 전압보다 전압 레벨이 낮은 제2 전압을 인가함으로써 상기 선택된 메모리 셀에 선 기입 전압을 인가하는 단계; 및
    제2 셋 기입 구간에, 상기 제1 신호 라인에 상기 제1 전압보다 전압 레벨이 낮고, 상기 제2 전압보다 전압 레벨이 높은 제3 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 제2 셋 기입 구간은 상기 제1 셋 기입 구간보다 긴 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제1 항에 있어서, 상기 선택된 메모리 셀에 선기입 전압을 인가하는 단계 이후, 상기 제2 신호 라인에 기입 전류 펄스를 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  4. 제3 항에 있어서, 상기 기입 전류 펄스는,
    상기 제1 셋 기입 구간의 적어도 일부 및 상기 제2 셋 기입 구간의 적어도 일부의 구간 동안 인가되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제3 항에 있어서, 상기 기입 전류 펄스를 인가하는 단계는,
    상기 제2 신호 라인에 흐르는 전류를 상기 기입 전류 펄스의 전류량으로 제한하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1 항에 있어서, 상기 메모리 장치의 온도를 측정하는 단계를 더 포함하고,
    상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이 또는 상기 제1 셋 기입 구간의 길이 중 적어도 하나는 온도에 기초하여 가변되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제6 항에 있어서,
    상기 측정된 온도가 높을수록 상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이가 작게 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제6 항에 있어서,
    상기 측정된 온도가 높을수록 상기 제1 셋 기입 구간의 길이는 작게 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제1 항에 있어서,
    상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이는 상기 선택된 메모리 셀의 물리적 위치에 따라서 가변되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 제9 항에 있어서,
    상기 선택된 메모리 셀이, 상기 제1 전압 및 상기 제3 전압이 인가되는 엑세스 노드로부터 멀수록 상기 제1 전압과 상기 제2 전압의 전압 레벨의 차이가 크게 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  11. 제1 항에 있어서, 상기 제1 전압 및 상기 제3 전압이 인가되는 엑세스 노드 전압의 슬루 레이트(slew rate)는 상기 선택된 메모리 셀의 물리적 위치에 따라서 가변되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 선택된 메모리 셀이, 상기 엑세스 노드로부터 멀수록 상기 엑세스 노드 전압의 슬루 레이트가 높은 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제1 항에 있어서, 제3 셋 기입 구간에, 상기 제2 전압보다 전압 레벨이 높고, 상기 제3 전압보다 전압 레벨이 낮은 제4 전압을 인가함으로써, 상기 선택된 메모리 셀에 제3 기입 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제1 항에 있어서, 제3 셋 기입 구간에, 상기 제3 전압보다 전압 레벨이 높고, 상기 제1 전압보다 전압 레벨이 낮은 제5 전압을 인가함으로써, 상기 선택된 메모리 셀에 제4 기입 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    제1 기입 구간 동안 선택된 메모리 셀에 선기입 전압을 인가하는 단계;
    상기 제1 기입 구간에 연속하는 제2 기입 구간 동안 상기 선택된 메모리 셀에 상기 선기입 전압보다 전압 레벨이 낮은 기입 전압을 인가하는 단계; 및
    상기 제1 기입 구간의 적어도 일부 구간 및 상기 제2 기입 구간 동안 상기 선택된 메모리 셀에 기입 전류를 인가하는 단계를 포함하는 저항성 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 선기입 전압의 전압 레벨은,
    상기 선택된 메모리 셀의 저항 변화를 유도하는 전압 레벨 이상인 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  17. 제15 항에 있어서, 상기 선기입 전압 및 상기 기입 전압은 상기 선택된 메모리 셀에 연결된 제1 신호 라인에 인가되고 상기 기입 전류는 상기 제2 신호 라인에 인가되는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  18. 제15 항에 있어서, 상기 선택된 메모리 셀에 상기 기입 전류를 인가하는 상기 제1 기입 구간의 적어도 일부 구간 및 상기 제2 기입 구간은 연속하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  19. 제15 항에 있어서,
    상기 제2 기입 구간의 길이는 상기 제1 기입 구간의 길이보다 긴 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제15 항에 있어서, 상기 선기입 전압의 전압 레벨은,
    상기 메모리 장치의 온도, 상기 선택된 메모리 셀의 물리적 위치에 따라 가변되는 것을 특징으로 하는 메모리 장치의 동작 방법.
KR1020140148455A 2014-10-29 2014-10-29 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 KR102264162B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140148455A KR102264162B1 (ko) 2014-10-29 2014-10-29 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US14/800,727 US9355721B2 (en) 2014-10-29 2015-07-16 Resistive memory device and operating method
CN201510716402.6A CN105575424B (zh) 2014-10-29 2015-10-29 电阻式存储器件及其操作方法
US15/166,679 US9552878B2 (en) 2014-10-29 2016-05-27 Resistive memory device and operating method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140148455A KR102264162B1 (ko) 2014-10-29 2014-10-29 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20160050400A KR20160050400A (ko) 2016-05-11
KR102264162B1 true KR102264162B1 (ko) 2021-06-11

Family

ID=55853394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140148455A KR102264162B1 (ko) 2014-10-29 2014-10-29 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Country Status (3)

Country Link
US (2) US9355721B2 (ko)
KR (1) KR102264162B1 (ko)
CN (1) CN105575424B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9519531B2 (en) * 2012-11-27 2016-12-13 Samsung Electronics Co., Ltd. Memory devices and memory systems having the same
KR102264162B1 (ko) * 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102347180B1 (ko) * 2015-07-31 2022-01-04 삼성전자주식회사 저항성 메모리 장치
US9412445B1 (en) * 2015-08-12 2016-08-09 Winbond Electronics Corp. Resistive memory apparatus and reading method thereof
US20170263299A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102471524B1 (ko) * 2016-05-18 2022-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
US9786345B1 (en) 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US9799387B1 (en) * 2016-12-21 2017-10-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits with programmable memory cells and methods for programming the same
KR102313601B1 (ko) * 2017-03-24 2021-10-15 삼성전자주식회사 메모리 장치의 동작 방법
US10147475B1 (en) * 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
CN108962306A (zh) * 2017-05-17 2018-12-07 上海磁宇信息科技有限公司 自动优化写电压的磁性存储器及其操作方法
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法
KR102040103B1 (ko) 2017-05-25 2019-11-05 한국화학연구원 가변 저항 메모리 장치 및 그것의 동작 방법
US10373682B2 (en) * 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
KR102445560B1 (ko) * 2018-03-09 2022-09-22 에스케이하이닉스 주식회사 저항성 메모리 장치 및 그의 동작 방법
US10235294B1 (en) * 2018-04-23 2019-03-19 Sandisk Technologies Llc Pre-read voltage pulse for first read error handling
US10515697B1 (en) * 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells
FR3084201B1 (fr) 2018-07-17 2020-10-16 Commissariat Energie Atomique Memoire sram a courants de fuite reduits
KR102634840B1 (ko) * 2018-08-24 2024-02-08 에스케이하이닉스 주식회사 전자 장치
KR102619667B1 (ko) * 2018-09-21 2023-12-29 삼성전자주식회사 저항성 메모리 장치
US11029872B2 (en) 2018-12-18 2021-06-08 Western Digital Technologies, Inc. Non-volatile storage system with data shaping memory partitions
US10896726B2 (en) * 2019-04-02 2021-01-19 Junsung KIM Method for reading a cross-point type memory array comprising a two-terminal switching material
KR102670952B1 (ko) * 2019-07-16 2024-05-30 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102684076B1 (ko) * 2019-07-29 2024-07-10 삼성전자주식회사 저항성 메모리 장치
JP2021036483A (ja) * 2019-08-30 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 メモリチップ及びメモリチップの制御方法
KR102710370B1 (ko) * 2019-10-01 2024-09-26 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102681484B1 (ko) 2019-10-22 2024-07-08 삼성전자주식회사 메모리 장치 및 이의 동작 방법
CN113628651B (zh) * 2020-05-06 2023-12-08 华邦电子股份有限公司 电阻式内存存储装置及其操作方法
KR20210158698A (ko) * 2020-06-24 2021-12-31 삼성전자주식회사 회로를 이용하여 소정의 연산을 수행하는 장치 및 방법
US11315634B1 (en) 2020-10-20 2022-04-26 International Business Machines Corporation Device comprising tunable resistive elements
US11663074B1 (en) * 2021-11-17 2023-05-30 Macronix International Co., Ltd. Determining read voltages for memory systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100027326A1 (en) * 2008-07-30 2010-02-04 Ho Jung Kim Memory device, memory system having the same, and programming method of a memory cell
US20110188289A1 (en) * 2010-01-29 2011-08-04 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646624B2 (en) * 2006-10-31 2010-01-12 Spansion Llc Method of selecting operating characteristics of a resistive memory device
JP4410272B2 (ja) 2007-05-11 2010-02-03 株式会社東芝 不揮発性メモリ装置及びそのデータ書き込み方法
KR20090009699A (ko) * 2007-07-20 2009-01-23 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치, 이 장치를 위한 동적 메모리 셀, 및 이 장치를구비한 메모리 시스템
KR20100030979A (ko) * 2008-09-11 2010-03-19 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20100137884A (ko) * 2009-06-23 2010-12-31 삼성전자주식회사 워드 라인 저항을 보상하는 가변 저항 메모리 장치
JP2013525937A (ja) 2010-04-26 2013-06-20 モサイド・テクノロジーズ・インコーポレーテッド 相変化メモリにおける書き込み方式
US8737111B2 (en) 2010-06-18 2014-05-27 Sandisk 3D Llc Memory cell with resistance-switching layers
US8284589B2 (en) 2010-08-20 2012-10-09 Sandisk 3D Llc Single device driver circuit to control three-dimensional memory element array
EP2612357A4 (en) 2010-08-30 2015-03-04 Hewlett Packard Development Co MULTILAYER MEMORY MATRIX
KR20130033018A (ko) 2011-09-26 2013-04-03 에스케이하이닉스 주식회사 디스터번스를 줄일 수 있는 반도체 집적 회로 시스템 및 그 구동방법
KR101996020B1 (ko) * 2012-02-08 2019-07-04 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
KR101929530B1 (ko) * 2012-02-21 2019-03-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 구동 방법
KR101338360B1 (ko) 2012-04-04 2013-12-06 광주과학기술원 선택 소자, 이를 포함하는 비휘발성 메모리 셀 및 이의 제조방법
KR101962784B1 (ko) 2012-10-09 2019-03-27 삼성전자주식회사 온도에 따라 차별화된 리드 동작 및 라이트 동작을 갖는 반도체 메모리 장치
KR101998673B1 (ko) 2012-10-12 2019-07-11 삼성전자주식회사 저항성 메모리 장치 및 그것의 구동방법
KR20140075346A (ko) 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102024523B1 (ko) 2012-12-26 2019-09-24 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR102140786B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102161739B1 (ko) * 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102264162B1 (ko) * 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100027326A1 (en) * 2008-07-30 2010-02-04 Ho Jung Kim Memory device, memory system having the same, and programming method of a memory cell
US20110188289A1 (en) * 2010-01-29 2011-08-04 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array

Also Published As

Publication number Publication date
CN105575424B (zh) 2018-12-21
US20160276030A1 (en) 2016-09-22
US9355721B2 (en) 2016-05-31
CN105575424A (zh) 2016-05-11
US20160125942A1 (en) 2016-05-05
KR20160050400A (ko) 2016-05-11
US9552878B2 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
KR102264162B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102204389B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102159258B1 (ko) 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102261813B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9728252B2 (en) Resistive memory device with temperature compensation, resistive memory system, and operating method thereof
KR102178832B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102140786B1 (ko) 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR101753366B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102429905B1 (ko) 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
KR102347180B1 (ko) 저항성 메모리 장치
KR102238647B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9183932B1 (en) Resistive memory device and method of operating the same
KR102157357B1 (ko) 메모리 장치 및 상기 메모리 장치의 독출 방법
KR20160049872A (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR102136846B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant