KR102204389B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시는 복수의 메모리 셀들을 포함하는 저항성 메모리 장치에 관한 것으로서, 저항성 메모리 장치는, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 저항성 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 연결되고, 복수의 펄스들을 상기 선택된 메모리 셀에 순차적으로 제공하는 기입 회로; 상기 선택된 제1 신호 라인과 상기 기입 회로 사이의 연결 노드의 노드 전압을 검출하는 전압 검출부; 및 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 및 제2 신호 라인들에 각각 인가되는 상기 제1 및 제2 인히빗 전압들을 생성하고, 상기 노드 전압을 기초로 상기 제2 인히빗 전압의 전압 레벨을 변경하는 전압 생성 회로를 포함한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Resistive Memory Device and Operating Method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 장치에 대한 기입 동작 시, 프로그램 루프에 따른 기입 펄스의 증가로 인해 비 선택된 메모리 셀들에 발생할 수 있는 누설 전류를 감소시키고, 선택된 메모리 셀에 흐르는 셀 전류의 제어 가능성을 향상시킬 수 있는 메모리 장치를 제공하는 데에 있다.
본 개시의 다른 기술적 사상이 해결하려는 과제는 메모리 장치에 대한 기입 동작 시, 프로그램 루프에 따른 기입 펄스의 증가로 인해 비 선택된 메모리 셀들에 발생할 수 있는 누설 전류를 감소시키고, 선택된 메모리 셀에 흐르는 셀 전류의 제어 가능성을 향상시킬 수 있는 메모리 장치의 동작 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시예에 따른 저항성 메모리 장치는, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 저항성 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 연결되고, 복수의 펄스들을 상기 선택된 메모리 셀에 순차적으로 제공하는 기입 회로; 상기 선택된 제1 신호 라인과 상기 기입 회로 사이의 연결 노드의 노드 전압을 검출하는 전압 검출부; 및 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 및 제2 신호 라인들에 각각 인가되는 제1 및 제2 인히빗 전압들을 생성하고, 검출된 상기 노드 전압을 기초로 상기 제2 인히빗 전압의 전압 레벨을 변경하는 전압 생성 회로를 포함한다.
실시예들에 있어서, 상기 기입 회로는, 제1 전압에 기초하여 상기 복수의 펄스들을 생성하고, 상기 전압 검출부는, 상기 기입 회로로부터 상기 제1 전압을 수신하고, 상기 제1 전압에 기초하여, 상기 노드 전압을 검출할 수 있다.
실시예들에 있어서, 상기 기입 회로는, 기준 전류를 생성하고, 상기 제1 전압을 출력하는 기준 전류 생성부; 및 상기 제1 전압을 기초로 상기 전류 펄스를 생성하고, 상기 제1 신호 라인을 통해 상기 전류 펄스를 제공하는 펄스 생성부를 포함할 수 있다.
실시예들에 있어서, 상기 전압 검출부는, 상기 제1 전압을 기초로 상기 복수의 펄스들과 실질적으로 동일한 복수의 복제 펄스를 생성하는 펄스 복사부; 및
상기 펄스 복사부에 연결되고, 상기 복수의 복제 펄스가 제공되는 부하 회로를 포함할 수 있다.
실시예들에 있어서, 상기 전압 검출부는, 상기 펄스 복사부와 상기 부하 회로의 연결 노드의 전압 레벨을 상기 노드 전압의 전압 레벨로서 검출할 수 있다.
실시예들에 있어서, 상기 펄스 복사부는, 상기 제1 전압을 기초로 기준 전류를 미러링하여 상기 복제 펄스를 생성하는 전류 미러링 회로를 포함할 수 있다.
실시예들에 있어서, 상기 부하 회로는, 저항을 포함할 수 있으며, 상기 저항의 저항값은 상기 선택된 메모리 셀, 상기 선택된 제1 및 제2 신호 라인의 저항 성분의 합과 실질적으로 동일할 수 있다.
실시예들에 있어서, 상기 부하 회로는, 상기 메모리 셀 어레이의 로우 또는 칼럼에 대응하는 기준 셀 어레이를 포함할 수 있다.
실시예들에 있어서, 상기 기준 셀 어레이에 포함되는 기준 셀들은 상기 제1 신호 라인에 포함되는 메모리 셀들에 대응하고, 상기 기준 셀들 각각에는 대응하는 메모리 셀들에 인가되는 전압과 실질적으로 동일한 전압이 인가될 수 있다.
실시예들에 있어서, 상기 복수의 펄스들은 복수의 전류 펄스들에 대응되고, 상기 기입 회로는, 프로그램 루프의 횟수에 따라 상기 복수의 전류 펄스들 각각의 진폭 및 펄스 폭 중 적어도 하나를 증가시킬 수 있다.
실시예들에 있어서, 상기 전압 생성 회로는, 상기 노드 전압의 전압 레벨이 감소하는 경우, 상기 제2 인히빗 전압의 전압 레벨이 감소하도록 상기 제2 인히빗 전압의 전압 레벨을 조절할 수 있다.
실시예들에 있어서, 상기 전압 생성 회로는, 상기 노드 전압의 전압 레벨이 증가하는 경우, 상기 제2 인히빗 전압의 전압 레벨이 증가하도록 상기 제2 인히빗 전압의 전압 레벨을 조절할 수 있다.
본 개시의 다른 기술적 사상에 따른 저항성 메모리 장치는, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 저항성 메모리 셀들을 포함하는 메모리 셀 어레이; 프로그램 루프의 횟수에 따라 진폭 및 펄스 폭 중 적어도 하나가 증가하는 복수의 셋 펄스들을 선택된 메모리 셀에 연결된 선택된 제1 신호 라인에 순차적으로 제공하는 기입 회로; 및 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 및 제2 신호 라인들에 각각 인가되는 제1 및 제2 인히빗 전압들을 생성하고, 상기 복수의 셋 펄스의 증가에 따른 상기 선택된 제1 신호 라인의 전압의 변화에 따라 상기 제2 인히빗 전압의 전압 레벨을 변경하는 인히빗 전압 생성부를 포함한다.
실시예들에 있어서, 상기 인히빗 전압 생성부는, 상기 선택된 제1 신호 라인의 전압 레벨을 검출하는 전압 검출부; 및 검출된 상기 제1 신호 라인의 전압 레벨에 기초하여 상기 제2 인히빗 전압의 전압 레벨을 조절하는 전압 생성 회로를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 셋 펄스들은 복수의 전류 펄스들에 대응하고, 상기 기입 회로는, 기준 전류를 기초로 상기 복수의 전류 펄스들을 생성하는 펄스 생성부를 포함하고, 상기 인히빗 전압 생성부는, 상기 기준 전류를 기초로 상기 복수의 전류 펄스들과 실질적으로 동일한 복수의 복제 전류 펄스들을 생성하는 펄스 복사부 및 상기 복수의 전류 펄스들이 인가되는 부하 회로를 포함하고, 상기 인히빗 전압 생성부는, 상기 펄스 복사부 및 상기 부하 회로의 연결 노드의 전압을 기초로 제1 신호 라인의 전압 레벨의 변화를 검출할 수 있다.
본 개시의 기술적 사상에 따르면, 메모리 장치에 대한 기입 동작 시, 인히빗 전압을 조절함으로써 기입 펄스의 증가로 인해 선택된 신호 라인과 기입 회로 사이의 연결 노드의 노드 전압이 변경되더라도 비 선택된 메모리 셀에 발생할 수 있는 누설 전류를 감소시킬 수 있다.
또한, 비 선택된 메모리 셀에 발생할 수 있는 누설 전류를 감소시킴으로써, 기입 회로에서 제공되는 셋 전류를 선택된 메모리 셀에 안정적으로 공급할 수 있으므로, 선택된 메모리 셀에 흐르는 셀 전류의 제어 가능성을 향상시킬 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6은 본 개시의 일 실시예에 따른 인히빗 전압 생성부를 포함하는 메모리 장치를 나타내는 블록도이다.
도 7은 본 개시의 일 실시예에 따른 셋 기입 동작 시, 메모리 셀 어레이와 기입 회로의 연결 관계를 나타내는 회로도이다.
도 8a는 도7의 기입 회로에서 제공되는 셋 전류의 일 예를 나타내는 그래프이다.
도 8b는 도 7의 기입 회로와 선택된 비트 라인 사이의 연결 노드의 노드 전압의 일 예를 나타내는 그래프이다.
도 9는 본 개시의 일 실시예에 따른 인히빗 전압 생성부를 포함하는 메모리 장치의 일 예를 개략적으로 나타내는 회로도이다.
도 10은 본 개시의 다른 실시예에 따른 인히빗 전압 생성부를 포함하는 메모리 장치의 일 예를 개략적으로 나타내는 회로도이다.
도 11은 도 7의 메모리 셀 어레이 및 기입 회로를 포함하는 메모리 장치의 일 예를 나타내는 회로도이다.
도 12는 도 9 및 도 10의 기입 회로의 일 예를 상세하게 나타내는 회로도이다.
도 13은 본 개시의 다른 실시예에 따른 셋 기입 동작 시, 메모리 셀 어레이와 기입 회로의 연결 관계를 나타내는 회로도이다.
도 14a는 도 13의 기입 회로에서 제공되는 셋 전류의 일 예를 나타내는 그래프이다.
도 14b는 도 13의 기입 회로와 선택된 워드 라인 사이의 연결 노드의 노드 전압의 일 예를 나타내는 그래프이다.
도 15는 본 개시의 다른 실시예에 따른 인히빗 전압 생성부를 포함하는 메모리 장치의 일 예를 개략적으로 나타내는 회로도이다.
도 16은 본 개시의 일 실시예에 따른 인히빗 전압 생성부를 포함하는 메모리 장치의 일 예를 개략적으로 나타내는 회로도이다.
도 17은 도 13의 메모리 셀 어레이 및 기입 회로를 포함하는 메모리 장치의 일 예를 나타내는 회로도이다.
도 18은 도 15 및 도 16의 기입 회로의 일 예를 상세하게 나타내는 회로도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 도 19의 S140 단계의 일 예를 구체적으로 나타내는 흐름도이다.
도 21은 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22는 본 개시의 실시예들에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 23은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24는 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다. 본 개시의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 개시를 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 개시의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 개시의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(control logic)(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 메모리 셀 어레이(110)에 저장될 데이터(DATA)를 메모리 장치(100)에 송신하고, 독출된 데이터(DATA)를 메모리 장치(100)로부터 수신할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다.
일 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell) 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티 레벨 셀을 함께 포함할 수 있다.
싱글레벨 셀은 저 저항 상태 또는 고 저항 상태를 가질 수 있으며 저 저항 상태는 셋 상태, 고 저항 상태는 리셋 상태로 지칭될 수 있다. 멀티 레벨 셀은 적어도 4개의 저항 상태들 중 하나를 가질 수 있다. 예컨대, 2 비트로 프로그램되는 멀티 레벨셀은 4개의 저항 상태들 중 하나를 가질 수 있다. 3 비트로 프로그램되는 트리플 레벨 셀은 8개의 저항 상태들 중 하나를 가질 수 있다.
메모리 셀 어레이(110)는 2차원 수평 구조로 배치된 메모리 셀들을 포함할 수 있다. 더 나아가, 메모리 셀 어레이(110)는 3차원 수직 구조로 배치된 메모리 셀들을 포함할 수 있다.
본 개시의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 ReRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 ReRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 선택된 메모리 셀에 연결된 선택된 제1 신호 라인 또는 선택된 제2 신호 라인에 선택적으로 연결되고 상기 선택된 제1 신호 라인 또는 선택된 제2 신호 라인을 통해 선택된 메모리 셀에 전류 펄스 또는 전압 펄스를 제공함으로써, 상기 메모리 셀에 대한 기입 및 독출 동작을 수행할 수 있다. 일 실시예에서, 기입/독출 회로(120)가 선택된 제1 신호 라인에 연결된 경우, 복수의 펄스들은 선택된 제1 신호 라인을 통해 선택된 메모리 셀에 인가될 수 있다. 다른 실시예에서, 기입/독출 회로(120)가 선택된 제2 신호 라인에 연결된 경우, 복수의 펄스들은 선택된 제2 신호 라인을 통해 선택된 메모리 셀에 인가될 수 있다.
기입/독출 회로(120)는 선택된 메모리 셀에 대해 프로그램 루프들을 수행할 수 있다. 이때, 프로그램 루프들의 전체 횟수는 N으로 미리 결정될 수 있고, N은 2 이상의 자연수이다. 본 실시예에서, 기입/독출 회로(120)는 선택된 메모리 셀에 프로그램 루프의 횟수에 따라 진폭 및 펄스 폭 중 적어도 하나가 증가하는 제1 내지 제N 펄스들을 순차적으로 인가함으로써, 선택된 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(130)은 기입 또는 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다.
제어 로직(130)은 선택된 메모리 셀에 순차적으로 인가되는 복수의 펄스들 각각이 프로그램 루프의 횟수에 따라 증가하도록 복수의 펄스들을 결정할 수 있다. 구체적으로, 제어 로직(130)은 복수의 펄스들 각각의 진폭 및 펄스 폭 중 적어도 하나가 프로그램 루프의 횟수에 따라 증가하도록 복수의 펄스들을 결정할 수 있다.
인히빗 전압 생성부(140)는 비 선택된 메모리 셀에 인가되는 제1 및 제2 인히빗 전압들 생성할 수 있다. 비 선택된 메모리 셀에 연결된 비 선택된 제1 및 제2 신호 라인에 상기 제1 및 제2 인히빗 전압들이 각각 인가될 수 있다. 메모리 셀 어레이(110)에 대한 기입 및 독출 동작이 수행될 때, 비 선택된 메모리 셀에 상기 제1 및 제2 인히빗 전압이 인가됨으로써, 상기 비 선택된 메모리 셀에 과다한 누설 전류가 발생하는 것을 방지할 수 있다.
한편, 전술한 바와 같이, 메모리 셀 어레이(110)에 대한 기입 동작 수행 시, 프로그램 루프의 횟수에 따라, 선택된 메모리 셀에 제공되는 복수의 펄스들의 진폭 및 펄스 폭 중 적어도 하나가 증가함에 따라 기입/독출 회로(120)가 연결되는 선택된 제1 또는 제2 신호 라인의 전압의 변경될 수 있다. 선택된 제1 또는 제2 신호 라인의 전압이 변경될 경우, 선택된 제1 또는 제2 신호 라인과 연결된 비 선택된 제1 또는 제2 신호 라인 사이의 전압 차이가 증가할 수 있으며, 이에 따라, 비 선택된 메모리 셀들에 발생하는 누설 전류가 증가할 수 있다.
본 실시예에 따르면, 인히빗 전압 생성부(140)는 기입/독출 회로(120)가 연결되는 선택된 제1 또는 제2 신호 라인의 전압의 변화에 따라 제1 및 제2 인히빗 전압들 중 적어도 하나의 전압 레벨을 변경할 수 있다.
일 실시예에 있어서, 기입/독출 회로(120)에 연결된 선택된 제1 또는 제2 신호 라인의 전압이 감소하는 경우, 인히빗 전압 생성부(140)는 제1 및 제2 인히빗 전압들 중 적어도 하나의 전압 레벨이 감소되도록 조절할 수 있다. 예컨대, 선택된 제1 신호 라인의 전압이 감소하는 경우, 인히빗 전압 생성부(140)는 제2 인히빗 전압의 전압 레벨을 감소시킬 수 있다. 제2 신호 라인의 전압이 감소하는 경우, 인히빗 전압 생성부(140)는 제1 인히빗 전압의 전압 레벨을 감소시킬 수 있다.
다른 실시예에 있어서, 기입/독출 회로(120)에 연결된 선택된 제1 또는 제2 신호 라인의 전압이 증가하는 경우, 인히빗 전압 생성부(140)는 제1 및 제2 인히빗 전압들 중 적어도 하나의 전압 레벨이 증가되도록 조절할 수 있다.
일 실시예에 있어서, 인히빗 전압 생성부(140)는 선택된 제1 또는 제2 신호라인과 기입/독출 회로(120) 사이의 연결 노드의 노드 전압을 검출하고, 검출된 노드 전압에 기초하여 상기 제1 및 제2 인히빗 전압들 중 적어도 하나의 전압 레벨을 조절할 수 있다.
이와 같이, 본 개시의 실시예에 따른 메모리 시스템(10)은 제1 및 제2 인히빗 전압들 중 적어도 하나의 전압 레벨을, 선택된 제1 또는 제2 신호 라인의 전압 레벨의 변화에 따라 조절할 수 있다. 이에 따라, 선택된 제1 또는 제2 신호 라인의 전압 레벨의 변화에도 불구하고, 선택된 제1 또는 제2 신호 라인과 이에 연결된 비 선택된 제1 또는 제2 신호 라인 사이의 전압 차이가 증가하지 않을 수 있으며, 비 선택된 메모리 셀들에 발생하는 누설 전류가 감소될 수 있다.
또한, 메모리 시스템(10)은 비 선택된 메모리 셀에 발생할 수 있는 누설 전류를 감소시킴으로써, 기입 회로에서 제공되는 셋 전류를 선택된 메모리 셀에 안정적으로 공급할 수 있으므로, 선택된 메모리 셀에 흐르는 셀 전류의 제어 가능성을 향상시킬 수 있다
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직 (130), 인히빗 전압 생성부(140), 일반 전압 생성부(150), 로우 디코더(160) 및 칼럼 디코더(170)를 포함할 수 있고, 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다.
로우 디코더(160)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(160)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압을 제어하거나 선택된 워드 라인의 연결 관계를 제어할 수 있다.
칼럼 디코더(170)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(170)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인에 인가되는 전압을 제어하거나 선택된 비트 라인의 연결 관계를 제어할 수 있다.
기입/독출 회로(120)는 로우 디코더(160) 또는 칼럼 디코더(170)에 선택적으로 연결될 수 있으며, 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결될 수 있다. 일 실시예에서, 기입 회로(121) 및 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다. 다른 실시예에서, 기입 회로(121) 및 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 워드 라인(WL)에 연결되고, 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 비트 라인(BL)에 연결되고, 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다.
본 실시예에서, 기입/독출 회로(120)는 메모리 셀 어레이(110)에 대한 동작 종류에 따라, 워드 라인(WL)과 비트 라인(BL) 중 상대적으로 낮은 전압 쪽에 연결될 수 있다. 예를 들어, 메모리 셀 어레이(110)에 대한 기입 동작이 수행되는 경우, 비트 라인(BL)에 상대적으로 고 전압이 인가되고, 워드 라인(WL)에 상대적으로 저 전압이 인가된다면, 기입/독출 회로(120)는 워드 라인(WL)에 연결될 수 있다. 그러나, 이는 본 개시의 일 실시예에 불과하며, 다른 실시예에서, 기입/독출 회로(120)는 워드 라인(WL)과 비트 라인(BL) 중 상대적으로 높은 전압 쪽에 연결될 수도 있다.
기입 회로(121)는 선택된 비트 라인 또는 선택된 워드 라인에 연결되어, 선택된 메모리 셀(MC)에 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 펄스는 프로그램 펄스 또는 기입 펄스라고 지칭할 수 있다. 일 실시예에서, 펄스는 전류 펄스일 수 있고, 다른 실시예에서, 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 선택된 메모리 셀(MC)의 저항이 감소하는 방향으로 선택된 메모리 셀(MC)을 프로그램하는 셋 방향의 기입 동작, 즉, 셋 기입 동작을 수행할 수 있다. 일 실시예에 있어서, 셋 기입 동작 수행 시, 기입 회로(121)는 선택된 메모리 셀(MC)에 전류 펄스를 제공할 수 있다.
또한, 기입 회로(121)는 선택된 메모리 셀(MC)의 저항이 증가하는 방향으로 선택된 메모리 셀(MC)을 프로그램하는 리셋 방향의 기입 동작, 즉, 리셋 기입 동작을 수행할 수 있다. 일 실시예에 있어서, 리셋 기입 동작 수행 시, 기입 회로(121)는 선택된 메모리 셀(MC)에 전압 펄스를 제공할 수 있다.
본 실시예에서, 기입 회로(121)는 선택된 메모리 셀(MC)에 제1 내지 제N 전류 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 회수가 증가함에 따라 제1 내지 제N 전류 펄스들은 증가하는 전류 레벨을 가질 수 있다. 일 실시예에서, 기입 회로(121)는 제1 내지 제N 전류 펄스들을 선택된 메모리 셀(MC)에 순차적으로 제공함으로써, 선택된 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 수 있다.
또한, 본 실시예에서, 기입 회로(121)는 선택된 메모리 셀(MC)에 제1 내지 제N 전압 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 횟수가 증가함에 따라 제1 내지 제N 전압 펄스들은 증가하는 전압 레벨을 가질 수 있다. 일 실시예에서, 기입 회로(121)는 제1 내지 제N 전압 펄스들을 선택된 메모리 셀(MC)에 순차적으로 제공함으로써, 선택된 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 수 있다.
일 실시예에서, 각 프로그램 루프는 순차적으로 수행되는 프로그램 동작(즉, 기입 동작) 및 검증 동작을 포함할 수 있다. 다른 실시예에서, 복수의 프로그램 루프들 중 적어도 일부 프로그램 루프들은 프로그램 동작만 포함할 수도 있다. 예를 들어, N번의 프로그램 루프들 중 초반에 수행되는 일부 프로그램 루프들에 대해서는 검증 동작 없이 프로그램 동작만을 수행함으로써 동작 속도를 향상시킬 수 있다.
독출 회로(122)는 선택된 비트 라인(BL) 또는 선택된 워드 라인(WL)에 연결되어 선택된 메모리 셀(MC)에 저장된 데이터(DATA)를 독출할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 선택된 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 선택된 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 선택된 메모리 셀(MC)에 대한 독출 동작을 수행하여 선택된 메모리 셀(MC)의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 선택된 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 선택된 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다. 구체적으로, 독출 회로(122)는 제1 내지 제N 펄스들이 각각 인가된 선택된 메모리 셀들(MC)의 저항을 각각 독출하고, 독출 결과를 기입 회로(121) 또는 제어 로직(130)에 제공할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA)를 기입 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 인히빗 전압 생성부(140), 일반 전압 생성부(150), 로우 디코더(160) 및 칼럼 디코더(170)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다. 예를 들어, 동작 제어 신호들(CTRL_op)은 기입 인에이블(enable) 신호(WEN), 독출 인에이블 신호(REN), 센스 인에이블 신호(SEN), 방전(discharge) 신호(DIS), 프리차지(precharge) 인에이블 신호(PRE) 및 기입 제어 신호(WCS) 등을 포함할 수 있으며, 이에 대해서는 도 12및 18을 참조하여 후술하기로 한다.
또한, 제어 로직(130)은 커맨드(CMD), 제어 신호(CTRL) 및 독출 회로(122)로부터 수신한 패스/페일 신호(P/F)를 기초로 하여 전압 제어 신호(CTRL_vol) 및 인히빗 제어 신호(CTRL_inh)를 생성할 수 있다. 제어 로직(130)은 생성된 전압 제어 신호(CTRL_vol) 및 인히빗 제어 신호(CTRL_inh)를 일반 전압 생성부(150) 및 인히빗 전압 생성부(140)에 각각 제공할 수 있다.
이때, 전압 제어 신호(CTRL_vol)는 일반 전압 생성부(150)에서 제공되는 전압들의 레벨을 조절하기 위한 신호이며, 인히빗 제어 신호(CTRL_inh)는 인히빗 전압 생성부(140)에서 제공되는 인히빗 전압들의 전압 레벨을 조절하기 위한 신호이다.
나아가, 제어 로직(130)은 어드레스(ADDR)로부터 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)를 분리하여, 로우 디코더(160)에 로우 어드레스(X_ADDR)를 제공하고, 칼럼 디코더(170)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
일반 전압 생성부(150)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 일반 전압 생성부(150)는 선택된 메모리 셀(MC_sel)에 인가되는 리셋 기입 전압(Vreset), 셋 기입 전압(Vset) 및 독출 전압(Vread)을 생성할 수 있다. 또한, 일반 전압 생성부(150)는 기입/독출 회로(120)에 인가되는 전원 전압(Vdd) 및 프리차지 전압(Vpre)을 생성할 수 있다. 또한, 일반 전압 생성부(150)는 기입 회로(121)에서 펄스들을 생성하기 위해 필요한 제어 전압(Vc)을 생성할 수 있다.
인히빗 전압 생성부(140)는 인히빗 제어 신호(CTRL_inh)를 기초로 하여 비 선택된 비트 라인에 인가되는 제1 인히빗 전압(Vinhy) 및 비 선택된 워드 라인에 인가되는 제2 인히빗 전압(Vinhx)을 생성할 수 있다. 본 실시예에서, 제1 인히빗 전압(Vinhy) 및 제2 인히빗 전압(Vinhx) 중 적어도 하나의 전압 레벨은, 기입/독출 회로(120)에 연결된 선택된 비트 라인 또는 선택된 워드 라인의 전압 레벨의 변화에 적응적으로 변경될 수 있다.
일 실시예에 있어, 인히빗 전압 생성부(140)는 상기 선택된 비트 라인 또는 선택된 워드 라인의 전압 레벨을 검출하고, 검출된 전압 레벨에 기초하여 상기 제1 인히빗 전압(Vinhy) 및 제2 인히빗 전압(Vinhx) 중 적어도 하나의 전압 레벨을 조절할 수 있다. 이를 위해, 인히빗 전압 생성부(140)는 전압 검출부(141)를 구비할 수 있다. 전압 검출부(141)는 선택된 비트 라인 또는 선택된 워드 라인과 기입/독출 회로(120) 사이의 연결 노드의 노드 전압을 검출할 수 있다.
본 실시예에서, 전압 검출부(141)는 인히빗 전압 생성부(140)에 구비되는 것으로 도시하였으나, 전압 검출부(141)는 인히빗 전압 생성부(140)와는 별도의 기능 블록으로 구현될 수 있다.
이와 같이, 본 개시의 실시예에 따른 메모리 장치(100)는, 메모리 장치에 대한 기입 동작 시 선택된 비트 라인 또는 선택된 워드 라인의 전압 레벨을 검출하고, 검출된 전압 레벨에 기초하여 인히빗 전압을 조절함으로써 기입 펄스의 증가로 인해 선택된 신호 라인, 즉 선택된 비트 라인 또는 선택된 워드 라인과, 기입 회로 사이의 연결 노드의 노드 전압이 변경되더라도 비 선택된 메모리 셀에 발생할 수 있는 누설 전류를 감소시킬 수 있다.
또한, 메모리 장치(100)는 비 선택된 메모리 셀에 발생할 수 있는 누설 전류를 감소시킴으로써, 기입 회로에서 제공되는 셋 전류를 선택된 메모리 셀에 안정적으로 공급할 수 있으므로, 선택된 메모리 셀에 흐르는 셀 전류의 제어 가능성을 향상시킬 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 도 3에는 수평 구조의 2차원 메모리가 도시되었으나 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드, 다시 말해 선택 소자(D)의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 개시의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비 선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 소스 라인(SL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비 선택될 수 있다. 메모리 셀(MCc)이 선택되면, 소스 라인(SL) 또는 비트 라인(BL)을 통해 메모리 셀(MCc)에 전류가 흐를 수 있다.
도 6은 본 개시의 일 실시예에 따른 인히빗 전압 생성부를 포함하는 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 메모리 장치(100a)는 셀 어레이(110), 기입 회로(121) 및 인히빗 전압 생성부(140)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 6에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100a)에도 포함될 수 있다.
메모리 셀 어레이(110)는 선택된 메모리 셀(SMC)과 비 선택된 메모리 셀(UMC)로 구분될 수 있다. 선택된 메모리 셀(SMC)은 기입/독출 회로(120)와 연결될 수 있고, 비 선택된 메모리 셀(UMC)은 인히빗 전압 생성부(140)와 연결되어, 제1 및 제2 인히빗 전압(Vinhx, Vinhy)을 제공받을 수 있다.
인히빗 전압 생성부(140)는 전압 검출부(141) 및 전압 생성 회로(142)를 포함할 수 있다. 전압 검출부(141)는 선택된 메모리 셀(SMC)에 연결된 선택된 비트 라인 또는 선택된 워드 라인의 전압 레벨을 검출할 수 있다. 전압 생성 회로(142)는 제1 및 제2 인히빗 전압(Vinhy, Vinhx)을 생성하되, 상기 검출된 전압 레벨에 기초하여 제1 및 제2 인히빗 전압(Vinhy, Vinhx) 중 적어도 하나의 전압 레벨을 변경할 수 있다.
도 1 및 도 2를 참조하여 상술한 바와 같이, 프로그램 루프의 횟수가 증가함에 따라 선택된 메모리 셀(SMC)에 연결된 선택된 비트 라인 또는 선택된 워드 라인의 전압이 증가 또는 감소할 수 있다. 다시 말해, 선택된 메모리 셀(SMC)과 기입 회로(121) 사이의 연결 노드(CN)의 전압(VN)이 프로그램 루프의 횟수가 증가함에 따라 증가 또는 감소할 수 있다.
전압 검출부(141)는 상기 연결 노드(CN)의 전압(VN)을 검출함으로써, 선택된 제1 신호 라인 또는 선택된 제2 신호 라인의 전압 레벨을 검출할 수 있다. 전압 검출부(141)는 검출된 노드 전압(VN)을 전압 생성 회로(142)에 제공할 수 있다.
일 실시예에 있어서, 전압 검출부(141)는 기입 회로(121)로부터 제공되는 기입 회로(121)의 적어도 한 노드의 전압을 기초로 연결 노드(CN)의 노드 전압(VN)을 검출할 수 있다.
일 실시예에서, 전압 검출부(141)는 각 프로그램 루프에서 검증 동작이 수행되는 동안, 연결 노드(CN)의 노드 전압(VN)을 검출할 수 있다. 다른 실시예에서, 전압 검출부(180)는 각 프로그램 루프에서 검증 동작과 관계 없이 프로그램 동작 직후에, 연결 노드(CN)의 노드 전압(VN)을 검출할 수 있다.
전압 생성 회로(142)는 검출된 노드 전압(VN)의 변화, 다시 말해 선택된 비트 라인 또는 선택된 워드 라인의 전압의 변화에 따라 제1 및 제2 인히빗 전압(Vinhy, Vinhx) 중 적어도 하나의 전압 레벨을 변경할 수 있다.
일 실시예로서, 상기 노드 전압(VN)이 선택된 비트 라인과 기입 회로(121) 사이의 노드의 전압일 경우, 전압 생성 회로(142)는 제2 인히빗 전압(Vinhx)의 전압 레벨을 변경할 수 있다. 전압 생성 회로(142)는 상기 노드 전압(VN)이 감소하는 경우, 상기 제2 인히빗 전압(Vinhx)의 전압 레벨이 감소되도록 조절하고, 상기 노드 전압(VN)이 증가하는 경우, 상기 제2 인히빗 전압(Vinhx)의 전압 레벨이 증가되도록 조절할 수 있다. 더 나아가, 전압 생성 회로(142)는 제2 인히빗 전압(Vinhx)의 변경에 따라 제1 인히빗 전압(Vinhy)의 전압 레벨을 변경할 수도 있다.
다른 실시예로서, 상기 노드 전압(VN)이 선택된 워드 라인과 기입 회로(121) 사이의 노드의 전압일 경우, 전압 생성 회로(142)는 제1 인히빗 전압(Vinhy)의 전압 레벨을 변경할 수 있다. 전압 생성 회로(142)는 상기 노드 전압(VN)이 감소하는 경우, 상기 제1 인히빗 전압(Vinhy)의 전압 레벨이 감소되도록 조절하고, 상기 노드 전압(VN)이 증가하는 경우, 상기 제1 인히빗 전압(Vinhy)의 전압 레벨이 증가되도록 조절할 수 있다. 더 나아가, 전압 생성 회로(142)는 제1 인히빗 전압(Vinhy)의 변경에 따라 제2 인히빗 전압(Vinhx)의 전압 레벨을 변경할 수도 있다.
일 실시예에 있어서, 전압 생성 회로(142)는 수신되는 상기 노드 전압(VN)의 전압 레벨을 기준 전압으로서 이용하여, 제1 또는 제2 인히빗 전압(Vinhy, Vinhx)을 생성할 수 있다. 전압 생성 회로(142)는 상기 노드 전압(VN)의 변화에 대해 연속적으로 제1 또는 제2 인히빗 전압(Vinhy, Vinhx)을 증가 또는 감소시킬 수 있다.
다른 실시예에 있어서, 전압 생성 회로(142)는 미리 설정된 복수의 전압 레벨을 갖는 복수의 제1 또는 제2 인히빗 전압(Vinhy, Vinhx)들을 생성하고, 복수의 제1 또는 제2 인히빗 전압(Vinhy, Vinhx)들 중 상기 노드 전압(VN)의 전압 레벨에 대응하는 제1 또는 제2 인히빗 전압(Vinhy, Vinhx)을 선택하여 출력할 수 있다.
도 7은 본 개시의 일 실시예에 따른 셋 기입 동작 시, 메모리 셀 어레이(110A)와 기입 회로(121A)의 연결 관계를 나타내는 회로도이다.
도 7을 참조하면, 기입 회로(121A)는 전류 펄스 생성부(CPG1)를 포함할 수 있고, 전류 펄스 생성부(CPG1)는 프로그램 루프의 횟수에 따라 진폭 또는 펄스 폭이 증가하는 셋 전류(Iset)를 생성할 수 있다. 기입 회로(121A)는 선택된 비트 라인, 예컨대 제3 비트 라인(BL3)에 연결될 수 있고, 선택된 비트 라인을 통해 선택된 메모리 셀(SMC)에 셋 전류(Iset)를 제공할 수 있다. 이에 따라, 선택된 메모리 셀(SMC)의 저항이 감소하는 셋 기입 동작이 수행될 수 있다. 이때, 셋 전류(Iset)를 제공한다는 것은 셋 전류(Iset)를 싱킹(sinking) 또는 소싱(sourcing) 한다는 의미를 모두 포함한다.
이때, 도시된 바와 같이, 선택된 비트 라인이 제3 비트 라인(BL3)이고, 선택된 워드 라인이 제2 워드 라인(WL2)일 경우, 제1, 제2 및 제4 비트 라인들(BL1, BL2, BL4)은 비 선택된 비트 라인이고, 제1, 제3 및 제4 워드 라인들(WL1, WL3, WL4)은 비 선택된 워드 라인일 수 있다.
이하에서는, 비 선택된 워드 라인들(WL1, WL3, WL4)과 선택된 비트 라인(BL3)이 교차하는 영역들에 각각 배치되는 메모리 셀들은 제1 비 선택된 메모리 셀들(UMC1)이라고 한다. 제1 비 선택된 메모리 셀들(UMC1)은 반 선택된(half-selected) 메모리 셀들이라고 지칭할 수도 있다. 이때, 제1 비 선택된 메모리 셀들(UMC1)에 발생할 수 있는 누설 전류는 제1 누설 전류(Ileak1)라고 한다.
또한, 비 선택된 비트 라인들(BL1, BL2, BL4)과 선택된 워드 라인(WL2)이 교차하는 영역들에 각각 배치되는 메모리 셀들은 제2 비 선택된 메모리 셀들(UMC2)이라고 한다. 제2 비 선택된 메모리 셀들(UMC2)은 반 선택된(half-selected) 메모리 셀들이라고 지칭할 수도 있다. 이때, 제2 비 선택된 메모리 셀들(UMC2)에 발생할 수 있는 누설 전류는 제2 누설 전류(Ileak2)라고 한다.
또한, 비 선택된 비트 라인들(BL1, BL2, BL4)과 비 선택된 워드 라인들(WL1, WL3, WL4)이 교차하는 영역들에 각각 배치되는 메모리 셀들은 제3 비 선택된 메모리 셀들(UMC3)이라고 한다. 이때, 제3 비 선택된 메모리 셀들(UMC2)에 발생할 수 있는 누설 전류는 제3 누설 전류(Ileak3)라고 한다.
도 8a는 도7의 기입 회로(121A)에서 제공되는 셋 전류(Iset)의 일 예를 나타내는 그래프이다.
도 8a를 참조하면, 가로축은 시간을 나타내고, 세로축은 셋 전류(Iset)를 나타낸다. 본 실시예에서, 셋 전류(Iset)는 프로그램 루프의 횟수가 증가함에 따라 단계적으로 증가하는 진폭을 가지는 복수의 펄스들을 포함할 수 있다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 다른 실시예에서, 셋 전류(Iset)는 프로그램 루프의 횟수가 증가함에 따라 단계적으로 증가하는 펄스 폭을 가지는 복수의 펄스들을 포함할 수 있다. 또한, 다른 실시예에서, 셋 전류(Iset)는 프로그램 루프의 횟수가 증가함에 따라 비 선형적으로 증가하는 진폭 또는 펄스 폭을 가지는 복수의 펄스들을 포함할 수도 있다.
도 8b는 도 7의 기입 회로(121A)와 선택된 비트 라인 사이의 연결 노드(CN1)의 노드 전압(VN1)의 일 예를 나타내는 그래프이다. 노드 전압(VN1)은 선택된 비트 라인의 전압과 실질적으로 동일할 수 있다.
도 8b를 참조하면, 가로축은 시간을 나타내고, 세로축은 기입 회로(121A)와 선택된 비트 라인 사이의 연결 노드(CN1)의 전압(VN1)을 나타낸다. 본 실시예에서, 셋 전류(Iset)가 증가함에 따라, 기입 회로(121A)와 선택된 비트 라인 사이의 연결 노드(CN1)의 노드 전압(VN1)이 감소하게 된다. 다시 말해, 연결 노드(CN1)의 노드 전압(VN1)은 셋 전류(Iset)에 반비례하게 변경된다.
따라서, 비 선택된 워드 라인들(WL1, WL3, WL4)에 인가되는 제2 인히빗 전압(Vinhx)이 일정할 경우, 연결 노드(CN1)의 노드 전압(VN1)과 제2 인히빗 전압(Vinhx) 사이의 전압 차이가 증가하게 된다. 이에 따라, 비 선택된 워드 라인들(WL1, WL3, WL4)과 선택된 비트 라인(BL3)이 교차하는 영역에 각각 배치되는 제1 비 선택된 메모리 셀들(UMC1)에서 발생할 수 있는 제1 누설 전류(Ileak1)가 증가할 수 있다.
도 9는 본 개시의 일 실시예에 따른 인히빗 전압 생성부(140a)를 포함하는 메모리 장치의 일 예(100b)를 개략적으로 나타내는 회로도이다.
도 9를 참조하면, 메모리 장치(100b)는 메모리 셀 어레이(110A), 기입 회로(121A) 및 인히빗 전압 생성부(140a)를 포함할 수 있다. 인히빗 전압 생성부(140a)는 전압 검출부(141a) 및 전압 생성 회로(142)를 포함할 수 있다.
본 실시예에 따른 메모리 장치(100b)는 도 6의 메모리 장치(100)에 대한 일 실시예로서, 도 6을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
기입 회로(121A)는 기준 전류(Iref)를 생성하는 기준 전류 생성부(RCG1) 및 상기 기준 전류(Iref)에 기초하여 전류 펄스를 생성하는 펄스 생성부(PG1)를 포함할 수 있다. 펄스 생성부(PG1)는 셋 전류(Iset)를 생성할 수 있다. 기준 전류 생성부(RCG1)의 제1 트랜지스터(T1), 및 펄스 생성부(PG1)의 제2 트랜지스터(T2)는 전류 미러 회로를 구성할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 NMOS 트랜지스터로 구현될 수 있다.
기준 전류(Iref)가 제1 트랜지스터(T1)를 통해 흐르면, 제1 트랜지스터(T1)의 드레인 전압이 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 게이트 전압(VG1)으로서 인가된다. 제2 트랜지스터(T2)에 흐르는 전류는 기준 전류(Iref)에 비례할 수 있다.
전압 검출부(141a)는 노드 전압(VN1)의 전압 레벨을 검출하고, 검출된 전압 레벨을 전압 생성 회로(142)에 제공할 수 있다. 본 실시예에 따른 전압 검출부(141a)는 펄스 복사부(PC1) 및 부하 회로(LCa)를 포함할 수 있다.
펄스 복사부(PC1)는 기입 회로(121A)에서 생성되는 전류 펄스, 예컨대 셋 전류(Iset)와 실질적으로 동일한 전류 펄스(Iset')(이하 복제 펄스라고 지칭하기로 한다)를 생성할 수 있다. 펄스 복사부(PC1)는 기입 회로(121A)의 기준 전류(Iref)를 미러링하여 복제 펄스(Iset')를 생성하는 전류 미러링 회로일 수 있다. 펄스 복사부(PC1)는 기입 회로(121A)의 펄스 생성부(PG1)와 실질적으로 동일하게 구현될 수 있다. 펄스 복사부(PC1)는 제3 트랜지스터(T3)를 포함할 수 있으며, 제3 트랜지스터(T3)의 사이즈(예컨대 트랜지스터의 폭과 길이)는 펄스 생성부(PG1)의 제2 트랜지스터(T2)의 사이즈와 동일할 수 있다. 제3 트랜지스터(T3)는 NMOS 트랜지스터로 구현될 수 있다
펄스 복사부(PC1)는 기입 회로(121A)로부터 상기 게이트 전압(VG1)을 수신하고, 게이트 전압(VG1)에 기초하여 복제 펄스(Iset')를 생성할 수 있다. 제3 트랜지스터(T3)의 사이즈와 제2 트랜지스터(T2)의 사이즈가 동일하며, 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)의 게이트에 동일한 게이트 전압(VG1)이 인가되므로, 복제 펄스(Iset')의 전류값은 셋 전류(Iset)의 전류값과 동일할 수 있다.
부하 회로(LCa)는 펄스 복사부(PC1)에 연결되고, 펄스 복사부(PC1)로부터 복제 펄스(Iset')를 제공받을 수 있다. 부하 회로(LCa)를 통해 복제 펄스(Iset')가 흐를 수 있다. 도시된 바와 같이 부하 회로(LCa)는 저항(R1)을 포함할 수 있다. 저항(R1)의 일 단은 펄스 복사부(PC1)에 연결되고, 타단에는 셋 전압(Vset)이 인가될 수 있다.
저항(R1)의 저항값은 선택된 메모리 셀, 선택된 워드 라인 및 선택된 비트 라인의 저항 성분을 모델링한 저항값과 같을 수 있다. 예컨대, 저항(R1)의 저항값은 실험적으로 추출된 선택된 메모리 셀, 선택된 워드 라인 및 선택된 비트 라인의 저항 성분에 대응되도록 설정될 수 있다.
이와 같이, 저항(R1)의 저항값이 선택된 메모리 셀, 선택된 워드 라인 및 선택된 비트 라인의 저항 성분과 유사하며, 기입 회로(121A)의 제2 트랜지스터(T2) 및 전압 검출부(141a)의 제2 트랜지스터(T3)에 동일한 값의 전류가 흐르므로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 드레인 전압이 같을 수 있다. 따라서, 부하 회로(LCa)와 펄스 복사부(PC1)의 연결 노드의 전압(VN1')은 기입 회로(121A)와 선택된 비트 라인(BL2)의 연결 노드의 노드 전압(VN1)과 같을 수 있다. 이에 따라, 전압 검출부(141a)는 부하 회로(LCa)와 펄스 복사부(PC1)의 연결 노드의 전압(VN1')의 전압 레벨을 기입 회로(121A)와 선택된 비트 라인의 노드 전압(VN1)의 전압 레벨로서 검출할 수 있다.
전압 생성 회로(142)는 검출된 노드 전압(VN1)을 기초로 제2 인히빗 전압(Vinhx)의 전압 레벨을 변경할 수 있다. 도 8a 및 도 8b를 참조하여 전술한 바와 같이, 기입 회로(121A)는 프로그램 루프의 횟수에 따라 증가하는 셋 전류(Iset)를 제공할 수 이다. 이에 따라, 선택된 비트 라인(BL2)과 기입 회로(121A) 사이의 연결 노드의 노드 전압(VN1)은 프로그램 루프의 횟수에 따라 감소될 수 있다. 전압 생성 회로(142)는 비 선택된 워드 라인들(WL1, WL3)과 선택된 비트 라인(BL2)에 연결된 메모리 셀들의 누설 전류(Ileak1)가 증가되는 것을 방지하기 위하여 노드 전압(VN1)의 감소에 대응하여 제2 인히빗 전압(Vinhx)의 전압 레벨을 감소시킬수 있다. 전압 생성 회로(142)는 노드 전압(VN1)의 감소에 따라 제2 인히빗 전압(Vinhx)의 전압 레벨을 서서히 또는 단계적으로 감소시킬 수 있다. 나아가, 전압 생성 회로(142)는 비 선택된 비트 라인들(BL1, BL3)과 선택된 워드 라인(WL2) 사이의 전압 차이가 일정하게 유지될 수 있도록, 제1 인히빗 전압(Vinhy)의 전압 레벨을 조절할 수도 있다.
도 10은 본 개시의 다른 실시예에 따른 인히빗 전압 생성부(140b)를 포함하는 메모리 장치의 일 예(100c)를 개략적으로 나타내는 회로도이다. 도 10의 인히빗 전압 생성부(140b)는 도 9의 인히빗 전압 생성부(140a)의 변형례이다. 따라서, 중복되는 설명은 생략하고, 도 9의 인히빗 전압 생성부(140a)와 차별화되는 구성에 대하여 설명하기로 한다.
도 10을 참조하면, 전압 검출부(141b)는 전압 복사부(PC1) 및 기준 셀 어레이(RCa)를 포함할 수 있다. 기준 셀 어레이(RCa)는 도 9의 부하 회로(LCa)에 대응될 수 있으며, 기준 셀 어레이(RCa)를 통해 복제 펄스(Iset')가 흐를 수 있다.
기준 셀 어레이(RCa)는 메모리 셀 어레이(110A)의 적어도 하나의 로우 또는 칼럼에 포함되는 메모리 셀들에 대응되는 기준 셀들을 포함할 수 있다. 일 실시예로서, 도 10에 도시된 바와 같이, 기준 셀 어레이(RCa)는 메모리 셀 어레이(110A)의 하나의 칼럼에 대응하는 메모리 셀들을 포함할 수 있다. 상기 기준 셀들은 선택된 비트 라인(BL2)에 연결된 메모리 셀들에 대응될 수 있으며, 상기 기준 셀들에는 대응되는 메모리 셀들 각각에 인가되는 전압들이 인가될 수 있다. 따라서, 기준 셀 어레이(RCa)를 통하여 셋 전류(Iset)와 동일한 복제 펄스(Iset')가 흐를 수 있으며, 기준 셀 어레이(RCa)와 펄스 복사부(PC1)의 연결 노드의 전압(VN1')은, 기입 회로(121A)와 선택된 비트 라인(BL2)의 연결 노드의 노드 전압(VN1)과 동일할 수 있다.
도 11은 도 7의 메모리 셀 어레이(110A) 및 기입 회로(121A)를 포함하는 메모리 장치의 일 예(100d)를 나타내는 회로도이다.
도 11을 참조하면, 메모리 장치(100d)는 메모리 셀 어레이(110A), 기입 회로(121A), 독출 회로(122), 로우 디코더(160), 칼럼 디코더(170), 제1 및 제2 스위칭부들(190, 195)을 포함할 수 있다. 본 실시예에 따른 메모리 장치(100d)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 11에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100d)에도 포함될 수 있다.
로우 디코더(160)는 제1 로우 디코더(161) 및 제2 로우 디코더(162)를 포함할 수 있다. 제1 로우 디코더(161)는 제1 글로벌 로우 어드레스(GX1)에 응답하여 제1 글로벌 워드 라인(GWL1)을 활성화할 수 있다. 제1 로우 디코더(161)는 트랜지스터(TR11)를 포함할 수 있으며, 글로벌 로우 스위치라고 지칭될 수 있다. 예를 들어, 제1 글로벌 로우 어드레스(GX1)가 '1'이면, 제1 로우 디코더(161)는 제1 글로벌 워드 라인(GWL1)을 제1 스위칭부(190)에 연결시킬 수 있다.
제2 로우 디코더(162)는 제1 내지 제3 로컬 로우 어드레스들(LX1, LX2, LW3)에 응답하여 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)을 활성화할 수 있다. 제1 내지 제3 로컬 워드 라인들(LWL1, LWL2, LWL3)은 도 3의 워드 라인들(WL1~WLm)에 대응할 수 있다. 제2 로우 디코더(162)는 트랜지스터들(TR12 내지 TR17)을 포함할 수 있으며, 로컬 로우 스위치라고 지칭될 수 있다. 예를 들어, 로컬 로우 어드레스(LX1)가 '1'이면, 트랜지스터(TR12)가 턴온되고 트랜지스터(TR13)가 턴오프된다. 이로써, 제1 로컬 워드 라인(LWL1)은 선택된 워드 라인(SWL)이 되어, 제1 스위칭부(190)에 연결된다. 한편, 로컬 로우 어드레스(LX1)가 '0'이면, 트랜지스터(TR12)가 턴오프되고 트랜지스터(TR13)가 턴온된다. 이로써, 제1 로컬 워드 라인(LWL1)은 비 선택된 워드 라인(UWL)이 되어, 제2 인히빗 전압(Vinhx)을 제공받을 수 있다.
제1 스위칭부(190)는 제1 내지 제3 스위치들(SW1, SW2, SW3)을 포함할 수 있다. 제1 스위치(SW1)는 셋 선택 신호(CTRL_set)에 따라 온/오프되어, 제1 글로벌 워드 라인(GWL1)에 일반 전압 생성부(도 2의 150)를 연결시킬 수 있고, 이로써, 제1 글로벌 워드 라인(GWL1)에 셋 전압(Vset)이 인가될 수 있다. 제2 스위치(SW2)는 독출 선택 신호(CTRL_read)에 따라 온/오프되어, 제1 글로벌 워드 라인(GWL1)에 일반 전압 생성부(150)를 연결시킬 수 있고, 이로써, 제1 글로벌 워드 라인(GWL1)에 독출 전압(Vread)이 인가될 수 있다. 제3 스위치(SW3)는 리셋 선택 신호(CTRL_reset)에 따라 온/오프되어, 제1 글로벌 워드 라인(GWL1)에 일반 전압 생성부(150)를 연결시킬 수 있고, 이로써, 제1 글로벌 워드 라인(GWL1)에 접지 전압(Vss)을 인가할 수 있다. 이때, 셋 선택 신호(CTRL_set), 독출 선택 신호(CTRL_read) 및 리셋 선택 신호(CTRL_reset)는 제어 로직(130)에서 제공될 수 있다.
칼럼 디코더(170)는 제1 칼럼 디코더(171) 및 제2 칼럼 디코더(172)를 포함할 수 있다. 제1 칼럼 디코더(171)는 제1 글로벌 칼럼 어드레스(GY1)에 응답하여 제1 글로벌 비트 라인(GWL1)을 활성화할 수 있다. 제1 칼럼 디코더(171)는 트랜지스터(TR21)를 포함할 수 있으며, 글로벌 칼럼 스위치라고 지칭될 수 있다. 예를 들어, 제1 글로벌 칼럼 어드레스(GY1)가 '1'이면, 제1 칼럼 디코더(171)는 제1 글로벌 비트 라인(GBL1)을 제2 스위칭부(195)에 연결시킬 수 있다.
제2 칼럼 디코더(172)는 제1 내지 제3 로컬 칼럼 어드레스들(LY1, LY2, LY3)에 응답하여 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)을 활성화할 수 있다. 제1 내지 제3 로컬 비트 라인들(LBL1, LBL2, LBL3)은 도 3의 비트 라인들(BL1~BLn)에 대응할 수 있다. 제2 칼럼 디코더(172)는 트랜지스터들(TR21 내지 TR27)을 포함할 수 있으며, 로컬 칼럼 스위치라고 지칭될 수 있다. 예를 들어, 로컬 칼럼 어드레스(LY1)가 '1'이면, 트랜지스터(TR22)가 턴온되고 트랜지스터(TR23)가 턴오프된다. 이로써, 제1 로컬 비트 라인(LBL1)은 선택된 비트 라인(SBL)이 되어, 제2 스위칭부(195)에 연결된다. 한편, 로컬 칼럼 어드레스(LY1)가 '0'이면, 트랜지스터(TR22)가 턴오프되고 트랜지스터(TR23)가 턴온된다. 이로써, 제1 로컬 비트 라인(LBL1)은 비 선택된 비트 라인(UBL)이 되어, 제1 인히빗 전압(Vinhy)을 제공받을 수 있다.
제2 스위칭부(195)는 제4 내지 제6 스위치들(SW4, SW5, SW6)을 포함할 수 있다. 제4 스위치(SW4)는 셋 선택 신호(CTRL_set)에 따라 온/오프되어, 제1 글로벌 비트 라인(GBL1)에 기입 회로(121A)를 연결시킬 수 있다. 제5 스위치(SW5)는 독출 선택 신호(CTRL_read)에 따라 온/오프되어, 제1 글로벌 비트 라인(GBL1)에 독출 회로(122)를 연결시킬 수 있다, 제6 스위치(SW6)는 리셋 선택 신호(CTRL_reset)에 따라 온/오프되어, 제1 글로벌 비트 라인(GBL1)에 일반 전압 생성부(150)를 연결시킬 수 있고, 이로써, 제1 글로벌 비트 라인(GBL1)에 리셋 전압(Vreset)이 인가될 수 있다. 이때, 셋 선택 신호(CTRL_set), 독출 선택 신호(CTRL_read) 및 리셋 선택 신호(CTRL_reset)는 제어 로직(130)에서 제공될 수 있다.
도 12는 도 9 및 도 10의 기입 회로(121A)의 일 예를 상세하게 나타내는 회로도이다.
도 12를 참조하면, 메모리 셀(MCi)은 비트 라인(BLi)과 워드 라인(WLi)이 교차하는 영역에 배치되고, 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 칼럼 디코더(170)는 워드 라인 선택 트랜지스터(Ty)를 포함할 수 있고, 워드 라인 선택 트랜지스터(Ty)는 칼럼 어드레스(Yi)에 응답하여 메모리 셀(MCi)과 기입 회로(121a) 또는 독출 회로(122a)를 연결할 수 있다. 이하에서는, 칼럼 어드레스(Yi)가 활성화되어 메모리 셀(MCi)과 기입 회로(121a) 또는 독출 회로(122a)가 연결된 경우를 설명하기로 한다.
기입 회로(121a)는 트랜지스터들(T31, T32), 전류 펄스 생성부(CPG1) 및 래치 회로(LC)를 포함할 수 있다. 본 실시예에서, 기입 인에이블 신호(WEN)가 활성화되면 트랜지스터 T31가 턴온되고, 이에 따라, 기입 회로(121a)는 메모리 셀(MCi)에 연결될 수 있다.
전류 펄스 생성부(CPG1)는 트랜지스터들 T1, T2, T35를 포함할 수 있다. 트랜지스터들 T1, T2는 전류 미러를 구성할 수 있다. 트랜지스터 T35의 게이트에 인가되는 제어 전압(Vc)에 응답하여 트랜지스터 T35는 전류 펄스, 예컨대 기준 전류를 제공할 수 있다. 트랜지스터 T1에 미러링된 트랜지스터 T2를 통해 셋 전류(Iset)가 생성될 수 있다.
제어 전압(Vc)은 프로그램 루프의 횟수가 증가함에 따라 증가될 수 있다. 따라서, 전류 펄스 제공부(CPG1)는 프로그램 루프의 횟수가 증가함에 따라 증가하는 셋 전류(Iset)를 제공할 수 있다. 셋 전류(Iset)는 메모리 셀(MCi)에 연결된 비트 라인(BLi)으로부터 싱킹될 수 있다. 한편, 트랜지스터 T1의 게이트 전압(VG1)은 전압 검출부(도 9 의 141a, 도 10의 141b)에 제공될 수 있다.
래치 회로(LC)는 기입 제어 신호(WCS)에 응답하여, 입력 비트(DIi)의 논리 레벨에 따라 트랜지스터 T32가 선택적으로 턴온될 수 있도록 게이트 전압을 출력할 수 있다. 일 실시예에서, 기입 제어 신호(WCS)가 셋 방향으로의 기입 동작을 지시하는 경우, 래치 회로(LC)는 입력 비트(DIi)의 논리 레벨이 '0'이면 트랜지스터 T32를 턴온시키고, 입력 비트(DIi)의 논리 레벨이 '1'이면 제2 트랜지스터 T32를 턴오프시킬 수 있다. 다른 실시예에서, 기입 제어 신호(WCS)가 리셋 방향으로의 기입 동작을 지시하는 경우, 래치 회로(LC)는 입력 비트(DIi)의 논리 레벨이 '0'이면 트랜지스터 T32를 턴오프시키고, 입력 비트(DIi)의 논리 레벨이 '1'이면 제2 트랜지스터T32를 턴온시킬 수 있다.
독출 회로(122a)는 트랜지스터들 T41, T42, T43 및 센스 앰프(SA)를 포함할 수 있다. 본 실시예에서, 독출 인에이블 신호(REN)가 활성화되면 트랜지스터 T41이 턴온되고, 이에 따라, 독출 회로(122a)는 메모리 셀(MCi)에 연결될 수 있다.
프리차지 신호(PRE)가 활성화되면 트랜지스터 T42가 턴온되고 비트 라인(BLi)이 프리차지 전압(Vpre)으로 프리차지될 수 있다. 한편, 방전 신호(DIS)가 활성화되면 트랜지스터 T43이 턴온되고 비트 라인(BLi)이 접지 전압으로 초기화될 수 있다.
센스 앰프(SA)는 센스 인에이블 신호(SEN)에 따라 활성화되어, 센싱 노드(SN)의 전압(VSN)과 기준 전압(Vref)을 비교하고 메모리 셀(MCi)이 온 상태 또는 오프 상태인지를 나타내는 출력 비트(DOi)를 제공할 수 있다. 일반 독출 동작의 경우에는 출력 비트(DOi)가 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공될 수 있다.
한편, 기입이 완료되었는지 판별하는 검증 독출 동작의 경우에는 출력 비트(DOi)는 기입의 성공/실패 여부를 나타내는 패스/페일 신호(P/F)로서, 메모리 장치(100)의 내부로, 예를 들어, 래치 회로(LC) 및 제어 로직(130)으로 제공될 수 있다. 래치 회로(LC)는 패스/페일 신호(P/F)가 기입이 완료되었음을 나타내는 경우, 입력 비트(DIi)에 관계없이 트랜지스터 T32를 턴오프시켜 메모리 셀(MCi)에 대한 기입 동작을 중단시킬 수 있다.
도시되지는 않았지만, 다른 실시예에서, 기입 회로(121a)는 전압 펄스 발생부를 더 포함할 수 있다. 전압 펄스 발생부는 일반 전압 생성부(150)에서 제공되는 제어 전압(Vc)을 수신할 수 있고, 수신된 제어 전압(Vc)에 대응하는 전압 펄스를 발생하여 메모리 셀(MCi)에 제공할 수 있다.
도 13은 본 개시의 다른 실시예에 따른 셋 기입 동작 시, 메모리 셀 어레이(110B)와 기입 회로(121B)의 연결 관계를 나타내는 회로도이다.
도 13을 참조하면, 기입 회로(121B)는 전류 펄스 생성부(CPG2)를 포함할 수 있고, 전류 펄스 생성부(CPG2)는 프로그램 루프의 횟수에 따라 진폭 또는 펄스 폭이 증가하는 셋 전류(Iset)를 생성할 수 있다. 기입 회로(121B)는 선택된 워드 라인에 연결될 수 있고, 선택된 비트 라인을 통해 선택된 메모리 셀(SMC)에 셋 전류(Iset)를 제공할 수 있다.
예를 들어, 메모리 컨트롤러(200)에서 제공되는 어드레스(ADDR)에 따르면, 선택된 워드 라인은 제2 워드 라인(WL2)이고, 선택된 비트 라인은 제3 비트 라인(BL3)일 수 있다. 이때, 제1, 제2 및 제4 비트 라인들(BL1, BL2, BL4)은 비 선택된 비트 라인이고, 제1, 제3 및 제4 워드 라인들(WL1, WL2, WL4)은 비 선택된 워드 라인일 수 있다.
기입 회로(121B)는 제2 워드 라인(WL2)에 연결되어, 제3 비트 라인(BL3)을 통해 선택된 메모리 셀(SMC)에 셋 전류(Iset)를 제공할 수 있다. 이에 따라, 선택된 메모리 셀(SMC)의 저항이 감소하는 셋 기입 동작이 수행될 수 있다.
이하에서는, 비 선택된 워드 라인들(WL1, WL3, WL4)과 선택된 비트 라인(BL3)이 교차하는 영역들에 각각 배치되는 메모리 셀들을 제1 비 선택된 메모리 셀들(UMC1)이라고 한다. 제1 비 선택된 메모리 셀들(UMC1)은 반 선택된 메모리 셀들이라고 지칭할 수도 있다. 이때, 제1 비 선택된 메모리 셀들(UMC1)에 발생할 수 있는 누설 전류는 제1 누설 전류(Ileak1)라고 한다.
비 선택된 비트 라인들(BL1, BL2, BL4)과 선택된 워드 라인(WL2)이 교차하는 영역들에 각각 배치되는 메모리 셀들은 제2 비 선택된 메모리 셀들(UMC2)이라고 한다. 제2 비 선택된 메모리 셀들(UMC2)은 반 선택된 메모리 셀들이라고 지칭할 수도 있다. 이때, 제2 비 선택된 메모리 셀들(UMC2)에 발생할 수 있는 누설 전류는 제2 누설 전류(Ileak2)라고 한다.
또한, 비 선택된 비트 라인들(BL1, BL2, BL4)과 비 선택된 워드 라인들(WL1, WL3, WL4)이 교차하는 영역들에 각각 배치되는 메모리 셀들은 제3 비 선택된 메모리 셀들(UMC3)이라고 한다. 이때, 제3 비 선택된 메모리 셀들(UMC3)에 발생할 수 있는 누설 전류는 제3 누설 전류(Ileak3)라고 한다.
도 14a는 도 13의 기입 회로(121B)에서 제공되는 셋 전류(Iset)의 일 예를 나타내는 그래프이다.
도 14a를 참조하면, 가로축은 시간을 나타내고, 세로축은 셋 전류(Iset)를 나타낸다. 본 실시예에서, 셋 전류(Iset)는 프로그램 루프의 횟수가 증가함에 따라 단계적으로 증가하는 진폭을 가지는 복수의 펄스들을 포함할 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 셋 전류(Iset)는 프로그램 루프의 횟수가 증가함에 따라 단계적으로 증가하는 펄스 폭을 가지는 복수의 펄스들을 포함할 수 있다. 또한, 다른 실시예에서, 셋 전류(Iset)는 프로그램 루프의 횟수가 증가함에 따라 비 선형적으로 증가하는 진폭 또는 펄스 폭을 가지는 복수의 펄스들을 포함할 수도 있다.
도 14b는 도 13의 기입 회로(121B)와 선택된 워드 라인 사이의 연결 노드(CN2)의 노드 전압(VN2)의 일 예를 나타내는 그래프이다.
도 14b를 참조하면, 가로축은 시간을 나타내고, 세로축은 기입 회로(121B)와 선택된 워드 라인 사이의 연결 노드(CN2)의 노드 전압(VN2)을 나타낸다. 본 실시예에서, 셋 전류(Iset)가 증가함에 따라, 기입 회로(121B)와 선택된 워드 라인 사이의 연결 노드(CN2)의 노드 전압(VN2)이 증가하게 된다. 다시 말해, 연결 노드(CN2)의 노드 전압(VN2)은 셋 전류(Iset)에 비례하게 변경된다.
따라서, 비 선택된 비트 라인들(BL1, BL2, BL4)에 인가되는 제1 인히빗 전압(Vinhy)이 일정할 경우, 연결 노드(CN2)의 노드 전압(VN2)과 제1 인히빗 전압(Vinhy) 사이의 전압 차이가 증가하게 된다. 이로써, 제2 워드 라인(WL3)과 비 선택된 비트 라인들(BL1, BL2, BL4)이 교차하는 영역에 각각 배치되는 제2 비 선택된 메모리 셀들(UMC2)에서 발생할 수 있는 제2 누설 전류(Ileak2)가 증가할 수 있다.
도 15는 본 개시의 다른 실시예에 따른 인히빗 전압 생성부(140b)를 포함하는 메모리 장치의 일 예(100e)를 개략적으로 나타내는 회로도이다.
도 15를 참조하면, 메모리 장치(100e)는 메모리 셀 어레이(110B), 기입 회로(121B) 및 인히빗 전압 생성부(140c)를 포함할 수 있다. 인히빗 전압 생성부(140c)는 전압 검출부(141c) 및 전압 생성 회로(142)를 포함할 수 있다.
본 실시예에 따른 메모리 장치(100e)는 도 6의 메모리 장치(100)에 대한 일 실시예로서, 도 6을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
기입 회로(121B)는 기준 전류(Iref)를 생성하는 기준 전류 생성부(RCG2) 및 상기 기준 전류(Iref)에 기초하여 전류 펄스를 생성하는 펄스 생성부(PG2)를 포함할 수 있다. 펄스 생성부(PG2)는 셋 전류(Iset)를 생성할 수 있다. 기준 전류 생성부(RCG2)의 제4 트랜지스터(T4), 및 펄스 생성부(PG2)의 제5 트랜지스터(T5)는 전류 미러 회로를 구성할 수 있다. 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 PMOS 트랜지스터로 구현될 수 있다.
기준 전류(Iref)가 제4 트랜지스터(T4)를 통해 흐르면, 제4 트랜지스터(T4)의 드레인 전압이 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)의 게이트 전압(VG2)으로서 인가된다. 제5 트랜지스터(T5)에 흐르는 전류 펄스, 예컨대 셋 전류(Iset)는 기준 전류(Iref)에 비례할 수 있다.
전압 검출부(141c)는 노드 전압(VN2)의 전압 레벨을 검출하고, 검출된 전압 레벨을 전압 생성 회로(142)에 제공할 수 있다. 본 실시예에 따른 전압 검출부(141c)는 펄스 복사부(PC2) 및 부하 회로(LCb)를 포함할 수 있다.
펄스 복사부(PC2)는 기입 회로(121B)에서 생성되는 전류 펄스, 예컨대 셋 전류(Iset)와 실질적으로 동일한 전류 펄스(Iset')(이하 복제 펄스라고 한다)를 생성할 수 있다. 펄스 복사부(PC2)는 기입 회로(121B)의 기준 전류(Iref)를 미러링하여 복제 펄스(Iset')를 생성하는 전류 미러링 회로일 수 있다. 펄스 복사부(PC2)는 기입 회로(121B)의 펄스 생성부(PG2)와 실질적으로 동일하게 구현될 수 있다. 펄스 복사부(PC2)는 제6 트랜지스터(T6)를 포함할 수 있으며, 제6 트랜지스터(T6)의 사이즈(예컨대 트랜지스터의 폭과 길이)는 펄스 생성부(PG2)의 제4 트랜지스터(T4)의 사이즈와 동일할 수 있다. 제6 트랜지스터(T6)는 PMOS 트랜지스터일 수 있다.
펄스 복사부(PC1)는 기입 회로(121B)로부터 상기 게이트 전압(VG2)을 수신하고, 게이트 전압(VG2)에 기초하여 복제 펄스(Iset')를 생성할 수 있다. 제6 트랜지스터(T6)의 사이즈와 제5 트랜지스터(T5)의 사이즈가 동일하며, 제6 트랜지스터(T6) 및 제5 트랜지스터(T5)의 게이트에 동일한 게이트 전압(VG2)이 인가되므로, 복제 펄스(Iset')의 전류값은 셋 전류(Iset)의 전류값과 동일할 수 있다.
부하 회로(LCb)는 펄스 복사부(PC2)에 연결되고, 펄스 복사부(PC2)로부터 복제 펄스(Iset')를 제공받을 수 있다. 부하 회로(LCb)를 통해 복제 펄스(Iset')가 흐를 수 있다. 도시된 바와 같이 부하 회로(LCb)는 저항(R2)을 포함할 수 있다. 저항(R2)의 일 단은 펄스 복사부(PC1)에 연결되고, 타단에는 접지 전압(Vss)이 인가될 수 있다. 저항(R2)의 저항값은 선택된 메모리 셀, 선택된 워드 라인 및 선택된 비트 라인의 저항 성분을 모델링한 저항값과 같을 수 있다.
이와 같이, 저항(R2)의 저항값이 선택된 메모리 셀, 선택된 워드 라인 및 선택된 비트 라인의 저항 성분과 유사하며, 기입 회로(121B)의 제5 트랜지스터(T5) 및 전압 검출부(141c)의 제6 트랜지스터(T6)에 동일한 값의 전류가 흐르므로, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 드레인 전압이 같을 수 있다. 따라서, 부하 회로(LCb)와 펄스 복사부(PC2)의 연결 노드의 전압(VN2')은 기입 회로(121B)와 선택된 워드 라인(WL2)의 연결 노드의 노드 전압(VN2)과 같을 수 있다. 이에 따라, 전압 검출부(141c)는 부하 회로(LCb)와 펄스 복사부(PC2)의 연결 노드의 전압(VN2')의 전압 레벨을 기입 회로(121B)와 선택된 비트 라인의 노드 전압(VN2)의 전압레벨로서 검출할 수 있다.
전압 생성 회로(142)는 검출된 노드 전압(VN2)을 기초로 제1 인히빗 전압(Vinhy)의 전압 레벨을 변경할 수 있다. 도 14a 및 도 14b를 참조하여 전술한 바와 같이, 기입 회로(121B)는 프로그램 루프의 횟수에 따라 증가하는 셋 전류(Iset)를 제공할 수 이다. 이에 따라, 선택된 워드 라인(WL2)과 기입 회로(121B) 사이의 연결 노드의 노드 전압(VN2)은 프로그램 루프의 횟수에 따라 증가될 수 있다. 전압 생성 회로(142)는 비 선택된 비트 라인들(BL1, BL3)과 선택된 워드 라인(WL2)에 연결된 메모리 셀들의 누설 전류(Ileak2)가 증가되는 것을 방지하기 위하여 노드 전압(VN2)의 증가에 대응하여 제1 인히빗 전압(Vinhy)의 전압 레벨을 증가시킬수 있다. 전압 생성 회로(142)는 노드 전압(VN2)의 증가에 따라 제2 인히빗 전압(Vinhx)의 전압 레벨을 서서히 또는 단계적으로 증가시킬 수 있다. 나아가, 전압 생성 회로(142)는 비 선택된 워드 라인들(WL1, WL3)과 선택된 비트 라인(BL2) 사이의 전압 차이가 일정하게 유지될 수 있도록, 제2 인히빗 전압(Vinhx)의 전압 레벨을 조절할 수도 있다.
도 16은 본 개시의 일 실시예에 따른 인히빗 전압 생성부(140d)를 포함하는 메모리 장치의 일 예(100f)를 개략적으로 나타내는 회로도이다. 도 16의 인히빗 전압 생성부(140f)는 도 15의 인히빗 전압 생성부(140c)의 변형례이다. 따라서, 중복되는 설명은 생략하기로 한다.
도 16을 참조하면, 전압 검출부(141d)는 전압 복사부(PC2) 및 기준 셀 어레이(RCb)를 포함할 수 있다. 기준 셀 어레이(RCb)는 도 15의 부하 회로(LCb)에 대응될 수 있으며, 기준 셀 어레이(RCb)를 통해 복제 펄스(Iset')가 흐를 수 있다.
기준 셀 어레이(RCb)는 메모리 셀 어레이(110B)의 적어도 하나의 로우 또는 칼럼에 포함되는 메모리 셀들에 대응되는 기준 셀들을 포함할 수 있다. 일 실시예로서, 도 16에 도시된 바와 같이, 기준 셀 어레이(RCb)는 메모리 셀 어레이(110b)의 하나의 칼럼에 대응하는 메모리 셀들을 포함할 수 있다. 상기 기준 셀들은 선택된 워드 라인(WL2)에 연결된 메모리 셀들에 대응될 수 있으며, 상기 기준 셀들에는 대응되는 메모리 셀들 각각에 인가되는 전압들이 인가될 수 있다. 따라서, 기준 셀 어레이(RCb)를 통하여 셋 전류(Iset)와 동일한 복제 펄스(Iset')가 흐를 수 있으며, 기준 셀 어레이(RCb)와 펄스 복사부(PC2)의 연결 노드의 전압(VN2')은 기입 회로(121B)와 선택된 워드 라인(WL2)의 연결 노드의 노드 전압(VN2)과 동일할 수 있다.
도 17은 도 13의 메모리 셀 어레이(110B) 및 기입 회로(121B)를 포함하는 메모리 장치의 일 예(100g)를 나타내는 회로도이다.
도 17을 참조하면, 메모리 장치(100g)는 메모리 셀 어레이(110B), 기입 회로(121), 독출 회로(122), 로우 디코더(160), 칼럼 디코더(170), 제1 및 제2 스위칭부들(190, 195)을 포함할 수 있다. 본 실시예에 따른 메모리 장치(100g)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 17에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100h)에도 포함될 수 있다.
도 17의 메모리 장치(100g)는 도 11의 메모리 장치(100d)와 유사하다, 다만 도 11에서 기입 회로(121A) 및 독출 회로(122)가 제2 스위칭부(195) 및 칼럼 디코더(170)를 통해 비트 라인들(LBL1, LBL2, LBL3)에 연결되는 반면, 도 17에서 기입 회로(121B) 및 독출 회로(122)가 제1 스위칭부(190) 및 로우 디코더(160)를 통해 워드 라인들(LWL1, LWL2, LWL3)에 연결될 수 있다.
제1 스위칭부(190)의 제1 스위치(SW1)는 셋 선택 신호(CTRL_set)에 따라 온/오프되어, 제1 글로벌 워드 라인(GWL1)에 기입 회로(121B)를 연결시킬 수 있다. 제2 스위치(SW2)는 독출 선택 신호(CTRL_read)에 따라 온/오프되어, 제1 글로벌 워드 라인(GWL1)에 독출 회로(122)를 연결시킬 수 있다, 제3 스위치(SW6)는 리셋 선택 신호(CTRL_reset)에 따라 온/오프되어, 제1 글로벌 워드 라인(GWL1)에 일반 전압 생성부(도 1의 140)를 연결시킬 수 있고, 이로써, 제1 글로벌 워드 라인(GWL1)에 접지 전압(Vss)이 인가될 수 있다. 이때, 셋 선택 신호(CTRL_set), 독출 선택 신호(CTRL_read) 및 리셋 선택 신호(CTRL_reset) 제어 로직(130)에서 제공될 수 있다.
제2 스위칭부(195)의 제4 내지 제46 스위치(SW4, SW5, SW6)는 각각 셋 선택 신호(CTRL_set), 독출 선택 신호(CTRL_read) 및 리셋 선택 신호(CTRL_reset)에 따라 온/오프되어, 제1 글로벌 비트 라인(GBL1)에 일반 전압 생성부(도 1의 140)을 연결시키고 이로써, 제1 글로벌 비트 라인(GBL1)에 접지 전압(Vss), 독출 전압(Vread) 및 리셋 전압(Vreset)이 인가될 수 있다.
도 18은 도 15 및 도 16의 기입 회로(121B)의 일 예를 상세하게 나타내는 회로도이다.
도 18을 참조하면, 메모리 셀(MCi)은 비트 라인(BLi)과 워드 라인(WLi)이 교차하는 영역에 배치되고, 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 로우 디코더(160)는 워드 라인 선택 트랜지스터(Tx)를 포함할 수 있고, 워드 라인 선택 트랜지스터(Tx)는 로우 어드레스(Xi)에 응답하여 메모리 셀(MCi)과 기입 회로(121b) 또는 독출 회로(122b)를 연결할 수 있다.
도 18의 기입 회로(121b) 및 독출 회로(122b)의 구성 및 기능은 도 12에서 설명한 기입 회로(121a) 및 독출 회로(122a)의 구성 및 기능과 유사하다. 다만, 도 12의 기입 회로(121a) 및 독출 회로(11a)는 비트 라인(BLi)에 연결되는 반면, 도 18의 기입 회로(121b) 및 독출 회로(122b)는 워드 라인(WLi)에 연결될 수 있다.
기입 회로(121b)는 트랜지스터 T4, T5 및 T55를 포함하는 전류 미러링 회로로 구현되는 전류 펄스 생성부(CPG2)를 포함할 수 있다. 전류 펄스 생성부(CPG2)는 셋 전류(Iset)를 생성하고, 메모리 셀(MCi)에 연결된 워드 라인(WLi)을 통해 메모리 셀(MCi)에 셋 전류(Iset)를 소싱할 수 있다.
독출 회로(122b)의 동작은 도 12의 독출 회로(122a)의 동작과 유사한바 중복되는 설명은 생략하기로 한다. 한편, 도 18에서는 독출 회로(122b)가 워드 라인(WLi)에 연결되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 독출 회로(122)는 칼럼 디코더(미도시)를 통해 비트 라인(BLi)에 연결될 수도 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 메모리 셀 어레이에 포함된 선택된 메모리 셀들에 대한 기입 동작을 수행하기 위하여 복수의 메모리 셀들에 인가되는 전압들을 결정하는 동작을 수행하는 방법으로서, 도 1 내지 도 18에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 18을 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
S120 단계에서, 선택된 메모리 셀에 순차적으로 인가되는 복수의 펄스들 각각이 프로그램 루프의 횟수에 따라 증가하도록, 복수의 펄스들을 결정한다. 구체적으로, 프로그램 루프의 횟수가 증가함에 따라, 복수의 펄스들의 진폭 및 펄스 폭 중 적어도 하나가 증가하도록 복수의 펄스들을 결정한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 다른 실시예에서, 선택된 메모리 셀에 순차적으로 인가되는 복수의 펄스들 각각이 프로그램 루프의 횟수에 따라 감소하도록, 복수의 펄스들을 결정할 수도 있다.
일 실시예에서, 복수의 펄스들은 복수의 전류 펄스들에 대응할 수 있고, S120 단계는 복수의 전류 펄스들의 진폭 및 펄스 폭 중 적어도 하나의 프로그램 루프의 횟수에 따라 증가하도록 복수의 전류 펄스들을 결정할 수 있다. 또한, 본 동작 방법은 선택된 메모리 셀에 복수의 전류 펄스들을 순차적으로 인가함으로써, 선택된 메모리 셀의 저항 레벨을 감소시키는 셋 기입 동작을 수행하는 단계를 더 포함할 수 있다.
다른 실시예에서, 복수의 펄스들은 복수의 전압 펄스들에 대응할 수 있고, S120 단계는 복수의 전압 펄스들의 진폭 및 펄스 폭 중 적어도 하나의 프로그램 루프의 횟수에 따라 증가하도록 복수의 전압 펄스들을 결정할 수 있다. 또한, 본 동작 방법은 선택된 메모리 셀에 복수의 전압 펄스들을 순차적으로 인가함으로써, 선택된 메모리 셀의 저항 레벨을 증가시키는 리셋 기입 동작을 수행하는 단계를 더 포함할 수 있다.
S140 단계에서, 복수의 펄스들의 증가에 대응하여, 비 선택된 제1 및 제2 신호 라인들에 각각 인가되는 제1 및 제2 인히빗 전압들 중 적어도 하나의 전압 레벨이 복수의 펄스들의 증가에 따라 변경되도록 제1 및 제2 인히빗 전압들 중 적어도 하나를 결정한다. 구체적으로, 복수의 펄스들은 기입 회로로부터 순차적으로 제공될 수 있으며, 기입 회로는 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 연결될 수 있다. 제1 및 제2 인히빗 전압들 중 적어도 하나는, 각 펄스의 증가에 따른 기입 회로와 선택된 제1 신호 라인 사이의 연결 노드의 노드 전압 변화에 따라 적응적으로 결정될 수 있다.
일 실시예에서, 각 펄스의 증가에 따라 선택된 제1 신호 라인의 전압이 감소하는 경우, 제2 인히빗 전압들이 프로그램 루프의 횟수에 따라 감소하도록 제2 인히빗 전압들을 결정할 수 있다. 나아가, 제2 인히빗 전압들의 감소에 따라, 제1 인히빗 전압들이 프로그램 루프의 횟수에 따라 감소하도록 제1 인히빗 전압들을 결정할 수 있다.
다른 실시예에서, 각 펄스의 증가에 따라 선택된 제1 신호 라인의 전압이 증가하는 경우, 제2 인히빗 전압들이 프로그램 루프의 횟수에 따라 증가하도록 제2 인히빗 전압들을 결정할 수 있다. 나아가, 제2 인히빗 전압들의 증가에 따라, 제1 인히빗 전압들이 프로그램 루프의 횟수에 따라 증가하도록 제1 인히빗 전압들을 결정할 수 있다.
도 20은 도 19의 S140 단계의 일 예를 구체적으로 나타내는 흐름도이다.
도 20을 참조하면, S210 단계에서, 비 선택된 제1 및 제2 신호 라인들에 각각 제1 및 제2 인히빗 전압을 인가하고, S220 단계에서, 선택된 메모리 셀에 셋 펄스를 인가함으로써, 선택된 메모리 셀에 대한 프로그램 동작을 수행할 수 있다. 이때, 상기 제1 및 제2 인히빗 전압의 전압 레벨은 제어 로직(도 2의 130)에서 제공되는 인히빗 제어 신호(CTRL_inh)에 의해 결정될수 있다.
S230 단계에서, 선택된 제1 신호 라인 또는 선택된 제2 신호 라인과 기입 회로 사이의 연결 노드의 전압을 검출한다. 일 실시예에서, 매 프로그램 루프마다 노드 전압을 검출할 수 있다. 다른 실시예에서, 복수의 프로그램 루프들 중 일부 프로그램 루프에서만 노드 전압을 검출할 수도 있다.
S240 단계에서, 검출된 노드 전압을 기초로 제1 인히빗 전압 또는 제2 인히빗 전압의 전압 레벨을 변경한다. 일 실시예에 있어서, 제1 신호 라인과 기입 회로가 연결된 경우, 제2 인히빗 전압의 전압 레벨을 변경할 수 있다. 다른 실시예에 있어서, 제2 신호 라인과 기입 회로가 연결된 경우, 제1 인히빗 전압의 전압 레벨을 변경할 수 있다. 노드 전압이 감소되는 경우, 제1 인히빗 전압 또는 제2 인히빗 전압의 전압 레벨을 감소시키고, 노드 전압이 증가되는 경우, 제1 인히빗 전압 또는 제2 인히빗 전압의 전압 레벨을 증가시킬 수 있다.
도 21은 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 22는 본 개시의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 22를 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 차단 전압들의 개수 또는 차단 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.
도 23은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
도 24는 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 23에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(ReRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 시스템 100: 메모리 장치
200: 메모리 컨트롤러 110, 110A, 110B: 메모리 셀 어레이
120: 기입/독출 회로 140, 140a, 140b, 140c, 140d: 인히빗 전압 생성부
141, 141a, 141b, 141c, 141d: 전압 검출부 142: 전압 생성부

Claims (10)

  1. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 저항성 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결되는 선택된 제1 신호 라인에 연결되고, 복수의 펄스들을 상기 선택된 메모리 셀에 순차적으로 제공하는 기입 회로;
    상기 선택된 제1 신호 라인과 상기 기입 회로 사이의 연결 노드의 노드 전압을 검출하는 전압 검출부; 및
    상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 및 제2 신호 라인들에 각각 인가되는 제1 및 제2 인히빗 전압들을 생성하고, 검출된 상기 노드 전압을 기초로 상기 제2 인히빗 전압의 전압 레벨을 변경하는 전압 생성 회로를 포함하는 저항성 메모리 장치.
  2. 제 1항에 있어서,
    상기 기입 회로는, 제1 전압에 기초하여 상기 복수의 펄스들을 생성하고,
    상기 전압 검출부는, 상기 기입 회로로부터 상기 제1 전압을 수신하고, 상기 제1 전압에 기초하여, 상기 노드 전압을 검출하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제 2항에 있어서, 상기 기입 회로는,
    기준 전류를 생성하고, 상기 기준 전류에 따른 상기 제1 전압을 출력하는 기준 전류 생성부; 및
    상기 제1 전압을 기초로 상기 복수의 펄스를 생성하고, 상기 제1 신호 라인을 통해 상기 복수의 펄스를 제공하는 펄스 생성부를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제 2항에 있어서, 상기 전압 검출부는,
    상기 제1 전압을 기초로 상기 복수의 펄스들과 실질적으로 동일한 복수의 복제 펄스를 생성하는 펄스 복사부; 및
    상기 펄스 복사부에 연결되고, 상기 복수의 복제 펄스가 제공되는 부하 회로를 포함하는 저항성 메모리 장치.
  5. 제 4항에 있어서, 상기 전압 검출부는,
    상기 펄스 복사부와 상기 부하 회로의 연결 노드의 전압 레벨을 상기 노드 전압의 전압 레벨로서 검출하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제 4항에 있어서, 상기 펄스 복사부는,
    상기 제1 전압을 기초로 기준 전류를 미러링하여 상기 복제 펄스를 생성하는 전류 미러링 회로를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제 4항에 있어서, 상기 부하 회로는,
    저항을 포함할 수 있으며, 상기 저항의 저항값은 상기 선택된 메모리 셀, 상기 선택된 제1 및 제2 신호 라인의 저항 성분의 합과 실질적으로 동일한 것을 특징으로 하는 저항성 메모리 장치.
  8. 제 4항에 있어서, 상기 부하 회로는, 상기 메모리 셀 어레이의 로우 또는 칼럼에 대응하는 기준 셀 어레이를 포함하고,
    기준 셀 어레이에 포함되는 기준 셀들은 상기 제1 신호 라인에 포함되는 메모리 셀들에 대응하고, 상기 기준 셀들 각각에는 대응하는 메모리 셀들에 인가되는 전압과 실질적으로 동일한 전압이 인가되는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제 1항에 있어서,
    상기 복수의 펄스들은 복수의 전류 펄스들에 대응되고,
    상기 기입 회로는, 프로그램 루프의 횟수에 따라 상기 복수의 전류 펄스들 각각의 진폭 및 펄스 폭 중 적어도 하나를 증가시키는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제 1항에 있어서, 상기 전압 생성 회로는,
    상기 노드 전압의 전압 레벨이 감소하는 경우, 상기 제2 인히빗 전압의 전압 레벨이 감소하도록 상기 제2 인히빗 전압의 전압 레벨을 조절하고,
    상기 노드 전압의 전압 레벨이 증가하는 경우, 상기 제2 인히빗 전압의 전압 레벨이 증가하도록 상기 제2 인히빗 전압의 전압 레벨을 조절하는 것을 특징으로 하는 저항성 메모리 장치.
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