KR101948153B1 - 저항성 메모리 장치 및 그것의 데이터 쓰기 방법 - Google Patents

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Abstract

본 발명에서는 신뢰성이 향상된 저항성 메모리 장치 및 그것의 데이터 쓰기 방법이 제공된다. 본 발명에 따른 저항성 메모리 장치는 저항성 메모리 셀; 및 저항성 메모리 셀을 제 1 상태에서 제 2 상태로 프로그램하는 읽기 및 쓰기 회로를 포함하되, 읽기 및 쓰기 회로는 저항성 메모리 셀의 제 1 상태에서의 저항치를 독출하고, 독출된 저항치에 따라 프로그램 동안 저항성 메모리 셀에 제공되는 제한 전류를 조절한다.

Description

저항성 메모리 장치 및 그것의 데이터 쓰기 방법{RESISTIVE MEMORY DEVICE AND DATA WRITE METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 저항성 메모리 장치 및 그것의 데이터 쓰기 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는데 사용된다.
최근, 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리 장치(Flash memory device)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 고용량화 및 고집적화가 가능한 불휘발성 소자에 대한 연구는 여전히 지속되고 있다.
그러한 불휘발성 소자중 하나로서 저항성 물질막을 데이터 저장 매체로 사용하는 저항성 램(Resistive RAM: RRAM)이 있다. 이하에서는 저항성 램(RRAM)을 포함하여, 저항성 물질막을 사용하는 메모리를 저항성 메모리 장치라 통칭하기로 한다.
본 발명의 목적은 쓰기 전압에 의해 메모리 셀에 가해지는 디스터브 스트레스가 감소된 저항성 메모리 장치 및 그것의 데이터 쓰기 방법을 제공하는 데 있다.
본 발명의 다른 목적은 메모리 셀들의 저항 산포도를 감소시킨 저항성 메모리 장치 및 그것의 데이터 쓰기 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 신뢰성이 향상된 저항성 메모리 장치 및 그것의 데이터 쓰기 방법을 제공하는 데 있다.
본 발명에 따른 저항성 메모리 장치는 저항성 메모리 셀; 및 상기 저항성 메모리 셀을 제 1 상태에서 제 2 상태로 프로그램하는 읽기 및 쓰기 회로를 포함하되, 상기 읽기 및 쓰기 회로는 상기 저항성 메모리 셀의 제 1 상태에서의 저항치를 독출하고, 상기 독출된 저항치에 따라 상기 프로그램 동안 상기 저항성 메모리 셀에 흐르는 제한 전류를 조절한다.
실시 예로서, 상기 읽기 및 쓰기 회로는, 상기 저항성 메모리 셀에 프로그램 전압을 제공하는 쓰기 전압 발생기; 및 상기 저항성 메모리 셀의 비트 라인에 연결되어 상기 저항성 메모리 셀에 제한 전류를 제공하는 전류 리미터를 포함한다.
실시 예로서, 상기 전류 리미터는 상기 프로그램 동안 상기 저항성 메모리 셀의 비트 라인에 복수 레벨의 전류 중 어느 하나를 선택적으로 제공하기 위한 전류 미러를 포함한다.
실시 예로서, 상기 읽기 및 쓰기 회로는 상기 제 1 상태에서의 저항치를 독출하기 위한 판단 전압을 상기 저항성 메모리 셀에 제공한다.
실시 예로서, 상기 제한 전류는 상기 독출된 저항치가 높을수록 증가한다.
실시 예로서, 상기 저항성 메모리 셀은 상기 제 1 상태보다 상기 제 2 상태에서 낮은 저항을 갖는다.
실시 예로서, 상기 저항성 메모리 셀은 멀티 레벨 셀(Multi Level Cell : MLC)일 수 있다.
실시 예로서, 상기 저항성 메모리 셀은 수직 방향으로 적층되는 3차원 셀 어레이에 포함될 수 있다.
본 발명에 따른 저항성 메모리 장치의 데이터 쓰기 방법은 저항성 메모리 셀의 제 1 상태에서의 저항치를 독출하는 단계; 상기 독출된 저항치를 참조하여 상기 저항성 메모리 셀의 제한 전류를 결정하는 단계; 및 상기 결정된 제한 전류에 따라 상기 저항성 메모리 셀을 제 2 상태로 프로그램하는 단계를 포함한다.
실시 예로서, 상기 저항성 메모리 셀의 제한 전류는 상기 독출된 저항치가 높을수록 증가한다.
실시 예로서, 상기 제한 전류를 결정하는 단계는 복수의 제한 전류 중 상기 독출된 저항치와 대응하는 제한 전류를 상기 저항성 메모리 셀의 제한 전류로 결정한다.
상기 프로그램하는 단계는 상기 결정된 제한 전류를 설정된 제한 전류와 비교하는 단계; 및 상기 비교 결과에 따라, 상기 저항성 메모리 셀을 선택적으로 프로그램하는 단계를 포함한다.
실시 예로서, 상기 프로그램하는 단계는 상기 설정된 제한 전류를 변경하는 단계를 더 포함한다.
실시 예로서, 상기 저항성 메모리 셀의 저항 상태가 상기 제 2 상태로 이동하였는지 검증하는 단계를 더 포함한다.
실시 예로서, 상기 검증 결과에 따라, 프로그램 전압을 증가시키는 단계를 더 포함한다.
본 발명에 따르면 쓰기 전압에 의해 메모리 셀에 가해지는 디스터브 스트레스가 감소될 수 있다.
또한, 메모리 셀들의 저항 산포도가 감소될 수 있다.
또한, 저항성 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 저항성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 셀 어레이(110)에 포함된 메모리 셀의 소자 구조를 나타내는 도면이다.
도 3a 내지 도 3d는 도 2에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4는 도 1에 도시된 읽기/쓰기 회로(140)를 예시적으로 나타내는 블록도이다.
도 5는 도 4에 도시된 전류 리미터(143)를 예시적으로 나타내는 회로도이다.
도 6은 본 발명의 실시 예에 따른 저항성 메모리 셀의 히스테리시스 특성을 나타내는 도면이다.
도 7은 동일한 제한 전류에 의해 프로그램된 저항성 메모리 셀들의 저항 산포를 나타내는 도면이다.
도 8은 본 발명의 실시 예에 따라 프로그램된 저항성 메모리 셀들의 저항 산포를 나타내는 도면이다.
도 9는 본 발명의 제 1 실시 예에 따른 저항성 메모리 장치의 데이터 쓰기 방법을 나타내는 순서도이다.
도 10은 본 발명의 제 2 실시 예에 따른 저항성 메모리 장치의 데이터 쓰기 방법을 나타내는 순서도이다.
도 11은 본 발명을 멀티 레벨 셀에 적용한 예를 설명하기 위한 도면이다.
도 12 내지 도 15는 본 발명의 실시 예에 따른 저항성 메모리 장치가 3차원 구조의 메모리 셀을 갖는 예를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 저항성 메모리 셀을 프로그램한다는 것은 저항성 메모리 셀의 저항을 리셋 상태(Reset state)에서 셋 상태(Set state)로 또는 셋 상태(Set state)에서 리셋 상태(Reset state)로 이동시키는 것을 의미한다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저항성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 저항성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 열 선택 회로(130), 읽기/쓰기 회로(140), 그리고 제어 로직(150)을 포함한다.
셀 어레이(110)는 복수의 저항성 메모리 셀들을 포함한다. 저항성 메모리 셀들은 자신의 저항치에 따라 특정 데이터를 저장한다. 셀 어레이(110)에 포함되는 저항성 메모리 셀들의 구체적인 구성 및 회로도는 도 2 내지 3d에서 후술될 것이다.
메모리 셀에는 워드 라인(WL)또는 비트 라인(BL)을 통해서 프로그램 전압이나 검증 전압이 제공된다. 여기서, 프로그램 전압 또는 프로그램을 위한 전류는 워드 라인(WL)을 통해서 제공되는 것으로 설명되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 프로그램 전압 또는 프로그램을 위한 전류는 비트 라인(BL)을 통해서도 제공될 수 있다.
셀 어레이(110)는 2 차원의 평면에 형성될 수 있다. 또는, 셀 어레이(110)는 3 차원 입체 구조로 형성될 수 있다. 셀 어레이(110)는 수직 방향으로 적층되는 워드 라인 평면들(WL)과 수직 방향으로 형성되는 채널 또는 비트 라인들(BL)을 포함할 수 있다. 각 층의 워드 라인 평면들과 비트 라인에 연결되는 채널 사이에는 전극과 데이터 저장막이 형성될 수 있다.
행 디코더(120)는 행 어드레스(R_ADD)를 디코딩하여 셀 어레이(110)의 복수의 워드 라인들 중 어느 하나를 선택한다. 읽기 동작에서, 행 디코더(120)는 선택된 워드 라인(Selected WL)에 읽기 전압(Vread)을 제공하고, 비선택된 워드 라인들(Unselected WL)에는 누설 전류를 차단하기 위한 차단 전압을 제공할 수 있다.
쓰기 동작에서, 행 디코더(120)는 선택된 워드 라인(Selected WL)에 프로그램 전압(program voltage)을 제공하고, 비선택된 워드 라인들(Unselected WL)에는 프로그램을 방지하기 위한 금지 전압(inhibit voltage)을 제공할 수 있다.
열 선택 회로(130)는 열 어드레스(C_ADD)를 참조하여 복수의 비트 라인들 적어도 하나를 선택할 수 있다. 열 선택 회로(130)에 의해서 선택된 비트 라인(BL)은 읽기/쓰기 회로(140)에 연결된다.
읽기/쓰기 회로(140)는 제어 로직(150)의 제어에 따라 입력되는 데이터를 셀 어레이(110)에 기입하거나, 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력한다.
읽기 동작시, 읽기/쓰기 회로(140)는 행 디코더(120)에 의해 제공된 읽기 전압에 따라 선택된 메모리 셀에 흐르는 감지 전류를 검출하여, 메모리 셀에 저장된 데이터를 식별할 수 있다.
실시 예로서, 읽기 동작에서 메모리 셀 어레이(110, 도 1 참조)의 선택/비선택 워드 라인 전압들 및 선택/비선택 비트 라인들에는 표 1과 같은 전압이 각각 제공될 수 있다.
Figure 112012019890408-pat00001
여기서, Vread는 선택 워드 라인에 제공되는 읽기 전압이고, Vblk1, Vblk2는 각각 비선택 워드 라인 및 비선택 비트 라인에 제공되는 차단 전압이다. 그리고, Vblk1은 Vread보다 작은 전압으로서, Vread 전압의 1/2 크기로 설정될 수 있다(즉, Vblk1 = Vread/2). 실시 예로서, Vblk1과 Vblk2는 같은 크기를 갖도록 설정될 수 있다.
한편, 선택 비트 라인은 선택된 메모리 셀에 흐르는 감지 전류를 검출한다. 선택 비트 라인으로부터 검출된 감지 전류는 감지 증폭기(후술)에 제공될 수 있다.
상기와 같은 전압 인가 조건에 따르면, 선택 메모리 셀의 양단 간의 전압 차는 Vread가 된다. 따라서, 선택된 메모리 셀의 저항 상태(고저항 상태 또는 저저항 상태, Reset State or Set State)에 따라 소정의 크기의 감지 전류가 선택된 메모리 셀을 통해 흐를 수 있다.
한편, 비선택 메모리 셀의 양단 간의 전압 차는 Vblk1-Vblk2가 된다. Vblk1 과 Vblk2의 크기가 같다면, Vblk1-Vblk2의 차는 0이 될 것이다. 따라서, 비선택 메모리 셀을 통해서는 전류가 흐르지 않고, 누설되는 전류도 최소화될 수 있다.
쓰기 동작시, 읽기/쓰기 회로(140)는 선택된 비트 라인(BL)에 접지 전압 또는 금지 전압(inhibit voltage)을 제공할 수 있다. 실시 예로서, 쓰기 동작에서 메모리 셀 어레이(110)의 선택/비선택 워드 라인 전압들 및 선택/비선택 비트 라인들에는 표 2와 같은 전압이 각각 제공될 수 있다.
Figure 112012019890408-pat00002
여기서, Vset은 선택 워드 라인에 제공되는 프로그램 전압이고, Vinh1, Vinh2는 각각 비선택 워드 라인 및 비선택 비트 라인에 제공되는 금지 전압이다. 그리고, Vinh1은 Vset보다 작은 전압으로서, Vset 전압의 1/2 크기로 설정될 수 있다(즉, Vinh1 = Vset/2). 실시 예로서, Vinh1과 Vinh1와 같거나 작은 전압으로서 설정될 수 있다.
상기와 같은 전압 인가 조건에 따르면, 선택 메모리 셀의 양단 간의 전압 차는 Vset이 된다. Vset이 프로그램을 위한 임계 값보다 크면, 선택 메모리 셀은 프로그램될 것이다. 한편, 비선택 메모리 셀의 양단 간의 전압 차는 Vinh1-Vinh2가 된다. Vinh1-Vinh2의 크기는 메모리 셀을 프로그램하지 않을 만큼 충분히 작은 전압(또는, 0V)이므로, 비선택 메모리 셀은 프로그램되지 않을 것이다.
한편, 읽기/쓰기 회로(140)는 메모리 셀이 고저항 상태에 대응하는 리셋 상태(Reset state)로부터 저저항 상태인 셋 상태(Set state)로 프로그램할 때, 제한 전류(Compliance Current : Ic)를 제공할 수 있다. 물론, 읽기/쓰기 회로(140)는 메모리 셀이 저저항 상태에 대응하는 셋 상태(Set state)로부터 고저항 상태인 리셋 상태(Reset state)로 프로그램할 때에도, 제한 전류(Ic)를 제공할 수 있다.
제한 전류(Ic)는 선택 비트 라인(Selected BL)에 흐르는 전류를 제한하기 위해 인가되는 전류이다. 제한 전류(Ic)에 대한 구체적인 설명은 도 4와 함께 후술될 것이다.
실시 예로서, 읽기/쓰기 회로(140)는 선택된 비트 라인을 통해서 선택된 메모리 셀에 복수의 제한 전류(Ic)를 선택적으로 제공할 수 있다. 그리고, 선택된 비트 라인(BL)에 접지 전압이 제공될 수 있다. 또한, 읽기/쓰기 회로(140)는 쓰기 동작의 결과를 검출하기 위해 검증 전압에 의한 검증 결과를 제어 로직(150)에 제공할 수 있다.
한편, 쓰기 동작에서 읽기/쓰기 회로(140)는 메모리 셀의 저항 상태를 참조하여 각 메모리 셀마다 각기 다른 제한 전류(Ic)를 제공할 수 있다. 예를 들어, 고저항 상태(예를 들어, 리셋 상태)에 있는 복수의 메모리 셀들을 저저항 상태(예를 들어, 셋 상태)로 셋(Set) 한다고 가정한다. 이때, 읽기/쓰기 회로(140)는 복수의 메모리 셀들 중 더 낮은 저항치를 갖는 메모리 셀에는 더 낮은 제한 전류(Ic)를 제공할 수 있다. 반면에, 읽기/쓰기 회로(140)는 복수의 메모리 셀들 중 더 높은 저항치를 갖는 메모리 셀에는 더 높은 제한 전류(Ic)를 제공할 수 있다. 더 낮은 제한 전류(Ic)는 메모리 셀의 저항치를 더 적게 변화시킨다. 그리고, 더 높은 제한 전류(Ic)는 메모리 셀의 저항치를 더 많이 변화시킨다. 그러므로, 메모리 셀의 저항치에 따라 제공되는 제한 전류(Ic)를 조절함으로써, 프로그램(Set 또는 Reset)된 메모리 셀들의 저항 산포를 제어할 수 있다. 이때, 고저항 상태에서 메모리 셀의 저항치는 판단 전압(Vd)을 인가하여 검출되는 판단 전류(Id)로부터 독출될 수 있다. 판단 전압(Vd), 판단 전류(Id) 및 제한 전류(Ic)에 대한 구체적인 내용은 후술될 것이다.
이와 같은 방법을 통해, 본 발명에 따른 저항성 메모리 장치(100)는 메모리 셀들의 저항 산포를 감소시킬 수 있다. 또한, 1회의 프로그램 동작을 통해 메모리 셀들의 저항 산포가 최소화되므로, 복수의 프로그램 전압 펄스(예를 들면, ISPP 전압 펄스)가 필요하지 않다. 그 결과, 복수의 프로그램 전압 펄스에 의한 디스터브 스트레스(Disturb Stress)가 감소될 수 있다.
제어 로직(150)은 쓰기 또는 읽기 명령어에 응답하여 읽기/쓰기 회로(140) 및 행 디코더(120)를 제어할 수 있다. 제어 로직(150)은 선택된 메모리 셀의 워드 라인(WL) 전압과 비트 라인(BL) 전압을 동기시키기 위해서 읽기/쓰기 회로(140) 및 행 디코더(120)를 제어한다.
실시 예로서, 프로그램 동작시, 제어 로직(150)은 읽기/쓰기 회로(140)로부터 제공되는 검증 결과를 참조하여, 선택된 메모리 셀에 대한 쓰기 루프의 진행 여부를 결정할 수 있다. 만일, 선택된 모든 메모리 셀이 의도한 저항치로 프로그램된 것으로 판단되면, 제어 로직(150)은 더 이상의 프로그램 루프를 중단하고, 쓰기 동작을 종료할 것이다.
이상에서, 본 발명의 저항성 메모리 장치(100)는 데이터 쓰기 동작시 선택된 메모리 셀의 저항치에 따라 제공되는 제한 전류(Ic)의 크기를 조절할 수 있다. 따라서, 선택된 메모리 셀이 의도한 셋 상태, 또는 리셋 상태로 정밀하게 프로그램될 수 있다. 또한, 적은 프로그램 횟수에 의해 메모리 셀들의 저항 산포가 최소화된다. 따라서, 반복적으로 인가되는 쓰기 전압에 의한 디스터브 스트레스가 최소화될 수 있다. 그 결과, 저항성 메모리 장치(100)의 신뢰성이 향상될 수 있다.
도 2는 도 1의 셀 어레이(110)에 포함된 메모리 셀의 소자 구조를 나타내는 도면이다. 도 1을 참조하면, 메모리 셀은 한 쌍의 전극들(111, 113), 그리고 전극들 사이에 형성되는 데이터 저장막(112)을 포함한다.
저항성 소자를 구성하는 전극들(111, 113)은 다양한 금속, 금속 산화물이나 금속 질화물들로 형성될 수 있다. 전극들(111, 113)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등을 들 수 있다.
데이터 저장막(112)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 것이다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램된다. 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속의 산화물(Metal Oxide) 등이 포함된다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다.
도 3a 내지 도 3d는 도 2에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다. 도 2a는 선택 소자가 없는 메모리 셀을 보여준다. 그리고 도 2b 내지 도 2d는 선택 소자를 포함하는 메모리 셀을 보여준다.
도 3a를 참조하면, 메모리 셀은 비트 라인(BL) 및 워드 라인(WL)에 연결되는 저항성 소자(R)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 3b를 참조하면, 저항성 메모리 셀은 저항성 소자(R)와 다이오드(D)를 포함한다. 저항성 소자(R)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 저항성 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(R)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(R)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지 않는다.
도 3c를 참조하면, 저항성 메모리 셀은 저항성 소자(R)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(R)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(R)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BL)과 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(R)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 3d를 참조하면, 저항성 메모리 셀은 저항성 소자(R)와 트랜지스터(T)를 포함한다. 트랜지스터(T)는 워드 라인(WL)의 전압에 따라 저항성 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(T)는 저항성 소자(R)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BL)과 트랜지스터(T) 사이에 연결된다. 트랜지스터(T)와 저항성 소자(R)의 위치는 서로 바뀔 수 있다. 저항성 메모리 셀은 워드 라인(WL)에 의해서 구동되는 트랜지스터(T)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
이상에서는 저항성 메모리 셀의 예시들이 개시하였다. 그러나 저항성 메모리 셀은 상술한 예시들에만 국한되지 않는다.
도 4는 도 1에 도시된 읽기/쓰기 회로(140)를 예시적으로 나타내는 블록도이다. 도 4를 참조하면, 읽기/쓰기 회로(140)는 쓰기 전압 발생기(141), 전류 리미터(143), 그리고 감지 증폭기(145)를 포함한다.
쓰기 전압 발생기(141)는 쓰기 동작, 읽기 동작 또는 검증 동작에서 비트 라인(BL)에 인가되는 전압을 제공한다. 실시 예로서, 쓰기 전압 발생기(141)는 쓰기 동작에서 선택 비트 라인에 접지 전압을 제공할 수 있다. 그리고, 쓰기 전압 발생기(141)는 비선택 비트 라인(미도시)에 금지 전압(Vinh2)을 제공할 수 있다. 또한, 쓰기 전압 발생기(141)는 읽기 동작 또는 검증 동작에서 비선택 비트 라인에 차단 전압(Vblk2)을 제공할 수 있다.
쓰기 전압 발생기(141)에 의해 제공되는 전압은 비트 라인과 스위칭될 노드(NS)에 전달된다. 노드(NS)로 전달된 전압은 열 선택 회로(130)를 구성하는 트랜지스터(NMi)에 의해서 비트 라인(BL)으로 전달된다.
감지 증폭기(145)는 검증 전압이 제공되는 시점에서 노드(NS)에 설정되는 전기적인 신호를 감지한다. 예를 들면, 감지 증폭기(145)는 검증 전압이 제공되는 시점에서 메모리 셀에 흐르는 전류를 감지하여 메모리 셀의 저항치를 검출할 수 있다. 검출된 메모리 셀의 저항치가 의도한 저항의 이상 또는 이하로 프로그램된 것으로 판단되면, 감지 증폭기(145)는 패스 신호(Pass)를 제어 로직(150)에 전달한다. 반면, 검출된 메모리 셀의 저항치가 의도한 저항 범위에 도달하지 못한 것으로 판단되면, 감지 증폭기(145)는 페일 신호(Fail)를 제어 로직(150)에 전달한다.
실시 예로서, 감지 증폭기(145)는 노드(NS)에 흐르는 전류와 참조 전류(Iref)를 비교하여 메모리 셀의 프로그램 패스 여부를 판정할 수 있다. 이때, 참조 전류(Iref)는 전류 리미터(143)로부터 제공될 수 있다.
한편, 행 디코더(120, 도 1 참조)는 쓰기 동작, 읽기 동작 또는 검증 동작에서 소정의 전압(프로그램 전압, 읽기 전압 또는 검증 전압)을 선택 워드 라인에 인가한다. 검증 전압은 메모리 셀의 저항이 기준치 이상 또는 이하로 프로그램되었는지를 검출하기 위한 전압이다.
한편, 선택/비선택 워드 라인에 인가하는 전압 조건은 앞서 표1 및 표2에서 설명한 바와 동일하다. 그리고, 검증 동작의 인가 전압 조건은 읽기 동작의 인가 전압 조건과 동일하다. 단, 실시 예로서, 검증 동작에서 선택 워드 라인에 인가되는 검증 전압(Vverify)의 크기는 읽기 동작에서 인가되는 읽기 전압(Vread)의 크기와 다를 수 있다.
본 발명의 실시 예에 있어서, 행 디코더(120)는 프로그램되기 전의 저항성 메모리 셀의 저항치를 독출하기 위한 판단 전압(Vd)를 제공할 수 있다. 판단 전압(Vd)은 프로그램 전압과 동일한 경로를 통해 메모리 셀 또는 워드 라인(WL)에 전달될 수 있다. 그리고, 감지 증폭기(145)는 판단 전압(Vd)이 메모리 셀에 제공될 때 메모리 셀에 흐르는 전류(이하, 판단 전류(Id)라 한다.)를 감지한다. 그리고, 감지 증폭기(145)는 판단 전류(Id)로부터 메모리 셀의 저항치를 독출한다. 후술하겠지만, 메모리 셀의 독출된 저항치는 메모리 셀의 제한 전류(Ic)를 결정하기 위해 참조된다. 이때, 메모리 셀의 독출된 저항치가 높을수록 메모리 셀의 제한 전류는 증가하게 된다.
전류 리미터(143)는 메모리 셀의 쓰기 동작 동안에 인가되는 제한 전류를 제공한다. 실시 예로서, 전류 리미터(143)는 판단 전류(Id)로부터 독출된 저항치를 참조하여 결정된 제한 전류(Ic)를 메모리 셀에 제공할 수 있다. 또한, 전류 리미터(143)는 판단 전류(Id)로부터 독출된 저항치에 따라 각 메모리 셀에 서로 다른 제한 전류(Ic)를 제공할 수 있다.
제한 전류(Ic)는 메모리 셀에 흐르는 전류를 제한하기 위한 전류이다. 구체적으로, 제한 전류(Ic)는 메모리 셀의 비트 라인에 연결되어, 메모리 셀에 흐르는 전류의 최대치를 제한 전류(Ic)의 크기로 제한한다. 따라서, 메모리 셀의 양단에 인가되는 전압이 증가하여도 비트 라인을 통해 흘러나가는 전류의 크기는 제한 전류(Ic) 이상으로 증가하지 않는다. 그 결과, 메모리 셀의 저전위단에는 전하가 축적되고, 메모리 셀의 양단 간의 전압 차는 감소한다.
즉, 제한 전류(Ic)는 메모리 셀에 흐르는 전류를 제한함으로써, 메모리 셀의 양단에 걸리는 전압 차를 제한할 수 있다. 이러한 제한 전류(Ic)는 메모리 셀의 프로그램 상태를 정밀하게 제어하기 위해 사용될 수 있다.
한편, 전류 리미터(143)의 구체적인 구성에 대해서는 후술하는 도 7에서 상세히 설명하기로 한다.
이상에서 읽기/쓰기 회로(140)의 간략한 구조가 설명되었다. 읽기/쓰기 회로(140)는 메모리 셀이 프로그램되기 전에 메모리 셀의 저항치를 독출한다. 그리고, 읽기/쓰기 회로(140)는 독출된 저항치를 참조하여 결정된 제한 전류(Ic)를 메모리 셀에 제공한다. 이때, 읽기/쓰기 회로(140)는 독출된 저항치에 따라 각 메모리 셀에 서로 다른 제한 전류(Ic)를 제공할 수 있다. 따라서, 제한 전류를 제어함으로써 각 메모리 셀의 저항치 변화가 미세하게 제어될 수 있다. 그 결과, 프로그램된 메모리 셀들의 저항 산포가 감소될 수 있다.
도 5는 도 4에 도시된 전류 리미터(143)를 예시적으로 나타내는 회로도이다. 도 4를 참조하면, 전류 리미터(143)는 기본적으로 전류 미러(Current mirror) 형태로 제공될 수 있다.
전류 리미터(143)는 비트 라인(BL)에 연결되는 노드(NS)와 연결되는 PMOS 트랜지스터(PM1)와 복수의 전류 전원들(Ic1~Icn)과 연결되는 PMOS 트랜지스터(PM2)를 포함한다. 복수의 전류 전원들(Ic1~Icn) 각각은 서로 다른 크기의 전류값을 제공할 수 있다. 제한 전류(Ic)로부터 독출된 저항치에 따라 복수의 전류 전원들(Ic1~Icn)은 선택 신호(S1~Sn)에 의해서 스위칭된다. 선택 신호(S1~Sn)에 의해서 복수의 전류 전원들(Ic1~Icn) 중 적어도 하나가 선택된다.
그리고, 선택된 전류 전원에 의해 두 개의 트랜지스터(TR1, TR2)로 이루어진 전류 거울(Current Mirror)에 기준 전류(Im1)가 공급된다. 그리고, 트랜지스터(TR2)의 게이트에 제공되는 바이어스 전류에 의해 기준 전류(Im1)와 동일한 크기를 갖는 거울 전류(Im2)가 노드(NS)를 통해 흐른다. 이때, 거울 전류(Im2)는 제한 전류(Ic)가 되어 메모리 셀에 흐르는 전류의 크기를 제한할 수 있다.
한편, 전류 리미터(143)가 전류 거울(Current mirror) 형태를 갖는 것은 예시적인 실시 예에 불과하다. 전류 리미터(143)는 프로그램 루프 수의 증가에 따라서 메모리 셀에 인가되는 전류의 상한치를 단계적 또는 점진적으로 증가시킬 수 있으면 된다.
도 6은 본 발명의 실시 예에 따른 저항성 메모리 셀의 히스테리시스 특성을 예시적으로 나타내는 도면이다. 도 6을 참조하면, 본 발명의 저항성 메모리 셀은 제한 전류(Compliance current)의 크기에 따라 각기 다른 히스테리시스 특성을 보여준다.
리셋 상태로 존재하는 메모리 셀의 양단에 프로그램 전압(또는, 셋 전압 : Vset)을 인가하면, 전류-전압 특성은 리셋 상태와는 다른 곡선으로 변화된다. 이러한 특징을 히스테리시스 특성이라 칭한다. 본 발명의 실시 예에 따르면, 이러한 히스테리시스 특성을 이용하여 저항성 메모리 셀의 셋 상태로의 프로그램 성능을 높일 수 있다.
리셋 상태의 메모리 셀은 곡선(A)과 같은 전류-전압 특성을 갖는다. 먼저, 리셋 상태의 메모리 셀에 제 1 제한 전류(Ic1)와 함께 프로그램 전압(Vset)을 인가하면, 메모리 셀의 전류-전압 곡선은 곡선(B1)으로 변화된다. 이때, 메모리 셀의 전류 값은 제 1 제한 전류(Ic1)에 도달한 이후에는 더 이상 증가하지 않고, 전압만이 증가한다. 즉, 제 1 제한 전류(Ic1)에 의해 메모리 셀에 흐르는 전류의 최대치는 제한된다.
한편, 리셋 상태의 메모리 셀에 제 2 제한 전류(Ic2)와 함께 프로그램 전압(Vset)을 인가하면, 메모리 셀의 전류-전압 곡선은 곡선(B2)으로 변화된다. 이때, 메모리 셀의 전류 값은 제 1 제한 전류(Ic2)에 도달한 이후에는 더 이상 증가하지 않고, 전압만이 증가한다. 즉, 제 1 제한 전류(Ic2)에 의해 메모리 셀에 흐르는 전류의 최대치는 제한된다.
마찬가지로, 리셋 상태의 메모리 셀에 제 3 제한 전류(Ic3)와 함께 프로그램 전압(Vset)을 인가하면, 메모리 셀의 전류-전압 곡선은 곡선(B3)으로 변화된다.
즉, 인가되는 제한 전류(Ic)의 크기에 따라, 메모리 셀의 셋 상태(Set state)에서의 전류-전압 곡선은 달라진다. 그리고, 이것은 제한 전류(Ic)에 의해 메모리 셀의 저항치가 달라질 수 있음을 의미한다.
한편, 프로그램 동작에서 메모리 셀에 인가되는 프로그램 전압(또는, 셋 전압 : Vset)은 메모리 셀의 저항 상태를 변화시킬 수 있는 고전압이어야 한다.
이상에서는 제한 전류들(I1, I2, I3)을 이용한 셋 상태(Set state)로의 프로그램을 도시하였다. 도 6을 참조하면, 제한 전류들(I1, I2, I3) 각각에 대해서 저항성 메모리 셀은 서로 식별 가능한 다양한 레벨의 저항값을 가짐을 알 수 있다.
도 7은 동일한 제한 전류에 의해 프로그램된 저항성 메모리 셀들의 저항 산포를 나타내는 도면이다. 도 7을 참조하면, 세 개의 저항성 메모리 셀에 대한 리셋 상태(Reset state) 곡선 및 셋 상태(Set state) 곡선들이 나타나있다.
세 개의 메모리 셀들은 제작 공정 및 환경 변화 등에 의한 특성 차이를 가질 수 있다. 따라서, 동일한 저항 상태(예를 들어, 리셋 상태)에서도 각각 다른 전류-전압 곡선(A1, A2, A3)을 가질 수 있다.
이러한 메모리 셀들을 동일한 제한 전류(Ic)를 사용하여 프로그램하면, 프로그램된 메모리 셀들의 저항 산포는 넓게 나타날 수 있다. 즉, 메모리 셀들의 특성 차이에 의해 프로그램된 메모리 셀들은 각각 다른 전류-전압 곡선(B1, B2, B3)을 갖는다. 이때, 각 메모리 셀에 읽기 전압(Vread)을 인가하면, 서로 다른 읽기 전류(Ir1, Ir2, Ir3)가 검출된다. 이것은 프로그램된 메모리 셀들이 각각 다른 저항치를 갖는 것을 의미한다. 그리고, 메모리 셀들의 특성 차이가 클 수록, 프로그램된 메모리 셀들이 갖는 저항 산포는 커진다. 그리고, 메모리 셀들의 저항 산포가 지나치게 커지면, 저항성 메모리 장치의 신뢰성이 감소한다.
도 8은 본 발명의 실시 예에 따라 프로그램된 저항성 메모리 셀들의 저항 산포를 나타내는 도면이다. 본 실시 예에서는 저항성 메모리 셀을 프로그램 하기 전에 저항성 메모리 셀의 저항치를 독출한다. 그리고, 독출된 저항치에 따라 각 메모리 셀에 인가되는 제한 전류를 조절한다. 도 8을 참조하면, 세 개의 저항성 메모리 셀에 대한 리셋 상태(Reset state) 곡선 및 셋 상태(Set state) 곡선들이 나타나있다.
세 개의 메모리 셀들은 제작 공정 및 환경 변화 등에 의한 특성 차이를 가질 수 있다. 따라서, 동일한 저항 상태(예를 들어, 리셋 상태)에서도 각각 다른 전류-전압 곡선(A1, A2, A3)을 가질 수 있다. 본 실시 예에서는 리셋 상태의 메모리 셀들을 셋 상태로 프로그램한다.
메모리 셀들을 프로그램하기 전에, 저항성 메모리 장치(100, 도 1 참조)는 저항성 메모리 셀 각각에 판단 전압(Vd)을 인가한다. 그리고, 판단 전압(Vd)을 인가한 시점에서 각 메모리 셀에 흐르는 판단 전류들을(Id1, Id2, Id3)를 검출한다. 판단 전압(Vd)을 인가하고 판단 전류들(Id1, Id2, Id3)을 검출하는 구체적인 방법은 위에서 설명한 바와 동일하다.
검출된 판단 전류들(Id1, Id2, Id3)은 메모리 셀들의 저항치를 나타낸다. 즉, 메모리 셀들의 저항치는 판단 전류들(Id1, Id2,Id3)로부터 독출될 수 있다. 이때, 판단 전류가 작을수록 높은 저항치를 나타낸다.
그리고, 검출된 저항치(또는, 판단 전류)를 참조하여 각 메모리 셀에 제공될 제한 전류가 결정된다. 구체적으로, 프로그램된 메모리 셀들의 저항 산포를 최소화하기 위해, 판단 전류로부터 독출된 저항치가 높은 메모리 셀에는 높은 제한 전류를 제공한다. 반대로, 판단 전류로부터 독출된 저항치가 낮은 메모리 셀에는 낮은 제한 전류를 제공한다.
본 실시 예에서, 저항성 메모리 장치(100)는 판단 전류가 가장 낮은(또는, 독출된 저항치가 가장 높은) 메모리 셀(A1)에 높은 제한 전류(Ic1)를 제공한다. 반대로, 저항성 메모리 장치(100)는 판단 전류가 가장 높은(또는, 독출된 저항치가 가장 낮은) 메모리 셀(A3)에 낮은 제한 전류(Ic3)를 제공한다. 메모리 셀(A2)에는 제한 전류(Ic2)가 제공된다.
한편, 높은 제한 전류가 제공될수록 프로그램된 메모리 셀의 저항치는 크게 변화될 수 있다. 따라서, 높은 제한 전류가 인가된 메모리 셀(A1)은 프로그램에 의해 저항치가 가장 크게 변할 것이다. 반면에, 낮은 제한 전류가 인가된 메모리 셀(A3)은 프로그램에 의해 저항치가 가장 작게 변할 것이다. 그 결과, 프로그램된 메모리 셀들의 저항 산포가 최소화될 수 있다.
프로그램된 메모리 셀들에 읽기 전압(Vread)을 인가하였을때, 메모리 셀로부터 읽기 전류들(Ir1, Ir2, Ir3)이 독출된다. 도 7과 비교하면, 읽기 전류들(Ir1, Ir2, Ir3)의 산포가 도 8에서 훨씬 작아졌음을 알 수 있다. 그리고, 이것은 본 실시 예에 의해 메모리 셀들의 저항 산포가 감소하였음을 나타낸다.
이상에서 설명한 구성에 따르면, 프로그램된 메모리 셀들의 저항 산포가 감소한다. 따라서, 보다 적은 프로그램 횟수를 통해 원하는 저항 산포를 달성할 수 있고, 반복되는 프로그램 전압 인가에 의한 디스터브 스트레스가 감소한다. 그 결과, 저항성 메모리 장치의 신뢰성이 향상될 수 있다.
도 9는 본 발명의 제 1 실시 예에 따른 저항성 메모리 장치의 데이터 쓰기 방법을 나타내는 순서도이다. 도 9를 참조하면 저항성 메모리 장치의 데이터 쓰기 방법은 S110 단계 내지 S130 단계를 포함한다.
본 실시 예에서, 저항성 메모리 셀은 리셋 상태(Reset state)에서 셋 상태(Set state)로 프로그램되는 것으로 가정한다.
S110 단계에서, 저항성 메모리 장치(100, 도 1 참조)는 저항성 메모리 셀의 리셋 상태에서의 저항치를 독출한다. 구체적으로, 저항성 메모리 장치(100)는 메모리 셀에 판단 전압(Vd)을 인가하여 판단 전류(Id)를 검출한다. 그리고, 판단 전류(Id)로부터 메모리 셀의 저항치가 독출된다.
S120 단계에서, 저항성 메모리 장치(100)는 S110 단계에서 독출된 저항치를 참조하여 저항성 메모리 셀을 프로그램하기 위한 제한 전류를 결정한다. 이때, 독출된 저항치가 클수록 저항성 메모리 셀의 제한 전류는 증가할 수 있다. 실시 예로서, 저항성 메모리 장치(100)는 독출된 저항치에 따라 복수의 제한 전류 중 어느 하나를 저항성 메모리 셀의 제한 전류로 선택할 수 있다.
S130 단계에서, 저항성 메모리 장치(100)는 결정된 제한 전류에 따라 저항성 메모리 셀을 셋 상태로 프로그램한다. 구체적으로, 결정된 제한 전류에 따라 전류 리미터(143, 도 4 참조)는 메모리 셀에 제한 전류(Ic, 도 4 참조)를 제공한다. 그리고, 저항성 메모리 장치(100)는 프로그램 전압(또는, 셋 전압 : Vset)을 인가하여 메모리 셀을 프로그램한다. 이때, 메모리 셀에 인가되는 제한 전류가 클수록, 메모리 셀의 저항치는 크게 변화한다.
한편, 메모리 셀의 저항치를 독출하는 방법, 독출된 저항치에 따라 제한 전류를 결정하는 방법은 위에서 설명한 바와 동일하다.
상기와 같은 구성에 따르면, 프로그램되기 전(즉, 리셋 상태)의 메모리 셀의 저항치에 따라 메모리 셀에 제공되는 제한 전류가 달라진다. 그 결과, 프로그램된 메모리 셀의 산포가 감소될 수 있다. 따라서, 저항성 메모리 장치의 신뢰성이 향상된다.
도 10은 본 발명의 제 2 실시 예에 따른 저항성 메모리 장치의 데이터 쓰기 방법을 나타내는 순서도이다. 도 10을 참조하면 저항성 메모리 장치의 데이터 쓰기 방법은 S210 단계 내지 S280 단계를 포함한다.
본 실시 예에서, 저항성 메모리 셀은 리셋 상태(Reset state)에서 셋 상태(Set state)로 프로그램되는 것으로 가정한다.
S210 단계에서, 저항성 메모리 장치(100, 도 1 참조)는 저항성 메모리 셀의 리셋 상태에서의 저항치를 독출한다. 구체적으로, 저항성 메모리 장치(100)는 메모리 셀에 판단 전압(Vd)을 인가하여 판단 전류(Id)를 검출한다. 그리고, 판단 전류(Id)로부터 메모리 셀의 저항치가 독출된다.
S220 단계에서, 저항성 메모리 장치(100)는 S210 단계에서 독출된 저항치를 참조하여 저항성 메모리 셀을 프로그램하기 위한 제한 전류를 결정한다. 이때, 독출된 저항치가 클수록 저항성 메모리 셀의 제한 전류는 증가할 수 있다. 실시 예로서, 저항성 메모리 장치(100)는 독출된 저항치에 따라 복수의 제한 전류 중 어느 하나를 저항성 메모리 셀의 제한 전류로서 선택할 수 있다.
S230 단계에서, 저항성 메모리 장치(100)는 설정 전류와 S220 단계에서 결정된 제한 전류를 비교한다. 여기서 설정 전류는 현재 프로그램 루프에 설정된 제한 전류를 의미한다. 설정 전류와 결정된 제한 전류가 일치하면, 저항성 메모리 장치(100)는 프로그램 전압(Vset)을 인가하여 메모리 셀을 프로그램한다. 반면에, 설정 전류와 결정된 제한 전류가 일치하지 않으면, 저항성 메모리 장치(100)는 메모리 셀을 프로그램하지 않는다.
S240 단계에서, 저항성 메모리 장치(100)는 전체 메모리 셀에 대해 프로그램 동작(또는, 셋 동작)이 수행되었는지 판단한다. 전체 메모리 셀에 대해 프로그램 동작이 수행되었으면, 데이터 쓰기 방법은 S260 단계로 진행한다. 그렇지 않으면, 데이터 쓰기 방법은 S250 단계로 진행한다.
S250 단계에서, 저항성 메모리 장치(100)는 설정 전류를 변경한다. 이때, 설정 전류는 메모리 셀이 가질수 있는 복수의 제한 전류 중 어느 하나로 순차적으로 변경된다. 그리고, 데이터 쓰기 방법은 S220 단계로 되돌아간다.
S260 단계에서, 저항성 메모리 장치(100)는 메모리 셀들에 대해 검증 동작을 수행한다. 검증 동작은 메모리 셀들이 셋 상태로 프로그램되었는지 여부를 검증한다. 이때, 저항성 메모리 장치(100)는 메모리 셀에 흐르는 검증 전류를 검출하기 위해 메모리 셀에 검증 전압을 인가할 수 있다. 실시 예로서, 검증 전압은 프로그램 전압(Vset)보다 낮을 수 있다.
S270 단계에서, 저항성 메모리 장치(100)는 검증 동작에서 모든 메모리 셀들이 패스되었는지 판단한다. 모든 메모리 셀들이 패스되었으면, 데이터 쓰기 방법은 종료한다. 그렇지 않으면, 데이터 쓰기 방법은 S280 단계로 진행한다.
S280 단계에서, 저항성 메모리 장치(100)는 프로그램 전압(Vset)을 증가시킨다. 그리고, 데이터 쓰기 방법은 S210 단계로 돌아간다.
상기와 같은 구성에 따르면, 프로그램되기 전(즉, 리셋 상태)의 메모리 셀의 저항치에 따라 메모리 셀에 제공되는 제한 전류가 달라진다. 그 결과, 프로그램된 메모리 셀의 산포가 감소될 수 있다. 따라서, 저항성 메모리 장치의 신뢰성이 향상된다.
도 11은 본 발명을 멀티 레벨 셀에 적용한 예를 설명하기 위한 도면이다. 도 11을 참조하면, 저항성 메모리 셀은 세 개의 셋 상태(Set1, Set2, Set3)를 가질 수 있다. 그러나 이는 예시적인 것으로서, 저항성 메모리 셀은 둘 또는 넷 이상의 셋 상태을 가질 수 있다.
본 실시 예에서는 저항성 메모리 셀을 프로그램 하기 전에 저항성 메모리 셀의 저항치를 독출한다. 그리고, 독출된 저항치에 따라 각 메모리 셀에 인가되는 제한 전류를 조절한다. 도 11을 참조하면, 세 개의 저항성 메모리 셀에 대한 리셋 상태(Reset state) 곡선이 나타나있다.
세 개의 메모리 셀들은 제작 공정 및 환경 변화 등에 의한 특성 차이를 가질 수 있다. 따라서, 동일한 저항 상태(예를 들어, 리셋 상태)에서도 각각 다른 전류-전압 곡선(A1, A2, A3)을 가질 수 있다. 본 실시 예에서는 리셋 상태의 메모리 셀들을 셋 상태로 프로그램한다.
메모리 셀들을 프로그램하기 전에, 저항성 메모리 장치(100, 도 1 참조)는 저항성 메모리 셀 각각에 판단 전압(Vd)을 인가한다. 그리고, 판단 전압(Vd)을 인가한 시점에서 각 메모리 셀에 흐르는 판단 전류들을(Id1, Id2, Id3)를 검출한다. 판단 전압(Vd)을 인가하고 판단 전류들(Id1, Id2, Id3)을 검출하는 구체적인 방법은 위에서 설명한 바와 동일하다.
검출된 판단 전류들(Id1, Id2, Id3)은 메모리 셀들의 저항치를 나타낸다. 즉, 메모리 셀들의 저항치는 판단 전류들(Id1, Id2,Id3)로부터 독출될 수 있다. 이때, 판단 전류가 작을수록 높은 저항치를 나타낸다.
그리고, 검출된 저항치(또는, 판단 전류)를 참조하여 각 메모리 셀에 제공될 제한 전류가 결정된다. 구체적으로, 프로그램된 메모리 셀들의 저항 산포를 최소화하기 위해, 판단 전류로부터 독출된 저항치가 높은 메모리 셀에는 높은 제한 전류를 제공한다. 반대로, 판단 전류로부터 독출된 저항치가 낮은 메모리 셀에는 낮은 제한 전류를 제공한다.
한편, 본 실시 예에서 메모리 셀은 세 개의 셋 상태(Set1, Set2, Set3)를 가질 수 있다. 따라서, 저항성 메모리 장치(100)는 타겟 상태에 따라 메모리 셀에 다른 제한 전류를 제공한다. 이때, 저항성 메모리 장치(100)는 낮은 저항치를 갖는 타겟 상태일수록 높은 제한 전류를 제공한다.
도 11과 함께 구체적으로 설명하면, 타겟 상태가 제 1 셋 상태(Set1)일때, 저항성 메모리 장치(100)는 제한 전류들(Ic11, Ic12, Ic13) 중 어느 하나를 선택적으로 각 메모리 셀에 제공한다. 이때, 판단 전류가 가장 낮은(또는, 독출된 저항치가 가장 높은) 메모리 셀(A1)에 높은 제한 전류(Ic11)를 제공한다. 반대로, 저항성 메모리 장치(100)는 판단 전류가 가장 높은(또는, 독출된 저항치가 가장 낮은) 메모리 셀(A3)에 낮은 제한 전류(Ic13)를 제공한다. 메모리 셀(A2)에는 제한 전류(Ic12)가 제공된다. 도 11을 참조하면, 프로그램 전압(Vset)에 의해 메모리 셀(A1)의 제 1 셋 상태(Set1)에서의 저항 곡선(또는 전류-전압 곡선)은 B3이 된다. 마찬가지로, 제 1 셋 상태(Set1)에서의 메모리 셀들(A2, A3)의 저항 곡선은 각각 B2, B1이 된다.
한편, 높은 제한 전류가 제공될수록 프로그램된 메모리 셀의 저항치는 크게 변화될 수 있다. 따라서, 높은 제한 전류가 인가된 메모리 셀(A1)은 프로그램에 의해 저항치가 가장 크게 변할 것이다. 반면에, 낮은 제한 전류가 인가된 메모리 셀(A3)은 프로그램에 의해 저항치가 가장 작게 변할 것이다. 그 결과, 프로그램된 메모리 셀들의 저항 산포가 최소화될 수 있다.
제 1 셋 상태(Set1)로 프로그램된 메모리 셀들에 읽기 전압(Vread)을 인가하였을때, 메모리 셀로부터 읽기 전류들(Ir1, Ir2, Ir3)이 독출된다. 도 7과 비교하면, 읽기 전류들(Ir1, Ir2, Ir3)의 산포가 도 11에서 훨씬 작아졌음을 알 수 있다. 그리고, 이것은 본 실시 예에 의해 메모리 셀들의 저항 산포가 감소하였음을 나타낸다.
타겟 상태가 제 2 셋 상태(Set2)일때, 저항성 메모리 장치(100)는 제한 전류들(Ic21, Ic22, Ic23) 중 어느 하나를 선택적으로 각 메모리 셀에 제공한다. 이때, 판단 전류가 가장 낮은(또는, 독출된 저항치가 가장 높은) 메모리 셀(A1)에 높은 제한 전류(Ic21)를 제공한다. 반대로, 저항성 메모리 장치(100)는 판단 전류가 가장 높은(또는, 독출된 저항치가 가장 낮은) 메모리 셀(A3)에 낮은 제한 전류(Ic23)를 제공한다. 메모리 셀(A2)에는 제한 전류(Ic22)가 제공된다.
한편, 도 11을 참조하면, 프로그램 전압(Vset)에 의해 메모리 셀(A1)의 제 2 셋 상태(Set2)에서의 저항 곡선(또는 전류-전압 곡선)은 C3이 된다. 마찬가지로, 제 2 셋 상태(Set2)에서의 메모리 셀들(A2, A3)의 저항 곡선은 각각 C2, C1이 된다.
타겟 상태가 제 3 셋 상태(Set3)일때, 저항성 메모리 장치(100)는 제한 전류들(Ic31, Ic32, Ic33) 중 어느 하나를 선택적으로 각 메모리 셀에 제공한다. 이때, 판단 전류가 가장 낮은(또는, 독출된 저항치가 가장 높은) 메모리 셀(A1)에 높은 제한 전류(Ic31)를 제공한다. 반대로, 저항성 메모리 장치(100)는 판단 전류가 가장 높은(또는, 독출된 저항치가 가장 낮은) 메모리 셀(A3)에 낮은 제한 전류(Ic33)를 제공한다. 메모리 셀(A2)에는 제한 전류(Ic32)가 제공된다.
한편, 도 11을 참조하면, 프로그램 전압(Vset)에 의해 메모리 셀(A1)의 제 3 셋 상태(Set3)에서의 저항 곡선(또는 전류-전압 곡선)은 D3이 된다. 마찬가지로, 제 3 셋 상태(Set3)에서의 메모리 셀들(A2, A3)의 저항 곡선은 각각 D2, D1이 된다.
제 1 상태(Set1)와 마찬가지로, 제 2 또는 제 3 셋 상태(Set2, Set3) 프로그램에서 높은 제한 전류가 제공될수록 프로그램된 메모리 셀의 저항치는 크게 변화될 수 있다. 따라서, 위와 같은 메모리 셀의 프로그램 방법에 따르면 프로그램된 메모리 셀들의 저항 산포가 최소화될 수 있다.
한편, 실시 예로서, 메모리 셀의 프로그램 상태는 복수의 문턱 전류를 사용하여 독출될 수 있다. 도 11을 참조하면, 복수의 프로그램 상태(Set1, Set2 또는 Set3)는 각각 대응되는 문턱 전류 값(Ith1, Ith2, Ith3)을 가질 수 있다.
읽기 동작에서, 선택된 메모리 셀의 워드 라인(WL)에 읽기 전압(Vread)이 인가되고, 선택된 메모리 셀의 비트 라인(BL)은 메모리 셀에 흐르는 감지 전류를 검출한다. 검출된 감지 전류 값이 제 1 문턱 전류(Ith1)보다 작으면 선택된 메모리 셀은 리셋 상태(Reset State)로 판정된다. 검출된 감지 전류 값이 제 1 문턱 전류(Ith1)보다 크고 제 2 문턱 전류(Ith2)보다 작으면 선택된 메모리 셀은 제 1 셋 상태(Set1 State)로 판정된다. 검출된 감지 전류 값이 제 2 문턱 전류(Ith2)보다 크고 제 3 문턱 전류(Ith3)보다 작으면 선택된 메모리 셀은 제 2 셋 상태(Set2 State)로 판정된다. 마찬가지로, 검출된 감지 전류 값이 제 3 문턱 전류(Ith3)보다 크면 선택된 메모리 셀은 제 3 셋 상태(Set3 State)로 판정된다.
상기와 같은 구성에 따르면, 제한 전류를 변경함으로써 메모리 셀을 복수의 타겟 상태(Set1, Set2 또는 Set3)로 프로그램할 수 있다. 그리고, 문턱 전류를 이용하여 복수의 타겟 상태(Set1, Set2 또는 Set3)를 독출할 수 있다. 또한, 프로그램된 메모리 셀의 산포를 최소화할 수 있다. 따라서, 저항성 메모리 장치의 용량이 증가하고, 신뢰성이 향상될 수 있다.
한편, 본 발명의 실시 예에 따른 저항성 메모리 장치는 3차원 구조를 갖는 메모리 셀 어레이에 적용될 수 있다. 도 12 내지 도 15는 본 발명의 실시 예에 따른 저항성 메모리 장치가 3차원 구조의 메모리 셀을 갖는 예를 보여주는 블록도이다.
도 12는 도 1에 도시된 메모리 셀 어레이(110)의 3차원 구조를 간략히 보여주는 사시도이다. 도 12를 참조하면, 메모리 셀 어레이(110)는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 셀 어레이(110)를 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 복수의 도핑 영역들(112a~112c)이 형성된다. 예를 들면, 복수의 도핑 영역들(112a~112c)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 그러나, 복수의 도핑 영역들(112a~112c)은 n 타입을 갖는 것으로 한정되지 않는다. 복수의 도핑 영역들(112a~112c)이 x 방향으로 순차적으로 형성되며, 이러한 구조는 y축 방향으로 반복된다. 복수의 도핑 영역들(112a~112c) 상부에는 복수의 층에 형성되는 메탈 라인들과 연결되는 워드 라인들(113a~113h)이 복수의 도핑 영역들(112a~112c)과 전기적으로 분리되도록 형성된다.
복수의 도핑 영역들(112a~112c) 각각은 x 방향으로 신장되는 복수의 비트 라인들(114a~114c)과 컨택 플러그들(CP1, CP2)에 의해서 연결된다. 그리고 복수의 비트 라인들(114a~114c)과 복수의 필라들(PL1~PL4) 각각의 수직 전극과 연결된다. 따라서, 복수의 도핑 영역들(112a~112c)에 의해서 비트 라인과 필라들(PL1~PL4)의 수직 전극이 전기적으로 연결될 수 있다. 각각의 필라들(PL1~PL4)은 복수 층으로 적층되는 메탈 라인층들(115a, 115b, 116a, 116b)에 연결된다. 복수의 메탈층에서 빗 모양으로 각각의 필라들에 연결되는 메탈 라인(115a)과 메탈 라인(115b)은 각각 글로벌 워드 라인에 연결될 것이다.
상술한 구조로 저항성 메모리 장치의 메모리 셀 어레이(110)가 3차원 구조로 형성될 수 있다. 하지만, 상술한 구조는 셀 어레이(110)의 3차원 구조에 대한 예시에 불과하며, 다양한 방식으로 저항성 메모리 셀들이 적층될 수 있을 것이다.
도 13은 도 12에서 하나의 층에 형성되는 저항성 메모리 셀을 보여주는 단면도이다. 도 13을 참조하면, 메모리 셀(MC)은 제 1 메탈 라인(116a)과 제 2 메탈 라인(116b) 사이에 위치하는 필라(117, 118)를 포함한다.
수평 전극을 구성하는 메탈 라인들(116a, 116b) 사이에 기판에 수직한 방향(z 방향)으로 관통하는 필라가 형성된다. 필라는 원통 형태로 형성되는 데이터 저장막(118)과 수직 전극(117)을 포함한다. 비트 라인에 연결되는 수직 전극(117)과 워드 라인에 연결되는 메탈 라인들(116a, 116b)에 의해서 하나의 저항성 메모리 셀을 구성한다. 데이터 저장막(118)은 수직 방향으로의 식각 및 증착 공정을 통해서 형성될 수 있다. 수직 전극(117)은 증착 공정, 예를 들어 PVD, CVD, 또는 AVD 방법으로 형성될 수 있다.
도 14는 도 12의 단면을 보여주는 도면이다. 도 14를 참조하면, 수직 전극과 저항성 메모리 셀을 구성하는 필라들(PL1, PL2)과 기판상에 수직 방향으로 적층되는 복수의 수평 전극들(LWL1_e~LWL8_e, LWL1_o~LWL8_o), 그리고 도핑 영역을 통해서 필라들과 연결되는 비트 라인들, 복수의 수평 전극에 워드 라인 전압을 제공하기 위한 글로벌 워드 라인들(GWL1, GWL2)을 포함할 수 있다.
도 15는 도 12의 메모리 셀 어레이(110)를 간략히 보여주는 회로도이다. 도 15를 참조하면, 메모리 셀 어레이(110)는 xz 평면에 하나의 단위를 구성하는 복수의 메모리 블록들(MB1~MB3)을 포함할 수 있다.
메모리 셀 어레이(110)는 z 축 방향으로 나란히 연장되는 복수의 로컬 비트 라인들(LBL) 및 z축 방향에 수직한 y 축 방향으로 나란히 연장되는 복수의 로컬 워드 라인들(LWL1~LWL4)을 포함할 수 있다. 도시되지는 않았지만, 메모리 블록들(MB1~MB3) 각각은 서로 다른 로컬 워드 라인(LWL)에 연결될 수 있다.
또한, 필라의 수직 채널에 의해서 형성되는 로컬 비트 라인들(LBL11~LBL43)각각은 글로벌 비트 라인들(GBL1~GBL4)에 연결된다. 셀 어레이(110)의 저항성 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 연결된다. 저항성 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 인가되는 전압에 의해서 프로그램되거나, 센싱될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 도 16에는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(1100)를 포함하는 컴퓨팅 시스템(1000)이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1600)에 전기적으로 연결된 불휘발성 메모리 장치(1100), 마이크로프로세서(1200), 램(1300), 사용자 인터페이스(1400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1500)을 포함한다. 여기서, 불휘발성 메모리 장치(1100)는 덮어쓰기 가능한 저항성 메모리 셀들을 포함한다. 불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따라 프로그램 동작시 메모리 셀의 독출된 저항치에 따라 제한 전류를 조절할 수 있다. 따라서, 프로그램된 메모리 셀의 저항 산포를 감소시킬 수 있다.
본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 저항성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 저항성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한 각 실시 예는 여러 가지 형태로 변형될 수 있다. 예를 들어, 본 발명에서 제한 전류는 메모리 셀의 독출된 저항치를 참조로 결정되었지만, 그 외에도 제한 전류는 메모리 셀의 저항치와 상응하는 값(예를 들어, 판단 전류)을 참조하여 결정될 수 있다. 또한, 본 발명의 실시 예에서 프로그램 동작은 주로 메모리 셀의 저항을 리셋 상태에서 셋 상태로 이동시키는 것으로 설명되었다. 그러나, 본 발명의 프로그램 동작은 메모리 셀의 저항을 셋 상태에서 리셋 상태로 이동시키는 것을 포함할 수 있다.
또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
110 : 셀 어레이 111, 113 : 전극
112 : 가변 저항 물질 120 : 행 디코더
130 : 열 선택 회로 140 : 읽기/쓰기 회로
141 : 쓰기 전압 발생기 143 : 전류 리미터
145 : 감지 증폭기 150 : 제어 로직
1100 : 불휘발성 메모리 장치 1200 : CPU
1300 : RAM 1400 : 유저 인터페이스
1500 : 모뎀 1600 : 시스템 버스

Claims (10)

  1. 저항성 메모리 셀; 및
    상기 저항성 메모리 셀을 제 1 상태에서 제 2 상태로 프로그램하는 읽기 및 쓰기 회로를 포함하되,
    상기 읽기 및 쓰기 회로는 상기 저항성 메모리 셀의 상기 제 1 상태에서의 저항치를 독출하고, 상기 독출된 저항치에 따라 상기 프로그램 동안 상기 저항성 메모리 셀에 제공되는 제한 전류를 조절하고,
    상기 읽기 및 쓰기 회로는
    상기 저항성 메모리 셀에 프로그램 전압을 제공하는 쓰기 전압 발생기; 및
    상기 저항성 메모리 셀의 비트 라인에 연결되어 상기 저항성 메모리 셀에 제한 전류를 제공하는 전류 리미터를 포함하고,
    상기 저항성 메모리 셀로 제공되는 상기 제한 전류는 상기 독출된 저항치가 높을수록 증가하고, 상기 저항성 메모리 셀에 흐르는 전류의 최대치는 상기 저항성 메모리 셀로 제공되는 상기 제한 전류로 제한되는 저항성 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전류 리미터는 상기 프로그램 동안에 상기 저항성 메모리 셀의 비트 라인에 복수 레벨의 전류 중 어느 하나를 선택적으로 제공하기 위한 전류 미러를 포함하는 저항성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제 1 상태에서의 저항치를 독출하기 위한 판단 전압을 상기 저항성 메모리 셀에 제공하는 저항성 메모리 장치.
  5. 삭제
  6. 저항성 메모리 장치의 데이터 쓰기 방법에 있어서,
    저항성 메모리 셀의 제 1 상태에서의 저항치를 독출하는 단계;
    상기 독출된 저항치를 참조하여 상기 저항성 메모리 셀의 제한 전류를 결정하는 단계; 및
    상기 결정된 제한 전류에 따라 상기 저항성 메모리 셀을 상기 제 1 상태로 유지하거나 제 2 상태로 프로그램하는 단계를 포함하고,
    상기 저항성 메모리 셀로 제공되는 상기 제한 전류는 상기 독출된 저항치가 높을수록 증가하고, 상기 저항성 메모리 셀에 흐르는 전류의 최대치는 상기 저항성 메모리 셀로 제공되는 상기 제한 전류로 제한되는 데이터 쓰기 방법.
  7. 제 6 항에 있어서,
    상기 제한 전류를 결정하는 단계는,
    복수의 제한 전류 중 상기 독출된 저항치와 대응하는 제한 전류를 상기 저항성 메모리 셀의 제한 전류로서 선택하는 데이터 쓰기 방법.
  8. 제 6 항에 있어서,
    상기 프로그램하는 단계는,
    상기 결정된 제한 전류를 설정 전류와 비교하는 단계; 및
    상기 비교 결과에 따라, 상기 저항성 메모리 셀을 선택적으로 프로그램하는 단계를 포함하는 데이터 쓰기 방법.
  9. 제 8 항에 있어서,
    상기 프로그램하는 단계는,
    상기 설정 전류를 변경하는 단계를 더 포함하는 데이터 쓰기 방법.
  10. 제 6 항에 있어서,
    상기 저항성 메모리 셀의 저항 상태가 상기 제 2 상태로 이동하였는지 검증하는 단계를 더 포함하는 데이터 쓰기 방법.
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US9099174B2 (en) 2012-10-09 2015-08-04 Micron Technology, Inc. Drift acceleration in resistance variable memory
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US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9058865B1 (en) * 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9001573B1 (en) 2013-12-06 2015-04-07 Micron Technology, Inc. Method and apparatuses for programming memory cells
US9196360B2 (en) * 2014-01-22 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Operating resistive memory cell
US9368197B2 (en) 2014-01-29 2016-06-14 Kabushiki Kaisha Toshiba Memory system
US20160336062A1 (en) * 2014-01-31 2016-11-17 Hewlett Packard Enterprise Development Lp Accessing a resistive storage element-based memory cell array
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9324426B2 (en) 2014-06-02 2016-04-26 Integrated Silicon Solution, Inc. Method for improving sensing margin of resistive memory
US9373393B2 (en) 2014-06-05 2016-06-21 Integrated Silicon Solution, Inc. Resistive memory device implementing selective memory cell refresh
US9202561B1 (en) 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
KR102140785B1 (ko) 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102230195B1 (ko) 2014-07-28 2021-03-19 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
CN104240757B (zh) * 2014-09-01 2018-10-02 清华大学 一种阻变存储器存储单元的多值操作方法
WO2016068912A1 (en) 2014-10-29 2016-05-06 Hewlett-Packard Development Company, L.P. Printhead with a number of memristors and inverters
KR102204389B1 (ko) 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
TWI569271B (zh) 2015-06-17 2017-02-01 華邦電子股份有限公司 電阻式記憶體裝置的寫入方法
TWI579848B (zh) * 2015-07-07 2017-04-21 華邦電子股份有限公司 記憶體寫入裝置以及方法
KR102388605B1 (ko) * 2015-12-01 2022-04-21 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 전자 장치
KR102469172B1 (ko) * 2016-03-14 2022-11-22 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 검증 라이트 방법
US9953973B1 (en) * 2017-03-15 2018-04-24 International Business Machines Corporation Diode connected vertical transistor
KR102040103B1 (ko) * 2017-05-25 2019-11-05 한국화학연구원 가변 저항 메모리 장치 및 그것의 동작 방법
US10354728B2 (en) * 2017-06-28 2019-07-16 Sandisk Technologies Llc Write verification and resistive state determination based on cell turn-on characteristics for resistive random access memory
US10546638B2 (en) * 2017-09-28 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
US10985213B2 (en) 2019-05-29 2021-04-20 Samsung Electronics Co., Ltd. Nonvolatile memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110038195A1 (en) * 2009-08-12 2011-02-17 Nantero, Inc. Method for resetting a resistive change memory element

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515456B2 (en) * 2006-09-11 2009-04-07 Infineon Technologies Ag Memory circuit, a dynamic random access memory, a system comprising a memory and a floating point unit and a method for storing digital data
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
KR100905170B1 (ko) 2007-08-10 2009-06-29 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
JP4719233B2 (ja) 2008-03-11 2011-07-06 株式会社東芝 不揮発性半導体記憶装置
US7978507B2 (en) 2008-06-27 2011-07-12 Sandisk 3D, Llc Pulse reset for non-volatile storage
US7826255B2 (en) 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
US7940553B2 (en) 2008-12-30 2011-05-10 Stmicroelectronics S.R.L. Method of storing an indication of whether a memory location in phase change memory needs programming
JP2011060388A (ja) 2009-09-11 2011-03-24 Toshiba Corp 不揮発性メモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110038195A1 (en) * 2009-08-12 2011-02-17 Nantero, Inc. Method for resetting a resistive change memory element

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KR20130104033A (ko) 2013-09-25
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