KR102040103B1 - 가변 저항 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 셀프-컴플라이언스(Self-Compliance) 특징이 나타나는 전압 구간 내에서 멀티-비트 데이터를 가변 저항 메모리 장치의 멀티-비트 가변 저항 메모리 셀에 프로그램 하는 단계를 포함하고, 상기 프로그램 하는 단계는, 상기 멀티-비트 데이터에 기초하여 순차적으로 증가하는 프로그램 전압 펄스들을 생성하는 단계 및 상기 멀티-비트 가변 저항 메모리 셀이 상기 셀프-컴플라이언스 특징이 나타나는 전압 구간 내에서 다양한 저항값들을 가지도록 상기 프로그램 전압 펄스들을 상기 멀티-비트 가변 저항 메모리 셀의 양단에 인가하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법을 포함한다.

Description

가변 저항 메모리 장치 및 그것의 동작 방법{VARIABLE RESISTANCE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 가변 저항 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 데이터가 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 데이터를 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 데이터를 저장하는데 사용된다.
최근, 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리 장치(Flash memory device)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 고용량화 및 고집적화가 가능한 불휘발성 메모리 소자에 대한 요구는 여전히 증가하고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
특히, 저항성 램(RRAM)에서는 고속, 대용량, 저전력 등의 메모리 특성이 기대된다. 저항성 램(RRAM)의 가변 저항 물질막은 인가된 펄스의 극성 또는 크기에 따라서 가역적인 저항 변화를 나타낸다. 가변 저항 물질막으로서 페로브스카이트(Perovskite) 구조의 거대 자기저항 물질막(Colossal Magnetro-Resistive material layer: CMR material layer)이나, 전기적 펄스에 의해서 전도성 필라멘트가 생성 또는 소멸되는 금속 산화막(Metal oxide layer) 등이 제안되고 있다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 고신뢰성 및 고용량의 가변 저항 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치의 동작 방법은, 셀프-컴플라이언스(Self-Compliance) 특징이 나타나는 전압 구간 내에서 멀티-비트 데이터를 가변 저항 메모리 장치의 멀티-비트 가변 저항 메모리 셀에 프로그램 하는 단계를 포함하고, 상기 프로그램 하는 단계는, 상기 멀티-비트 데이터에 기초하여 순차적으로 증가하는 프로그램 전압 펄스들을 생성하는 단계 및 상기 멀티-비트 가변 저항 메모리 셀이 상기 셀프-컴플라이언스 특징이 나타나는 전압 구간 내에서 다양한 저항값들을 가지도록 상기 프로그램 전압 펄스들을 상기 멀티-비트 가변 저항 메모리 셀의 양단에 인가하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는, 셀프-컴플라이언스(Self-Compliance) 특징이 나타나는 전압 구간 내에서 멀티-비트 데이터를 저장하도록 구성된 가변 저항 메모리 셀, 상기 멀티-비트 데이터에 기초하여 순차적으로 증가하는 프로그램 전압 펄스들을 생성하도록 구성된 전압 생성부, 상기 가변 저항 메모리 셀에 상기 프로그램 전압 펄스들을 인가하도록 구성된 프로그램 회로 및 상기 가변 저항 메모리 셀에 대해 검증 읽기 동작을 수행하도록 구성된 읽기 회로를 포함하고, 상기 프로그램 전압 펄스들은 상기 가변 저항 소자가 상기 셀프-컴플라이언스 특징을 보이는 전압 구간 내에서 다양한 저항값들을 가지도록 상기 가변 저항 소자의 양단에 인가되고, 상기 읽기 회로는 상기 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계 보다 크고 최대 전류 한계 보다 작을 때 프로그램 패스로 판단하도록 구성되는 것을 특징으로 한다.
이상과 같은 본 발명에 따른 가변 저항 메모리 장치 및 그것의 동작 방법에 따르면, 프로그램 시에 가변 저항 메모리 셀의 셀프-컴플라이언스(Self-Compliance) 특징 및 순차적으로 증가하는 프로그램 전압 펄스를 이용하여 가변 저항 메모리 셀의 저항 산포를 용이하게 제어할 수 있다. 따라서, 고신뢰성 및 고용량의 멀티-비트 가변 저항 메모리 장치를 구현할 수 있다.
도 1은 가변 저항 소자의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2d는 가변 저항 소자의 다른 실시예들이다.
도 3a 내지 도 3f는 본 발명에 의한 가변 저항 메모리 셀의 구조를 설명하기 위한 도면들이다.
도 4는 가변 저항 메모리 셀의 히스테리시스(hysteresis) 특성을 설명하기 위한 도면이다.
도 5는 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 설명하기 위한 도면이다.
도 6a 내지 도 6b는 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 프로그램 동작을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 본 발명에 의한 가변 저항 메모리 셀의 셋 동작 및 리셋 동작에서의 전류-전압 커브를 도시한 것이다.
도 8은 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 프로그램 동작의 시퀀스를 설명하기 위한 도면이다.
도 9는 본 발명에 의한 가변 저항 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 10은 본 발명에 의한 도 9의 가변 저항 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 11은 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 셋 동작의 시퀀스를 설명하기 위한 순서도이다.
도 12는 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 리셋 동작의 시퀀스를 설명하기 위한 순서도이다.
도 13 내지 도 14는 본 발명에 의한 가변 저항 메모리 셀의 프로그램 산포를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 가변 저항 메모리 모듈을 나타내는 도면이다.
도 17은 본 발명의 실시예에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 가변 저항 소자의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 가변 저항 소자(11)는 한 쌍의 전극들(10, 30), 그리고 전극들 사이에 형성되는 데이터 저장막(20)을 포함한다.
가변 저항 소자(11)를 구성하는 전극들(10, 30)은 다양한 금속, 금속 산화물 또는 금속 질화물들로 형성될 수 있다. 전극들(10, 30)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3)들 중 하나 이상을 포함하여 형성될 수 있다.
데이터 저장막(20)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 전압 또는 전류 펄스(pulse)의 극성에 의하여 셋(SET)이나 리셋(RESET) 상태로 프로그램 될 수 있다. 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램 될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속 산화물(Transition Metal Oxide; TMO) 등이 포함된다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다.
도 2a 내지 도2d는 가변 저항 소자의 다른 실시예들이다.
도 2a를 참조하면, 도 1의 데이터 저장막(20)은 가변 저항막(201)과 절연막(202)을 포함할 수 있다. 가변 저항막(201)은 전이 금속 산화막을 포함할 수 있다. 가변 저항막(201)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti) 및 텅스텐(W) 중에 선택되는 적어도 하나의 금속의 산화물을 포함할 수 있다.
절연막(202)은 가변 저항막(201)과 다른 유전 상수를 가질 수 있다. 예를 들면 절연막(202)은 알루미늄산화막(AlOx), 알루미늄산화질화막(AlOxNy), 실리콘산화막(SiOx), 실리콘질화막(SiNx), 실리콘산화질화막(SiOxNy), 하프늄산화막(HfOx), 지르코늄산화막(ZrOx), 티타늄산화막(TiOx), 란탄산화막(LaOx), 스트론튬산화막(SrOx), 알루미늄이 도핑된 티타늄산화막(Al-doped TiOx), 하프늄실리콘산화막(HfSiOx), 및 하프늄실리콘산화질화막(HfSiOxNy)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
절연막(202)은 단일막이거나 또는 유전상수가 서로 다른 복수층의 절연막들로 구성될 수 있다.
도 2b를 참조하면, 가변 저항 소자(11)는 가변 저항막(201)과 절연막(202) 사이에 개재된 산소 교환막(203)을 포함할 수 있다. 산소 교환막(203)은 가변 저항막(201)과 접할 수 있다. 산소 교환막(203)은 가변 저항막(201)과 산소를 교환하는 막이다. 가변 저항 소자가 셋(SET) 될 때에, 가변 저항막(201) 내에 포함된 산소의 일부가 산소 교환막(203)으로 이동하여 가변 저항막(201)의 전기 저항이 저저항 상태(LRS, Low Resistance State)로 될 수 있다. 또는 가변 저항 메모리 장치가 리셋(RESET) 될 때에, 산소 교환막(203)에 포함된 산소가 가변 저항막(201)으로 이동하여 가변 저항막(201)의 전기 저항이 고저항 상태(HRS, High Resistance State)로 될 수 있다. 산소 교환막(203)은 가변 저항막(201)과 동일한 전이금속을 포함하는 산화물로 형성될 수 있다. 예를 들면, 산소 교환막(203)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti) 및 텅스텐(W) 중에 선택되는 적어도 하나의 금속의 산화물을 포함할 수 있다.
도 2c를 참조하면, 가변 저항 소자(11)는 절연막(202)과 제 2 전극(30) 사이에 개재된 추가 절연막(204)을 포함할 수 있다. 추가 절연막(204)은 가변 저항막(201) 및 절연막(202)과 다른 유전상수를 가질 수 있다. 추가 절연막(204)은 알루미늄산화막(AlOx), 알루미늄산화질화막(AlOxNy), 실리콘산화막(SiOx), 실리콘질화막(SiNx), 실리콘산화질화막(SiOxNy), 하프늄산화막(HfOx), 지르코늄산화막(ZrOx), 티타늄산화막(TiOx), 란탄산화막(LaOx), 스트론튬산화막(SrOx), 알루미늄이 도핑된 티타늄산화막(Al-doped TiOx), 하프늄실리콘산화막(HfSiOx), 및 하프늄실리콘산화질화막(HfSiOxNy)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
도 2d를 참조하면, 추가 절연막(204)은 산소 교환막(203)과 제 1 전극(10) 사이에 개재될 수도 있다.
도 3a 내지 도 3f는 본 발명에 의한 가변 저항 메모리 셀의 구조를 설명하기 위한 도면들이다. 도 3a 내지 도 3b에는 선택 소자가 없는 가변 저항 메모리 셀이 되시되어 있고, 도 3c 내지 도 3f에는 선택 소자를 포함하는 가변 저항 메모리 셀이 도시되어 있다.
도 3a를 참조하면, 가변 저항 메모리 셀은 비트 라인(BL)과 워드 라인(WL)에 연결되는 가변 저항 소자(11)를 포함한다. 선택 소자가 없는 이러한 구조의 가변 저항 메모리 셀에는 비트 라인(BL)과 워드 라인(WL) 사이에 인가되는 전압 크기에 기초하여 데이터의 프로그램이 이루어질 것이다. 가변 저항 소자(11)는 자체적으로 셀프-컴플라이언스 전류-전압 특징을 가질 수 있다. 이에 대해서는 하기에 상세히 설명하도록 한다.
도 3b를 참조하면, 가변 저항 메모리 셀은 가변 저항 소자(11)와 저항 소자(Rc; 12)를 포함할 수 있다. 저항 소자(12)는 일정한 저항값을 유지하는 저항 소자일 수 있다. 도 3b의 가변 저항 소자(11)는 자체적인 셀프-컴플라이언스 전류-전압 특징을 가지지 않을 수 있다. 대신 도 3b의 가변 저항 메모리 셀은 가변 저항 소자(11)와 저항 소자(12)의 결합에 의하여 셀프-컴플라이언스(self-compliance) 전압-전류 특성을 나타낼 수 있다.
도 3c를 참조하면, 가변 저항 메모리 셀은 가변 저항 소자(11)와 다이오드(diode, D; 13)를 포함할 수 있다. 가변 저항 소자(11)는 데이터를 저장하기 위한 가변 저항 물질을 포함할 수 있다. 다이오드(13)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 가변 저항 소자(11)에 전류를 공급하거나 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(13)는 가변 저항 소자(11)와 워드 라인(WL) 사이에 연결될 수 있고, 가변 저항 소자(11)는 비트 라인(BL)과 다이오드(13) 사이에 연결될 수 있다. 다이오드(13)와 가변 저항 소자(11)의 위치는 서로 바뀔 수도 있다. 다시 말해 다이오드(13)는 가변 저항 소자(11)와 비트 라인(BL) 사이에 연결될 수 있고, 가변 저항 소자(11)는 워드 라인(BL)과 다이오드(13) 사이에 연결될 수 있다. 워드 라인(WL) 전압에 따라 다이오드(13)가 턴-온(turn-on) 또는 턴-오프(turn-off) 될 수 있다. 도 3c의 가변 저항 소자(11)은 도 3a와 같이 자체적으로 셀프-컴플라이언스 전류-전압 특징을 나타낼 수 있다.
도 3d를 참조하면, 가변 저항 메모리 셀은 가변 저항 소자(11)와 양방향 다이오드(Bi-directional Diode, BD; 14)를 포함할 수 있다. 가변 저항 소자(11)는 데이터를 저장하기 위한 가변 저항 물질을 포함할 수 있다. 양방향 다이오드(14)는 가변 저항 소자(11)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(11)는 비트 라인(BL)과 다이오드(14) 사이에 연결된다. 양방향 다이오드(14)와 가변 저항 소자(11)의 위치는 서로 바뀔 수도 있다. 프로그램 또는 읽기 동작시 비선택 가변 저항 메모리 셀에 흐르게 되는 누설 전류는 양방향 다이오드(14)에 의해 차단될 수 있다. 도 3d의 가변 저항 소자(11)는 도 3a와 같이 자체적으로 셀프-컴플라이언스 전류-전압 특징을 나타낼 수 있다.
도 3e를 참조하면, 가변 저항 메모리 셀은 가변 저항 소자(11)와 제1 트랜지스터(T1; 15)를 포함한다. 제1 트랜지스터(15)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(11)에 전류를 공급하거나 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 제1 트랜지스터(15)는 가변 저항 소자(11)와 접지 노드 사이에 연결될 수 있으며, 워드 라인(WL) 전압에 의해 제어될 수 있다. 가변 저항 소자(11)는 비트 라인(BL)과 제1 트랜지스터(15) 사이에 연결될 수 있다. 제1 트랜지스터(15)와 가변 저항 소자(11)의 위치는 서로 바뀔 수도 있다. 도 3e의 가변 저항 소자(11)은 자체적인 셀프-컴플라이언스 특징을 가지지 않을 수 있다. 그러나 제1 트랜지스터(15)의 자체적인 특성에 기인하여 또는 제1 트랜지스터(15)의 게이트(gate)에 연결된 워드 라인(WL)의 전압을 제어하여 도 3e의 가변 저항 메모리 셀이 셀프-컴플라이언스 전압-전류 특성을 나타내도록 할 수 있다. 이에 대해서는 하기에 상세히 설명할 것이다.
도 3f를 참조하면, 가변 저항 메모리 셀은 가변 저항 소자(11)와 제2 트랜지스터(T2; 16)를 포함한다. 제2 트랜지스터(16)는 가변 저항 소자(11)와 비트 라인(BL) 사이에 연결되며, 바이어스(bias) 전압에 의해 제어될 수 있다. 가변 저항 소자(11)는 워드 라인(WL)과 제2 트랜지스터(16) 사이에 연결될 수 있다. 제2 트랜지스터(16)와 가변 저항 소자(11)의 위치는 서로 바뀔 수도 있다. 도 3e의 가변 저항 소자(11)은 자체적인 셀프-컴플라이언스 특징을 가지지 않을 수 있다. 그러나 제2 트랜지스터(16)의 자체적인 특성에 기인하여 또는 제2 트랜지스터(16)의 게이트(gate)를 제어하는 바이어스(bias) 전압을 제어하여 도 3f의 가변 저항 메모리 셀이 셀프-컴플라이언스 전압-전류 특성을 나타낼 수 있다.
도 4는 가변 저항 메모리 셀의 히스테리시스(hysteresis) 특성을 설명하기 위한 도면이다.
도 4를 참조하면, 가변 저항 메모리 셀은 셋(SET) 전압의 크기에 따라 각기 다른 히스테리시스 특성을 보여준다. 이러한 히스테리시스 특성을 가변 저항 메모리 셀의 저항이 셋 상태, 즉 저저항 상태로 전환되는 전류-전압 구간을 참조하여 설명하기로 한다.
가변 저항 메모리 셀의 양단에 순차적으로 증가하는 전압(V)을 인가하면, 가변 저항 메모리 셀은 저저항 상태인 셋 상태(Set state)로 프로그램 될 수 있다. 그리고 나서 셋 상태로 존재하는 가변 저항 메모리 셀의 양단에 인가되는 전압을 순차적으로 감소시키면, 전류-전압 커브는 전압이 증가할 때와는 다른 곡선으로 도시된다. 이러한 특징을 히스테리시스 특징이라 칭한다.
먼저, 제1 제한 전류(I1) 상태에서 가변 저항 메모리 셀의 양단에 전압을 증가시키는 경우 전류-전압 커브는 ‘A1’과 같은 히스테리시스 특징을 나타낼 수 있다. 이러한 경우 가변 저항 메모리 셀의 양단에 인가되는 전압이 제1 셋 전압(V1)에 도달하면 가변 저항 메모리 셀이 셋 상태가 되어 저항값이 작아질 수 있다. 이후, 가변 저항 메모리 셀의 양단에 인가되는 전압을 감소시키면 가변 저항 메모리 셀의 전류-전압 커브는 ‘B’와 같은 히스테리시스 특징을 나타낼 수 있다. 가변 저항 메모리 셀의 이러한 상태를 제1 셋 상태라고 부를 수 있다.
제2 제한 전류(I2) 상태에서 가변 저항 메모리 셀의 양단에 전압을 증가시키는 경우 전류-전압 커브는 ‘A1/A2’와 같은 히스테리시스 특징을 나타낼 수 있다. 이러한 경우 가변 저항 메모리 셀의 양단에 인가되는 전압이 제1 셋 전압(V1)보다 높은 제2 셋 전압(V2)에 도달하면 가변 저항 메모리 셀이 셋 상대가 되어 저항값이 제1 제한 전류(I1) 상태보다 더 작아질 수 있다. 이후, 가변 저항 메모리 셀의 양단에 인가되는 전압을 감소시키면 가변 저항 메모리 셀의 전류-전압 커브는 ‘C’와 같은 히스테리시스 특징을 나타낼 수 있다. 가변 저항 메모리 셀의 이러한 상태를 제2 셋 상태라고 부를 수 있다.
제3 제한 전류(I3) 상태에서 가변 저항 메모리 셀의 양단에 전압을 증가시키는 경우 전류-전압 커브는 ‘A1/A2/A3’와 같은 히스테리시스 특징을 나타낼 수 있다. 이러한 경우 가변 저항 메모리 셀의 양단에 인가되는 전압이 제2 셋 전압(V2)보다 높은 제3 셋 전압(V3)에 도달하면 가변 저항 메모리 셀의 저항값이 제2 제한 전류(I2) 상태보다 더 작아질 수 있다. 이후, 가변 저항 메모리 셀의 양단에 인가되는 전압을 감소시키면 가변 저항 메모리 셀의 전류-전압 커브는 ‘D’와 같은 히스테리시스 특징을 나타낼 수 있다. 가변 저항 메모리 셀의 이러한 상태를 제3 셋 상태라고 부를 수 있다.
결과적으로 가변저항 메모리 셀은 인가 전압 또는 제한 전류에 따라 다수의 상이한 저항값을 가지는 셋 상태로 프로그램 될 수 있다. 이러한 특성을 이용하여 하나의 가변 저항 메모리 셀에 2비트 이상의 멀티-비트 데이터를 저장할 수 있고, 가변 저항 메모리 셀을 포함하는 가변 저항 메모리 장치의 저장 용량을 증가시킬 수 있다. 하나의 가변 저항 메모리 셀에 멀티-비트 데이터를 저장할 경우 V1 내지 V3 간의 전압 간격이 클수록 가변 저항 메모리 셀이 목표 저항 상태를 가지도록 셋 동작을 제어하기가 더욱 용이할 수 있다. 다시 말해 V1 내지 V3 간의 간격이 클수록 하나의 가변 저항 메모리 셀은 더 많은 비트의 데이터를 저장할 수 있을 것이다.
도 5는 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 설명하기 위한 도면이다.
도 5를 참조하면, 가변 저항 메모리 셀은 인가되는 전압의 극성에 따라 셋 동작 영역과 리셋 동작 영역으로 구분될 수 있다. 셋 동작은 가변 저항 메모리 셀이 고저항 상태에서 저저항 상태로 프로그램 되는 동작이며, 리셋 동작은 가변 저항 메모리 셀이 저저항 상태에서 고저항 상태로 프로그램 되는 동작을 지칭한다. 셋 동작 영역과 리셋 동작 영역의 전류-전압 커브는 대칭적인 형태를 가질 수도 있지만, 도 5와 같이 비대칭적인 형태를 가질 수도 있다.
가변 저항 메모리 셀은 멀티-비트 데이터를 저장하기 위하여 서로 상이한 저항값을 가지는 다수의 셋 상태로 프로그램 될 수 있다. 다시 말해 가변 저항 메모리 셀은 고저항 상태인 하나의 리셋 상태와 다수의 서로 상이한 저항값을 가지는 셋 상태들 중 어느 하나로 프로그램 될 수 있다. 예를 들어 하나의 가변 저항 메모리 셀이 2비트의 데이터를 저장할 경우, 리셋 상태가‘11’, 제1 셋 상태가‘10’, 제2 셋 상태가 ‘00’, 그리고 제3 셋 상태가 ‘01’로 설정될 수 있다. 리셋 상태 및 제1 내지 제3 셋 상태는 읽기 동작을 통해 식별 가능한 수준의 서로 상이한 저항값을 가져야 할 것이다. 하나의 가변 저항 메모리 셀이 더 많은 비트의 데이터를 저장하기 위하여는 더 많은 셋 상태를 가질 수 있어야 할 것이다.
반대로 가변 저항 메모리 셀은 멀티-비트 데이터를 저장하기 위하여 다수의 리셋 상태를 가질 수 있다. 다시 말해 가변 저항 메모리 셀은 저저항 상태인 하나의 셋 상태와 서로 상이한 저항값을 가지는 다수의 리셋 상태들로 프로그램 될 수 있다.
도 5를 참조하면, 가변 저항 메모리 셀은 셋 동작 영역에 포함되는 제2 영역에서 셀프-컴플라이언스 특징을 보여 준다. 이러한 셀프-컴플라이언스 특징은 도 3a 내지 도 3f의 가변 저항 메모리 셀의 가변 저항 소자(11) 자체의 특징일 수 있다. 이러한 가변 저항 소자(11)의 셀프-컴플라이언스 특징은 도 1과 도 2a 내지 도 2d을 통해 설명한 데이터 저장막(20)의 물질 또는 두께 등에 의해 결정되는 특징일 수 있다. 셀프-컴플라이언스 특징은 도 3b의 가변 저항 메모리 셀과 같이 가변 저항 소자(11)와 저항 소자(12)의 연결에 의해 나타나는 특징일 수 있다. 또한 셀프-컴플라이언스 특징은 도 3e 및 도 3f의 가변 저항 메모리 셀과 같이 가변 저항 소자(11)과 트랜지스터(15, 16)의 연결에 의해 나타나는 특징일 수 있다. 도 3e의 가변 저항 메모리 셀은 셋 동작시 도 5와 같은 셀프-컴플라이언스 특징을 나타내도록 워드 라인(WL) 전압이 제어될 수 있다. 또한 3f의 가변 저항 메모리 셀은 셋 동작시 도 5와 같은 셀프-컴플라이언스 특징을 나타내도록 바이어스 전압이 제어될 수 있다.
가변 저항 메모리 셀이 도 5의 제2 영역과 같은 셀프-컴플라이언스 특징을 나타내지 않을 경우, 고저항 상태에서 저저항 상태로 변경되는 셋 동작이 통상의 전압 펄스를 인가하여 수행될 때 발생하는 과도 전류에 의해 가변 저항막(201)이 파괴될 수 있고, 그 결과 반대 극성의 전압 영역에서 리셋 동작이 불가하게 될 수 있다. 그 결과 가변 저항 메모리 셀이 정상적으로 데이터를 저장하지 못할 수 있다. 가변 저항 메모리 셀이 도 5와 같은 셀프-컴플라이언스 특징을 가질 경우 셋 동작시 전압 펄스를 인가할 때 별도의 전류 제한이 없어도 과도 전류가 발생하지 않아 반대 극성의 전압 영역에서 리셋 동작이 가능할 수 있고, 그 결과 다수의 리셋-셋 사이클(Reset-Set Cycle)을 반복해도 안정적으로 데이터를 저장할 수 있다.
셀프-컴플라이언스 특징을 나타내는 제2 영역의 전류-전압 커브의 완만한(gradual) 기울기 특성은 하나의 가변 저항 메모리 셀이 다수의 셋 상태 중 어느 하나로 프로그램될 때 효과적으로 제어되도록 할 수 있다. 다시 말해 가변 저항 메모리 셀은 제2 영역에서 고저항 상태에서 저저항 상태로 변경되는 셋 동작이 일어나는데 제2 영역의 전류-전압 커브가 가파를 경우 효율적으로 셋 상태의 목표로 하는 저항값으로 프로그램 되도록 제어하기가 어렵게 된다. 이에 대해서는 하기에 상세히 설명할 것이다.
가변 저항 메모리 셀의 셀프-컴플라이언스 특징은 도 5의 예시와 달리 리셋 동작 영역에서 나타날 수 있다. 이러한 경우 앞에서 설명한 바와 같이 가변 저항 메모리 셀이 멀티-비트 데이터를 저장할 때 리셋 동작 영역의 셀프-컴플라이언스 영역(self-compliance region)을 이용하여 다수의 리셋 상태들 중 어느 하나로 프로그램 될 수 있다.
도 6a 내지 도 6b는 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 프로그램 동작을 설명하기 위한 도면이다.
도 6a를 참조하면, 가변 저항 메모리 셀의 셋 프로그램 동작시 제1 영역의 셋 전압 펄스를 인가한 경우 가변 저항 메모리 셀이 식별 가능한 수준의 히스테리시스 특징을 나타내지 못함을 알 수 있다. 다시 말해 제1 영역의 셋 전압 펄스를 이용하여 셋 프로그램 동작을 수행할 경우 읽기 동작을 통해 프로그램된 데이터를 에러 없이 독출하는 것이 어려울 수 있다.
도 6b를 참조하면, 가변 저항 메모리 셀의 셋 프로그램 동작시 제2 영역, 즉 셀프-컴플라이언스 영역에 포함되는 전압 펄스를 인가한 경우 가변 저항 메모리 셀이 식별 가능한 수준의 히스테리시스 특징을 나타낼 수 있다. 또한 셀프-컴플라이언스 영역의 완만한 전류-전압 커브 특성에 따라 다양한 레벨의 셋 전압 펄스에 대해 가변 저항 메모리 셀이 서로 상이한 히스테리시스 특징을 가질 수 있다. 다시 말해 가변 저항 메모리 셀의 셀프-컴플라이언스 영역의 완만한 전류-전압 커브 특성을 이용하여 셋 프로그램 동작을 수행할 때 셋 전압 펄스를 가변하여 가변 저항 메모리 셀이 다양한 크기의 저항값을 가지도록 할 수 있고, 이를 통해 가변 저항 메모리 셀은 멀티-비트 데이터를 저장할 수 있다. 셀프-컴플라이언스 전압 영역에 포함되는 다양한 크기의 셋 전압 펄스를 이용하여 셋 상태를 만들 경우, 서로 다른 저항값을 가지는 다수의 셋 상태들이 서로 간에 읽기 전압을 인가하여 식별할 수 있는 수준의 읽기 전류의 차이를 발생시킬 수 있다. 이러한 우수한 멀티-비트 데이터 저장 특성은 가변 저항 메모리 셀이 가지는 셀프-컴플라이언스 영역의 완만한 전류-전압 커브 특성에 의해 강화된다. 다시 말해 셀프-컴플라이언스 영역의 전류-전압 커브 특성이 완만하기 때문에 제2 영역의 전압 범위가 넓어지고, 결과적으로 다수의 셋 상태를 생성하기 위한 다양한 크기의 셋 전압 펄스를 생성하는 것이 보다 용이해 질 수 있는 것이다. 셀프-컴플라이언스 영역의 전류-전압 커브가 완만할수록 가변 저항 메모리 셀에 멀티-비트의 데이터를 저장하기 위한 셋 동작의 제어가 더욱 용이해지고 결과적으로 하나의 가변 저항 메모리 셀에 더 많은 비트의 데이터를 저장할 수 있다.
앞에서 설명한 바와 같이 도 6b의 셀프-컴플라이언스 영역의 완만한 전류-전압 커브의 특성은 도3a 내지 도3f를 통해 설명한 바와 같이 가변 저항 소자(11) 자체의 특성일 수 있고, 가변 저항 소자(11)와 저항 소자(12) 또는 트랜지스터(15, 16)의 결합에 기인한 특성일 수도 있다. 셀프-컴플라이언스 영역의 전류-전압 커브의 기울기는 저항 소자(12)의 저항값의 크기에 따라 가변될 수 있다. 또한 셀프-컴플라이언스 영역의 전류-전압 커브의 기울기는 도 3e와 같이 제1 트랜지스터(15)를 제어 하는 워드 라인(WL) 전압 또는 제1 트랜지스터(15)의 자체적인 특성에 따라 결정될 수 있다. 셀프-컴플라이언스 영역의 전류-전압 커브의 기울기는 도 3f와 같이 제2 트랜지스터(16)를 제어 하는 바이어스 전압 또는 제2 트랜지스터(16)의 자체적인 특성에 따라 결정될 수 있다.
도 6b와 같이 셋 동작을 이용하여 멀티-비트 데이터를 프로그램 할 경우 셋 전압, 즉 프로그램 전압과 읽기 전압은 서로 반대의 위상을 가질 수 있다. 그러나 이에 국한되지 않고 셋 전압과 읽기 전압은 서로 동일한 위상을 가질 수도 있다. 또한 앞에서 설명한 바와 같이 리셋 동작을 이용하여 멀티-비트 데이터를 프로그램할 경우 리셋 전압, 즉 프로그램 전압과 읽기 전압이 동일한 위상을 가질 수 있다. 그러나 이에 국한되지 않고 리셋 전압과 읽기 전압은 서로 반대의 위상을 가질 수도 있다. 결과적으로 가변 저항 메모리 셀에 멀티-비트 데이터를 저장하기 위한 프로그램 동작 수행시 프로그램 펄스의 전압과 읽기 전압은 서로 반대의 위상을 가질 수도 있고 서로 동일한 위상을 가질 수도 있다.
도 7a 내지 도 7c는 본 발명에 의한 가변 저항 메모리 셀의 셋 동작 및 리셋 동작에서의 전류-전압 커브를 도시한 것이다.
도 7a를 참조하면, 앞에서 설명한 바와 같이 가변 저항 메모리 셀은 셋 전압 영역에서 셀프-컴플라이언스 특징을 나타낼 수 있다. 가변 저항 메모리 셀이 도 7a에서와 같은 셀프-컴플라이언스 특징을 나타내지 않을 경우, 고저항 상태에서 저저항 상태로 변경되는 셋 동작시 통상의 전압 펄스를 인가하여 수행될 때 발생하는 과도 전류에 의해 가변 저항막(201)이 파괴될 수 있고, 그 결과 반대 극성의 전압 영역에서 리셋 동작이 불가하게 될 수 있다. 다시 말해 가변 저항 메모리 셀이 도 5와 같은 셀프-컴플라이언스 특징을 가질 경우 셋 동작시 전압 펄스를 인가할 때 별도의 전류 제한이 없어도 과도 전류가 발생하지 않아 반대 극성의 전압 영역에서 리셋 동작이 가능할 수 있다.
반면에 리셋 전압 영역에서는 셋 전압 영역과 같은 셀프-컴플라이언스 특징을 나타내지 않을 수 있다. 이러한 경우 셋 동작을 프로그램 동작으로 하여 다수의 셋 상태를 형성하여 멀티-비트 데이터를 저장하는 것이 유리할 수 있다.
도 7b는 리셋 전압 펄스를 인가함에 따라 가변 저항 메모리 셀의 저항이 증가하고, 각각의 리셋 전압 펄스에 대해 변화된 저항에 대해 읽기 전류를 측정한 것이다. 읽기 전류는 가변 저항 메모리 소자의 양단에 0.1V 전압을 인가한 경우를 예시한 것이다. 도 7b를 참조하면, 도 7a와 같은 전류-전압 특성을 가지는 가변 저항 메모리 셀의 리셋 특성을 나타낸 것이다. 가변 저항 메모리 셀에 서서히 증가하는 리셋 전압을 인가하면, 가변 저항 메모리 셀은 어느 순간 저저항 상태가 고저항 상태로 변하게 되는데, 이때 전류-전압 커브의 기울기가 상당히 가파름을 알 수 있다. 이러한 가파른 전류-전압 커브의 특성으로 인해 리셋 동작에 의한 멀티-비트 저장이 어려울 수 있다. 왜냐하면 목표하는 저항값으로 리셋 되도록 하는 리셋 전압의 레벨을 정밀하게 제어하기가 어려울 수 있기 때문이다. 또한 도 7b로부터 온도 변화에 따른 리셋 특성이 다소 큰 편차가 발생함을 알 수 있다.
도 7c는 셋 전압 펄스를 인가함에 따라 가변 저항 메모리 셀의 저항이 감소하고, 각각의 셋 전압 펄스에 대해 변화된 저항에 대해 읽기 전류를 측정한 것이다. 읽기 전류는 가변 저항 메모리 소자의 양단에 0.1V를 인가한 경우를 예시한 것이다. 도 7c를 참조하면, 도 7a와 같은 전류-전압 커브 특성을 가지는 가변 저항 메모리 셀의 셋 특성을 나타낸 것이다. 인가 전압을 서서히 증가시키면 어느 순간 고저항 상태가 저저항 상태로 변하게 되는데 그 전류-전압 커브의 기울기가 리셋 대비 상당히 완만함을 알 수 있다. 이러한 완만한 전류-전압 커브의 특성은 도 7a의 셀프-컴플라이언스 영역의 완만한 전류-전압 커브 특성과 상통하는 것으로 이러한 특성으로 인해 셋 동작에 의한 안정적인 멀티-비트 저장이 가능할 수 있다. 다시 말해 고저항 상태가 저저항 상태로 변경되는 셋 전압 영역이 넓게 분포하여 가변 저항 메모리 셀이 목표 저항 상태가 되도록 하는 셋 전압 생성 및 인가 동작의 제어가 보다 용이할 수 있는 것이다. 또한 온도 변화에 따른 셋 특성이 리셋 대비 편차가 더 작음을 알 수 있다. 이러한 온도 특성은 셋 동작에 의한 프로그램 특성을 더욱 우수하게 만드는 요인일 수 있다.
도 8은 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 프로그램 동작의 시퀀스를 설명하기 위한 도면이다.
도 8을 참조하면, 가변 저항 메모리 셀의 프로그램 동작은 순차적으로 증가하는 전압 펄스를 이용하여 수행될 수 있다. 이러한 방법을 통상적으로 순차 증가 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방법이라고 부를 수 있다. 이때 프로그램 동작은 셋 동작일 수도 있고, 리셋 동작일 수도 있다. 상술한 바와 같이 셀프-컴플라이언스 특징이 셋 동작 영역에서 나타나는 경우에는 멀티-비트 데이터를 저장하기 위한 순차 증가 펄스 프로그램 동작은 셋 동작이어야 할 것이다. 반대로 셀프-컴플라이언스 특징이 리셋 동작 영역에서 나타나는 경우에는 멀티-비트 데이터를 저장하기 위한 순차 증가 펄스 프로그램 동작은 리셋 동작이어야 할 것이다. 이하는 프로그램 동작이 셋 동작인 경우에 대해서 상세하게 설명하기로 한다.
도 8에서 솔리드 원(solid circle) 기호 ‘●’는 프로그램 전압 펄스를 인가하는 동작을 지칭하고, 블랭크 원(blank circle) 기호 ‘○’는 검증 읽기 동작을 지칭한다. 먼저 가변 저항 메모리 셀은 셋 프로그램 동작을 통해 고저항 상태에서 저저항 상태로 변경되고, 이때 가변 저항 메모리 셀이 검증 읽기 동작시 가변 저항 메모리 셀을 통해 흐르는 읽기 전류가 최소 전류 한계값 보다 크고 최대 전류 한계값 보다 작은 저항값을 가질 때 셋 프로그램 동작이 성공(Pass)한 것이다. 다시 말해 셋 프로그램 동작을 통해 셋 상태의 산포를 읽기 전류의 크기를 기준으로 최소 전류 한계값 보다 크고 최대 전류 한계값 보다 작은 영역에 모을 수 있다. 이때 최소 전류 한계값과 최대 전류 한계값 사이의 영역을 셋 상태의 산포라고 부를 수 있다. 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 작을수록 셋 상태의 산포는 보다 좁게 형성될 수 있고, 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 클수록 셋 상태의 산포는 보다 넓게 형성될 수 있다. 또한 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 작을수록 서로 인접하는 셋 상태 간 산포가 겹치지 않을 확률이 증가하고 읽기 마진(margin)이 증가하여 읽기 동작의 성공 확률이 증가할 것이다. 그러나 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 작을수록 프로그램 시간이 증가하여 프로그램 성능은 저하될 수 있다. 반대로 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 클수록 서로 인접하는 셋 상태 간 산포가 겹치지 않을 확률이 감소하고 읽기 마진(margin)이 감소하여 읽기 동작의 성공 확률이 감소할 것이다. 그러나 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 클수록 프로그램 시간이 감소하여 프로그램 성능은 개선될 수 있다. 따라서 프로그램 성능 및 읽기 동작의 신뢰성을 고려하여 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 최적으로 설정되어야 할 것이다.
가변 저항 메모리 셀의 셋 프로그램 동작은 다수의 프로그램 루프들을 포함할 수 있고, 각각의 프로그램 루프는 셋 전압 펄스 인가 동작과 검증 읽기 동작으로 구성될 수 있다. 셋 전압 펄스는 다수의 프로그램 루프가 진행되는 동안 순차적으로 증가할 수 있다. 검증 읽기 동작은 상술한 바와 같이 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계값과 최대 전류 한계값 사이의 영역에 있을 경우 프로그램 패스로 판단할 수 있다.
제1 예시는 프로그램 동작이 셋 동작인 경우의 일 실시예를 나타낸다. 가변 저항 메모리 셀은 순차적으로 증가하는 셋 전압 펄스에 의해 목표하는 읽기 전류 영역으로 점차 접근할 수 있다. 또한 가변 저항 메모리 셀은 각각의 셋 전압 펄스 인가 후 수행되는 검증 읽기 동작에 의해 목표하는 읽기 전류 영역에 들어갔는지가 판단될 수 있다. 만일 검증 읽기 동작에 의해 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계값 보다 작다고 판단된 경우, 다음 프로그램 루프가 수행될 수 있고, 다음 프로그램 루프는 이전 프로그램 루프 대비 더 큰 셋 전압 펄스를 이용할 수 있다. 제1 예시는 N번째 프로그램 루프에서 가변 저항 메모리 셀의 읽기 전류가 목표 영역(target range)에 도달한 경우이다. 이 경우 N회의 프로그램 루프 수행 후 프로그램 동작은 종료될 것이다. 최소 전류 한계값과 최대 전류 한계값 사이의 영역이 작을수록 프로그램 루프에 따른 프로그램 전압 펄스의 증가값을 더 작게 설정해야 목표 영역에 저 더 정확히 도달 할 수 있을 것이다.
셋 전압 펄스의 증가분(voltage step)은 프로그램 루프가 진행함에 따라 일정할 수 있고, 점차 증가 또는 감소할 수도 있다. 또한 셋 전압 펄스의 증가분(voltage step)은 가변 저항 메모리 셀의 셀프-컴플라이언스 영역의 전류-전압 커브의 기울기에 기초하여 결정될 수 있다.
첫번째 프로그램 루프에서의 셋 전압 펄스의 크기는 목표 하는 셋 상태에 따라 가변 될 수 있다. 예를 들어 제1 셋 상태의 저항값이 제2 셋 상태의 저항값 보다 큰 경우, 제1 셋 상태로 프로그램 할 경우의 첫번째 프로그램 루프에서의 셋 전압 펄스의 크기는 제2 셋 상태로 프로그램 할 경우의 첫번째 프로그램 루프에서의 셋 전압 펄스의 크기 보다 더 작을 수 있다.
제2 예시는 제1 예시를 통해 프로그램 패스가 된 가변 저항 메모리 셀에 대해 리셋 동작 후 다시 프로그램 동작, 즉 셋 동작을 수행하는 경우를 나타낸다. 가변 저항 메모리 셀은 동일한 셋 전압 펄스에 대해서 제1 예시에서와 다른 양태를 보일 수 있다. 다시 말해 가변 저항 메모리 셀은 제1 예시에서 2번째 프로그램 루프에서 도달한 저항값 대비 제2 예시에서 동일한 프로그램 루프에서 다른 저항값에 도달할 수 있다. 제2 예시는 가변 저항 메모리 셀이 제2 프로그램 루프에서 최대 전류 한계값을 넘어서는 경우를 보여 준다. 제2 프로그램 루프의 검증 읽기 동작에서 가변 저항 메모리 셀의 전류가 최대 전류 한계값을 넘어섰다고 판단된 경우, 다음 프로그램 루프를 진행하는 대신 리셋 동작을 통해 저항값을 다시 고저항 상태로 변경한다. 또한 리셋 동작 후 프로그램 동작, 즉 셋 동작을 위한 프로그램 루프가 다시 시작될 수 있다.
가변 저항 메모리 셀이 멀티-비트 데이터를 저장하는 경우 다수의 셋 상태들이 존재하게 된다. 이때 각각의 셋 상태의 최소 전류 한계값과 최대 전류 한계값은 서로 상이하게 설정된다. 예를 들어 제1 셋 상태와 제2 셋 상태가 서로 인접하고 제1 셋 상태의 저항값이 제2 셋 상태의 저항값 보다 클 때, 제1 셋 상태의 최대 전류 한계값은 제2 셋 상태의 최소 전류 한계값 보다 더 작을 수 있다. 또한 제1 셋 상태의 최대 전류 한계값과 제2 셋 상태의 최소 전류 한계값 사이의 간격이 넓을수록 읽기 동작시 더 큰 읽기 마진을 확보할 수 있고, 결과적으로 읽기 동작의 신뢰성이 개선될 수 있다.
가변 저항 메모리 셀이 멀티-비트 데이터를 저장하는 경우 다수의 셋 상태들 중 가장 작은 저항값을 가지는 셋 상태의 최대 전류 한계값은 100uA 이하로 설정될 수 있다. 이는 본 발명에 의한 가변 저항 메모리 셀의 셀프-컴플라이언스 영역이 위와 같이 최저 저항을 가지는 셋 상태의 읽기 전류가 100uA 이하가 되도록 설계됨으로써 구현될 수 있다. 이러한 셀프-컴플라이언스 영역 제어에 의한 최대 읽기 전류 크기의 제한은 메모리 장치의 저전력을 구현함에 있어 매우 중요하다. 예시적으로 최저 저항을 가지는 셋 상태의 읽기 전류가 100uA 이하가 되도록 가변 저항 메모리 셀의 셀프-컴플라이언스 영역을 구현하는 것은 도 1 또는 도 2a 내지 도 2d를 통해 설명한 데이터 저장막(20), 가변 저항막(201), 절연막(202), 산소 교환막(203) 또는 추가 절연막(204)의 물질 또는 두께를 조절하여 구현될 수 있다.
상술한 바와 같이 가변 저항 메모리 셀은 다수의 리셋-셋 사이클(Reset-Set Cycle) 동안 동일한 셋 전압 펄스에 대해 상이한 저항값으로 셋 되는 랜덤 특성을 가질 수 있다. 이러한 랜덤 특성은 가변 저항 메모리 셀의 고유의 특성일 수 있다. 결과적으로 이러한 랜덤 특성으로 인해 가변 저항 메모리 셀의 셋 산포를 제어하는 것은 상술한 바와 같이 최소 전류 한계와 최대 전류 한계 모두를 기준으로 프로그램 동작을 제어할 필요가 있고 결과적으로 상술한 바와 같은 정밀한 프로그램 시퀀스가 필요한 것이다.
도 9는 본 발명에 의한 가변 저항 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(5000)은 가변 저항 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 가변 저항 메모리 장치(300)는 메모리 셀 어레이(310), 프로그램/읽기 회로(320) 및 제어 로직(330)을 포함할 수 있다. 또한, 가변 저항 메모리 장치(300)는 제어 로직(330)의 제어에 따라 메모리 셀 어레이(310)에 대한 셋, 리셋 및 읽기 동작을 수행하는 회로들을 더 포함할 수 있다.
메모리 컨트롤러(400)는 호스트(Host)로부터의 프로그램 또는 읽기 요청에 응답하여 가변 저항 메모리 장치(300)에 저장된 데이터를 읽거나, 또는 메모리 장치(300)에 데이터가 프로그램되도록 메모리 장치(300)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(400)는 가변 저항 메모리 장치(300)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(300)에 대한 프로그램(program) 및 읽기(read) 동작을 제어할 수 있다. 프로그램 동작은 셋 동작과 리셋 동작을 포함할 수 있다. 셋 동작은 셋 프로그램 동작이라고도 부를 수 있고, 리셋 동작은 리셋 프로그램 동작이라고도 부를 수 있다. 또한, 프로그램될 데이터(DATA)와 읽기 동작을 통해 출력된 데이터(DATA)가 메모리 컨트롤러(400)와 가변 저항 메모리 장치(300) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(400)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(400)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(400) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(400)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(310)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 가변 저항 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들(BL)일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들(WL) 일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
복수의 가변 저항 메모리 셀들 각각은 하나의 비트를 저장하는 싱글-레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티-레벨 셀(MLC, multi level cell)일 수 있다. 하나의 가변 저항 메모리 셀에 하나의 비트의 데이터가 프로그램되는 경우, 가변 저항 메모리 셀들은 프로그램된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 가변 저항 메모리 셀에 2 개의 비트의 데이터가 프로그램되는 경우, 가변 저항 메모리 셀들은 프로그램된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 가변 저항 메모리 셀에 4 비트의 데이터가 저장되는 쿼드러플-레벨 셀(QLC, quadruple level cell)의 경우, 가변 저항 메모리 셀들은 프로그램된 데이터에 따라 16개의 저항 레벨 분포를 가질 수 있다. 이때 16개의 저항 레벨 분포는 하나의 리셋 상태와 15개의 셋 상태를 가질 수 있다. 가변 저항 메모리 셀이 15개의 셋 상태를 가지기 위해서 상술한 바와 같이 가변 저항 메모리 셀의 셀프-컴플라이언스 영역의 완만한 전류-전압 커브 특성 및 이러한 특성을 보이는 전압 영역에 포함되는 순차적으로 증가하는 셋 전압 펄스를 이용할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(310)는 2차원 수평 구조의 가변 저항 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(310)는 3차원 수직 구조로 적층된 가변 저항 메모리 셀들을 포함할 수 있다.
프로그램/읽기 회로(320)는 가변 저항 메모리 셀들에 대한 프로그램 및 읽기 동작을 수행한다. 프로그램 동작은 셋 동작 또는 리셋 동작 일 수 있다. 프로그램/읽기 회로(320)는 다수의 비트 라인들을 통해 가변 저항 메모리 셀들에 연결되며, 가변 저항 메모리 셀들에 데이터를 프로그램하기 위한 프로그램 구동부와, 가변 저항 메모리 셀들로부터 읽기된 데이터를 증폭하는 센스 앰프를 포함할 수 있다.
제어 로직(330)은 가변 저항 메모리 장치(300)의 전반적인 동작을 제어할 수 있으며, 또한 프로그램 및 읽기 등의 메모리 동작을 수행하기 위하여 프로그램/읽기 회로(320)를 제어할 수 있다. 일 예로서, 가변 저항 메모리 장치(300)는 프로그램 및 읽기 동작에 이용되는 각종 프로그램 전압 및 읽기 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 제어 로직(330)의 제어 하에서 프로그램 전압 및 읽기 전압의 레벨이 조절될 수 있다.
가변 저항 메모리 장치(300)에 대한 프로그램 동작에 있어서, 프로그램 데이터에 따라 메모리 셀 어레이(310)의 가변 저항 메모리 셀은 그 저항값이 증가 할 수 있으며, 또는 가변 저항 메모리 셀은 그 저항값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(310)의 가변 저항 메모리 셀들 각각은 현재 저장된 데이터에 따라 상이한 저항값을 가질 수 있으며, 각각의 가변 저항 메모리 셀들은 프로그램될 데이터에 따라 저항값이 증가하거나 감소할 수 있다. 상기와 같은 프로그램 동작은 리셋(Reset) 동작 또는 셋(Set) 동작일 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 동작은 가변 저항의 저항 값이 증가하는 방향으로 동작을 수행하며, 셋(Set) 동작은 가변 저항의 저항 값이 감소하는 방향으로 동작을 수행한다.
한편, 메모리 컨트롤러(400) 및 가변 저항 메모리 장치(300)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(400) 및 가변 저항 메모리 장치(300)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(400) 및 가변 저항 메모리 장치(300)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(400) 및 가변 저항 메모리 장치(300)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 메모리 시스템(5000)에 구비되는 가변 저항 메모리 장치(300)의 구체적인 동작 예를 도 9를 참조하여 설명하기로 한다.
도 10은 본 발명에 의한 도 9의 가변 저항 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 10을 참조하면, 가변 저항 메모리 장치(300)는 메모리 셀 어레이(310), 프로그램/읽기 회로(320), 제어 로직(330) 및 전압 생성부(340)를 포함할 수 있다. 또한, 가변 저항 메모리 장치(300)는 로우 디코더(350) 및 칼럼 디코더(360)를 더 포함할 수 있다. 또한 프로그램/읽기 회로(320)는 프로그램 회로(321) 및 읽기 회로(322)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(310)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
커맨드(CMD)에 수반하여 엑세스될 가변 저항 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(310)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(310)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(350)는 워드 라인들(WL)을 통해 메모리 셀 어레이(310)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드 라인들 중 적어도 하나를 선택할 수 있다.
칼럼 디코더(360)는 비트 라인들(BL)을 통해 메모리 셀 어레이(310)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.
프로그램/읽기 회로(320)는 제어 로직(330)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(310)에 프로그램하거나, 메모리 셀 어레이(310)에 프로그램된 데이터를 읽어 외부로 출력할 수 있다. 또한 프로그램/읽기 회로(320)는 프로그램 또는 읽기 결과를 제어 로직(330)에 제공할 수 있다. 예를 들어, 프로그램/읽기 회로(320)는 프로그램 동작 시 프로그램 동작의 결과를 검출하기 위하여 검증 읽기 동작을 수행하고, 검증 읽기 결과, 예컨대 프로그램 패스 또는 프로그램 페일(P/F) 신호를 제어 로직(330)에 제공할 수 있다.
프로그램/읽기 회로(320)는 로우 디코더(350) 또는 칼럼 디코더(360)에 선택적으로 연결될 수 있으며, 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결되어 가변 저항 메모리 셀에 데이터를 프로그램하거나, 가변 저항 메모리 셀로부터 데이터를 읽어 출력할 수 있다.
프로그램/읽기 회로(320)는 프로그램 회로(321) 및 읽기 회로(322)를 포함할 수 있다. 프로그램 회로(321)는 칼럼 디코더(360) 또는 로우 디코더(350)를 통해 선택된 가변 저항 메모리 셀에 프로그램 펄스를 제공함으로써 프로그램 동작을 수행할 수 있고, 이로써, 메모리 셀 어레이(310)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 일 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다.
구체적으로, 프로그램 회로(321)는 가변 저항 메모리 셀의 저항이 감소하는 방향으로 가변 저항 메모리 셀을 프로그램하는 셋 동작을 수행할 수 있다. 또한, 프로그램 회로(321)는 가변 저항 메모리 셀의 저항이 증가하는 방향으로 가변 저항 메모리 셀을 프로그램하는 리셋 동작을 수행할 수 있다.
읽기 회로(322)는 칼럼 디코더(360)를 통해 선택된 비트 라인(BL)에 연결되고, 선택된 가변 저항 메모리 셀의 저항 레벨을 센싱하여 저장된 데이터(DATA)를 독출하는 읽기 동작을 수행할 수 있다. 구체적으로, 읽기 회로(322)는 메모리 컨트롤러(도 9의 400)로부터 읽기 커맨드가 수신된 경우 가변 저항 메모리 셀에 대한 읽기 동작을 수행할 수 있다. 또한, 읽기 회로(322)는 가변 저항 메모리 셀에 대한 프로그램 동작을 수행한 후에, 가변 저항 메모리 셀에 대한 프로그램이 완료되었는지를 판별하는 검증 읽기(verify read) 동작을 수행할 수 있다.
읽기 회로(322)는 읽기 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(300)의 외부로, 예를 들어, 메모리 컨트롤러(400)로 제공할 수 있다. 또한, 읽기 회로(322)는 검증 읽기 동작의 경우에는 프로그램 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 프로그램 동작의 결과로서 메모리 장치(300)의 내부로, 예를 들어, 제어 로직(330) 또는 프로그램 회로(321)에 제공할 수 있다.
읽기 회로(322)는 최소 전류 한계값을 가지는 제1 전류 및 최대 전류 한계값을 가지는 제2 전류를 생성할 수 있다. 또한 읽기 회로(322)는 검증 읽기 동작 동안 가변 저항 메모리 셀을 통해 흐르는 읽기 전류와 제1 전류 및 제2 전류를 비교하여 프로그램 패스 또는 페일을 결정할 수 있다.
읽기 회로(322)가 검증 읽기 동작 동안 가변 저항 메모리 셀을 통해 흐르는 읽기 전류가 제1 전류 보다 작다고 판단한 때, 읽기 회로(322)는 그 결과를 제어 로직(330)에 전송할 수 있다. 제어 로직(330)은 이 결과에 근거하여 더 큰 프로그램 전압 펄스를 이용하여 그 다음 프로그램 루프를 추가적으로 더 진행할 수 있다. 읽기 회로(322)가 검증 읽기 동작 동안 가변 저항 메모리 셀을 통해 흐르는 읽기 전류가 제2 전류 보다 크다고 판단한 때, 읽기 회로(322)는 그 결과를 제어 로직(330)에 전송할 수 있다. 제어 로직(330)은 이 결과에 근거하여 가변 저항 메모리 셀에 대해 리셋을 수행한 후 프로그램, 즉 셋 동작을 다시 수행하도록 제어할 수 있다. 상기와 같이 읽기 회로(322)가 검증 읽기 동작 동안 가변 저항 메모리 셀을 통해 흐르는 읽기 전류가 제1 전류 보다 작거나 혹은 제2 전류 보다 큰 경우 읽기 회로(322)는 프로그램 페일 신호를 출력할 수 있다.
읽기 회로(322)가 검증 읽기 동작 동안 가변 저항 메모리 셀을 통해 흐르는 읽기 전류가 제1 전류 보다 크고 제2 전류 보다 작다고 판단한 때, 즉 프로그램 패스로 판단한 때, 읽기 회로(322)는 그 결과를 제어 로직(330)에 전송할 수 있다. 제어 로직(330)은 이 결과에 근거하여 프로그램 동작을 종료할 수 있다.
전압 생성부(340)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(310)에 대한 프로그램 및 읽기 동작을 수행하기 위한 다양한 유형의 전압들(Vop)을 생성할 수 있다. 이때 프로그램 동작은 셋 동작 및 리셋 동작 일 수 있다. 전압 생성부(340)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 전압, 예컨대 셋 전압, 리셋 전압, 읽기 전압 등을 생성할 수 있다. 상술한 바와 같이 셋 전압은 순차적으로 증가하는 전압 펄스 일 수 있고, 읽기 전압은 셋 전압과 동일한 위상이거나 반대의 위상을 가질 수 있다. 또한 리셋 전압은 셋 전압과 반대의 위상을 가질 수 있다. 반대로 리셋 전압은 순차적으로 증가하는 전압 펄스 일 수 있고, 읽기 전압은 리셋 전압과 동일한 위상이거나 반대의 위상을 가질 수 있다.
제어 로직(330)은 메모리 컨트롤러(400)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(310)에 데이터(DATA)를 프로그램하거나 메모리 셀 어레이(310)로부터 데이터(DATA)를 읽어 내기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(330)에서 출력된 각종 제어 신호는 프로그램/읽기 회로(320), 전압 생성부(340), 로우 디코더(350) 및 칼럼 디코더(360)에 제공될 수 있고, 이로써, 제어 로직(330)은 가변 저항 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(330)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 프로그램/읽기 회로(320)에 제공할 수 있다.
더 나아가, 제어 로직(330)은 또한 로우 디코더(350)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(360)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
또한, 제어 로직(330)은 커맨드(CMD), 제어 신호(CTRL) 및 읽기 회로(322)로부터 수신한 패스/페일 신호(P/F)를 기초로 하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 제어 로직(330)은 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(340)에 제공할 수 있다.
가변 저항 메모리 셀이 자체적인 셀프-컴플라이언스 특징을 가지지 않을 경우, 프로그램/읽기 회로(320)의 제어에 의해 가변 저항 메모리 셀이 셀프-컴플라이언스 특징을 가질 수 있다. 예를 들어 도 3f의 제2 트랜지스터(16)와 같은 구성이 프로그램/읽기 회로(320)에 포함될 수 있다.
도 11은 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 셋 동작의 시퀀스를 설명하기 위한 순서도이다. 도 11은 프로그램 동작이 셋 동작에 해당하는 경우에 대한 예시이다.
도 11을 참조하면, 먼저 가변 저항 메모리 장치(300)는 외부로부터 멀티-비트 데이터를 수신할 수 있다(단계 S710). 그리고 나서 수신된 멀티-비트 데이터에 기초하여 가변 저항 메모리 셀의 셀프-컴플라이언스 영역에 포함되는 셋 전압 펄스를 생성할 수 있다(단계 S720). 단계 S720은 가변 저항 메모리 장치(300)의 전압 생성부(340)에 의해 수행될 수 있다. 그 후 생성된 셋 전압 펄스를 가변 저항 메모리 셀에 인가하는 단계를 수행한다(단계 S730). 단계 S730은 가변 저항 메모리 장치(300)의 프로그램 회로(321)에 의해 수행될 수 있다.
셋 전압 펄스 인가 후 가변 저항 메모리 셀에 대해 검증 읽기 동작이 수행될 수 있다(단계 S740). 이어서, 가변 저항 메모리 셀의 읽기 전류는 최소 전류 한계값과 비교될 수 있다(단계 S750). 만일 검증 읽기 동작 수행시 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계값 보다 작은 경우(예) 셋 전압 펄스의 전압을 상승시킨 후 다시 가변 저항 메모리 셀에 인가할 수 있다(단계 S760). 만일 검증 읽기 동작 수행시 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계값 보다 큰 경우(아니오) 가변 저항 메모리 셀의 읽기 전류는 최대 전류 한계값과 비교될 수 있다(단계 S770). 이때 가변 저항 메모리 셀의 읽기 전류가 최대 전류 한계값 보다 작은 경우(예) 프로그램 패스, 즉 셋 패스로 판단하고 셋 동작은 종료될 수 있다(단계 S790). 다시 말해 가변 저항 메모리 셀은 멀티-비트 데이터를 목표 저항 영역에 포함되는 저항값의 형태로 저장하게 되는 것이다. 이때 가변 저항 메모리 셀의 읽기 전류가 최대 전류 한계값 보다 큰 경우(아니오) 가변 저항 메모리 셀을 리셋 한 후(단계 S780) 다시 셋 동작을 처음부터 다시 수행할 수 있다. 단계 S740, 단계 S750 및 단계 S770은 가변 저항 메모리 장치(300)의 읽기 회로(322)에 의해 수행될 수 있다.
단계 S750과 단계 S770은 순차적으로 수행될 수도 있고 병렬적으로 수행될 수도 있다.
도 12는 가변 저항 메모리 셀의 셀프-컴플라이언스 특징을 이용한 리셋 동작의 시퀀스를 설명하기 위한 순서도이다. 도 12는 프로그램 동작이 리셋 동작에 해당하는 경우에 대한 예시이다.
도 12를 참조하면, 먼저 가변 저항 메모리 장치(300)는 외부로부터 멀티-비트 데이터를 수신할 수 있다(단계 S810). 그리고 나서 수신된 멀티-비트 데이터에 기초하여 가변 저항 메모리 셀의 셀프-컴플라이언스 영역에 포함되는 리셋 전압 펄스를 생성할 수 있다(단계 S820). 단계 S820는 가변 저항 메모리 장치(300)의 전압 생성부(340)에 의해 수행될 수 있다. 그 후 생성된 리셋 전압 펄스를 가변 저항 메모리 셀에 인가하는 단계를 수행한다(단계 S830). 단계 S830은 가변 저항 메모리 장치(300)의 프로그램 회로(321)에 의해 수행될 수 있다.
리셋 전압 펄스 인가 후 가변 저항 메모리 셀에 대해 검증 읽기 동작이 수행될 수 있다(단계 S840). 이어서, 가변 저항 메모리 셀의 읽기 전류는 최대 전류 한계값과 비교될 수 있다(단계 S850). 만일 검증 읽기 동작 수행시 가변 저항 메모리 셀의 읽기 전류가 최대 전류 한계값 보다 큰 경우(예) 리셋 전압 펄스의 전압을 상승시킨 후 다시 가변 저항 메모리 셀에 인가할 수 있다(단계 S860). 리셋 동작은 가변 저항 메모리 셀을 저저항 상태에서 고저항상태로 만드는 동작이기 때문에 도 11에서 설명한 것과 상이한 기준이 적용된다. 만일 검증 읽기 동작 수행시 가변 저항 메모리 셀의 읽기 전류가 최대 전류 한계값 보다 작은 경우(아니오) 가변 저항 메모리 셀의 읽기 전류는 최소 전류 한계값과 비교될 수 있다(단계 S870). 이때 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계값 보다 큰 경우(예) 프로그램 패스, 즉 리셋 패스로 판단하고 리셋 동작은 종료될 수 있다(단계 S890). 이때 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계값 보다 작은 경우(아니오) 가변 저항 메모리 셀을 셋 한 후(단계 S880) 다시 리셋 동작을 처음부터 다시 수행할 수 있다. 단계 S840, 단계 S850 및 단계 S870은 가변 저항 메모리 장치(300)의 읽기 회로(322)에 의해 수행될 수 있다.
단계 S850과 단계 S870은 순차적으로 수행될 수도 있고 병렬적으로 수행될 수도 있다.
도 13 내지 도 14는 본 발명에 의한 가변 저항 메모리 셀의 프로그램 산포를 설명하기 위한 도면이다. 도 13은 하나의 가변 저항 메모리 셀이 4비트의 데이터를 저장하는 실시예이다. 이 경우 가변 저항 메모리 셀은 하나의 리셋(Reset) 상태와 15개의 셋 상태(S1 내지 S15) 중 어느 하나의 상태를 가질 수 있다.
도 13은 가변 저항 메모리 셀이 가지는 셀프-컴플라이언스 영역의 완만한 전류-전압 커브 특징 및 순차 증가 펄스 프로그램 방식을 이용하여 리셋-셋 사이클(RS Cycle)을 반복적으로 수행한 결과이다. 도 13을 참조하면 가변 저항 메모리 셀은 각각의 셋 상태에서 100회의 리셋-셋 사이클 동안 매우 균일한 읽기 전류 산포를 형성함을 알 수 있다. 즉, 도 13은 가변 저항 메모리 셀의 양단에 0.1V 전압이 인가된 경우의 읽기 전류를 도시한 것이다. 이러한 결과는 도 8을 통해 설명한 순차 증가 펄스 프로그램 방식에 의해 도출될 수 있다.
각각의 셋 상태들은 인접하는 상태들 서로 겹치지 않는 수준에서 산포를 형성함을 알 수 있다. 다시 말해 각각의 상태들은 충분한 읽기 마진을 확보하고 있는 것이다. 이것은 상술한 바와 같이 가변 저항 메모리 셀의 셀프-컴플라이언스 영역이 가지는 완만한 전류-전압 커브 특성을 이용하여 셋 동작을 수행함에 기인하는 것이라 할 수 있다.
본 발명에 의한 가변 저항 메모리 셀의 셋 동작은 셀프-컴플라이언스 특징을 나타내는 전압 영역의 완만한 전류-전압 커브 특성 및 순차 증가 프로그램 펄스 방식을 이용하여 수행됨으로서 하나의 가변 저항 메모리 셀에 멀티-비트를 안정적으로 저장할 수 있어 메모리 장치의 고집적을 실현할 수 있다. 이때 순차적으로 증가하는 프로그램 펄스는 가변 저항 메모리 셀의 셀프-컴플라이언스 전압 영역에 포함되는 전압 레벨을 가질 것이다.
도 14는 각각의 셋 상태에 대해 100회의 리셋-셋 사이클 동안 가지는 읽기 전류값을 도시한 것이다. 도 14를 참조하면 각각의 셋 상태들의 전류 산포는 매우 좁게 형성되어 인접하는 셋 상태들과 겹치지 않음을 알 수 있다. 다시 말해 충분한 읽기 마진을 확보하고 있어 가변 저항 메모리 셀은 4비트의 데이터를 매우 안정적으로 저장하고 있는 것이다. 도 14의 그래프에서 세로축은 100회의 리셋-셋 사이클 동안의 각각의 전류값이 나타나는 회수를 의미한다.
도 14를 참조하면, 가장 저항값이 작은 셋 상태, 즉 S15의 경우 읽기 전류값이 100uA를 넘지 않는 것을 알 수 있다. 다시 말해 가변 저항 메모리 셀이 가질 수 있는 16개의 저항 상태, 즉 하나의 리셋 상태와 15개의 셋 상태는 최대 100uA 보다 작은 전류 윈도우(current window) 내에서 형성될 수 있다. 본 발명에 의한 가변 저항 메모리 셀은 셀프-컴플라이언스 영역이 위와 같이 최저 저항을 가지는 셋 상태의 읽기 전류가 100uA 이하가 되도록 설계될 수 있다. 이러한 셀프-컴플라이언스 영역 제어에 의한 최대 읽기 전류 크기의 제한은 메모리 장치의 저전력을 구현함에 있어 매우 중요하다. 예시적으로 최저 저항을 가지는 셋 상태의 읽기 전류가 100uA 이하가 되도록 가변 저항 메모리 셀의 셀프-컴플라이언스 영역을 구현하는 것은 도 1 또는 도 2a 내지 도 2d를 통해 설명한 데이터 저장막(20), 가변 저항막(201), 절연막(202), 산소 교환막(203) 또는 추가 절연막(204)의 물질 또는 두께를 조절하여 구현될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 메모리 장치(1230)는 도 8 내지 도 9에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 프로그램하거나, 메모리 카드(1200)에 저장된 데이터를 읽기할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 26을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240) 각각은 도 8 내지 도 9에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 프로그램 및 읽기 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 읽기 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 읽기 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 인히빗 전압들의 개수 또는 인히빗 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, 복수의 메모리 장치들(3230, 3240, 3250)은 도 8 내지 도 9에 도시된 실시예들을 이용하여 구현될 수 있다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(6100)를 포함하는 컴퓨팅 시스템(6000)이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(4000)은 시스템 버스(4600)에 전기적으로 연결된 불휘발성 메모리 장치(4100), 마이크로프로세서(4200), 램(4300), 사용자 인터페이스(4400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(4500)을 포함한다. 여기서, 불휘발성 메모리 장치(4100)는 덮어쓰기 가능한 가변 저항 메모리 셀들을 포함한다. 불휘발성 메모리 장치(4100)는 본 발명의 실시 예에 따라 멀티-비트 데이터를 저장하는 가변 저항 메모리 셀들을 포함할 수 있다. 또한 가변 저항 메모리 셀들은 셀프-컴플라이언스 영역의 완만한 전류-전압 특성을 이용한 셋 동작 방법에 의해 안정적으로 멀티-비트를 저장할 수 있다.
본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(미도시)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(6000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 가변 저항 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
5000: 메모리 시스템 300: 가변 저항 메모리 장치
400: 메모리 컨트롤러 310: 메모리 셀 어레이
320: 프로그램/읽기 회로 330: 제어 로직

Claims (12)

  1. 셀프-컴플라이언스(Self-Compliance) 특징이 나타나는 전압 구간 내에서 멀티-비트 데이터를 가변 저항 메모리 장치의 멀티-비트 가변 저항 메모리 셀에 프로그램 하는 단계를 포함하고,
    상기 프로그램 하는 단계는,
    상기 멀티-비트 데이터에 기초하여 순차적으로 증가하는 프로그램 전압 펄스들을 생성하는 단계; 및
    상기 멀티-비트 가변 저항 메모리 셀이 상기 셀프-컴플라이언스 특징이 나타나는 전압 구간 내에서 다양한 저항값들을 가지도록 상기 프로그램 전압 펄스들을 상기 멀티-비트 가변 저항 메모리 셀의 양단에 인가하는 단계를 포함하고,
    상기 가변 저항 메모리 셀은 가변 저항 소자와, 상기 가변 저항 소자에 연결된 제1 저항을 포함하고, 상기 셀프-컴플라이언스 특징은 상기 제1 저항 및 상기 가변 저항 소자에 의해 발생하는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 프로그램 하는 단계는 셋 동작인 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 멀티-비트 가변 저항 메모리 셀은 다수의 셋-리셋 사이클 동안 상기 프로그램 전압 펄스들에 의해 서로 상이한 상기 저항값들로 셋 되는 랜덤 특성을 나타내는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 프로그램 하는 단계는 상기 멀티-비트 가변 저항 메모리 셀에 대해 검증 읽기 동작을 수행하는 단계를 포함하고,
    상기 검증 읽기 동작은 상기 멀티-비트 가변 저항 메모리 셀을 통해 흐르는 읽기 전류가 최소 전류 한계 보다 크고 최대 전류 한계 보다 작을 때 프로그램 패스로 판단하는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 읽기 전류가 상기 최대 전류 한계 보다 클 때, 상기 멀티-비트 가변 저항 메모리 셀을 리셋 한 후 다시 상기 프로그램 전압 펄스들을 인가하는 단계를 수행하는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  6. 제4항에 있어서,
    상기 검증 읽기 동작 중 상기 멀티-비트 가변 저항 메모리 셀에 인가되는 전압은 상기 프로그램 전압 펄스들과 반대의 위상을 가지는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  7. 제4항에 있어서,
    상기 검증 읽기 동작시 상기 읽기 전류는 100uA 이하인 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 멀티-비트 가변 저항 메모리 셀은 가변 저항 소자를 포함하고,
    상기 셀프-컴플라이언스 특징은 상기 가변 저항 소자의 자체적인 특성으로부터 기인하는 것을 특징으로 하는 가변 저항 메모리 장치의 동작 방법.
  9. 셀프-컴플라이언스(Self-Compliance) 특징이 나타나는 전압 구간 내에서 멀티-비트 데이터를 저장하도록 구성된 가변 저항 메모리 셀;
    상기 멀티-비트 데이터에 기초하여 순차적으로 증가하는 프로그램 전압 펄스들을 생성하도록 구성된 전압 생성부;
    상기 가변 저항 메모리 셀에 상기 프로그램 전압 펄스들을 인가하도록 구성된 프로그램 회로; 및
    상기 가변 저항 메모리 셀에 대해 검증 읽기 동작을 수행하도록 구성된 읽기 회로를 포함하고,
    상기 프로그램 전압 펄스들은 상기 가변 저항 메모리 셀이 상기 셀프-컴플라이언스 특징을 보이는 전압 구간 내에서 다양한 저항값들을 가지도록 상기 가변 저항 메모리 셀의 양단에 인가되고,
    상기 읽기 회로는 상기 가변 저항 메모리 셀의 읽기 전류가 최소 전류 한계 보다 크고 최대 전류 한계 보다 작을 때 프로그램 패스로 판단하도록 구성되고,
    상기 가변 저항 메모리 셀은 가변 저항 소자와, 상기 가변 저항 소자에 연결된 제1 저항을 포함하고, 상기 셀프- 컴플라이언스 특징은 상기 제1 저항 및 상기 가변 저항 소자에 의해 발생하는 것을 특징으로 하는 가변 저항 메모리 장치.
  10. 삭제
  11. 제9항에 있어서,
    상기 가변 저항 메모리 셀은 상기 프로그램 전압 펄스들에 응답하여 다수의 셋 상태들 중 어느 하나로 프로그램 되고,
    상기 다수의 셋 상태들 중 가장 작은 저항값을 가지는 셋 상태의 상기 읽기 전류가 100uA 보다 작은 것을 특징으로 하는 가변 저항 메모리 장치.
  12. 제9항에 있어서,
    상기 멀티-비트 데이터는 4비트인 것을 특징으로 하는 가변 저항 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11804265B2 (en) 2021-06-24 2023-10-31 SK Hynix Inc. Resistive memory device and method of operating the resistive memory device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395738B2 (en) * 2017-11-30 2019-08-27 Micron Technology, Inc. Operations on memory cells
CN111104245B (zh) * 2018-10-29 2023-07-14 建兴储存科技(广州)有限公司 固态存储装置的读取重试方法
KR102226791B1 (ko) * 2019-01-31 2021-03-11 한국화학연구원 소거 동작을 제거한 저항 스위칭 메모리
US10892010B2 (en) * 2019-02-13 2021-01-12 Macronix International Co., Ltd. Method for controlling accumulated resistance property of ReRAM device
CN111986721A (zh) * 2019-05-21 2020-11-24 华为技术有限公司 存储设备与写数据的方法
US11296116B2 (en) * 2019-12-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US11152066B1 (en) * 2020-05-28 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory device and method for programming non-volatile memory device
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8031517B2 (en) * 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
JP4722230B2 (ja) * 2009-05-14 2011-07-13 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法
KR20130021199A (ko) * 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
KR20130026803A (ko) * 2011-09-06 2013-03-14 삼성전자주식회사 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
JP5537524B2 (ja) 2011-09-22 2014-07-02 株式会社東芝 抵抗変化メモリ
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US8830727B2 (en) * 2011-10-21 2014-09-09 Hewlett-Packard Development Company, L.P. Multi-level memory cell with continuously tunable switching
KR101996020B1 (ko) * 2012-02-08 2019-07-04 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
KR101948153B1 (ko) * 2012-03-12 2019-02-14 삼성전자주식회사 저항성 메모리 장치 및 그것의 데이터 쓰기 방법
KR20140035558A (ko) 2012-09-14 2014-03-24 삼성전자주식회사 가변 저항 메모리 장치 및 그 동작 방법
KR102179275B1 (ko) * 2014-02-21 2020-11-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 리셋 방법
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102140786B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102140785B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102264162B1 (ko) 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9947399B2 (en) 2015-03-26 2018-04-17 Sandisk Technologies Llc Updating resistive memory
US9941006B1 (en) * 2016-09-16 2018-04-10 Toshiba Memory Corporation Memory device and method for driving same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11804265B2 (en) 2021-06-24 2023-10-31 SK Hynix Inc. Resistive memory device and method of operating the resistive memory device

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