KR20150099092A - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR20150099092A
KR20150099092A KR1020140020612A KR20140020612A KR20150099092A KR 20150099092 A KR20150099092 A KR 20150099092A KR 1020140020612 A KR1020140020612 A KR 1020140020612A KR 20140020612 A KR20140020612 A KR 20140020612A KR 20150099092 A KR20150099092 A KR 20150099092A
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
bit line
bias voltage
word line
Prior art date
Application number
KR1020140020612A
Other languages
English (en)
Inventor
이용규
이영택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140020612A priority Critical patent/KR20150099092A/ko
Priority to US14/532,105 priority patent/US20150243355A1/en
Publication of KR20150099092A publication Critical patent/KR20150099092A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것으로, 보다 상세히는 가변 저항 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 의한 불휘발성 메모리 장치는 데이터의 저장이 저항값의 변화를 통해 이루어지는 메모리 셀을 포함하는 메모리 셀 어레이, 복수의 워드 라인들 및 그와 연결된 제 1 스위치 그룹, 그리고 복수의 비트 라인들 및 그와 연결된 제 2 스위치 그룹을 통해 상기 메모리 셀 어레이와 연결되는 입출력 드라이버 및 프로그램 동작시, 상기 제 1 및 제 2 스위치 그룹에 포함된 스위치들이 활성화 되기 전 선택된 메모리 셀과 연결된 선택 워드 라인 및 선택 비트 라인이 소정의 바이어스 전압으로 프리차지 되도록 상기 입출력 드라이버를 제어하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM METHOD OF THE SAME}
본 발명은 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것으로, 보다 상세히는 가변 저항 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요는 지속적으로 증가되고 있다. 특히 랜덤 액세스(Random access)가 가능하고 향상된 성능을 가진 불휘발성 소자에 대한 연구가 지속되고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
특히, 저항성 램(RRAM)에서는 고속, 대용량, 저전력 등의 메모리 특성이 기대된다. 따라서, 이러한 메모리 특성의 향상을 위한 연구가 저항성 램(RRAM) 분야에서 활발히 진행되고 있다. 저항성 램(RRAM)의 가변 저항 물질막은 인가된 펄스의 극성 또는 크기에 따라서 가역적인 저항 변화를 나타낸다. 가변 저항 물질막으로서 페로브스카이트(Perovskite) 구조의 거대 자기저항 물질막(Colossal Magnetro-Resistive material layer: CMR material layer)이나, 전기적 펄스에 의해서 전도성 필라멘트가 생성 또는 소멸되는 금속 산화막(Metal oxide layer) 등이 제안되고 있다. 이하에서는 저항성 램(RRAM)을 포함하여, 가변 저항 물질막을 사용하는 메모리를 가변 저항 메모리라 통칭하기로 한다.
본 발명의 목적은 셋 프로그램시 피크 전류의 발생을 방지하는 불휘발성 메모리 장치 및 그 프로그램 방법을 제공하는 것이다.
본 발명에 의한 데이터의 저장이 저항값의 변화를 통해 이루어지는 메모리 셀을 포함하며, 상기 메모리 셀은 연결된 비트 라인 및 워드 라인으로부터 제공되는 전압에 기초하여 프로그램되는 불휘발성 메모리 장치의 프로그램 방법은 상기 비트 라인을 제 1 바이어스 전압으로 프리차지하는 단계, 상기 워드 라인을 상기 제 1 쓰기 전압과 문턱 전압보다 작은 전압 차이를 가지는 제 2 바이어스 전압으로 프리차지하는 단계 및 선택 신호에 응답하여, 상기 비트 라인에 제 1 쓰기 전압을 제공하고 상기 워드 라인에 상기 제 1 쓰기 전압과 상기 문턱 전압 이상의 전압 차이를 가지는 제 2 쓰기 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 제 1 바이어스 전압은 상기 제 2 바이어스 전압과 동일한 크기를 가진다.
실시 예에 있어서, 상기 제 1 바이어스 전압은 상기 문턱 전압과 접지 전압의 중간값을 가진다.
실시 예에 있어서, 상기 제 2 쓰기 전압은 접지 전압이다.
실시 예에 있어서, 상기 비트 라인은 상기 메모리 셀과 연결된 로컬 비트 라인 및 상기 로컬 비트 라인과 쓰기 드라이버 사이에 연결된 글로벌 비트 라인을 포함하고, 상기 비트 라인을 제 1 바이어스 전압으로 프리차지하는 단계는 상기 로컬 비트 라인을 상기 제 1 바이어스 전압으로 프리차지하는 단계이다.
실시 예에 있어서, 상기 워드 라인은 상기 메모리 셀과 연결된 로컬 워드 라인 및 상기 로컬 비트 라인과 쓰기 드라이버 사이에 연결된 글로벌 워드 라인을 포함하고, 상기 워드 라인을 제 2 바이어스 전압으로 프리차지하는 단계는 상기 로컬 워드 라인을 상기 제 2 바이어스 전압으로 프리차지하는 단계이다.
본 발명에 의한 불휘발성 메모리 장치는 데이터의 저장이 저항값의 변화를 통해 이루어지는 메모리 셀을 포함하는 메모리 셀 어레이, 복수의 워드 라인들 및 그와 연결된 제 1 스위치 그룹, 그리고 복수의 비트 라인들 및 그와 연결된 제 2 스위치 그룹을 통해 상기 메모리 셀 어레이와 연결되는 입출력 드라이버 및 프로그램 동작시, 상기 제 1 및 제 2 스위치 그룹에 포함된 스위치들이 활성화 되기 전 선택된 메모리 셀과 연결된 선택 워드 라인 및 선택 비트 라인이 소정의 바이어스 전압으로 프리차지 되도록 상기 입출력 드라이버를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은 상기 선택 워드 라인 및 상기 선택 비트 라인이 동일한 바이어스 전압으로 프리차지되도록 상기 입출력 드라이버를 제어한다.
실시 예에 있어서, 상기 바이어스 전압은 상기 선택된 메모리 셀의 문턱 전압보다 작은 값을 가진다.
실시 예에 있어서, 상기 제어 로직은 상기 선택 비트 라인이 제 1 바이어스 전압으로 프리차지되고, 상기 선택 워드 라인이 상기 제 1 바이어스 전압보다 작은 제 2 바이어스 전압으로 프리차지 되도록 상기 입출력 드라이버를 제어한다.
실시 예에 있어서, 상기 제 2 바이어스 전압은 상기 제 1 바이어스 전압과 문턱 전압보다 작은 전압 차이를 가진다.
실시 예에 있어서, 상기 입출력 드라이버는 상기 복수의 워드 라인들과 연결된 제 3 스위치 그룹 및 상기 복수의 비트 라인들과 연결된 제 4 스위치 그룹을 포함하며, 상기 제 3 스위치 그룹은 상기 제 1 스위치 그룹과 상보적으로 활성화되고, 상기 제 4 스위치 그룹은 상기 제 2 스위치 그룹과 상보적으로 활성화된다.
실시 예에 있어서, 상기 제어 로직은 상기 선택 워드 라인 및 비트 라인이 상기 바이어스 전압으로 프리차지 된 후 상기 선택 비트 라인에 제 1 쓰기 전압이, 상기 선택 워드 라인에 제 2 쓰기 전압이 제공되도록 상기 입출력 드라이버를 제어한다.
실시 예에 있어서, 상기 제 1 및 제 2 스위치 그룹에 포함된 스위치들은 CMOS 트랜지스터로 구성된다.
실시 예에 있어서, 제 14항에 있어서, 상기 제 2 쓰기 전압은 접지 전압이다.
본 발명의 불휘발성 메모리 장치 및 그것의 프로그램 방법에 의하면, 셋 프로그램시 피크 전류의 발생이 방지되어 불휘발성 메모리 장치의 수명이 개선될 수 있다.
도 1은 본 발명의 실시예에 의한 불휘발성 메모리 장치를 도시하는 블록도이다.
도 2는 가변 저항 메모리 장치의 소자 구조를 예시적으로 보여주는 도면이다.
도 3은 선택 소자를 포함하지 않는 가변 저항 메모리 셀을 도시한다.
도 4는 선택 소자를 포함하는 가변 저항 메모리 셀을 도시한다.
도 5는 도 2에 도시된 메모리 셀이 비트 라인 및 워드 라인 사이에 연결된 일 실시예를 도시하는 회로도이다.
도 6은 셋 상태 프로그램시 메모리 셀(MC)에 흐르는 전류 및 메모리 셀(MC)과 연결된 스위치들에 제공되는 전압을 도시하는 그래프이다.
도 7은 본 발명의 실시 예에 따른 가변 저항 메모리 셀의 히스테리시스 특성을 간략히 보여주는 도면이다.
도 8은 가변 저항 소자에 대한 히스테리시스 특성을 로그 스케일(Log scale)로 보여주는 그래프이다.
도 9는 본 발명의 실시예에 의한 불휘발성 메모리 장치(도 1 참조, 100)의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 프로그램 방법을 도시하는 순서도이다.
도 11은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치의 프로그램 방법을 도시하는 순서도이다.
도 12는 도 2에 도시된 메모리 셀이 비트 라인 및 워드 라인 사이에 연결된 다른 실시예를 도시하는 회로도이다.
도 13은 본 발명의 실시예에 의한 불휘발성 메모리 장치인 저항성 메모리 장치를 휴대용 전자 시스템에 적용한 블록도이다.
도 14는 본 발명의 실시예에 의한 불휘발성 메모리 장치를 메모리 카드(memory card)에 적용한 블록도이다.
도 15는 도 14의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
도 1은 본 발명의 실시예에 의한 불휘발성 메모리 장치를 도시하는 블록도이다. 도 1의 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 쓰기 드라이버 및 감지 증폭기(140) 및 제어 로직(150)을 포함한다.
불휘발성 메모리 장치(100)는 메모리 셀 어레이(110)의 선택된 메모리 셀에 대한 셋 프로그램 동작시, 선택 트랜지스터들이 턴 온 되기 전 선택된 메모리 셀 양단의 전압을 소정의 전압으로 프리차지 할 수 있다. 불휘발성 메모리 장치(100)는 선택 트랜지스터들이 스위칭되기 전 선택된 메모리 셀 양단의 전압을 프리차지하여 셋 프로그램시 발생되는 피크 전류를 감소시킬 수 있다.
메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 가변 저항 메모리 셀들일 수 있다. 실시 예에 있어서, 메모리 셀 어레이(110)에 포함되는 가변 저항 메모리 셀들은 도 2 및 3에서 설명된 메모리 셀들 중 어느 하나의 구조를 가질 수 있다. 메모리 셀의 가변 저항 소자에는 워드 라인(WL)과 비트 라인(BL)을 통해서 프로그램 전압 혹은 검증 전압이 제공될 수 있다.
실시 예에 있어서, 메모리 셀 어레이(110)는 2 차원의 평면에 형성될 수 있다. 또는, 메모리 셀 어레이(110)는 3 차원 입체 구조로 형성될 수 있다. 메모리 셀 어레이(110)는 수직 방향으로 적층되는 워드 라인 평면들(WL)과 수직 방향으로 형성되는 채널 또는 비트 라인들(BL)을 포함할 수 있다. 각 층의 워드 라인 평면들과 비트 라인에 연결되는 채널 사이에는 전극과 데이터 저장막이 형성될 수 있다.
로우 디코더(120)는 로우 어드레스를 디코딩하여 메모리 셀 어레이(110)와 연결된 복수의 워드 라인들 중 어느 하나를 선택할 수 있다. 실시 예에 있어서, 로우 디코더(120)는 선택된 워드 라인에 접지 전압을 제공하고, 비선택된 워드 라인들에는 누설 전류를 차단하기 위한 인히빗 전압을 제공할 수 있다. 또한 로우 디코더(120)는 제어 로직(150)의 제어에 응답하여, 메모리 셀이 셋 상태로 프로그램 될 때, 피크 전류가 발생되는 것을 방지하기 위하여 선택된 메모리 셀과 연결된 워드 라인을 프리차지 할 수 있다.
컬럼 디코더(130)는 컬럼 어드레스를 참조하여 메모리 셀 어레이(110)와 연결된 복수의 비트 라인들 중 적어도 하나를 선택할 수 있다. 컬럼 선택 회로(130)에 의해서 선택된 비트 라인은 쓰기 드라이버 및 감지 증폭기(140)에 연결된다.
쓰기 드라이버 및 감지 증폭기(140)는 제어 로직(150)의 제어에 따라 입력되는 데이터를 메모리 셀 어레이(110)에 프로그램 하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다.
프로그램 동작시, 쓰기 드라이버 및 감지 증폭기(140)는 선택된 비트 라인(BL)으로 쓰기 전압을 제공할 수 있다. 쓰기 드라이버 및 감지 증폭기(140)는 메모리 셀이 고저항 상태에 대응하는 리셋 상태(Reset state)로부터 저저항 상태인 셋 상태(Set state)로 프로그램될 때, 다양한 레벨의 제한 전류(Ic)를 제공할 수 있다. 또한 쓰기 드라이버 및 감지 증폭기(140)는 제어 로직(150)의 제어에 응답하여, 메모리 셀이 셋 상태로 프로그램 될 때, 피크 전류가 발생되는 것을 방지하기 위하여 선택된 메모리 셀과 연결된 비트 라인을 프리차지 할 수 있다.
제어 로직(150)은 외부로부터 제공되는 쓰기 또는 읽기 커맨드에 응답하여 쓰기 드라이버 및 감지 증폭기(140), 로우 디코더(120) 및 컬럼 디코더(130)를 제어할 수 있다.
제어 로직(150)은 메모리 셀 어레이(110)의 선택된 메모리 셀에 대한 셋 프로그램 동작시, 선택 트랜지스터들이 턴 온 되기 전 선택된 메모리 셀 양단의 전압이 소정의 전압으로 프리차지 되도록 쓰기 드라이버 및 감지 증폭기(140), 로우 디코더(120) 및 컬럼 디코더(130)를 제어할 수 있다.
실시 예에 있어서, 제어 로직(150)은 선택된 메모리 셀 양단의 전압이 소정의 동일한 바이어스 전압으로 프리차지 되도록 쓰기 드라이버 및 감지 증폭기(140), 로우 디코더(120) 및 컬럼 디코더(130)를 제어할 수 있다. 예를 들어, 제어 로직(150)은 선택된 메모리 셀과 연결된 로컬 비트 라인 및 로컬 워드 라인이 동일한 바이어스 전압으로 프리차지 되도록 쓰기 드라이버 및 감지 증폭기(140), 로우 디코더(120) 및 컬럼 디코더(130)를 제어할 수 있다.
실시 예에 있어서, 제어 로직(150)은 선택된 메모리 셀 양단의 전압이 제 1 바이어스 전압 및 제 1 바이어스 전압과 소정의 임계값 이하의 전압차를 가지는 제 2 바이어스 전압으로 프리차지 되도록 쓰기 드라이버 및 감지 증폭기(140), 로우 디코더(120) 및 컬럼 디코더(130)를 제어할 수 있다. 예를 들어, 제어 로직(150)은 선택된 메모리 셀과 연결된 로컬 비트 라인이 제 1 바이어스 전압으로, 로컬 워드 라인이 제 2 바이어스 전압으로 프리차지 되도록 쓰기 드라이버 및 감지 증폭기(140), 로우 디코더(120) 및 컬럼 디코더(130)를 제어할 수 있다.
실시 예에 있어서, 제 1 및 제 2 바이어스 전압은 메모리 셀의 문턱 전압보다 낮은 전압일 수 있다. 문턱 전압은 메모리 셀의 저항 값을 변화시키기 위하여 요구되는 전압이다.
상술된 바와 같이, 불휘발성 메모리 장치(100)는 선택 트랜지스터들이 스위칭되기 전 선택된 메모리 셀 양단의 전압을 프리차지하여 셋 프로그램시 발생되는 피크 전류를 감소시킬 수 있다.
도 2는 가변 저항 메모리 장치의 소자 구조를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 가변 저항 소자는 한 쌍의 전극들(10, 15) 및 전극들 사이에 형성되는 데이터 저장막(20)을 포함한다.
전극들(10, 15)은 다양한 금속, 금속 산화물이나 금속 질화물들로 형성될 수 있다. 실시 예에 있어서, 전극들(10, 15)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등으로 형성될 수 있다.
데이터 저장막(20)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 수 있다. 실시 예에 있어서, 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있다. 혹은 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속의 산화물(Metal Oxide) 등이 포함될 수 있다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다.
도 3 및 도 4는 가변 저항 메모리 장치의 메모리 셀 구조를 예시적으로 보여주는 회로도들이다.
도 3은 선택 소자를 포함하지 않는 가변 저항 메모리 셀을 도시한다. 도 2를 참조하면, 가변 저항 메모리 셀은 비트 라인(BL)과 워드 라인(WL)에 연결되는 가변 저항 소자(R)를 포함한다. 도 3의 가변 저항 메모리 셀에 대한 쓰기 동작에 있어서, 선택 소자 대신 비트 라인(BL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터의 기입이 수행될 수 있다.
도 4는 선택 소자를 포함하는 가변 저항 메모리 셀을 도시한다. 도 4를 참조하면, 가변 저항 메모리 셀은 가변 저항 소자(R)와 다이오드(D)를 포함한다. 그러나 선택 소자는 다이오드(D) 이외에도 다양한 형태, 예를 들어 양방향 다이오드 혹은 트랜지스터로 구현될 수 있다.
가변 저항 소자(R)는 데이터를 저장하기 위한 가변 저항 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 가변 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 가변 저항 소자(R)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 가변 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 워드 라인(WL) 전압에 따라 다이오드(D)가 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 가변 저항 메모리 셀은 구동될 수 없다.
도 5는 도 2에 도시된 메모리 셀이 비트 라인 및 워드 라인 사이에 연결된 일 실시예를 도시하는 회로도이다. 도 5에는 설명의 편의를 위하여 하나의 메모리 셀(MC)에 대응되는 비트 라인 및 워드 라인만 도시되었다.
메모리 셀(MC)은 로컬 비트 라인(LBL) 및 글로벌 비트 라인(GBL)을 통해 쓰기 드라이버 및 감지 증폭기(130)와 연결된다. 메모리 셀(MC)은 로컬 워드 라인(LWL) 및 글로벌 워드 라인(GWL)을 통해 쓰기 드라이버 및 감지 증폭기(130)와 연결된다.
메모리 셀(MC)의 양단에 전압을 인가하여 일정하게 증가시키면, 메모리 셀은 고저항 상태인 리셋 상태(Reset state)로 프로그램된다. 또한 메모리 셀(MC)의 양단에 반대 극성의 전압을 인가하여 일정하게 증가시키면, 메모리 셀은 저저항 상태인 셋 상태(Set state)로 프로그램된다. 메모리 셀(MC)의 셋 상태 저항은 셋 상태로 프로그램 될 시 메모리 셀(MC)에 흐르는 셀 전류(Icell)에 기초하여 결정된다. 따라서, 메모리 셀(MC)에 셋 상태로 프로그램된 데이터의 신뢰성을 보장하기 위해서는 프로그램시 셀 전류(Icell)가 안정하게 유지되어야 한다.
실시 예에 있어서, 메모리 셀(MC)을 셋 상태로 프로그램하기 위하여 선택된 메모리 셀(MC)과 연결된 로컬 비트 라인(LBL)에 쓰기 전압이 제공된다. 선택된 메모리 셀(MC)과 연결된 로컬 워드 라인(LWL)에 접지 전압이 제공된다.
로컬 비트 라인(LBL)에 쓰기 전압을 제공하기 위하여, 로컬 비트 라인(LBL)과 연결된 글로벌 비트 라인(GBL)에 쓰기 전압이 제공될 수 있다. 로컬 비트 라인(LBL)에 쓰기 전압을 제공하기 위하여, 쓰기 드라이버 및 감지 증폭기(130)와 글로벌 비트 라인(GBL) 사이에 연결된 제 1 스위치(M1) 및 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL) 사이에 연결된 제 2 스위치(M2)가 턴 온 된다.
로컬 워드 라인(LWL)에 접지 전압을 제공하기 위하여, 로컬 워드 라인(LWL)과 연결된 글로벌 워드 라인(GWL)에 접지 전압이 제공될 수 있다. 로컬 워드 라인(LWL)에 접지 전압을 제공하기 위하여, 로컬 워드 라인(LWL)과 글로벌 워드 라인(GWL) 사이에 연결된 제 3 스위치(M3) 및 글로벌 워드 라인(GWL)과 접지 사이에 연결된 제 4 스위치(M4)가 턴 온 된다.
실시 예에 있어서, 제 1 내지 제 4 스위치(M1~M4)는 트랜지스터로 구성될 수 있다. 예를 들어, 제 1 내지 제 4 스위치(M1~M4)는 CMOS 트랜지스터로 구성될 수 있다.
한편, 메모리 셀(MC)을 셋 상태로 프로그램하는 동안 메모리 셀(MC)은 고저항 상태인 리셋 상태에서 저저항 상태인 셋 상태로 급격하게 변화된다. 메모리 셀(MC)에 메모리 셀(MC)을 셋 상태로 프로그램하기 위한 소정의 전압이 인가된 상태에서 메모리 셀(MC)의 저항값이 급격하게 작아지면, 비트 라인 및 워드 라인의 커패시터로부터 공급되는 전류에 의하여 피크 전류가 발생될 수 있다. 특히, 글로벌 비트 라인(GBL) 및 글로벌 워드 라인(GWL)은 큰 커패시턴스를 가지므로 셋 상태 프로그램시 셀 전류를 불안정화할 정도의 피크 전류가 공급될 수 있다.
도 6은 셋 상태 프로그램시 메모리 셀(MC)에 흐르는 전류 및 메모리 셀(MC)과 연결된 스위치들에 제공되는 전압을 도시하는 그래프이다. 실시 예에 있어서, 도 6에서 메모리 셀(MC)과 연결된 스위치들은 도 5의 제 1 내지 제 4 스위치(M1~M4)일 수 있다.
도 5 및 도 6을 참조하면, 스위치들에 전원 전압(Vdd)이 제공되면 메모리 셀(MC) 양단의 전압차에 의하여 메모리 셀(MC)에 셀 전류가 생성된다. 메모리 셀(MC)에 흐르는 셀 전류는 소정의 전류 레벨(Itarget)로 제한된다. 이러한 제한 전류(compliance current)의 전류 레벨에 기초하여 메모리 셀(MC)의 저항값이 결정된다.
그러나, 도 5를 참조하여 설명된 바와 같이, 스위치들이 턴 온 되는 순간 메모리 셀(MC)과 연결된 워드 라인 및 비트 라인의 커패시턴스에 의하여 메모리 셀(MC)에는 순간적으로 피크 전류가 발생될 수 있다. 피크 전류가 발생되면 메모리 셀(MC)에 저장되는 데이터가 불안정해지거나 혹은 메모리 셀(MC)의 수명(endurance)이 저하될 수 있다.
도 7 내지 8은 셋 프로그램시 메모리 셀에 제공되는 제한 전류에 따른 메모리 셀의 저항 변화를 설명하기 위한 그래프이다.
도 7은 본 발명의 실시 예에 따른 가변 저항 메모리 셀의 히스테리시스 특성을 간략히 보여주는 도면이다. 도 7을 참조하면, 본 발명의 가변 저항 메모리 셀은 제한 전류(Compliance current)의 크기에 따라 각기 다른 히스테리시스 특성을 보여준다. 보다 상세하게는, 가변 저항 메모리 셀은 제한 전류의 크기에 따라 서로 다른 셋 상태 저항을 가지도록 쓰여진다. 이러한 히스테리시스 특성을 메모리 셀의 저항이 리셋 상태(고저항 상태)로 전환되는 전류-전압 구간을 참조하여 설명하기로 한다.
먼저, 제 1 제한 전류(I1) 상태에서 메모리 셀의 양단에 전압을 증가시키는 경우에는 곡선(A1)의 전류-전압 특성으로 나타난다. 그러나, 제 1 제한 전류(I1)에 도달한 이후에는 더 이상 메모리 셀의 전류는 증가하지 않고, 전압만이 증가한다. 메모리 셀의 양단에 인가되는 전압의 증가에도 불구하고 제 1 제한 전류(I1)가 일정하게 유지될 것이다. 이러한 상태에서, 다시 셋 상태(Set state)로 메모리 셀을 프로그램하는 경우, 반대 극성의 전압을 인가하게 될 것이다. 이때에는 전류 전압 특성은 곡선(B)의 경로를 따라서 변화한다.
제 2 제한 전류(I2) 상태에서 메모리 셀의 양단에 전압을 증가시키는 경우에는 곡선(A1-A2)의 전류-전압 특성으로 나타난다. 그러나, 제 2 제한 전류(I2)에 도달한 이후에는 더 이상 메모리 셀의 전류는 증가하지 않고, 전압만이 증가한다. 메모리 셀의 양단에 인가되는 전압의 증가에도 불구하고 메모리 셀에 흐르는 전류는 제 2 제한 전류(I2) 레벨로 유지될 것이다. 이러한 상태에서, 다시 셋 상태(Set state)로 메모리 셀을 프로그램하는 경우, 반대 극성의 전압을 인가하게 될 것이다. 이때에는 전류 전압 특성은 곡선(C)의 경로를 따라서 변화한다.
제 3 제한 전류(I3) 상태에서 메모리 셀의 양단에 전압을 증가시키는 경우에는 곡선(A1-A2-A3)의 전류-전압 특성으로 나타난다. 그러나, 제 3 제한 전류(I3)에 도달한 이후에는 더 이상 메모리 셀의 전류는 증가하지 않고, 전압만이 증가한다. 메모리 셀의 양단에 인가되는 전압의 증가에도 불구하고, 셀 전류는 제 3 제한 전류(I3) 레벨로 일정하게 유지될 것이다. 이러한 상태에서, 다시 셋 상태(Set state)로 메모리 셀을 프로그램하는 경우, 반대 극성의 전압을 인가하게 될 것이다. 이때에는 전류 전압 특성은 곡선(D)의 경로를 따라서 변화한다. 셋 상태로의 프로그램은 곡선(E)에서 간략히 도시하였다.
이상에서는 제한 전류들(I1, I2, I3)을 이용한 프로그램을 도시하였다. 그러나 다양한 레벨의 제한 전류들을 인가한 상태에서 메모리 셀의 전류-전압 특성은 다양한 히스테리시스 곡선으로 나타날 것이다.
도 8은 가변 저항 소자에 대한 히스테리시스 특성을 로그 스케일(Log scale)로 보여주는 그래프이다. 도 5는 가변 저항 메모리 셀에 서로 다른 레벨의 제한 전류들(I1, I2, I3, I4)을 설정하고 전압을 인가하였을 때의 히스테리시스 특정을 나타낸다.
도 8을 참조하면, 서로 다른 레벨의 제한 전류들(I1, I2, I3, I4)이 제공되는 상태에서 셋 상태로 프로그램된 가변 저항 메모리 셀은 서로 다른 셋 상태 저항을 가지므로, 동일한 검증 전압 하에서 서로 다른 레벨의 전류가 흐른다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 셀(MC)의 셋 상태 저항은 셋 상태로 프로그램 될 시 메모리 셀(MC)에 흐르는 셀 전류(Icell)의 값에 의존하여 결정될 수 있다. 따라서, 메모리 셀의 수명을 개선하고 데이터의 신뢰성을 보장하기 위해서는 셋 상태 프로그램시 발생되는 피크 전류를 감소시킬 것이 요구된다.
도 9는 본 발명의 실시예에 의한 불휘발성 메모리 장치(도 1 참조, 100)의 프로그램 방법을 설명하기 위한 타이밍도이다. 도 9를 참조하면, 선택된 메모리 셀과 연결된 워드 라인 및 비트 라인은 메모리 셀과 연결된 스위치들이 턴 온 되기 전 소정의 전압으로 프리차지된다. 불휘발성 메모리 장치(100)는 메모리 셀과 연결된 스위치들이 스위칭되는 순간 메모리 셀(MC) 양단의 전압 변화를 최소화하여 피크 전류를 감소시킬 수 있다.
프리 차지 구간 동안, 선택된 메모리 셀과 연결된 제 1 내지 제 4 스위치(도 2 참조, M1~M4)에 인가되는 신호인 글로벌 비트 라인 선택 신호(GYj), 로컬 비트 라인 선택 신호(LYj), 글로벌 워드 라인 선택 신호(GXi) 및 로컬 워드 라인 선택 신호(LXi)는 비활성화 될 수 있다. 선택 신호들에 응답하여 제 1 내지 제 4 스위치(M1~M4)는 턴 오프 된다.
한편, 프리 차지 구간 동안 글로벌 비트 라인(GBL) 및 로컬 비트 라인(LBL)은 바이어스 전압(Vbias)으로 프리차지 된다. 실시 예에 있어서, 바이어스 전압(Vbias)은 메모리 셀의 문턱 전압보다 작은 전압 레벨을 가진다. 실시 예에 있어서, 바이어스 전압(Vbias)은 메모리 셀의 문턱 전압의 1/2의 전압 레벨을 가질 수 있다.
또한, 프리 차지 구간 동안 글로벌 워드 라인(GWL) 및 로컬 워드 라인(LWL)도 바이어스 전압(Vbias)으로 프리차지 된다. 본 실시 예의 프리차지 동작에 의하면 비트 라인(LBL) 및 로컬 워드 라인(LWL)이 동일한 전압 레벨로 프리차지 되므로, 프리 차지 기간 동안 메모리 셀(MC) 양단의 전압이 동일해진다.
활성 구간에서, 글로벌 비트 라인 선택 신호(GYj), 로컬 비트 라인 선택 신호(LYj), 글로벌 워드 라인 선택 신호(GXi) 및 로컬 워드 라인 선택 신호(LXi)가 활성화된다. 선택 신호들이 활성화됨에 응답하여 제 1 내지 제 4 스위치(M1~M4)들이 턴 온 된다. 제 1 내지 제 4 스위치(M1~M4)들이 턴 온 됨에 따라 쓰기 드라이버로부터 글로벌 비트 라인(GBL)에 제 1 쓰기 전압(Vw1)이, 그리고 로컬 비트 라인(LBL)에 그보다 스위치에 걸리는 전압 만큼 낮은 전압이 제공된다. 또한 글로벌 워드 라인(GWL)에 제 2 쓰기 전압(Vw1)이, 그리고 로컬 워드 라인(LWL)에 그보다 스위치에 걸리는 전압 만큼 높은 전압이 제공된다. 실시 예에 있어서, 제 2 쓰기 전압(Vw2)은 접지 전압일 수 있다.
로컬 비트 라인(LBL) 및 로컬 워드 라인(LWL)에 제공된 쓰기 전압에 의하여 메모리 셀(MC) 양단에 전압 차가 생성되고, 이에 응답하여 셀 전류(Icell)가 생성된다. 프리 차지 구간 동안 로컬 비트 라인(LBL) 및 로컬 워드 라인(LWL)에 제공된 바이어스 전압에 의하여, 셀 전류(Icell)는 스위치들의 스위칭 동작 시에도 안정화될 수 있다.
활성 구간에서, 메모리 셀(MC)에 흐르는 셀 전류의 레벨은 제한 전류(Ic)로 제한된다. 메모리 셀(MC)은 제한 전류(Ic) 하에서 셋 상태로 프로그램된다.
상술된 프로그램 방법에 의하면, 메모리 셀(MC)은 프리차지 구간에서 제공되는 바이어스 전압을 이용하여, 활성 구간에서 메모리 셀(MC) 양단의 전압 변화를 최소화하여 피크 전류를 감소시킬 수 있다.
도 10은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 프로그램 방법을 도시하는 순서도이다.
S110 단계에서, 선택된 메모리 셀과 연결된 선택 워드 라인 및 선택 비트 라인이 바이어스 전압으로 프리차지 된다. 선택 워드 라인 및 선택 비트 라인은 선택 글로벌 워드 라인, 로컬 워드 라인, 선택 글로벌 비트 라인 및 선택 로컬 비트 라인을 포함할 수 있다.
S120 단계에서, 선택된 메모리 셀과 연결된 선택 트랜지스터들이 턴 온 된다. 선택 트랜지스터들은 선택된 메모리 셀과 쓰기 드라이버 사이에 위치되는 스위치들일 수 있다. 선택 트랜지스터들이 턴 온 됨에 응답하여 선택된 메모리 셀과 연결된 선택 워드 라인 및 선택 비트 라인에 쓰기 전압이 제공된다.
S130 단계에서, 쓰기 전압에 의하여 메모리 셀에 생성된 셀 전류에 의하여 선택된 메모리 셀이 셋 상태로 프로그램된다. 프로그램 동작 동안 메모리 셀에 흐르는 셀 전류의 레벨은 제한 전류로 제한될 수 있다.
상술된 프로그램 방법에 의하면, 불휘발성 메모리 장치는 프리차지 구간에서 메모리 셀의 양단을 바이어스 전압으로 프리차지하여, 프로그램 동작 동안 메모리 셀(MC) 양단의 전압 변화를 최소화하여 피크 전류를 감소시킬 수 있다.
도 11은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치의 프로그램 방법을 도시하는 순서도이다.
S210 단계에서, 선택된 메모리 셀과 연결된 선택 글로벌 워드 라인 및 선택 글로벌 비트 라인이 제 1 바이어스 전압으로 프리차지 된다. 실시 예에 있어서, 제 1 바이어스 전압은 메모리 셀의 문턱 전압보다 낮은 레벨일 수 있다. 실시 예에 있어서, 제 1 바이어스 전압은 메모리 셀의 문턱 전압의 1/2 레벨을 가질 수 있다.
S220 단계에서, 선택된 메모리 셀과 연결된 선택 로컬 워드 라인 및 선택 로컬 비트 라인이 제 2 바이어스 전압으로 프리차지 된다. 실시 예에 있어서, 제 2 바이어스 전압은 제 1 바이어스 전압보다 낮은 전압일 수 있다.
S230 단계에서, 택된 메모리 셀과 연결된 선택 트랜지스터들이 턴 온 된다. 선택 트랜지스터들은 선택된 메모리 셀과 쓰기 드라이버 사이에 위치되는 스위치들일 수 있다. 선택 트랜지스터들이 턴 온 됨에 응답하여 선택된 메모리 셀과 연결된 선택 워드 라인 및 선택 비트 라인에 쓰기 전압이 제공된다.
S240 단계에서, 쓰기 전압에 의하여 메모리 셀에 생성된 셀 전류에 의하여 선택된 메모리 셀이 셋 상태로 프로그램된다. 프로그램 동작 동안 메모리 셀에 흐르는 셀 전류의 레벨은 제한 전류로 제한될 수 있다
상술된 프로그램 방법에 의하면, 불휘발성 메모리 장치는 프리차지 구간에서 메모리 셀의 양단을 바이어스 전압으로 프리차지하여, 프로그램 동작 동안 메모리 셀(MC) 양단의 전압 변화를 최소화하여 피크 전류를 감소시킬 수 있다.
한편, 도 10 및 도 11에서는 로컬 워드 라인 및 로컬 비트 라인이 같은 레벨의 전압으로 프리차지 되었으나, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 실시 예에 있어서, 로컬 워드 라인 및 로컬 비트 라인은 소정의 임계값 이하의 전압 차이를 가지는 서로 다른 바이어스 전압으로 프리차지 될 수 있다. 실시 예에 있어서, 소정의 임계값은 메모리 셀의 문턱 전압보다 작을 수 있다.
도 12는 도 2에 도시된 메모리 셀이 비트 라인 및 워드 라인 사이에 연결된 다른 실시예를 도시하는 회로도이다. 도 12에는 설명의 편의를 위하여 하나의 메모리 셀(MC)에 대응되는 비트 라인 및 워드 라인만 도시되었다.
메모리 셀(MC)은 로컬 비트 라인(LBL) 및 글로벌 비트 라인(GBL)을 통해 쓰기 드라이버 및 감지 증폭기(130)와 연결된다. 메모리 셀(MC)은 로컬 워드 라인(LWL) 및 글로벌 워드 라인(GWL)을 통해 쓰기 드라이버 및 감지 증폭기(130)와 연결된다.
도 12를 참조하면, 도 12의 불휘발성 메모리 장치는 글로벌 비트 라인(GBL)에 바이어스 전압을 공급하기 위한 제 5 스위치(M5), 로컬 비트 라인에 바이어스 전압을 공급하기 위한 제 6 스위치(M6), 글로벌 워드 라인(GWL)에 바이어스 전압을 공급하기 위한 제 7 스위치(M7) 및 로컬 워드 라인(LWL)에 바이어스 전압을 공급하기 위한 제 8 스위치(M8)를 더 포함한다. 제 5 내지 제 8 스위치(M5~M8)의 일단은 바이어스 전압을 제공하는 셀렉션 회로(SL)와 연결된다.
상술된 불휘발성 메모리 장치는 제 5 내지 제 8 스위치(M5~M8)를 이용하여, 프리차지 구간 동안 워드 라인 및 비트 라인에 소정의 바이어스 전압을 제공할 수 있다. 실시 예에 있어서, 각 워드 라인 및 비트 라인에 제공되는 바이어스 전압은 서로 다를 수 있다.
도 13은 본 발명의 실시예에 의한 불휘발성 메모리 장치인 저항성 메모리 장치를 휴대용 전자 시스템(1000)에 적용한 블록도이다. 저항성 메모리 장치(1100)는 프리차지 구간에서 메모리 셀의 양단을 바이어스 전압으로 프리차지하여, 프로그램 동작 동안 메모리 셀(MC) 양단의 전압 변화를 최소화하여 피크 전류를 감소시킬 수 있다.
버스 라인(L3)을 통하여 마이크로 프로세서(1300)와 연결된 상 변화 메모리 장치(1100)는 휴대용 전자시스템의 메인 메모리로서 제공된다. 전원 공급부(1200)는 전원 라인(L4)을 통해 마이크로 프로세서(1300), 입출력 장치(1400), 그리고 저항성 메모리 장치(1100)에 전원을 공급한다. 여기서 마이크로프로세서(1300) 및 입출력 장치(1400)는 저항성 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러로 제공될 수 있다.
수신 데이터가 라인(L1)을 통하여 입출력 장치(1400)에 제공되는 경우에 마이크로프로세서(1300)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 저항성 메모리 장치(1100)에 수신 또는 처리된 데이터를 인가한다. 저항성 메모리 장치(1100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로프로세서(1300)에 의해 읽혀지고 입출력 장치(1400)를 통해 외부로 출력된다.
전원 공급부(1200)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(1100)의 메모리 셀에 저장된 데이터는 소멸하지 않는다. 이는 저항성 메모리 장치(1100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 저항성 메모리 장치(1100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
도 14는 본 발명의 실시예에 의한 불휘발성 메모리 장치를 메모리 카드(memory card)에 적용한 블록도이다. 메모리 카드(2000)는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 14를 참조하면, 메모리 카드(2000)는 외부와의 인터페이스를 수행하는 인터페이스부(2100), 버퍼 메모리를 갖고 메모리 카드(2000)의 동작을 제어하는 컨트롤러(2200), 본 발명의 실시예들에 따른 불휘발성 메모리 장치(2300)를 적어도 하나 포함할 수 있다. 컨트롤러(2200)는 프로세서로서, 불휘발성 메모리 장치(2300)의 쓰기 동작 및 읽기 동작을 제어할 수 있다. 컨트롤러(2200)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(2300) 및 인터페이스부(2100)와 커플링되어 있다.
불휘발성 메모리 장치(2300)는 프리차지 구간에서 메모리 셀의 양단을 바이어스 전압으로 프리차지하여, 프로그램 동작 동안 메모리 셀(MC) 양단의 전압 변화를 최소화하여 피크 전류를 감소시킬 수 있다.
도 15는 도 14의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다. 도 15를 참조하면, 메모리 카드(2000)는 I 비디오 카메라, II 텔레비전, III 오디오 장치, IV 게임장치, V 전자 음악 장치, VI 휴대폰, VII 컴퓨터, VIII PDA(Personal Digital Assistant), IX 보이스 레코더(voice recorder), X PC 카드 등에 사용될 수 있다.
본 발명에 따른 불휘발성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 메모리 셀 어레이, 쓰기 드라이버, 감지 증폭기 및 제어 로직의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 컬럼 디코더
140: 쓰기 드라이버 및 감지 증폭기
150: 제어 로직

Claims (10)

  1. 데이터의 저장이 저항값의 변화를 통해 이루어지는 메모리 셀을 포함하며, 상기 메모리 셀은 연결된 비트 라인 및 워드 라인으로부터 제공되는 전압에 기초하여 프로그램되는 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    상기 비트 라인을 제 1 바이어스 전압으로 프리차지하는 단계;
    상기 워드 라인을 상기 제 1 쓰기 전압과 문턱 전압보다 작은 전압 차이를 가지는 제 2 바이어스 전압으로 프리차지하는 단계; 및
    선택 신호에 응답하여, 상기 비트 라인에 제 1 쓰기 전압을 제공하고 상기 워드 라인에 상기 제 1 쓰기 전압과 상기 문턱 전압 이상의 전압 차이를 가지는 제 2 쓰기 전압을 제공하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 1 바이어스 전압은 상기 제 2 바이어스 전압과 동일한 크기를 가지는 불휘발성 메모리 장치의 프로그램 방법.
  3. 제 1항에 있어서,
    상기 제 1 바이어스 전압은 상기 문턱 전압과 접지 전압의 중간값을 가지는 불휘발성 메모리 장치의 프로그램 방법.
  4. 제 1항에 있어서,
    상기 제 2 쓰기 전압은 접지 전압인 불휘발성 메모리 장치의 프로그램 방법.
  5. 제 1항에 있어서,
    상기 비트 라인은 상기 메모리 셀과 연결된 로컬 비트 라인 및 상기 로컬 비트 라인과 쓰기 드라이버 사이에 연결된 글로벌 비트 라인을 포함하고,
    상기 비트 라인을 제 1 바이어스 전압으로 프리차지하는 단계는 상기 로컬 비트 라인을 상기 제 1 바이어스 전압으로 프리차지하는 단계인 불휘발성 메모리 장치의 프로그램 방법.
  6. 제 5항에 있어서,
    상기 워드 라인은 상기 메모리 셀과 연결된 로컬 워드 라인 및 상기 로컬 비트 라인과 쓰기 드라이버 사이에 연결된 글로벌 워드 라인을 포함하고,
    상기 워드 라인을 제 2 바이어스 전압으로 프리차지하는 단계는 상기 로컬 워드 라인을 상기 제 2 바이어스 전압으로 프리차지하는 단계인 불휘발성 메모리 장치의 프로그램 방법.
  7. 데이터의 저장이 저항값의 변화를 통해 이루어지는 메모리 셀을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들 및 그와 연결된 제 1 스위치 그룹, 그리고 복수의 비트 라인들 및 그와 연결된 제 2 스위치 그룹을 통해 상기 메모리 셀 어레이와 연결되는 입출력 드라이버; 및
    프로그램 동작시, 상기 제 1 및 제 2 스위치 그룹에 포함된 스위치들이 활성화 되기 전 선택된 메모리 셀과 연결된 선택 워드 라인 및 선택 비트 라인이 소정의 바이어스 전압으로 프리차지 되도록 상기 입출력 드라이버를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제어 로직은 상기 선택 워드 라인 및 상기 선택 비트 라인이 동일한 바이어스 전압으로 프리차지되도록 상기 입출력 드라이버를 제어하는 불휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 바이어스 전압은 상기 선택된 메모리 셀의 문턱 전압보다 작은 값을 가지는 불휘발성 메모리 장치.
  10. 제 7항에 있어서,
    상기 제어 로직은 상기 선택 비트 라인이 제 1 바이어스 전압으로 프리차지되고, 상기 선택 워드 라인이 상기 제 1 바이어스 전압보다 작은 제 2 바이어스 전압으로 프리차지 되도록 상기 입출력 드라이버를 제어하는 불휘발성 메모리 장치.
KR1020140020612A 2014-02-21 2014-02-21 불휘발성 메모리 장치 및 그것의 프로그램 방법 KR20150099092A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140020612A KR20150099092A (ko) 2014-02-21 2014-02-21 불휘발성 메모리 장치 및 그것의 프로그램 방법
US14/532,105 US20150243355A1 (en) 2014-02-21 2014-11-04 Variable resistance memory device and related programming method designed to reduce peak current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140020612A KR20150099092A (ko) 2014-02-21 2014-02-21 불휘발성 메모리 장치 및 그것의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR20150099092A true KR20150099092A (ko) 2015-08-31

Family

ID=53882854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140020612A KR20150099092A (ko) 2014-02-21 2014-02-21 불휘발성 메모리 장치 및 그것의 프로그램 방법

Country Status (2)

Country Link
US (1) US20150243355A1 (ko)
KR (1) KR20150099092A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180017254A (ko) * 2016-08-08 2018-02-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로
KR20180045690A (ko) * 2016-10-26 2018-05-04 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
KR20200005829A (ko) * 2018-07-09 2020-01-17 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
US10541011B1 (en) 2017-08-01 2020-01-21 SK Hynix Inc. Electronic device
KR20210013896A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 저항성 메모리 장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102157359B1 (ko) * 2014-12-16 2020-09-17 삼성전자 주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
US9653127B1 (en) 2015-12-15 2017-05-16 Micron Technology, Inc. Methods and apparatuses for modulating threshold voltages of memory cells
WO2018003864A1 (ja) * 2016-07-01 2018-01-04 日本電気株式会社 半導体装置、および半導体装置の製造方法
US11017838B2 (en) * 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US9928888B1 (en) * 2016-09-23 2018-03-27 Taiwan Semiconductor Manufacturing Company Limited Low power consumption memory device
CN106898376A (zh) * 2017-02-13 2017-06-27 中国联合网络通信集团有限公司 内容地址存储器及其处理方法
US10622049B1 (en) * 2017-04-28 2020-04-14 SK Hynix Inc. Electronic device including a semiconductor memory that includes a circuit for changing a waveform of a write pulse
KR102040103B1 (ko) * 2017-05-25 2019-11-05 한국화학연구원 가변 저항 메모리 장치 및 그것의 동작 방법
KR102615012B1 (ko) * 2018-11-12 2023-12-19 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR102656527B1 (ko) * 2019-04-05 2024-04-15 삼성전자주식회사 메모리 장치
KR20200141887A (ko) * 2019-06-11 2020-12-21 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
CN112086118A (zh) * 2019-06-14 2020-12-15 旺宏电子股份有限公司 可变电阻式存储器、其编程方法及电压编程方法
IT201900019976A1 (it) * 2019-10-29 2021-04-29 St Microelectronics Srl Metodo di programmazione di un dispositivo di memoria a cambiamento di fase di tipo differenziale, dispositivo di memoria a cambiamento di fase, e sistema elettronico
IT202000012070A1 (it) * 2020-05-22 2021-11-22 St Microelectronics Srl Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione
CN117976015B (zh) * 2024-03-27 2024-06-14 宁波领开半导体技术有限公司 组对结构非易失性存储器及其擦除、编程、读取方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688540B1 (ko) * 2005-03-24 2007-03-02 삼성전자주식회사 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US7577024B2 (en) * 2007-05-25 2009-08-18 Intel Corporation Streaming mode programming in phase change memories
JP5149414B2 (ja) * 2010-07-16 2013-02-20 シャープ株式会社 半導体記憶装置およびその駆動方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180017254A (ko) * 2016-08-08 2018-02-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로
KR20180045690A (ko) * 2016-10-26 2018-05-04 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
US10541011B1 (en) 2017-08-01 2020-01-21 SK Hynix Inc. Electronic device
KR20200005829A (ko) * 2018-07-09 2020-01-17 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR20210013896A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 저항성 메모리 장치

Also Published As

Publication number Publication date
US20150243355A1 (en) 2015-08-27

Similar Documents

Publication Publication Date Title
KR20150099092A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9418739B2 (en) Memory devices and methods of operating the same
KR102179275B1 (ko) 불휘발성 메모리 장치 및 그것의 리셋 방법
US8929124B2 (en) Resistive memory device and related method of operation
CN111223509B (zh) 具有对漏电流的补偿的存储器装置及其操作方法
KR101996020B1 (ko) 가변 저항 메모리 장치 및 그것의 쓰기 방법
US8223530B2 (en) Variable-resistance memory device and its operation method
US8331152B2 (en) Nonvolatile memory device
US8817515B2 (en) Nonvolatile semiconductor memory device
KR101965686B1 (ko) 수직형 저항 메모리 장치의 읽기 방법
KR20160050400A (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9613697B2 (en) Resistive memory device
KR101929530B1 (ko) 가변 저항 메모리 장치 및 그것의 구동 방법
JPWO2010070895A1 (ja) 不揮発性記憶装置及びその書き込み方法
KR102669148B1 (ko) 독출 마진을 증대시키기 위한 저항성 메모리 장치의 동작 방법
KR102230195B1 (ko) 메모리 장치 및 상기 메모리 장치의 동작 방법
US9685227B2 (en) Control of memory device reading based on cell resistance
KR20160063078A (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR20130098021A (ko) 저항성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20110015256A (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법
KR20180129052A (ko) 가변 저항 메모리 장치 및 그것의 동작 방법
KR20200016677A (ko) 저항성 메모리 장치의 열화 보상 방법 및 시스템
KR101548675B1 (ko) 가변저항 메모리 및 그것을 포함하는 메모리 시스템
US9361974B2 (en) Resistive memory device and method of operating the same to reduce leakage current
US11430515B2 (en) Resistive memory device controlling bitline voltage

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid