CN106898376A - 内容地址存储器及其处理方法 - Google Patents

Abstract

本发明提供一种内容地址存储器及其处理方法，其中内容地址存储器包括：第一P型晶体管、第二P型晶体管、第一忆阻器、第二忆阻器、第一非门、第二非门、电容、匹配线、写入线、第一数据线和第二数据线；第一P型晶体管与第一忆阻器串联设置在匹配线与写入线之间；第一P型晶体管的控制端通过第一非门与第一数据线连接；第二P型晶体管与第二忆阻器串联设置在匹配线与写入线之间；第二P型晶体管的控制端通过第二非门与第二数据线连接；电容的一端与匹配线连接，另一端与写入线连接。本发明提供的内容地址存储器及其处理方法，有效地简化了电路结构，减小了电路的时延和功耗，提高了查询和写操作的效率。

Description

内容地址存储器及其处理方法

技术领域

本发明涉及电子技术，尤其涉及一种内容地址存储器及其处理方法。

背景技术

随着科技的发展，信息呈现爆炸式增长，为了完成对海量信息的存储与快速读写，要求存储器必须密度更大、体积更小、速度更快。内容地址存储器(Content AddressableMemory，CAM)是一种基于RAM(Random Access Memory，随机存取存储器)技术的存储器，具有快速检索的功能，可用于高速缓存、表查找以及网络地址过滤。

忆阻器(Memristor，记忆电阻)被称为第四代基本无源电子元器件，作为纳米级电子器件，具有尺寸小、功耗低、读写速度快等特点。为了能够进一步地提升内容地址存储器的性能，MCAM(Memristor-CAM，忆阻器-内容地址存储器)有望成为未来存储技术发展的方向。

图1为现有技术中基于忆阻器的内容地址存储器的基本位单元示意图。如图1所示，现有技术中的MCAM电路，包括M1至M7共七个晶体管、ME1和ME2两个忆阻器以及若干信号线，能够实现查询和写入的功能，但是电路结构复杂，时延和功耗均较大。

发明内容

本发明提供一种内容地址存储器及其处理方法，用以解决现有技术中内容地址存储器的结构复杂、时延和功耗均较大的技术问题。

本发明提供一种内容地址存储器，包括：第一P型晶体管、第二P型晶体管、第一忆阻器、第二忆阻器、第一非门、第二非门、电容、匹配线、写入线、第一数据线和第二数据线；

所述第一P型晶体管与第一忆阻器串联设置在所述匹配线与所述写入线之间；

所述第一P型晶体管的控制端通过第一非门与所述第一数据线连接；

所述第二P型晶体管与第二忆阻器串联设置在所述匹配线与所述写入线之间；

所述第二P型晶体管的控制端通过第二非门与所述第二数据线连接；

所述电容的一端与所述匹配线连接，另一端与所述写入线连接。

进一步地，所述第一P型晶体管和所述第二P型晶体管均为PMOS晶体管；

所述第一P型晶体管的漏极与所述匹配线连接，源极与所述第一忆阻器连接，栅极与所述第一非门的输出端连接；

所述第一非门的输入端与所述第一数据线连接；

所述第一忆阻器的一端与所述第一P型晶体管的源极连接，另一端与所述写入线连接；

所述第二P型晶体管的漏极与所述匹配线连接，源极与所述第二忆阻器连接，栅极与所述第二非门的输出端连接；

所述第二非门的输入端与所述第二数据线连接；

所述第二忆阻器的一端与所述第二P型晶体管的源极连接，另一端与所述写入线连接。

进一步地，所述内容地址存储器还包括：电压检测电路，用于检测所述电容上是否有电压存在。

进一步地，所述内容地址存储器还包括：第三P型晶体管、第四P型晶体管；

所述第三P型晶体管与所述第一P型晶体管和所述第一忆阻器串联设置；

所述第四P型晶体管与所述第二P型晶体管和所述第二忆阻器串联设置。

进一步地，所述第三P型晶体管的漏极与所述第一P型晶体管的源极连接，源极与所述第一忆阻器连接，栅极与所述第一非门的输出端连接；

所述第四P型晶体管的漏极与所述第二P型晶体管的源极连接，源极与所述第二忆阻器连接，栅极与所述第二非门的输出端连接。

本发明还提供一种基于上述任一项所述的内容地址存储器的处理方法，包括：

将所述匹配线置高电平，所述写入线置低电平，对所述电容进行充电；

经过第一预设时间后，通过所述第一数据线和所述第二数据线进行查询操作；

其中，所述第一预设时间大于所述电容的充电时间。

进一步地，通过所述第一数据线和所述第二数据线进行查询操作，包括：

将所述匹配线置为高阻状态，将所述写入线置低电平；

在所述第一数据线和所述第二数据线上输入欲查询的数据。

进一步地，在所述第一数据线和所述第二数据线上输入欲查询的数据之后，还包括：

经过第二预设时间后，检测所述电容上是否有电压存在；

若所述电容上有电压存在，则说明输入的数据与忆阻器中存储的数据不匹配；

若所述电容上没有电压，则说明输入的数据与忆阻器中存储的数据匹配；

其中，所述第二预设时间大于所述电容的放电时间。

进一步地，所述方法还包括：

将所述第一数据线和/或所述第二数据线置高电平；

通过所述匹配线和所述写入线进行写操作。

进一步地，通过所述匹配线和所述写入线进行写操作，包括：

将所述匹配线置高电平，所述写入线置低电平，以向第一忆阻器和/或所述第二忆阻器写入1；

将所述匹配线置低电平，所述写入线置高电平，以向第一忆阻器和/或所述第二忆阻器写入0。

本发明提供的内容地址存储器及其处理方法，包括第一P型晶体管、第二P型晶体管、第一忆阻器、第二忆阻器、第一非门、第二非门、电容、匹配线、写入线、第一数据线和第二数据线，所述第一P型晶体管与第一忆阻器串联设置在所述匹配线与所述写入线之间，所述第一P型晶体管的控制端通过第一非门与所述第一数据线连接，所述第二P型晶体管与第二忆阻器串联设置在所述匹配线与所述写入线之间，所述第二P型晶体管的控制端通过第二非门与所述第二数据线连接，所述电容设置在所述匹配线与所述写入线之间，能够实现查询操作和写操作，且晶体管的数量大大减少，有效地简化了电路结构，减小了电路的时延和功耗，提高了查询和写操作的效率。

附图说明

图1为现有技术中基于忆阻器的内容地址存储器的基本位单元示意图；

图2为本发明实施例一提供的内容地址存储器的电路示意图；

图3为本发明实施例二提供的内容地址存储器的电路示意图；

图4为漏电流随电路中串联晶体管数量变化的曲线图；

图5为本发明实施例三提供的处理方法的流程图。

附图标记：

1-第一P型晶体管 2-第二P型晶体管 3-第一忆阻器

4-第二忆阻器 5-第一非门 6-第二非门

7-电容 8-匹配线 9-写入线

10-第一数据线 11-第二数据线 12-第三N型晶体管

13-第四N型晶体管

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本申请实施例中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

取决于语境，如在此所使用的词语“如果”、“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测(陈述的条件或事件)”可以被解释成为“当确定时”或“响应于确定”或“当检测(陈述的条件或事件)时”或“响应于检测(陈述的条件或事件)”。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的商品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种商品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的商品或者系统中还存在另外的相同要素。

实施例一

本发明实施例一提供一种内容地址存储器。图2为本发明实施例一提供的内容地址存储器的电路示意图。如图2所示，本实施例中的内容地址存储器，可以包括：

第一P型晶体管1、第二P型晶体管2、第一忆阻器3、第二忆阻器4、第一非门5、第二非门6、电容7、匹配线8、写入线9、第一数据线10和第二数据线11；

所述第一P型晶体管1与第一忆阻器3串联设置在所述匹配线8与所述写入线9之间；

所述第一P型晶体管1的控制端通过第一非门5与所述第一数据线10连接；

所述第二P型晶体管2与第二忆阻器4串联设置在所述匹配线8与所述写入线9之间；

所述第二P型晶体管2的控制端通过第二非门6与所述第二数据线11连接；

所述电容7的一端与所述匹配线8连接，另一端与所述写入线9连接。

本实施例中，所述第一P型晶体管1和所述第二P型晶体管2均可以为PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)晶体管。所述PMOS具有漏极、源极和栅极。

为了实现内容地址存储器的功能，除了P型晶体管以外，电路中还包括两个忆阻器：第一忆阻器3和第二忆阻器4。所述第一忆阻器3和所述第二忆阻器4均具有记忆功能，具体地说，当施加在忆阻器上的电压大于某一阈值时，例如大于5V时，忆阻器的电阻会变得很小，呈导通状态，相当于一根导线，这种状态下忆阻器的逻辑值可以被定义为1；当反向施加在忆阻器上的电压大于某一阈值时，例如反向施加在忆阻器上的电压大于5V时，忆阻器的电阻会变得很大，相当于断路，这种状态下忆阻器的逻辑值可以定义为0。

所述第一P型晶体管1与所述第一忆阻器3可以串联设置在所述匹配线8与所述写入线9之间，所述第一P型晶体管1的控制端可以通过第一非门5与所述第一数据线10连接。

具体地，所述第一P型晶体管1的漏极可以与所述匹配线8连接，源极可以与所述第一忆阻器3连接，栅极作为控制端，可以与第一非门5的输出端连接，第一非门5的输入端可以与所述第一数据线10连接。

当所述第一数据线10置高电平时，即在所述第一数据线10上输入高电平时，第一非门5的输入端为高电平，输出端为低电平，因此，所述第一P型晶体管1导通；当所述第一数据线10置低电平时，即在所述第一数据线10上输入低电平时，所述第一非门5的输入端为低电平，输出端为高电平，因此，所述第一P型晶体管1断开。

所述第一忆阻器3的一端与所述第一P型晶体管1的源极连接，另一端与所述写入线9连接。根据前述分析，当所述第一忆阻器3的逻辑值为1时，所述第一忆阻器3导通，相当于导线，当所述第一忆阻器3的逻辑值为0时，所述第一忆阻器3断开，相当于断路。

由此可见，只有所述第一数据线10置高电平，同时所述第一忆阻器3的逻辑值为1时，所述匹配线8与所述写入线9之间才通过所述第一忆阻器3和所述第一P型晶体管1导通。若所述第一数据线10置低电平，或者，所述第一忆阻器3的逻辑值为0，则所述匹配线8与所述写入线9之间不能通过所述第一忆阻器3和所述第一P型晶体管1导通。

所述第二P型晶体管2与第二忆阻器4可以串联设置在所述匹配线8与所述写入线9之间，所述第二P型晶体管2的控制端可以与所述第二数据线11连接。

具体地，所述第二P型晶体管2的漏极可以与所述匹配线8连接，源极可以与所述第二忆阻器4连接，栅极作为控制端，可以与第二非门6的输出端连接，所述第二非门6的输入端与所述第二数据线11连接。

当所述第二数据线11置高电平时，所述第二非门6的输入端为高电平，输出端为低电平，所述第二P型晶体管2导通；当所述第二数据线11置低电平时，所述第二非门6的输入端为低电平，输出端为高电平，所述第二P型晶体管2断开。

所述第二忆阻器4的一端与所述第二P型晶体管2的源极连接，另一端与所述写入线9连接。当所述第二忆阻器4的逻辑值为1时，所述第二忆阻器4导通，相当于导线，当所述第二忆阻器4的逻辑值为0时，所述第二忆阻器4断开，相当于断路。

由此可见，只有所述第二数据线11置高电平，同时所述第二忆阻器4的逻辑值为1时，所述匹配线8与所述写入线9之间才通过所述第二忆阻器4和所述第二P型晶体管2导通。若所述第二数据线11置低电平，或者，所述第二忆阻器4的逻辑值为0，则所述匹配线8与所述写入线9之间不能通过所述第二忆阻器4和所述第二P型晶体管2导通。

所述匹配线8与所述写入线9之间还可以连接有电容7。所述电容7的一端与所述匹配线8连接，另一端与所述写入线9连接，用于在所述匹配线8置高电平、所述写入线9置低电平时被充电。

进一步地，所述内容地址存储器还可以包括：电压检测电路，用于检测所述电容7上是否有电压存在，即所述电容7两端的电压差是否为0。所述电压检测电路可以直接并联在所述电容7两端，以检测所述电容7两端的电压。或者，所述电压检测电路也可以通过其它方式来间接检测电容7两端的电压，例如，可以通过检测所述电容7上是否存储有电荷，或者，检测与所述电容7连接的匹配线8上的电压情况，来确定所述电容7的电压。

本领域技术人员可以理解的是，除了第一P型晶体管1、第二P型晶体管2、第一忆阻器3、第二忆阻器4、电容7、匹配线8、写入线9、第一数据线10和第二数据线11之外，电路中还可以包括用于保证上述各元件正常工作的其它部件，如电源、电阻等。

在实际应用中，可以通过在所述匹配线8、所述写入线9、所述第一数据线10和所述第二数据线11上施加不同的电压来实现查询操作。下面详细说明。

首先，将所述匹配线8置高电平，所述写入线9置低电平，对所述电容7进行充电。经过第一预设时间后，电容7两端的电压等于所述匹配线8上的高电平值。其中，所述第一预设时间大于所述电容7的充电时间。

然后，可以通过所述第一数据线10和所述第二数据线11进行查询操作。具体地，可以将所述匹配线8置为高阻状态，将所述写入线9置低电平，并在所述第一数据线10和所述第二数据线11上输入欲查询的数据。

根据内容地址存储器的规则，所述第一忆阻器3与所述第二忆阻器4的逻辑值总是相反的，若所述第一忆阻器3的逻辑值为1，则所述第二忆阻器4的逻辑值为0；若所述第一忆阻器3的逻辑值为0，则所述第二忆阻器4的逻辑值为1。不会出现所述第一忆阻器3和所述第二忆阻器4的逻辑值均为1或者均为0的情况。

在所述第一数据线10和所述第二数据线11上输入的数据也总是相反的，若所述第一数据线10上输入的数据为0，则所述第二数据线11上输入的数据为1；若所述第一数据线10上输入的数据为1，则所述第二数据线11上输入的数据为0。其中，在数据线上输入的数据为1，是指将该数据线置高电平即在该数据线上施加高电平；在数据线上输入的数据为0，是指将该数据线置低电平即在该数据线上施加低电平。

最后，在输入欲查询数据的第二预设时间之后，检测所述电容7上是否有电压存在。根据电容7上是否有电压存在，可以确定输入的欲查询的数据与忆阻器中存储的数据是否匹配。下面针对不同的情况进行分析。

第一种情况，忆阻器的值为[1,0]，即所述第一忆阻器3的逻辑值为1，所述第二忆阻器4的逻辑值为0。

若输入的值为[1,0]，即在所述第一数据线10上输入1，在所述第二数据线11上输入0，由于第一数据线10置高电平，第一P型晶体管1导通，而第一忆阻器3逻辑值为1，也呈导通状态，因此，第一P型晶体管1和第一忆阻器3相当于导线，电容7可以通过所述第一P型晶体管1和所述第一忆阻器3放电，经过第二预设时间后，电容7上不再有电压。

若输入的值为[0,1]，即在所述第一数据线10上输入0，在所述第二数据线11上输入1，由于第一数据线10置低电平，第一P型晶体管1断开，因此，电容7不能通过第一忆阻器3和第一P型晶体管1这一路来放电；由于第二忆阻器4的逻辑值为0，呈断开状态，因此，电容7也不能通过所述第二P型晶体管2和所述第二忆阻器4这一路来放电，这样，经过第二预设时间后，电容7上依然保持原来的电压。

第二种情况，忆阻器的值为[0,1]，即所述第一忆阻器3的逻辑值为0，所述第二忆阻器4的逻辑值为1。

若输入的值为[0,1]，在所述第一数据线10上输入0，在所述第二数据线11上输入1，由于第二数据线11置高电平，第二P型晶体管2导通，而第二忆阻器4的逻辑值为1，也呈导通状态，因此，第二P型晶体管2和第二忆阻器4相当于导线，电容7可以通过所述第二P型晶体管2和所述第二忆阻器4放电，经过第二预设时间后，电容7上不再有电压。

若输入的值为[1,0]，即在所述第一数据线10上输入1，在所述第二数据线11上输入0，由于第二数据线11置低电平，第二P型晶体管2断开，因此，电容7不能通过第二忆阻器4和第二P型晶体管2这一路来放电；由于第一忆阻器3逻辑值为0，呈断开状态，因此，电容7也不能通过所述第一P型晶体管1和所述第一忆阻器3这一路来放电，这样，经过第二预设时间后，电容7上依然保持原来的电压。

由此可见，经过第二预设时间后，若所述电容7上有电压存在，则说明输入的数据与忆阻器中存储的数据不匹配，若所述电容7上没有电压，则说明输入的数据与忆阻器中存储的数据匹配，从而实现内容地址存储器的查询操作。

进一步地，还可以将所述第一数据线10和/或所述第二数据线11置高电平，通过所述匹配线8和所述写入线9进行写操作。

具体地，将所述第一数据线10置高电平后，第一P型晶体管1导通。在此基础上，将所述匹配线8置高电平，所述写入线9置低电平，所述第一忆阻器3上被施加了正向的电压，从而实现对所述第一忆阻器3写入1。将所述匹配线8置低电平，所述写入线9置高电平，所述第一忆阻器3上被施加了反向的电压，从而实现对所述第一忆阻器3写入0。

将所述第二数据线11置高电平后，第二P型晶体管2导通。在此基础上，将所述匹配线8置高电平，所述写入线9置低电平，所述第二忆阻器4上被施加了正向的电压，从而实现对所述第二忆阻器4写入1。将所述匹配线8置低电平，所述写入线9置高电平，所述第二忆阻器4上被施加了反向的电压，从而实现对所述第二忆阻器4写入0。

图2示出的是内容地址存储器的一个基本位单元，可以实现一位数据的存储和查询。在实际应用中，内容地址存储器中可以包括多个图2示出的单元，从而实现多位数据的存储和查询。

本实施例提供的内容地址存储器，包括第一P型晶体管1、第二P型晶体管2、第一忆阻器3、第二忆阻器4、第一非门5、第二非门6、电容7、匹配线8、写入线9、第一数据线10和第二数据线11，所述第一P型晶体管1与第一忆阻器3串联设置在所述匹配线8与所述写入线9之间，所述第一P型晶体管1的控制端通过第一非门5与所述第一数据线10连接，所述第二P型晶体管2与第二忆阻器4串联设置在所述匹配线8与所述写入线9之间，所述第二P型晶体管2的控制端通过第二非门6与所述第二数据线11连接，所述电容7设置在所述匹配线8与所述写入线9之间，能够实现查询操作和写操作，且晶体管的数量大大减少，有效地简化了电路结构，减小了电路的时延和功耗，提高了查询和写操作的效率。

实施例二

本发明实施例二提供一种内容地址存储器。本实施例是在实施例一提供的技术方案的基础上，增加了与忆阻器串联的晶体管的个数。

图3为本发明实施例二提供的内容地址存储器的电路示意图。如图3所示，本实施例中的内容地址存储器，可以包括：第一P型晶体管1、第二P型晶体管2、第三P型晶体管12、第四P型晶体管13、第一忆阻器3、第二忆阻器4、第一非门5、第二非门6、电容7、匹配线8、写入线9、第一数据线10和第二数据线11。

所述第一P型晶体管1与第一忆阻器3串联设置在所述匹配线8与所述写入线9之间；所述第一P型晶体管1的控制端通过第一非门5与所述第一数据线10连接；所述第二P型晶体管2与第二忆阻器4串联设置在所述匹配线8与所述写入线9之间；所述第二P型晶体管2的控制端通过第二非门6与所述第二数据线11连接；所述电容7的一端与所述匹配线8连接，另一端与所述写入线9连接。

所述第三P型晶体管12可以与所述第一P型晶体管1和所述第一忆阻器3串联设置；所述第四P型晶体管13可以与所述第二P型晶体管2和所述第二忆阻器4串联设置。

本实施例中，所述第一P型晶体管1与所述第一忆阻器3之间可以通过所述第三P型晶体管12实现连接，具体地，所述第三P型晶体管12的漏极可以与所述第一P型晶体管1的源极连接，所述第三P型晶体管12的源极可以与所述第一忆阻器3连接，所述第三P型晶体管12的栅极可以与所述第一非门5的输出端连接，即所述第三P型晶体管12的控制端通过第一非门5与所述第一数据线10连接。

所述第二P型晶体管2与所述第二忆阻器4之间可以通过所述第四P型晶体管13实现连接，具体地，所述第四P型晶体管13的漏极可以与所述第二P型晶体管2的源极连接，所述第四P型晶体管13的源极可以与所述第二忆阻器4连接，所述第四P型晶体管13的栅极可以与所述第二非门6的输出端连接，即所述第四P型晶体管13的控制端通过第二非门6与所述第二数据线11连接。

通过将两个晶体管与忆阻器串联，能够进一步减少电路的功耗。MOS电路的功耗主要分为4部分：动态功耗、短电路功耗、静态偏置功耗、漏电功耗。以往电路功耗主要发生在前三种情况，漏电功耗非常小，几乎可以忽略。但近年来随着电路集成度越来越高，为了减少动态能耗并且保证电路可靠性，电源电压越来越小。由于电源电压的减小，阈值电压也随着减小。阈值电压的减小使得漏电流呈指数级上升，漏电功耗也呈指数级上升，使得漏电功耗变成总体功耗的重要组成部分。

现有的MCAM基本位单元使用7个晶体管加2个忆阻器，并没有针对减少电路漏电功耗的设计，本实施例在实现电路基本功能的基础上专门针对减少漏电功耗做了设计。

漏电流是晶体管在关闭或者非工作条件下产生的电流，对包含多个器件的电路来说，漏电流并不是它们各自漏电流简单的叠加。一般来说，串联的晶体管漏电流小于每个晶体管漏电流相加之和。一个由2个晶体管组成的电路，当两个晶体管都关闭的时候栅源电压有轻微的偏置，所以栅源电压有所减小。而漏电流指数级的依赖于栅源电压，所以当栅源电压减小时漏电流将大幅的减小，这个现象被称为“叠加效应”。

图4为漏电流随电路中串联晶体管数量变化的曲线图。其中，横坐标为晶体管的数量，纵坐标为漏电流的大小。如图4所示，串联的晶体管的数量越多，电路中的漏电流越小。

本实施例提供的内容地址存储器，通过在忆阻器与P型晶体管之间串联另一P型晶体管，能够进一步减少电路的功耗，提高内容地址存储器的整体性能。

实施例三

本发明实施例三提供一种基于上述任一实施例所述的内容地址存储器的处理方法。图5为本发明实施例三提供的处理方法的流程图。如图5所示，本实施例中的方法，可以包括：

步骤101、将所述匹配线置高电平，所述写入线置低电平，对所述电容进行充电；

步骤102、经过第一预设时间后，通过所述第一数据线和所述第二数据线进行查询操作；

其中，所述第一预设时间大于所述电容的充电时间。

本实施例中的处理方法的具体实现原理可以参照实施例一，此处不再赘述。

本实施例提供的处理方法，通过将所述匹配线置高电平，所述写入线置低电平，对所述电容进行充电，经过第一预设时间后，通过所述第一数据线和所述第二数据线进行查询操作，能够有效减少电路的时延，提高了查询操作和写操作的效率。

进一步地，通过所述第一数据线和所述第二数据线进行查询操作，可以包括：

将所述匹配线置为高阻状态，将所述写入线置低电平；

在所述第一数据线和所述第二数据线上输入欲查询的数据。

进一步地，在所述第一数据线和所述第二数据线上输入欲查询的数据之后，还可以包括：

经过第二预设时间后，检测所述电容上是否有电压存在；

若所述电容上有电压存在，则说明输入的数据与忆阻器中存储的数据不匹配；

若所述电容上没有电压，则说明输入的数据与忆阻器中存储的数据匹配；

其中，所述第二预设时间大于所述电容的放电时间。

进一步地，所述方法还可以包括：

将所述第一数据线和/或所述第二数据线置高电平；

通过所述匹配线和所述写入线进行写操作。

进一步地，通过所述匹配线和所述写入线进行写操作，可以包括：

将所述匹配线置高电平，所述写入线置低电平，以向第一忆阻器和/或所述第二忆阻器写入1；

将所述匹配线置低电平，所述写入线置高电平，以向第一忆阻器和/或所述第二忆阻器写入0。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种内容地址存储器，其特征在于，包括：第一P型晶体管、第二P型晶体管、第一忆阻器、第二忆阻器、第一非门、第二非门、电容、匹配线、写入线、第一数据线和第二数据线；

所述第一P型晶体管与第一忆阻器串联设置在所述匹配线与所述写入线之间；

所述第一P型晶体管的控制端通过第一非门与所述第一数据线连接；

所述第二P型晶体管与第二忆阻器串联设置在所述匹配线与所述写入线之间；

所述第二P型晶体管的控制端通过第二非门与所述第二数据线连接；

所述电容的一端与所述匹配线连接，另一端与所述写入线连接。

2.根据权利要求1所述的内容地址存储器，其特征在于，所述第一P型晶体管和所述第二P型晶体管均为PMOS晶体管；

所述第一P型晶体管的漏极与所述匹配线连接，源极与所述第一忆阻器连接，栅极与所述第一非门的输出端连接；

所述第一非门的输入端与所述第一数据线连接；

所述第一忆阻器的一端与所述第一P型晶体管的源极连接，另一端与所述写入线连接；

所述第二P型晶体管的漏极与所述匹配线连接，源极与所述第二忆阻器连接，栅极与所述第二非门的输出端连接；

所述第二非门的输入端与所述第二数据线连接；

所述第二忆阻器的一端与所述第二P型晶体管的源极连接，另一端与所述写入线连接。

3.根据权利要求1所述的内容地址存储器，其特征在于，还包括：电压检测电路，用于检测所述电容上是否有电压存在。

4.根据权利要求1-3任一项所述的内容地址存储器，其特征在于，还包括：第三P型晶体管、第四P型晶体管；

所述第三P型晶体管与所述第一P型晶体管和所述第一忆阻器串联设置；

所述第四P型晶体管与所述第二P型晶体管和所述第二忆阻器串联设置。

5.根据权利要求4所述的内容地址存储器，其特征在于，所述第三P型晶体管的漏极与所述第一P型晶体管的源极连接，源极与所述第一忆阻器连接，栅极与所述第一非门的输出端连接；

所述第四P型晶体管的漏极与所述第二P型晶体管的源极连接，源极与所述第二忆阻器连接，栅极与所述第二非门的输出端连接。

6.一种基于权利要求1-5任一项所述的内容地址存储器的处理方法，其特征在于，包括：

将所述匹配线置高电平，所述写入线置低电平，对所述电容进行充电；

经过第一预设时间后，通过所述第一数据线和所述第二数据线进行查询操作；

其中，所述第一预设时间大于所述电容的充电时间。

7.根据权利要求6所述的方法，其特征在于，通过所述第一数据线和所述第二数据线进行查询操作，包括：

将所述匹配线置为高阻状态，将所述写入线置低电平；

在所述第一数据线和所述第二数据线上输入欲查询的数据。

8.根据权利要求7所述的方法，其特征在于，在所述第一数据线和所述第二数据线上输入欲查询的数据之后，还包括：

经过第二预设时间后，检测所述电容上是否有电压存在；

若所述电容上有电压存在，则说明输入的数据与忆阻器中存储的数据不匹配；

若所述电容上没有电压，则说明输入的数据与忆阻器中存储的数据匹配；

其中，所述第二预设时间大于所述电容的放电时间。

9.根据权利要求6-8任一项所述的方法，其特征在于，还包括：

将所述第一数据线和/或所述第二数据线置高电平；

通过所述匹配线和所述写入线进行写操作。

10.根据权利要求9所述的方法，其特征在于，通过所述匹配线和所述写入线进行写操作，包括：

将所述匹配线置高电平，所述写入线置低电平，以向第一忆阻器和/或所述第二忆阻器写入1；

将所述匹配线置低电平，所述写入线置高电平，以向第一忆阻器和/或所述第二忆阻器写入0。