CN107545922A - 内容地址存储单元电路及其写操作方法、存储器 - Google Patents

Abstract

本发明提供了一种内容地址存储单元电路及其写操作方法、存储器，包括第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线的电路结构。其中，所述第一晶体管、所述第一忆阻器和所述第二忆阻器串联设置在所述第一数据线和所述输入线之间；其中，所述第一忆阻器与所述第二忆阻器之间的连接点为第一连接点；所述第二晶体管的一端与所述第一连接点连接，另一端与所述第二数据线连接；所述写信号线分别与所述第一晶体管的控制端和所述第二晶体管的控制端连接。采用这样的电路结构，从而简化了内容存储单元电路的结构，减小了内容地址存储单元电路中的器件数量，进而降低了写操作过程的时间，提高写操作效率。

Description

内容地址存储单元电路及其写操作方法、存储器

技术领域

本发明涉及电子电路技术，尤其涉及一种内容地址存储单元电路及其写操作方法、存储器。

背景技术

随着科技的发展，信息呈现爆炸式增长，为了完成对海量信息的存储与快速读写，要求存储器必须密度更大、体积更小、速度更快。内容地址存储器(Content AddressableMemory，CAM)是一种基于RAM(Random Access Memory，随机存取存储器)技术的存储器，具有快速检索的功能，可用于高速缓存、表查找以及网络地址过滤。

忆阻器(Memristor，记忆电阻)被称为第四代基本无源电子元器件，作为纳米级电子器件，具有尺寸小、功耗低、读写速度快等特点。为了能够进一步地提升内容地址存储器的性能，MCAM(Memristor-CAM，忆阻器-内容地址存储器)有望成为未来存储技术发展的方向。

图1为现有技术中的内容地址存储单元电路的结构示意图，如图1所示，其一般包括M1至M7共七个晶体管、ME1和ME2两个忆阻器以及若干信号线，能够实现写入的功能。但是，现有的组成存储器的内容地址存储单元电路中的器件数量较多，其写操作的用时较长，写操作效率较低。

发明内容

针对上述提及的现有技术中存在的由于器件数量较多，电路结构和布线相对复杂，写操作效率低的问题，本申请提供了一种内容地址存储单元电路及写操作方法、存储器。

一方面，本发明提供的内容地址存储单元电路，包括：

第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线；

所述第一晶体管、所述第一忆阻器和所述第二忆阻器串联设置在所述第一数据线和所述输入线之间；其中，所述第一忆阻器与所述第二忆阻器之间的连接点为第一连接点；所述第二晶体管的一端与所述第一连接点连接，另一端与所述第二数据线连接；

所述写信号线分别与所述第一晶体管的控制端和所述第二晶体管的控制端连接。

进一步地，所述第一晶体管和所述第二晶体管均为N型晶体管。

进一步地，所述第一忆阻器与所述第一晶体管之间的连接点为第二连接点；

所述内容地址存储单元电路还包括：查询单元和匹配线；

所述查询单元分别与所述匹配线、地线、所述第一数据线、所述第二数据线、所述第一连接点和所述第二连接点连接；

所述查询单元用于检测所述第一忆阻器和所述第二忆阻器的逻辑状态。

进一步地，所述查询单元包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；其中，所述第三晶体管、第五晶体管和第六晶体管均为N型晶体管，所述第四晶体管为P型晶体管；

所述第三晶体管和所述第四晶体管串联设置在所述匹配线与所述地线之间，所述第三晶体管的控制端与所述第一数据线连接，所述第四晶体管的控制端与所述第二连接点连接；

所述第五晶体管与所述第六晶体管串联设置在所述匹配线与所述地线之间，所述第五晶体管的控制端与所述第二数据线连接，所述第六晶体管的控制端与所述第一连接点连接。

进一步地，所述查询单元包括：第三晶体管、第四晶体管、非门、第五晶体管和第六晶体管；其中，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管均为N型晶体管；

所述第三晶体管和所述第四晶体管串联设置在所述匹配线与所述地线之间，所述第三晶体管的控制端与所述第一数据线连接，所述第四晶体管的控制端通过所述非门与所述第二连接点连接；

所述第五晶体管与所述第六晶体管串联设置在所述匹配线与所述地线之间，所述第五晶体管的控制端与所述第二数据线连接，所述第六晶体管的控制端与所述第一连接点连接。

另一发明，本发明提供了一种用于上述任一项内容地址存储单元电路的写操作方法，包括：

将写信号线置为高电平；

分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作。

进一步地，所述对内容地址存储单元电路进行写操作，包括：

向所述第一忆阻器写入0，向所述第二忆阻器写入0，以使所述内容地址存储单元电路的写操作逻辑为0；

向所述第一忆阻器写入1向所述第二忆阻器写入1以使所述内容地址存储单元电路的写操作逻辑为1。

进一步地，所述分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作，包括：

将所述输入线置为高电平；

将所述第一数据线置为低电平；

将所述第二数据线置为低电平，以向所述第二忆阻器写入0；

将所述第二数据线置为高电平，以向所述第一忆阻器写入0。

进一步地，所述分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作，包括：

将所述输入线置为低电平；

将所述第一数据线置为高电平；

将所述第二数据线置为低电平，以向所述第二忆阻器写入1；

将所述第二数据线置为高电平，以向所述第一忆阻器写入1。

本发明还提供了一种存储器，包括如上任一项所述的内容地址存储单元电路。

本发明提供的内容地址存储单元电路及其写操作方法、存储器，其包括了第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线的电路结构。其中，所述第一晶体管、所述第一忆阻器和所述第二忆阻器串联设置在所述第一数据线和所述输入线之间；其中，所述第一忆阻器与所述第二忆阻器之间的连接点为第一连接点；所述第二晶体管的一端与所述第一连接点连接，另一端与所述第二数据线连接；所述写信号线分别与所述第一晶体管的控制端和所述第二晶体管的控制端连接。采用这样的电路结构，从而简化了内容存储单元电路的结构，减小了内容地址存储单元电路中的器件数量，进而降低了写操作过程的时间，提高写操作效率。

附图说明

图1为现有技术中的内容地址存储单元电路的结构示意图；

图2为本发明实施例一提供的一种内容地址存储单元电路的结构示意图；

图3为本发明实施例二提供的一种内容地址存储单元电路的结构示意图；

图4为本发明实施例二提供的另一种内容地址存储单元电路的结构示意图。

附图标记：

11-第一晶体管 12-第二晶体管 13-第三晶体管

14-第四晶体管 15-第五晶体管 16-第六晶体管

21-第一忆阻器 22-第二忆阻器 3-写信号线

4-输入线 5-第一数据线 6-第二数据线

7-匹配线 8-非门 A-第一连接点

B-第二连接点

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本申请实施例中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的商品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种商品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的商品或者系统中还存在另外的相同要素。

在对本发明提供的技术方案进行阐述之前，首先对本发明所涉及的原理进行解释：

忆阻器是除电阻、电容、电感之外的第四种基本电路元件，它代表着电荷与磁通量之间的关系。忆阻器的电阻会随着通过的电流量而改变，即使电流停止，忆阻器的电阻仍然会停留在之前的值，直到接受到反向的电流它才会被推回去。忆阻器的高阻态和低阻态可以用来存储“0”和“1”，用于信息存储，具有非易失性、低功耗、高速、高集成度等优点。将忆阻器和CAM结合起来，用忆阻器充当CAM的存储材料，可以使CAM在掉电时仍能保存数据，使其功耗大幅度降低。

图1为现有技术中的内容地址存储单元电路的结构示意图，如图1所示，其一般包括M1至M7共七个晶体管、ME1和ME2两个忆阻器以及若干信号线，能够实现写入的功能。具体来说，晶体管M5、M3、M4、M6的源极和漏极依次串联，其中，M5的源极和数据线D/S相连，M6的漏极和数据线相连。M5和M6的栅极分别和搜索数据线SS相连。M3的栅极同时和M 1的源极以及忆阻器ME2的一端相连。M4的栅极同时和M2的源极、忆阻器ME2的一端相连。M1的栅极和M2的栅极分别和写信号线WS相连。M1的漏极和数据线D/S相连，M2的漏极和数据线相连。忆阻器ME1的另一端和忆阻器ME2的另一端分别和公共电压线VL相连。晶体管M7的源极和匹配线ML相连，晶体管M7漏极接地且晶体管M7的栅极同时和M3的漏极、M4的源极相连。在写操作中，搜索信号线SS输入低电平，使得M5和M6截止。写信号线WS输入高电平，使得M1和M2导通，此时数据线D/S和数据线通过M1和M2改变忆阻器ME1和ME2的阻值，以进行写操作存储数据。然而，在图1所示电路结构中，涉及到的晶体管较多且布线复杂，其实现写操作的用时较长，写操作效率较低。

为了解决上述提及的现有的内容地址存储单元电路的电路结构较为复杂而导致的写操作效率低的问题，本发明实施例一提供了一种内容地址存储单元电路。

图2为本发明实施例一提供的内容地址存储单元电路的结构示意图。如图2所示，该内容地址存储单元电路，可以包括：第一晶体管11、第一晶体管12、第一忆阻器21、第二忆阻器22、写信号线3、输入线4、第一数据线5和第二数据线6。

其中，第一晶体管11、第一忆阻器21和第二忆阻器22串联设置在第一数据线5和输入线4之间，第一忆阻器21与第二忆阻器22之间的连接点为第一连接点A；第一晶体管12的一端与第一连接点A连接，另一端与第二数据线6连接，写信号线3分别与第一晶体管11的控制端和第一晶体管12的控制端连接。

在本实施例中，第一晶体管11和第一晶体管12均可以为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，可知道的是，NMOS是具有漏极、源极和栅极的晶体管结构，因此，当向第一晶体管11和第一晶体管12的控制端输入的电压值大于预设驱动电压时，第一晶体管11和第一晶体管12将会导通。也就是说，通过控制写信号线3上的信号从而可实现对第一晶体管11和第一晶体管12的导通和闭合的控制。

此外，为了实现内容地址存储器的写操作功能，除了N型晶体管以外，电路中还包括两个忆阻器：第一忆阻器21和第二忆阻器22。第一忆阻器21和第二忆阻器22均具有记忆功能，具体地说，当施加在忆阻器上的电压大于某一阈值时，例如大于5V时，忆阻器的电阻会变得很小，呈导通状态，相当于一根导线，这种状态下忆阻器的逻辑值可以被定义为1；当反向施加在忆阻器上的电压大于某一阈值时，例如反向施加在忆阻器上的电压大于5V时，忆阻器的电阻会变得很大，相当于断路，这种状态下忆阻器的逻辑值可以定义为0。

具体来说，第一晶体管11的源极与第一数据线5连接，第一晶体管11的漏极则与第一忆阻器21的一端连接，第一晶体管3的栅极为第一晶体管3的控制端，该栅极与写信号线3连接；第二忆阻器22的一端与第一忆阻器21的另一端连接，该连接点为第一连接点A，第二忆阻器22的另一端与输入线4连接；第一晶体管12的源极与第一连接点A连接，第一晶体管12的漏极则与第二数据线6连接，第一晶体管12的栅极为第二晶体管4的控制端，该栅极与写信号线3连接。

本实施例提供的内容地址存储单元电路可实现写操作逻辑，其举例来说，当第一忆阻器21的逻辑状态为“0”且述第二忆阻器22的逻辑状态为“0”时，内容地址存储单元电路的写操作逻辑为“0”；当第一忆阻器21的逻辑状态为“1”且述第二忆阻器22的逻辑状态为“1”时，内容地址存储单元电路的写操作逻辑为“1”。

此外，还可采用其他写操作逻辑判定方式，如当第一忆阻器21的逻辑状态为“1”且述第二忆阻器22的逻辑状态为“0”时，内容地址存储单元电路的写操作逻辑为“0”；当第一忆阻器21的逻辑状态为“0”且述第二忆阻器22的逻辑状态为“1”时，内容地址存储单元电路的写操作逻辑为“1”，反之亦然。

下面以当第一忆阻器21的逻辑状态为“0”且述第二忆阻器22的逻辑状态为“0”时，内容地址存储单元电路的写操作逻辑为“0”，以及当第一忆阻器21的逻辑状态为“1”且述第二忆阻器22的逻辑状态为“1”时，内容地址存储单元电路的写操作逻辑为“1”为例，对本实施例提供的内容地址存储单元电路的电路原理进行介绍。

当需要将内容地址存储单元电路的写操作逻辑置为“0”时，先将写信号线3置为高电平，以使第一晶体管11和第一晶体管12的栅极位于高电平，此时第一晶体管11和第一晶体管12将处于导通状态。

将输入线4置为高电平，将第一数据线5置为低电平，第二数据线6置为低电平。此时，由于输入线4为高电平，与之相连的第二忆阻器22的一端，即图2中所示的第二忆阻器22的下端也为高电平，而由于第一晶体管12的导通以及第二数据线6为低电平，第一晶体管12的源极也为低电平，即第一连接点A处于低电平。对于第二忆阻器22来说，其下端的电压高于上端的电压，第二忆阻器22实现反偏，其逻辑状态被置为“0”。随后，同时保持输入线4的高电平以及第一数据线5的低电平不变，将第二数据线6置为高电平。此时，由于第一晶体管11的导通以及第一数据线5处于低电平，第一忆阻器21与第一晶体管11的漏极相连的一端，即图2中所述的第一忆阻器4的上端也为低电平，而由于第一晶体管12的导通以及第二数据线6为高电平，第一晶体管12的源极则变被置为高电平，即第一连接点A处于高电平。对于第一忆阻器21来说，其下端的电压高于上端的电压，第一忆阻器21实现反偏，其逻辑状态被置为“0”，而由于输入线4保持高电平，第二忆阻器22的下端依旧为高电平，由于第二忆阻器22两端的压差几乎为0，其维持原有逻辑状态。

因此，经过上述操作，第一忆阻器21的逻辑状态被置为“0”，第二忆阻器22的逻辑状态被置为“0”，内容地址存储单元电路的写操作逻辑为“0”。

当需要将内容地址存储单元电路的写操作逻辑置为“1”时，先将写信号线3置为高电平，以使第一晶体管11和第一晶体管12的栅极位于高电平，此时第一晶体管11和第一晶体管12将处于导通状态。

将输入线4置为低电平，将第一数据线5置为高电平，第二数据线6置为低电平。由于第一晶体管11的导通以及第一数据线5处于高电平，第一忆阻器21与第一晶体管11的漏极相连的一端，即图2中所述的第一忆阻器4的上端为高电平，而由于第一晶体管12的导通以及第二数据线6为低电平，第一晶体管12的源极则变被置为低电平，即第一连接点A处于低电平。对于第一忆阻器21来说，其上端的电压高于下端的电压，第一忆阻器21实现正偏，其逻辑状态被置为“1”。随后，同时保持输入线4的低电平以及第一数据线5的高电平不变，将第二数据线6置为高电平，此时，由于输入线4为低电平，与之相连的第二忆阻器22的一端，即图2中所示的第二忆阻器22的下端也为低电平，而由于第一晶体管12的导通以及第二数据线6为高电平，第一晶体管12的源极也为高电平，即第一连接点A处于高电平。对于第二忆阻器22来说，其上端的电压高于下端的电压，第二忆阻器22实现正偏，其逻辑状态被置为“1”，而由于第一数据线5保持高电平，第一忆阻器21的上端依旧为高电平，第一忆阻器21两端的压差几乎为0，其维持原有逻辑状态。

因此，经过上述操作，第一忆阻器21的逻辑状态被置为“1”，第二忆阻器22的逻辑状态被置为“1”，内容地址存储单元电路的写操作逻辑为“1”。

本发明实施例一提供的内容地址存储单元电路采用了第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线的电路结构。经电路仿真测试，现有内容地址存储单元电路的写操作时间为270纳秒，而本申请实施例一提供的内容地址存储单元电路的写操作时间为210纳秒。因此，与现有的图1所示内容地址存储单元电路的写操作时间相比，本发明实施例一提供的内容地址存储单元电路的器件数量减少，写操作时间缩短，写操作效率提高。

进一步地，在上述实施例一所提供的内容地址存储单元电路的基础上，该内容地址存储单元电路还可以包括查询单元和匹配线，以用于检测内容地址存储单元电路中各忆阻器的逻辑状态。

查询单元可分别与匹配线、第一数据线、第二数据线、地线、第一连接点和第二连接点连接，该第二连接点为第一忆阻器与所述第一晶体管之间的连接点。其中的查询单元可由电容组、晶体管组、传感器组等结构组成，其可用于根据根据匹配线、第一数据线、第二数据线的信号，对第一忆阻器和第二忆阻器的逻辑状态进行检测。

进一步举例来说，本发明实施例二提供了两种内容地址存储单元电路，其中图3为本发明实施例二提供的一种内容地址存储单元电路的结构示意图，图4为本发明实施例二提供的另一种内容地址存储单元电路的结构示意图。

在图3所示的内容地址存储单元电路中，与实施例一类似的是，该内容地址存储单元电路包括：第一晶体管11、第一晶体管12、第一忆阻器21、第二忆阻器22、写信号线3、输入线4、第一数据线5和第二数据线6。其中，第一晶体管11、第一忆阻器21和第二忆阻器22串联设置在第一数据线5和输入线4之间，第一忆阻器21与第二忆阻器22之间的连接点为第一连接点A；第一晶体管12的一端与第一连接点A连接，另一端与第二数据线6连接，写信号线3分别与第一晶体管11的控制端和第一晶体管12的控制端连接。

此外，该图3所示的内容地址存储单元电路中还包括：

查询单元包括：第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16；其中，第三晶体管13、第五晶体管15和第六晶体管16均为N型晶体管，第四晶体管14为P型晶体管。

第三晶体管13和第四晶体管14串联设置在匹配线7与地线之间，第三晶体管13的控制端与所述第一数据线5连接，第四晶体管14的控制端与第二连接点B连接。

第五晶体管15与第六晶体管16串联设置在匹配线7与地线之间，第五晶体管15的控制端与第二数据线6连接，第六晶体管16的控制端与第一连接点A连接。

如图4所示，本实施例二还提供了另一种内容地址存储单元电路，在图4所示的内容地址存储单元电路中，与实施例一类似的是，该内容地址存储单元电路包括：第一晶体管11、第一晶体管12、第一忆阻器21、第二忆阻器22、写信号线3、输入线4、第一数据线5和第二数据线6。其中，第一晶体管11、第一忆阻器21和第二忆阻器22串联设置在第一数据线5和输入线4之间，第一忆阻器21与第二忆阻器22之间的连接点为第一连接点A；第一晶体管12的一端与第一连接点A连接，另一端与第二数据线6连接，写信号线3分别与第一晶体管11的控制端和第一晶体管12的控制端连接。

此外，该图4所示的内容地址存储单元电路中还包括：

查询单元包括：第三晶体管13、第四晶体管14、非门8、第五晶体管15和第六晶体管16；其中，所述第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16均为N型晶体管；

第三晶体管13和第四晶体管14串联设置在匹配线7与地线之间，第三晶体管13的控制端与第一数据线5连接，第四晶体管14的控制端通过非门8与第二连接点B连接。

第五晶体管15与第六晶体管16串联设置在匹配线7与地线之间，第五晶体管15的控制端与第二数据线6连接，第六晶体管16的控制端与第一连接点A连接。

上述图3和图4所示电路在实际应用中，可以通过控制写信号线3、输入线4、第一数据线5、第二数据线6以及配置线7的电平来实现对各忆阻器的逻辑状态的检测。

需要说明的是，在图3所示对的内容地址存储单元电路中，由于第三晶体管13、第五晶体管15和第六晶体管16均为N型晶体管，第四晶体管14为P型晶体管。因此，当第一数据线5置于高电平时，第三晶体管13导通且第四晶体管14闭合，当第一数据线5置于低电平时，第三晶体管13闭合且第四晶体管14导通；类似的，当第二数据线6置于高电平时，第五晶体管15和第六晶体管16均导通，当第二数据线6置于低电平时，第五晶体管15和第六晶体管16均闭合。

相应的，在图4所示对的内容地址存储单元电路中，由于第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16均为N型晶体管，且第四晶体管14与非门8连接。因此，当第一数据线5置于高电平时，第三晶体管13和第四晶体管14均处于导通状态，当第一数据线5置于低电平时，第三晶体管13和第四晶体管14均处于闭合状态；类似的，当第二数据线6置于高电平时，第五晶体管15和第六晶体管16均导通，当第二数据线6置于低电平时，第五晶体管15和第六晶体管16均闭合。

基于图3和图4所示的电路结构，其具体检测方法可为：首先将写信号线3置为低电平，输入线4置为高电平，匹配线7置为高电平。随后，分别向第一数据线5和第二数据线6输入高电平或低电平，并判断整个内容地址存储单元电路的工作状态，以实现对第一忆阻器11和第二忆阻器12的逻辑状态的检测。例如，当第一忆阻器11和第二忆阻器12的逻辑状态均为“0”时，若向第一数据线5输入高电平向第二数据线6输入低电平，则第三晶体管13和第四晶体管14将被导通，由于第三晶体管13与配置线7的高电平连接，第四晶体管14接地，此时第三晶体管13和第四晶体管14的两端产生压差，查询单元有电流通过；相应的，若向第一数据线5和第二数据线6输入上述情况以外的电平，则查询单元内将没有电流通过。利用这一原理以判断内容地址存储单元电路的工作状态，并得到如表1所示的对应关系。

表1

第一数据线	第二数据线	第一忆阻器	第二忆阻器
				高电平	低电平	逻辑状态“0”	逻辑状态“0”
低电平	高电平	逻辑状态“1”	逻辑状态“1”

在上述的表1中，当第一忆阻器和第二忆阻器的逻辑状态均为“0”时，若向第一数据线输入高电平，向第二数据线输入低电平，查询单元中将有电流通过；当第一忆阻器和第二忆阻器的逻辑状态均为“1”时，若向第一数据线输入低电平，向第二数据线输入高电平，查询单元中将有电流通过。因此，通过控制各数据线的电平并检测查询单元的电流状态以实现对各忆阻器的逻辑状态的检测。

需要说明的是，检测查询单元的电流状态可采用现有的基于电容结构的检测电路或基于传感器结构的检测电路实现，本实施例二对此不进行限制。此外，本领域技术人员可以理解的是，除了上述元件之外，电路中还可以包括用于保证上述各元件正常工作的其它部件，如电源、电阻等。

本发明实施例二提供的内容地址存储单元电路在采用了第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线的电路结构的基础上，还设置有用于检测第一忆阻器和第二忆阻器的查询单元，以便于对第一忆阻器和第二忆阻器逻辑状态的检测。本发明实施例二提供的内容地址存储单元电路的晶体管的数量大大减少，有效地简化了电路结构，减小了电路功耗，提高了工作效率。

本发明实施例三提供的一种内容地址存储单元电路的写操作方法，需要说明的是，本发明实施例三提供一种用于上述实施例一和实施例二中任意一种内容地址存储单元电路的写操作方法，其所基于的内容地址存储单元电路包括：

第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线。其中，第一晶体管、第一忆阻器和第二忆阻器串联设置在第一数据线和输入线之间；第一忆阻器与第二忆阻器之间的连接点为第一连接点；第二晶体管的一端与第一连接点连接，另一端与第二数据线连接；写信号线分别与第一晶体管的控制端和第二晶体管的控制端连接。

该写操作方法包括：

步骤101、将写信号线置为高电平。

步骤102、分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作。

其中，对内容地址存储单元电路进行写操作可包括向第一忆阻器写入0，向第二忆阻器写入0，以使内容地址存储单元电路的写操作逻辑为0；向第一忆阻器写入1向第二忆阻器写入1以使所述内容地址存储单元电路的写操作逻辑为1。

进一步地，所述分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作，包括：将所述输入线置为高电平；将所述第一数据线置为低电平；将所述第二数据线置为低电平，以向所述第二忆阻器写入0；将所述第二数据线置为高电平，以向所述第一忆阻器写入0。

或者，所述分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作，包括：将所述输入线置为低电平；将所述第一数据线置为高电平；将所述第二数据线置为低电平，以向所述第二忆阻器写入1；将所述第二数据线置为高电平，以向所述第一忆阻器写入1。

需要说明的是，上述写操作方法的原理可参见实施例一和实施例二相应部分本实施例三对此不再进行赘述。

本发明实施例三提供的内容地址存储单元电路采用了第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线的电路结构，并在将写信号线置为高电平的情况下，采用分布控制的方式控制输入线、第一数据线和第二数据线的电平状态，以实现对内容地址存储单元电路进行写操作，其电路的内容地址存储单元电路的器件数量减少，写操作时间缩短，写操作效率提高。

在上述各实施例的基础上，本发明实施例四还提供了一种存储器，该存储器中包括有上述实施例一或实施例二中任意一种实施方式所式的内容地址存储单元电路。此外，需要说明的是，该存储器中所包括的内容地址存储单元电路的数量可为一个，也可为多个，本领域技术人员可根据实际需求自行设置。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种内容地址存储单元电路，其特征在于，包括：

第一晶体管、第二晶体管、第一忆阻器、第二忆阻器、写信号线、输入线、第一数据线和第二数据线；

所述第一晶体管、所述第一忆阻器和所述第二忆阻器串联设置在所述第一数据线和所述输入线之间；其中，所述第一忆阻器与所述第二忆阻器之间的连接点为第一连接点；所述第二晶体管的一端与所述第一连接点连接，另一端与所述第二数据线连接；

所述写信号线分别与所述第一晶体管的控制端和所述第二晶体管的控制端连接。

2.根据权利要求1所述的内容地址存储单元电路，其特征在于，所述第一晶体管和所述第二晶体管均为N型晶体管。

3.根据权利要求1所述的内容地址存储单元电路，其特征在于，所述第一忆阻器与所述第一晶体管之间的连接点为第二连接点；

所述内容地址存储单元电路还包括：查询单元和匹配线；

所述查询单元分别与所述匹配线、地线、所述第一数据线、所述第二数据线、所述第一连接点和所述第二连接点连接；

所述查询单元用于检测所述第一忆阻器和所述第二忆阻器的逻辑状态。

4.根据权利要求3所述的内容地址存储单元电路，其特征在于，所述查询单元包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；其中，所述第三晶体管、第五晶体管和第六晶体管均为N型晶体管，所述第四晶体管为P型晶体管；

所述第三晶体管和所述第四晶体管串联设置在所述匹配线与所述地线之间，所述第三晶体管的控制端与所述第一数据线连接，所述第四晶体管的控制端与所述第二连接点连接；

所述第五晶体管与所述第六晶体管串联设置在所述匹配线与所述地线之间，所述第五晶体管的控制端与所述第二数据线连接，所述第六晶体管的控制端与所述第一连接点连接。

5.根据权利要求3所述的内容地址存储单元电路，其特征在于，所述查询单元包括：第三晶体管、第四晶体管、非门、第五晶体管和第六晶体管；其中，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管均为N型晶体管；

所述第三晶体管和所述第四晶体管串联设置在所述匹配线与所述地线之间，所述第三晶体管的控制端与所述第一数据线连接，所述第四晶体管的控制端通过所述非门与所述第二连接点连接；

所述第五晶体管与所述第六晶体管串联设置在所述匹配线与所述地线之间，所述第五晶体管的控制端与所述第二数据线连接，所述第六晶体管的控制端与所述第一连接点连接。

6.一种基于权利要求1至5任一项所述的内容地址存储单元电路的写操作方法，其特征在于，包括：

将写信号线置为高电平；

分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作。

7.根据权利要求6所述的内容地址存储单元电路的写操作方法，其特征在于，所述对内容地址存储单元电路进行写操作，包括：

向所述第一忆阻器写入0，向所述第二忆阻器写入0，以使所述内容地址存储单元电路的写操作逻辑为0；

向所述第一忆阻器写入1向所述第二忆阻器写入1以使所述内容地址存储单元电路的写操作逻辑为1。

8.根据权利要求7所述的内容地址存储器的写操作方法，其特征在于，所述分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作，包括：

将所述输入线置为高电平；

将所述第一数据线置为低电平；

将所述第二数据线置为低电平，以向所述第二忆阻器写入0；

将所述第二数据线置为高电平，以向所述第一忆阻器写入0。

9.根据权利要求7所述的内容地址存储器的写操作方法，其特征在于，所述分步控制输入线、第一数据线和第二数据线的电平状态，以对内容地址存储单元电路进行写操作，包括：

将所述输入线置为低电平；

将所述第一数据线置为高电平；

将所述第二数据线置为低电平，以向所述第二忆阻器写入1；

将所述第二数据线置为高电平，以向所述第一忆阻器写入1。

10.一种存储器，其特征在于，包括如权利要求1至5任一项所述的内容地址存储单元电路。