CN203942512U - 一种非易失性布尔逻辑运算电路 - Google Patents

Abstract

本实用新型公开了一种非易失性布尔逻辑运算电路，布尔逻辑运算电路具有两个输入端和一个输出端，包括第一阻变元件M1和第二阻变元件M2；第一阻变元件M1的负极作为逻辑运算电路的第一输入端，第二阻变元件M2的负极作为逻辑运算电路的第二输入端，第二阻变元件M2的正极与第一阻变元件M1的正极连接后作为逻辑运算电路的输出端。本实用新型通过对非易失性布尔逻辑运算电路进行操作可实现至少16种基本布尔逻辑操作。通过两个阻变元件搭建的逻辑电路，可根据需求实现至少16种基本布尔逻辑运算，逻辑运算的结果直接存储在阻变元件的电阻状态中，实现了计算和存储的融合，并且逻辑电路所需的器件数少、操作简单，可以节省计算功耗和时间，提高计算效率。

Description

一种非易失性布尔逻辑运算电路

技术领域

本实用新型属于数字电路领域，更具体的，涉及一种非易失性16种基本布尔逻辑的运算电路。

背景技术

忆阻器(Memristor)被认为是电阻、电容、电感外的第四种基本电路元件，能够记忆流经的电荷量，其电阻值能够通过控制电流变化而随之改变。忆阻器的高阻态和低阻态可以用来存储“0”和“1”，用于信息存储，具有非易失性、低功耗、高速、高集成度等优点。此外，忆阻器还被提出可以实现状态逻辑运算，逻辑运算的结果直接存储在器件的电阻状态中。也就是说，利用忆阻器可以将计算与存储在同一器件或是电路中完成，实现信息存储和计算的融合，提高信息处理的效率，从功能的角度推动信息存储器的发展。这样一种信息存储和计算融合的架构被认为是突破传统计算机发展所面临的冯诺依曼瓶颈的有力途径。而如何基于忆阻器实现非易失性的布尔逻辑运算，是开发非易失性逻辑运算电路、芯片、系统，以及发展新型计算机架构的关键基础。

申请号201210234665.X，申请日2012年7月9，发明名称为“一种基于忆阻器的逻辑门电路”的申请文件中采用了3个忆阻器、1个单向导通元件和1个电阻能够实现与逻辑和或逻辑，然而，该装置无法实现完备的16种布尔逻辑，且忆阻器储存的状态采用电流读出方式，不利于数字逻辑的级联。

实用新型内容

针对现有技术的缺陷，本实用新型的目的在于提供一种可以实现16种布尔逻辑运算的非易失性布尔逻辑运算电路。

本实用新型提供的非易失性布尔逻辑运算电路，其具有两个输入端和一个输出端，包括第一阻变元件M1和第二阻变元件M2；所述第一阻变元件M1的负极作为逻辑运算电路的第一输入端，所述第二阻变元件M2的负极作为逻辑运算电路的第二输入端，所述第二阻变元件M2的正极与所述第一阻变元件M1的正极连接后作为所述逻辑运算电路的输出端。

其中，非易失性布尔逻辑运算电路运算结果表达式为 $L=A\·\stackrel{\‾}{B}\·\stackrel{\‾}{W}\·\stackrel{\‾}{R}+(\stackrel{\‾}{A}$ $+B)\·\stackrel{\‾}{W}\·R+\stackrel{\‾}{A}\·B\·W\·R+(A+\stackrel{\‾}{B})\·W\·\stackrel{\‾}{R};$ 其中A为第一输入端输入的信号，B为第二输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

其中，所述第一阻变元件和第二阻变元件为忆阻器。

本实用新型提供的非易失性布尔逻辑运算电路，其具有两个输入端和一个输出端，其特征在于，包括第三阻变元件M3和第四阻变元件M4；所述第三阻变元件M3的正极作为逻辑运算电路的第一输入端，所述第四阻变元件M4的正极作为逻辑运算电路的第二输入端，所述第四阻变元件M4的负极与所述第三阻变元件M3的负极连接后作为所述逻辑运算电路的输出端。

其中，非易失性布尔逻辑运算电路运算结果表达式为 $L=D\·\stackrel{\‾}{E}\·\stackrel{\‾}{W}\·R+$ $(\stackrel{\‾}{D}+E)\·\stackrel{\‾}{W}\·\stackrel{\‾}{R}+\stackrel{\‾}{D}\·E\·W\·\stackrel{\‾}{R}+(D+\stackrel{\‾}{E})\·W\·R;$ 其中D为第三输入端输入的信号，E为第四输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

其中，所述第一阻变元件和第二阻变元件为忆阻器。

本实用新型提供的非易失性布尔逻辑运算电路，其具有两个输入端和一个输出端，包括：第五阻变元件M₅、第六阻变元件M₆、第一电阻R₁、第一开关元件S₁和第一电压转换器；所述第五阻变元件M₅的负极作为逻辑运算电路的第一输入端，所述第六阻变元件M₆的负极作为逻辑运算电路的第二输入端，所述第六阻变元件M₆的正极和所述第五阻变元件M₅的正极连接后与所述第一开关元件的第一端相连；第一开关元件的第二端通过所述第一电阻R₁接地，第一电压转换器的第一端与所述第一开关元件的第二端相连，第一电压转换器的第二端作为逻辑运算电路的输出端；逻辑电路的第一输入端和第二输入端用于输入信号；逻辑电路的输出端用于输出信号。

其中，第一电压转换器的阈值为R/(R+Rl)Vr到R/(R+Rh)Vr之间的一个值，其中，R为所述第一电阻的阻值，Rl为所述阻变元件低阻时的阻值，Rh为所述阻变元件高阻时的阻值，Vr为读电压的大小。

其中，所述第一开关元件S1为第一压控开关；所述第一电压转换器包括第二压控开关和第三压控开关；所述第一压控开关为高电平导通且低电平关断的开关元件；所述第二压控开关为高电平导通且低电平关断的开关元件；所述第三压控开关为低电平导通且高电平关断的开关元件。

其中，所述第一压控开关和所述第二压控开关为N型场效应晶体管，所述第三压控开关为P型场效应晶体管。

本实用新型通过两个阻变元件搭建的逻辑电路，可根据需求实现至少16种基本布尔逻辑运算，逻辑运算的结果直接存储在阻变元件的电阻状态中，实现了计算和存储的融合，并且逻辑电路所需的器件数少、操作简单，因此，可以节省计算功耗和时间，提高计算效率。

附图说明

图1为忆阻器的伏安特性曲线示意图；

图2为互补型忆阻器的伏安特性曲线示意图；

图3为双极性忆阻器的状态转换图；

图4为两种互补型忆阻器的状态转换图；

图5为本实用新型非易失性布尔逻辑电路实施例一的结构示意图；

图6为本实用新型非易失性布尔逻辑电路操作方法实施例一的流程示意图；

图7为本实用新型非易失性布尔逻辑电路实施例二的结构示意图；

图8为本实用新型非易失性布尔逻辑电路操作方法实施例二的流程示意图；

图9为本实用新型非易失性布尔逻辑电路电压读出实施例三的示意图；

图10为本实用新型非易失性布尔逻辑电路电压读出实施例四的示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

针对现有技术的以上缺陷和改进需求，本实用新型的目的在于提供一种非易失性布尔逻辑电路及其操作方法，以在一个电路中实现16种布尔逻辑运算，存储结果可直接非易失性的存储在电路状态中，从而实现计算和存储的融合。

图5示出了本实用新型实施例第一方面提供的非易失性布尔逻辑运算电路实施例一的结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型及上述附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在介绍本实用新型的技术方案之前，首先介绍以忆阻器为代表的阻变器件的一些特性，图1为双极性忆阻器的伏安特性曲线示意图，图2为互补型忆阻器的伏安特性曲线。从图1可以看出，当加在忆阻器两端的正向电压大于等于第一阻变阈值V₁时，忆阻器从高阻态变为低阻态，当加在忆阻器的负向电压小于等于第二阻变阈值V₂时，忆阻器从低阻态变为高阻态。其状态转换图如图3所示，当忆阻器处于高阻状态时，只有正向偏置会使得它的状态由高阻变为低阻，反向偏置或是无电压偏置，都不会使得它的状态发生变化；当忆阻器处于低阻状态时，只有反向偏置会使得它的状态由低阻变为高阻，正向偏置或是无电压偏置，都不会使得它的状态发生变化。

基于上述忆阻器的特性，本实用新型中通过控制忆阻器两端的电压，达到控制忆阻器阻态的目的，通过忆阻器阻态的变化来存储逻辑“0”和“1”。例如当忆阻器为低阻时，忆阻器存储逻辑1，当忆阻器为高阻时，忆阻器存储逻辑0，当然，也可以在忆阻器为低阻时，忆阻器存储逻辑0，当忆阻器为高阻时，忆阻器存储逻辑1。

值得一提的是，本实用新型中所采用的两个背靠背连接的忆阻器可称为互补型忆阻器或互补型阻变开关(CRS)，可以采用一定的工艺把它直接做成一个三端器件，其状态图如图4所示，当忆阻器处于低阻/高阻状态时，只有正向偏置会使得它的状态由低阻/高阻变为高阻/低阻，反向偏置或是无电压偏置，都不会使得它的状态发生变化；当忆阻器处于低阻状态时，只有反向偏置会使得它的状态由低阻变为高阻，正向偏置或是无电压偏置，都不会使得它的状态发生变化。

下面以具体地实施例对本实用新型的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

图5为本实用新型非易失性布尔逻辑电路实施例一的结构示意图，为了便于图示，图5中的阻变器件以忆阻器为例标出，本领域技术人员可以理解，阻变器件还可以是磁随机存储器(包括自旋转移力矩磁阻存储器STT-MRAM、磁隧道结单元MTJ以及自旋阀等)、阻变存储器、相变存储器或者其他类型的可在高阻态和低阻态下可逆转变的阻变器件，如图5所示，本实用新型实施例提供的逻辑运算电路包括：第一阻变元件M₁、第二阻变元件M₂；

其中，第一阻变元件M₁的第一端511作为逻辑运算电路的第一输入端，第二阻变元件M₂的第一端521作为逻辑运算电路的第二输入端，第二阻变元件M₂的第二端522和第一阻变元件M₁的第二端512连接后作为逻辑运算电路的第一输出端；第一输入端和第二输入端用于输入信号；第一输出端用于输出信号。

其中，阻变元件的第一端为阻变元件的负极，阻变元件的第二端为阻变元件的正极。

阻变元件的正极和负极是指当从正极施加足够大的正向偏置时，能使阻变元件从高阻态变为低阻态；当从负极施加足够大的正向偏置时，能使阻变元件从低阻态变为高阻态。

在这里需指出本实施例中，当第一输入端为低电平，而第二输入端为高电平时，第一阻变元件M₁的存储状态会变为低阻，即进行1的存储，第二阻变元件M₂的存储状态会变为高阻，即进行0的存储；当第一输入端为高电平，而第二输入端为低电平时，第一阻变元件M₁的存储状态会变为高阻，即进行0的存储，第二阻变元件M₂的存储状态会变为低阻，即进行1的存储；当第一输入端和第二输入端同时输入高电平或同时输入低电平时，第一阻变元件M₁和第二阻变元件M₂会保持初始状态不变。而在读操作过程中所施加的读电压不会使得阻变元件的状态发生变化。

本实用新型在完成布尔逻辑操作过程需要进行三步操作，下面将以实施例给出：首先需要对逻辑电路中的阻变元件进行初始状态的写入。我们把施加在第一输入端为高电平，第二输入端为低电平的写操作记为W，称为正向写入；而把施加在第一输入端为低电平，第二输入端为高电平的写操作记为称为反向写入。故在初始状态写入步骤中，若第一输入端为高电平，第二输入端为低电平，则W＝1，完成此步操作后，第一阻变元件M₁变为高阻态，第二阻变元件M₂变为低阻态。而在初始状态写入步骤中，若第一输入端为低电平，第二输入端为高电平，则W＝0，完成此步操作后，第一阻变元件M₁变为低阻态，第二阻变元件M₂变为高阻态。

然后是对逻辑电路进行逻辑操作的步骤。此步骤是在第一输入端输入信号A，在第二输入端输入信号B，通过此步骤完成布尔逻辑操作，但此步骤并没有直接产生操作结果，而是将操作结果存储在第一阻变元件M₁和第二阻变元件M₂中。如：当初始状态为W＝1时，有第一阻变元件M₁初始状态为高阻态，第二阻变元件M₂初始状态为低阻态。当A＝0，B＝0时，第一阻变元件M₁保持为高阻态，第二阻变元件M₂保持为低阻态；当A＝1，B＝1时，第一阻变元件M₁保持为高阻态，第二阻变元件M₂保持为低阻态；当A＝1，B＝0时，第一阻变元件M₁保持为高阻态，第二阻变元件M₂保持为低阻态；只有当A＝0，B＝1时，第一阻变元件M₁变为低阻态，第二阻变元件M₂变为高阻态。当初始状态为时，有第一阻变元件M₁初始状态为低阻态，第二阻变元件M₂初始状态为高阻态。当A＝0，B＝0时，第一阻变元件M₁保持为低阻态，第二阻变元件M₂保持为高阻态；当A＝1，B＝1时，第一阻变元件M₁保持为低阻态，第二阻变元件M₂保持为高阻态；当A＝0，B＝1时，第一阻变元件M₁保持为低阻态，第二阻变元件M₂保持为高阻态；只有当A＝1，B＝0时，第一阻变元件M₁变为高阻态，第二阻变元件M₂变为低阻态。

最后是操作结果的读出，我们把读出第一阻变元件M₁的阻态记为R，而把读出第二阻变元件M₂的阻态记为即当进行读操作，若读操作作用在第一阻变元件M₁时，有R＝1，若读操作作用在第二阻变元件M₂时，有R＝0，通过这三步操作我们可以知道操作结果，而操作结果不仅与初始状态相关，与逻辑操作步相关，也与读操作的方向相关。如：当R＝1时，若第一阻变元件M₁为低阻态，则读出1；若第一阻变元件M₁为高阻态，则读出0。当时，若第二阻变元件M₂为低阻态，则读出1；若第二阻变元件M₂为高阻态，则读出0。

故完成以上三步可以进行完整的逻辑操作，其逻辑操作的逻辑表达式为 $L=\mathrm{A\·}\stackrel{\‾}{B}\·\stackrel{\‾}{W}\·\stackrel{\‾}{R}+\left(\stackrel{\‾}{A}\text{+B}\right)\·\stackrel{\‾}{W\·}R+\stackrel{\‾}{A}\·B\·W\·R+(A+\stackrel{\‾}{B})\·W\·\stackrel{\‾}{R};$ 其中A为第一输入端输入的信号，B为第二输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

其中，W＝1为正向初始化写入，W＝0为反向初始化写入；R＝1为读出第一阻变元件M1存储状态，R＝0为读出第二阻变元件M2存储状态。……

下面我们来列出怎样用上面的逻辑表达式完成16种布尔逻辑的实现形式，显然这不是本表达式能实现的所有逻辑操作，而且利用本表达式实现16种布尔逻辑的方法不唯一。基于本实用新型中的本表达式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

0逻辑的实现：A＝0，B＝0，W＝0，R＝0；

即进行逻辑操作0时，为反向写入，第一输入端A输入0，第二输入端B输入0，反向读出；

1逻辑的实现：A＝1，B＝0，W＝0，R＝0；

即进行逻辑操作1时，为反向写入，第一输入端A输入1，第二输入端B输入0，反向读出；

P逻辑的实现：A＝P，B＝0，W＝0，R＝0；

即进行逻辑操作P时，为反向写入，第一输入端A输入P，第二输入端B输入0，反向读出；

Q逻辑的实现：A＝0，B＝Q，W＝1，R＝1；

即进行逻辑操作Q时，为正向写入，第一输入端A输入0，第二输入端B输入Q，正向读出；

逻辑的实现：A＝P，B＝1，W＝1，R＝1；

即进行逻辑操作时，为正向写入，第一输入端A输入P，第二输入端B输入1，正向读出；

逻辑的实现：A＝1，B＝Q，W＝0，R＝0；

即进行逻辑操作时，为反向写入，第一输入端A输入1，第二输入端B输入Q，反向读出；

逻辑的实现：A＝P，B＝Q，W＝1，R＝0；

即进行逻辑操作时，为正向写入，第一输入端A输入P，第二输入端B输入Q，反向读出；

逻辑的实现：A＝P，B＝Q，W＝0，R＝1；

即进行逻辑操作时，为反向写入，第一输入端A输入P，第二输入端B输入Q，正向读出；

逻辑的实现：A＝P，B＝Q，W＝1，R＝1；

即进行逻辑操作时，为正向写入，第一输入端A输入P，第二输入端B输入Q，正向读出；

逻辑的实现：A＝P，B＝Q，W＝0，R＝0；

即进行逻辑操作时，为反向写入，第一输入端A输入P，第二输入端B输入Q，反向读出；

P·Q逻辑的实现：A＝Q，B＝P，W＝0，R＝Q；

即进行逻辑操作P·Q时，为反向写入，第一输入端A输入Q，第二输入端B输入P，读出方向同Q；

逻辑的实现：A＝Q，B＝P，W＝1，R＝Q；

即进行逻辑操作时，为正向写入，第一输入端A输入Q，第二输入端B输入P，读出方向同Q；

P+Q逻辑的实现：A＝Q，B＝P，W＝0，R＝P；

即进行逻辑操作P+Q时，为反向写入，第一输入端A输入Q，第二输入端B输入P，读出方向同P；

逻辑的实现：A＝Q，B＝P，W＝1，R＝P；

即进行逻辑操作时，为正向写入，第一输入端A输入Q，第二输入端B输入P，读出方向同P；

逻辑的实现：A＝P，B＝0，W＝0，R＝Q；

即进行异或逻辑操作时，为反向写入，第一输入端A输入P，第二输入端B输入0，读出方向同Q；

逻辑的实现：A＝0，B＝P，W＝1，R＝Q。

即进行同或操作时，为正向写入，第一输入端A输入P，第二输入端B输入0，读出方向同Q；

图6为本实用新型非易失性布尔逻辑电路控制方法实施例一的流程图，图6所示的方法可应用于上述任意一种逻辑电路，对于逻辑电路的结构，请参照图5及相应的实施例的描述，在此不再赘述，本实施例的流程如下：

S601：通过给第一输入端输入高电平信号或低电平信号，并给第二输入端输入与所述第一输入端相反的电平信号来控制第一阻变元件和第二阻变元件的初始状态；

其中，当第一输入端的输入信号为高电平，且第二输入端的输入信号为低电平时，第一阻变元件的初始状态写为高阻状态(即第一阻变元件被写入的初始状态为0)；第二阻变元件的初始状态写为低阻状态(即第二阻变元件被写入的初始状态为1)；将上述初始状态的写入方式称为正向写入，记为W＝1；

当第一输入端的输入信号为低电平，且第二输入端的输入信号为高电平时，第一阻变元件的初始写入状态为低阻状态(即第一阻变元件被写入的初始状态为1)；第二阻变元件的初始写入状态为高阻状态(第二阻变元件被写入的初始状态为0)；将上述初始写入状态称为反向写入，记为

S602：通过给第一输入端输入信号A，并给第二输入端输入信号B来改变第一阻变元件和第二阻变元件的存储状态；

当A为低电平，且B为高电平时，第一阻变元件的存储状态从初始状态变为低阻态，第二阻变元件的存储状态从初始状态变为高阻态；

当A为高电平，且B为低电平时，第一阻变元件的存储状态从初始状态变为高阻态，第二阻变元件的存储状态从初始状态变为低阻态；

当A和B同时为高电平或同时为低电平时，第一阻变元件和第二阻变元件会保持初始状态不变。

S603：通过给第一输入端或第二输入端输入电压实现输出端的读操作；

当第一输入端输入第一读电压，且第二输入端悬空时，通过读取输出端的第一阻变元件的电流获得第一阻变元件的存储状态；这种读取方式记为R＝1；

当第一输入端悬空，且第二输入端输入第二读电压时，通过读取输出端的第二阻变元件的电流获得第二阻变元件的存储状态；这种读取方式记为 $\stackrel{\‾}{R}=1.$

其中，读电压是幅值小于阻变元件发生阻态变化的电压，即小于阻变元件的阈值电压。

S604：根据所述A、B、R、W获得逻辑运算结果 $L=A\·\stackrel{\‾}{B}\·\stackrel{\‾}{W}\·\stackrel{\‾}{R}+(\stackrel{\‾}{A}$ $+B)\·\stackrel{\‾}{W}\·R+\stackrel{\‾}{A}\·B\·W\·R+(A+\stackrel{\‾}{B})\·W\·\stackrel{\‾}{R}.$

其中A为第一输入端输入的信号，B为第二输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。而通过取特定的A、B、R、W，可以实现至少16种完备的布尔逻辑。

(控制第一输入端的电压为第一读电压或是控制第二输入端的电压为第二读电压，对第一阻变元件或是第二阻变元件进行运算结果的读出。

当读信号即第一读电压从第一输入端输入时，第二输入端悬空，此时读出的信号为通过第一阻变元件的电流，通过电流的大小我们可以确定出第一阻变元件的阻态，即第一阻变元件存储的逻辑，我们把这种读取记为R＝1；当读信号即第第四预设电压从第二输入端输入时，第一输入端悬空，此时读出的信号为通过第一阻变元件的电流，通过电流的大小我们可以确定出第二阻变元件的阻态，即第二阻变元件存储的逻辑，我们把这种读取记为 $\stackrel{\‾}{R}=1.$

其中，第一和第二度电压是不使阻变元件发生变化但能读出阻变元件高低状态的电压。)

下面以具体地实施例对本实用新型的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

图7为本实用新型非易失性布尔逻辑电路实施例二的结构示意图，为了便于图示，图7中的阻变器件以忆阻器为例标出，本领域技术人员可以理解，阻变器件还可以是磁随机存储器(包括自旋转移力矩磁阻存储器STT-MRAM、磁隧道结单元MTJ以及自旋阀等)、阻变存储器、相变存储器或者其他类型的可在高阻态和低阻态下可逆转变的阻变器件，如图7所示，本实用新型实施例提供的逻辑运算电路包括：

第三阻变元件M₃、第四阻变元件M₄；

其中，第三阻变元件M₃的第一端611作为逻辑运算电路的第三输入端，

第四阻变元件M₄的第一端621作为逻辑运算电路的第四输入端，第四阻变元件M₄的第二端622与第三阻变元件的第二端612连接后作为逻辑运算电路的第二输出端第三输入端和第四输入端，用于输入信号；

第二输出端F，用于输出信号。

其中，阻变元件的第一端为阻变元件的负极，阻变元件的第二端为阻变元件的正极。

阻变元件的正极和负极是指当从正极施加足够大的正向偏置时，能使阻变元件从高阻态变为低阻态；当从负极施加足够大的正向偏置时，能使阻变元件从低阻态变为高阻态。

在这里需指出本实施例中，当第三输入端为低电平，而第四输入端为高电平时，第三阻变元件M₃的存储状态会变为低阻，即进行1的存储，第四阻变元件M₄的存储状态会变为高阻，即进行0的存储；当第三输入端为高电平，而第四输入端为低电平时，第三阻变元件M₃的存储状态会变为高阻，即进行0的存储，第四阻变元件M₄的存储状态会变为低阻，即进行1的存储；当第三输入端和第四输入端同时输入高电平或同时输入低电平时，第三阻变元件M₃和第四阻变元件M₄会保持初始状态不变。而在读操作过程中所施加的读电压不会使得阻变元件的状态发生变化。

本实用新型在完成布尔逻辑操作过程需要进行三步操作，下面将以实施例给出：首先需要对逻辑电路中的阻变元件进行初始状态的写入。我们把施加在阻变元件上的电压逻辑电路中的第三输入端为高电平，第四输入端为低电平的写操作记为W，称为正向写入；而把施加在阻变元件上的电压逻辑电路中的第三输入端为低电平，第四输入端为高电平的写操作记为称为反向写入。故在初始状态写入步骤中，若第三输入端为高电平，第四输入端为低电平，则W＝1，完成此步操作后，第三阻变元件M₃变为低阻态，第四阻变元件M₄变为高阻态。而在初始状态写入步骤中，若第三输入端为低电平，第四输入端为高电平，则W＝0，完成此步操作后，第三阻变元件M₃变为低阻态，第四阻变元件M₄变为高阻态。

然后是对逻辑电路进行逻辑操作的步骤。此步骤是在第三输入端输入信号D，在第四输入端输入信号E，通过此步骤完成布尔逻辑操作，但此步骤并没有直接产生操作结果，而是将操作结果存储在第三阻变元件M₃和第四阻变元件M₄中。如：当初始状态为W＝1时，有第三阻变元件M₃初始状态为低阻态，第四阻变元件M₄初始状态为高阻态。当D＝0，E＝0时，第三阻变元件M₃保持为低阻态，第四阻变元件M₄保持为高阻态；当D＝1，E＝1时，第三阻变元件M₃保持为低阻态，第四阻变元件M₄保持为高阻态；当D＝1，E＝0时，第三阻变元件M₃保持为低阻态，第四阻变元件M₄保持为高阻态；只有当D＝0，E＝1时，第三阻变元件M₃变为高阻态，第四阻变元件M₄变为低阻态。当初始状态为时，有第三阻变元件M₃初始状态为高阻态，第四阻变元件M₄初始状态为低阻态。当D＝0，E＝0时，第三阻变元件M₃保持为高阻态，第四阻变元件M₄保持为低阻态；当D＝1，E＝1时，第三阻变元件M₃保持为高阻态，第四阻变元件M₄保持为低阻态；当D＝0，E＝1时，第三阻变元件M₃保持为高阻态，第四阻变元件M₄保持为低阻态；只有当D＝1，E＝0时，第三阻变元件M₃变为低阻态，第四阻变元件M₄变为高阻态。

最后是操作结果的读出，我们把读出第三阻变元件M₃的阻态记为R，而把读出第四阻变元件M₄的阻态记为即当进行读操作，若读操作作用在第三阻变元件M₃时，有R＝1，若读操作作用在第四阻变元件M₄时，有R＝0，通过这三步操作我们可以知道操作结果，而操作结果不仅与初始状态相关，与逻辑操作步相关，也与读操作的方向相关。如：当R＝1时，若第三阻变元件M₃为低阻态，则读出1；若第三阻变元件M₃为高阻态，则读出0。当时，若第四阻变元件M₄为低阻态，则读出1；若第四阻变元件M₄为高阻态，则读出0。

故完成以上三步可以进行完整的逻辑操作，其逻辑操作的逻辑表达式为 $L=D\·\stackrel{\‾}{E}\·\stackrel{\‾}{W}\·R+(\stackrel{\‾}{D}+E)\·\stackrel{\‾}{W}\·\stackrel{\‾}{R}+\stackrel{\‾}{D}\·E\·W\·\stackrel{\‾}{R}+(D+\stackrel{\‾}{E})\·W\·R;$ 其中D为第三输入端输入的信号，E为第四输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

其中，W＝1为正向初始化写入，W＝0为反向初始化写入；R＝1为读出第一阻变元件M1存储状态，R＝0为读出第二阻变元件M2存储状态。

下面我们来列出怎样用上面的逻辑表达式完成16种布尔逻辑的实现形式，显然这不是本表达式能实现的所有逻辑操作，而且利用本表达式实现16种逻辑的方法不唯一。基于本实用新型中的本表达式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

0逻辑的实现：D＝0，E＝0，W＝0，R＝1；

即进行逻辑操作0时，为反向写入，第三输入端D的输入为0，第四输入端E的输入为0，正向读出；

1逻辑的实现：D＝1，E＝0，W＝0，R＝1；

即进行逻辑操作1时，为反向写入，第三输入端D的输入为1，第四输入端E的输入为0，正向读出；

P逻辑的实现：D＝P，E＝0，W＝0，R＝1；

即进行逻辑操作P时，为反向写入，第三输入端D的输入为P，第四输入端E的输入为0，正向读出；

Q逻辑的实现：D＝0，E＝Q，W＝1，R＝0；

即进行逻辑操作Q时，为正向写入，第三输入端D的输入为0，第四输入端E的输入为Q，反向读出；

逻辑的实现：D＝P，E＝1，W＝1，R＝0；

即进行逻辑操作时，为正向写入，第三输入端D的输入为P，第四输入端E的输入为1，反向读出；

逻辑的实现：D＝1，E＝Q，W＝0，R＝1；

即进行逻辑操作时，为反向写入，第三输入端D的输入为1，第四输入端E的输入为Q，正向读出；

逻辑的实现：D＝P，E＝Q，W＝1，R＝1；

即进行逻辑操作时，为正向写入，第三输入端D的输入为P，第四输入端E的输入为Q，正向读出；

逻辑的实现：D＝P，E＝Q，W＝0，R＝0；

即进行逻辑操作时，为反向写入，第三输入端D的输入为P，第四输入端E的输入为Q，反向读出；

逻辑的实现：D＝P，E＝Q，W＝1，R＝0；

即进行逻辑操作时，为正向写入，第三输入端D的输入为P，第四输入端E的输入为Q，反向读出；

逻辑的实现：D＝P，E＝Q，W＝0，R＝1；

即进行逻辑操作时，为反向写入，第三输入端D的输入为P，第四输入端E的输入为Q，正向读出；

P·Q逻辑的实现：D＝P，E＝Q，W＝1，R＝Q；

即进行逻辑操作P·Q时，为正向写入，第三输入端D的输入为P，第四输入端E的输入为Q，读出方向同Q；

逻辑的实现：D＝P，E＝Q，W＝0，R＝Q；

即进行逻辑操作时，为反向写入，第三输入端D的输入为P，第四输入端E的输入为Q，读出方向同Q；

P+Q逻辑的实现：D＝P，E＝Q，W＝1，R＝P；

即进行逻辑操作P+Q时，为正向写入，第三输入端D的输入为P，第四输入端E的输入为Q，读出方向同P；

逻辑的实现：D＝P，E＝Q，W＝0，R＝P；

即进行逻辑操作时，为反向写入，第三输入端D的输入为P，第四输入端E的输入为Q，读出方向同P；

逻辑的实现：D＝0，E＝P，W＝1，R＝Q；

即进行异或操作时，为正向写入，第三输入端D的输入为0，第四输入端E的输入为P，读出方向同Q；

逻辑的实现：D＝P，E＝0，W＝0，R＝Q。

即进行同或操作时，为反向写入，第三输入端D的输入为P，第四输入端E的输入为0，读出方向同Q；

图8为本实用新型非易失性布尔逻辑电路控制方法实施例二的流程图，图8所示的方法可应用于上述任意一种逻辑电路，对于逻辑电路的结构，请参照图7及相应的实施例的描述，在此不再赘述，本实施例的流程如下：

S801：通过给第三输入端输入高电平信号或低电平信号，并给第四输入端输入与所述第一输入端相反的电平信号来控制第三阻变元件和第四阻变元件的初始状态；

其中，当第三输入端的输入信号为高电平，且第四输入端的输入信号为低电平时，第三阻变元件的初始状态写为高阻状态(即第三阻变元件被写入的初始状态为0)；第四阻变元件的低阻状态(即第四阻变元件被写入的初始状态为1)；将上述初始状态的写入称为正向写入，记为W；

当第三输入端的输入信号为低电平，第四输入端的输入信号为高电平时，会将第三阻变元件的初始状态写为低阻状态，(即第三阻变元件被写入的初始状态为1)；将第四阻变元件的初始状态写高阻状态，(即第四阻变元件被写入的初始状态为0)。我们把这种方式的初始状态写入称为反向写入，记为

S802：通过第三输入端输入信号D，并给第四输入端输入信号E来改变第三阻变元件和第四阻变院纪检的存储状态；

当D为低电平，且E为高电平时，第三阻变元件的存储状态从初始状态变为高阻态，第四阻变元件的存储状态从初始状态变为低阻态；

当D为高电平，且E为低电平时，第三阻变元件的存储状态从初始状态变为低阻态，第四阻变元件的存储状态从初始状态变为高阻态；

当D和E同时为高电平或同时为低电平时，第三阻变元件和第四阻变元件会保持初始状态不变。

S803：通过给第三输入端或第四输入端输入电压实现输出端的读操作；

当第三输入端输入第三读电压，且第二输入端悬空时，通过读取输出端的第二阻变元件的电流获得第三阻变元件的存储状态；这种读取记为R；

当第三输入端悬空，且第二输入端输入第四读电压是，通过读取输入端的第四阻变元件的电流获得第四阻变元件的存储状态；这种读取记为

其中，读电压是幅值小于阻变元件发生阻态变化的电压，即小于阻变元件的阈值电压。

当读信号即第七预设电压从第三输入端输入时，第四输入端悬空，此时读出的信号为通过第三阻变元件的电流，通过电流的大小我们可以确定出第三阻变元件的阻态，即第三阻变元件存储的逻辑，我们把这种读取记为R；当读信号即第八预设电压从第四输入端输入时，第三输入端悬空，此时读出的信号为通过第三阻变元件的电流，通过电流的大小我们可以确定出第四阻变元件的阻态，即第四阻变元件存储的逻辑，我们把这种读取记为

其中，第七和第八预设电压是不使阻变元件发生变化但能读出阻变元件高低状态的电压。

S804：根据所述D、E、R、W获得逻辑运算结果 $L=D\·\stackrel{\‾}{E}\·\stackrel{\‾}{W}\·R+(\stackrel{\‾}{D}$ $+E)\·\stackrel{\‾}{W}\·\stackrel{\‾}{R}+\stackrel{\‾}{D}\·E\·W\·\stackrel{\‾}{R}+(D+\stackrel{\‾}{E})\·W\·R$

其中D为第三输入端输入的信号，E为第四输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

而通过取特定的A、B、R、W，可以实现至少16种完备的布尔逻辑。

除如实施例一和实施例二所述用通过阻变元件电流大小来判断储存在阻变元件中的逻辑外，还可以用分压的方式读出储存在阻变元件中的存储状态。图9给出了用分压法读存储在阻变元件中计算结果的方法实施例三。如图9所示，本实施例逻辑电路包括：

包括：例一实施例给出的第五阻变元件M₅、第六阻变元件M₆；还有用于分压的第一电阻R₁、第一开关元件S₁、第一电压转换器。

其中，第五阻变元件M₅的第一端911作为逻辑运算电路的第五输入端，

第六阻变元件M₆的第一端921作为逻辑运算电路的第六输入端，第六阻变元件M₆的第二端922和第五阻变元件M₅的第二端912连接后与第一开关元件的第一端相连。

第一开关元件的第二端接地。

第一电压转换器的第一端与第一电阻的第一端相连，第二端作为逻辑运算电路的第三输出端。

逻辑电路的第五输入端和第六输入端，用于输入信号；

逻辑电路的第三输出端，用于输出信号。

所述实施例与前两例相比，前两例读出时的读出信号为电流信号，而此例中的读出信号为标准的逻辑电平信号。

需指出的是第一电阻的阻值远小于阻变元件高阻态的阻值，远大于阻变元件低阻态的阻值，这样读出时可以近似的认为阻变元件处于低阻时读电压几乎全降在分压电阻上，阻变元件处于高阻时读电压几乎全降在阻变元件上。

我们可以知道第一电压转换器输入端的电压为R/(R+R_m)V_r，第一电压转换器会将电压小于R/(R+R_l)V_r的电压转化为标准低电平，第一电压转换器会将电压大于R/(R+R_h)V_r的电压转化为标准高电平，故电压转换器的阈值为R/(R+R_l)V_r到R/(R+R_h)V_r区间内的一个值。若第一电压转换器满足阈值条件，则前一条对分压电阻的要求将降低，可不限制分压电阻的阻值。

其中，R为分压电阻阻值，R_m为阻变元件阻值，R_l为阻变元件低阻时的阻值，R_h为阻变元件高阻时的阻值，V_r为读电压的大小。

其中，读电压V_r为不会使阻变元件状态发生改变的电压，读电压V_r小于阻变电压。

前两步过程与实施例一相同，只是在操作时将第一压控开关关断。

进行读操作时，需将第一压控开关打开。

通过给第五输入端或第六输入端输入电压实现输出端的读操作；

当第三输入端输入第三读电压，且第二输入端悬空时，此时用于分压的第一电阻两端电压作为电压转换器的输入，通过电压转换我们可以直接读出高低电平，从而得到第五阻变元件的阻态，即第五阻变元件存储的逻辑，我们把这种读取记为R；

当第三输入端悬空，且第二输入端输入第四读电压是，此时用于分压的第一电阻两端电压作为电压转换器的输入，通过电压转换我们可以直接读出高低电平，从而得到第三阻变元件的阻态，即第三阻变元件存储的逻辑，我们把这种读取记为。

其中，读电压是幅值小于阻变元件发生阻态变化的电压，即小于阻变元件的阈值电压。

采用此种分压转换的方式读出逻辑状态的方式最大的优点在于可以直接用于电路的级联。

图10为本实用新型非易失性布尔逻辑电路实施例四的结构示意图，本实施例和图9所示实施例的区别在于：本实施例中，电压转换器通过两个压控开关实现。具体的本实施例中的压控开关为场效应晶体管。请参照图10，本实施例的非易失性布尔逻辑电路包括：第七阻变元件M₅、第八阻变元件M₆、分压电阻R、场效应晶体管S₁、场效应晶体管S₂和场效应晶体管S₃。场效应晶体管S₂和场效应晶体管S₃共同构成电压转换器，场效应晶体管S₂和场效应晶体管S₃的极性相反，也就是说当场效应晶体管S₂采用N型场效应晶体管，场效应晶体管S₃采用P型场效应晶体管，当场效应晶体管S₂采用P型场效应晶体管，场效应晶体管S₃采用N型场效应晶体管。

其中，第五阻变元件M₅的第一端911作为逻辑运算电路的第五输入端，第六阻变元件M₆的第一端921作为逻辑运算电路的第六输入端，第六阻变元件M₆的第二端922和第五阻变元件M₅的第二端912连接后与第一开关元件的第一端相连。第一开关元件的第二端接地。逻辑电路的第五输入端和第六输入端，用于输入信号；逻辑电路的第三输出端，用于输出信号。场效应晶体管S₂的栅极与第一电阻的第一端相连，场效应晶体管S₂的漏极与外部电源连接，场效应晶体管S₂的源极为第三输出端；场效应晶体管S₃的栅极与第一电阻的第一端相连，场效应晶体管S₃的漏极与地连接，场效应晶体管S₃的源极为第三输出端；

我们可以知道第一电压转换器输入端的电压为R/(R+R_m)V_r，第一电压转换器会将电压小于R/(R+R_l)V_r的电压转化为标准低电平，第一电压转换器会将电压大于R/(R+R_h)V_r的电压转化为标准高电平，故电压转换器的阈值为R/(R+R_l)V_r到R/(R+R_h)V_r区间内的一个值。若第一电压转换器满足阈值条件，则前一条对分压电阻的要求将降低，可不限制分压电阻的阻值。

其中，R为分压电阻阻值，R_m为阻变元件阻值，R_l为阻变元件低阻时的阻值，R_h为阻变元件高阻时的阻值，V_r为读电压的大小。

其中，读电压V_r是不会使阻变元件发生状态的电压。

电压转换器的工作原理：电压转换器的输入电压为(R/(R_m+R))V_r，这一电压会使得两个极性相反的场效应管S₂和S₃处于相反状态。若阻变元件处于低阻状态，有输入电压为R/(R+R_l)V_r，则S₂打开，S₃关断，输出电压为V_DD；若阻变存储器为高阻状态，有输入电压为R/(R+R_h)V_r，则S₂关断，S₃打开，输出电压为0。

其中，V_DD为逻辑电路中高电平，0为逻辑电路中的低电平。

本实施例提供的非易失性锁存器的工作原理可参照图5所示的实施例的描述，这里不再赘述。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种非易失性布尔逻辑运算电路，其具有两个输入端和一个输出端，其特征在于，包括第一阻变元件M1和第二阻变元件M2；

所述第一阻变元件M1的负极(511)作为逻辑运算电路的第一输入端，所述第二阻变元件M2的负极(521)作为逻辑运算电路的第二输入端，所述第二阻变元件M2的正极(522)与所述第一阻变元件M1的正极(512)连接后作为所述逻辑运算电路的输出端。

2.如权利要求1所述的非易失性布尔逻辑运算电路，其特征在于，非易失性布尔逻辑运算电路运算结果表达式为 其中A为第一输入端输入的信号，B为第二输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

3.如权利要求1或2所述的非易失性布尔逻辑运算电路，其特征在于，所述第一阻变元件和第二阻变元件为忆阻器。

4.一种非易失性布尔逻辑运算电路，其具有两个输入端和一个输出端，其特征在于，包括第三阻变元件M3和第四阻变元件M4；

所述第三阻变元件M3的正极(712)作为逻辑运算电路的第一输入端，所述第四阻变元件M4的正极(722)作为逻辑运算电路的第二输入端，所述第四阻变元件M4的负极(721)与所述第三阻变元件M3的负极(711)连接后作为所述逻辑运算电路的输出端。

5.如权利要求4所述的非易失性布尔逻辑运算电路，其特征在于，非易失性布尔逻辑运算电路运算结果表达式为 其中D为第三输入端输入的信号，E为第四输入端输入的信号，W为初始化的写入方向，R为逻辑运算结果的读出方向。

6.如权利要求4所述的非易失性布尔逻辑运算电路，其特征在于，所述第一阻变元件和第二阻变元件为忆阻器。

7.一种非易失性布尔逻辑运算电路，其具有两个输入端和一个输出端，其特征在于，包括：第五阻变元件M₅、第六阻变元件M₆、第一电阻R₁、第一开关元件S₁和第一电压转换器；

所述第五阻变元件M₅的负极(911)作为逻辑运算电路的第一输入端，所述第六阻变元件M₆的负极(921)作为逻辑运算电路的第二输入端，所述第六阻变元件M₆的正极(922)和所述第五阻变元件M₅的正极(912)连接后与所述第一开关元件的第一端相连；第一开关元件的第二端通过所述第一电阻R₁接地，第一电压转换器的第一端与所述第一开关元件的第二端相连，第一电压转换器的第二端作为逻辑运算电路的输出端；逻辑电路的第一输入端和第二输入端用于输入信号；逻辑电路的输出端用于输出信号。

8.如权利要求7所述的非易失性布尔逻辑运算电路，其特征在于，所述第一电压转换器的阈值为R/(R+Rl)Vr到R/(R+Rh)Vr之间的一个值，其中，R为所述第一电阻的阻值，Rl为所述阻变元件低阻时的阻值，Rh为所述阻变元件高阻时的阻值，Vr为读电压的大小。

9.如权利要求7所述的非易失性布尔逻辑运算电路，其特征在于，所述第一开关元件S1为第一压控开关；所述第一电压转换器包括第二压控开关和第三压控开关；所述第一压控开关为高电平导通且低电平关断的开关元件；所述第二压控开关为高电平导通且低电平关断的开关元件；所述第三压控开关为低电平导通且高电平关断的开关元件。

10.如权利要求7所述的非易失性布尔逻辑电路，其特征在于，所述第一压控开关和所述第二压控开关为N型场效应晶体管，所述第三压控开关为P型场效应晶体管。