CN103051307B - 一种基于忆阻器的非挥发d触发器 - Google Patents

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Abstract

本发明公开了一种基于忆阻器的非挥发D触发器，该D触发器采用主从锁存器结构，其中各个锁存器的电路中包括由两个忆阻器反相串联而成的忆阻器模块，并通过该忆阻器模块来执行非挥发锁存和触发功能。本发明还公开了锁存器的具体电路结构。通过本发明，能够充分利用忆阻器所具备的阻态差异和非挥发特性来实现非挥发的锁存和触发功能，所构建的D触发器不仅具备传统触发器的功能，且具备非挥发性的特点，适用于电源不稳定的应用领域，实现运算的持续进行。

Description

一种基于忆阻器的非挥发D触发器
技术领域
本发明属于数字电路技术领域，更具体地，涉及一种基于忆阻器的非挥发D触发器。
背景技术
触发器是一种应用在数字电路上且具有记忆功能的时序逻辑组件，可记录二进位制数字信号“0”和“1”，因此是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。在各种类别的触发器中，又以D触发器应用最为广泛，其工作原理是当边沿触发的主从触发器工作时，在时钟信号边沿前加入输入信号，这样可大大缩短输入端受干扰的时间，降低干扰的可能性。
在现有技术中，由D触发器构成的时序电路通常仅能在稳定的电源供应下完成各种逻辑功能，而不具备断电保持的能力。如果在一些需要断电或者休眠时保持其中间工作状态的场合，则需要外加电路及存储单元来实现非挥发性。针对此问题，US2012/0014169A中公开了一种非挥发性存储锁存器，其中通过引入忆阻器存储阵列，以便利用忆阻器自身的特性来实现非挥发的能力。
然而，该方案中仅将忆阻器作为外部存储设备加以使用，这样在实践中仍然存在以下的缺陷或不足：第一，状态保持及处理的时间会大大增加；第二,需要复杂的时序控制电路，而且提高了硬件成本；第三，只是将忆阻器作为一个外部存储设备，并没有充分发挥其存储与处理结合的能力。有鉴于此，相关领域中亟需寻找新的解决方式，以便能够更好地利用忆阻器的特性并对D触发器的电路结构设计做出进一步改进。
发明内容
针对现有技术的以上缺陷或技术需求，本发明的目的在于提供一种基于忆阻器的非挥发性D触发器，其中通过将忆阻器作为触发器的组成部分并设计相应电路结构，这样既可利用忆阻器的阻变特性来实现触发功能，又能有效实现非挥发的存储性能，并尤其适用于一些对供电不稳定条件下状态保持要求更高的场合。
按照本发明，提供了一种基于忆阻器的非挥发D触发器，其特征在于，该D触发器采用主从锁存器结构，其中各个锁存器的电路中包括由两个忆阻器反相串联而成的忆阻器模块，并通过该忆阻器模块来执行非挥发的锁存功能，进而通过该非挥发锁存器实现非挥发D触发器。
通过以上构思，初始状态时，两个反相串联的忆阻器分别处于高阻和低阻状态，当施加正向电压时，由于电阻分压，大部分电压将落在高阻态的第一忆阻器上，另外小部分电压落在低阻态的第二忆阻器上；随着电压增大，当其超过第一忆阻器的阈值时，该忆阻器变为低阻态，此时两个忆阻器均呈现低阻状态，而加在第二忆阻器上的电压持续增大；随着正向电压继续增加并超过第二忆阻器的阈值时，该第二忆阻器将变为高阻态，此时大部分电压将落在第二忆阻器上，另外小部分电压落在低阻态的第一忆阻器上。施加反向电压的过程与此相类似。基于以上特性，本发明中可以通过控制忆阻器模块两端的电压范围来控制各个忆阻器的不同状态，相应地，在实现传统D触发器功能的同时，还能具备非挥发性的特点，因而适用于一些电源不稳定的应用领域，并保证运算的持续进行。
作为进一步优选地，各个锁存器除了所述忆阻器单元之外，还包括第一PMOS管、第二PMOS管、第三PMOS管、电阻，以及由第四PMOS管和NMOS管共同构成的反相器，其中：
所述第一PMOS管的栅极作为时钟信号输入端，其漏极接负电源，其源极与所述电阻的第一端相连；
所述第二PMOS管的栅极和所述电阻的第二端共同作为锁存器的信号输入端，其漏极与所述电阻的第一端相连，其源极与所述第三PMOS管的漏极相连；
所述第三PMOS管的栅极作为时钟信号输入端，其漏极与所述第二PMOS管的源极相连，其源极接正电源；
所述忆阻器模块的第一端与所述电阻的第一端相连，其第二端接地；
所述反相器的输入端为构成所述锁存器的两个反相串联忆阻器的中间点，其输出端作为锁存器的信号输出端。
作为进一步优选地，所述反相器可替换为比较器。
作为进一步优选地，所述忆阻器为基于氧化钽（TaOx）材料的忆阻器。
总体而言，按照本发明的非挥发D触发器与现有技术相比，主要具备以下的技术优点：
1、通过采用反相串联的两个忆阻器来构建锁存器从而实现D触发器，能够充分利用忆阻器所具备的阻态差异和非挥发特性来实现触发功能和锁存功能，所构建的D触发器不仅具备传统触发器的功能，且具备非挥发性的特点，尤其适用于一些供电电源不稳定的应用领域，实现运算的持续进行。其与现有技术中引入外部存储设备的非挥发性解决方案相比，有着本质的不同，并为非挥发性数字电路提供了新的发展方向；
2、按照本发明的触发器电路具有较小的实现面积，与现有的CMOS工艺和逻辑体系相兼容，结构简单，便于制备。
附图说明
图1a是当采用单个忆阻器时所表现出的电流-电压曲线图；
图1b是当采用两个反相串联的忆阻器时所表现出的电流-电压曲线图；
图2是按照本发明的基于忆阻器的非挥发锁存器的电路结构示意图；
图3是图2中非挥发锁存器的仿真波形图；
图4是按照本发明的基于忆阻器的非挥发D触发器的电路结构示意图；
图5是图4中所示非挥发D触发器的仿真波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1a是当采用单个忆阻器时所表现出的电流-电压特性曲线图。从图1a中可以看出，当正向电压值大于一定阈值Vth时，忆阻器会变为低阻态；而当负向电压大于一定阈值Vth′时，忆阻器会变为高阻态。
图1b显示了当采用两个反相串联的忆阻器时所表现出的电流-电压曲线图。如图1b中所示，对于反相串联的第一忆阻器RM1和第二忆阻器RM2而言，其初始状态譬如分别为高阻态和低阻态，当施加正向电压时，由于电阻分压，大部分电压将落在RM1上；随着电压增大，当超过RM1的阈值Vth1时，RM1变为低阻，此时RM1和RM2均为低阻，与此同时由于电阻分压，此时加在RM2两端的电压变大；随着正向电压的继续加大，当加大到超过RM2的阈值Vth2时，RM2变为高阻，也即此时两个忆阻器电阻相互调换变为低阻态和高阻态。加反向电压时情形类似。
正是基于忆阻器的以上特性分析，本发明中期望通过对由两个反相串联的忆阻器所共同构成的忆阻器单元两端的电压范围加以控制，由此达到控制各个忆阻器状态的目的。例如，当两端电压大于Vth2时，第一和第二忆阻器的状态将分别变为低阻态和高阻态，两端电压小于Vth4时，第一和第二忆阻器的状态则分别变为高阻态和低阻态；而当两端电压在Vth3和Vth1两者之间，则忆阻器状态不发生改变。相应地，可以利用体现以上特性的忆阻器单元来构建锁存器和D触发器，由此在执行触发功能的同时，还能实现非挥发的锁存功能。
按照本发明的D触发器采用主从锁存器结构，并通过可实现非挥发性的锁存器来构建非挥发的D触发器电路，更具体而言，在各个锁存器中，其核心部分是由两个忆阻器反相串联而成，通过忆阻器的非挥发阻变特性来实现非挥发的锁存功能；此外，通过两个非挥发的锁存器组合来实现非挥发触发功能。
图2是按照本发明的基于忆阻器的非挥发锁存器的电路结构示意图。如图2中所示，该锁存器包括第一PMOS管（M1）、第二PMOS管（M2）和第三PMOS管（M3），电阻（R）、由第四PMOS管（M4）和NMOS管（M5）共同构成的反相器，以及两个反相串联的忆阻器。其中，上述M1和M3的栅极作为时钟信号（CLK）的输入端，M1漏极接负电源，源级和M2的漏极接电阻R的第一端，电阻R的第一端又连接第一忆阻器的第一端，第二忆阻器的第二端接地。电阻R的第二端和M2的栅极接作为输入信号输入端，M3的源级接正电源，漏极接M2的源级。反向器的输出端作为该锁存器的输出端，反相器的输入端为两忆阻器单元的连接点。
下面将参照图3所示的仿真波形图来具体解释按照本发明的锁存器的工作原理及非挥发特性。
当CLK为高电平时，M1-M3均截止，则数据输入端通过电阻与忆阻器模块直接相连，由于输入电压超过了阈值，故输入信号保存在忆阻器中。当输入为高电平时（正电压，其值大于Vth2），两个忆阻器的状态分别变为低阻态和高阻态，反向器输入端为高电平；当输入低电平时（负电压，其值大于Vth4），两个忆阻器的状态分别变为高阻态和低阻态，反向器输入端为一个接近于零电平的负电压。反相器完全可以将这两个状态区分出来，此时即为数据输出端能够跟踪数据输入端的“跟踪”模式。
而当CLK为低电平时，输入端与输出端之间断开联系，并保持最后高电平时刻的输出值，也即表现为“保持”模式。此时M1、M3导通，通过将忆阻器单元输入端的电压控制为一个介于Vth3和Vth1之间的较小电压Vx，可以不改变忆阻器单元的状态。由于忆阻器单元有两种可能的状态，即高阻态/低阻态和低阻态/高阻态，由于电阻分压，则在其中间点会对应出现两种电压，分别为和此时通过一个反相器（其转换电压是两者宽长比的函数）将这两个状态区分出来，从而得以实现保持功能。
图4是按照本发明的基于忆阻器的非挥发D触发器的电路结构示意图。如图4中所示，D、Q分别代表D触发器的数据输入端和数据输出端，CLK为时钟信号输入端，其工作时序图如图5所示。由图5可知，该D触发器为下降沿触发，且由于忆阻器具有非挥发性，该触发器相应也具有非挥发的特点。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种基于忆阻器的非挥发D触发器，其特征在于，该D触发器采用主从锁存器结构，其中对于主锁存器和从锁存器而言，它们的电路中均包括由两个忆阻器反相串联而成的忆阻器模块，并通过该忆阻器模块来实现非挥发的锁存功能，进而实现非挥发D触发器。
2.如权利要求1所述的非挥发D触发器，其特征在于，对于所述主锁存器和从锁存器而言，各个锁存器除了所述忆阻器模块之外，还包括第一PMOS管、第二PMOS管、第三PMOS管、电阻，以及由第四PMOS管和NMOS管共同构成的反相器，其中：
所述第一PMOS管的栅极作为时钟信号输入端，其漏极接负电源，其源极与所述电阻的第一端相连；
所述第二PMOS管的栅极和所述电阻的第二端共同作为锁存器的信号输入端，其漏极与所述电阻的第一端相连，其源极与所述第三PMOS管的漏极相连；
所述第三PMOS管的栅极作为时钟信号输入端，其漏极与所述第二PMOS管的源极相连，其源极接正电源；
所述忆阻器模块的第一端与所述电阻的第一端相连，其第二端接地；
所述反相器的输入端为构成所述忆阻器模块的两个反相串联忆阻器的中间点，其输出端作为锁存器的信号输出端。
3.如权利要求2所述的非挥发D触发器，其特征在于，所述反相器被替换为比较器。
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