CN104347114B - 非易失性存储单元和存储器 - Google Patents

Abstract

本发明提供一种非易失性存储单元和存储器，其中，非易失性存储单元包括：差分存储电路、写入电路和读出电路；写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制所述差分存储电路存储数据；所述差分存储电路包括两组存储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组存储组件根据存储控制信号执行擦除操作；读出电路用于根据读写信号将差分存储电路中存储的数据读出。本发明提供的非易失性存储单元和存储器能够解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入数据的耗时时间，简化写入读出数据操作。

Description

非易失性存储单元和存储器

技术领域

本发明涉及半导体存储技术，尤其涉及一种非易失性存储单元和存储器。

背景技术

电可擦可编程只读存储器（Electrically Erasable Programmable Read-OnlyMemory，简称EEPROM）是一种掉电后数据不丢失的非易失性存储器，其中包括读写控制器和多个存储单元。其中多个存储单元用于存储数据，读写控制器向多个存储单元发送初始化信号、读写信号以及待存储数据等，用于控制多个存储单元实现编程和擦除数据。存储单元包括选择晶体管和存储晶体管，其中的存储晶体管通常采用浮栅晶体管，用于存储数据。浮栅晶体管分为叠栅注入晶体（Stacked-Gate Injection Metal Oxide Semiconductor，简称SIMOS）管、浮栅隧道氧化层晶体（Floating-Gate Tunnel Oxide Metal OxideSemiconductor，简称Flotox MOS）管，以及快闪叠栅晶体（Flash Stacked-Gate MetalOxide Semiconductor）管，存储晶体管一般采用Flotox MOS管。

图1为浮栅隧道氧化层晶体管的结构示意图，如图1所示，Flotox MOS管设置在P型半导体衬底上，包括一个N+型的漏极11、一个N+型的源极12、栅极13、浮栅14以及隧道氧化层15，其中，漏极11和源极12设置在衬底上层露出于衬底表面，且被衬底上的沟道隔离，分布在衬底的两侧。衬底的上面设置有栅电介质层，浮栅14设置在栅电介质层中，与外界绝缘，用于存储电荷。在漏极11和浮栅14之间设置有较薄的隧道氧化层15，用于在对EEPROM进行数据擦除或编程时，通过隧道氧化层15发生隧道击穿实现电子的转移。在浮栅14上方依次设置有第二电介质层和栅极13。浮栅晶体管的阈值电压是指使浮栅晶体管导通所需要的栅极13和源极12之间的最小电压，由浮栅14中的电荷量决定。当栅极13相对于漏极11加正向编程电压时，例如（+16）V，由于电场力的作用，电子从漏极11穿过隧道氧化层15到达浮栅14，对浮栅14进行充电，即为擦除操作，使得浮栅晶体管的阈值电压上升，通常大于（+4.5）V；当漏极11相对于栅极13加正向编程电压时，例如（+16）V，由于电场力的作用，电子从浮栅14穿过隧道氧化层15到达漏极11，使浮栅14放电，即为编程操作，使得浮栅晶体管的阈值电压下降，通常小于（-1）V。当栅极13相对于源极12或者漏极11加正向电压时，例如（+1.8）V，若浮栅14中存储有电荷，则源极12和漏极11之间无法导通，源极12无电流或有很小的电流通过，标识存储数据为“1”；若浮栅14中未存储电荷，则源极12和漏极11导通，源极12有较大电流通过，标识存储数据为“0”，此为读取操作，且通过源极12的电流成为读取电流。

现有的存储器采用上述浮栅晶体管作为存储晶体管，通常将多个存储晶体管的栅极连接在一起，同时接收擦除或编程控制信号。图2为现有的一种EEPROM存储器的结构示意图。如图2所示，存储器包括多组存储单元，其中每组存储单元包括一个选择晶体管21和一个存储晶体管22，其中，选择晶体管21的栅极连接至字线，漏极（或源极）连接至位线，源极（或漏极）与存储晶体管22的漏极连接，存储晶体管22的栅极连接至擦写端，源极接地。多个存储晶体管22的栅极连接在一起，同时接收擦写端发来的控制信号。对存储单元进行写入数据时，需要对连接在一起的全部存储晶体管22先进行擦除操作，然后再进行编程操作。显然现有的存储器的写入方式需要分两个步骤进行，耗时较长，功耗较大，且需要在浮栅晶体管的栅极和漏极上先后施加两次编程电压，并需采用读出放大电路将数据读出，导致存储器中的读写控制电路较复杂。

发明内容

本发明提供一种非易失性存储单元和存储器，用于解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入数据的耗时时间，简化写入读出数据操作。

本发明实施例提供一种非易失性存储单元，包括：差分存储电路、写入电路和读出电路；其中

所述写入电路的待存储数据输入端用于输入待存储数据，所述写入电路的读写信号输入端用于输入读写信号，所述写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制所述差分存储电路存储数据；

所述差分存储电路的输入端与所述写入电路连接，所述差分存储电路包括两组存储组件，在一个存储周期内，其中一组存储组件根据所述存储控制信号执行编程操作，且另一组存储组件根据所述存储控制信号执行擦除操作；

所述读出电路与所述差分存储电路的输出端连接，所述读出电路的读写信号输入端用于输入所述读写信号，所述读出电路用于根据所述读写信号将所述差分存储电路中存储的数据读出。

本发明实施例提供一种存储器，包括读写控制器和多个存储单元，所述存储单元采用如上所述的非易失性存储单元。

本实施例提供的非易失性存储单元和存储器通过采用差分存储电路、写入电路和读出电路，其中，写入电路的待存储数据输入端用于输入待存储数据，写入电路的读写信号输入端用于输入读写信号，写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制差分存储电路存储数据，差分存储电路的输入端与写入电路连接，包括两组存储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组存储组件根据存储控制信号执行擦除操作，读出电路与差分存储电路的输出端连接，读出电路的读写信号输入端用于输入读写信号，读出电路用于根据读写信号将差分存储电路中存储的数据读出，能够解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入数据的耗时时间，可节约大致一半的时间，更进一步节省了功耗，简化写入读出数据操作。且上述技术方案根据待存储数据和读写信号，选择性的控制四个公共点的电压，来实现数据的存储和读取，逻辑组合较简单，易实现，且大大精简了电路结构，缩小存储单元的体积。上述预赋值控制构件的电路结构实现了数据锁存功能，以使存储单元输出数据更稳定。

此外，本发明实施例提供的非易失性存储单元和存储器还具有以下优点：

由于差分存储电路在每一个存储周期内都有一个浮栅晶体管处于编程状态，另一个处于擦除状态，使得两个浮栅晶体管的阈值电压存储很大的差值，所以即使擦除的不是非常充分，也能够通过导通通路的电流差来读出相应的存储数据。

由于浮栅晶体管的浮栅中存储的电子会随着时间的流逝逐步减少，也即浮栅晶体管的阈值电压逐渐降低，但仍能通过上述电路结构准确读出存储的数据，相对于现有的存储单元，上述实施例提供的存储单元，其数据保持的时间更长，效果更好。

附图说明

图1为浮栅隧道氧化层晶体管的结构示意图；

图2为现有的一种EEPROM存储器的结构示意图；

图3为本发明实施例一所提供的非易失性存储单元的结构示意图；

图4为本发明实施例一所提供的非易失性存储单元在上电初始化阶段的信号波形图；

图5为本发明实施例一所提供的非易失性存储单元在工作阶段的信号波形图；

图6为本发明实施例二所提供的存储器的结构示意图。

具体实施方式

实施例一

图3为本发明实施例一所提供的非易失性存储单元的结构示意图。如图3所示，非易失性存储单元可以包括：差分存储电路3、写入电路和读出电路。

其中，写入电路的待存储数据输入端用于输入待存储数据DIN，写入电路的读写信号输入端用于输入读写信号WRITE，写入电路用于根据输入的待存储数据DIN和读写信号WRITE输出存储控制信号，以控制差分存储电路3存储数据；差分存储电路3的输入端与写入电路连接，该差分存储电路3包括两组存储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组存储组件根据存储控制信号执行擦除操作；读出电路与差分存储电路3的输出端连接，读出电路的读写信号输入端用于输入读写信号WRITE，读出电路用于根据读写信号WRITE将差分存储电路3中存储的数据输出，读出电路的输出端作为存储单元的输出端，输出数据DOUT。

上述待存储数据DIN和读写信号WRITE可以由存储器中的读写控制器发来，待存储数据DIN可以为二进制数“0”或“1”，读写信号WRITE可以为二进制数“0”或“1”，技术人员可对读写信号WRITE的具体数值进行定义，本实施例中设定读写信号WRITE为“0”时表示读有效，读写信号WRITE为“1”时表示写有效。差分存储电路3根据写入电路发出的存储控制信号将待存储数据DIN“0”或“1”进行存储，具体可通过两组存储组件实现，在每一个存储周期内，都有一组存储器件执行编程操作，以将待存储数据DIN进行存储，另一组存储器件执行擦除操作，将上一个周期存储的数据进行擦除。存储周期包括编程时段和读出时段，非易失性存储单元在编程时段内实现对数据的编程和擦除，在读出时段内实现读出数据。

本领域技术人员可选用现有技术中常用的浮栅晶体管构成存储组件，根据浮栅晶体管的导通特性设计具体的电路结构，来实现上述差分存储电路3的功能。可参考如下电路结构：每组存储器件包括一个浮栅晶体管，即两组存储组件包括第一浮栅晶体管31和第二浮栅晶体管32，第一浮栅晶体管31的栅极与第二浮栅晶体管32的漏极连接，第二浮栅晶体管32的栅极与第一浮栅晶体管31的漏极连接；第一浮栅晶体管31的漏极和第二浮栅晶体管32的漏极分别与写入电路的输出端连接；第一浮栅晶体管31的源极和第二浮栅晶体管32的源极分别与读出电路的数据输入端连接。上述第一浮栅晶体管31和第二浮栅晶体管32可采用浮栅隧道氧化层晶体管组成存储组件，能够实现在一个存储周期内，根据写入电路输出的存储控制信号，第一浮栅晶体管31执行编程操作，以存储数据，第二浮栅晶体管32执行擦除操作；或者第一浮栅晶体管31执行擦除操作，第二浮栅晶体管32执行编程操作，以存储数据。

上述差分存储电路3的工作原理为：当写入数据“0”时，差分存储电路3接收到的写入电路输出的存储控制信号具体为第一浮栅晶体管31的漏极接收到编程电压VPP，且第二浮栅晶体管32的漏极接收到低电平信号，第一浮栅晶体管31的栅极为低电平信号，第二浮栅晶体管32的栅极接收编程电压VPP，则由于第一浮栅晶体管31漏极相对于栅极加正向编程电压VPP，电子从浮栅穿过隧道氧化层到达漏极，相当于编程操作，即将待存储数据DIN“0”进行存储，同时，由于第二浮栅晶体管32的栅极相对漏极加正向编程电压VPP，电子从漏极穿过隧道氧化层到达浮栅，相当于擦除操作，即将上一个存储周期存储的数据擦除。当写入数据“1”时，第一浮栅晶体管31的漏极接收到低电平信号，且第二浮栅晶体管32的漏极接收到编程电压VPP，第一浮栅晶体管31的栅极接收编程电压VPP，第二浮栅晶体管32的栅极为低电平信号，则由于第一浮栅晶体管31栅极相对漏极加正向编程电压VPP，电子从漏极穿过隧道氧化层到达浮栅，相当于擦除操作，即将上一个存储周期存储的数据擦除，而同时，第二浮栅晶体管32的漏极相对于栅极加正向编程电压VPP，电子从浮栅穿过隧道氧化层到达漏极，相当于编程操作，即将待存储数据DIN“1”进行存储。由上述工作原理可知，差分存储电路3能够实现在每一个存储周期内，都有一个浮栅晶体管执行编程操作，以存储数据，另一个浮栅晶体管执行擦除操作。当然，本领域技术人员也可以采用其它类型的浮栅晶体管，设计其它的电路结构，以实现上述差分存储电路3的功能，本实施例对此不作限定。对于上述第一浮栅晶体管31和第二浮栅晶体管32，其编程电压可以为（12-18）V，具体可以为16V。

对于上述写入电路，其功能为根据待存储数据DIN和读写信号WRITE输出存储控制信号，以控制上述差分存储电路3在每个存储周期内都进行存储数据。实现上述功能的电路结构，可由本领域技术人员通过设计数字电路来实现，也可以采用微控制器来实现。本实施例提供一种实现方式，例如：写入电路包括：读写逻辑控制组件41和编程电压切换组件42。其中，读写逻辑控制组件41的输入端分别接收待存储数据DIN和读写信号WRITE，用于根据待存储数据DIN和读写信号WRITE产生读写参考信号；编程电压切换组件42与读写逻辑控制组件41连接，用于当编程电压切换组件42的输入电压升高至编程电压时，根据读写参考信号输出存储控制信号，以控制两组存储组件中的其中一组存储器件执行编程操作，且控制另一组存储器件执行擦除操作；或者，编程电压切换组件42用于根据读写参考信号输出存储控制信号，以控制两组存储组件输出存储的数据。

具体的，对于上述读写逻辑控制组件41，本实施例提供一种逻辑数字电路结构：读写逻辑控制组件41包括：第一与非门411和第二与非门412。其中，第一与非门411的第一输入端用于接收待存储数据DIN，第二输入端用于接收读写信号WRITE，第一与非门411的输出端与第二与非门412的第一输入端连接，第二与非门412的第二输入端用于接收读写信号WRITE，第一与非门411的输出端和第二与非门412的输出端用于输出读写参考信号，该读写参考信号可以为两位的二进制数，可以分别称之为第一读写参考信号和第二读写参考信号。上述读写逻辑控制组件41的工作原理可参照表一，表一为读写逻辑控制组件41对应的真值表：

表一读写逻辑控制组件41的真值表

待存储数据DIN	读写信号WRITE	第一读写参考信号	第二读写参考信号
				0	1	1	0
0	0	1	1
				1	1	0	1
1	0	1	1

对于上述编程电压切换组件42，本实施例也提供一种逻辑数字电路结构：编程电压切换组件42包括：第一场效应管（记为MN1）、第二场效应管（记为MN2）、第三场效应管（记为MP3）、第四场效应管（记为MP4）和第五场效应管（记为MP5），其中，MN1和MN2为n沟道场效应管，MP3、MP4和MP5为p沟道场效应管。本实施例采用的场效应管可以为对称型场效应管，即场效应管的源极和漏极可互换，因此，本实施例将场效应管的栅极称为控制端，将源极和漏极均称为数据端。其中，n沟道场效应管为当栅极加高电平时导通，加低电平时截止；p沟道场效应管为当栅极加低电平时可导通，加高电平时截止。MN1的控制端与第一与非门411的输出端连接，MN1的第一数据端接地，MN1的第二数据端与MP3的第一数据端连接；MN2的控制端与第二与非门412的输出端连接，MN2的第一数据端接地，MN2的第二数据端与MP4的第一数据端连接；MP3的控制端与MP4的第一数据端连接，MP3的第二数据端与MP5的第一数据端连接；MP4的控制端与MP3的第一数据端连接，MP4的第二数据端与MP5的第一数据端连接；MP5的控制端用于接收器件电压VDD，该器件电压可以为1.8V，MP5的第二数据端用于接收输入电压；MP3的第一数据端和MP4的第一数据端用于输出存储控制信号。

上述读出电路的功能为根据读写信号WRITE，将差分存储电路3中存储的数据读出，可由本领域技术人员通过设计数字电路来实现，也可以采用微控制器来实现。本实施例提供一种具体的实现方式：读出电路包括：读出信号产生组件51和数据读出组件。其中，读出信号产生组件51的输入端接收读写信号WRITE，读出信号产生组件51用于根据读写信号WRITE产生读出信号wr_b；数据读出组件的控制端与读出信号产生组件51连接，接收读出信号wr_b，数据读出组件用于根据读出信号wr_b将差分存储电路3中存储的数据读出。对于读出信号wr_b，可以设定为当读出信号wr_b为低电平信号“0”时，视为无效，为高电平信号“1”时，视为有效。

对于上述读出信号产生组件51，最简单的一种电路结构为包括一个具有两个输入端的或非门，该或非门的第一输入端用于接收读写信号WRITE，其第二输入端还可以用于接收初始化信号POR，该或非门的输出端用于产生读出信号wr_b。初始化信号POR(Power OnReset,又称上电复位)为存储器中的读写控制器发来的信号，在初始化阶段，初始化信号POR由低电平升高并保持一段时间后，下降至低电平，并在初始化结束后，初始化信号POR保持为低电平，以指示各存储单元可以执行存储的操作，当读写控制器发来的读写信号WRITE为“1”写有效时，或非门输出的读出信号wr_b为“0”，表示进入编程时段，由写入电路控制差分存储电路3进行存储数据，当读写信号WRITE为“0”读有效时，或非门输出的读出信号wr_b为“1”，表示进入读出时段，由读出电路读取差分存储电路3中存储的数据。本领域技术人员可以理解的是，上述初始化信号POR并不是读出数据的必要条件，因此，上述或非门可以只接收读写信号WRITE来产生读出信号wr_b。

对于上述数据读出组件，其功能为根据读出信号wr_b执行从差分存储电路3中读取存储的数据，本领域技术人员可设计实现多种电路结构，本实施例提供一种可实现的方式：数据读出组件包括：输出切换构件521、预赋值控制构件522和数据输出构件523。其中，输出切换构件521与读出信号产生组件51连接，用于接收读出信号wr_b，输出切换构件521还与数据输出构件523连接，用于当读出信号wr_b为“1”有效时将存储的数据通过数据输出构件523输出；预赋值控制构件522与读出信号产生组件51连接，用于接收读出信号wr_b，预赋值控制构件522还与数据输出构件523连接，用于当读出信号wr_b为“0”无效时控制数据输出构件523输出初始化数据。

输出切换构件521的功能为当读出信号wr_b有效时将差分存储电路3中存储的数据通过数据输出构件523输出，可参照如下的具体电路结构：输出切换构件521包括第六场效应管（记为MN6）、第七场效应管（记为MN7）、第八场效应管（记为MP8）和第九场效应管（记为MP9），MN6和MN7为n沟道场效应管，MP8和MP9为p沟道场效应管。其中，MN6的控制端与MN7的控制端连接，且与读出信号产生组件51的输出端连接，用于接收读出信号wr_b；MN6的第一数据端与第一浮栅晶体管31的源极连接，MN7的第一数据端与第二浮栅晶体管32的源极连接，用于接收存储的数据；MN6的第二数据端与MP8的第一数据端连接，且与MP9的控制端连接，MN7的第二数据端与MP9的第一数据端连接，且与MP8的控制端连接，MP8的第二数据端和MP9的第二数据端接收电路电压VCC，该电路电压VCC可以为3.3V。上述输出切换构件521的电路结构还能够提供数据锁存功能，以使在读出时段中保持存储的数据，不受待存储数据的数据变化的影响。

预赋值控制构件522的功能为在初始化过程结束后，当读写信号WRITE为写有效，也即读出信号wr_b无效时，控制数据输出构件523输出低电平信号，当读写信号WRITE为读有效，也即读出信号wr_b有效时，控制数据输出构件523输出存储的数据。一种具体的电路结构为：预赋值控制构件522包括第十场效应管（记为MP10）和第十一场效应管（记为MP11），MP10和MP11为p沟道场效应管。MP10的第一数据端与MP8的第一数据端连接，第二数据端接收电路电压VCC，控制端与读出信号产生组件51的输出端连接，用于接收读出信号wr_b；MP11的第一数据端与MP9的第一数据端连接，第二数据端接收电路电压VCC，控制端与读出信号产生组件51的输出端连接，用于接收读出信号wr_b。另外，上述预赋值控制构件522的还能够在初始化或者编程时段中，对MN6的第二数据端和MN7的第二数据端进行充电，在初始化或编程时段结束后，可以提高读取差分存储电路3所存储的数据的准确性。

数据输出构件523受输出切换构件521输出的信号控制，包括一个反相器，该反相器的输入端与输出切换构件的输出端连接，反相器的输出端作为数据输出构件523的输出端，输出数据DOUT。当输出切换构件521输出高电平信号，即数据“1”时，数据输出构件523输出低电平信号，即数据“0”；当输出切换构件521输出低电平信号，即数据“0”时，数据输出构件523输出高电平信号，即数据“1”。反相器可以有多种结构，具体的，可包括第十二场效应管（记为MP12）和第十三场效应管（记为MN13），第MP12为p沟道场效应管，MN13为n沟道场效应管。其中，第MP12的控制端和MN13的控制端连接，且作为数据输出构件523的输入端与MP9的第一数据端连接；第MP12的第二数据端接收电路电压VCC，MN13的第一数据端接地，第MP12的第一数据端与MN13的第二数据端连接，作为数据输出构件523的输出端，输出数据DOUT。

参考图4和图5，图4为本发明实施例一所提供的非易失性存储单元在上电初始化阶段的信号波形图，图5为本发明实施例一所提供的非易失性存储单元在工作阶段的信号波形图。本实施例提供的非易失性存储单元采用上述电路结构，其工作过程可以为：在上电初始化阶段，读写信号WRITE始终为低电平，且在电路电压VCC由0V开始上升的过程中，由读写控制器发送的初始化信号POR随之上升，之后稳定在3.3V并保持一段时间后，再恢复至0V，表示初始化完成，进入工作阶段。在初始化信号POR的电压上升至接近3.3V时，可设定初始化信号POR为高电平“1”，则读出信号产生组件51输出的读出信号wr_b为“0”，预赋值控制构件522中的MP10和MP11的控制端接收读出信号wr_b而导通，输出切换构件521中的MN6和MN7的控制端接收读出信号wr_b而截止，以使预赋值控制构件522输出高电平信号“1”给数据输出构件523，数据输出构件523中的MN13导通，则数据输出构件523输出低电平信号“0”，也即：存储单元输出“0”。在初始化阶段，无论待存储数据如何变化，都不会影响存储单元输出的信号。

非易失性存储单元进入工作阶段，初始化信号POR保持为低电平，以下内容分别从存储数据“0”、读出数据“0”、存储数据“1”、以及读出数据“1”来对存储单元的工作原理进行具体说明：

若从待存储数据输入端输入的数据为“0”，也即：待存储数据DIN为“0”时，当读写信号WRITE为“1”，写有效时，进入编程时段，读写逻辑控制组件41输出的第一读写参考信号为“1”，第二读写参考信号为“0”，编程电压切换组件42中的MN1导通，MN2截止。设定MN1的第二数据端为公共端A，MN2的第二数据端为公共端B，则公共端A的信号为低电平“0”，使得MP4导通。编程电压切换组件42的输入电压通过存储器中的升压电路升压，由电路电压VCC升高至编程电压VPP，当MP5的第二数据端相对于控制端的电压大于MP5自身的阈值电压时，MP5导通，从而公共端B的信号为编程电压16V，可视为高电平。参考上述电路结构可知，编程电压切换组件42发出的存储控制信号即为公共端A和公共端B的信号，并提供给差分存储电路3，即：第一浮栅晶体管31的漏极接收编程电压，第一浮栅晶体管31的栅极接收低电平信号“0”，第二浮栅晶体管32的漏极接收低电平信号“0”，第二浮栅晶体管32的栅极接收编程电压，根据本实施例采用的浮栅晶体管的特性，第一浮栅晶体管31的漏极相对于栅极加编程电压，则第一浮栅晶体管31执行编程操作，浮栅中未存储电荷；而第二浮栅晶体管32的栅极相对于漏极加编程电压，则第二浮栅晶体管32执行擦除操作，浮栅中存储有电荷。并且，在编程时段中，由于初始化信号POR为“0”，且读写信号WRITE为“1”，则读出信号产生组件51输出的读出信号wr_b为“0”，使得预赋值控制构件522中的MP11导通，数据输出构件523中的MN13导通，则该存储单元的输出端保持输出“0”。

当读写信号WRITE为“0”，读有效时，进入读出时段，则读写逻辑控制组件41输出的第一读写参考信号不变，仍为“1”，第二读写参考信号变为“1”，编程电压切换组件42中的MN1导通，MN2也导通。则公共端A的信号和公共端B的信号均为低电平“0”，即：第一浮栅晶体管31的漏极接收“0”，第一浮栅晶体管31的栅极接收“0”，第二浮栅晶体管32的漏极接收“0”，第二浮栅晶体管32的栅极接收“0”。根据本实施例采用的浮栅晶体管的特性，在上述编程阶段中，第一浮栅晶体管31被编程，浮栅中未存储电荷，其阈值电压变小（通常小于-1V），栅极和漏极的电压差为0，则第一浮栅晶体管31导通；而第二浮栅晶体管32被擦除，浮栅中存储有电荷，其阈值电压变大（通常大于4.5V），因此，第二浮栅晶体管32关闭。并且，在读出时段中，由于初始化信号POR为“0”，且读写信号WRITE为“0”，则读出信号产生组件51输出的读出信号wr_b为“1”，使得MN6和MN7导通。设定输出切换构件521中MP8的第一数据端为公共端C，MP9的第一数据端为公共端D，则公共端C经MN6和第一浮栅晶体管31放电，相当于接收信号“0”，使得MP9导通，则MN13的控制端接收电路电压VCC，MN13导通，使得存储单元输出“0”，即为存储的数据。

若从待存储数据输入端输入的数据为“1”，也即：待存储数据DIN为“1”时，当读写信号WRITE为“1”，写有效时，进入编程时段，读写逻辑控制组件41输出的第一读写参考信号为“0”，第二读写参考信号为“1”，编程电压切换组件42中的MN1截止，MN2导通。设定MN1的第二数据端为公共端A，MN2的第二数据端为公共端B，则公共端B的信号为低电平“0”，使得MP3导通。编程电压切换组件42的输入电压通过存储器中的升压电路升压，由电路电压VCC升高至编程电压VPP，当MP5的第二数据端相对于控制端的电压大于MP5自身的阈值电压时，MP5导通，从而公共端A的信号为编程电压。参考上述电路结构可知，编程电压切换组件42发出的存储控制信号即为公共端A和公共端B的信号，并提供给差分存储电路3，即：第一浮栅晶体管31的漏极接收低电平信号“0”，第一浮栅晶体管31的栅极接收编程电压，第二浮栅晶体管32的漏极接收编程电压，第二浮栅晶体管32的栅极接收低电平信号“0”，根据本实施例采用的浮栅晶体管的特性，第一浮栅晶体管31的栅极相对于漏极加编程电压，则第一浮栅晶体管31执行擦除操作，浮栅中存储电荷；而第二浮栅晶体管32的漏极相对于栅极加编程电压，则第二浮栅晶体管32执行编程操作，浮栅中未存储电荷。并且，在编程时段中，由于初始化信号POR为“0”，且读写信号WRITE为“1”，则读出信号产生组件51输出的读出信号wr_b为“0”，使得预赋值控制构件522中的MP11导通，数据输出构件523中的MN13导通，则该存储单元的输出端保持输出“0”。

当读写信号WRITE为“0”，读有效时，进入读出时段，则读写逻辑控制组件41输出的第一读写参考信号变为“1”，第二读写参考信号不变，仍为“1”，编程电压切换组件42中的MN1导通，MN2导通。则公共端A的信号和公共端B的信号均为低电平“0”，即：第一浮栅晶体管31的漏极接收“0”，第一浮栅晶体管31的栅极接收“0”，第二浮栅晶体管32的漏极接收“0”，第二浮栅晶体管32的栅极接收“0”。根据本实施例采用的浮栅晶体管的特性，在上述编程阶段中，第一浮栅晶体管31被擦除，浮栅中存储电荷，其阈值电压变大（通常大于4.5V），则第一浮栅晶体管31关闭；而第二浮栅晶体管32被编程，浮栅中未存储电荷，其阈值电压变小（通常小于-1V），栅极和漏极的电压差为0，因此，第二浮栅晶体管32导通。并且，在读出时段中，由于初始化信号POR为“0”，且读写信号WRITE为“0”，则读出信号产生组件51输出的读出信号wr_b为“1”，使得MN6和MN7导通。设定输出切换构件521中MP8的第一数据端为公共端C，MP9的第一数据端为公共端D，则公共端D经MN7和第二浮栅晶体管32放电，相当于接收信号“0”，使得第MP12的控制端接收低电平信号“0”导通，使得存储单元输出“1”，即为存储的数据。

由上述工作原理可知，若待存储数据为“0”，在一个存储周期内，在编程时段，第一浮栅晶体管31被编程，第二浮栅晶体管32被擦除，在读出时段，存储单元输出数据“0”；若待存储数据为“1”，在一个存储周期内，在编程时段，第一浮栅晶体管31被擦除，第二浮栅晶体管32被编程，在读出时段，存储单元输出数据“1”。也即：在任意一个存储周期内，均有一个浮栅晶体管执行存储数据，另一个浮栅晶体管执行擦除数据，能够实现擦写同时进行，且编程电压的切换只变化一次，相比于现有的存储单元，本实施例提供技术方案缩短了存储数据的时间，进一步节省了功耗，简化了写入数据的操作。本实施例的技术方案通过采用差分存储电路、写入电路和读出电路，其中，写入电路的待存储数据输入端用于输入待存储数据，写入电路的读写信号输入端用于输入读写信号，写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制差分存储电路存储数据，差分存储电路的输入端与写入电路连接，包括两组存储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组存储组件根据存储控制信号执行擦除操作，读出电路与差分存储电路的输出端连接，读出电路的初始化信号输入端用于输入初始化信号，读出电路的读写信号输入端用于输入读写信号，读出电路用于根据读写信号将差分存储电路中存储的数据读出，能够解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入数据的耗时时间，可节约大致一半的时间，更进一步节省了功耗，简化写入读出数据操作。且上述技术方案根据待存储数据和读写信号，选择性的控制四个公共点的电压，来实现数据的存储和读取，逻辑组合较简单，易实现，且大大精简了电路结构，缩小存储单元的体积。上述输出切换构件的电路结构实现了数据锁存功能，以使存储单元输出数据更稳定。

此外，上述实施例提供的技术方案还具有以下优点：

由于差分存储电路在每一个存储周期内都有一个浮栅晶体管处于编程状态，另一个处于擦除状态，使得两个浮栅晶体管的阈值电压存在很大的差值，所以随着时间的流逝，被擦除的浮栅晶体管浮栅中的电子逐渐流逝，其阈值电压也逐渐降低，即便被擦除的浮栅晶体管的阈值电压大幅降低，由于被擦除的浮栅晶体管的阈值电压与被编程的浮栅晶体管的阈值电压还是存在一定的电压差，此电路工作时，被编程的浮栅晶体管的导通电流大于被擦除的浮栅晶体管的导通电流，通过对比导通电流的大小仍能准确的读出存储单元中存储的数据，在一定程度上延长了数据保存的时间。具体原理如下：

例如，当第一浮栅晶体管31被编程，第二浮栅晶体管32被擦除，随着时间的流逝，浮栅晶体管中电子逐渐流失，由于第一浮栅晶体管31被编程，其浮栅中的几乎没有可流失电子，其会保持在低阈值状态，而第二浮栅晶体管32被擦除，其浮栅中的电子会随时间的流逝而大量流失，第二浮栅晶体管的阈值电压将大幅下降，导致不能读出正确的存储数据。而上述实施例提供的技术方案，在读出时段中，由于预赋值控制构件522在初始化或编程时段对公共端C和D都进行了充电，MN6和MN7导通，且公共端A和B均为低电平，由于第一浮栅晶体管和第二浮栅晶体管之间存在一定的阈值差，而第二浮栅晶体管的阈值电压仍大于第一浮栅晶体管的阈值电压，即第二浮栅晶体管的导通电流相对较小。此时，公共端C和D分别通过第一浮栅晶体管31和第二浮栅晶体管32放电，显然，公共端C放电速度较快，MP9较快地向公共端D充电，从而维持公共端D为高电平，进一步阻止了MP8向公共端C充电。MP8、MP9、公共端C和公共端D形成一个正反馈环路，等到公共端C放电完毕，公共端D也稳定地维持在高电平，从而将存储数据准确输出，更能提高数据读出的准确率，在一定程度上延长了数据的保存时间。

同理，在擦除不充分的情况下，数据的保存时间也得到了保障。相对于被充分擦除的浮栅晶体管的而言，被不充分擦除的浮栅晶体管的阈值电压较低，而上述实施例提供的技术方案确保被擦除的浮栅晶体管具备较宽范围的可识别的阈值电压，在相对长的一段保存时间内，存储单元所存储的数据可被正确读出。

实施例二

图6为本发明实施例二所提供的存储器的结构示意图，如图6所示，存储器，包括读写控制器和多个存储单元，该存储单元采用上述实施例所提供的非易失性存储单元，以实现存储和读取数据。读写控制器根据外部输入的数据和控制信息，产生相应的信号输出到各存储单元中，以完成数据的存取，在完成数据的写入后就能够并行输出所有存储单元中存储的数据，而无需额外的读出放大电路，对于上述实施例中的非易失性存储单元，读写控制器至少产生待存储数据和读写信号。各存储单元之间的连接关系可参照现有技术中常用的连接方式，本实施例对此不作限定。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (8)

1.一种非易失性存储单元，其特征在于，包括：差分存储电路、写入电路和读出电路；其中

所述写入电路的待存储数据输入端用于输入待存储数据，所述写入电路的读写信号输入端用于输入读写信号，所述写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制所述差分存储电路存储数据，所述读写信号在读有效和写有效时分别为不同的值；

所述差分存储电路的输入端与所述写入电路连接，所述差分存储电路包括两组存储组件，在一个存储周期内，其中一组存储组件根据所述存储控制信号执行编程操作，且另一组存储组件根据所述存储控制信号执行擦除操作；

所述读出电路与所述差分存储电路的输出端连接，所述读出电路的读写信号输入端用于输入所述读写信号，所述读出电路用于根据所述读写信号将所述差分存储电路中存储的数据输出；

其中，所述写入电路包括：读写逻辑控制组件和编程电压切换组件；

所述读写逻辑控制组件的输入端分别接收所述待存储数据和读写信号，用于根据所述待存储数据和读写信号产生读写参考信号；

所述编程电压切换组件与所述读写逻辑控制组件连接，用于当所述编程电压切换组件的输入电压升高至编程电压时，根据所述读写参考信号输出所述存储控制信号，以控制所述两组存储组件中的其中一组存储器件执行编程操作，且控制另一组存储器件执行擦除操作；或者，所述编程电压切换组件用于根据所述读写参考信号输出所述存储控制信号，以控制所述两组存储组件输出所述存储的数据；

所述读出电路包括：读出信号产生组件和数据读出组件；

所述读出信号产生组件的输入端接收所述读写信号，所述读出信号产生组件用于根据所述读写信号产生读出信号；

所述数据读出组件的控制端与所述读出信号产生组件连接，接收所述读出信号，所述数据读出组件用于根据所述读出信号将所述差分存储电路中存储的数据读出；

所述数据读出组件包括：输出切换构件、预赋值控制构件和数据输出构件；

所述输出切换构件与所述读出信号产生组件连接，用于接收所述读出信号，所述输出切换构件还与所述数据输出构件连接，用于当所述读出信号有效时将所述存储的数据通过所述数据输出构件输出；

所述预赋值控制构件与所述读出信号产生组件连接，用于接收所述读出信号，所述预赋值控制构件还与所述数据输出构件连接，用于当所述读出信号无效时控制所述数据输出构件输出初始化数据。

2.根据权利要求1所述的非易失性存储单元，其特征在于，所述两组存储组件包括第一浮栅晶体管和第二浮栅晶体管，所述第一浮栅晶体管的栅极与所述第二浮栅晶体管的漏极连接，所述第二浮栅晶体管的栅极与所述第一浮栅晶体管的漏极连接；

所述第一浮栅晶体管的漏极和所述第二浮栅晶体管的漏极分别与所述写入电路的输出端连接；

所述第一浮栅晶体管的源极和所述第二浮栅晶体管的源极分别与所述读出电路的数据输入端连接。

3.根据权利要求2所述的非易失性存储单元，其特征在于，所述读写逻辑控制组件包括：第一与非门和第二与非门；

所述第一与非门的第一输入端用于接收所述待存储数据，第二输入端用于接收所述读写信号，输出端与所述第二与非门的第一输入端连接，所述第二与非门的第二输入端用于接收所述读写信号，所述第一与非门的输出端和所述第二与非门的输出端用于输出所述读写参考信号。

4.根据权利要求3所述的非易失性存储单元，其特征在于，所述编程电压切换组件包括：第一场效应管、第二场效应管、第三场效应管、第四场效应管和第五场效应管，所述第一场效应管和第二场效应管为n沟道场效应管，所述第三场效应管、第四场效应管和第五场效应管为p沟道场效应管；

所述第一场效应管的控制端与所述第一与非门的输出端连接，所述第一场效应管的第一数据端接地，所述第一场效应管的第二数据端与所述第三场效应管的第一数据端连接；

所述第二场效应管的控制端与所述第二与非门的输出端连接，所述第二场效应管的第一数据端接地，所述第二场效应管的第二数据端与所述第四场效应管的第一数据端连接；

所述第三场效应管的控制端与所述第四场效应管的第一数据端连接，所述第三场效应管的第二数据端与所述第五场效应管的第一数据端连接；

所述第四场效应管的控制端与所述第三场效应管的第一数据端连接，所述第四场效应管的第二数据端与所述第五场效应管的第一数据端连接；

所述第五场效应管的控制端用于接收器件电压，所述第五场效应管的第二数据端用于接收所述输入电压；

所述第三场效应管的第一数据端和所述第四场效应管的第一数据端用于输出存储控制信号。

5.根据权利要求2所述的非易失性存储单元，其特征在于，所述读出信号产生组件包括一个或非门；

所述或非门的第一输入端用于接收所述读写信号，所述或非门的第二输入端还用于接收初始化信号，输出端用于产生读出信号。

6.根据权利要求2所述的非易失性存储单元，其特征在于：

所述输出切换构件包括第六场效应管、第七场效应管、第八场效应管和第九场效应管，所述第六场效应管和第七场效应管为n沟道场效应管，所述第八场效应管和第九场效应管为p沟道场效应管；

所述第六场效应管的控制端与第七场效应管的控制端连接，且与所述读出信号产生组件的输出端连接，用于接收所述读出信号；所述第六场效应管的第一数据端与所述第一浮栅晶体管的源极连接，所述第七场效应管的第一数据端与所述第二浮栅晶体管的源极连接，用于接收所述存储的数据；所述第六场效应管的第二数据端与所述第八场效应管的第一数据端连接，且与所述第九场效应管的控制端连接，所述第七场效应管的第二数据端与所述第九场效应管的第一数据端连接，且与所述第八场效应管的控制端连接，所述第八场效应管的第二数据端和第九场效应管的第二数据端接收电路电压；

所述预赋值控制构件包括第十场效应管和第十一场效应管，所述第十场效应管和第十一场效应管为p沟道场效应管；

所述第十场效应管的第一数据端与所述第八场效应管的第一数据端连接，所述第十场效应管的第二数据端接收所述电路电压，所述第十场效应管的控制端与所述读出信号产生组件的输出端连接，用于接收所述读出信号；第十一场效应管的第一数据端与所述第九场效应管的第一数据端连接，第十一场效应管的第二数据端接收所述电路电压，第十一场效应管的控制端与所述读出信号产生组件的输出端连接，用于接收所述读出信号；

所述数据输出构件包括反相器，所述反相器的输入端与所述输出切换构件的输出端连接，所述反相器的输出端作为所述数据输出构件的输出端，输出所述存储的数据。

7.根据权利要求2-6任一项所述的非易失性存储单元，其特征在于，所述浮栅晶体管为浮栅隧道氧化层晶体管。

8.一种存储器，包括读写控制器和多个存储单元，其特征在于，所述存储单元采用如权利要求1-7任一项所述的非易失性存储单元。