CN110189782A - 半导体器件 - Google Patents

Abstract

本申请的各实施例涉及半导体器件。提供了能够稳定地处理具有低压电源的电压电平的信号的半导体器件。半导体器件包括具有根据阈值电压的电平变化存储数据的多个存储晶体管和向存储晶体管的每个栅极提供每个电压的多个存储栅极线的第一存储块和第二存储块。半导体器件还包括：与第一存储块对应地设置的用于驱动多个存储栅极线的第一电压控制线和第二电压控制线以及与第二存储块对应地设置的用于驱动多个存储栅极线的第三电压控制线和第四电压控制线。该半导体器件还包括用于驱动第一电压控制线和第三电压控制线的第一译码器；用于驱动第二电压控制线和第四电压控制线的第二译码器；以及控制要提供给第一译码器和第二译码器的电压的电压控制电路。

Description

半导体器件

相关申请的交叉引用

于2018年2月22日提交的日本专利申请No.2018-030032的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

技术领域

本公开涉及电平转换电路，并且还涉及输出具有与输入信号不同的电压的输出信号的译码电路。

背景技术

用于逻辑混合非易失性存储器电路的电源是各种各样的。在逻辑电路部分中通常使用低压电源(VDD，约1V)，在非易失性存储器的外围电路中通常使用中压电源(VCC，约3V)，并且进一步，通过提升来自中压电源的电压而生成的正高压电源(VPP，最大约11V)和负高压电源(VEE，最大约-8V)用于在存储单元中进行写入和擦除(参考日本未审查专利申请公开No.2011-165269)。

用于逻辑电路部分的低压MOS晶体管正在逐渐缩小，并且小型化逐年推进。据此，有必要在耐压方面以较低的电源电压来操作晶体管，这导致降低低压电源的电压。

另一方面，形成诸如闪存等非易失性存储器部分的高压MOS晶体管难以小型化并且仍然保持中压和高压。

处理高电压的译码电路基本上需要由高压MOS晶体管来形成。然而，译码电路需要处理其内部的低压电源电平的信号。

当低压电源的电压电平变得低于高压MOS晶体管的阈值电压时，出现如下情况：具有低压电源的电压电平的信号不能正常处理。

发明内容

为了解决上述问题，本发明提供了一种能够稳定地处理具有低压电源的电压电平的信号的半导体器件。

根据说明书的描述和附图，其他目的和新颖特征将很清楚。

根据本公开的各方面的一种半导体器件包括具有根据阈值电压的电平变化存储数据的多个存储晶体管以及向存储晶体管的每个栅极提供每个电压的多个存储栅极线的第一存储块和第二存储块。半导体器件还包括：对应于第一存储块而设置的用于驱动多个存储栅极线的第一电压控制线和第二电压控制线以及对应于第二存储块而设置的用于驱动多个存储栅极线的第三电压控制线和第四电压控制线。该半导体器件还包括用于驱动第一电压控制线和第三电压控制线的第一译码器；用于驱动第二电压控制线和第四电压控制线的第二译码器；以及用于控制要提供给第一译码器和第二译码器的电压的电压控制电路。在写入操作之前，电压控制电路向第一译码器提供第一电压和低于第一电压的第二电压，并且向第二译码器提供在第一电压与第二电压之间的第三电压以及第二电压。在写入操作模式下，电压控制电路向第一译码器提供第一电压和第三电压，并且向第二译码器提供在第三电压与第二电压之间的第四电压和低于第二电压的第五电压。

根据一个实施例，半导体器件可以稳定地处理具有低压电源的电压电平的信号。

附图说明

图1是示出根据第一实施例的半导体器件的结构的框图；

图2是示出图1中的闪存模块(FMDL)的结构的框图；

图3A、3B、3C和3D是各自示出以表格形式在数据写入模式下施加到存储单元的电压的示例的视图；

图4A、4B、4C和4D是各自示出以表格形式在数据擦除模式下施加到存储单元的电压的示例的视图；

图5A、5B、5C和5D是各自示出图2中的高压开关电路的一种具体结构示例的视图；

图6A、6B、6C和6D是各自示出图2中的高压开关电路的另一具体结构示例的视图；

图7是用于描述在高压开关电路的写入和擦除模式下的升压电源的所选择的状态的视图；

图8是用于描述高压译码电路24和MG驱动器电路23的详细结构的视图；

图9是用于描述驱动块译码器24a中的高电位侧的电压控制线的MGBP译码器的结构的视图；

图10是用于描述驱动块译码器24a中的低电位侧的电压控制线的MGBN译码器的结构的视图；

图11是用于描述驱动栅极译码器24b中的电压控制线的MGP译码器的结构的视图；

图12是用于描述驱动栅极译码器24b中的电压控制线的MGN译码器的结构的视图；

图13是用于描述锁存型电平转换器的结构的电路图；

图14是用于描述高压译码器电路中的写入和擦除状态下的电压控制线和存储栅极线的状态的视图；

图15是用于描述用于实现存储单元的偏置状态的每个状态下的升压电压的输出示例的视图；

图16是用于描述写入模式下的电压和电压控制线的时序图；

图17是用于描述擦除操作模式下的电压和电压控制线的时序图；

图18是用于描述根据第二实施例的锁存型电平转换器的结构的电路图；

图19是用于描述根据第二实施例的块译码器24a中的MGBN译码器的结构的视图；

图20是用于描述根据第二实施例的擦除操作模式下的电压和电压控制线的时序图；

图21是用于描述根据第三实施例的块译码器24a中的MGBN译码器的结构的视图；

图22是用于描述根据第三实施例的电平转换器213的结构的视图；

图23是用于描述根据第四实施例的升压电路和高压开关电路的框图；

图24是用于描述根据第四实施例的修改示例的升压电路和高压开关电路的框图；

图25是用于描述根据第四实施例的VEES开关的结构的视图；以及

图26是用于描述根据第五实施例的高压开关电路的视图。

具体实施方式

在下文中，将参考附图具体描述每个实施例。尽管将包括闪存模块的微计算机描述为包括电平转换器的半导体器件的一个示例，但是半导体器件不限于以下示例。例如，半导体器件可以仅由闪存形成。本公开的技术可以应用于任何半导体器件，只要其包括电平转换器。

在以下描述中，相同的附图标记附于相同或相应的部分，并且其描述不再重复。

第一实施例

[微计算机]

图1是示出根据第一实施例的半导体器件的结构的框图。

图1示出了作为半导体器件的示例的微计算机或微控制器单元(MCU：微控制器单元)1的结构。

参考图1，例如，根据互补金属氧化物半导体(CMOS)集成电路制造技术，在单晶硅等的一个半导体芯片上形成微计算机1。

如图1所示，微计算机1包括中央处理单元(CPU)2、随机存取存储器(RAM)5和闪存模块(FMDL)6。中央处理单元2包括指令控制单元和用于执行指令的执行单元。随机存取存储器5用于中央处理单元2的工作区域。闪存模块6被提供作为存储数据和程序的非易失性存储器模块。

微计算机1还包括直接存储器访问控制器(DMAC)3、总线接口电路(BIF)4、闪存定序器(FSQC)7、外部输入/输出端口(PRT)8和9、计时器(TMR)10、时钟脉冲发生器(CPG)11、高速总线(HBUS)12和外围总线(PBUS)13。

总线接口电路4在高速总线12与外围总线13之间执行总线接口控制或总线桥控制。闪存定序器7对闪存模块(FMDL)6执行命令访问控制。时钟脉冲发生器11生成用于控制微计算机1的内部时钟CLK。

微计算机1的总线结构没有特别限制，但是在图1的情况下，提供了高速总线(HBUS)12和外围总线(PBUS)13。高速总线12和外围总线13没有特别限制，但是每个包括数据总线、地址总线和控制总线。通过提供高速总线12和外围总线13这两个总线，与将所有电路耦合到一个公共总线的情况相比，可以减少总线的负载，并且确保了高速访问操作。

高速总线12耦合中央处理单元2、直接存储器访问控制器3、总线接口电路4、随机存取存储器5和闪存模块6。外围总线13耦合闪存定序器7、外部输入/输出端口8和9、计时器10和时钟脉冲发生器11。

微计算机1还包括与振荡器耦合或提供有外部时钟的时钟端子XTAL和EXTAL、指示待机状态的外部硬件待机端子STB、以及指示复位的外部复位端子RES。微计算机1还包括用于分别接收数字电路的电源电压VDD、模拟电路的电源电压VCC和接地电压VSS的端子。

为了方便起见，图1将闪存定序器7示出为逻辑电路并且将阵列结构的闪存模块6示出为单独的电路块，因为它们是使用不同的CAD工具设计的；然而，这两者可以组合在一起并且形成为一个闪存模块6。

闪存模块6通过专用于读取的高速访问端口(HACSP)15耦合到高速总线(HBUS)12。中央处理单元2或直接存储器访问控制器3可以经由高速访问端口15通过高速总线12获取对闪存模块6的读取访问。当获取对闪存模块6的写入和初始化访问时，中央处理单元2或直接存储器访问控制器3通过外围总线(PBUS)13经由总线接口电路4向闪存定序器7发出命令。响应于该命令，闪存定序器7经由低速访问端口(LACSP)14通过外围总线PBUS控制闪存模块的初始化和写入操作。

[闪存模块]

图2是示出图1的闪存模块(FMDL)的结构的框图。

闪存模块6包括存储单元阵列21、CG驱动器电路22、MG驱动器电路23、高压译码电路24、高压开关电路25、升压电路26和读出放大器/写入控制电路27。

存储单元阵列21包括以阵列形状布置的多个存储单元MC。在图2中，通常仅示出一个存储单元MC。如图2至4D所示，将以金属氧化物氮化硅(MONOS)型的存储单元MC为例来描述本公开。然而，本公开的技术可以应用于浮栅型等的任何其他存储单元MC。MONOS型存储单元MC的详细结构将在图3A至3D中描述。

此外，存储单元阵列21包括多个存储栅极线MGL、多个控制栅极线CGL、以及对应于多个存储单元MC的各行而设置的多个源极线SL和对应于多个存储单元MC的各列而设置的多个位线BL，作为存储单元MC的控制信号线。图2典型地示出了耦合到一个存储单元MC的控制信号线。

CG驱动器电路22包括用于通过生成控制栅极(CG)信号来驱动控制栅极线CGL的多个栅极驱动器。

MG驱动器电路23包括用于通过生成存储栅极(MG)信号来驱动存储栅极线MGL的多个栅极驱动器。

升压电路26包含用于生成各种尺寸的升压电压，并且将其提供给高压译码电路24的电荷泵电路。具体地，升压电路26生成用于写入MG的正电压VPPA、用于写入非选择的MG的正电压VPPC、用于写入SL的正电压VPPB、耐压弛豫正电压VPPR、用于擦除MG的负电压VEE、用于擦除验证MG的负电压VEEV、以及高压开关控制负电压VEES。

在下文中，在某些情况下，用于写入MG的正电压VPPA被称为高电源电压VPPA，用于写入非选择的MG的正电压VPPC被称为中间电压VPPC，并且耐压弛豫正电压VPPR被称为中间电压VPPR。中间电压VPPC和中间电压VPPR中的每个是在高电源电压VPPA和地电压VSS的中间的电压值。在以下实施例中，中间电压VPPR被设置为在高电源电压VPPA和中间电压VPPC的中间的电压值。

高压开关电路25通过选择由升压电路26生成的各种升压电压来生成电压。

具体地，高压开关电路25生成电压VMGPP、电压VMGPN、电压VMGNP、电压VMGNN、电压VMGBPP、电压VMGBPN、电压VMGBNP、电压VMGBNN、电压VSLP和电压VSLN。

高压开关电路25将生成的电压提供给高压译码电路24作为用于译码器的电源电压。

高压译码电路24向MG驱动器电路23和源极线SL提供高电压。更具体地，高压译码电路24使用由高压开关电路25生成的用于译码器的电源电压，将译码信号提供给MG驱动器电路23，并且生成要提供给每个源极线SL的源极线信号。

读出放大器/写入控制电路27通过位线BL读出所选择的存储单元的存储内容，并且通过位线BL将存储的内容写入所选择的存储单元。

[向存储单元提供电压]

接下来，将描述从CG驱动器电路22、MG驱动器电路23、高压译码电路24和读出放大器/写入控制电路27向所选择/非选择的块中的所选择/非选择的存储单元提供的每个电压的示例。

图3A至3D和4A至4D所示的值仅是用于描述的一个示例，并且值不限于这些值。

(在数据写入中提供给存储单元的电压的示例)

图3A至3D是各自示出以表格形式在数据写入中施加到存储单元的电压的示例的视图。

首先，参考图3A，将简要描述MONOS型非易失性存储单元MC的结构。存储单元MC包括控制栅极(CG)81、氮化硅膜82、存储栅极(MG)83、源极84和漏极85。控制栅极81穿过绝缘层(未示出)形成在P型硅基底80的表面上。氮化硅膜82形成在控制栅极81的侧壁上，作为包括氧化硅膜(未示出)、氮化硅膜82和氧化硅膜(未示出)的氧化物氮化物氧化物(ONO)膜。侧壁结构的存储栅极83形成在ONO膜上。通过注入N型掺杂剂，源极84和漏极85分别形成在控制栅极81和存储栅极83的两侧。源极84耦合到相应的源极线SL，并且漏极85耦合到相应的位线BL。

接下来，将描述在数据写入中施加到存储单元MC的电压。由于具有如需要耐压弛豫的高电压的电极是存储栅极MG，所以在下文中将说明存储栅极MG的施加电压。

对于图3A所示的所选择的块中的所选择的存储单元，电压VMGPP施加到所选择的存储栅极MG。在写入模式下，选择电压VPPA作为电压VMGPP。作为一个示例，电压VPPA变为约6.4至11[V]的电压。

对于图3B所示的所选择的块中的非选择的存储单元，电压VMGPN施加到非选择的存储栅极MG。在写入模式下，选择电压VPPC作为电压VMGPN。作为一个示例，电压VPPC是约1.0[V]的电压。

对于图3C所示的非选择的块中的所选择的存储单元，电压VMGNP施加到所选择的存储栅极MG。在写入模式下，选择电压VDD作为电压VMGNP。作为一个示例，电压VDD是约1.0[V]的电压。

对于图3D所示的非选择的块中的非选择的存储单元，电压VMGNN施加到非选择的存储栅极MG。在写入模式下，选择电压VDD作为电压VMGNN。作为一个示例，电压VDD是约1.0[V]的电压。

(在数据擦除中施加到存储单元的电压的示例)

图4A至4D是各自示出以表格形式在数据擦除中施加到存储单元的电压的示例的视图。由于具有如需要耐压弛豫的负高电压的电极是存储栅极MG，所以在下文中将说明存储栅极MG的施加电压。

对于图4A所示的所选择的块中的所选择的存储单元，在擦除模式下，电压VMGNN施加到所选择的存储栅极MG。在擦除模式下，选择电压VEEM作为电压VMGNN。作为一个示例，电压VEEM是约-3.3至-8[V]的电压。

对于图4B所示的所选择的块中的非选择的存储单元，在擦除模式下，电压VMGPN施加到非选择的存储栅极MG。在擦除模式下，选择电压VDD作为电压VMGPN。作为一个示例，电压VDD是约1.0[V]的电压。

对于图4C所示的非选择的块中的所选择的存储单元，在擦除模式下，电压VMGPN施加到所选择的存储栅极MG。在擦除模式下，选择电压VDD作为电压VMGPN。作为一个示例，电压VDD是约1.0[V]的电压。

对于图4D所示的非选择的块中的非选择的存储单元，在擦除模式下，电压VMGPN施加到非选择的存储栅极MG。在擦除模式下，选择电压VDD作为电压VMGPN。作为一个示例，电压VDD是约1.0[V]的电压。

[高压开关电路]

图5A至5D是各自示出图2中的高压开关电路的一个具体结构示例的视图。

图5A示出了生成电压VMGBPP的电路。电压控制线L0提供电压VMGBPP。

电压VPPA经由开关31提供给电压控制线L0，并且电压VDD经由开关32提供给电压控制线L0。

根据操作模式，选择电压VPPA和电压VDD之一，并且将其提供给电压控制线L0作为电压VMGBPP。

作为开关31，使用一级或更多级的PMOS晶体管。作为开关32，使用一级或更多级的N沟道MOS晶体管。在图5A中，为简化起见，开关31和32被示出为一级MOS晶体管；然而，如果需要耐压，则可以使用几级MOS晶体管，并且可以插入耐压弛豫MOS晶体管。类似地，如果需要耐压，则可以使用几级MOS晶体管用于后面描述的开关33至40，并且可以在那里插入耐压弛豫MOS晶体管。

选择信号selbpp_a和selbpp_d是分别用于选择电压VPPA和VDD的VDD电平的选择信号。

选择信号selbpp_a和selbpp_d分别由正电压电平转换器41和42转换为VPPA/VDD电平。

图5B示出了生成电压VMGBPN的电路。电压控制线L1提供电压VMGBPN。

电压VPPC经由开关33提供给电压控制线L1，电压VSS经由开关34提供给电压控制线L1，并且电压VEEM经由开关35提供给电压控制线L1。

根据操作模式，选择电压VPPC、VSS和VEEM之一，并且将其提供给电压控制线L1作为电压VMGBPN。

作为开关33，使用一级或更多级的PMOS晶体管。作为开关34和35，使用一级或更多级的N沟道MOS晶体管。

选择信号selbpn_c、selbpn_g和selbpn_s是分别用于选择电压VPPC、VSS和VEEM的VDD电平的选择信号。

选择信号selbpn_c由正电压电平转换器43转换为VPPC/VDD电平。

选择信号selbpn_g和selbpn_s分别由负电压电平转换器44和45转换为VCC/VEEM电平。

此时，在开关34中，负电压电平转换器的正电源需要高于电压VDD的电压，例如电压VCC，因为电压VDD的栅极电平太低而不能通过电压VSS。

图5C示出了生成电压VMGBNP的电路。电压控制线L2提供电压VMGBNP。

电压VPPC经由开关36提供给电压控制线L2，并且电压VDD经由开关37提供给电压控制线L2。

作为开关36，使用一级或更多级的PMOS晶体管。作为开关37，使用一级或更多级的N沟道MOS晶体管。

根据操作模式，选择电压VPPC和VDD之一，并且将其提供给电压控制线L2作为电压VMGBNP。

选择信号selbnp_c和选择信号selbpp_d是分别用于选择电压VPPC和电压VDD的VDD电平的选择信号。

选择信号selbnp_c和selbpp_d分别由正电压电平转换器46和47转换为VPPC/VDD电平。

图5D示出了生成电压VMGBNN的电路。电压控制线L3提供电压VMGBNN。

电压VSS经由开关38提供给电压控制线L3，电压VEES经由开关39提供给电压控制线L3，并且电压VEEM经由开关40提供给电压控制线L3。

根据操作模式，选择电压VSS、VEES和VEEM之一，并且将其提供给电压控制线L3作为电压VMGBNN。

作为开关38至40，使用一级或更多级的NMOS晶体管。选择信号selbnn_g、selbnn_s和selbnn_m是分别用于选择电压VSS、VEES和VEEM的VDD电平的选择信号。

选择信号selbnn_g、selbnn_s和selbnn_m分别由负电压电平转换器48、49和50转换为VCC/VEEM电平。

图6A至6D是各自示出图2中的高压开关电路的另一具体示例的视图。图6A示出了生成电压VMGPP的电路。

电压控制线L4提供电压VMGPP。电压VPPA经由开关51提供给电压控制线L4，并且电压VDD经由开关52提供给电压控制线L4。

根据操作模式，选择电压VPPA和VDD之一，并且将其提供给电压控制线L4作为电压VMGPP。

选择信号selgpp_a和selgpp_d是分别用于选择电压VPPA和电压VDD的VDD电平的选择信号。

选择信号selgpp_a和selgpp_d分别由正电压电平转换器62和63转换为VPPA/VDD电平。

图6B示出了生成电压VMGPN的电路。电压控制线L5提供电压VMGPN。

电压VPPC经由开关53提供给电压控制线L5，电压VSS经由开关54提供给电压控制线L5，并且电压VEES经由开关55提供给电压控制线L5。

根据操作模式，选择电压VPPC、VSS和VEES之一，并且将其提供给电压控制线L5作为电压VMGPN。

选择信号selgpn_c、selgpn_g和selgpn_s是分别用于选择电压VPPC、VSS和VEES的VDD电平的选择信号。

选择信号selgpn_c由正电压电平转换器64转换为VPPC/VDD电平，并且选择信号selgpn_g和selgpn_s分别由负电压电平转换器65和66转换为VCC/VEES电平。

图6C示出了生成电压VMGNP的电路。电压控制线L6提供电压VMGNP。

电压VPPA经由开关56提供给电压控制线L6，并且电压VPPC经由开关57提供给电压控制线L6，并且电压VDD经由开关58提供给电压控制线L6。

根据操作模式，选择电压VPPA、VPPC和VDD之一，并且将其提供给电压控制线L6作为电压VMGNP。

选择信号selgnp_a、selgnp_c和selgnp_d是分别用于选择电压VPPA、VPPC和VDD的VDD电平的选择信号。

选择信号selgnp_a、selgnp_c和selgnp_d分别由正电压电平转换器67、68和69转换为VPPA/VDD电平。

图6D示出了生成电压VMGNN的电路。电压控制线L7提供电压VMGNN。

电压VDD经由开关59提供给电压控制线L7，电压VSS经由开关60提供给电压控制线L7，并且电压VEEM经由开关61提供给电压控制线L7。

根据操作模式，选择电压VDD、VSS和VEEM之一，并且将其提供给电压控制线L7作为电压VMGNN。

选择信号selgnn_d、selgnn_g和selgnn_m是分别用于选择电压VDD、VSS和VEEM的VDD电平的选择信号。

选择信号selgnn_g和selgnnm由负电压电平转换器70和71转换为VCC/VEEM电平。

具有VDD/VSS电平的选择信号selgnn_d可以照原样使用。图7是用于描述高压开关电路的写入和擦除模式下的升压电源的所选择的状态的视图。

参考图7，描述了在写入状态与擦除状态之间切换要生成的电压的模式。

电压VMGBPP在电压VPPA与电压VDD之间切换。电压VMGBPN在电压VPPC、VSS和VEES之间切换。

电压VMGBNP在电压VPPC与VDD之间切换。电压VMGBNN在电压VSS、VEES和VEEM之间切换。

电压VMGPP在电压VPPA与VDD之间切换。电压VMGPN在电压VPPC、VSS和VEES之间切换。

电压VMGNP在电压VPPA、VPPC和VDD之间切换。电压VMGNN在电压VDD、VSS和VEEM之间切换。

尽管可能提供一些附加的开关来应对验证模式和测试模式，但是其这里被省略。

图8是用于描述高压译码电路24和MG驱动器电路23的详细结构的视图。

参考图8，高压译码电路24包括为MG驱动器电路23中的驱动器晶体管生成源极电位的块译码器24a和为MG驱动器电路23中的驱动器晶体管生成栅极电位的栅极译码器24b。

在该示例中，描述通常具有所选择的块/非选择的块中的每个的情况。

MG驱动器电路23包括驱动存储栅极线MGL_ss、MGL_us、MGL_su和MGL_uu的栅极驱动器231至234。

存储栅极线MGL_ss耦合到所选择的块的存储栅极。存储栅极线MGL_us耦合到所选择的块中的非选择的存储栅极。

存储栅极线MGL_su耦合到非选择的块中的非选择的存储栅极。存储栅极线MGL_uu耦合到非选择的块中的非选择的存储栅极。

栅极驱动器231至234中的每个包括P沟道MOS晶体管和N沟道MOS晶体管。

栅极驱动器231的P沟道MOS晶体管设置在电压控制线MGBPL_s与存储栅极线MGL_ss之间，并且其栅极耦合到电压控制线MGPL_s。

栅极驱动器231的N沟道MOS晶体管设置在存储栅极线MGL_ss与电压控制线MGBNL_s之间，并且其栅极耦合到电压控制线MGNL_s。

栅极驱动器232的P沟道MOS晶体管设置在电压控制线MGBPL_s与存储栅极线MGL_us之间，并且其栅极耦合到电压控制线MGPL_u。

栅极驱动器232的N沟道MOS晶体管设置在存储栅极线MGL_us与电压控制线MGBNL_s之间，并且其栅极耦合到电压控制线MGNL_u。

栅极驱动器233的P沟道MOS晶体管设置在电压控制线MGBPL_u与存储栅极线MGL_su之间，并且其栅极耦合到电压控制线MGPL_s。

栅极驱动器233的N沟道MOS晶体管设置在存储栅极线MGL_su与电压控制线MGBNL_u之间，其栅极耦合到电压控制线MGNL_s。

栅极驱动器234的P沟道MOS晶体管设置在电压控制线MGBPL_u与存储栅极线MGL_uu之间，并且其栅极耦合到电压控制线MGPL_u。

栅极驱动器234的N沟道MOS晶体管设置在存储栅极线MGL_uu与电压控制线MGBNL_u之间，并且其栅极耦合到电压控制线MGNL_u。

电压控制线MGPL_s、MGNL_s、MGPL_u和MGNL_u相对于同一列共同设置在所选择的块和非选择的块中。

在接收到电压VMGBPP、VMGBPN、VMGBNP和VMGBNN时，块译码器24a分别驱动电压控制线MGBPL_s、MGBNL_s、MGBPLv_u和MGBNL_u。

块译码器24a包括MGBP译码器200和MGBN译码器210。

在接收到电压VMGBPP和VMGBPN时，GBP译码器200驱动电压控制线MGBPL_s和MGBPL_u。

在接收到电压VMGBNP和VMGBNN时，MGBN译码器210驱动电压控制线MGBNL_s和MGBNL_u。

在接收到电压VMGBPP、VMGBPN、VMGBNP和VMGBNN时，栅极译码器24b分别驱动电压控制线MGPL_s、MGL_s、MGPL_u和MGNL_u。

栅极译码器24b包括MGP译码器220和MGN译码器230。在接收到电压VMGPP和VMGPN时，MGP译码器220驱动电压控制线MGPL_s和MGPL_u。

在接收到电压VMGNP和VMGNN时，MGN译码器230驱动电压控制线MGNL_s和MGNL_u。

在图8中，考虑到MG驱动器电路23中的耐压弛豫，栅极译码器24b被分别描述为用于MG驱动器电路23中的P沟道MOS晶体管的栅极的MGP译码器220和用于MG驱动器电路23中的N沟道MOS晶体管的栅极的MGN译码器230。当MG驱动器电路23具有耐压容差时，用于P沟道MOS晶体管栅极的译码器和用于N沟道MOS晶体管栅极的译码器可以用作为栅极译码器24b的公共栅极译码器代替。

在这种情况下，电压控制线MGPL_s和MGPL_u可以用公共电压控制线代替，并且电压控制线MGNL_s和MGNL_u可以用公共电压控制线代替。

图9是用于描述驱动块译码器24a中的高电位侧的电压控制线的MGBP译码器200的结构的视图。

参考图9，MGBP译码器200包括驱动电压控制线MGBPL_s的驱动器电路202a、驱动电压控制线MGBPL_u的驱动器电路202b、控制驱动器电路202a的锁存型电平转换器201a和控制驱动器电路202b的锁存型电平转换器201b。

驱动器电路202a和202b以及锁存型电平转换器201a和201b接收电压VMGBPP和VMGBPN作为高电位侧和低电位侧的电压。

锁存型电平转换器201a和201b接收块选择信号。上述转换器接收VDD电平的块选择信号BLKP_s和BLKP_u作为控制信号。

针对块的数目，输入块选择信号。在该示例中，示出了提供两个块作为多个块的示例的情况，并且描述了通常提供所选择的块/非选择的块中的每个的情况。

在该示例中，块选择信号BLKP_s被设置为“H”电平。块选择信号BLKP_u被设置为“L”电平。

块选择信号BLKP_s和BLKP_u用于分别控制所有选择的/非选择的，并且它们不一定是相同的信号。

块选择信号BLKP_s由锁存型电平转换器201a从VDD/VSS电平转换为电压VMGBPP/VMGBPN电平。

块选择信号BLKP_u由锁存型电平转换器201b从VDD/VSS电平转换为电压VMGBPP/VMGBPN电平。

驱动器电路202a和202b根据由锁存型电平转换器201a和201b转换的信号来驱动电压控制线MGBPL_s和MGBPL_u。

图10是用于描述驱动块译码器24a中的低电位侧的电压控制线的MGBN译码器的结构的视图。

参考图10，MGBN译码器包括驱动电压控制线MGBNL_s的驱动器电路212a、驱动电压控制线MGBNL_u的驱动器电路212b、控制驱动器电路212a的锁存型电平转换器211a和控制驱动器电路212b的锁存型电平转换器211b。

驱动器电路212a和212b以及锁存型电平转换器211a和211b接收电压VMGBNP和VMGBNN作为高电位侧和低电位侧的电压。

块选择信号被输入到锁存型电平转换器211a和211b。VDD电平的控制信号BLKN_s和BLKN_u被输入作为块选择信号。

针对块的数目，输入块选择信号。在该示例中，示出了提供两个块作为若干块的情况，并且描述了通常提供所选择的块/非选择的块中的每个的情况。

在该示例中，块选择信号BLKN_s被设置为“H”电平。块选择信号BLKN_u被设置为“L”电平。

控制信号BLKN_s和BLKN_u用于分别控制所有选择的/非选择的，并且它们不是相同的信号。

块选择信号BLKN_s由锁存型电平转换器211a从VDD/VSS电平转换为电压VMGBNP/VMGBNN电平。

块选择信号BLKN_u由锁存型电平转换器211b从VDD/VSS电平转换为电压VMGBNP/VMGBNN电平。

驱动器电路212a和212b根据由锁存型电平转换器211a和211b转换的信号来驱动电压控制线MGBNL_s和MGBNL_u。

图11是用于描述驱动栅极译码器24b中的电压控制线的MGP译码器的结构的视图。

参考图11，MGP译码器包括驱动电压控制线MGPL_s的驱动器电路222a、驱动电压控制线MGPL_u的驱动器电路222b、控制驱动器电路222a的锁存型电平转换器221a和控制驱动器电路222b的锁存型电平转换器221b。

驱动器电路222a和222b以及锁存型电平转换器221a和221b接收电压VMGPP和VMGPN作为高电位侧和低电位侧的电压。

锁存型电平转换器221a和221b接收栅极选择信号。它们接收VDD电平的栅极选择信号GATE_s和GATE_u作为控制信号。

针对每个块中的存储单元的行数，输入栅极选择信号。在该示例中，示出了在每个块中提供两行存储单元的情况，并且描述了通常提供所选择的栅极/非选择的栅极中的每个的情况。

在该示例中，栅极选择信号GATE_s被设置为“H”电平。栅极选择信号GATE_u被设置为“L”电平。

这里，栅极选择信号GATE_s和GATE_u用于分别控制所有选择的/非选择的，并且它们不一定是相同的信号。

栅极选择信号GATE_s由锁存型电平转换器221a从VDD/VSS电平转换为电压VMGPP/VMGPN电平。

栅极选择信号GATE_u由锁存型电平转换器221b从VDD/VSS电平转换为电压VMGPP/VMGPN电平。

驱动器电路222a和222b根据由锁存型电平转换器221a和221b转换的信号来驱动电压控制线MGPL_s和MGPL_u。

图12是用于描述驱动栅极译码器24b中的电压控制线的MGN译码器的结构的视图。

参考图12，MGN译码器包括驱动电压控制线MGNL_s的驱动器电路232a、驱动电压控制线MGNL_u的驱动器电路232b、控制驱动器电路232a的锁存型电平转换器231a和控制驱动器电路232b的锁存型电平转换器231b。

驱动器电路232a和232b以及锁存型电平转换器231a和231b接收电压VMGNP和VMGNN作为高电位侧和低电位侧的电压。

锁存型电平转换器231a和231b接收栅极选择信号。它们接收VDD电平的控制信号GATE_s和GATE_u，作为栅极选择信号。

针对每个块中的存储单元的行数，输入栅极选择信号。在该示例中，示出了在每个块中提供两行存储单元的情况，并且描述了通常提供所选择的栅极/非选择的栅极中的每个的情况。

在该示例中，栅极选择信号GATE_s被设置为“H”电平。栅极选择信号GATE_u被设置为“L”电平。

栅极选择信号GATE_s和GATE_u用于分别控制所有选择的/非选择的，并且它们不一定是相同的信号。

栅极选择信号GATE_s由锁存型电平转换器231a从VDD/VSS电平转换为电压VMGNP/VMGNN电平。

栅极选择信号GATE_u由锁存型电平转换器231b从VDD/VSS电平转换为电压VMGNP/VMGNN电平。

根据由锁存型电平转换器231a和231b转换的信号，驱动器电路232a和232b驱动电压控制线MGNL_s和MGNL_u。

图13是用于描述锁存型电平转换器的结构的电路图。由于每个锁存型电平转换器的结构相同，因此下面不再重复详细描述。

锁存型电平转换器包括P沟道MOS晶体管MP0、MP1、MP6和MP7、N沟道MOS晶体管MN0至MN7和反相器IV。

反相器IV输出通过反相输入信号inn而获取的信号inp。P沟道MOS晶体管MP0设置在节点N3与节点N0之间，并且其栅极耦合到节点N1。

P沟道MOS晶体管MP1设置在节点N3与节点N1之间，并且其栅极耦合到节点N0。

节点N3耦合到高电位侧的端子up。N沟道MOS晶体管MN2和MN4设置在节点N0与节点N2之间，并且其栅极分别接收控制信号en和输入信号inp。

N沟道MOS晶体管MN0与N沟道MOS晶体管MN2和MN4并联地设置在节点N0与节点N2之间，并且其栅极耦合到节点N1。

节点N2耦合到低电位侧的端子un。N沟道MOS晶体管MN3和MN5设置在节点N1与节点N2之间，并且其栅极分别接收控制信号en和输入信号inn。

N沟道MOS晶体管MN1与N沟道MOS晶体管MN3和MN5并联地设置在节点N1与节点N2之间，并且其栅极耦合到节点N0。

P沟道MOS晶体管MP6和N沟道MOS晶体管MN6串联耦合在节点N3与节点N2之间，并且其栅极耦合到节点N0。

从P沟道MOS晶体管MP6和N沟道MOS晶体管MN6的连接节点N4提供输出信号out。

P沟道MOS晶体管MP7和N沟道MOS晶体管MN7串联耦合在节点N3与节点N2之间，并且其栅极耦合到节点N1。

从P沟道MOS晶体管MP7和N沟道MOS晶体管MN7的连接节点N5提供输出信号out_n。

输入信号inn和输入信号inp是互补信号。例如，描述其中控制信号en为“H”电平并且输入信号inn为“H”电平的情况。这里，输入信号inp为“L”电平。

在这种状态下，N沟道MOS晶体管MN3和MN5变为导通。据此，节点N1耦合到电压un。

另一方面，根据节点N1被设置为“L”电平，P沟道MOS晶体管MP0导通。据此，节点N0变为“H”电平。

根据节点N0和N1变为“H”电平和“L”电平，N沟道MOS晶体管MN6和P沟道MOS晶体管MP7导通。结果，输出信号out和out_n分别设置为“L”电平和“H”电平。

另一方面，描述其中控制信号en为“H”电平并且输入信号inn为“L”电平的情况。这里，输入信号inp为“H”电平。

在这种状态下，N沟道MOS晶体管MN2和MN4变为导通。据此，节点N0耦合到电压un。

当节点N0设置为“L”电平时，P沟道MOS晶体管MP1导通。据此，节点N1变为“H”电平。

当节点N0和N1变为“L”电平和“H”电平时，P沟道MOS晶体管MP6和N沟道MOS晶体管MN7导通。结果，输出信号out和out_n分别设置为“H”电平和“L”电平。

在图9至12的锁存型电平转换器中，省略了控制信号en。在该示例中，描述其中将输入信号与用于补偿的反相器组合的情况。此外，描述了提供两个输出信号作为输出信号的结构；但是，不使用的一侧可能处于断开状态。

图14是用于描述高压译码器电路的写入和擦除模式下的电压控制线和存储栅极线的状态的视图。

参考图14，在写入状态和擦除状态下描述切换要提供给电压控制线的升压电压的模式。

此外，通过在初始模式、写入等待模式、写入施加模式、擦除等待模式和擦除施加模式之间切换电压来切换栅极选择线的电压。

更具体地，电压控制线MGBPL_s、MGBPL_u、MGBNL_s、MGBNL_u、MGPL_s、MGPL_u、MGNL_s和MGNL_u的每个电压在初始模式、写入等待模式、写入施加模式、擦除等待模式和擦除施加模式下切换。

据此，切换栅极选择线MGL_ss、MGL_su、MGL_us和MGL_uu的每个电压。

图15是用于描述用于实现存储单元的偏置状态的每个状态下的升压电压的输出示例的视图。

如图15所示，根据每个状态，电压电平在电压VPPA、VPPB、VPPC、VPPR、VEEM、VEEV和VEES之间切换。

图16是用于描述写入模式下的电压和电压控制线的时序图。

参考图16，符号[IS]示出了在重写开始之前的初始状态。符号[PH]示出了在编程脉冲施加之前的写入等待状态。简而言之，它处于能够将地址输入切换到高压译码电路24的中间状态。符号[PP]示出了编程脉冲施加时间中的写入施加状态。

在时间T1，状态开始从[IS]转换为[PH]。在时间T2，选择施加脉冲的地址，并且在时间T3，状态开始从[PH]转换到[PP]。

首先，在[IS]中，除了电压VPPR之外的升压电压停止。进行以下设置：电压VPPA＝VPPC＝VDD＝1V。

此外，进行以下设置：电压VEEM＝VEES＝VSS＝0V。这里，高压开关电路25选择电压VMGBPP＝电压VPPA(1V)，电压VMGBPN＝电压VSS(0V)，电压VMGBNP＝电压VDD(1V)，并且电压VMGBNN＝电压VSS(0V)，并且将上述电压提供给块译码器24a。

高压开关电路25选择电压VMGPP＝电压VDD(1V)，电压VMGPN＝电压VSS(0V)，电压VMGNP＝电压VDD(1V)，并且电压VMGNN＝电压VSS(0V)，并且向栅极译码器24b输出上述电压。

高压译码电路24进行如下设置：电压控制线MGBPL_s＝电压VMGBPN(0V)，电压控制线MGBNL_s＝电压MGBNN(0V)，电压控制线MGPL_u＝电压VMGPP(1V)，并且电压控制线MGNL_u＝电压VMGNP(1V)。因此，所有存储栅极MG都是非选择状态(0V)。

当在时间T1升压电压被激活时，电压VPPA从1V变为5V，电压VPPC从1V变为3V，电压VEEM从0V变为-3V，并且电压VEES从0V变为-0.5V。

同时，如图7所示，在高压开关电路25中执行切换；因此，电压VMGBPP从1V(电压VDD)切换到5V(电压VPPA)，并且电压VMGBNP从1V(电压VDD)切换到3V(电压VPPC)并且输入到块译码器24a。这里，电压VMGBPN和电压VMGBNN不从0V改变。

类似地，在高压开关电路25中执行切换；因此，电压VMGPP从1V(电压VDD)切换到5V(电压VPPA)，并且电压VMGNP从1V(电压VDD)切换到3V(电压VPPC)并且输入到栅极译码器24b。这里，电压VMGPN和电压VMGNN不从0V改变。

高压译码电路24保持如下关系：电压控制线MGBPL_s＝电压控制线MGBPL_u＝电压控制线MGBNL_s＝电压控制线MBBNL_u＝0V。

高压译码电路24将电压控制线MGPL_s和MGPL_u从1V(电压VDD)设置为5V(电压VPPA)，并且将电压控制线MGNL_s和MGNL_u从1V(VDD)设置为3V(电压VPPC)。此时，存储栅极MG都保持在非选择状态(0V)。

在时间T2，当它变为处于写入施加状态并且选择脉冲施加地址时，高压译码电路24将电压控制线MGBPL_s从0V设置为5V(电压VMGBPP)，将电压控制线MGPL_s从5V设置为0V(电压VMGPN)，并且将电压MGNL_s从3V设置为0V(电压VMGNN)。这里，电压控制线MGBNL_s不从0V(电压VMGBNN)改变。

在该阶段，仅所选择的块/所选择的存储栅极MG从0V变为5V(电压控制线MGBPL_S)，并且其他存储栅极MG保持在非选择状态(0V)。

当在时间T3升压电压从中间电平转换为脉冲施加电平时，电压VPPA从5V变为11V。这里，其他升压电压保持原样。

同时，如图7所示，在高压开关电路25中执行切换。因此，电压VMGBPP从5V切换到11V(电压VPPA)，电压VMGBPN从0V切换到3V(电压VPPC)，电压VMGBNP从3V切换到1V(电压VDD)，并且电压VMGBNN从0V切换到-0.5V(电压VEES)并且输入到块译码器24a。

电压VMGPP从5V切换到11V(电压VPPA)，电压VMGPN从0V切换到3V(电压VPPC)，并且电压VMGNN从0V切换到1V(电压VDD)并且输入到栅极译码器24b。电压VMGNP不从3V(电压VPPC)改变。

高压译码电路24将电压控制线MGBPL_s从5V变为11V(电压VMGBPP)，将电压控制线MGBNL_s从0V变为1V(电压VMGBNP)，将电压控制线MGPL_s从0V变为3V(电压VMGPN)，并且将电压控制线MGNL_s从0V变为1V(电压VMGNN)。

高压译码电路24将电压控制线MGBPL_u从0V变为3V(电压VMGBPN)，将电压控制线MGBNL_u从0V变为1V(电压VMGBNP)，并且将电压控制线MGPL_u从5V变为11V(电压VMGPP)。上述电路不将电压控制线MGNL_u从3V(电压VMGNP)改变。

结果，所选择的块/所选择的MG从5V变为11V(电压控制线MGBPL_s)，并且所选择的块/非选择的MG和非选择的块中的所选择/非选择的MG从0V变为1V(电压VDD)。

接下来，将描述擦除中的操作。图17是用于描述擦除操作模式下的电压和电压控制线的时序图。

参考图17，[IS]是在擦除开始之前的初始状态，类似于图16的状态[IS]。

符号[EH]示出了在擦除脉冲施加之前的擦除等待状态。简而言之，它处于能够将地址输入切换到高压译码电路24的中间状态。符号[EP]示出了擦除脉冲的施加状态。

在时间T4，状态开始从[IS]转换为[EH]。在时间T5，选择输入脉冲的地址，并且在时间T6，状态开始从[EH]转换为[EP]。[IS]的状态类似于图16。

在时间T4，激活升压电压。升压电路26将电压VPPA从1V变为5V，将电压VPPC从1V变为3V，将电压VEEM从0V变为-3V，并且将电压VEES从0V变为-0.5V。

电压开关电路25将电压VMGBPP从1V(VDD)变为5V(电压VPPA)并且将电压VMGBNP从1V(电压VDD)变为3V(电压VPPC)，并且向块译码器24a输出上述电压。

该关系不随电压VMGBPN＝电压VMGBNN＝0V而改变。类似地，高压开关电路25将电压VMGPP从1V(电压VDD)变为5V(电压VPPA)并且将电压VMGNP从1V(电压VDD)变为5V(电压VPPA)并且向栅极译码器24b输出上述电压。这里，电压VMGPN和电压VMGNN不从0V改变。

高压译码电路24不将电压控制线MGBPL_s、MGBPL_u、MGBNL_s和MGBNL_u从0V改变。另一方面，高压译码电路24改变并且将电压控制线MGPL_s和MGPL_u从1V(电压VDD)设置为5V(电压VPPA)并且将电压控制线MGNL_s和MGNL_u从1V(电压VDD)设置为5V(电压VPPA)。此时，存储栅极MG处于非选择状态(0V)。

当它变为处于擦除施加状态并且在时间T5选择脉冲施加地址时，高压译码电路24将电压控制线MGBP从0V改变和设置为5V(电压VMGBPP)。此外，电压控制线MGBNL_s设置为0V(电压VMGBNN)，电压控制线MGPL_s设置为5V(电压VMGPP)，并且电压控制线MGNL_s设置为5V(电压VMGNP)。

另一方面，高压译码电路24将电压控制线MGBPL_u从0V改变和设置为5V(电压VMGBPP)，将电压控制线MGPL_u从5V改变和设置为0V(电压VMGPN)，并且将电压控制线MGNL_u从5V改变和设置为0V(电压VMGNN)并且不将电压控制线MGBN_u从0V(电压VMGBNN)改变。在该阶段，所有存储栅极MG仍然处于非选择状态(0V)。

当在时间T6升压电压从中间电平转换为脉冲施加电平时，电压VPPM从-3V设置为-8V。其他升压信号保持原样。

如图7所示，在高压开关电路25中执行切换。但是，电压VMGBPP从5V切换到11V(电压VPPA)，电压VMGBPN从0V切换到-0.5V(电压VEES)，电压VMGBNP从3V切换到1V(电压VDD)并且电压VMGBNN从0V切换到-8V(电压VEEM)并且输入到块译码器24a。

电压VMGPP从5V切换到1V(电压VDD)，电压VMGPN从0V切换到-0.5V(电压VEES)，电压VMGNP从5V切换到1V(电压VDD)，并且电压VMGNN从0V切换到-8V(电压VEEM)并且输入到栅极译码器24b。

高压译码电路24将电压控制线MGBPL_s从5V改变和设置为1V(电压VMGBPP)，将电压控制线MGBNL_s从0V改变和设置为-8V(电压VMGBNN)，将电压控制线MGPL_s从5V改变和设置为1V(电压VMGPP)，将MGNL_s从5V改变和设置为1V(电压VMGNP)。高压译码电路24将电压控制线MGBPL_u从5V变为1V(电压VMGBPP)，将电压控制线MGBNL_u从0V变为1V(电压VMGBNP)，将电压控制线MGPL_u从0V变为-0.5V(电压VMGPN)，并且将电压控制线MGNL_u从0V变为-8V(电压VMGNN)。结果，所选择的块/所选择的MG从0V设置为-8V(电压控制线MGBNL_S)，非选择的块/所选择的MG设置为Hi-Z(0至1V)，并且所选择/非选择的块中的所有非选择的栅极MG从0V设置为1V(电压VDD)。

当每个锁存型电平转换器和驱动器电路中的正电源与负电源之间的电位差不那么大时，在高压译码电路24中，不能充分获取用于形成高压译码电路24的高压MOS晶体管栅极和源极电压Vgs。因此，不能正常处理信号。

在[IS]状态下，不会出现任何升压电压；因此，块译码器24a和栅极译码器24b都设置为正电压VDD和负电压VSS(0V)。正电源与负电源之间的电位差是正电压的VDD。

当电压VDD低至约1V时，不能获取足够的栅极和源极电压Vgs。在状态[IS]下，没有必要改变状态，并且因此即使在这种状态下也不会出现问题。

对于写入/擦除操作，正电源与负电源之间的电位差在切换地址的时间T2([PH]状态)和时间T5([EH]状态)是3V或更多。

由于足够获取栅极和源极电压Vgs，所以可以毫无问题地执行电平转换器反相操作和栅极驱动器负载充电。

当在时间T3及之后电压VMGBNP＝电压VDD时，发生写入问题。需要设置电压VMGBNP＝电压VDD，以将所选择的块/非选择的MG设置为电压VDD。当非选择的MG被设置为高于电压VDD的电压时，存储单元中的干扰特性劣化，并且为了确保可靠性，不能选择高于电压VDD的电压。

另一方面，当考虑栅极驱动器中的耐压时，可以切断低于电压VDD的电压以满足条件，并且因此，不能选择除了电压VDD之外的任何其他电压。

因此，在时间T3及之后，所选择的块/非选择的MG必须从电压VSS充电到电压VDD，并且块译码器24a和栅极译码器24b需要一定程度的驱动能力。

当电压VMGBNN＝VSS在时间T3及之后继续时，对于块译码器24a中的MGBN译码器的P沟道MOS晶体管，在[PP]状态下，栅极和源极电压Vgs＝VDD，这不能令人满意地驱动耦合到同一线的电压控制线MGBNL_s和所选择的块/非选择的MG，并且不能将上述电压充电到电压VDD。

根据第一实施例，在时间T1及之后，在[PH]和[PP]模式下，电压VEES＝-0.5V。

在T3及之后，进行以下设置：电压VMGBNN＝-0.5V(电压VEES)。据此，块译码器24a中的MGBN译码器的P沟道MOS晶体管栅极和源极电压Vgs从1V放大到1.5V。

类似地，当在时间T6及之后电压VMGBPP＝电压VDD并且电压VMGPP＝VDD时，发生擦除问题。必须将电压VMGBNN和电压VMGNN设置为-8V，以将电压VEEM＝-8V施加到所选择的存储栅极MG；然而，从栅极译码器24b的耐压的观点来看，相反的正电压VMGBNP和电压VMGNP不能是除了电压VDD的任何电压。

从栅极译码器24b的耐压的观点来看，需要进行以下设置：电压VMGBPP＝VDD并且电压VMGPP＝VDD。

因此，在时间T6及之后，所选择和非选择的块/非选择的MG必须从电压VSS充电到电压VDD。

块译码器24a和栅极译码器24b需要一定程度的驱动能力。

当电压VMGBPN＝电压VSS并且电压VMGPN＝电压VSS在时间T6及之后继续时，在[EP]状态下，块译码器24a/栅极译码器24b中的MGBP译码器/MGP译码器不能获取除了P沟道MOS晶体管栅极和源极电压Vgs＝电压VDD之外的任何其他电压。因此，电压控制线MGBPL_s/MGBPL_u、MGPL_s、以及进一步耦合到上述电压的所选择和非选择的块/非选择的MG不能被充分驱动并且不能令人满意地充电到电压VDD。

当电压控制线MGPL_u＝电压VSS保持时，驱动器电路不能获取除了栅极和源极电压Vgs＝电压VDD以外的电压，这类似地干扰了将非选择的MG充电到电压VDD。

根据第一实施例，通过在[EH]和[EP]模式下在时间T4及之后生成电压VEES＝-0.5V并且设置在时间T6及之后电压VMGBPN＝-0.5V(电压VEES)和电压VMGPN＝-0.5V(电压VEES)，高压译码电路24中的驱动器电路的P沟道MOS晶体管的栅极和源极电压Vgs从1V放大到1.5V。

据此，电压控制线可以充电到电压VDD。这里，电压VEES＝-0.5V仅用在高压译码电路24中，而不是传输到存储栅极MG本身。

因此，电压VEES不必以大容量进行充电，并且不需要诸如对存储栅极MG进行充电的另一高压电源的能力。

在上文中，尽管已经描述了将提供给栅极译码器24b的电压的控制应用于擦除操作模式([EH]和[EP]模式)，但是上述内容可以类似地应用于写入操作模式([PH]和[PP]模式)。

第二实施例

第一实施例描述了如下结构：在写入/擦除模式下在脉冲施加之前在[PH]/[EH]状态下生成较浅负电压VEEM(-0.5V)，在脉冲施加状态[PP]/[EP]下将VEES耦合到译码器电源中，并且以高速对存储栅极MG负载进行充电。

另一方面，在图13中描述的锁存型电平转换器电路中，控制信号端子en必须降低到低电位侧的端子UN的电压并且输入信号端子inp/inn必须切断，从而进入锁存状态，以向低电位侧端子UN施加低于0V的负电压，诸如-0.5V。

这是因为，当输入信号端子inp/inn的“L”电平为0V时低电位侧端子un<0V时，接收输入信号的N沟道MOS晶体管不能完全截止。

因此，当低电位侧端子un<0V时，切断控制信号端子en处的输入是必不可少的。但是，这会干扰输入的接受；因此，必须在低电位侧端子un＝0V期间完成译码器内的连接切换，并且此后，低电位侧端子un必须降低到负电压。

在图16和17中，当低电位侧端子un＝0V时，在时间T2/T5执行地址切换而没有任何问题；然而，在这种情况下，在图17的擦除状态下，在切换地址之后，所选择的块/非选择的MG和非选择的块/所选择的MG上升到5V(电压VPPA)。

因此，从存储单元中的干扰特性的观点来看，这是不利的。为了避免这种情况，有效的是，在时间T3/时间T6及之后执行地址切换，以使存储栅极MG的上升时段短路。但是，低电位侧端子UN必须同时从0V转换为-0.5V；因此，考虑到上述限制，必须详细控制信号切换定时。

第二实施例描述了用于在擦除模式下实现上述内容的电路结构和信号切换方法。

占用大量存储栅极MG的非选择的存储栅极MG的擦除模式下的电压是非选择的块中的VMGBN电压(电压控制线MGBNL_u)，并且在第一实施例中，在[EH]状态下，电压VMGBNP＝5V(电压VPPA)。

不将该电压施加到非选择的MG，需要电压VMGBNP＝1V(电压VDD)；然而，当简单地用电压VDD替换电压VPPA时，锁存型电平转换电路的高电位侧端子up与低电位侧端子un之间的电压太低而不能正常工作。

图18是用于描述根据第二实施例的锁存型电平转换器的结构的电路图。参考图18，与图13的锁存型电平转换器相比，锁存单元的正电源的高电位侧端子upx与驱动单元的正电位侧端子up分离。

进行如下设置：高电位侧端子upx＝VPPA，并且高电位侧端子up＝VDD。上述结构实现了电平转换器和输出信号的较低电源的稳定操作。

图19是用于描述根据第二实施例的块译码器24a中的MGBN译码器210#的结构的视图。

参考图19，与图10的结构不同，锁存型电平转换器211a和211b用锁存型电平转换器211#a和211#b代替。

锁存型电平转换器211#a和211#b以在图18中描述的电路结构来形成。

具体地，如上所述，正电位侧端子up和upx分开。

示出了具有用于锁存单元的正电位侧端子upx和用于驱动单元的正电位侧端子up的结构。

在这个电路中，upx≥up；自动满足VPPA≥VDD的关系。该锁存型电平转换器应用于在图9等中描述的锁存型电平转换器。

据此，可以进行以下设置：电压控制线MGBNL_u＝1V(电压VDD)，并且可以避免长时间向非选择的MG施加高电压。

图20是用于描述根据第二实施例的擦除操作模式下的电压和电压控制线的时序图。

将[EH]切换为[EP]的时间T6分为时间T61至T67的状态。

在时间T67，擦除负电压VEEM从-3V切换到-8V。另一方面，在时间T61到T66的时段期间，所有升压电源保持在相同状态。

此外，在整个时段期间，添加电压VMGBNPx作为块译码器24a的负电源并且电压VMGBNP＝1V(VDD)。

在下文中，将以时间序列描述具体操作。首先，在时间T61，电压控制线MGBNL_u从电压VMGBNN(0V)切换到电压VMGBNP(1V)，以将非选择的块中的存储栅极MG充电到电压VDD。此时，电压控制线MGBNL_u耦合到非选择的块中的存储栅极线MGL_us/MGL_uu，并且MGBN译码器中的驱动单元的正电位侧端子up与负电位侧端子un之间的电压低至1V；结果，驱动器的功率对于负载而言非常小并且充电速度非常低。

接着，在时间T62，将电压从电压VMGBNN＝0V设置为-0.5V(电压VEES)。据此，MGBN译码器中的驱动单元的正电位侧端子up与负电位侧端子un之间的电压上升至1.5V，这解决了同一驱动器的功率不足的问题，并且电压控制线MGBNL_u和存储栅极线MGL_us/MGL_uu以高速充电到电压VDD。

虽然没有示出，但是当电压VMGBNN＝0V变为-0.5V时，锁存型电平转换器的控制端子en必须从0V变为-0.5V，并且同时，由于锁定器的输入被切断，在此期间的切换是不可能的。

通过将电压VMGBNN变为-0.5V，所选择的块中的电压控制线MGBNL_s和存储栅极线MGL_ss/MGL_su也变为-0.5V。在此期间，所选择的块中的存储栅极MG中的电压VEES被充电；然而，它仅在所选择的块中充电，并且对于所有存储栅极MG，要充电的容量仍然很小。

在非选择的MG中的充电完成之后，在时间T63，电压VMGBNN从-0.5V返回到0V。当锁存型电平转换器的控制端子en的控制统一时，该操作对于在释放锁存器之后切换电压控制线MGPL/MGNL是必要的。据此，所选择的块中的存储栅极线MGL_ss/MGL_su返回到0V。

此后，由于在时间T64仅将脉冲施加到所选择的块中的期望的存储栅极MG，所以电压控制线MGPL/MGNL被切换以选择脉冲施加存储栅极MG。

由于高于电压VDD的电压未施加到存储栅极MG，所以电压控制线MGPL/MGNL处于非选择状态；然而，电压控制线MGPL_u/MGNL_u从5V(电压VMGPP/VMGNP)变为0V(电压VMGPN/VMGNN)。

此时，存储栅极线MGL_su和存储栅极线MGL_uu暂时开始充电到5V(VPPA)；然而，在存储栅极线MGL_su已经充电到1V的时刻，可以完成充电操作。

在完成电压控制线MGPL/MGNL的切换之后，在时间T65，高压译码电路24的电压被切换为非选择的MG＝电压VDD。

首先，关于块译码器24a的正电源，电压VMGBPP从5V(电压VPPA)切换到1V(电压VDD)，以将非选择的MG返回到电压VDD。

据此，块译码器24a也将电压控制线MGBPL_s/MGBPL_u从5V设置为1V。非选择的MG的存储栅极线MGL_su/MGL_uu从5V变为1V。

结果，在T64到T65的仅一个时段期间，出现非选择的MG高于电压VDD的状态，并且通过尽可能短地缩短该时段，干扰特性对于存储单元的影响可以减少。

同时，电压VMGBPN从0V转换为-0.5V(电压VEES)，以确保MGBP译码器中的驱动单元的结构的驱动能力。据此，即使在电压VMGBPP＝1V之后，MGBP译码器中的驱动单元的高电位侧端子up与低电位侧端子un之间的电压也可以确保在1.5V，这可以避免由于降低高电位侧端子up与低电势侧端子un之间的电压而引起的MGBP译码器中的驱动单元的驱动能力劣化。

这里，电压VMGBPN必须从0V变为-0.5V，同时，锁存型电平转换器必须转入锁存状态；但是，切换在T64时间之前全部完成，并且没有问题。

同时，考虑到在施加负电压时的耐压弛豫，相对于块译码器24a中的负电源，电压VMGBP从3V(电压VPPC)切换到1V(电压VDD)。据此，考虑到MGBN译码器中的驱动单元的锁存型电平转换器的操作，电压VMGBNN从0V转换为-0.5V(电压VEES)。

据此，即使在电压VMGBNP＝1V之后，MGBN译码器的驱动单元的高电位侧端子up与低电位侧端子un之间的电压也可以确保在1.5V，并且通过降低高电位侧端子up与低电位侧端子un之间的电压，可以确保MGBN译码器中的锁存型电平转换器的稳定操作。

在时间T65，栅极译码器24b的电压也根据块译码器24a的转换而转换。

考虑到之后的耐压弛豫，正电源的电压VMGPP/VMGNP从5V(电压VPPA)切换到1V(电压VDD)。

据此，负侧电源的电压VMGNP/VMGNN从0V转换为-0.5V(电压VEES)，以确保栅极译码器24b内的高电位侧端子up与低电位侧端子un之间的电位差。

然后，在时间T66，电压VMGBNN从-0.5V(电压VEES)切换到-3V(电压VEEM)，以向所选择的MG施加负电压。

据此，电压控制线MGBNL_s也从-0.5V变为-3V，并且所选择的MG的电压控制线MGL_ss也从-0.5V变为-3V。

同时，为了正常操作MG驱动器电路23，需要将电压VMGNN从-0.5V(电压VEES)变为-3V(电压VEEM)并且将电压控制线MGNL_u从-0.5V变为-3V。这是因为，除非MG驱动器电路23中的电压控制线MGBNL_s≥电压控制线MGNL_u，否则对于非选择的侧的存储栅极MG，不能切断负电压。

在时间T66之前，块译码器24a和栅极译码器24b的切换全部完成，并且从时间T67开始，电压VEEM从-3V变为-8V。据此，电压控制线MGBNNL/MGBNL_s/MGL_ss从-3V转换为-8V，电压-8V被施加到所选择的存储单元，除了上述之外的存储栅极MG的存储栅极线MGL_su/MGL_us/MGL_uu保持在电压VDD，并且非选择的存储单元处于没有任何应力的状态。

在第一实施例中，在从[EH]模式下的地址切换到[EP]模式下的切换的长时间段期间，存在电压VPPA(5V)被施加到非选择的MG的时段，不利地对存储单元产生干扰特性。在第二实施例中，地址切换转换为[EP]的值，并且在适当的定时使用电压VEES(-0.5V)，以缩短高电压被施加到非选择的MG同时保持高压译码电路24的操作裕度的时段，这可以提高存储单元的可靠性。

第三实施例

在第二实施例中，当电压VEES(-0.5V)施加到栅极译码器24b时，锁存型电平转换器必须处于锁存状态，并且因此，在此期间，不能切换选择状态。

据此，当在施加电压VEES以确保操作裕度之后切换电平转换器时，一旦电压VEES必须返回到电压VSS，则必须切换锁存型电平转换器，并且然后必须再次施加电压VEES，这使控制变得复杂。

图21是用于描述根据第三实施例的块译码器24a中的MGBN译码器210#A的结构的视图。

参考图21，与图19的结构不同，电平转换器213a和213b设置在锁存型电平转换器211a和211b的前一级中。它们统称为电平转换器213。

其他结构与上述结构相同，并且因此，不再重复其详细描述。

图22是用于描述根据第三实施例的电平转换器213的结构的视图。参考图22，电平转换器213包括P沟道MOS晶体管MP10和MP11、N沟道MOS晶体管MN10至MN13、以及反相器IV1。

反相器IV1向节点N15输出通过将输入信号反相而获取的信号。P沟道MOS晶体管MP10设置在节点N13与节点N11之间，并且其栅极耦合到节点N15。

P沟道MOS晶体管MP11设置在节点N13与节点N12之间，并且其栅极耦合到节点N10。

电压VDD被提供给节点N13。N沟道MOS晶体管MN10和MN11设置在节点N11与节点N14之间，并且其栅极分别耦合到节点N12和节点N15。

N沟道MOS晶体管MN12和MN13与N沟道MOS晶体管MN10和MN11并联地设置在节点N12与节点N14之间，并且其栅极分别耦合到节点N11和节点N10。

节点N14耦合到低电位侧端子un。节点N10接收输入信号in。

当输入信号in被设置为“L”电平时，N沟道MOS晶体管MN10和MN11导通。据此，节点N11被设置为“L”电平。

当输入信号in被设置为“H”电平时，P沟道MOS晶体管MP10导通。据此，节点N11被设置为“H”电平。

输入信号BLKN_s/BLKN_u被电平转换器213转换为VDD/VMGBNN电平的中间信号int_s/int_u，并且输入到锁存型电平转换器211。它们最终被转换为电压VMGBNP/VMGBNN的电压电平，并且输出到电压控制线MGBNL_s/MGBNL_u。

中间信号int_s/int_u的“L”电平被转换为电压VMGBNN；锁存型电平转换器211不必用控制信号en切断输入信号，而是可以仅用中间信号int_s/int_u切断非选择的侧的N沟道MOS晶体管。因此，即使当低电位侧端子un变为负时，电平转换器211的反转也是可能的，并且即使在电压VEES有效状态下也可以执行状态的切换。结果，可以简化切换控制。

第四实施例

在第四实施例中，将描述电压VEES的生成。

图23是用于描述根据第四实施例的升压电路和高压开关电路的框图。

参考图23，提供分别输出电压VPPR、VPPA、VPPB、VPPC和VEEM的电荷泵。

在该示例中，示出了根据电压VEEM生成电压VEEV的情况。此外，示出了根据电压VEEV生成电压VEES的情况。

电压VEEV是在擦除验证模式下施加到存储栅极MG的负电压。在该实施例中，电压VEEV是根据电压VEEM在调节器等中生成的电压。在该实施例中，省略了验证操作，并且没有描述其细节；但是，它是擦除验证模式下的必要电压。

因此，除了验证状态之外，它不用于状态[PH]/[PP]/[EH]/[EP]。在这种状态下，VEEV放大器生成-0.5V。

通过导通VEES开关，提供由VEEV放大器生成的电压VEES。

根据上述结构，不必重新设置任何电荷泵，这在面积方面是有利的。

用于块译码器的开关电路是在图5中描述的电路。用于栅极译码器的开关电路是在图6中描述的电路。

图24是用于描述根据第四实施例的修改示例的升压电路和高压开关电路的框图。

参考图24，高压开关电路的结构与图23的结构不同。具体地，与图23不同，VEES开关设置在高压开关电路内。其他结构相同，并且不再重复其详细描述。

图25是用于描述根据第四实施例的VEES开关的结构的视图。参考图25，电压控制线L10提供电压VEES。

电压VSS经由开关74提供给电压控制线L10，并且电压VEEV经由开关75提供给电压控制线L10。

选择信号selvees_vss经由负电压电平转换器72输入到开关74的栅极。

选择信号selvees_veem经由负电压电平转换器73输入到开关75的栅极。

根据操作模式，电压VSS和VEES中的一个被选择并且提供给电压控制线L10作为电压VEES。

根据选择信号selvees_vss和selvees_veem，在N沟道MOS晶体管中切换电压VSS/VSSV电平。

该电路可以仅由用于开关的两个N沟道MOS晶体管和用于驱动开关的两个负电压电平转换器形成，并且它可以在比新添加电荷泵或调节器的结构更小的区域中实现。

第五实施例

在第五实施例中，将描述使用高压开关电路中的电压VEES的结构。

图26是用于描述根据第五实施例的高压开关电路的视图。图26示出了生成电压VMGNN的电路。

与图6D中描述的结构不同，电平转换器76设置在开关59的栅极中。其他结构与图6D的结构相同，并且不再重复其详细描述。

具体地，可以使用与图22中描述的电平转换器213相同的电路。

当P沟道MOS晶体管的开关59的栅极具有图6D中的电压VDD/VSS电平时，P沟道MOS晶体管的栅极和源极电压Vgs不是除了电压VDD之外的任何电压，并且即使当使用电压VEES执行MG驱动器电路的低电压VDD测量时，最后，该P沟道MOS晶体管的开关确定驱动能力。结果，低电压VDD测量总体上不能完全执行。

根据第五实施例，P沟道MOS晶体管的栅极的“L”电平电压降低到电压VSSE。

据此，P沟道MOS晶体管的栅极和源极电压Vgs从电压VDD放宽到电压VDD-VEES。

例如，在电压VDD(1V)/电压VEES(-0.5V)的条件下，上述电压从1V放宽到1.5V。

因此，驱动能力不受高压开关电路25的P沟道MOS晶体管的开关的限制，并且因此，使用电压VEES的MG驱动器电路的低电压VDD测量有效地工作。

当P沟道MOS晶体管的开关使具有电压VDD电平的信号通过时，通常可以使用这种结构，并且通过提供电平转换器76，由于使用现有电压VEES，可以容易地实现该结构。

如上所述，已经根据实施例具体地描述了本公开，然而，本公开不限于这些实施例，但是不用说，在不脱离其精神的情况下可以进行各种修改。

Claims (15)

1.一种半导体器件，包括：

第一存储块和第二存储块，每个存储块包括根据阈值电压的电平变化存储数据的多个存储晶体管、以及向所述晶体管的每个栅极提供每个电压的多个存储栅极线；

第一电压控制线和第二电压控制线，与所述第一存储块对应地设置，用于驱动所述存储栅极线；

第三电压控制线和第四电压控制线，与所述第二存储块对应地设置，用于驱动所述存储栅极线；

第一译码器，驱动所述第一电压控制线和所述第三电压控制线；

第二译码器，驱动所述第二电压控制线和所述第四电压控制线；以及

电压控制电路，控制提供给所述第一译码器和所述第二译码器的电压，

其中所述电压控制电路：

在写入操作之前，向所述第一译码器提供第一电压和低于所述第一电压的第二电压，并且向所述第二译码器提供在所述第一电压与所述第二电压之间的第三电压和所述第二电压，以及

在写入操作模式下，向所述第一译码器提供所述第一电压和所述第三电压，并且向所述第二译码器提供在所述第三电压与所述第二电压之间的第四电压和低于所述第二电压的第五电压。

2.根据权利要求1所述的器件，

其中所述第一译码器至所述第四译码器包括：

第一驱动器电路至第四驱动器电路，与所述第一电压控制线至所述第四电压控制线对应地设置，以驱动相应的电压控制线，以及

第一电平转换器至第四电平转换器，与所述第一驱动器电路至所述第四驱动器电路对应地设置，以转换每个输入信号的电压电平，并且将所述电压电平输出到相应的驱动器电路。

3.根据权利要求2所述的器件，

其中在所述写入操作模式下，所述第一电平转换器通过根据所述第三电压驱动所述第一驱动器电路来向所述第一电压控制线提供所述第一电压，

其中在所述写入操作模式下，所述第二电平转换器通过根据所述第五电压驱动所述第二驱动器电路来向所述第二电压控制线提供所述第四电压，

其中在所述写入操作模式下，所述第三电平转换器通过根据所述第一电压驱动所述第三驱动器电路来向所述第三电压控制线提供所述第三电压，并且

其中在所述写入操作模式下，所述第四电平转换器通过根据所述第五电压驱动所述第四驱动器电路来向所述第四电压控制线提供所述第四电压。

4.根据权利要求3所述的器件，

其中所述第一驱动器电路至所述第四驱动器电路中的每个驱动器电路包括：用于分别驱动所述相应的电压控制线的第一导电类型晶体管和第二导电类型晶体管，并且

其中在所述写入操作模式下，当所述第五电压被施加到所述第一导电类型晶体管的栅极时，所述第四电压被提供给所述相应的电压控制线。

5.根据权利要求1所述的器件，还包括：

第五电压控制线和第六电压控制线，共同控制所述第一存储块中的存储栅极线中的一个存储栅极线和所述第二存储块中的存储栅极线中的一个存储栅极线；

第七电压控制线和第八电压控制线，共同控制所述第一存储块中的存储栅极线中的另一存储栅极线和所述第二存储块中的存储栅极线中的另一存储栅极线；

第三译码器，驱动所述第五电压控制线和所述第七电压控制线；

第四译码器，驱动所述第六电压控制线和所述第八电压控制线；以及

第二电压控制电路，向所述第三译码器和所述第四译码器提供每个电压，

其中所述第二电压控制电路：

在所述写入操作之前，向所述第三译码器提供所述第一电压和所述第二电压，并且向所述第四译码器提供所述第一电压和所述第二电压，以及

在所述写入操作模式下，向所述第三译码器提供所述第四电压和所述第五电压，并且向所述第四译码器提供所述第四电压和所述第六电压。

6.一种半导体器件，包括：

第一存储块和第二存储块，包括根据阈值电压的电平变化存储数据的多个存储晶体管、以及向所述存储晶体管的每个栅极提供每个电压的多个存储栅极线；

第一电压控制线和第二电压控制线，与所述第一存储块对应地设置，用于驱动所述存储栅极线；

第三电压控制线和第四电压控制线，与所述第二存储块对应地设置，用于驱动所述存储栅极线；

第一译码器，驱动所述第一电压控制线和所述第三电压控制线；

第二译码器，驱动所述第二电压控制线和所述第四电压控制线；以及

第一电压控制电路，控制提供给所述第一译码器和所述第二译码器的电压，

其中所述第一电压控制电路：

在擦除操作之前，向所述第一译码器提供第一电压和低于所述第一电压的第二电压，并且向所述第二译码器提供在所述第一电压与所述第二电压之间的第三电压和所述第二电压，以及

在擦除操作模式下，向所述第一译码器提供在所述第三电压与所述第二电压之间的第四电压和低于所述第二电压的第五电压，并且向所述第二译码器提供所述第四电压和低于所述第五电压的第六电压。

7.根据权利要求6所述的器件，还包括：

第五电压控制线和第六电压控制线，共同控制所述第一存储块中的存储栅极线中的一个存储栅极线和所述第二存储块中的存储栅极线中的一个存储栅极线；

第七电压控制线和第八电压控制线，共同控制所述第一存储块中的存储栅极线中的另一存储栅极线和所述第二存储块中的存储栅极线中的另一存储栅极线；

第三译码器，驱动所述第五电压控制线和所述第七电压控制线；

第四译码器，驱动所述第六电压控制线和所述第八电压控制线；以及

第二电压控制电路，向所述第三译码器和所述第四译码器提供每个电压，

其中所述第二电压控制电路：

在所述擦除操作之前，向所述第三译码器提供所述第一电压和所述第二电压，并且向所述第四译码器提供所述第一电压和所述第二电压，

在所述擦除操作模式下，向所述第三译码器提供所述第四电压和所述第五电压，并且向所述第四译码器提供所述第四电压和所述第六电压。

8.根据权利要求6所述的器件，其中所述第一译码器至所述第四译码器包括：

第一驱动器电路至第四驱动器电路，与所述第一电压控制线至所述第四电压控制线对应地设置，以驱动相应的电压控制线，以及

第一电平转换器至第四电平转换器，与所述第一驱动器电路至所述第四驱动器电路对应地设置，以转换每个输入信号的电压电平，并且将所述电压电平输出到相应的驱动器电路。

9.根据权利要求8所述的器件，

其中在所述擦除操作模式下，所述第一电平转换器通过根据所述第五电压驱动所述第一驱动器电路来向所述第一电压控制线提供所述第四电压，

其中在所述擦除操作模式下，所述第二电平转换器通过根据所述第四电压驱动所述第二驱动器电路来向所述第二电压控制线提供所述第五电压，

其中在所述擦除操作模式下，所述第三电平转换器通过根据所述第五电压驱动所述第三驱动器电路来向所述第三电压控制线提供所述第四电压，并且

其中在所述擦除操作模式下，所述第四电平转换器通过根据所述第六电压驱动所述第四驱动器电路来向所述第四电压控制线提供所述第四电压。

10.根据权利要求9所述的器件，

其中所述第一驱动器电路至所述第四驱动器电路中的每个驱动器电路包括：用于分别驱动所述相应的电压控制线的第一导电类型晶体管和第二导电类型晶体管，并且

其中在所述擦除操作模式下，当所述第五电压或所述第六电压被施加到所述第一导电类型晶体管的栅极时，所述第四电压被提供给所述相应的电压控制线。

11.根据权利要求6所述的半导体器件，

其中所述第一电平转换器至所述第四电平转换器中的每个电平转换器包括：

锁存电路，锁存所述输入信号，以及

驱动器，转换所述锁存电路的信号的电压电平，并且输出所述电压电平。

12.根据权利要求11所述的器件，

其中所述第一电压控制电路向所述锁存电路和所述驱动器提供各自不同的电压。

13.根据权利要求6所述的器件，

其中所述第一译码器至所述第四译码器还包括：

第五电平转换器至第八电平转换器，分别与所述第一电平转换器至所述第四电平转换器对应地设置，以向各自相应的电平转换器输出通过转换所述输入信号的电压电平而获取的转换输入信号。

14.根据权利要求6所述的器件，

其中所述第五电压和所述第六电压由公共负电源电路生成。

15.根据权利要求14所述的器件，还包括：

电压生成电路，根据所述第二电压和所述第六电压生成所述第五电压，

其中所述电压生成电路包括：

第一负电压电平转换电路和第二负电压电平转换电路，

第一导电类型的第一开关晶体管，其中所述第二电压被耦合到所述第一开关晶体管的源极，所述第一开关晶体管的漏极被耦合到输出节点，并且所述第一开关晶体管的栅极接收所述第一负电压电平转换电路的输出，以及

所述第一导电类型的第二开关晶体管，其中所述第二开关晶体管的漏极与所述第一导电类型晶体管并联耦合到所述输出节点，所述第六电压被耦合到所述第二开关晶体管的源极，并且所述第二开关晶体管的栅极接收所述第二负电压电平转换电路的输出。