CN105845178B - 半导体器件 - Google Patents

Abstract

本发明涉及一种半导体器件。非易失性存储器的解码电路中的电平移位器的数量减少。半导体器件由电可重写非易失性存储器单元阵列和解码电路构成，解码电路产生用于存储器栅极线即字线的驱动器的选择信号。解码电路包括在预解码之后将信号升压的电平移位器。通过解码被逻辑运算电路中的电平移位器升压的预解码信号，产生选择信号。在各电平移位器的前一级中，设置用于根据操作模式将预解码信号的逻辑电平反转的逻辑门。当解码升压后的预解码信号时，逻辑运算电路根据操作模式执行不同的逻辑运算。

Description

半导体器件

相关申请的交叉引用

包括说明书、附图和摘要的、于2015年1月29日提交的日本专利申请No.2015-015616的公开的全部内容以引用方式并入本文中。

技术领域

本发明涉及半导体器件，并且被例如合适地用于设置有非易失性存储器的半导体器件。

背景技术

在非易失性存储器中，在写入和擦除数据的过程中，向字线(或存储器栅极线)施加高电压。因此，当解码低电压系统的地址信号并且将它供应到字线时，必须将经解码信号的电平从低电压转换成高电压。

例如，日本未经审查的专利申请公开No.2011-165269(专利文献1)就在与耦合到各存储器栅极线的驱动器的栅极控制信号的输入节点之前设置电平移位器。尽管未示出，但还在耦合到各存储器栅极线的驱动器的电源信号的输入节点之前设置电平移位器。在这种情况下，电平移位器被设置成与字线驱动器的栅极控制信号的数量和电源线的数量一样多。

(专利文献1)日本未经审查的专利申请公开No.2011-165269

发明内容

电平移位器通常需要大布局面积；因此，期望为了减小电路占用面积而尽可能多地减少电平移位器的数量。作为解决方案之一，可以考虑以下方法：在解码之前对低电压信号执行电平转换并且过在电平转换之后的高电压地址信号的逻辑运算执行解码。然而，在非易失性存储器中，除了正的高电压信号之外，还需要将负的高电压信号用作将要供应到字线(或存储器栅极线)的信号。因此，在非易失性存储器的解码电路中，不可以采用与只使用正的高电压信号的单个电源系统中采用的逻辑运算电路相同的逻辑运算电路。

根据本说明书的描述和附图，本发明的其它问题和新特征将变得清楚。

根据一个实施例的半导体器件由电可重写非易失性存储器单元阵列和解码电路构成，解码电路产生用于选择字线驱动器的选择信号。解码电路包括在预解码之后将信号升压的电平移位器。在逻辑运算电路中解码被电平移位器升压的预解码信号，以产生选择信号。在各电平移位器的前一级中，设置逻辑门，以根据操作模式将预解码信号的逻辑电平反转。当解码升压后的预解码信号时，逻辑运算电路执行根据操作模式的不同逻辑运算。

根据上述实施例，可以减少非易失性存储器的解码电路中的电平移位器的数量。

附图说明

图1是示出根据实施例1的半导体器件的构造的框图；

图2A和图2B是示出图1中示出的闪存存储器模块中采用的存储器单元的构造和操作的图；

图3是示出图1中示出的闪存存储器模块的构造的框图；

图4A和图4B是示出图3中示出的MG驱动器的具体构造的示例的电路图；

图5是示出图3中示出的高电压解码电路的MG解码器单元的构造的框图；

图6是示出图5中示出的MG解码器单元的MGP/MGN解码器的构造的框图；

图7是示出MGG解码器的电路构造的示例的框图；

图8是示出供应到图5中示出的MG解码器单元中的高电压系统的电路的电源电位的示例的表格形式的图；

图9是示出图5中示出的电平移位器的构造的示例的电路图；

图10是示出图5中示出的高电压与(AND)电路的构造的示例的电路图；

图11是示出图5中示出的异或(EXOR)门的构造的示例的电路图；

图12是示出图5中示出的高电压逻辑电路的构造的示例的电路图；

图13是在进行写入的过程中的选择/未选择的存储器单元的偏置状态的示意图；

图14是在进行写入的过程中与图5中示出的MGBP解码器相关的信号的时序图；

图15是在进行写入的过程中与图5中示出的MGBN解码器相关的信号的时序图；

图16是在进行写入的过程中与图7中示出的MGG解码器相关的信号的时序图；

图17是在进行擦除的过程中的选择/未选择的存储器单元的偏置状态的示意图；

图18是在进行擦除的过程中与图5中示出的MGBP解码器相关的信号的时序图；

图19是在进行擦除的过程中与图5中示出的MGBN驱动器相关的信号的时序图；

图20是在进行擦除的过程中与图7中示出的MGG解码器相关的信号的时序图；

图21是示出根据实施例2的半导体器件中的高电压逻辑电路的构造的图；

图22是示出图12中示出的高电压逻辑电路的各部分的电压变化的示例的时序图；以及

图23是示出图21中示出的高电压逻辑电路的各部分的电压变化的示例的时序图。

具体实施方式

下文中，将参照附图详细描述各实施例。下面，相同或对应的元件附带相同的符号或参考标号并且省略对其的重复说明。

<实施例1>

[半导体器件的整个构造]

图1是示出根据实施例1的半导体器件的构造的框图。图1示出作为半导体器件示例的微控制器单元(MCU)1的构造。

参照图1，例如，通过采用CMOS(互补型金属氧化物半导体)集成电路制造技术，在诸如单晶硅的一个半导体芯片中形成微控制器单元1。

如图1中所示，微控制器单元1包括中央处理单元(CPU)2、随机存取存储器(RAM)5和闪存存储器模块(FMDL)6。中央处理单元2包括指令控制部和执行部，并且执行指令。随机存取存储器5用作中央处理单元2的工作空间。闪存存储器模块6被设置为用于存储数据和程序的非易失性存储器模块。

微控制器单元1还包括直接存储器访问控制器(DMAC)3、总线接口电路(BIF)4、闪存定序器(FSQC)7、外部I/O端口(PRT)8和9、定时器(TMR)10、时钟脉冲发生器(CPG)11、高速总线(HBUS)12和外围总线(PBUS)13。

总线接口电路4执行高速总线12和外围总线13之间的总线接口控制或总线桥控制。闪存定序器7对闪存存储器模块(FMDL)6执行命令访问控制。时钟脉冲发生器11形成用于控制微控制器单元1的内部时钟CLK。

尽管不受特别限制，但在图1的情况下微控制器单元1的总线架构具有高速总线(HBUS)12和外围总线(PBUS)13。尽管不受特别限制，但高速总线12和外围总线13中的每一个具有数据总线、地址总线和控制总线。通过提供高速总线12和外围总线13这两个总线，相比于所有电路耦合到公共总线的情况，可以减轻总线负担并且保障高速访问操作。

中央处理单元2、直接存储器访问控制器3、总线接口电路4、随机存取存储器5和闪存存储器模块6耦合到高速总线12。闪存定序器7、外部I/O端口8和9、定时器10和时钟脉冲发生器11耦合到外围总线13。

微计算机1还包括：时钟端子XTAL/EXTAL，其耦合振荡器或被供应外部时钟；外部硬件待机端子STB，其用于指示待机状态；外部重置端子RES，其用于指示重置；外部电力端子VCC；外部接地端子VSS。

在图1中，使用不同的CAD工具设计作为逻辑电路的闪存定序器7和形成为阵列的闪存存储器模块6。因此，为了方便起见，它们被示出为单独的电路块。然而，它们组合地构成闪存存储器16。

闪存存储器模块6经由只读高速访问端口(HACSP)15耦合到高速总线(HBUS)12。CPU 2或DMAC 3可经由高速访问端口15从高速总线12读取访问闪存存储器模块6。当CPU 2或DMAC 3写入访问并且初始化闪存存储器模块6时，它们通过以总线接口电路4为媒介经由外围总线(PBUS)13向闪存定序器7发出命令。响应于这个命令，闪存定序器7从外围总线PBUS经由低速访问端口(LACSP)对闪存存储器模块执行初始化和写入操作的控制。

[存储器单元的构造示例和操作]

图2A和图2B示出图1中示出的闪存存储器模块6中采用的存储器单元的构造和操作。在本实施例中，说明其中存储器单元被配置有如图2中所示的分裂栅极型非易失性存储器元件的情况作为示例。然而，本实施例中说明的驱动器电路还可应用于堆叠栅极型非易失性存储器元件的情况。

参照图2A，分裂栅极型非易失性存储器元件包括控制栅极CG和存储器栅极MG，控制栅极CG和存储器栅极MG经由栅极绝缘膜布置在源极区和漏极区之间的沟道形成区上。诸如氮化硅(SiN)的电荷捕获区布置在存储器栅极MG和栅极绝缘膜之间。控制栅极CG耦合到控制栅极线CGL(也被称为“读取字线”)，存储器栅极MG耦合到存储器栅极线(也被称为“重写字线”)。控制栅极CG侧的漏极区(或源极区)耦合到位线BL，存储器栅极MG侧的源极区(或漏极区)耦合到源极线SL。

图2B示出在对分裂栅极型非易失性存储器元件进行读取、写入和擦除的过程中位线BL、控制栅极CG、存储器栅极MG、源极线SL和阱区(WELL)处设定的电压的示例。如图2B中所示，相对于阱区的正的高电压被施加到作为写入目标的存储器单元的存储器栅极，相对于阱区的负的高电压被施加到作为擦除目标的存储器单元的存储器栅极。“高电压”指示电位差(上述情况下存储器栅极和阱区之间的电位差)的绝对值大于在进行读取的过程中的电源电压电平(VDD电平)。高电压还被称为升压电压。

具体地讲，为了减小存储器单元的阈值电压Vth(在进行擦除的过程中)，例如，位线BL被设定为未耦合状态(开路)，控制栅极CG被设定为0V，存储器栅极MG被设定为-3.3V至-8.0V。根据存储器栅极MG的电压，源极线SL被设定为3.2V至7.0V并且阱区WELL被设定为0V。因此，在由阱区(WELL)和存储器栅极MG之间的高电场产生的电子和电子空穴中，电子空穴被从阱区(WELL)注入到电荷捕获区(SiN)中。这个处理是按共用存储器栅极线的多个存储器单元为单位执行的。

为了增大存储器单元的阈值电压Vth(在进行写入的过程中)，例如，位线被设定为0.8V，控制栅极CG被设定为1.0V，存储器栅极MG被设定为6.4V至11V。根据存储器栅极MG的电压，源极线SL被设定为3.2V至7.0V并且阱区WELL被设定为0V。在这种情况下，当写入电流从源极线SL流向位线BL时，在控制栅极CG和存储器栅极MG的边界部分中产生热电子，产生的热电子被注入电荷捕获区(SiN)。由于根据位线电流是否流动来决定电子的注入，因此以位为单位控制这个处理。

在进行读取的过程中，例如，位线BL被设定为1.5V，控制栅极CG被设定为1.5V，存储器栅极MG被设定为0V，源极线SL被设定为0V，阱区WELL被设定为0V。当存储器单元的阈值电压Vth低时，存储器单元的电阻变小(导通状态)，而当阈值电压Vth高时，存储器单元的电阻变大(截止状态)。

在堆叠栅极型非易失性存储器元件中，与上述重写字线和读取字线二者对应的一条字线耦合到控制栅极。另外，在这种情况下，为了增大存储器单元的阈值电压，相对于阱区的正的高电压类似地被施加到控制栅极(字线)。相反地，为了减小存储器单元的阈值电压，相对于阱区的负的高电压类似地被施加到控制栅极(字线)。

[闪存存储器模块]

图3是示出图1中示出的闪存存储器模块(FMDL)6的构造的框图。在下面的说明中，图3的空间的左右方向被称为行方向并且该空间的上下方向被称为列方向。

如图3中所示，闪存存储器模块(FMDL)6包括左簇(mat)存储器单元阵列21L、右簇存储器单元阵列21R、用于左簇存储器单元阵列21L的感测放大器/写入控制电路26L、用于右簇存储器单元阵列21R的感测放大器/写入控制电路26R、地址控制电路28和数据控制电路29。闪存存储器模块(FMDL)6还包括用于左簇存储器单元阵列21L的CG驱动器电路22L、用于右簇存储器单元阵列21R的CG驱动器电路22R、低电压解码电路23、MG驱动器电路24、高电压解码电路25和升压电路27。

图3示出其中存储器单元阵列在中心分成两个的两簇式(two-mat)构造的示例。在认为快速不重要的情况下，还可以采用一簇式(one-mat)构造的存储器单元阵列。在一簇式构造中，CG驱动器电路22L和22R被组合成一个，并且布置在存储器单元阵列的左端或右端。

参照图3，左簇存储器单元阵列21L和右簇存储器单元阵列21R中的每一个包括布置成矩阵的多个存储器单元MC。存储器单元MC是图2中说明的分裂栅极型非易失性存储器。在下面的说明中，左簇存储器单元阵列21L可被简写为左存储器簇(left memory mat)21L或左簇(left mat)21L，右簇存储器单元阵列21R可被简写为右存储器簇(right memorymat)21R或右簇(right mat)21R。

针对左存储器簇21L和右存储器簇21R的每列布置位线BL。如图2中说明的，各位线BL耦合到对应列中设置的各存储器单元MC的控制栅极CG侧的源极区或漏极区。

与左存储器簇21L和右存储器簇21R二者公共地，为存储器簇21L和21R的每行布置源极线SL。如图2中说明的，各源极线SL耦合到对应行中设置的各存储器单元MC的存储器栅极MG侧的源极区或漏极区。

为每个存储器簇单独地设置控制栅极线CGL。为左存储器簇21L的每行布置控制栅极线CGL_L，为右存储器簇21R的每行布置控制栅极线CGL_R。各控制栅极线CGL_L耦合到左存储器簇21L的对应行中设置的各存储器单元MC的控制栅极CG。类似地，各控制栅极线CGL_R耦合到右存储器簇21R的对应行中设置的各存储器单元MC的控制栅极CG。

与左存储器簇21L和右存储器簇21R二者公共地，为存储器簇21L和21R的每行布置存储器栅极线MGL。如图2中说明的，各存储器栅极线MGL耦合到对应行中设置的各存储单元MC的存储器栅极MG。

在认为快速重要的情况下，可以采用位线BL分开用于读取和写入的构造，还可以采用位线被分层级并且划分成主位线和副位线的构造。在图2中，为每行设置源极线SL。然而，还可以采用重写单元的多行中共用一条源极线SL的构造，或者还可以采用在一行中将源极线划分成多条源极线SL以减少干扰的构造。

感测放大器/写入控制电路26L经由位线BL耦合到左存储器簇21L中的存储器单元MC并且控制存储器单元MC的数据的读取和重写。类似地，感测放大器/写入控制电路26R经由位线BL耦合到右存储器簇21R中的存储器单元MC并且控制存储器单元MC的数据的读取和重写。

地址控制单元28从外部地址输入端子34获取地址(行地址RAR和列地址CAR)。地址控制单元28将行地址信号RAR发送到高电压解码电路25和低电压解码电路23，并且将列地址信号CAR发送到感测放大器/写入控制电路26L和26R。

数据控制电路29将从感测放大器/写入控制电路26L和26R输出的读取数据RD输出到外部数据输入/输出端子35，并且将输入外部数据输入/输出端子35的写入数据WD输出到感测放大器/写入控制电路26L和26R。

CG驱动器电路22L和22R布置在左存储器簇21L和右存储器簇21R之间。具体地讲，CG驱动器电路22L被布置成毗邻左存储器簇21L的右手侧。CG驱动器电路22R被布置成毗邻右存储器簇21R的左手侧。低电压解码电路23布置在CG驱动器电路22L和CG驱动器电路22R之间。

CG驱动器电路22L包括多个CG驱动器46L，该多个CG驱动器46L分别驱动主要用于读取的多条控制栅极线CGL_L。类似地，CG驱动器电路22R包括多个CG驱动器46R，该多个CG驱动器46R分别驱动主要用于读取的多条控制栅极线CGL_R。基于从地址控制电路28供应的行地址信号RAR，低电压解码电路23选择行，选择并且驱动对应于选择的行的CG驱动器46L和46R。

经由高电位侧(也被称为“高侧”)的电源端子32和低电位侧(也被称为“低侧”)的电源端子33分别向CG驱动器电路22L和22R和低电压解码电路23供应低电压系统的高侧电源电位VDD和低侧电源电位VSS。这里，“低电压”指示在进行读取的过程中使用的电源电压电平(VDD电平)。

MG驱动器电路24布置在环绕左存储器簇21L和右存储器簇21R二者的区域的外侧(右手侧或左手侧)。在图3的情况下，MG驱动器电路24被布置成毗邻右存储器块21R的右手侧。MG驱动器电路24包括多个MG驱动器47，该多个MG驱动器47分别驱动主要用于进行重写(写入和擦除)的多个存储器栅极线MGL。

基于从地址控制电路28供应的行地址信号RAR，高电压解码电路25选择行，选择并且驱动对应于选择的行的MG驱动器47。高电压解码电路25还包括SL驱动器48，SL驱动器48驱动选择的行的源极线SL。

升压电路27基于低电压系统的高侧电源电位VDD和低侧电源电位VSS，产生用于重写的高侧电源电位和用于重写的低侧电源电位。升压电路27经由高侧电源端子30向MG驱动器电路24和高电压解码电路25中的每一个供应用于重写的高侧电源电位VMGBPP、VMGBNP、VMGPP和VBGNP并且经由低侧电源端子31供应用于重写的低侧电源电位VMGBPN、VMGBNN、VMGPN和VMGNN。

[MG驱动器]

图4A和图4B是示出图3中示出的MG驱动器47的具体构造的示例的电路图。

参照图4A，MG驱动器47A在从高侧到低侧的方向上包括串联耦合在高电位侧(高侧)的电源线MGBP和低电位侧(低侧)的电源线MGBN之间的PMOS(正型金属氧化物半导体)晶体管471和NMOS(负型金属氧化物半导体)晶体管472。PMOS晶体管471的栅极耦合到控制信号线MGP，NMOS晶体管472的栅极耦合到控制信号线MGN。PMOS晶体管471和NMOS晶体管472的耦合节点耦合到存储器栅极线MGL。为了上拉存储器栅极线MGL的电位，采用PMOS晶体管471，为了下拉存储器栅极线MGL的电位，采用NMOS晶体管472。

图4B中示出的MG驱动器47B具有图4A中示出的MG驱动器47A中的PMOS晶体管471的栅极和NMOS晶体管472的栅极耦合到信号线MGG的构造。

[MG解码器单元]

(概况)

图5是示出图3中示出的高电压解码电路25的MG解码器单元25A的构造的框图。图5还示出图3中示出的右簇存储器单元阵列21R和MG驱动器电路24的构造的示例。

如图5中所示，右簇存储器单元阵列21R被划分成64个块BK[0]-BK[63]。在各块BK中，布置N行存储器单元并且N条存储器栅极线MGL[0]-MGL[N-1]连线。左簇存储器单元阵列21L也具有与右簇存储器单元阵列21R相同的构造。

MG驱动器电路24包括分别与块BK[0]-BK[63]对应的64个MG驱动器组70[0]-70[63]。驱动器组70中的每一个包括分别驱动N条存储器栅极线MGL的N个MG驱动器47A。在驱动器组70中的每一个中，图4中说明的高侧电源线MGBP和低侧电源线MGBN连线。

MG解码器单元25A包括预解码器480L、480U和480G、MGBP/MGBN解码器54和MGP/MGN解码器53。

采用图3中示出的地址控制电路28输出的行地址信号RAR中的6位地址信号ADDB[5:0]来选择块BK[63:0]。采用用于剩余位的地址信号ADDG来选择各块BK中的N条存储器栅极线MGL[N-1:0]中的一条。

预解码器480U通过对用于选择块BK的地址信号ADDB[5:0]的上级3位地址信号[5:3]进行解码来产生八个1位预解码信号PRMGBU[7:0]。预解码器480L通过对下级3位地址信号ADDB[2:0]进行解码来产生八个1位预解码信号PRMGBL[7:0]。

尽管图5示出简化图，但用于选择存储器栅极线BGL的地址信号ADDG也被划分成高位和低位。预解码器480G通过对上级地址信号ADDG进行解码来产生预解码信号PRMGU，并且通过对下级地址信号ADDG进行解码来产生预解码信号PRMGL。

基于从预解码器480L和480U输出的预解码信号PRMGBL和PRMGBU，MGBP/MGBN解码器54将数据重写所必需的电源电位供应到对应于选择的块BK的MG驱动器组70的高侧电源线MGBP和低侧电源线MGBN。高侧电源线MGBP可只被供应正的高电位；然而，低侧电源线MGBN可被供应正的高电位和负的高电位。

基于从预解码器480G输出的预解码信号PRMGL和PRMGU，MGP/MGN解码器53通过向耦合到MG驱动器47A的控制信号线MGP和MGN输出控制信号来激活对应的存储器栅极线MGL。控制信号线MGP耦合到构成对应的MG驱动器47A的图4A中示出的PMOS晶体管471的栅极，并且可只被供应正的高电位。控制信号线MGN耦合到构成对应的MG驱动器47A的NMOS晶体管472的栅极，并且可被供应正的高电位和负的高电位。

(MGBP/MGBN解码器)

如图5中所示，MGBP/MGBN解码器54包括作为低电压逻辑电路的16个或(OR)门510和16个异或(异OR)门520、17个电平移位器(LVLSFT)511和521、高电压解码器60[0]-60[63]。

电平移位器511将VDD电平的输入信号转换成正的高电压电平(高侧电源电位VMGBPP；低侧电源电位VMGBPN)的信号(将在图8中说明具体的数值示例)。各电平移位器511具有用于保持输入信号的内置锁存电路。当切断信号ENP处于H电平时，输入到锁存电路的信号被启用。在通过将切断信号ENP设定为L电平而切断输入锁存电路的信号之后，通过改变供应到电平移位器511的电源电位，输入信号升压至正的高电压。

类似地，电平移位器521将VDD电平的输入信号转换成与电平移位器511的情况不同的正或负的高电压电平(高侧电源电位VMGBNP；低侧电源电位VMGBNN)的信号(在图8中将说明具体的数值示例)。各电平移位器521具有用于保持输入信号的内置锁存电路。当切断信号ENN处于H电平时，输入到锁存电路的信号被启用。在通过将切断信号ENN设定为L电平而切断输入锁存电路的信号之后，通过改变供应到电平移位器521的电源电位，输入信号升压至正或负的高电压。

从预解码器480L输出的八个下级预解码信号PRMGBL[7:0]经由八个或门510被输入到八个电平移位器511。八个电平移位器511将VDD电平的预解码信号PRMGBL[7:0]转换成高电压电平的预解码信号PRMGBPL[7:0]。这里，各或门510计算对应预解码信号PRMGBL[7:0]和全选信号ASEL的逻辑求和。因此，当全选信号ASEL处于高电平(H电平)时，选择所有预解码信号PRMGBL[7:0]。在擦除的过程中激活全选信号(设定为H电平)。

八个下级预解码信号PRMGBL[7:0]分别经由八个异或门520进一步输入到八个电平移位器521。八个电平移位器521将VDD电平的预解码信号PRMGBL[7:0]转换成高电压电平的预解码信号PRMGBNL[7:0]。这里，各异或门520计算对应预解码信号PRMGBL[7:0]和反转控制信号ENOR的异或。因此，当反转控制信号ENOR处于H电平时，各异或门520输出通过将对应预解码信号PRMGBL[7:0]的逻辑电平反转而得到的信号，并且当反转控制信号ENOR处于低电平(L电平)时，各异或门520输出对应的预解码信号PRMGBL[7:0]而不改变其逻辑电平。当闪存模块的操作模式(写入、擦除)是擦除模式时，反转控制信号ENOR被设定为H电平，并且当操作模式是写入模式时，反转控制信号ENOR被设定为L电平。

另一方面，从预解码器480U输出的八个上级预解码信号PRMGBU[7:0]分别经由八个或门510输入到八个电平移位器511。八个电平移位器511将VDD电平的预解码信号PRMGBU[7:0]转换成高电压电平的预解码信号PRMGBPU[7:0]。这里，各或门510计算对应预解码信号PRMGBU[7:0]和全选信号ASEL的逻辑求和。

八个上级预解码信号PRMGBU[7:0]分别经由八个异或门520进一步输入到八个电平移位器521。八个电平移位器521将VDD电平的预解码信号PRMGBU[7:0]转换成高电压电平的预解码信号PRMGBNU[7:0]。这里，各异或门520计算对应预解码信号PRMGBU[7:0]和反转控制信号ENOR的异或。

VDD电平的反转控制信号ENOR被电平移位器521转换成高电压电平的反转控制信号HVENOR。

高电压解码器60[0]-60[63]分别对应于MG驱动器组70[0]-70[63]设置。具体地讲，第k高电压解码器60[k](0≤k≤63)将高侧电源电位和低侧电源电位分别供应到第k MG驱动器组70[k]中设置的高侧电源线MGBP[k]和低侧电源线MGBN[k]。

具体地讲，高电压解码器60[0]-60[63]中的每一个包括高电压与电路512和高电压逻辑电路522。高电压与电路512执行八个高电压预解码信号PRMGBPL[7:0]中的每一个和八个高电压预解码信号PRMGBPU[7:0]中的每一个的与运算，并且产生将被供应到MG驱动器电路24中设置的64条高侧电源线MGBP[63:0]的电源电位。高电压逻辑电路522执行八个高电压预解码信号PRMGBNL[7:0]中的每一个和八个高电压预解码信号PRMGBNU[7:0]中的每一个的逻辑运算，并且产生将被供应到MG驱动器电路24中设置的64条低侧电源线MGBP[63:0]的电源电位。这里，当反转控制信号HVENOR处于L电平时，高电压逻辑电路522执行与运算，并且当反转控制信号HVENOR处于H电平时，高电压逻辑电路522执行或运算。

具体地讲，设置在第(i+8×j)高电压解码器60[i+8×j](0≤i≤7，0≤j≤7)中的高电压与电路512被供应高电压电平的第i预解码信号PRMGBPL[i]和高电压电平的第j预解码信号PRMGBPU[j]。高电压与电路512执行供应的预解码信号PRMGBPL[i]和PRMGBPU[j]的与运算。高电压与电路512产生的电压信号(与运算结果)被供应到对应MG驱动器组70[i+8×j]的高侧电源线MGBP[i+8×j]。

设置在第(i+8×j)高电压解码器60[i+8×j](0≤i≤7，0≤j≤7)中的高电压逻辑电路522被供应高电压电平的第i预解码信号PRMGBNL[i]、高电压电平的第j预解码信号PRMGBNU[j]和高电压反转控制信号HVENOR。当高电压反转控制信号HVENOR处于L电平时，高电压逻辑电路522执行供应的预解码信号PRMGBNL[i]和PRMGBNU[j]的与运算。当高电压反转控制信号HVENOR处于H电平时，高电压逻辑电路522执行供应的预解码信号PRMGBNL[i]和PRMGBNU[j]的或运算。高电压逻辑电路522产生的电压信号(与运算结果或者或运算结果)被供应到对应MG驱动器组70[i+8×j]的低侧电源线MGBN[i+8×j]。

在上述MGBP/MGBN解码器54中，与MG驱动器电路24的高侧电源线MGBP[63:0]的电源电位输出相关的或门510、电平移位器511和高电压与电路512被统称为MGBP解码器54P。类似地，与MD驱动器电路24的低侧电源线MGBN[63:0]的电源电位输出相关的异或门520、电平移位器521和高电压逻辑电路522被统称为MGBP解码器54N。

(MGP/MGN解码器)

图6是示出图5中示出的MG解码器单元25A的MGP/MGN解码器53的构造的框图。图6还示出图5中示出的预解码器480G(包括用于上侧地址的预解码器480GU和用于下侧地址的预解码器480GL)、MG驱动器电路24和右存储器簇21R。

图6示出图5中示出的每个块BK的控制信号线MGP的数量、控制信号线MGN的数量和存储器栅极线MGL的数量都是64条(N＝64)的情况。因此，采用6位地址信号ADDG[5:0]。预解码器480GU将上级3位地址信号ADDG[5:3]解码成八个1位预解码信号PRMGU[7:0]。预解码器480GL将下级3位地址信号ADDG[2:0]解码成八个1位预解码信号PRMGL[7:0]。

如图6中所示，MGP/MGN解码器53包括作为低电压逻辑电路的16个或门530和16个异或门540、33个电平移位器(LVLSFT)531和541，和高电压解码器61[0]-61[63]。

图6中示出的MGP/MGN解码器53的构造和操作与图5中示出的MGPB/MGPN解码器的构造和操作类似。具体地讲，图6中示出的或门530、异或门540和电平移位器531和541分别对应于图5中示出的或门510、异或门520和电平移位器511和521。图6中示出的高电压解码器61[0]-61[63]分别对应于图5中示出的高电压解码器60[0]-60[63]。

此外，图6中示出的VDD电平的预解码信号PRMGL和PRMGU分别对应于图5中示出的VDD电平的预解码信号PRMGBL和PRMGBU。图6中示出的高电压电平的预解码信号PRMGPL、PRMGPU、PRMGNL和PRMGNU分别对应于图5中示出的高电压电平的预解码信号PRMGBPL、PRMGBPU、PRMGBNL和PRMGBNU。

然而，电平移位器531和541的输出信号的电压电平不同于图5的情况(将在图8中说明具体的数值示例)。具体地讲，图6中示出的电平移位器531将VDD电平的输入信号转换成正的高电压电平的信号(高侧电源电位VMGPP；低侧电源电位VMGPN)。图6中示出的电平移位器541将VDD电平的输入信号转换成正或负的高电压电平(高侧电源电位VMGNP；低侧电源电位VMGNN)。

图6中示出的高电压解码器61与图5中示出的高电压解码器60的不同之处在于，设置高电压与非电路532和高电压逻辑电路542(与非/或非电路)取代高电压与电路512和高电压逻辑电路522(与/或电路)。具体地讲，设置在第(i+8×j)高电压解码器61[i+8×j](0≤i≤7，0≤j≤7)中的高电压与非电路532被供应高电压电平的第i预解码信号PRMGPL[i]和高电压电平的第j预解码信号PRMGPU[j]。高电压与非电路532执行供应的预解码信号PRMGPL[i]和PRMGPU[j]的与非运算。高电压与非电路532产生的电压信号(与非运算结果)被供应到MG驱动器电路24的控制信号线MGP[i+8×j]。

设置在第(i+8×j)高电压解码器61[i+8×j](0≤i≤7，0≤j≤7)中的高电压逻辑电路542被供应高电压电平的第i预解码信号PRMGNL[i]、高电压电平的第j预解码信号PRMGNU[j]和高电压反转控制信号HVENOR。当高电压反转控制信号HVENOR处于L电平时，高电压逻辑电路542执行供应的预解码信号PRMGNL[i]和PRMGNU[j]的与非运算。当高电压反转控制信号HVENOR处于H电平时，高电压逻辑电路542执行供应的预解码信号PRMGNL[i]和PRMGNU[j]的或非运算。高电压逻辑电路542产生的电压信号(与非运算结果或或非运算结果)被供应到MG驱动器电路24的控制信号线MGN[i+8×j]。

图6中示出的MGP/MGN解码器53的其它点与图5中示出的MGBP/MGBN解码器54的其它点几乎相同。因此，相同或对应的元件附带相同的符号或参考标号，不重复对其进行说明。

在图6中示出的MGP/MGN解码器53中，与到MG驱动器电路24的控制信号线MGP[63:0]的控制信号输出相关的或门530、电平移位器531和高电压与非电路532被统称为MGP解码器53P。类似地，与到MD驱动器电路24的控制信号线MGN[63:0]的控制信号输出相关的异或门540、电平移位器541和高电压逻辑电路542被统称为MGN解码器53N。

(MGG解码器)

当采用图4B中示出的构造的MG驱动器47B，设置MGG解码器53G取代MGP/MGN解码器53。从MGG解码器53G抽出N条控制信号线MGG[0]-MGG[N-1]。第s控制信号线MGG[s](0≤s≤N-1)耦合到与各块BK的第s存储器栅极线MGL[s]对应的MG驱动器47B。如图4B中说明的，控制信号线MGG耦合到构成各MG驱动器组70的对应MG驱动器47B的PMOS晶体管471和NMOS晶体管472的各栅极。

图7是示出MGG解码器53G的电路构造的示例的框图。图7还示出图5中示出的预解码器480G(包括用于上侧地址的预解码器480GU和用于下侧地址的预解码器480GL)、MG驱动器电路24和右存储器簇21R。

图7示出每个块BK的控制信号线MGG的数量和存储器栅极线MGL的数量都是64条(N＝64)的情况。如图6的情况一样，在6位地址信号ADDG[5:0]中，预解码器480GU将上级3位地址信号ADDG[5:3]解码成预解码信号PRMGU[7:0]，预解码器480GL将下级3位地址信号ADDG[2:0]解码成预解码信号PRMGL[7:0]。

如图7中所示，MGG解码器53包括作为低电压逻辑电路的16个异或门550、17个电平移位器551和高电压解码器62[0]-62[63]。图7中示出的MGG解码器53G具有与图6中示出的MGN解码器53N相同的构造。具体地讲，图7中示出的异或门550和电平移位器551对应于图6中示出异或门540和电平移位器541。图7中示出的高电压解码器62[0]-62[63]分别对应于图6中示出的高电压解码器61[0]-61[63]。图7中示出的高电压逻辑电路552(与非/或非电路)对应于图6中示出的高电压逻辑电路542。此外，图7中示出的高电压电平的预解码信号PRMGGU和PRMGGL分别对应于图6中示出的高电压电平的预解码信号PRMGNU和PRMGNL。

然而，电平移位器551的输出信号的电压电平不同于图5的情况(将在图8中说明具体的数值示例)。具体地讲，图7中示出的电平移位器551将VDD电平的输入信号转换成正或负的高电压电平(高侧电源电位VMGGP；低侧电源电位VMGGN)。

此外，图7中示出的高电压解码器62与图6中示出的高电压解码器62的不同之处在于，图7中示出的高电压解码器62仅设置有高电压逻辑电路552(与非/或非电路)而没有设置高电压与非电路。具体地讲，设置在高电压解码器62[i+8×j](0≤i≤7，0≤j≤7)中的第(i+8×j)高电压逻辑电路532被供应高电压电平的第i预解码信号PRMGGL[i]、高电压电平的第j预解码信号PRMGGU[j]和高电压反转控制信号HVENOR。当高电压反转控制信号HVENOR处于L电平时，高电压逻辑电路552执行供应的预解码信号PRMGGL[i]和PRMGGU[j]的与非运算。当高电压反转控制信号HVENOR处于H电平时，高电压逻辑电路552执行供应的预解码信号PRMGGL[i]和PRMGGU[j]的或非运算。高电压逻辑电路552产生的电压信号(与非运算结果或者或非运算结果)被供应到MG驱动器电路24的控制信号线MGG[i+8×j]。

图7中示出的MGG解码器53G的其它点与图6中示出的MGN解码器53N几乎相同。因此，相同或对应的元件附带相同的符号或参考标号，不重复对其进行说明。

[电源电位的示例]

图8是示出供应到图5中示出的MG解码器单元25A中的高电压系统的电路的电源电位的示例的表格形式的图。供应到高电压系统的电路的电源电位根据操作模式(写入、擦除和读取)而不同。通过图3中示出的升压电路产生这些类型的电源电位。

参照图5和图8，MGBP解码器54P的电平移位器511和高电压与电路512被供应高侧电源电位VMGBPP和低侧电源电位VMGBPN。在写入模式下，高侧电源电位VMGBPP被设定为6.4V至11V的正的高电压。MGBN解码器54N的电平移位器521和高电压逻辑电路522被供应高侧电源电位VMGBNP和低侧电源电位VMGBNN。在擦除模式下，低侧电源电位VMGBNN被设定为-3.3V至-8.0V的负的高电压。

参照图6和图8，MGP解码器53P的电平移位器531和高电压与电路532被供应高侧电源电位VMGPP和低侧电源电位VMGPN。在写入模式下，高侧电源电位VMGPP被设定为6.4V至11V的正的高电压。MGN解码器53N的电平移位器541和高电压逻辑电路542被供应高侧电源电位VMGNP和低侧电源电位VMGNN。在擦除模式下，低侧电源电位VMGNN被设定为-3.3V至-8.0V的负的高电压。

参照图7和图8，MGG解码器53G的电平移位器551和高电压逻辑电路552被供应高侧电源电位VMGGP和低侧电源电位VMGGN。在写入模式下，高侧电源电位VMGGP被设定为6.4V至11V的正的高电压。在擦除模式下，低侧电源电位VMGGN被设定为-3.3V至-8.0V的负的高电压。

[电平移位器511的构造的示例]

图9是示出图5中示出的电平移位器511的构造的示例的电路图。参照图9，电平移位器511包括CMOS(互补型MOS)锁存电路5111、NMOS晶体管MN12-MN15和作为输出缓冲器的CMOS反相器5112和5113。

CMOS锁存电路5111耦合在被供应高电源电位VMGBPP的高侧电源节点ND10和被供应高电源电位VMGBPN的低侧电源节点ND11之间。CMOS锁存电路5111包括由PMOS晶体管MP10和NMOS晶体管MN10构成的CMOS反相器以及由PMOS晶体管MP11和NMOS晶体管MN11构成的CMOS反相器。CMOS锁存电路5111具有其中这些CMOS反相器的各输出耦合到另一侧的CMOS反相器的输入的构造。互补数据被保持在晶体管MP10和MN10的耦合节点ND12和晶体管MP11和MN11的耦合节点ND13。

NMOS晶体管MN14经由NMOS晶体管MN12耦合在电源节点ND11和耦合节点ND12之间，NMOS晶体管MN15经由NMOS晶体管MN13耦合在电源节点ND11和耦合节点ND12之间。互补输入信号INP1和INN1被输入晶体管MN14和MN15的栅极。如图5中具体说明的，低电压预解码信号PRMGBL及其反转逻辑电平的信号或低电压预解码信号PRMGBU及其反转逻辑电平的信号被作为输入信号INP1和INN1输入。通过将输入信号INP1和INN1的逻辑电平反转而得到的信号被保持在耦合节点ND12和ND13。

NMOS晶体管MN12耦合在NMOS晶体管MN14和耦合节点ND12之间，NMOS晶体管MN13耦合在NMOS晶体管MN15和耦合节点ND13之间。公共切断信号ENP被输入到晶体管MN12和MN13的栅极。当切断信号ENP从H电平变成L电平时，输入信号INP1和INN1到耦合节点ND12和ND13的输入被切断。

CMOS反相器5112包括串联耦合在电源节点ND10和ND11之间的PMOS晶体管MP16和NMOS晶体管MN16。CMOS反相器5112将保持在耦合节点ND12的信号的逻辑电平反转，并且将它作为输出信号OUT 1输出。

CMOS反相器5113包括串联耦合在电源节点ND10和ND11之间的PMOS晶体管MP17和NMOS晶体管MN17。CMOS反相器5113将保持在耦合节点ND13的信号的逻辑电平反转。在图5中示出的电路中，CMOS反相器5113的输出节点NC1开路；然而，为了均衡耦合节点ND12和ND13的负载，设置CMOS反相器5113。

接下来，说明电平移位器511的操作。在施加到电源节点ND10和ND11的电压的绝对值处于低电平(VDD电平)的状态下，输入VDD电平的互补输入信号INP1和INN1。通过在此刻将切断信号ENP设定为H电平，输入信号INP1和INN1的反转逻辑电平的信号的被输入到CMOS锁存电路5111，并且被保持在耦合节点ND12和ND13。

随后，通过将切断信号ENP改变为L电平，实现输入信号INP1和INN1被锁存于CMOS锁存电路5111的状态。在这种状态下，施加到电源节点ND10和ND11的电位变成所需值(VMGBPP、VMGBPN)。例如，在进行写入的过程中，电源节点ND10的电位升高至进行写入所必需的电源电位VMGBPP。开始时，低侧电源节点ND11的电位可被供应电源电位VMGBPN，或者可按照高侧电源节点ND10的施加电压的升高而升高。结果，当输入信号INP1处于H电平时，高侧电源电位VMGBPP被作为输出信号OUT1输出，当输入信号INP1处于L电平时，低侧电源电位VMGBPN被作为输出信号OUT1输出。

图5的电平移位器521对应于图9中示出的电路，在该电路中，电源电位VMGBNP和VMGBNN被分别输入到电源节点ND10和ND11，切断信号ENN被输入到NMOS晶体管MN12和MN13的栅极。输入信号INP1和INN1对应于预解码信号PRMGBL及其反转逻辑电平的信号、或预解码信号PRMGBU及其反转逻辑电平的信号、或反转控制信号ENOR及其反转逻辑电平的信号。当反转控制信号ENOR处于H电平时，前两个输入信号在逻辑电平被反转之后进行输入。

图6中示出的电平移位器531对应于图9中示出的电路，在该电路中，电源电位VMGPP和VMGPN被分别输入到电源节点ND10和ND11。此外，输入信号INP1和INN1对应于预解码信号PRMGU及其反转逻辑电平的信号、或预解码信号PRMGL及其反转逻辑电平的信号。

图6中示出的电平移位器541对应于图9中示出的电路，在该电路中，电源电位VMGNP和VMGNN被分别输入到电源节点ND10和ND11，切断信号ENN被输入到NMOS晶体管MN12和MN13的栅极。此外，输入信号INP1和INN1对应于预解码信号PRMGU及其反转逻辑电平的信号、或预解码信号PRMGL及其反转逻辑电平的信号、或反转控制信号ENOR及其反转逻辑电平的信号。当反转控制信号ENOR处于H电平时，前两个输入信号在逻辑电平被反转之后进行输入。

图7中示出的电平移位器551对应于图9中示出的电路，在该电路中，电源电位VMGGP和VMGGN被分别输入到电源节点ND10和ND11，切断信号ENN被输入到NMOS晶体管MN12和MN13的栅极。。输入信号INP1和INN1与图6中示出的电平移位器541的情况相同。

[高电压与电路512的构造的示例]

图10是示出图5中示出的高电压与电路512的构造的示例的电路图。除了以下几点外，在低电压系统的电源电位VDD的情况下，高电压与电路512具有和与电路相同的构造。第一个不同之处在于，电源电位VMGBPP被施加到高侧电源节点ND20，电源电位VMGBPN被施加到低侧电源节点ND21。第二个不同之处在于，高电压与电路512由高耐压CMOS器件构成。具体地讲，高电压与电路512包括与非电路5121和反相器5122。

与非电路5121包括相互并联耦合在高侧电源节点ND20和中间节点ND22之间的PMOS晶体管MP20和MP21和相互串联耦合在中间节点ND22和底侧电源节点ND21之间的NMOS晶体管MN21和MN20。晶体管MP20和MN20的栅极耦合到第一输入节点ND23，晶体管MP21和MN21的栅极耦合到第二输入节点ND24。在图5中示出的示例中，两个对应电平移位器511输出的高电压预解码信号PRMGBPL和PRMGBPU被分别输入到输入节点ND23和ND24。

反相器5122包括相互串联耦合在电源节点ND20和ND21之间的PMOS晶体管MP25和NMOS晶体管MN25。反相器5122将通过将中间节点ND22处的电压信号的逻辑电平反转而得到的信号输出到图5中说明的对应MG驱动器组70的高侧电源线MGBP。

图6中示出的高电压与非电路532对应于图10中示出的电路，在该电路中，电源电位VMGPP和VMGPN被分别输入到电源节点ND20和ND21，预解码信号PRMGPL和PRMGPU被分别输入到输入节点ND23和ND24。此外，图6中示出的高电压与非电路532没有设置反相器5122或者设置串联耦合的两级反相器5122。在这种情况下，与非电路5122的中间节点ND22或与非电路5122的输出节点耦合到对应控制信号线MGP。

[异或门520的构造的示例]

图11是示出图5中示出的异或门520的构造的示例的电路图。参照图11，异或门520包括反相器700、由PMOS晶体管MP30和NMOS晶体管MN30构成的传输门TMG1、由PMOS晶体管MP31和NMOS晶体管MN31构成的传输门TMG2。在输入节点ND30和输出节点ND31之间，设置经过传输门TMG1的第一路径和经过反相器700和传输门TMG2的第二路径。

在上述构造中，反转控制信号ENOR被输入到晶体管MP30和MN31的栅极，通过将反转控制信号ENOR的逻辑电平反转而得到的控制信号/ENOR被输入到晶体管MP31和MN30的栅极。因此，当反转控制信号ENOR处于H电平时，传输门TMG1被设定为截止状态并且传输门TMG2被设定为导通状态。当反转控制信号ENOR处于L电平时，传输门TMG1被设定为导通状态并且传输门TMG2被设定为截止状态。结果，当反转控制信号ENOR处于H电平时，输出信号OUT3的逻辑电平变成输入信号IN3的反转逻辑电平，当反转控制信号ENOR处于L电平时，输出信号OUT3的逻辑电平变成与输入信号IN3的逻辑电平相同。

图6和图7中示出的异或门540和550的构造与图11中示出的电路构造相同。

[高电压逻辑电路522的构造的示例]

图12是示出图5中示出的高电压逻辑电路522的构造的示例的电路图。高电压逻辑电路522由高耐压CMOS器件构成，并且在向高侧电源节点ND45供应的高电源电位VMGBNP和向低侧电源节点ND46供应的高电源电位VMGBNN进行供应时进行操作。

高电压逻辑电路522设置有三个输入节点ND47、ND48和ND49。两个对应的电平移位器521输出的高电压预解码信号PRMGBNU和PRMGBNL被分别输入到输入节点ND47和ND48。从对应的电平移位器521输出的高电压反转控制信号HVENOR被输入到输入节点ND49。高电压逻辑电路522的输出节点耦合到MG驱动器电路24的对应低侧电源线MGBN。

具体地讲，高电压逻辑电路522包括与非/或非电路5221和CMOS反相器5222。与非/或非电路5221包括PMOS晶体管MP40-MP44和NMOS晶体管MN40-MN44。晶体管MP40和MP41依次串联耦合在高侧电源节点ND45和中间节点ND40之间。晶体管MP42与晶体管MP41并联耦合。晶体管MP43和MP44依次串联耦合在高侧电源节点ND45和中间节点ND40之间，与晶体管MP40和MP41的整体并联耦合。类似地，晶体管MN40和MN41依次串联耦合在低侧电源节点ND46和中间节点ND40之间。晶体管MN42与晶体管MN41并联耦合。晶体管MN43和MN44依次串联耦合在低侧电源节点ND46和中间节点ND40之间，并且与晶体管MN40和MN41的整体并联耦合。

输入节点ND47耦合到晶体管MP41、MP43、MN41和MN43的栅极。输入节点ND48耦合到晶体管MP42、MP44、MN42和MN44的栅极。输入节点ND49耦合到晶体管MP40和MN40的栅极。

CMOS反相器5222包括串联耦合在高侧电源节点ND45和低侧电源节点ND46之间的PMOS晶体管MP45和NMOS晶体管MN45。CMOS反相器5222将通过将中间节点ND40处的电压信号的逻辑电平反转而得到的信号输出到MG驱动器电路24的对应低侧电源线MGBN。

接下来，说明高电压逻辑电路522的操作。首先，说明高电压反转控制信号HVENOR处于L电平的情况。在这种情况下，PMOS晶体管MP40被设定为导通并且NMOS晶体管MN40被设定为截止。因此，由NMOS晶体管MN40、MN41和MN42构成的电路部分5224停止发挥作用。另一方面，与非/或非电路5221的其它部分发挥作用。因此，与非/或非电路5221作为输出高电压预解码信号PRMGBNU和PRMGBNL的与非运算结果的与非电路操作，整个高电压逻辑电路522作为与电路操作。

当高电压反转控制信号HVENOR处于H电平时，PMOS晶体管MP40被设定为截止并且NMOS晶体管MN40被设定为导通。因此，由PMOS晶体管MP40、MP41和MP42构成的电路部分5223停止发挥作用。另一方面，与非/或非电路5221的其它部分发挥作用。因此，与非/或非电路5221作为输出高电压预解码信号PRMGBNU和PRMGBNL的或非运算结果的或非电路操作，整个高电压逻辑电路522作为或电路操作。

如上所述，根据高电压反转控制信号HVENOR的逻辑电平是L电平还是H电平，高电压逻辑电路522可切换其功能，以便作为输出高电压预解码信号PRMGBNU和PRMGBNL的与逻辑的与电路操作，或者作为输出或逻辑的或电路操作。

图6中示出的高电压逻辑电路542对应于图12中示出的电路，在该电路中，电源电位VMGNP和VMGNN被分别输入到电源节点ND45和ND46，预解码信号PRMGNU和PRMGNL被分别输入到输入节点ND47和ND48。此外，图6中示出的高电压与非电路532没有设置反相器5222或者设置串联耦合的两级反相器5222。在这种情况下，与非/或非电路5221的中间节点ND40或后一反相器5222的输出节点耦合到对应的控制信号线MGN。

图7中示出的高电压逻辑电路552对应于图12中示出的电路，在该电路中，电源电位VMGGP和VMGGN被分别输入到电源节点ND45和ND46，预解码信号PRMGGU和PRMGGL被分别输入到输入节点ND47和ND48。此外，图7中示出的高电压与非电路552没有设置反相器5222或者设置串联耦合的两级反相器5222。在这种情况下，与非/或非电路5221的中间节点ND40或后一反相器5222的输出节点耦合到对应的控制信号线MGG。

[MG解码器单元的操作—写入]

接下来，说明图5中示出的MG解码器单元25A的操作。首先，说明将数据写入存储器单元MC的操作。

(操作的概况)

图13是在进行写入的过程中的选择/未选择的存储器单元的偏置状态的示意图。参照图5和图13，首先，说明由MGBP/MGBN解码器54对块BK的选择。预解码器480L和480U二者输出H电平(“1”)的信号作为对应于选择的块BK的预解码信号PRMGBL和PRMGBU。由于在进行写入的过程中的反转控制信号ENOR处于L电平，因此这些预解码信号PRMGBL和PRMGBU的逻辑电平没有被异或门520反转。此外，在进行写入的过程中，高电压逻辑电路522作为与电路操作。

因此，在MG驱动器电路24中，高电压与电路512的高侧电源电位VMGBPP(例如，如图8中所示的6.4V至11V)被施加到对应于选择的块BK的高侧电源线MGBP。在MG驱动器电路24中，高电压逻辑电路522的高侧电源电位VMGBNP(例如，如图8中所示的3.5V)被施加到对应于选择的块BK的低侧电源线MGBN。

另一方面，对应于未选择的块BK的预解码信号PRMGBL和PRMGBU中的至少一个变成L电平(“0”)。因此，在MG驱动器电路24中，施加到高电压与电路512的低侧电源电位VMGBPN(例如，如图8中所示的3.5V)被供应到对应于未选择的块BK的高侧电源线MGBP。在MG驱动器电路24中，施加到高电压逻辑电路522的低侧电源电位VMGBNN(例如，如图8中所示的1.5V)被供应到对应于未选择的块BK的低侧电源线MGBN。

接下来，说明各块BK的存储器栅极线MGL的选择。下面，为了简便的缘故，假设设置图7中示出的MGG解码器53G取代MGP/MGN解码器53，并且设置控制信号线MGG取代控制信号线MGP和MGN。对应于选择的存储器栅极线MGL(选择的单元)的预解码信号PRMGL和PRMGU处于H电平，在进行写入的过程中，图7中示出的高电压逻辑电路552作为与非电路操作。因此，处于L电平的信号，也就是说，图7中示出的高电压逻辑电路522的低侧电源电位VMGGN(例如，如图8中示出的3.5V)被供应到对应于选择的单元的控制信号线MGG。

另一方面，对应于未选择存储器栅极线MGL(未选择的单元)的预解码信号PRMGL和PRMGU中的至少一个处于L电平，在进行写入的过程中，图7中示出的高电压逻辑电路552作为与非电路操作。因此，处于H电平的信号，也就是说，图7中示出的高电压逻辑电路522的高侧电源电位VMGGP(例如，如图8中示出的6.4V至11V)被供应到对应于未选择的单元的控制信号线MGG。

根据以上内容，(A)高侧电源线MGBP的电位VMGBPP(例如，6.4V至11V)被施加到选择的块BK中的选择的存储器栅极线(也就是说，写入目标的存储器单元的存储器栅极MG)；(B)低侧电源线MGBN的电位VMGBNP(例如，3.5V)被施加到选择的块BK中的未选择的存储器栅极线。

另一方面，对应于未选择的块BK的高侧电源线MGBP的电位VMGBPN(例如，3.5V)和低侧电源线MGBN的电位VMGBNN(例如，1.5V)低于控制信号线MGG供应的L电平电位VMGGN(例如，3.5V)(也就是说，一直处于H电平)。因此，(C)(D)与存储器栅极线MGL的选择(L电平)/未选择(H电平)无关，低侧电源线MGBN的电位VMGBNN(例如，1.5V)被施加到未选择的块BK的存储器栅极线。

(操作的具体示例)

下文中，参照图5和图14至图16，说明在进行写入的过程中MG解码器单元25A的操作顺序的具体示例。在图14至图16中，假设MGBP/MGBN解码器54的输入地址ADDB[5:0]在时间T0变成00H。

图14是在进行写入的过程中与图5中示出的MGBP解码器54P相关的信号的时序图。参照图5和图14，在时间T0，输入地址ADDB[5:0]变成00H，下地址侧的预解码器480L选择预解码信号PRMGBL[0]，上地址侧的预解码器480U选择预解码信号PRMGBU[0]。不选择其它预解码信号PRMGBL[7:1]和PRMGBU[7:1]。在进行写入的过程中，全选信号ASEL未激活。

在这个时间T0，当前供应到电平移位器511和高电压与电路512的高侧电源电位VMGBPP是5.5V，低侧电源电位VMGBPN是3.5V。因此，在电平转换之后的高电压预解码信号PRMGBPU[0]和PRMGBPL[0]的电压是大约5.5V，其它高电压预解码信号PRMGBPU[7:1]和PRMGBPL[7:1]的电压是大约3.5V。

在这个时间T0，当前供应到电平移位器511的切断信号ENP是大约5.5V(H电平)。因此，内置CMOS锁存电路5111没有被锁存，但电平移位器511的输出信号根据预解码信号PRMGBL和PRMGBU的选择/未选择而变化。

由高电压与电路512执行高电压预解码信号PRMGBPU和PRMGBPL的与运算，根据计算结果的电压被供应到高侧电源线MGBP[63:0]。因此，只有与被输入高电压预解码信号PRMGBPU[0]和PRMGBPL[0]的高电压与电路512耦合的高侧电源线MGBP[0]的电压变成大约5.5V(VMGBPP)，并且其它高侧电源线MGBP[63:1]的电压变成大约3.5V(VMGBPN)。

接下来，在时间T2，切断信号ENP从H电平(大约5.5V)变成L电平(大约3.5V)。因此，电平移位器511的输入信号被切断，实现数据被锁存到内置CMOS锁存电路5111的状态。

随后，从时间T3至时间T4，供应到电平移位器511和高电压与电路512的高侧电源电位VMGBPP从大约5.5V升至大约6.4V-11V即能够进行写入的存储器栅极电压。低侧电源电位VMGBPN保持大约3.5V。随着电源电位的这个变化，选择的高电压预解码信号PRMGBPU[0]和PRMGBPL[0]从大约5.5V升至6.4V-11V。其它未选择的高电压预解码信号PRMGBPU[7:1]和PRMGBPL[7:1]保持大约3.5V。结果，选择的高侧电源线MGBP[0]的电位从大约5.5V升至6.4V-11V(VMGBPP)，其它未选择的高侧电源线MGBP[63:1]的电位是大约(VMGBPN)3.5V。

图15是在进行写入的过程中与图5中示出的MGBN解码器54N相关的信号的时序图。参照图5和图15，在时间T0，输入地址ADDB[5:0]变成00H，下地址侧的预解码器480L选择预解码信号PRMGBL[0]，上地址侧的预解码器480U选择预解码信号PRMGBU[0]。不选择其它预解码信号PRMGBL[7:1]和PRMGBU[7:1]。在进行写入的过程中，反转控制信号ENOR未激活。

在这个时间T0，当前供应到电平移位器521和高电压逻辑电路522的高侧电源电位VMGBNP是3.5V，低侧电源电位VMGBNN是0V。因此，在电平转换之后的高电压预解码信号PRMGBNU[0]和PRMGBNL[0]的电压是大约3.5V，其它未选择的高电压预解码信号PRMGBNU[7:1]和PRMGBNL[7:1]的电压变成0V。

在这个时间T0，当前供应到电平移位器521的切断信号ENN是大约3.5V(H电平)。因此，内置CMOS锁存电路5111没有被锁存，但电平移位器521的输出信号根据低电压预解码信号的选择/未选择而变化。

在高电压逻辑电路522执行高电压预解码信号PRMGBNU和PRMGBNL的逻辑运算之后，根据逻辑运算结果的电压被供应到低侧电源线MGBN[63:0]。因此，只有与被输入高电压预解码信号PRMGBNU[0]和PRMGBNL[0]的高电压逻辑电路522(等同于与电路)耦合的低侧电源线MGBN[0]的电压变成大约3.5V(VMGBNP)，其它低侧电源线MGBN[63:1]的电压变成0V(VMGBNN)。

接下来，在时间T2，切断信号ENN从H电平(3.5V)变成L电平(0V)。因此，电平移位器521的输入信号被切断，实现数据被锁存到内置CMOS锁存电路5111的状态。

随后，从时间T3至时间T4，供应到电平移位器521和高电压逻辑电路521的低侧电源电位VMGBNN从0V升至大约1.5V。高侧电源电位VMGBNP保持大约3.5V。随着电源电位的这个变化，选择的高电压预解码信号PRMGBNU[0]和PRMGBNL[0]保持大约3.5V。然而，其它未选择的高电压预解码信号PRMGBNU[7:1]和PRMGBNL[7:1]从0V升至大约1.5V。结果，选择的低侧电源线MGBN[0]的电位保持大约3.5V(VMGBNP)；然而，未选择的低侧电源线MGBN[63:1]的电位从0V升至大约1.5V(VMGBNN)。

图16是在进行写入的过程中与图7中示出的MGG解码器相关的信号的时序图。如图16中所示，对应于选择的块的MG驱动器电路24的电源线MGBP[0]和MGBN[0]的电位的波形和对应于未选择的块的MG驱动器电路24的电源线MGBP[1]和MGBN[1]的电位的波形与图14和图15中示出的波形相同。MG驱动器的栅极驱动的控制信号线MGG[0]在时间T0之后处于选择状态(L电平)，其它控制信号线MGG[1]-MGG[N-1]在时间T0之后处于未选择状态(H电平)。在时间T4之后进行写入操作时，选择的控制信号线MGG[0]的电位变成VMGGN(3.5V)，未选择的控制信号线MGG[1]的电位变成VMGGP(6.4V至11V)。

因此，至于选择的块BK[0]，高侧电源线MGBP[0]的电位VMGBPP(6.4V至11V)在时间T4之后被施加到选择的存储器栅极线MGL[0]。低侧电源线MGBN[0]的电位VMGBNP(3.5V)在时间T4之后被施加到未选择的存储器栅极线MGL[1]。

另一方面，至于未选择的块BK[1]，在时间T4之后，高侧电源线MGBP[1]的电位变成VMGBPN(3.5V)，低侧电源线MGBN[1]的电位变成VMGBNN(1.5V)。这些电位低于选择的控制信号线MGG的电位VMGGN(3.5V)，同时，它们低于未选择的控制信号线MGG[1]的电位VMGGP(6.4V至11V)。因此，在时间T4之后，未选择的存储器栅极线MGL[1]的电位和选择的存储器栅极线MGL[0]的电位二者变成等于低侧电源线MGBN[1]的电位VMGBNN(1.5V)。结果，在时间T4之后，施加到各存储器单元的存储器栅极MG的电压与图13的情况相同。

[MG解码器单元的操作—擦除]

接下来，说明在进行擦除的过程中图5中示出的MG解码器单元25A的操作。

(操作的概况)

图17是在进行擦除的过程中的选择/未选择的存储器单元的偏置状态的示意图。参照图5和图17，首先，说明MGBP/MGBN解码器54选择块BK。预解码器480L和480U二者输出H电平(“1”)的信号作为对应于选择的块BK的预解码信号PRMGBL和PRMGBU。由于在进行擦除的过程中的反转控制信号ENOR处于H电平，因此这些预解码信号PRMGBL和PRMGBU的逻辑电平被异或门520反转，全都变成L电平(“0”)。在进行擦除的过程中，高电压逻辑电路522作为或电路操作。

这里，在进行擦除的过程中，全选信号ASEL被激活；因此，高电压与电路512的输出一直变成H电平。因此，供应到高电压与电路512的高侧电源电位VMGBPP(例如，如图8中所示的1.5V)被施加到MG驱动器电路24的全部高侧电源线MGBP[63:0](与选择/未选择无关)。

另一方面，在MG驱动器电路24中，供应到高电压逻辑电路522的低侧电源电位VMGBNN(例如，如图8中所示的-3.3V至-8.0V)被施加到对应于选择的块BK的低侧电源线MGBN。供应到高电压逻辑电路522的高侧电源电位VMGBNP(例如，如图8中所示的1.5V)被施加到对应于未选择的块BK的低侧电源线MGBN。

接下来，说明各块BK的存储器栅极线MGL的选择。下面，为了简便的缘故，假设设置图7中示出的MGG解码器53G取代MGP/MGN解码器53并且设置控制信号线MGG取代控制信号线MGP和MGN。对应于选择的存储器栅极线MGL(选择的单元)的预解码信号PRMGL和PRMGU处于H电平；然而，这些预解码信号PRMGL和PRMGU被图7中示出的异或门550反转成L电平。在进行擦除的过程中，图7中示出的高电压逻辑电路552作为或非电路操作。因此，处于H电平的信号，也就是说，图7中示出的高电压逻辑电路522的高侧电源电位VMGGP(例如，如图8中示出的1.5V)被施加到对应于选择的单元的控制信号线。

另一方面，对应于未选择的存储器栅极线MGL(未选择的单元)的预解码信号PRMGL和PRMGU中的至少一个处于L电平。然而，由于这些预解码信号PRMGL和PRMGU被图7中示出的异或门550反转，因此其中至少一个变成H电平。在进行擦除的过程中，图7中示出的高电压逻辑电路552作为或非电路操作。因此，处于L电平的信号，也就是说，图7中示出的高电压逻辑电路522的低侧电源电位VMGGN(例如，如图8中示出的-3.3V至-8.0V)被施加到对应于未选择的单元的控制信号线MGG。

根据以上内容，(A)低侧电源线MGBN的电位VMGBNN(例如，-3.3V至-8.0V)被施加到选择的块BK中的存储器栅极线MGL(也就是说，擦除目标的存储器单元的存储器栅极MG)；(B)高侧电源线MGBP的电位VMGBPP(例如，1.5V)被施加到选择的块BK中的未选择的存储器栅极线MGL。

另一方面，对应于未选择的块BK的高侧电源线MGBP的电位VMGBPP(例如，1.5V)和对应于未选择的块BK的低侧电源线MGBN的电位VMGBNP(例如，1.5V)被相等地设定。因此，(D)与控制信号线MGG的选择/未选择无关，对应于未选择的块BK的所有存储器栅极线MGL被设定为未选择，在图8的示例中，电压被设定为1.5V。在进行擦除的过程中的未选择的块BK中，不存在选择的存储器单元的状态，也就是说，图17的(C)。

(操作的具体示例)

下文中，参照图5和图18至图20，说明在进行擦除的过程中MG解码器单元25A的操作顺序的具体示例。在图18至图20中，在时间T0，假设MGBP/MGBN解码器54的输入地址ADDB[5:0]变成00H。

图18是在进行擦除的过程中与图5中示出的MGBP解码器54P相关的信号的时序图。参照图5和图18，在时间T0，输入地址ADDB[5:0]变成00H，下地址侧的预解码器480L选择低电压预解码信号PRMGBL[0]，上地址侧的预解码器480U选择低电压预解码信号PRMGBU[0]。不选择其它低电压预解码信号PRMGBL[7:1]和PRMGBU[7:1]。

在进行擦除的过程中，当前供应到电平移位器511和高电压与电路512的高侧电源电位VMGBPP固定是1.5V，低侧电源电位VMGBPN固定是0V。因此，在时间T0，在电平转换之后的高电压预解码信号PRMGBPU[0]和PRMGBPL[0]的电压是大约1.5V，其它未选择的高电压预解码信号PRMGBPU[7:1]和PRMGBPL[7:1]的电压变成0V。

在这个时间T0，当前供应到电平移位器511的切断信号ENP是大约3.5V(H电平)。因此，内置CMOS锁存电路5111没有被锁存，但电平移位器511的输出信号根据预解码信号PRMGBL和PRMGBU的选择/未选择而变化。

接下来，在时间T1，全选信号ASEL被激活。因此，与预解码信号PRMGBU和PRMGBL的逻辑电平无关，高电压预解码信号PRMGBPU和PRMGBPL全都变成H电平(1.5V)。由高电压与电路512执行高电压预解码信号PRMGBPU和PRMGBPL的与运算，与运算结果被输出到MG驱动器电路24的高侧电源线MGBP[63:0]。结果，所有高侧电源线MGBP[63:0]的电压被设定为VMGBPP(1.5V)。

接下来，在时间T2，切断信号ENP从H电平(大约3.5V)变成L电平(大约0V)。因此，电平移位器511的输入信号被切断，实现数据被锁存到内置CMOS锁存电路5111的状态。

随后，供应到电平移位器511和高电压与电路512的高侧电源电位VMGBPP没有变化。因此，MG驱动器电路24的全部高侧电源线MGBP[63:0]的电压保持VMGBPP(1.5V)。

图19是在进行擦除的过程中与图5中示出的MGBN驱动器54N相关的信号的时序图。参照图5和图19，在时间T0，输入地址ADDB[5:0]变成00H，下地址侧的预解码器480L选择低电压预解码信号PRMGBL[0]，上地址侧的预解码器480U选择低电压预解码信号PRMGBU[0]。不选择其它预解码信号PRMGBL[7:1]和PRMGBU[7:1]。

在这个时间T0，当前供应到电平移位器521和高电压逻辑电路522的高侧电源电位VMGBNP是1.5V，低侧电源电位VMGBNN是0V。因此，在电平转换之后的高电压预解码信号PRMGBNU[0]和PRMGBNL[0]的电压是大约1.5V，其它未选择的高电压预解码信号PRMGBNU[7:1]和PRMGBNL[7:1]的电压变成0V。

在这个时间T0，当前供应到电平移位器521的切断信号ENN是大约3.5V(H电平)。因此，内置CMOS锁存电路5111没有被锁存，但电平移位器521的输出信号根据预解码信号PRMGBL和PRMGBU的选择/未选择而变化。

在接下来的时间T1，反转控制信号ENOR被激活。因此，异或门520将预解码信号PRMGBU和PRMGBL的逻辑电平反转。结果，只有选择的高电压预解码信号PRMGBNU[0]和PRMGBNL[0]变成L电平(电位VMGBNN：0V)，其它未使用的高电压预解码信号PRMGBNU[7:1]和PRMGBNL[7:1]变成H电平(电位VMGBNP：1.5V)。

当反转控制信号ENOR被激活时，高电压逻辑电路522作为或门操作。因此，只有被输入选择的高电压预解码信号PRMGBNU[0]和PRMGBNL[0]的高电压逻辑电路522将低侧电源电位VMGBNN(0V)输出到对应的电源线MGBN[0]。其它高电压逻辑电路522将高侧电源电位VMGBNP(1.5V)输出到对应的电源线MGBN[0]。

在接下来的时间T2，切断信号ENN从H电平(3.5V)变成L电平(0V)。因此，电平移位器521的输入信号被切断，实现数据被锁存到内置CMOS锁存电路5111的状态。

随后，从时间T3至时间T4，供应到电平移位器521和高电压逻辑电路521的低侧电源电位VMGBNN从0V降至存储器栅极电压-3.3V至-8.0V，以能够进行擦除。高侧电源电位VMGBNP保持在大约1.5V。随着电源电位的这个变化，选择的高电压预解码信号PRMGBNU[0]和PRMGBNL[0]降至大约-3.3V至-8.0V。然而，其它未选择的高电压预解码信号PRMGBNU[7:1]和PRMGBNL[7:1]保持在大约1.5V不变。结果，选择的低侧电源线MGBN[0]降至大约-3.3V至-8.0V(VMGBNN)。与此相反，未选择的低侧电源线MGBN[63:1]保持在大约1.5V(VMGBNP)。

图20是在进行擦除的过程中与图7中示出的MGG解码器53G相关的信号的时序图。如图20中所示，对应于选择的块的MG驱动器电路24的电源线MGBP[0]和MGBN[0]的电位的波形和对应于未选择的块的MG驱动器电路24的电源线MGBP[1]和MGBN[1]的电位的波形与图18和图19中示出的波形相同。MG驱动器的栅极驱动的控制信号线MGG[0]在时间T0之后处于选择状态(H电平)，其它控制信号线MGG[1]-MGG[N-1]在时间T0之后处于未选择状态(L电平)。在时间T4之后进行擦除操作时，选择的控制信号线MGG[0]的电压保持在1.5V。然而，未选择的控制信号线MGG[1]的电压降至-3.3V至-8.0V。

因此，至于选择的块BK[0]，低侧电源线MGBN[0]的电位VMGBNN(-3.3V至-8.0V)在时间T4之后被施加到选择的存储器栅极线MGL[0]。高侧电源线MGBP[0]的电位VMGBPP(1.5V)在时间T4之后被施加到未选择的存储器栅极线MGL[1]。

另一方面，至于未选择的块BK[1]，在时间T4之后，高侧电源线MGBP[1]的电位VMGBPP(1.5V)和低侧电源线MGBN[1]的电位VMGBNP(1.5V)在时间T1之后变得相等。因此，与控制信号线MGG的电位无关，存储器栅极线MGL[0]-MGL[N-1]的各电压变得等于1.5V，即，高侧电源线MGBP[1]和低侧电源线MGBN[1]的电压。结果，在时间T4之后，施加到各存储器单元的存储器栅极MG的电压与图17的情况相同。

[效果]

下文中，说明实施例1的效果。下面说明其中6位地址信号ADDB[5:0]输入到图5中示出的MGBN解码器54N的情况或6位地址信号ADDG[5:0]输入到图6中示出的MGN解码器53N或者图7中示出的MGG解码器53G的情况作为示例。在这种情况下，在相关技术的技术中，必须执行通过解码整个6位而得到的VDD电平的64条解码信号的电平转换，从而需要64个电平移位器。相比于此，在实施例1中，只需要执行组合两组八个预解码信号和反转控制信号ENOR的17条信号的电平转换。因此，电平移位器所需的数量可减至17条。以这种方式，根据本实施例，可以减少具有相当大面积的电平移位器的数量。

这里，非易失性存储器的解码电路中的问题在于，必需输出正和负的高电压。具体地讲，从图5中示出的MGBN解码器54N输出到MG驱动器电路24的低侧电源线MGBN的电压可取正和负的高电压。在诸如在进行写入的过程中输出电压是正的高电压的情况下，必需将选择信号而非未选择信号设定为高电压。因此，选择信号对应于H电平并且未选择信号对应于L电平。在这种情况下，解码预解码信号的解码电路必需采用与逻辑，以便当所有预解码信号处于H电平时进行选择。与此相反，当诸如在进行擦除的过程中输出电压是非的高电压时，必需将选择信号而非未选择信号设定为低电压。因此，选择信号对应于L电平并且未选择信号对应于H电平。在这种情况下，解码预解码信号的解码电路必需采用或逻辑。

在实施例1中，通过在电平移位器521的前一级中设置异或门520并且在电平移位器521的后一级中设置高电压逻辑电路522来解决上述问题。在这种情况下，基于反转控制信号ENOR，控制异或门520和高电压逻辑电路522的操作。具体地讲，当负的高电压被输出到电源线MGBN时，异或门520将预解码信号反转。当正的高电压被输出到电源线MGBN时(当反转控制信号ENOR处于L电平时)，高电压逻辑电路522执行预解码信号的与运算，并且当负的高电压被输出到电源线MGBN时(当反转控制信号ENOR处于H电平时)，高电压逻辑电路522执行预解码信号的或运算。

从图5中示出的MGBP解码器54P输出到MG驱动器电路24的高侧电源线MGBP的电压可只取正的高电压。因此，在本情况下，只是必需设置高电压与电路512来执行被电平移位器511转换成高电压的预解码信号的与运算；因此，相比于低侧电源线MGBN的情况，电路构造变得简单。

下文中，更详细地说明面积减小的效果。在图5中示出的MGBN解码器54N的情况下，如上所述，相关技术的技术中所需的64个电平移位器可减至17个。然而，在实施例中，需要额外的64个高电压逻辑电路522。事实上，相比于电平移位器的电路面积，高电压逻辑电路522的电路面积足够小；因此，即使考虑额外增大高电压逻辑电路522的电路面积，根据实施例1的非易失性存储器占用的面积相比于相关技术的技术的对方占用的面积进一步减小。原因如下。

首先，MG解码器单元25A不需要高速操作；因此，可以用大小最小的MOS晶体管形成几乎所有部分。因此，可以用大小最小的12个MOS晶体管形成图12中示出的高电压逻辑电路522。相比于此，图9中示出的电平移位器521需要相比于NMOS晶体管的栅极宽度增大PMOS晶体管的栅极宽度，以确保操作余量。另一方面，为了确保反转余量，必需相比于锁存电路部分中的PMOS晶体管，增强输入部分中的MOS晶体管的驱动能力。以这种方式，电平移位器521由于构造不平衡而需要大小相当大的晶体管。

将参照图9更具体地讨论这一点。首先，当考虑电平移位器511(521)的反转余量时，重要的是构成锁存电路5111的PMOS晶体管MP10和MP11和输入NMOS晶体管MN12、MN14、MN13和MN15的比率。在将锁存电路5111反转时，施加到电平移位器的高侧电源电位(VMGBPP、VMGBNP)处于VDD电平，低侧电源电位(VMGBPN、VMGBNN)处于GND电平，输入信号INP/INN是VDD-GND电平的信号。另一方面，构成电平移位器511(521)的MOS晶体管是预期在高电压下使用的厚膜MOS晶体管；因此，相比于以在VDD电压下使用为前提的薄膜MOS晶体管，厚膜MOS晶体管的阈值电平高。在这种状况下，NMOS晶体管表现出比PMOS晶体管弱的驱动能力。为此原因，在图9中示出的示例中，当PMOS晶体管MP10和MP11被设计成具有最小栅极宽度和最小栅极长度时，NMOS晶体管MN12、MN14、MN13和MN15需要放大栅极宽度，以提高驱动能力。这是因为不然就会变得不可以将锁存电路反转。

小型化进展越大且VDD电平减小越多，NMOS晶体管的驱动能力变得越弱。因此，PMOS晶体管与NMOS晶体管的比率往往会进一步增大。例如，当假设NMOS晶体管的大小必须放大成PMOS晶体管的大小的4倍时，对于为1的PMOS晶体管MP10和MP11的栅极宽度，必须将NMOS晶体管MN12、MN14、MN13和MN15的栅极宽度设定为8。

接下来，当考虑电平移位器的稳定性时，至于构成锁存电路5111的晶体管，期望将PMOS晶体管MP10和MP11的能力与NMOS晶体管MN10和MN11的能力保持几乎恒定。一般来讲，NMOS晶体管的驱动能力大致是PMOS晶体管的驱动能力的两倍。因此，一般将PMOS晶体管的栅极宽度设定为大致是NMOS晶体管的栅极宽度的两倍。然而，在图9中示出的电平移位器511(521)的情况下，当PMOS晶体管MP10和MP11的栅极宽度被放大时，输入NMOS晶体管MN12、MN14、MN13和MN15的栅极宽度必须进一步放大。因此，通过均衡栅极宽度并且将NMOS晶体管的栅极长度设定为是PMOS晶体管的栅极长度的两倍，得到更好的面积效率。在图9的示例中，当PMOS晶体管MP0和MP1的栅极长度被设定为1时，NMOS晶体管MN0和MN1的栅极长度被设定为2。

为了使电平移位器511和521的交叉耦合节点ND12和ND13处的负载恒定，必需分别将CMOS反相器5112(晶体管MP16和MN16)和CMOS反相器5113(晶体管MP7和MN7)添加到节点ND12和ND13。然而，如果构成这些CMOS反相器的晶体管MP16、MN16、MP17和MN17的大小极小，就没有什么关系。

在上述示例中，当高电压逻辑电路522的大小和电平移位器511(521)的大小只是源自栅极宽度/栅极长度之比时，变成下面的情况。

第一，至于高电压逻辑电路522，晶体管MP40-MP44、MN40-MN44中的每一个的栅极宽度/栅极长度之比是1。因此，总大小变成10(在评估大小时将由晶体管MP45和MN45构成的缓冲器排除在外，因为在根据相关技术的技术的构造中，它们也是必需的。)

接下来，至于电平移位器511和512，晶体管MP10和MP11中的每一个的栅极宽度/栅极长度之比是1，晶体管MN10和MN11中的每一个的栅极宽度/栅极长度之比是2。晶体管MN12-MN15中的每一个的栅极宽度/栅极长度之比是8，晶体管MP16、MP17、MN16和MN17中的每一个的栅极宽度/栅极长度之比是1。因此，总大小变成42。尽管在图9中未示出，但会出现以下情况：从可靠性的观点来看，需要用额外元件来弛豫耐压并且必需使交叉耦合部分的MOS晶体管的栅极长度大于最小值。因此，电平移位器的电路面积变得更加大。

根据以上讨论，假设面积比是电平移位器511和512的面积是高电压逻辑电路522的面积的5倍。然后，基于一个高电压逻辑电路522的面积，根据相关技术的技术的64个电平移位器的面积是64×5＝320。与此相反，根据实施例1的电平移位器和高电压逻辑电路522的面积变成17×5+64×1＝149。因此，相比于相关技术的技术的情况，实施例1的情况下的面积效率大超过两倍。

作为更具体的示例，下面检验行方向上的4k位×列方向上的4k位的8M字节闪存模块的情况。在本情况下，使用12位地址解码4k条存储器栅极线MGL。具体地讲，在图5中示出的MG解码器单元25A中，向MGBP/MGBN解码器54分派6位(也就是说，选择块BK)，向MGG解码器分派6位(也就是说，选择存储器栅极线MGL)。必需在这些解码器电路中输出正的高电压和负的高电压。因此，可以将实施例1合适地应用于所关注的闪存存储器，预期相比于根据相关技术的技术的解码器电路，如上所述可实现50％或更大的面积减小。

<实施例2>

[高电压逻辑电路522A的构造]

图21是示出根据实施例2的半导体器件中的高电压逻辑电路522A的构造的图。图21中示出的高电压逻辑电路522A(与非/或非电路5221A)是图12中示出的高电压逻辑电路522(与非/或非电路5221)的修改例。也就是说，根据实施例2的半导体器件与根据实施例1的半导体器件的不同之处在于，用图21中示出的构造取代高电压逻辑电路522的构造。像图21的情况一样，还可修改图6中示出的高电压逻辑电路542和图7中示出的高电压逻辑电路552。实施例2的其它点与实施例1的其它点相同。

参照图21，高电压逻辑电路522A与图12中示出的高电压逻辑电路522的不同之处在于，还包括NMOS晶体管MN46、PMOS晶体管MP46、MP47和MP48。

具体的讲，NMOS晶体管MN46耦合在PMOS晶体管MP40和MP41的中间节点ND41和中间节点ND40之间。PMOS晶体管MP46耦合在NMOS晶体管MN40和MN41的中间节点ND42和中间节点ND40之间。反转控制信号HVENOR被供应到晶体管MN46和MP46的栅极。

PMOS晶体管MP47耦合在PMOS晶体管MP43和MP44的中间节点ND43和预解码信号PRMGBNL的输入节点ND48之间。PMOS晶体管MP47耦合到中间节点ND43。PMOS晶体管MP48耦合在NMOS晶体管MN43和MN44的中间节点ND44和低侧电源节点ND48之间。PMOS晶体管MP48的栅极耦合到中间节点ND44。图21的其它部分的构造与图12的其它部分的构造相同。因此，相同或对应的元件附带相同的符号或参考标号并且不重复对其进行说明。

[高电压逻辑电路522A的效果]

通过如上所述用图21中示出的高电压逻辑电路522A取代图12中示出的高电压逻辑电路522，带来的优点是，处理超过图5中示出的MGBP/MGBN解码器54中的MOS晶体管的耐压的高电压。

例如，假设MOS晶体管的耐压是大约10V。在这种情况下，当供应到MGBP/MGBN解码器54中的电平移位器511和高电压与电路512的低侧电源电位VMGBPN保持在VSS(＝0V)时，这些电路的高侧电源电位VMGBPP可最大只升至10V。因此，MG驱动器电路24中的各高侧电源线MGBP的最高电位也变成大约10V。然而，当在电源电位VMGBPP和VMGBPN的绝对值小(VDD电平)的状态下针对锁存型电平移位器511设定数据之后，低侧电源电位VMGBPN升至4V时，高侧电源电位VMGBPP可升至大约14V。结果，MG驱动器电路24中的各高侧电源线MGBP的电位也可被设定为大约14V。

类似地，当供应到电平移位器521和高电压逻辑电路522的高侧电源电位VMGBNP保持VSDD(＝1.5V)时，这些电路的低侧电源电位VMGBNN可只降至大约-8.5V。因此，MG驱动器电路24中的各低侧电源线MGBN的最低电位也变成大约-8.5V。然而，当在电源电位VMGBNP和VMGBNN的绝对值小(VDD电平)的状态下针对锁存型电平移位器521设定数据之后，高侧电源电位VMGBNP降至-4V时，低侧电源电位VMGBNN可逐步降至大约-14V。结果，MG驱动器电路24中的各低侧电源线MGBN的电位也可被设定为大约-14V。

如上所述，在图5中示出的MGBP/MGBN解码器54和MGP/MGN解码器53中，通过将低侧电源电位设定为比VSS高的电位，或者将高侧电源电位设定为比VSS低的电位，变得可以将另一侧的电源电位设定为比MOS晶体管的耐压高的值。

然而，高电压逻辑电路522的中间节点ND41-ND44的电位在此时出现问题。具体地讲，在图12中示出的高电压逻辑电路522的情况下，根据输入信号(PRMGBNU、PRMGBNL)的组合，中间节点ND41-ND44可以为浮动。如果电源电位VMGBNP和VMGBNN在这种浮动状态下大范围变化，则在中间节点ND41-ND44和其它节点之间会产生大电位差，可在MOS晶体管上建立比耐压高的电压。

在图21中示出的高电压逻辑电路522A中，在四个箝位MOS晶体管MN46、MP46、MP47和MP48的帮助下避免这种状态。这是因为，这些MOS晶体管MN46、MP46、MP47和MP48用于将中间节点ND42、ND43和ND44的电位分别箝位至适宜电位。下文中，更详细地进行说明，将图12中示出的高电压逻辑电路522的各部分的电压变化与图21中示出的高电压逻辑电路522A的各部分的电压变化进行比较。

[高电压逻辑电路的操作的示例]

(图12的高电压逻辑电路522的操作—比较例)

图22是示出图12中示出的高电压逻辑电路522的各部分的电压变化的示例的时序图。图22的时序图示出当将输出到电源线MGBN的电压减小至-14V时，高电压逻辑电路522的输入信号和中间节点ND40、ND41和ND43处的电压随时间的变化。

参照图12和图22，在时间T0，处于VDD电平的预解码信号PRMGBU和PRMGBL二者变成L电平，高电压预解码信号PRMGBNU和PRMGBNL二者变成L电平(也就是说，图12中示出的电源线MGBN处于未选择状态)。结果，PMOS晶体管MP40、MP41、MP42和MP43都变成导通状态。因此，中间节点ND40、ND41和ND43处的所有电压变成等于高侧电源节点ND45处的电位VMGBNP(＝1.5V)。

在接下来的时间T1，反转控制信号ENOR被设定为H电平，电平转换后的反转控制信号HVENOR也被设定为H电平。反转控制信号ENOR被激活成H电平，VDD电平的预解码信号PRMGBU和PRMGBL二者从L电平反转成H电平。因此，高电压预解码信号PRMGBNU和PRMGBNL二者从L电平反转成H电平。结果，PMOS晶体管MP40、MP41、MP42和MP43都变成截止状态，NMOS晶体管MN43和MN44变成导通状态。因此，中间节点ND40处的电位变成等于低侧电源节点ND46处的电位VMGBNN(＝0V)。此外，中间节点ND41和ND43变成浮动。

在接下来的时间T2，切断信号ENN变成L电平，数据被锁存到电平移位器522。

随后，从时间T3至时间T4，高侧电源节点ND45处的电位VMGBNP从0V降至-4V，低侧电源节点ND46处的电位VMGBNN从0V降至-14V。在这个时间段期间，中间节点ND41和ND43保持浮动。因此，持续保持1.5V的原始电位值。因此，在PMOS晶体管MP41、MP42和MP44的源极和漏极之间建立1.5V-(-14V)＝15.5V的电压。这个电压高于当前假设的MOS晶体管的耐压10V。为了避免这样，在实施例2中，采用图21的高电压逻辑电路522A。

(图21的高电压逻辑电路522A的操作—减小低侧电源电位的情况)

图23是示出图21中示出的高电压逻辑电路522A的各部分的电压变化的示例的时序图。图23中示出的时序图对应于图22中示出的时序图。也就是说，在图23中，预解码信号PRMGBU和PRMGBL、反转控制信号ENOR、高电压预解码信号PRMGBNU和PRMGBNL、高电压反转控制信号HVENOR、切断信号ENN和电源电位VMGBNP和VMGBNN随时间的变化与图22的情况一样。图23的时序图示出当将输出到电源线MGBN的电压减小至-14V时，高电压逻辑电路522的输入信号和中间节点ND40、ND41和ND43处的电压随时间的变化。

当反转控制信号HVENOR处于L电平时，图21的NMOS晶体管MN46被设定为截止。当反转控制信号HVENOR处于H电平时，NMOS晶体管MN46被设定为导通，并且有效地将中间节点ND41充电直至通过将NMOS晶体管MN46的阈值电压Vthn与中间节点ND40处的电压相加而得到的值。当预解码信号PRMGBNL处于L电平时，PMOS晶体管MP47被设定为截止。当预解码信号PRMGBNL处于H电平时，PMOS晶体管MP47被设定为导通，并且将中间节点ND43有效充电至通过从预解码信号PRMGBNL的电位中减去PMOS晶体管MP47的阈值电压Vthp的绝对值而得到的值。

根据以上特性，从图23的时间T0至时间T1，反转控制信号HVENOR处于L电平并且预解码信号PRMGBNU和PRMGBNL二者处于L电平。因此，所有PMOS晶体管MP40-MP44变成导通，NMOS晶体管NM46和PMOS晶体管MP47变成截止。结果，所有中间节点ND40、ND41和ND43处的电压变成等于高侧电源节点ND45处的电位VMGBNP(＝1.5V)。迄今为止，这与图22的情况相同。

在时间T1，当反转控制信号HVENOR变成H电平时，预解码信号PRMGBNU和PRMGBNL二者也从L电平反转为H电平(等于电源节点ND45处的电位VMGBNP)。因此，PMOS晶体管MP40-MP44都被设定为截止。然而，NMOS晶体管NM46和PMOS晶体管MP47被设定为导通。此外，NMOS晶体管MN40-MN44都被设定为导通。因此，在时间T1或之后，中间节点ND40处的电位变成等于低侧电源节点ND46的电位VMGBNN。中间节点ND41处的电位被箝位成通过将阈值电压Vthn与中间节点ND40处的电位(等于电源电位VMGBNN)相加而得到的值。中间节点ND43处的电位被箝位成通过从预解码信号PRMGBNL(等于高侧电源电位VMGBNP)中减去阈值电压Vthp的绝对值而得到的值。

因此，在图23的情况下，中间节点ND41和ND43没有像图22的情况一样浮动，但是电压随电源电位VMGNBP和VMGNBN的变化而变化。具体地讲，从时间T3至时间T4，低侧电源电位VMGBNN从0V降至-14V；因此，中间节点ND41处的电位降至-14V+Vthn。高侧电源电位VMGBNP从1.5V降至-4V；因此，中间节点ND43处的电位降至-4V+Vthp＝-4V-Vthn。因此，施加到PMOS晶体管MP44的最高电压变成-4V-Vthn-(-14V)＝10V-Vthn；因此，可以将最高电压限制在MOS晶体管的耐压内。

(图21的高电压逻辑电路522A的操作—升高高侧电源电位的情况)

图22和图23的上述说明是关于减小低侧电源节点ND46处的电位的情况。相反，说明升高图21中示出的高侧电源节点ND45处的电位VMGBNP的情况。

首先，如图21中所示，当反转控制信号HVENOR处于L电平(未激活)时，PMOS晶体管MP46被设定为导通，并且将中间节点ND42有效充电至通过从中间节点ND40处的电位中减去PMOS晶体管MP46的阈值电压Vthp的绝对值而得到的值。PMOS晶体管MP48随着低侧电源电位VMGBNN升高被设定为导通，并且将中间节点ND44有效充电至通过从电源电位VMGBNN中减去PMOS晶体管MP48的阈值电压Vthp的绝对值而得到的值。

因此，假设在预解码信号PRMGBNU和PRMGBNL和反转控制信号HVENOR处于L电平的状态下，例如，高侧电源节点ND45的电位从1.5V升至14V，并且低侧电源节点ND46的电位从0V升至4V。然后，中间节点ND42处的电位升至14V-Vthn，中间节点ND44处的电位升至4V+Vthp＝4V-Vthn。因此，施加到NMOS晶体管MN44的最高电压变成14V-(4V-Vthn)＝10V+Vthn；因此，可以将最高电压主要限制在MOS晶体管的耐压内。以这种方式，在箝位PMOS晶体管MP46和MP48的帮助下，可以将中间节点ND42和ND44处的电位箝位，从而避免耐压有失。

[实施例2的总结]

在实施例2中，在根据实施例1的半导体器件中设置的高电压逻辑电路522中，分别添加用于将中间节点ND41、ND42、ND43和ND44箝位的箝位MOS晶体管MN46、MP46、MP47和MP48。因此，即使当高电压逻辑电路的电源节点处的电位相对于地电位大幅度摆动以致其超过MOS晶体管的耐压时，高电压逻辑电路522A的中间节点ND41、ND42、ND43和ND44也跟随电源电位的变化。因此，这些中间节点变成浮动，而没有保持初始电位。结果，可以避免MOS晶体管的耐压有失。

从操作顺序的观点来看，当不必产生正的高电压时，可省去箝位MOS晶体管MP46和MP48，并且当不必产生负的高电压时，可省去箝位MOS晶体管MP46和MP47。

如上所述，已经基于实施例具体说明了本发明的发明人所完成的发明。然而，无须说，本发明不限于如上所述的实施例，可在不偏离主旨的范围内以各种方式改变本发明。

Claims (11)

1.一种半导体器件，包括：

存储器阵列，所述存储器阵列设置有被布置成矩阵的电可重写非易失性存储器单元；

驱动器电路，所述驱动器电路可操作以驱动每一个均与所述存储器阵列的行对应的多条字线；以及

解码电路，所述解码电路可操作以产生多个选择信号，用于基于多个预解码信号来选择所述字线中的每一条，并且可操作以向所述驱动器电路供应产生的选择信号，

其中，所述解码电路包括：

多个第一逻辑门，所述多个第一逻辑门每一个均可操作以根据操作模式反转对应的预解码信号的逻辑电平；

多个第一电平移位器，所述多个第一电平移位器每一个均可操作以将对应的预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及

多个第一逻辑电路，所述多个第一逻辑电路可操作以通过执行从所述第一电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，来产生所述选择信号，并且

其中，所述第一逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算，

其中，所述存储器阵列按所述存储器阵列的每多个行被划分成多个块，

其中，所述驱动器电路包括：

多个驱动器组，所述多个驱动器组分别对应于所述块，

其中，所述驱动器组中的每一个组包括：

低电位侧的第一电源线；

高电位侧的第二电源线；以及

多个驱动器，所述多个驱动器利用从所述第一电源线和所述第二电源线供应的电压操作，并且每一个均可操作以驱动对应的块的对应的行的存储器单元，

其中，所述解码电路包括：

第一解码电路，所述第一解码电路可操作以将第一电源电位供应到所述驱动器组中的每一个的所述第一电源线；以及

第二解码电路，所述第二解码电路可操作以将第二电源电位供应到所述驱动器组中的每一个的所述第二电源线，并且

其中，所述第一解码电路包括：

所述第一逻辑门；

所述第一电平移位器；以及

所述第一逻辑电路，所述第一逻辑电路每一个均可操作以将所述第一电源电位作为所述选择信号供应到对应的第一电源线，

其中，所述第二解码电路包括：

多个第二电平移位器，所述多个第二电平移位器每一个均可操作以将对应的预解码信号转换成根据所述操作模式的电压电平的升压信号；以及

多个第二逻辑电路，所述多个第二逻辑电路每一个均可操作以执行从所述第二电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述第二电源电位，并且可操作以将产生的第二电源电位作为所述选择信号供应到对应的第二电源线，并且

其中，所述第二逻辑电路中的每一个第二逻辑电路与所述操作模式无关地执行相同的逻辑运算。

2.根据权利要求1所述的半导体器件，

其中，每一个所述驱动器组中的每一个所述驱动器根据栅极控制信号将所述第一电源线和所述第二电源线中的一个电源线的电位供应到对应的字线，

其中，所述解码电路包括：

第三解码电路，所述第三解码电路被设置为对于所述驱动器组是公共的，并且可操作以将所述栅极控制信号供应到构成每一个所述驱动器组中的每一个所述驱动器，

其中，所述第三解码电路包括：

多个第二逻辑门，所述多个第二逻辑门每一个均可操作以根据操作模式反转对应的预解码信号的逻辑电平；

多个第三电平移位器，所述多个第三电平移位器每一个均可操作以将对应的预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及

多个第三逻辑电路，所述多个第三逻辑电路每一个均可操作以执行从所述第三电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述栅极控制信号，并且可操作以将产生的栅极控制信号作为所述选择信号供应到对应的驱动器，并且

其中，所述第三逻辑电路中的每一个第三逻辑电路根据所述操作模式执行不同的逻辑运算。

3.根据权利要求1所述的半导体器件，

其中，所述驱动器中的每一个包括：

CMOS(互补型金属氧化物半导体)反相器，

其中，所述解码电路包括：

所述第一解码电路，所述第一解码电路可操作以将第一栅极信号供应到构成所述CMOS反相器中的每一个的N型晶体管的栅极；以及

所述第二解码电路，所述第二解码电路可操作以将第二栅极信号供应到构成所述CMOS反相器中的每一个的P型晶体管的栅极，以及

其中，所述第一解码电路还包括：

所述第一逻辑电路，所述第一逻辑电路可操作以将所述第一栅极信号作为所述选择信号供应到对应的驱动器。

4.根据权利要求1所述的半导体器件，

其中，所述驱动器中的每一个驱动器根据对应的选择信号将所述第一电源线和所述第二电源线中的一个的电位供应到对应的字线。

5.根据权利要求1所述的半导体器件，

其中，所述半导体器件具有写入模式和擦除模式作为所述操作模式，在所述写入模式下，数据被写入选择的存储器单元中，在所述擦除模式下，选择的存储单元的写入数据被擦除，

其中，在所述写入模式下，所述第二解码电路将所述第二电源电位设定在比数据读取时高的电位，

其中，在所述擦除模式下，所述第一解码电路将所述第一电源电位设定在负电位，

其中，所述第一逻辑门在所述写入模式下不反转对应的预解码信号的逻辑电平，但是在所述擦除模式下反转对应的预解码信号的逻辑电平，并且

其中，所述第一逻辑电路在所述写入模式下执行与运算作为所述逻辑运算，并且在所述擦除模式下执行或运算作为所述逻辑运算。

6.根据权利要求4所述的半导体器件，

其中，所述半导体器件具有写入模式和擦除模式作为所述操作模式，在所述写入模式下，数据被写入选择的存储器单元中，在所述擦除模式下，选择的存储单元的写入数据被擦除，

其中，在所述写入模式下，所述第二电源线的电位被设定在比读取时高的电位，

其中，在所述擦除模式下，所述第一电源线的电位被设定在负电位，

其中，所述第一逻辑门在所述写入模式下不反转对应的预解码信号的逻辑电平，但是在所述擦除模式下反转对应的预解码信号的逻辑电平，并且

其中，所述第一逻辑电路在所述写入模式下执行与非运算作为所述逻辑运算，并且在所述擦除模式下执行或非运算作为所述逻辑运算。

7.根据权利要求5所述的半导体器件，

其中，所述第一逻辑电路包括：

第一N型晶体管和第二N型晶体管，所述第一N型晶体管和所述第二N型晶体管串联耦合在所述第一电源线与输出节点之间；

第三N型晶体管和第四N型晶体管，所述第三N型晶体管和所述第四N型晶体管串联耦合在所述第一电源线与所述输出节点之间并且与所述第一N型晶体管和所述第二N型晶体管的整体并联耦合；

第五N型晶体管，所述第五N型晶体管与所述第四N型晶体管并联耦合；

第一P型晶体管和第二P型晶体管，所述第一P型晶体管和所述第二P型晶体管串联耦合在所述第二电源线与所述输出节点之间；

第三P型晶体管和第四P型晶体管，所述第三P型晶体管和所述第四P型晶体管串联耦合在所述第二电源线与所述输出节点之间并且与所述第一P型晶体管和所述第二P型晶体管的整体并联耦合；以及

第五P型晶体管，所述第五P型晶体管与所述第四P型晶体管并联耦合，

其中，被升压的第一预解码信号及其反转信号中的一个信号被供应到所述第一N型晶体管和所述第四N型晶体管以及所述第一P型晶体管和所述第四P型晶体管的每一个栅极，

其中，被升压的第二预解码信号及其反转信号中的一个信号被供应到所述第二N型晶体管和所述第五N型晶体管以及所述第二P型晶体管和所述第五P型晶体管的每一个栅极，

其中，向所述第三P型晶体管和所述第三N型晶体管的每一个栅极供应反转控制信号，并且

其中，所述反转控制信号在所述写入模式下变成低电平，并且在所述擦除模式下变成高电平。

8.根据权利要求7所述的半导体器件，

其中，所述第一逻辑电路进一步包括：

第六晶体管，所述第六晶体管耦合在所述第一N型晶体管和所述第二N型晶体管之间的第一中间节点与所述第一电源线之间；

第七晶体管，所述第七晶体管耦合在所述第一P型晶体管和所述第二P型晶体管之间的第二中间节点与所述第二P型晶体管之间；

第八晶体管，所述第八晶体管耦合在所述第三N型晶体管和所述第四N型晶体管之间的第三中间节点与所述输出节点之间；以及

第九晶体管，所述第九晶体管耦合在所述第三P型晶体管和所述第四P型晶体管之间的第四中间节点与所述输出节点之间。

9.一种半导体器件，包括：

存储器阵列，所述存储器阵列设置有被布置成矩阵的电可重写非易失性存储器单元；

驱动器电路，所述驱动器电路可操作以驱动多条字线，其中多条字线中的每一条字线均与所述存储器阵列的行对应；以及

解码电路，所述解码电路可操作以产生多个选择信号，用于基于多个预解码信号来选择所述字线中的每一条字线，并且可操作以向所述驱动器电路供应产生的选择信号，

其中，所述解码电路包括：

多个第一逻辑门，所述多个第一逻辑门每一个均可操作以根据操作模式反转对应的预解码信号的逻辑电平；

多个第一电平移位器，所述多个第一电平移位器每一个均可操作以将对应的预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及

多个第一逻辑电路，所述多个第一逻辑电路可操作以通过执行从所述第一电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，来产生所述选择信号，

其中，所述第一逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算，

其中，所述驱动器电路包括：

低电位侧的第一电源线；

高电位侧的第二电源线；以及

多个驱动器，所述多个驱动器利用从所述第一电源线和所述第二电源线供应的电压操作，并且每一个均可操作以驱动对应的行的存储器单元，

其中，所述驱动器中的每一个驱动器包括：

CMOS(互补型金属氧化物半导体)反相器，

其中，所述解码电路包括：

第一解码电路，所述第一解码电路可操作以将第一栅极信号供应到构成所述CMOS反相器中的每一个的N型晶体管的栅极；以及

第二解码电路，所述第二解码电路可操作以将第二栅极信号供应到构成所述CMOS反相器中的每一个的P型晶体管的栅极，以及

其中，所述第一解码电路包括：

所述第一逻辑门；

所述第一电平移位器；以及

所述第一逻辑电路，所述第一逻辑电路可操作以将所述第一栅极信号作为所述选择信号供应到对应的驱动器，

其中，所述第二解码电路包括：

多个第二电平移位器，所述多个第二电平移位器每一个均可操作以将对应的预解码信号转换成根据所述操作模式的电压电平的升压信号；以及

多个第二逻辑电路，所述多个第二逻辑电路每一个均可操作以执行从所述第二电平移位器分别输出的所述升压信号当中的对应升压信号的逻辑运算，以产生所述第二栅极信号，并且可操作以将产生的第二栅极信号作为所述选择信号供应到对应的驱动器，并且

其中，所述第二逻辑电路中的每一个第二逻辑电路与所述操作模式无关地执行相同的逻辑运算。

10.一种半导体器件，包括：

存储器阵列，所述存储器阵列设置有被布置成矩阵的电可重写非易失性存储器单元，

其中，所述存储器阵列包括：

多条字线，所述多条字线每一条字线均对应于所述存储器阵列的行，并且按所述存储器阵列的每多个行被划分成多个块，

其中，所述半导体器件进一步包括：

驱动器电路，所述驱动器电路可操作以驱动所述字线，

其中，所述驱动器电路包括：

分别对应于所述块的多个驱动器组，

其中，所述驱动器组中的每一个驱动器组包括：

低电位侧的第一电源线；

高电位侧的第二电源线；以及

多个驱动器，所述多个驱动器可操作以分别驱动对应的块中设置的所述字线，

其中，所述半导体器件进一步包括：

第一解码电路，所述第一解码电路可操作以基于多个第一预解码信号，将根据操作模式的第一电源电位供应到所述第一电源线中的每一条，

其中，所述第一解码电路包括：

多个第一逻辑门，所述多个第一逻辑门每一个均可操作以根据所述操作模式反转对应的第一预解码信号的逻辑电平；

多个第一电平移位器，所述多个第一电平移位器每一个均可操作以将对应的第一预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及

多个第一逻辑电路，所述多个第一逻辑电路每一个均可操作以执行从所述第一电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述第一电源电位，并且可操作以将产生的第一电源电位供应到对应的第一电源线，并且

其中，所述第一逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算，所述半导体器件进一步包括：

第二解码电路，所述第二解码电路可操作以基于所述第一预解码信号，将根据所述操作模式的第二电源电位供应到所述第二电源线中的每一条，

其中，所述第二解码电路包括：

多个第二电平移位器，所述多个第二电平移位器每一个均可操作以将对应的第一预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及

多个第二逻辑电路，所述多个第二逻辑电路每一个均可操作以执行从所述第二电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述第二电源电位，并且可操作以将产生的第二电源电位供应到所对应的第二电源线，并且

其中，所述第二逻辑电路中的每一个第二逻辑电路与所述操作模式无关地执行相同的逻辑运算。

11.根据权利要求10所述的半导体器件，

其中，每一个所述驱动器组中的每一个所述驱动器接收所述驱动器组中公共的栅极控制信号，并且根据所述栅极控制信号将所述第一电源线和所述第二电源线中的一个的电位供应到对应的字线，

其中，所述半导体器件进一步包括：

第三解码电路，所述第三解码电路可操作以基于第二预解码信号，将根据所述操作模式的电压电平的所述栅极控制信号供应到每一个所述驱动器组中的每一个所述驱动器，

其中，所述第三解码电路包括：

多个第二逻辑门，所述多个第二逻辑门每一个均可操作以根据所述操作模式反转对应的第二预解码信号的逻辑电平；

多个第三电平移位器，所述多个第三电平移位器每一个均可操作以将对应的第二预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及

多个第三逻辑电路，所述多个第三逻辑电路每一个均可操作以执行从所述第三电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述栅极控制信号，并且可操作以将产生的栅极控制信号供应到对应的驱动器，并且

其中，所述第三逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算。