KR102328355B1 - 반도체 기억장치 및 프리차지 방법 - Google Patents
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Abstract
프리차지 동작 시, 피크 전류를 억제하면서 독출시간의 단축을 도모하는 반도체 기억장치를 제공한다.
본 발명의 NAND형 플래쉬 메모리의 비트선의 프리차지 방법은, 시각(t1)에서, 트랜지스터(BLPRE)를 도통시키고, 센스노드(SNS)에 프리차지용 전압을 공급하고, 시각(t2)에서, 센스노드(SNS)에 접속된 클램프 전압을 생성하기 위한 트랜지스터(BLCLAMP)와 노드(BLS)에 접속된 트랜지스터(BLCN)를 도통시키고, 시각(t3)에서, 노드(BLS)와 비트선(GBLe/o) 사이에 접속된 트랜지스터(BLSe/o)를 도통시키고, 비트선을 프리차지한다.
본 발명의 NAND형 플래쉬 메모리의 비트선의 프리차지 방법은, 시각(t1)에서, 트랜지스터(BLPRE)를 도통시키고, 센스노드(SNS)에 프리차지용 전압을 공급하고, 시각(t2)에서, 센스노드(SNS)에 접속된 클램프 전압을 생성하기 위한 트랜지스터(BLCLAMP)와 노드(BLS)에 접속된 트랜지스터(BLCN)를 도통시키고, 시각(t3)에서, 노드(BLS)와 비트선(GBLe/o) 사이에 접속된 트랜지스터(BLSe/o)를 도통시키고, 비트선을 프리차지한다.
Description
본 발명은 플래쉬 메모리 등의 반도체 기억장치에 관한 것으로, 특히 비트선의 프리차지 방법에 관한 것이다
NAND형 플래쉬 메모리의 독출동작에서는 짝수 비트선의 페이지 또는 홀수 비트선의 페이지가 번갈아 독출함으로써, 인접하는 비트선간의 용량결합에 의한 노이즈를 저감하는, 이른바 쉴드 독출이 이루어지고 있다(예를 들면, 특허문헌 1). 또한, 독출동작에 있어서 비트선을 프리차지할 때의 피크 전류를 억제하기 위해서, 센스노드의 프리차지를 복수회로 나누고, 그리고, 선택 비트선으로의 프리차지를 복수회 나누는 방법이 특허문헌 2에 개시되어 있다.
도 1(a)는 NAND형 플래쉬 메모리의 페이지 버퍼/센스회로의 전체구성을 나타내는 도이다. 동일한 도에 나타내는 바와 같이, 1개의 페이지 버퍼/센스회로는 1개의 짝수 비트선(GBLe)과 1개의 홀수 비트선(GBLo)에 의해 공유되고, 페이지 버퍼/센스회로(10)는 1 페이지분의 n개의 페이지 버퍼/센스회로(10_1, 10_2, …, 10_n)를 포함한다 (n은 예를 들면, 32K개).
도 1(b)는 1개의 페이지 버퍼/센스회로와 여기에 접속되는 비트선 선택회로의 구성을 나타내고 있다. 페이지 버퍼/센스회로(10_1)는 비트선 상에 독출된 데이터를 감지하거나, 또는 비트선에 프로그램해야 할 데이터 "0" 또는 "1"에 따른 전압을 셋트하는 센스회로(20)와 독출된 데이터나 프로그램해야 할 데이터를 유지하는 래치회로(30)를 포함한다.
여기에서는, 편의상 게이트에 인가되는 신호를 트랜지스터의 식별에 이용한다. 또한, 모든 트랜지스터는 NMOS트랜지스터이다. 센스회로(20)는 전압 공급노드(V1)와 센스노드(SNS) 사이에 접속되고, 프리차지용 전압을 센스노드(SNS)로 공급하는 트랜지스터(BLPRE), 노드(TOBL)에 클램프 전압을 생성하는 트랜지스터(BLCLAMP), 노드(TOBL)와 비트선 선택회로(40)의 노드(BLS) 사이에 접속된 트랜지스터(BLCN)를 포함한다. 센스회로(20)의 센스노드(SNS)는 전하 전송용의 트랜지스터를 통해 래치회로(30)에 접속되고, 또한, 트랜지스터(BLCN)가 비트선 선택회로(40)의 노드(BLS)에 접속된다.
비트선 선택회로(40)는 짝수 비트선(GBLe)을 선택하기 위한 트랜지스터(BLSe), 홀수 비트선(GBLo)을 선택하기 위한 트랜지스터(BLSo), 가상전원(VIRPWR)을 짝수 비트선(GBLe)에 접속하기 위한 트랜지스터(YBLe), 가상전원(VIRPWR)을 홀수 비트선(GBLo)에 접속하기 위한 트랜지스터(YBLo)를 포함하여 구성된다. 짝수 비트선(GBLe) 및 홀수 비트선(GBLo)에는 각각 도시하지 않는 NAND 스트링이 접속된다.
센스회로(20) 및 비트선 선택회로(40)의 동작은 페이지 버퍼 제어(12)가 생성하는 페이지 버퍼 제어신호(도 1(b)의 BLPRE, BLCLAMP, BLCN, BLSe/o, YBLe/o 등의 신호)에 의해 제어된다.
도 2는 종래의 비트선의 프리차지 동작을 나타내는 시퀀스이며(특허문헌 2), 페이지 버퍼/센스회로의 각 부의 전압 파형이 도시되어 있다. 여기에서는, 비트선 선택회로(40)에 의해 짝수 비트선이 선택되는 것으로 한다.
시각(t1)： 전압 공급노드(V1)가 GND로부터 Vcc(예를 들면, 1.8V)로 천이된다.
시각(t2)： 트랜지스터(BLPRE)의 게이트로 Vcc가 인가되고, 센스노드(SNS)가 Vcc-Vth에 프리차지된다 (Vth는 트랜지스터(BLPRE)의 임계치이다).
시각(t3)： 트랜지스터(YBLe)가 오프하고, 짝수 비트선(GBLe)이 가상전원(VIRPWR)으로부터 분리된다.
시각(t4)： 트랜지스터(BLCLAMP)의 게이트로 VCLAMP2＋Vth가 인가되고, 노드(TOBL)에 VCLAMP2 또는 Vcc-Vth 중 작은 전압이 생성된다 (Vth는 트랜지스터(BLCLAMP)의 임계치이다).
시각(t5)： 트랜지스터(BLCN)의 게이트로 Vcc보다 높은 전압(예를 들면, 5V)이 인가되고, 노드(TOBL)가 비트선 선택회로(40)의 노드(BLS)에 접속된다. 트랜지스터(BLCN)가 강하게 온 되고, 노드(BLS)는 노드(TOBL)와 거의 동등한 VCLAMP2 또는 Vcc-Vth 중 작은 전압으로 프리차지된다.
시각(t6)： 트랜지스터(BLSe)의 게이트로 Vcc보다 높은 전압(예를 들면, 5V)이 인가되고, 노드(BLS)가 선택 비트선(GBLe)에 접속되며, 선택 비트선(GBLe)은 VCLAMP2 또는 Vcc-Vth 중 작은 전압으로 프리차지가 개시된다.
시각(t7)： 트랜지스터(BLCLAMP)의 게이트로 VCLAMP1＋Vth가 인가되고, 노드(TOBL)에 VCLAMP1 또는 Vcc-Vth 중 작은 전압이 생성된다. VCLAMP1＞VCLAMP2의 관계에 있다. 이 때, 센스노드(SNS)의 프리차지 전위(Vcc-Vth)가 트랜지스터(BLCLAMP)를 통해 노드(TOBL), 노드(BLS) 및 선택 비트선(GBL_e)으로 공급되고, 전체가 VCLAMP1 또는 Vcc-Vth 중 작은 전압으로 프리차지된다.
시각(t8)： 트랜지스터(BLPRE)의 게이트에 Vcc보다 높은 전압(예를 들면, 4V)가 인가되고, 트랜지스터(BLPRE)가 강하게 온되고, 센스노드(SNS)의 전압은 Vcc에 승압된다. Vcc＞VCLAMP1의 관계에 있다. 이렇게 하여, 최종적으로 노드(TOBL)로부터 선택 비트선(GBLe)이 타겟인 VCLAMP1에 프리차지된다.
이와 같이 종래의 프리차지 방법은 복수의 트랜지스터가 동시에 온하지 않도록 트랜지스터를 1개씩 온시킴으로써, 피크 전류를 억제할 수 있는 이점이 있는 반면, 비트선으로의 프리차지를 개시할 때까지의 시간(시각(t6))이 길어져, 독출동작에 시간이 걸려버린다는 과제가 있다. 또한, SPI(Serial Peripheral Interface)기능을 탑재하는 NAND형 플래쉬 메모리에 있어서, 외부 시리얼 클럭 신호에 동기하여 페이지의 연속 독출을 고속으로 수행하는 경우, 메모리 어레이의 독출시간을 일정한 스펙을 채우도록 단축시킬 필요가 있다.
본 발명은 이러한 종래의 과제를 해결하고, 프리차지 동작 시 피크 전류를 억제하면서, 독출시간의 단축을 도모하는 반도체 기억장치를 제공하는 것을 목적으로 한다.
도 1(b)는 1개의 페이지 버퍼/센스회로와 여기에 접속되는 비트선 선택회로의 구성을 나타내고 있다. 페이지 버퍼/센스회로(10_1)는 비트선 상에 독출된 데이터를 감지하거나, 또는 비트선에 프로그램해야 할 데이터 "0" 또는 "1"에 따른 전압을 셋트하는 센스회로(20)와 독출된 데이터나 프로그램해야 할 데이터를 유지하는 래치회로(30)를 포함한다.
여기에서는, 편의상 게이트에 인가되는 신호를 트랜지스터의 식별에 이용한다. 또한, 모든 트랜지스터는 NMOS트랜지스터이다. 센스회로(20)는 전압 공급노드(V1)와 센스노드(SNS) 사이에 접속되고, 프리차지용 전압을 센스노드(SNS)로 공급하는 트랜지스터(BLPRE), 노드(TOBL)에 클램프 전압을 생성하는 트랜지스터(BLCLAMP), 노드(TOBL)와 비트선 선택회로(40)의 노드(BLS) 사이에 접속된 트랜지스터(BLCN)를 포함한다. 센스회로(20)의 센스노드(SNS)는 전하 전송용의 트랜지스터를 통해 래치회로(30)에 접속되고, 또한, 트랜지스터(BLCN)가 비트선 선택회로(40)의 노드(BLS)에 접속된다.
비트선 선택회로(40)는 짝수 비트선(GBLe)을 선택하기 위한 트랜지스터(BLSe), 홀수 비트선(GBLo)을 선택하기 위한 트랜지스터(BLSo), 가상전원(VIRPWR)을 짝수 비트선(GBLe)에 접속하기 위한 트랜지스터(YBLe), 가상전원(VIRPWR)을 홀수 비트선(GBLo)에 접속하기 위한 트랜지스터(YBLo)를 포함하여 구성된다. 짝수 비트선(GBLe) 및 홀수 비트선(GBLo)에는 각각 도시하지 않는 NAND 스트링이 접속된다.
센스회로(20) 및 비트선 선택회로(40)의 동작은 페이지 버퍼 제어(12)가 생성하는 페이지 버퍼 제어신호(도 1(b)의 BLPRE, BLCLAMP, BLCN, BLSe/o, YBLe/o 등의 신호)에 의해 제어된다.
도 2는 종래의 비트선의 프리차지 동작을 나타내는 시퀀스이며(특허문헌 2), 페이지 버퍼/센스회로의 각 부의 전압 파형이 도시되어 있다. 여기에서는, 비트선 선택회로(40)에 의해 짝수 비트선이 선택되는 것으로 한다.
시각(t1)： 전압 공급노드(V1)가 GND로부터 Vcc(예를 들면, 1.8V)로 천이된다.
시각(t2)： 트랜지스터(BLPRE)의 게이트로 Vcc가 인가되고, 센스노드(SNS)가 Vcc-Vth에 프리차지된다 (Vth는 트랜지스터(BLPRE)의 임계치이다).
시각(t3)： 트랜지스터(YBLe)가 오프하고, 짝수 비트선(GBLe)이 가상전원(VIRPWR)으로부터 분리된다.
시각(t4)： 트랜지스터(BLCLAMP)의 게이트로 VCLAMP2＋Vth가 인가되고, 노드(TOBL)에 VCLAMP2 또는 Vcc-Vth 중 작은 전압이 생성된다 (Vth는 트랜지스터(BLCLAMP)의 임계치이다).
시각(t5)： 트랜지스터(BLCN)의 게이트로 Vcc보다 높은 전압(예를 들면, 5V)이 인가되고, 노드(TOBL)가 비트선 선택회로(40)의 노드(BLS)에 접속된다. 트랜지스터(BLCN)가 강하게 온 되고, 노드(BLS)는 노드(TOBL)와 거의 동등한 VCLAMP2 또는 Vcc-Vth 중 작은 전압으로 프리차지된다.
시각(t6)： 트랜지스터(BLSe)의 게이트로 Vcc보다 높은 전압(예를 들면, 5V)이 인가되고, 노드(BLS)가 선택 비트선(GBLe)에 접속되며, 선택 비트선(GBLe)은 VCLAMP2 또는 Vcc-Vth 중 작은 전압으로 프리차지가 개시된다.
시각(t7)： 트랜지스터(BLCLAMP)의 게이트로 VCLAMP1＋Vth가 인가되고, 노드(TOBL)에 VCLAMP1 또는 Vcc-Vth 중 작은 전압이 생성된다. VCLAMP1＞VCLAMP2의 관계에 있다. 이 때, 센스노드(SNS)의 프리차지 전위(Vcc-Vth)가 트랜지스터(BLCLAMP)를 통해 노드(TOBL), 노드(BLS) 및 선택 비트선(GBL_e)으로 공급되고, 전체가 VCLAMP1 또는 Vcc-Vth 중 작은 전압으로 프리차지된다.
시각(t8)： 트랜지스터(BLPRE)의 게이트에 Vcc보다 높은 전압(예를 들면, 4V)가 인가되고, 트랜지스터(BLPRE)가 강하게 온되고, 센스노드(SNS)의 전압은 Vcc에 승압된다. Vcc＞VCLAMP1의 관계에 있다. 이렇게 하여, 최종적으로 노드(TOBL)로부터 선택 비트선(GBLe)이 타겟인 VCLAMP1에 프리차지된다.
이와 같이 종래의 프리차지 방법은 복수의 트랜지스터가 동시에 온하지 않도록 트랜지스터를 1개씩 온시킴으로써, 피크 전류를 억제할 수 있는 이점이 있는 반면, 비트선으로의 프리차지를 개시할 때까지의 시간(시각(t6))이 길어져, 독출동작에 시간이 걸려버린다는 과제가 있다. 또한, SPI(Serial Peripheral Interface)기능을 탑재하는 NAND형 플래쉬 메모리에 있어서, 외부 시리얼 클럭 신호에 동기하여 페이지의 연속 독출을 고속으로 수행하는 경우, 메모리 어레이의 독출시간을 일정한 스펙을 채우도록 단축시킬 필요가 있다.
본 발명은 이러한 종래의 과제를 해결하고, 프리차지 동작 시 피크 전류를 억제하면서, 독출시간의 단축을 도모하는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 NAND형 플래쉬 메모리의 비트선의 프리차지 방법은, 제1 타이밍에서, 센스노드로 프리차지용 전압을 인가하기 위한 제1 트랜지스터를 제1 제어신호에 의해 도통시키고, 제2 타이밍에서, 상기 센스노드에 접속된 클램프 전압을 생성하기 위한 제2 트랜지스터를 제2 제어신호에 의해 도통시키고, 그리고, 제2 트랜지스터와 비트선측의 노드 사이에 접속된 제3 트랜지스터를 제3 제어신호에 의해 도통시키고, 제3 타이밍에서, 상기 노드와 비트선 사이에 접속된 제4 트랜지스터를 제4 제어신호에 의해 도통시킨다.
어떠한 실시형태에서는, 프리차지 방법은 더욱이, 상기 제1 타이밍에서, 제1 트랜지스터에 접속된 전압 공급노드를 GND레벨에서 공급전압 레벨로 천이시킨다. 어떠한 실시형태에서는, 프리차지 방법은 더욱이, 상기 제3 타이밍 이후의 제4 타이밍에서, 상기 공급전압 레벨의 구동능력을 낮은 구동능력에서 높은 구동능력으로 절환하는 단계를 포함한다. 어떠한 실시형태에서는, 상기 제1 타이밍에서, 비트선과 가상전원 사이에 접속된 제5 트랜지스터를 제5 제어신호에 의해 비도통으로 한다. 어떠한 실시형태에서는, 상기 제1 타이밍에서, NAND 스트링의 비트선측 트랜지스터를 도통으로 한다. 어떠한 실시형태에서는, 상기 제1 내지 상기 제4 제어신호는 제1 내지 제4 트랜지스터와 도통시킬 때 H레벨로 구동된다.
본 발명에 따른 반도체 기억장치는, NAND형의 메모리셀 어레이와, 메모리셀 어레이에 접속된 페이지 버퍼/센스회로와, 상기 페이지 버퍼/센스회로에 접속된 비트선 선택회로와, 메모리셀 어레이의 선택 페이지를 독출하는 독출수단을 포함하고, 상기 페이지 버퍼/센스회로는 전압 공급노드와, 상기 전압 공급노드와 센스노드 사이에 접속된 제1 트랜지스터와, 상기 센스노드에 접속되어 클램프 전압을 생성하는 제2 트랜지스터와, 제2 트랜지스터와 상기 비트선 선택회로의 노드 사이에 접속된 제3 트랜지스터를 포함하고, 상기 비트선 선택회로는 상기 노드와 비트선 사이에 접속된 제4 트랜지스터를 포함하고, 상기 독출수단은 제1 타이밍에서, 제1 제어신호를 통해 제1 트랜지스터를 도통시키고, 제2 타이밍에서, 제2 제어신호 및 제3 제어신호를 통해 제2 트랜지스터 및 제3 트랜지스터를 도통시키고, 제3 타이밍에서, 제4 제어신호를 통해 제4 트랜지스터를 도통시킨다.
어떠한 실시형태에서는, 상기 독출수단은 상기 제1 타이밍에서, 상기 전압 공급노드를 GND레벨에서 공급전압 레벨로 천이시킨다. 어떠한 실시형태에서는, 상기 독출수단은 상기 제3 타이밍 이후의 제4 타이밍에서, 상기 공급전압 레벨의 구동능력을 낮은 구동능력에서 높은 구동능력으로 절환한다. 어떠한 실시형태에서는, 상기 비트선 선택회로는 짝수 비트선과 가상전원 사이에 접속된 제5 트랜지스터와 홀수 비트선과 가상전원 사이에 접속된 제6 트랜지스터를 포함하고, 상기 독출수단은 상기 제1 타이밍에서, 제5 제어신호 또는 제6 제어신호를 통해 선택 비트선과 가상전원 사이의 접속을 차단하기 위해서 제5또는 제6 트랜지스터를 비도통으로 한다. 어떠한 실시형태에서는, 상기 독출수단은 상기 제1 타이밍에서, 선택 게이트선을 통해 NAND 스트링의 비트선측 트랜지스터를 도통으로 한다. 어떠한 실시형태에서는, 반도체 기억장치는 더욱이, 내부전압 생성수단을 포함하고, 상기 내부전압 생성수단은 외부 전원전압에 기초하여 내부 전원전압을 생성하는 내부 전원전압 생성회로와, 상기 외부 전원전압에 기초하여 고전압을 생성하는 차지 펌프와, 상기 차지 펌프에서 생성된 고전압에 기초하여 레귤레이트된 전압을 생성하는 레귤레이터를 포함하고, 상기 독출수단은 상기 레귤레이터에서 생성된 전압을 사용하여 상기 제1, 제3 및 제4 제어신호를 생성하고, 또한, 상기 내부 전원전압을 이용하여 상기 전압 공급노드의 공급전압을 생성한다. 어떠한 실시형태에서는, 상기 내부전압 생성수단은 상기 외부 전원전압에 기초하여 고전압을 생성하는 다른 차지 펌프와, 상기 차지 펌프에서 생성된 고전압에 기초하여 레귤레이트된 전압을 생성하는 다른 레귤레이터를 포함하고, 상기 제2 제어신호는 상기 다른 레귤레이터에서 생성된 전압을 사용하여 생성된다. 어떠한 실시형태에서는, 상기 내부 전원전압 생성회로는 상기 독출수단에서의 제어에 기초하여 구동능력이 높은 내부 전원전압 또는 구동능력이 낮은 내부 전원전압을 선택적으로 생성한다. 어떠한 실시형태에서는, 상기 독출수단은 상기 차지 펌프에서 생성된 고전압을 사용하여 상기 선택 게이트 신호를 생성한다.
어떠한 실시형태에서는, 프리차지 방법은 더욱이, 상기 제1 타이밍에서, 제1 트랜지스터에 접속된 전압 공급노드를 GND레벨에서 공급전압 레벨로 천이시킨다. 어떠한 실시형태에서는, 프리차지 방법은 더욱이, 상기 제3 타이밍 이후의 제4 타이밍에서, 상기 공급전압 레벨의 구동능력을 낮은 구동능력에서 높은 구동능력으로 절환하는 단계를 포함한다. 어떠한 실시형태에서는, 상기 제1 타이밍에서, 비트선과 가상전원 사이에 접속된 제5 트랜지스터를 제5 제어신호에 의해 비도통으로 한다. 어떠한 실시형태에서는, 상기 제1 타이밍에서, NAND 스트링의 비트선측 트랜지스터를 도통으로 한다. 어떠한 실시형태에서는, 상기 제1 내지 상기 제4 제어신호는 제1 내지 제4 트랜지스터와 도통시킬 때 H레벨로 구동된다.
본 발명에 따른 반도체 기억장치는, NAND형의 메모리셀 어레이와, 메모리셀 어레이에 접속된 페이지 버퍼/센스회로와, 상기 페이지 버퍼/센스회로에 접속된 비트선 선택회로와, 메모리셀 어레이의 선택 페이지를 독출하는 독출수단을 포함하고, 상기 페이지 버퍼/센스회로는 전압 공급노드와, 상기 전압 공급노드와 센스노드 사이에 접속된 제1 트랜지스터와, 상기 센스노드에 접속되어 클램프 전압을 생성하는 제2 트랜지스터와, 제2 트랜지스터와 상기 비트선 선택회로의 노드 사이에 접속된 제3 트랜지스터를 포함하고, 상기 비트선 선택회로는 상기 노드와 비트선 사이에 접속된 제4 트랜지스터를 포함하고, 상기 독출수단은 제1 타이밍에서, 제1 제어신호를 통해 제1 트랜지스터를 도통시키고, 제2 타이밍에서, 제2 제어신호 및 제3 제어신호를 통해 제2 트랜지스터 및 제3 트랜지스터를 도통시키고, 제3 타이밍에서, 제4 제어신호를 통해 제4 트랜지스터를 도통시킨다.
어떠한 실시형태에서는, 상기 독출수단은 상기 제1 타이밍에서, 상기 전압 공급노드를 GND레벨에서 공급전압 레벨로 천이시킨다. 어떠한 실시형태에서는, 상기 독출수단은 상기 제3 타이밍 이후의 제4 타이밍에서, 상기 공급전압 레벨의 구동능력을 낮은 구동능력에서 높은 구동능력으로 절환한다. 어떠한 실시형태에서는, 상기 비트선 선택회로는 짝수 비트선과 가상전원 사이에 접속된 제5 트랜지스터와 홀수 비트선과 가상전원 사이에 접속된 제6 트랜지스터를 포함하고, 상기 독출수단은 상기 제1 타이밍에서, 제5 제어신호 또는 제6 제어신호를 통해 선택 비트선과 가상전원 사이의 접속을 차단하기 위해서 제5또는 제6 트랜지스터를 비도통으로 한다. 어떠한 실시형태에서는, 상기 독출수단은 상기 제1 타이밍에서, 선택 게이트선을 통해 NAND 스트링의 비트선측 트랜지스터를 도통으로 한다. 어떠한 실시형태에서는, 반도체 기억장치는 더욱이, 내부전압 생성수단을 포함하고, 상기 내부전압 생성수단은 외부 전원전압에 기초하여 내부 전원전압을 생성하는 내부 전원전압 생성회로와, 상기 외부 전원전압에 기초하여 고전압을 생성하는 차지 펌프와, 상기 차지 펌프에서 생성된 고전압에 기초하여 레귤레이트된 전압을 생성하는 레귤레이터를 포함하고, 상기 독출수단은 상기 레귤레이터에서 생성된 전압을 사용하여 상기 제1, 제3 및 제4 제어신호를 생성하고, 또한, 상기 내부 전원전압을 이용하여 상기 전압 공급노드의 공급전압을 생성한다. 어떠한 실시형태에서는, 상기 내부전압 생성수단은 상기 외부 전원전압에 기초하여 고전압을 생성하는 다른 차지 펌프와, 상기 차지 펌프에서 생성된 고전압에 기초하여 레귤레이트된 전압을 생성하는 다른 레귤레이터를 포함하고, 상기 제2 제어신호는 상기 다른 레귤레이터에서 생성된 전압을 사용하여 생성된다. 어떠한 실시형태에서는, 상기 내부 전원전압 생성회로는 상기 독출수단에서의 제어에 기초하여 구동능력이 높은 내부 전원전압 또는 구동능력이 낮은 내부 전원전압을 선택적으로 생성한다. 어떠한 실시형태에서는, 상기 독출수단은 상기 차지 펌프에서 생성된 고전압을 사용하여 상기 선택 게이트 신호를 생성한다.
본 발명에 따르면, 제1 내지 제3 타이밍에서 제1 내지 제4 제어신호를 통해 제1 내지 제4 트랜지스터를 도통시켜 비트선의 프리차지를 수행하도록 하였으므로, 프리차지 동작 시 피크 전류를 억제하면서, 프리차지를 개시할때까지의 시간을 짧게 하고, 이로 인해 독출시간의 단축을 도모할 수 있다. 또한, 제1, 제3, 제4 제어신호가 동시에 H레벨로 구동되지 않고, 또한, 전압 공급노드에서 비트선으로 동시에 전압이 프리차지되지 않게 하였으므로, 프리차지에 의한 피크 전류를 억제할 수 있다.
도 1에서 (a)는, 페이지 버퍼/센스회로의 전체구성을 나타내는 도이고, (b)는, 1개의 페이지 버퍼 센스회로와 이에 접속되는 비트선 선택회로의 구성을 나타내는 도이다.
도 2에서 (a)는, 종래의 비트선의 프리차지 동작을 나타내는 시퀀스, (b)는, 종래의 프리차지 동작의 6 단계를 나타내는 도이다.
도 3은, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 도이다.
도 4는, NAND형 플래쉬 메모리의 NAND 스트링 셀을 나타내는 도이다.
도 5는, 본 발명의 실시예에 따른 내부전압 생성회로의 구성을 나타내는 도이다.
도 6은, 본 발명의 실시예에 따른 Vdd 생성회로의 구성을 나타내는 도이다.
도 7은, 본 발명의 실시예에 따른 V1구동회로의 구성을 나타내는 도이다.
도 8에서 (a)는, 본 발명의 실시예에 따른 비트선의 프리차지 동작의 시퀀스를 나타내는 도, (b)는, 본 실시예의 프리차지 동작의 4 단계를 나타내는 도이다.
도 2에서 (a)는, 종래의 비트선의 프리차지 동작을 나타내는 시퀀스, (b)는, 종래의 프리차지 동작의 6 단계를 나타내는 도이다.
도 3은, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 도이다.
도 4는, NAND형 플래쉬 메모리의 NAND 스트링 셀을 나타내는 도이다.
도 5는, 본 발명의 실시예에 따른 내부전압 생성회로의 구성을 나타내는 도이다.
도 6은, 본 발명의 실시예에 따른 Vdd 생성회로의 구성을 나타내는 도이다.
도 7은, 본 발명의 실시예에 따른 V1구동회로의 구성을 나타내는 도이다.
도 8에서 (a)는, 본 발명의 실시예에 따른 비트선의 프리차지 동작의 시퀀스를 나타내는 도, (b)는, 본 실시예의 프리차지 동작의 4 단계를 나타내는 도이다.
이어서, 본 발명의 실시형태에 대해 설명한다. 본 발명의 반도체 기억장치는 NAND형 플래쉬 메모리를 포함한다. NAND형 플래쉬 메모리가 포함되는 형태는 임의이며, 반도체 기억장치는 NAND형 플래쉬 메모리와 함께 다른 휘발성 메모리(예를 들면, DRAM, SRAM 등), 로직, DSP, CPU 등이 포함되어도 좋다.
[실시예]
도 3은 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 도이다. 본 실시예의 플래쉬 메모리(100)는 복수의 메모리 셀이 행렬형상으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 메모리 셀 어레이(110)에 프로그램하는 데이터 또는 여기서 독출된 데이터의 오류검출·정정을 수행하는 ECC회로(130)와, 입출력 버퍼(120)에서의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 외부 호스트 장치에서의 커맨드나 제어신호에 기초하여 독출, 프로그램, 소거 등을 제어하는 컨트롤러(150)와, 어드레스 레지스터(140)에서 행 어드레스 정보(Ax)를 디코드하고, 디코드 결과에 기초하여 블록의 선택이나 워드선의 선택 등을 수행하는 워드선 선택회로(160)와, 워드선 선택회로(160)에 의해 선택된 페이지의 독출 데이터를 유지하거나, 선택된 페이지로 프로그램하는 데이터를 유지하는 페이지 버퍼/센스회로(170)와, 어드레스 레지스터(140)에서 열어드레스 정보(Ay)를 디코드하고, 상기 디코드 결과에 기초하여 페이지 버퍼/센스회로(170) 내의 열 선택 등을 수행하는 열 선택회로(180)와, 독출, 프로그램 및 소거 등을 위해 필요한 각 종의 전압(독출전압(Vread), 프로그램 전압(Vpgm), 내부 전원전압(Vdd), 레귤레이터 전압(Vreg) 등)을 생성하는 내부전압 생성회로(190)를 포함하여 구성된다.
메모리 셀 어레이(110)는 m개의 블록(BLK(0), BLK(1),···, BLK(m-1))을 포함한다. 1개의 블록에는 도 4에 나타내는 바와 같이, 메모리 셀이 직렬로 접속된 NAND 스트링(NU)이 복수 형성된다. 1개의 NAND 스트링(NU)은 복수의 메모리 셀(도의 예에서는 64개)과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 포함한다. 비트선측 선택 트랜지스터는 게이트에 인가되는 선택 게이트 신호(SGD)에 기초하여 메모리 셀을 비트선에 접속하고, 소스선측 선택 트랜지스터는 게이트에 인가되는 선택 게이트 신호(SGS)에 기초하여 메모리 셀을 소스선(SL)에 접속한다. 도의 예에서는, 1개의 블록 내에 2 페이지분의 NAND 스트링(NU)이 형성되고, 짝수번의 NAND 스트링(NU)은 짝수 비트선(GBLe)에 접속되며, 홀수차례의 NAND 스트링(NU)은 홀수 비트선(GBLo)에 접속된다.
메모리 셀 어레이(110)는 기판 표면에 2차원적으로 형성되는 것이어도 좋고, 기판 표면에서 수직방향으로 3차원적으로 형성되는 것이어도 좋다. 또한, 메모리 셀은 1비트(2값 데이터)를 기억하는 SLC타입이어도 좋고, 다(多)비트를 기억하는 MLC타입이어도 좋다.
ECC회로(130)는 커맨드 또는 출하 시의 설정 등에 따라 동작 또는 비동작으로 하는 것이 가능하다. ECC회로(130)가 동작될 때, ECC회로(130)는 메모리 셀 어레이(110)에서 독출한 데이터의 오류검출·정정을 수행하고, 또는 메모리 셀 어레이(110)에 프로그램해야 할 데이터의 오류검출·정정을 수행한다.
컨트롤러(150)는 스테이트 머신 또는 마이크로 컨트롤러를 포함하고, 플래쉬 메모리의 각 동작을 제어한다. 독출동작으로는 비트선에 어떠한 플러스 전압을 인가하고, 선택 워드선에 어떠한 전압(예를 들면, 0V)을 인가하며, 비선택 워드선에 패스전압을 인가하고, 선택 게이트 신호(SGD, SGS)에 플러스 전압을 인가하고, 소스선에 0V를 인가한다. 프로그램 동작으로는 선택 워드선에 고전압의 프로그램 전압(Vpgm)을 인가하고, 비선택의 워드선에 중간전위를 인가하고, 비트선측 선택 트랜지스터를 온시키며, 소스선측 선택 트랜지스터를 오프시키고, "0" 또는 "1"의 데이터에 따른 전위를 비트선으로 공급한다. 소거동작으로는 블록 내의 모든 선택 워드선에 0V를 인가하고, P웰에 고전압의 소거전압을 인가하며, 플로팅 게이트의 전자를 기판에 빼내서, 블록단위로 데이터를 소거한다.
페이지 버퍼/센스회로(170)는 도 1에 나타낸 바와 같이, 센스회로(20)와 래치회로(30)를 포함한다. 1개의 페이지 버퍼/센스회로(170)는 비트선 선택회로(40)를 통해 짝수 비트선과 홀수 비트선에 공유되며, 또한, 페이지 버퍼/센스회로(170)는 1 페이지(예를 들면, 32K))의 수를 포함한다. 페이지 버퍼/센스회로(170)나 비트선 선택회로(40)는 도 1에 나타내는 페이지 버퍼 제어(12)가 생성하는 페이지 버퍼 제어신호에 의해 제어된다.
내부전압 생성회로(190)는 상기한 바와 같이, 독출동작, 프로그램 동작, 소거동작 시 필요한 각 종 전압을 생성한다. 독출동작 시 사용되는 전압에 관해서, 내부전압 생성회로(190)는 도 5에 나타내는 바와 같이, Vdd 생성회로(200), 차지 펌프(210), 레귤레이터(220)를 포함한다.
Vdd 생성회로(200)는 외부 전원전압(Vcc)을 이용하여 내부 전원전압(Vdd)을 생성한다. 외부 전원전압(Vcc)은 예를 들면, 3.3V이며, 내부 전원전압(Vdd)은 예를 들면, 1.8V이다. 내부 전원전압(Vdd)은 예를 들면, 페이지 버퍼/센스회로(170)의 전압 공급노드(V1) 또는 가상전원(VIRPWR)의 전압에 사용된다.
차지 펌프(210)는 외부 전원전압(Vcc)을 이용하여 고전압(Vxd)을 생성한다. 고전압은 예를 들면, 5.4V이다. 고전압(Vxd)은 비트선측 선택 트랜지스터의 선택 게이트선(SGD) 또는 소스선측 선택 트랜지스터의 선택 게이트선(SGS)을 생성하기 위한 레귤레이터나 레벨 시프터에 사용된다.
레귤레이터(220)는 차지 펌프(210)에서 생성된 고전압(Vxd)을 사용하여 전압(VYPASSB)을 생성한다. 전압(VYPASSB)은 예를 들면, 4.4V이다. 전압 (VYPASSB)은 페이지 버퍼/센스회로(170)를 제어하기 위한 페이지 버퍼 제어신호(BLPRE, BLCN, BLSe/o, YBLe/o) 등에 사용된다.
도 6에, Vdd 생성회로(200)의 일례를 나타낸다. Vdd 생성회로(200)는 외부 전원전압(Vcc)과 GND 사이의 전류경로에 직렬로 접속된 PMOS 트랜지스터와 저항 분할기를 포함하고, 더욱이, 저항 분할기에서 분압된 노드의 전압과 기준전압(Vref)을 비교하여, 그 비교 결과에 기초하여 PMOS트랜지스터를 제어하는 오피 앰프(operational amplifier)를 포함한다. 출력 단자는 외부 전원전압(Vcc)을 강압한 내부 전원전압(Vdd)을 출력한다. 이 내부 전원전압(Vdd)은 V1구동회로나 가상전원(VIRPWR)의 구동회로 등으로 공급된다.
V1구동회로의 구성을 도 7에 나타낸다. V1구동회로(300)는 페이지 버퍼/센스회로(170)의 전압 공급노드(V1)를 구동하는 회로이다. V1구동회로(300)는 내부 전원전압(Vdd)에서 동작되고, 내부 전원전압(Vdd)과 출력노드(V1) 사이에 병렬로 접속된 P형의 풀업 트랜지스터(PU1, PU2)와, 출력노드(V1)와 GND 사이에 접속된 N형의 풀다운 트랜지스터(PD)와, 이들 트랜지스터(PU1, PU2, PD)의 각 게이트에 출력이 접속된 인버터(310, 320, 330)를 포함한다. 인버터(310, 320, 330)에는 컨트롤러(150)에서의 제어신호(S1, S2, S3)가 입력된다.
풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD), 인버터(310, 320, 330)를 구성하는 PMOS/NMOS트랜지스터는, 내부 전원전압(Vdd)의 저전압(예를 들면, 1.8V)으로 구동되어 트랜지스터의 내압(耐壓)이 작으며, 게이트 길이(Lg)는 0.3μm이다.
또한, 풀업 트랜지스터(PU2)의 구동능력은 풀업 트랜지스터(PU1)의 구동능력보다 강하게 구성된다. 즉, 풀업 트랜지스터(PU2)의 W/L비는 풀업 트랜지스터(PU1)의 W/L비보다 크고, 그러므로, 풀업 트랜지스터(PU2)가 도통했을 때 흐르는 드레인 전류는 풀업 트랜지스터(PU1)가 도통했을 때 흐르는 드레인 전류보다 크다.
제어신호(S1)가 H레벨, 제어신호(S2)가 L레벨, 제어신호(S3)가 H레벨일 때, 풀업 트랜지스터(PU1)가 온하고, 풀업 트랜지스터(PU2)가 오프하며, 풀다운 트랜지스터(PD)가 오프하고, 출력노드(V1)에는 구동능력이 약한 전압(Vdd)이 생성된다. 또한, 제어신호(S1)가 L레벨, 제어신호(S2)가 H레벨, 제어신호(S3)가 H레벨일 때, 풀업 트랜지스터(PU1)가 오프하고, 풀업 트랜지스터(PU2)가 온하며, 풀다운 트랜지스터(PD)가 오프하고, 출력노드(V1)에는 구동능력이 강한 전압(Vdd)이 생성된다. 또는 제어신호(S1)가 H레벨, 제어신호(S2)가 H레벨, 제어신호(S3)가 H레벨일 때, 풀업 트랜지스터(PU1)가 온하고, 풀업 트랜지스터(PU2)가 온하며, 풀다운 트랜지스터(PD)가 오프하고, 출력노드(V1)에는 구동능력이 약한 전압(Vdd)과 구동능력이 강한 전압(Vdd)의 합성이 생성된다. 제어신호(S1, S2, S3)가 L레벨일 때, 풀업 트랜지스터(PU1, PU2)가 오프하고, 풀다운 트랜지스터(PD)를 온하고, 출력노드(V1)에 GND 레벨이 생성된다.
이어서, 본 실시예의 독출동작/베리파이(verify) 독출 시 비트선의 프리차지 동작에 대해 설명한다. 페이지 버퍼/센스회로(170)의 수는 매우 방대하고(1페이지는 예를 들면, 32K개), 페이지 버퍼 제어신호(예를 들면, BLPRE, BLCN, BLSe/o, YBLe/o)를 L레벨에서 H레벨로 변화시킬 때, 이들 제어신호를 구동하기 위해서 큰 전류가 소비된다. 또한, 센스노드(SNS)의 용량이나 블록 사이를 걸치도록 배선되는 비트선의 용량은 크므로, 센스노드(SNS)를 통해 비트선을 프리차지할 때 소비전류가 커진다.
페이지 버퍼 제어신호를 일제히 L에서 H로 천이시키면, 페이지 버퍼 제어신호에 사용되는 전압(VYPASSB)이 일시적으로 강하한다. 전압(VYPASSB)은 고전압(Vxd)을 이용하므로, 고전압(Vxd)도 동시에 일시적으로 강하한다. 고전압(Vxd)은 선택 게이트 신호(SGS/SGS)의 생성이나 레벨 시프터에 사용되고, 만약, 고전압(Vxd)의 전압강하가 크면, 레벨 시프터는 최악의 경우 출력을 반전시켜 오동작할 우려가 있다. 또한, 전압 공급노드(V1)에서 비트선으로 일제히 프리차지용 전류를 흐르게 하면, 내부 전원전압(Vdd)이 일시적으로 강하하여, 나아가서는 외부 전원전압(Vcc)이 일시적으로 강하하여 플래쉬 메모리의 동작이 스택 또는 리셋되어 버린다. 그러므로, 비트선의 프리차지를 수행할 때 피크 전류는 가능한 억제되는 것이 바람직하다.
본 실시예에서는 이러한 관점에서, 복수의 페이지 버퍼 제어신호를 동시에 스위치(L에서 H로 천이, 또는 H에서 L로 천이)하는 것에 관하여 1개의 제약을 가진다. 페이지 버퍼 제어신호를 L에서 H로 변화시킬 때, 전압(VYPASSB)에 의해 생성되는 복수의 페이지 버퍼 제어신호를 동시에 스위치하지 않는다는 제약이다. 즉, 제어신호(BLPRE), 제어신호(BLCN), 제어신호(BLSe/o)의 3개의 제어신호를 동시에 H레벨로 스위치해서는 안 된다. 만약, 이러한 3개의 제어신호가 동시에 H레벨로 스위치되면, 전압(VYPASSB)에 큰 전압강하가 생긴다. 왜냐하면, 페이지 버퍼/센스회로(170)의 트랜지스터의 게이트 캐패시턴스가 크고, 이것이 1페이지분의 수만큼 존재하면, 이들을 H레벨로 구동하기에는 큰 전류가 소비되기 때문이다. 환언하면, 이들 3개의 제어신호의 어느 하나를 H레벨로 스위치할 때, 그 이외의 제어신호를 동시에 스위치하는 것은 허용된다. 예를 들면, 전압 공급노드(V1)를 H레벨로 스위치하거나, 제어신호(YBLe/o)를 L레벨에 스위치하거나, 제어신호(BLCLAMP)를 H레벨로 스위치하는 것은 허용된다.
또한, 상기 3개의 제어신호 중 어느 하나를 H레벨로 스위치할 때, 선택 게이트 신호(SGD/SGS)를 동시에 스위치하는 것도 허용된다. 예를 들면, 선택 게이트 신호(SGD)가 H레벨로 구동된다. 선택 게이트 신호는 차지 펌프(210)에 의해 생성된 고전압(Vxd)을 사용하나, NAND 스트링의 비트선측 선택 트랜지스터나 소스선측 선택 트랜지스터는 메모리 셀과 마찬가지로 사이즈가 작고, 그러므로, 이러한 트랜지스터의 게이트 캐패시턴스는 페이지 버퍼 센스회로(170)나 비트선 선택회로(40)의 트랜지스터보다 충분히 작다. 이 때문에, 선택 게이트선에 의한 전압(Vxd)의 강하는, 만약 페이지 버퍼 제어신호의 스위치와 동시일지라도 무시할 수 있는 것이다.
제어신호(BLCLAMP)는 노드(TOBL)에 VCLAMP1 또는 VCLAMP2를 생성하기 위해, 게이트에는 VCLAMP1＋Vth 내지 VCLAMP2＋Vth의 클램프 전압이 인가된다. VCLAMP1＋Vth, VCLAMP2＋Vth는 Vcc보다 높은 전압 레벨이 필요로 하는 경우가 있다. 단, 상기 3개의 제어신호와 달리, 클램프 전압이므로, 항상 일정한 전압 레벨이 유지되는 것이 기대된다. 예를 들면, 도시하지 않는 레귤레이터에 의해 VYPASSB에서 강압된 VCLAMP1＋Vth, VCLAMP2＋Vth를 생성한 경우, 상기의 3개의 제어신호의 스위칭으로 제어신호(BLCLAMP)는 일시적으로 전압강하를 일으킬 가능성이 있다. 이 때문에, VYPASSB와는 상이한 Vcc보다 높은 레귤레이션전압에서 강압하여 생성하는 것이 바람직하다. 예를 들면, 도 5에 나타내는 전압 생성회로(190)는 더욱이 차지 펌프(210)와는 상이한 다른 차지 펌프와, 상기 다른 차지 펌프에서 생성된 고전압을 레귤레이트하는 다른 레귤레이터를 포함하고, 제어신호(BLCLAMP)의 클램프 전압(VCLAMP1＋Vth, VCLAMP2＋Vth)은 이 다른 레귤레이터의 전압을 이용하여 생성된다.
이어서, 본 실시예의 구체적인 비트선의 프리차지 방법을 도 8의 시퀀스를 참조하여 설명한다. 여기에서는, 짝수 비트선이 비트선 선택회로에 의해 선택되는 것으로 한다.
시각(t1)： 전압 공급노드(V1)가 GND레벨에서 내부 전원전압(Vdd)으로 절환된다. 컨트롤러(150)는 제어신호(S1, S2, S3)를 통해 V1구동회로(300)(도 7을 참조)의 출력노드(V1)로 구동능력이 약한 내부 전원전압(Vdd)(예를 들면, 1.8V)을 생성시킨다. 즉, 풀업 트랜지스터(PU1)를 온시키고, 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD)를 오프시킨다.
더욱, 시각(t1)에서, 제어신호(BLPRE)가 L레벨에서 H레벨(예를 들면, 4.4V)로 구동되어 트랜지스터(BLPRE)가 온하고, 선택 게이트 신호(SGD)가 L레벨에서 H레벨(예를 들면, 4.5V)로 구동되어 비트선측 선택 트랜지스터가 온한다. 또한, 제어신호(YBLe)가 H레벨에서 L레벨로 천이되어 트랜지스터(YBLe)가 오프하고, 짝수 비트선(GBLe)이 가상전원(VIRPWR)에서 절단된다. 이렇게 하여, 센스노드(SNS)에는 내부 전원전압(Vdd)이 충전된다. 이 충전은 구동능력이 약한 내부 전원전압(Vdd)을 이용하므로, 충전속도는 비교적 완만하다.
시각(t2)： 제어신호(BLCLAMP)가 L레벨에서 H레벨(전압 VCLAMP1＋Vth)로 구동되어 트랜지스터(BLCLAMP)가 온하고, 그리고, 제어신호(BLCN)가 L레벨에서 H레벨(예를 들면, 4.4V)로 구동되어 트랜지스터(BLCN)가 온한다. Vcc＞VCLAMP1의 관계에 있다. 이렇게 하여, 노드(TOBL) 및 노드(BLS)에는 VCLAMP1의 전압이 충전된다. Vth는 트랜지스터(BLCLAMP)의 임계치이다.
시각(t3)： 제어신호(BLSe)가 L레벨에서 H레벨(예를 들면, 4.4V)로 구동되어 트랜지스터(BLSe)가 온한다. 이로 인해, 짝수 비트선(GBLe)이 노드(BLS)에 접속되어 짝수 비트선(GBLe)으로의 프리차지가 개시된다. 이 충전은 구동능력이 약한 내부 전원전압(Vdd)을 이용하므로, 충전속도는 비교적 완만하다.
시각(t4)： 시각(t3)에서 일정시간 경과 후의 시각(t4)에서, 전압 공급노드(V1)로부터 공급되는 내부 전원전압(Vdd)이 강한 구동능력으로 절환된다. 컨트롤러(150)는 제어신호(S1, S2, S3)를 통해 V1구동회로(300)의 출력노드(V1)로 구동능력이 강한 내부 전원전압(Vdd)(예를 들면, 1.8V)을 생성시킨다. 예를 들면, 풀업 트랜지스터(PU1)와 풀업 트랜지스터(PU2)를 온시키고, 풀다운 트랜지스터(PD)를 오프시킨다. 이로 인해, 짝수 비트선(GBLe)은 구동능력이 강한 내부 전원전압(Vdd)에 의해 급속히 충전된다.
시각(t1) 내지 시각(t4)에서는 전압 공급노드(V1)로부터 공급되는 내부 전원전압(Vdd)이 약한 구동능력이므로, 시각(t4)의 시점에서는 노드(SNS)는 타겟 전압인 Vdd보다 낮은 전압까지 밖에 초기 충전되지 않을지도 모른다. 마찬가지로, 노드(TOBL), 노드(BLS), 짝수 비트선(GBLe)은 타겟 전압인 VCLAMP1보다 낮은 전압까지 밖에 초기 충전되지 않을지도 모른다. 시각(t4)에서 전원 공급노드(V1)로부터 공급되는 내부 전원전압(Vdd)이 강한 구동능력으로 절환하기 위해, 노드(SNS), 노드(TOBL), 노드(BLS), 짝수 비트선(GBLe)은 각각 타겟 전압까지 충전되므로, 전압 공급노드(V1)에 의한 피크 전류를 줄이면서 타겟 전압까지 프리차지된다.
도 8(b)는, 본 실시예의 프리차지 방법의 4 단계를 나타내고, 이를 도 2(b)의 종래의 프리차지 방법의 6 단계와 대비하면, 본 실시예에서는 프리차지를 개시하는 시각이 t4인 반면, 종래는 시각(t6)이며, 본 실시예의 프리차지의 개시시각이 빨라지고 있는 것을 알 수 있다.
종래의 프리차지 방법은 클램프 전압을 VCLAMP2에서 VCLAMP1로 2단계로 나누어 승압하였으나, 본 실시예에서는 한 번에 VCLAMP1를 생성하고 있다. 이에 대해서 2개의 염려가 발생한다. 하나는 피크 전류이며, 또 하나는 비트선의 프리차지 전압 레벨이다.
피크 전류에 관해서, 최대의 피크전류는 용량이 큰 센스노드(SNS) 또는 비트선으로의 프리차지의 개시 이후에 발생한다. 본 실시예에서는 상기한 바와 같이, 시각(t1~t4) 사이는 전압 공급노드(V1)에서 공급되는 내부 전원전압(Vdd)이 약한 구동능력이 되고, 즉, 시각(t1)에서 약한 구동능력을 이용하여 센스노드(SNS)로 초기 충전하고, 시각(t2)에서 노드(BLS)로 초기 충전하고, 그리고, 시각(t3)에서 비트선으로 초기충전을 차례로 단계적으로 개시하므로, VCLAMP1의 생성에 의한 피크 전류는 그만큼 큰 문제가 되지는 않는다.
또한, 비트선의 프리차지 전압 레벨에 관해서, 만약, 노드(SNS) 및 노드(TOBL)의 전압이 급격하게 변화하면, 트랜지스터(BLCLAMP)가 커플링 효과로 잠깐 불안정하게 된다. PVT(프로세스/전압/온도)의 조건에도 좌우되지만, 불안정한 트랜지스터(BLCLAMP)는 보다 큰 프리차지 전압 레벨을 일으킬 우려가 있다. 그러나, 본 실시예에서는 VCLAMP1를 생성할 때, 시각(t1~t4) 사이는 구동능력이 약한 내부 전원전압(Vdd)을 이용함으로써 노드(SNS) 및 노드(TOBL)의 급격한 전압 변동을 억제한다. 더욱이, 시각(t4) 이후는 구동능력이 강한 내부 전원전압(Vdd)을 이용하지만, 노드(SNS) 및 노드(TOBL)는 초기 충전되고, 타겟 전압의 차분만큼 충전되므로, 이 현상을 억제할 수 있다.
이와 같이 본 실시예에 따르면, 종래의 프리차지 방법에 비해 프리차지를 개시할 때까지의 시간을 짧게 하면서 피크 전류를 억제하고, 더욱이, 희망하지 않는 프리차지 전압 레벨이 생성되는 것이 억제된다.
본 실시예의 프리차지 방법은 통상 독출동작이나 프로그램 동작 시 베리파이 독출에도 적용된다. 더욱이, 본 실시예의 프리차지 방법은 외부 시리얼 클럭신호에 동기하여 페이지를 연속적으로 독출하는 동작에도 적용할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상술하였으나, 본 발명은 특정의 실시형태로 한정되는 것이 아니고, 특허청구 범위에 기재된 본 발명의 요지의 범위 내에서 각 종 변형·변경이 가능하다.
[실시예]
도 3은 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 도이다. 본 실시예의 플래쉬 메모리(100)는 복수의 메모리 셀이 행렬형상으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 메모리 셀 어레이(110)에 프로그램하는 데이터 또는 여기서 독출된 데이터의 오류검출·정정을 수행하는 ECC회로(130)와, 입출력 버퍼(120)에서의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 외부 호스트 장치에서의 커맨드나 제어신호에 기초하여 독출, 프로그램, 소거 등을 제어하는 컨트롤러(150)와, 어드레스 레지스터(140)에서 행 어드레스 정보(Ax)를 디코드하고, 디코드 결과에 기초하여 블록의 선택이나 워드선의 선택 등을 수행하는 워드선 선택회로(160)와, 워드선 선택회로(160)에 의해 선택된 페이지의 독출 데이터를 유지하거나, 선택된 페이지로 프로그램하는 데이터를 유지하는 페이지 버퍼/센스회로(170)와, 어드레스 레지스터(140)에서 열어드레스 정보(Ay)를 디코드하고, 상기 디코드 결과에 기초하여 페이지 버퍼/센스회로(170) 내의 열 선택 등을 수행하는 열 선택회로(180)와, 독출, 프로그램 및 소거 등을 위해 필요한 각 종의 전압(독출전압(Vread), 프로그램 전압(Vpgm), 내부 전원전압(Vdd), 레귤레이터 전압(Vreg) 등)을 생성하는 내부전압 생성회로(190)를 포함하여 구성된다.
메모리 셀 어레이(110)는 m개의 블록(BLK(0), BLK(1),···, BLK(m-1))을 포함한다. 1개의 블록에는 도 4에 나타내는 바와 같이, 메모리 셀이 직렬로 접속된 NAND 스트링(NU)이 복수 형성된다. 1개의 NAND 스트링(NU)은 복수의 메모리 셀(도의 예에서는 64개)과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 포함한다. 비트선측 선택 트랜지스터는 게이트에 인가되는 선택 게이트 신호(SGD)에 기초하여 메모리 셀을 비트선에 접속하고, 소스선측 선택 트랜지스터는 게이트에 인가되는 선택 게이트 신호(SGS)에 기초하여 메모리 셀을 소스선(SL)에 접속한다. 도의 예에서는, 1개의 블록 내에 2 페이지분의 NAND 스트링(NU)이 형성되고, 짝수번의 NAND 스트링(NU)은 짝수 비트선(GBLe)에 접속되며, 홀수차례의 NAND 스트링(NU)은 홀수 비트선(GBLo)에 접속된다.
메모리 셀 어레이(110)는 기판 표면에 2차원적으로 형성되는 것이어도 좋고, 기판 표면에서 수직방향으로 3차원적으로 형성되는 것이어도 좋다. 또한, 메모리 셀은 1비트(2값 데이터)를 기억하는 SLC타입이어도 좋고, 다(多)비트를 기억하는 MLC타입이어도 좋다.
ECC회로(130)는 커맨드 또는 출하 시의 설정 등에 따라 동작 또는 비동작으로 하는 것이 가능하다. ECC회로(130)가 동작될 때, ECC회로(130)는 메모리 셀 어레이(110)에서 독출한 데이터의 오류검출·정정을 수행하고, 또는 메모리 셀 어레이(110)에 프로그램해야 할 데이터의 오류검출·정정을 수행한다.
컨트롤러(150)는 스테이트 머신 또는 마이크로 컨트롤러를 포함하고, 플래쉬 메모리의 각 동작을 제어한다. 독출동작으로는 비트선에 어떠한 플러스 전압을 인가하고, 선택 워드선에 어떠한 전압(예를 들면, 0V)을 인가하며, 비선택 워드선에 패스전압을 인가하고, 선택 게이트 신호(SGD, SGS)에 플러스 전압을 인가하고, 소스선에 0V를 인가한다. 프로그램 동작으로는 선택 워드선에 고전압의 프로그램 전압(Vpgm)을 인가하고, 비선택의 워드선에 중간전위를 인가하고, 비트선측 선택 트랜지스터를 온시키며, 소스선측 선택 트랜지스터를 오프시키고, "0" 또는 "1"의 데이터에 따른 전위를 비트선으로 공급한다. 소거동작으로는 블록 내의 모든 선택 워드선에 0V를 인가하고, P웰에 고전압의 소거전압을 인가하며, 플로팅 게이트의 전자를 기판에 빼내서, 블록단위로 데이터를 소거한다.
페이지 버퍼/센스회로(170)는 도 1에 나타낸 바와 같이, 센스회로(20)와 래치회로(30)를 포함한다. 1개의 페이지 버퍼/센스회로(170)는 비트선 선택회로(40)를 통해 짝수 비트선과 홀수 비트선에 공유되며, 또한, 페이지 버퍼/센스회로(170)는 1 페이지(예를 들면, 32K))의 수를 포함한다. 페이지 버퍼/센스회로(170)나 비트선 선택회로(40)는 도 1에 나타내는 페이지 버퍼 제어(12)가 생성하는 페이지 버퍼 제어신호에 의해 제어된다.
내부전압 생성회로(190)는 상기한 바와 같이, 독출동작, 프로그램 동작, 소거동작 시 필요한 각 종 전압을 생성한다. 독출동작 시 사용되는 전압에 관해서, 내부전압 생성회로(190)는 도 5에 나타내는 바와 같이, Vdd 생성회로(200), 차지 펌프(210), 레귤레이터(220)를 포함한다.
Vdd 생성회로(200)는 외부 전원전압(Vcc)을 이용하여 내부 전원전압(Vdd)을 생성한다. 외부 전원전압(Vcc)은 예를 들면, 3.3V이며, 내부 전원전압(Vdd)은 예를 들면, 1.8V이다. 내부 전원전압(Vdd)은 예를 들면, 페이지 버퍼/센스회로(170)의 전압 공급노드(V1) 또는 가상전원(VIRPWR)의 전압에 사용된다.
차지 펌프(210)는 외부 전원전압(Vcc)을 이용하여 고전압(Vxd)을 생성한다. 고전압은 예를 들면, 5.4V이다. 고전압(Vxd)은 비트선측 선택 트랜지스터의 선택 게이트선(SGD) 또는 소스선측 선택 트랜지스터의 선택 게이트선(SGS)을 생성하기 위한 레귤레이터나 레벨 시프터에 사용된다.
레귤레이터(220)는 차지 펌프(210)에서 생성된 고전압(Vxd)을 사용하여 전압(VYPASSB)을 생성한다. 전압(VYPASSB)은 예를 들면, 4.4V이다. 전압 (VYPASSB)은 페이지 버퍼/센스회로(170)를 제어하기 위한 페이지 버퍼 제어신호(BLPRE, BLCN, BLSe/o, YBLe/o) 등에 사용된다.
도 6에, Vdd 생성회로(200)의 일례를 나타낸다. Vdd 생성회로(200)는 외부 전원전압(Vcc)과 GND 사이의 전류경로에 직렬로 접속된 PMOS 트랜지스터와 저항 분할기를 포함하고, 더욱이, 저항 분할기에서 분압된 노드의 전압과 기준전압(Vref)을 비교하여, 그 비교 결과에 기초하여 PMOS트랜지스터를 제어하는 오피 앰프(operational amplifier)를 포함한다. 출력 단자는 외부 전원전압(Vcc)을 강압한 내부 전원전압(Vdd)을 출력한다. 이 내부 전원전압(Vdd)은 V1구동회로나 가상전원(VIRPWR)의 구동회로 등으로 공급된다.
V1구동회로의 구성을 도 7에 나타낸다. V1구동회로(300)는 페이지 버퍼/센스회로(170)의 전압 공급노드(V1)를 구동하는 회로이다. V1구동회로(300)는 내부 전원전압(Vdd)에서 동작되고, 내부 전원전압(Vdd)과 출력노드(V1) 사이에 병렬로 접속된 P형의 풀업 트랜지스터(PU1, PU2)와, 출력노드(V1)와 GND 사이에 접속된 N형의 풀다운 트랜지스터(PD)와, 이들 트랜지스터(PU1, PU2, PD)의 각 게이트에 출력이 접속된 인버터(310, 320, 330)를 포함한다. 인버터(310, 320, 330)에는 컨트롤러(150)에서의 제어신호(S1, S2, S3)가 입력된다.
풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD), 인버터(310, 320, 330)를 구성하는 PMOS/NMOS트랜지스터는, 내부 전원전압(Vdd)의 저전압(예를 들면, 1.8V)으로 구동되어 트랜지스터의 내압(耐壓)이 작으며, 게이트 길이(Lg)는 0.3μm이다.
또한, 풀업 트랜지스터(PU2)의 구동능력은 풀업 트랜지스터(PU1)의 구동능력보다 강하게 구성된다. 즉, 풀업 트랜지스터(PU2)의 W/L비는 풀업 트랜지스터(PU1)의 W/L비보다 크고, 그러므로, 풀업 트랜지스터(PU2)가 도통했을 때 흐르는 드레인 전류는 풀업 트랜지스터(PU1)가 도통했을 때 흐르는 드레인 전류보다 크다.
제어신호(S1)가 H레벨, 제어신호(S2)가 L레벨, 제어신호(S3)가 H레벨일 때, 풀업 트랜지스터(PU1)가 온하고, 풀업 트랜지스터(PU2)가 오프하며, 풀다운 트랜지스터(PD)가 오프하고, 출력노드(V1)에는 구동능력이 약한 전압(Vdd)이 생성된다. 또한, 제어신호(S1)가 L레벨, 제어신호(S2)가 H레벨, 제어신호(S3)가 H레벨일 때, 풀업 트랜지스터(PU1)가 오프하고, 풀업 트랜지스터(PU2)가 온하며, 풀다운 트랜지스터(PD)가 오프하고, 출력노드(V1)에는 구동능력이 강한 전압(Vdd)이 생성된다. 또는 제어신호(S1)가 H레벨, 제어신호(S2)가 H레벨, 제어신호(S3)가 H레벨일 때, 풀업 트랜지스터(PU1)가 온하고, 풀업 트랜지스터(PU2)가 온하며, 풀다운 트랜지스터(PD)가 오프하고, 출력노드(V1)에는 구동능력이 약한 전압(Vdd)과 구동능력이 강한 전압(Vdd)의 합성이 생성된다. 제어신호(S1, S2, S3)가 L레벨일 때, 풀업 트랜지스터(PU1, PU2)가 오프하고, 풀다운 트랜지스터(PD)를 온하고, 출력노드(V1)에 GND 레벨이 생성된다.
이어서, 본 실시예의 독출동작/베리파이(verify) 독출 시 비트선의 프리차지 동작에 대해 설명한다. 페이지 버퍼/센스회로(170)의 수는 매우 방대하고(1페이지는 예를 들면, 32K개), 페이지 버퍼 제어신호(예를 들면, BLPRE, BLCN, BLSe/o, YBLe/o)를 L레벨에서 H레벨로 변화시킬 때, 이들 제어신호를 구동하기 위해서 큰 전류가 소비된다. 또한, 센스노드(SNS)의 용량이나 블록 사이를 걸치도록 배선되는 비트선의 용량은 크므로, 센스노드(SNS)를 통해 비트선을 프리차지할 때 소비전류가 커진다.
페이지 버퍼 제어신호를 일제히 L에서 H로 천이시키면, 페이지 버퍼 제어신호에 사용되는 전압(VYPASSB)이 일시적으로 강하한다. 전압(VYPASSB)은 고전압(Vxd)을 이용하므로, 고전압(Vxd)도 동시에 일시적으로 강하한다. 고전압(Vxd)은 선택 게이트 신호(SGS/SGS)의 생성이나 레벨 시프터에 사용되고, 만약, 고전압(Vxd)의 전압강하가 크면, 레벨 시프터는 최악의 경우 출력을 반전시켜 오동작할 우려가 있다. 또한, 전압 공급노드(V1)에서 비트선으로 일제히 프리차지용 전류를 흐르게 하면, 내부 전원전압(Vdd)이 일시적으로 강하하여, 나아가서는 외부 전원전압(Vcc)이 일시적으로 강하하여 플래쉬 메모리의 동작이 스택 또는 리셋되어 버린다. 그러므로, 비트선의 프리차지를 수행할 때 피크 전류는 가능한 억제되는 것이 바람직하다.
본 실시예에서는 이러한 관점에서, 복수의 페이지 버퍼 제어신호를 동시에 스위치(L에서 H로 천이, 또는 H에서 L로 천이)하는 것에 관하여 1개의 제약을 가진다. 페이지 버퍼 제어신호를 L에서 H로 변화시킬 때, 전압(VYPASSB)에 의해 생성되는 복수의 페이지 버퍼 제어신호를 동시에 스위치하지 않는다는 제약이다. 즉, 제어신호(BLPRE), 제어신호(BLCN), 제어신호(BLSe/o)의 3개의 제어신호를 동시에 H레벨로 스위치해서는 안 된다. 만약, 이러한 3개의 제어신호가 동시에 H레벨로 스위치되면, 전압(VYPASSB)에 큰 전압강하가 생긴다. 왜냐하면, 페이지 버퍼/센스회로(170)의 트랜지스터의 게이트 캐패시턴스가 크고, 이것이 1페이지분의 수만큼 존재하면, 이들을 H레벨로 구동하기에는 큰 전류가 소비되기 때문이다. 환언하면, 이들 3개의 제어신호의 어느 하나를 H레벨로 스위치할 때, 그 이외의 제어신호를 동시에 스위치하는 것은 허용된다. 예를 들면, 전압 공급노드(V1)를 H레벨로 스위치하거나, 제어신호(YBLe/o)를 L레벨에 스위치하거나, 제어신호(BLCLAMP)를 H레벨로 스위치하는 것은 허용된다.
또한, 상기 3개의 제어신호 중 어느 하나를 H레벨로 스위치할 때, 선택 게이트 신호(SGD/SGS)를 동시에 스위치하는 것도 허용된다. 예를 들면, 선택 게이트 신호(SGD)가 H레벨로 구동된다. 선택 게이트 신호는 차지 펌프(210)에 의해 생성된 고전압(Vxd)을 사용하나, NAND 스트링의 비트선측 선택 트랜지스터나 소스선측 선택 트랜지스터는 메모리 셀과 마찬가지로 사이즈가 작고, 그러므로, 이러한 트랜지스터의 게이트 캐패시턴스는 페이지 버퍼 센스회로(170)나 비트선 선택회로(40)의 트랜지스터보다 충분히 작다. 이 때문에, 선택 게이트선에 의한 전압(Vxd)의 강하는, 만약 페이지 버퍼 제어신호의 스위치와 동시일지라도 무시할 수 있는 것이다.
제어신호(BLCLAMP)는 노드(TOBL)에 VCLAMP1 또는 VCLAMP2를 생성하기 위해, 게이트에는 VCLAMP1＋Vth 내지 VCLAMP2＋Vth의 클램프 전압이 인가된다. VCLAMP1＋Vth, VCLAMP2＋Vth는 Vcc보다 높은 전압 레벨이 필요로 하는 경우가 있다. 단, 상기 3개의 제어신호와 달리, 클램프 전압이므로, 항상 일정한 전압 레벨이 유지되는 것이 기대된다. 예를 들면, 도시하지 않는 레귤레이터에 의해 VYPASSB에서 강압된 VCLAMP1＋Vth, VCLAMP2＋Vth를 생성한 경우, 상기의 3개의 제어신호의 스위칭으로 제어신호(BLCLAMP)는 일시적으로 전압강하를 일으킬 가능성이 있다. 이 때문에, VYPASSB와는 상이한 Vcc보다 높은 레귤레이션전압에서 강압하여 생성하는 것이 바람직하다. 예를 들면, 도 5에 나타내는 전압 생성회로(190)는 더욱이 차지 펌프(210)와는 상이한 다른 차지 펌프와, 상기 다른 차지 펌프에서 생성된 고전압을 레귤레이트하는 다른 레귤레이터를 포함하고, 제어신호(BLCLAMP)의 클램프 전압(VCLAMP1＋Vth, VCLAMP2＋Vth)은 이 다른 레귤레이터의 전압을 이용하여 생성된다.
이어서, 본 실시예의 구체적인 비트선의 프리차지 방법을 도 8의 시퀀스를 참조하여 설명한다. 여기에서는, 짝수 비트선이 비트선 선택회로에 의해 선택되는 것으로 한다.
시각(t1)： 전압 공급노드(V1)가 GND레벨에서 내부 전원전압(Vdd)으로 절환된다. 컨트롤러(150)는 제어신호(S1, S2, S3)를 통해 V1구동회로(300)(도 7을 참조)의 출력노드(V1)로 구동능력이 약한 내부 전원전압(Vdd)(예를 들면, 1.8V)을 생성시킨다. 즉, 풀업 트랜지스터(PU1)를 온시키고, 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD)를 오프시킨다.
더욱, 시각(t1)에서, 제어신호(BLPRE)가 L레벨에서 H레벨(예를 들면, 4.4V)로 구동되어 트랜지스터(BLPRE)가 온하고, 선택 게이트 신호(SGD)가 L레벨에서 H레벨(예를 들면, 4.5V)로 구동되어 비트선측 선택 트랜지스터가 온한다. 또한, 제어신호(YBLe)가 H레벨에서 L레벨로 천이되어 트랜지스터(YBLe)가 오프하고, 짝수 비트선(GBLe)이 가상전원(VIRPWR)에서 절단된다. 이렇게 하여, 센스노드(SNS)에는 내부 전원전압(Vdd)이 충전된다. 이 충전은 구동능력이 약한 내부 전원전압(Vdd)을 이용하므로, 충전속도는 비교적 완만하다.
시각(t2)： 제어신호(BLCLAMP)가 L레벨에서 H레벨(전압 VCLAMP1＋Vth)로 구동되어 트랜지스터(BLCLAMP)가 온하고, 그리고, 제어신호(BLCN)가 L레벨에서 H레벨(예를 들면, 4.4V)로 구동되어 트랜지스터(BLCN)가 온한다. Vcc＞VCLAMP1의 관계에 있다. 이렇게 하여, 노드(TOBL) 및 노드(BLS)에는 VCLAMP1의 전압이 충전된다. Vth는 트랜지스터(BLCLAMP)의 임계치이다.
시각(t3)： 제어신호(BLSe)가 L레벨에서 H레벨(예를 들면, 4.4V)로 구동되어 트랜지스터(BLSe)가 온한다. 이로 인해, 짝수 비트선(GBLe)이 노드(BLS)에 접속되어 짝수 비트선(GBLe)으로의 프리차지가 개시된다. 이 충전은 구동능력이 약한 내부 전원전압(Vdd)을 이용하므로, 충전속도는 비교적 완만하다.
시각(t4)： 시각(t3)에서 일정시간 경과 후의 시각(t4)에서, 전압 공급노드(V1)로부터 공급되는 내부 전원전압(Vdd)이 강한 구동능력으로 절환된다. 컨트롤러(150)는 제어신호(S1, S2, S3)를 통해 V1구동회로(300)의 출력노드(V1)로 구동능력이 강한 내부 전원전압(Vdd)(예를 들면, 1.8V)을 생성시킨다. 예를 들면, 풀업 트랜지스터(PU1)와 풀업 트랜지스터(PU2)를 온시키고, 풀다운 트랜지스터(PD)를 오프시킨다. 이로 인해, 짝수 비트선(GBLe)은 구동능력이 강한 내부 전원전압(Vdd)에 의해 급속히 충전된다.
시각(t1) 내지 시각(t4)에서는 전압 공급노드(V1)로부터 공급되는 내부 전원전압(Vdd)이 약한 구동능력이므로, 시각(t4)의 시점에서는 노드(SNS)는 타겟 전압인 Vdd보다 낮은 전압까지 밖에 초기 충전되지 않을지도 모른다. 마찬가지로, 노드(TOBL), 노드(BLS), 짝수 비트선(GBLe)은 타겟 전압인 VCLAMP1보다 낮은 전압까지 밖에 초기 충전되지 않을지도 모른다. 시각(t4)에서 전원 공급노드(V1)로부터 공급되는 내부 전원전압(Vdd)이 강한 구동능력으로 절환하기 위해, 노드(SNS), 노드(TOBL), 노드(BLS), 짝수 비트선(GBLe)은 각각 타겟 전압까지 충전되므로, 전압 공급노드(V1)에 의한 피크 전류를 줄이면서 타겟 전압까지 프리차지된다.
도 8(b)는, 본 실시예의 프리차지 방법의 4 단계를 나타내고, 이를 도 2(b)의 종래의 프리차지 방법의 6 단계와 대비하면, 본 실시예에서는 프리차지를 개시하는 시각이 t4인 반면, 종래는 시각(t6)이며, 본 실시예의 프리차지의 개시시각이 빨라지고 있는 것을 알 수 있다.
종래의 프리차지 방법은 클램프 전압을 VCLAMP2에서 VCLAMP1로 2단계로 나누어 승압하였으나, 본 실시예에서는 한 번에 VCLAMP1를 생성하고 있다. 이에 대해서 2개의 염려가 발생한다. 하나는 피크 전류이며, 또 하나는 비트선의 프리차지 전압 레벨이다.
피크 전류에 관해서, 최대의 피크전류는 용량이 큰 센스노드(SNS) 또는 비트선으로의 프리차지의 개시 이후에 발생한다. 본 실시예에서는 상기한 바와 같이, 시각(t1~t4) 사이는 전압 공급노드(V1)에서 공급되는 내부 전원전압(Vdd)이 약한 구동능력이 되고, 즉, 시각(t1)에서 약한 구동능력을 이용하여 센스노드(SNS)로 초기 충전하고, 시각(t2)에서 노드(BLS)로 초기 충전하고, 그리고, 시각(t3)에서 비트선으로 초기충전을 차례로 단계적으로 개시하므로, VCLAMP1의 생성에 의한 피크 전류는 그만큼 큰 문제가 되지는 않는다.
또한, 비트선의 프리차지 전압 레벨에 관해서, 만약, 노드(SNS) 및 노드(TOBL)의 전압이 급격하게 변화하면, 트랜지스터(BLCLAMP)가 커플링 효과로 잠깐 불안정하게 된다. PVT(프로세스/전압/온도)의 조건에도 좌우되지만, 불안정한 트랜지스터(BLCLAMP)는 보다 큰 프리차지 전압 레벨을 일으킬 우려가 있다. 그러나, 본 실시예에서는 VCLAMP1를 생성할 때, 시각(t1~t4) 사이는 구동능력이 약한 내부 전원전압(Vdd)을 이용함으로써 노드(SNS) 및 노드(TOBL)의 급격한 전압 변동을 억제한다. 더욱이, 시각(t4) 이후는 구동능력이 강한 내부 전원전압(Vdd)을 이용하지만, 노드(SNS) 및 노드(TOBL)는 초기 충전되고, 타겟 전압의 차분만큼 충전되므로, 이 현상을 억제할 수 있다.
이와 같이 본 실시예에 따르면, 종래의 프리차지 방법에 비해 프리차지를 개시할 때까지의 시간을 짧게 하면서 피크 전류를 억제하고, 더욱이, 희망하지 않는 프리차지 전압 레벨이 생성되는 것이 억제된다.
본 실시예의 프리차지 방법은 통상 독출동작이나 프로그램 동작 시 베리파이 독출에도 적용된다. 더욱이, 본 실시예의 프리차지 방법은 외부 시리얼 클럭신호에 동기하여 페이지를 연속적으로 독출하는 동작에도 적용할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상술하였으나, 본 발명은 특정의 실시형태로 한정되는 것이 아니고, 특허청구 범위에 기재된 본 발명의 요지의 범위 내에서 각 종 변형·변경이 가능하다.
10： 페이지 버퍼/센스회로
12： 페이지 버퍼 제어
30： 래치회로
40： 비트선 선택회로
100： 플래쉬 메모리
110： 메모리 셀 어레이
120： 입출력 버퍼
130： ECC회로
140： 어드레스 레지스터
150： 컨트롤러
160： 워드선 선택회로
170： 페이지 버퍼/센스회로
180： 열 선택회로
190： 내부전압 생성회로
200： Vdd 생성회로
210： 차지 펌프
220： 레귤레이터
300： V1구동회로
12： 페이지 버퍼 제어
30： 래치회로
40： 비트선 선택회로
100： 플래쉬 메모리
110： 메모리 셀 어레이
120： 입출력 버퍼
130： ECC회로
140： 어드레스 레지스터
150： 컨트롤러
160： 워드선 선택회로
170： 페이지 버퍼/센스회로
180： 열 선택회로
190： 내부전압 생성회로
200： Vdd 생성회로
210： 차지 펌프
220： 레귤레이터
300： V1구동회로
Claims (15)
- NAND형 플래쉬 메모리의 비트선의 프리차지 방법에 있어서,
제1 타이밍에서, 센스노드로 프리차지용 전압을 인가하기 위한 제1 트랜지스터를 제1 제어신호에 의해 도통시키고,
제2 타이밍에서, 상기 센스노드에 접속된 클램프 전압을 생성하기 위한 제2 트랜지스터를 제2 제어신호에 의해 도통시키고, 상기 제2 트랜지스터와 비트선측의 노드 사이에 접속된 제3 트랜지스터를 제3 제어신호에 의해 도통시키고,
제3 타이밍에서, 상기 노드와 비트선 사이에 접속된 제4 트랜지스터를 제4 제어신호에 의해 도통시키는,
프리차지 방법. - 제1항에 있어서,
상기 제1 타이밍에서, 상기 제1 트랜지스터에 접속된 전압 공급노드를 GND 레벨로부터 공급전압 레벨로 천이시키는,
프리차지 방법. - 제2항에 있어서,
상기 제3 타이밍 이후의 제4 타이밍에서, 상기 공급전압 레벨의 구동능력을 제1 구동능력으로부터 제2 구동능력으로 절환하고, 상기 제2 구동능력은 상기 제1 구동능력보다 높은 단계
를 포함하는, 프리차지 방법. - 제1항 또는 제2항에 있어서,
상기 제1 타이밍에서, 비트선과 가상전원 사이에 접속된 제5 트랜지스터를 제5 제어신호에 의해 비도통으로 하는,
프리차지 방법. - 제1항 또는 제2항에 있어서,
상기 제1 타이밍에서, NAND 스트링의 비트선측 트랜지스터를 도통으로 하는,
프리차지 방법. - 제1항에 있어서,
상기 제1 내지 상기 제4 제어신호는 제1 내지 제4 트랜지스터와 도통시킬 때 H 레벨로 구동되는,
프리차지 방법. - 반도체 기억장치에 있어서,
NAND형의 메모리 셀 어레이와,
상기 메모리 셀 어레이에 접속된 페이지 버퍼/센스회로와,
상기 페이지 버퍼/센스회로에 접속된 비트선 선택회로와,
상기 메모리 셀 어레이의 선택 페이지를 독출하는 독출수단
을 포함하고,
상기 페이지 버퍼/센스회로는, 전압 공급노드와, 상기 전압 공급노드와 센스노드 사이에 접속된 제1 트랜지스터와, 상기 센스노드에 접속되어 클램프 전압을 생성하는 제2 트랜지스터와, 상기 제2 트랜지스터와 상기 비트선 선택회로의 노드 사이에 접속된 제3 트랜지스터를 포함하고,
상기 비트선 선택회로는, 상기 노드와 비트선 사이에 접속된 제4 트랜지스터를 포함하고,
상기 독출수단은,
제1 타이밍에서, 제1 제어신호를 통해 상기 제1 트랜지스터를 도통시키고,
제2 타이밍에서, 제2 제어신호 및 제3 제어신호를 통해 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 도통시키고,
제3 타이밍에서, 제4 제어신호를 통해 상기 제4 트랜지스터를 도통시키는,
반도체 기억장치. - 제7항에 있어서,
상기 독출수단은,
상기 제1 타이밍에서, 상기 전압 공급노드를 GND레벨에서 공급전압 레벨로 천이시키는,
반도체 기억장치. - 제8항에 있어서,
상기 독출수단은,
상기 제3 타이밍 이후의 제4 타이밍에서, 상기 공급전압 레벨의 구동능력을 제1 구동능력으로부터 제2 구동능력으로 절환하고, 상기 제2 구동능력은 상기 제1 구동능력보다 높은,
반도체 기억장치. - 제7항에 있어서,
상기 비트선 선택회로는,
짝수 비트선과 가상전원 사이에 접속된 제5 트랜지스터와 홀수 비트선과 상기 가상전원 사이에 접속된 제6 트랜지스터를 포함하고,
상기 독출수단은,
상기 제1 타이밍에서, 제5 제어신호 또는 제6 제어신호를 통해 선택 비트선과 가상전원 사이의 접속을 차단하기 위해서 상기 제5 트랜지스터 또는 상기 제6 트랜지스터를 비도통으로 하는,
반도체 기억장치. - 제7항에 있어서,
상기 독출수단은,
상기 제1 타이밍에서, 선택 게이트선을 통해 NAND 스트링의 비트선측 트랜지스터를 도통으로 하는,
반도체 기억장치. - 제7항에 있어서,
상기 반도체 기억장치는, 내부전압 생성수단을 더 포함하고,
상기 내부전압 생성수단은,
외부 전원전압에 기초하여 내부 전원전압을 생성하는 내부 전원전압 생성회로와, 상기 외부 전원전압에 기초하여 고전압을 생성하는 차지 펌프와, 상기 차지 펌프에서 생성된 고전압에 기초하여 레귤레이트된 전압을 생성하는 레귤레이터
를 포함하고,
상기 독출수단은,
상기 레귤레이터에서 생성된 전압을 사용하여 상기 제1, 제3 및 제4 제어신호를 생성하고, 그리고, 상기 내부 전원전압을 이용하여 상기 전압 공급노드의 공급전압을 생성하는,
반도체 기억장치. - 제12항에 있어서,
상기 내부전압 생성수단은,
상기 외부 전원전압에 기초하여 고전압을 생성하는 다른 차지 펌프와, 상기 차지 펌프에서 생성된 고전압에 기초하여 레귤레이트된 전압을 생성하는 다른 레귤레이터를 포함하고, 상기 제2 제어신호는 상기 다른 레귤레이터에서 생성된 전압을 사용하여 생성되는,
반도체 기억장치. - 제12항에 있어서,
상기 내부 전원전압 생성회로는,
상기 독출수단으로부터의 제어에 기초하여 제1 구동능력의 내부 전원전압 또는 제2 구동능력의 내부 전원전압을 선택적으로 생성하고, 상기 제1 구동능력은 상기 제2 구동능력보다 높은,
반도체 기억장치. - 제12항에 있어서,
상기 독출수단은,
상기 차지 펌프에서 생성된 고전압을 사용하여 선택 게이트 신호를 생성하는,
반도체 기억장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200071701A KR102328355B1 (ko) | 2020-06-12 | 2020-06-12 | 반도체 기억장치 및 프리차지 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200071701A KR102328355B1 (ko) | 2020-06-12 | 2020-06-12 | 반도체 기억장치 및 프리차지 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102328355B1 true KR102328355B1 (ko) | 2021-11-17 |
Family
ID=78702543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200071701A KR102328355B1 (ko) | 2020-06-12 | 2020-06-12 | 반도체 기억장치 및 프리차지 방법 |
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| Country | Link |
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| KR (1) | KR102328355B1 (ko) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06164713A (ja) | 1992-11-17 | 1994-06-10 | Sanyo Electric Co Ltd | 留守番電話装置 |
| JPH11176177A (ja) | 1997-12-12 | 1999-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20060095655A (ko) * | 2005-02-28 | 2006-09-01 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법 |
| KR20100129066A (ko) * | 2009-05-29 | 2010-12-08 | 주식회사 하이닉스반도체 | 비트라인 프리차지 회로 및 이를 포함하는 불휘발성 메모리 장치 |
| KR20120004740A (ko) * | 2010-07-07 | 2012-01-13 | 주식회사 하이닉스반도체 | 비휘발성 메모리 및 이의 동작방법 |
| KR20180022566A (ko) * | 2016-08-24 | 2018-03-06 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억 장치 |
| KR20200144477A (ko) * | 2019-06-17 | 2020-12-29 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 및 프로그램 방법 |
-
2020
- 2020-06-12 KR KR1020200071701A patent/KR102328355B1/ko active IP Right Grant
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