JP2013198308A - 電圧生成回路 - Google Patents
電圧生成回路 Download PDFInfo
- Publication number
- JP2013198308A JP2013198308A JP2012063439A JP2012063439A JP2013198308A JP 2013198308 A JP2013198308 A JP 2013198308A JP 2012063439 A JP2012063439 A JP 2012063439A JP 2012063439 A JP2012063439 A JP 2012063439A JP 2013198308 A JP2013198308 A JP 2013198308A
- Authority
- JP
- Japan
- Prior art keywords
- node
- voltage
- data
- threshold voltage
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】所望の電圧への立ち上がり時間が短い電圧生成回路を提供する。
【解決手段】この電圧生成回路は、レベルシフタとチャージポンプ回路とを備える。レベルシフタは、第1の電圧が供給される第1電圧供給ノードと第1のノードとの間に接続される。チャージポンプ回路は、第1のノードと第2のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、複数のキャパシタの一端を複数のダイオードの一端に接続するとともにキャパシタの他端にクロック信号を供給するよう構成される。また、整流素子は、第1のノードと前記第2のノードとの間に電流経路を形成するように接続され前記第1のノードから前記第2のノードへ向かう方向を順方向とする。放電回路は、第1の電圧よりも小さい第2の電圧を供給される第2電圧供給ノードと第2ノードとの間に接続される。
【選択図】図1
【解決手段】この電圧生成回路は、レベルシフタとチャージポンプ回路とを備える。レベルシフタは、第1の電圧が供給される第1電圧供給ノードと第1のノードとの間に接続される。チャージポンプ回路は、第1のノードと第2のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、複数のキャパシタの一端を複数のダイオードの一端に接続するとともにキャパシタの他端にクロック信号を供給するよう構成される。また、整流素子は、第1のノードと前記第2のノードとの間に電流経路を形成するように接続され前記第1のノードから前記第2のノードへ向かう方向を順方向とする。放電回路は、第1の電圧よりも小さい第2の電圧を供給される第2電圧供給ノードと第2ノードとの間に接続される。
【選択図】図1
Description
本明細書に記載の実施の形態は、電圧生成回路に関する。
例えば半導体記憶装置などの半導体集積回路では、各種動作のための電圧を発生させるための電圧生成回路を備えている。このような電圧生成回路は、所望の電圧への立ち上がり時間を短くすることが求められる。
以下に説明する実施の形態は、所望の電圧への立ち上がり時間が短い電圧生成回路を提供するものである。
以下に説明する実施の形態の電圧生成回路は、レベルシフタとチャージポンプ回路とを備える。レベルシフタは、第1の電圧が供給される第1電圧供給ノードと第1のノードとの間に接続される。チャージポンプ回路は、第1のノードと第2のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、複数のキャパシタの一端を複数のダイオードの一端に接続するとともにキャパシタの他端にクロック信号を供給するよう構成される。
また、整流素子は、第1のノードと前記第2のノードとの間に電流経路を形成するように接続され前記第1のノードから前記第2のノードへ向かう方向を順方向とする。放電回路は、第1の電圧よりも小さい第2の電圧を供給される第2電圧供給ノードと第2ノードとの間に接続される。
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、一実施の形態によるNAND型フラッシュメモリの構成を示す図である。このフラッシュメモリは、フラッシュメモリチップ10と、これを制御する外部メモリコントローラ1とを備える。
フラッシュメモリチップ10は、セルアレイ11、ロウデコーダ12、ページバッファ13、及びカラムデコーダ14を有する。メモリセルアレイ11は、図2のように複数のNANDセルユニット(NANDストリング)NUを配列して構成されている。
NANDセルユニットNUは、複数の電気的書き換え可能な直列接続された不揮発性メモリセルM0−M31を有する。NANDセルユニットNUの両端には、これらをビット線BL及び共通ソース線CELSRCに接続するために選択ゲートトランジスタS1及びS2が配置されている。
メモリセルM0−M31の制御ゲートは、それぞれ対応するワード線WL0−WL31のいずれかに接続され、選択ゲートトランジスタS1、S2のゲートはそれぞれワード線と並行する選択ゲート線SGD、SGSに接続されている。ワード線を共有するNANDセルユニットの集合がデータ消去の単位となるブロックであり、図示のようにビット線の方向に複数のブロックBLK0−BLKnが配置される。
図2では、偶数番ビット線BLeとこれに隣接する奇数番ビット線BLoとが1つのセンスアンプSAを共有する例を示している。即ち、偶数番ビット線BLeと奇数番ビット線BLoとはビット線選択回路13aによりいずれかが選択されてセンスアンプSAに接続される(Even/Odd方式)。これに代えて、全てのビット線がそれぞれ1つのセンスアンプSAを有する形式(All Bit Line方式)も採用可能であることは言うまでもない。
全偶数番ビット線と1ワード線により選択される範囲が同時書き込み/読み出しが行われる物理的な1ページ(偶数ページ)となり、全奇数番ビット線と1ワード線により選択される範囲が同様に、同時書き込み/読み出しが行われる他の1ページ(奇数ページ)となる。ページバッファ13は、1ページ分の読み出し/書き込みデータを保持できるセンスアンプSAを備えて構成される。
ロウデコーダ12は、外部メモリコントローラ1から与えられるアドレスADDに基づいてワード線WLを選択的に駆動する。また、ページバッファ13は、ビット線BLに接続され、ビット線BLを介してセルアレイ11から読み出されたデータを一時的に保持するとともに、セルアレイ11に書き込むデータを一時的に保持する。カラムデコーダ14は、書き込み時、及び読出し時においてカラムを選択する機能を有する。
内部コントローラ17は、チップ外部のメモリコントローラ1を通して供給される各種制御信号(チップイネーブル/CE、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、書き込みイネーブル/WE、読み出しイネーブル/RE等)を受けるとともに、外部のメモリコントローラ1からI/Oバッファ15を介してコマンドCMDを受領する。このコマンドCMDに従って、セルアレイ11の読み出し/書き込み/消去の制御が実行される。
また、フラッシュメモリチップ10には、読み出し/書き込み/消去時に必要とする高電圧を発生するための高電圧発生回路(内部電圧発生回路)18が設けられていて、これも内部コントローラ17により制御される。
アドレスADD、コマンドCMD及びデータDataは、メモリコントローラ1からI/Oバッファ15を介して供給される。アドレスADDはアドレスレジスタ16を介してロウデコーダ12及びカラムデコーダ14に与えられ、コマンドCMDはコントローラ17に送られてデコードされる。
図3は、図1のフラッシュメモリチップ10において2ビット/セルの4値記憶方式を実行する場合における閾値電圧分布とデータの関係の一例、及び書き込み動作の手順を示している。
図3は、メモリセルMに記憶される2ビットの4値データ(データ”11”、”10”、”01”、”00”)とメモリセルMの閾値電圧分布との関係を示している。閾値電圧分布Eは、データ消去動作後に得られる閾値電圧分布であり、その上限値も負の値である。この閾値電圧分布Eには、データ”11”が割り当てられる。
また、書込み状態のメモリセルMは、それぞれ正の閾値電圧分布A、B、Cを有する(A、B、Cの下限値も正の値である)。閾値電圧分布A〜Cには、それぞれデータ”01”、”10”、”00”が割り当てられる。データ”01”を割り当てられた閾値電圧分布Aが最も電圧値が低く、データ”00”を割り当てられた閾値電圧分布Cが最も電圧値が高い。また、データ”10”を割り当てられた閾値電圧分布Bは、閾値電圧分布AとCの中間の電圧値を有する。
なお、図3に示す閾値電圧分布はあくまでも一例である。例えば、図3では閾値電圧分布A,B,Cは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Aは負の電圧の分布であり、閾値電圧分布B、Cが正の電圧の分布であってもよい。また、閾値電圧分布Eの一部のみが負の分布であってもよい。
図3に示すように、1つのメモリセルMの2ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々のデータ書込み処理、つまり、2回のデータ書込み処理によりメモリセルMに書き込まれる。データ”*@”と標記するとき、”*”は上位ページデータを、”@”は下位ページデータを表している。
図3において、電圧Ra、Rb、Rcは4つのデータを読み出す場合に選択メモリセルMに接続される選択ワード線WLに印加される読出し電圧である。また、電圧Vreadは、読み出し動作及びベリファイ読出し動作を行う場合に非選択ワード線に対し印加され、その保持データに拘わらず非選択メモリセルMを導通させる読み出しパス電圧を示している。読出し動作は、このような読出し電圧Ra、Rb又はRcを選択ワード線WLに印加し、読出しパス電圧をVreadを非選択ワード線WLに印加した状態においてNANDセルユニットに電流が流れ得るか否かを検出することにより行われる。
また、電圧Va、Vb、Vcは、各閾値電圧分布A、B、Cへの書込み動作を行う場合において、書込み動作が完了したか否か(所望の閾値電圧分布が得られたかどうか)を確認するベリファイ読出し動作を行う場合に選択ワード線WLに印加されるベリファイ電圧を示している。さらに、電圧Vevは、メモリセルMCのデータを消去する消去動作の後、その消去が完了したか否かを確認する消去ベリファイ動作においてメモリセルMCに印加される消去ベリファイ電圧である。消去ベリファイ電圧Vevは負の値を有する。上述の各電圧の大小関係は、Vev<Ra<Va<Rb<Vb<Rc<Vc<Vreadである。
次に、2ビット/セルの4値記憶方式を実行する場合における書き込み動作の手順を図3を参照して説明する。4値記憶方式の書き込み動作は、下位ページ書き込みの手順と、上位ページ書き込み手順の2つに分けて実行される。
まず、下位ページデータの書込みを、図3を参照して説明する。消去動作後、1つのメモリブロック内の全てのメモリセルMは消去状態の閾値電圧分布Eを有しており、データ”11”を記憶している。下位ページデータの書込みを行うと、メモリセルMの閾値電圧分布Eは、下位ページデータの値(”1”、或いは”0”)に応じて、2つの閾値電圧分布(E、A)に分けられる。
下位ページデータの値が”1”の場合には、消去状態の閾値電圧分布Eが維持される。すなわち、選択ワード線WLにはプログラム電圧Vpgm(20V程度)が印加される一方で、チャネルはフローティング状態とされる。チャネルの電位は容量カップリングにより上昇するため、選択メモリセルMのトンネル酸化膜には高電圧が印加されない。その結果、メモリセルMの閾値電圧の変動は生じない。
まず、下位ページデータの書込みを、図3を参照して説明する。消去動作後、1つのメモリブロック内の全てのメモリセルMは消去状態の閾値電圧分布Eを有しており、データ”11”を記憶している。下位ページデータの書込みを行うと、メモリセルMの閾値電圧分布Eは、下位ページデータの値(”1”、或いは”0”)に応じて、2つの閾値電圧分布(E、A)に分けられる。
下位ページデータの値が”1”の場合には、消去状態の閾値電圧分布Eが維持される。すなわち、選択ワード線WLにはプログラム電圧Vpgm(20V程度)が印加される一方で、チャネルはフローティング状態とされる。チャネルの電位は容量カップリングにより上昇するため、選択メモリセルMのトンネル酸化膜には高電圧が印加されない。その結果、メモリセルMの閾値電圧の変動は生じない。
一方、下位ページデータの値が”0”の場合には、メモリセルMのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルMの閾値電圧を上昇させる。ベリファイ読出し電圧として電圧Vaが設定され、その結果、メモリセルMは、書込み状態(データ”10”)の閾値電圧分布Aに変化する。なお、メモリセルMのトンネル酸化膜への高電圧の印加は、選択メモリセルに接続される選択ワード線WLにプログラム電圧Vpgm(20V程度)を印加する一方、チャネルには接地電圧Vssを印加することにより行われる。
次に、上位ページデータの書込みを、図3を参照して説明する。上位ページデータの書込みは、チップの外部から入力される書込みデータ(上位ページデータ)と、メモリセルMに既に書き込まれている下位ページデータとに基づいて行われる。
即ち、図3に示すように、上位ページデータの値が”1”の場合には、メモリセルMCのトンネル酸化膜に高電界がかからないようにし、メモリセルMCの閾値電圧の上昇を防止する。その結果、データ”11”(消去状態の閾値電圧分布E)のメモリセルMは、データ”11”をそのまま維持し、データ”10”(閾値電圧分布A)のメモリセルMは、データ”10”をそのまま維持する。
一方、上位ページデータの値が”0”の場合には、メモリセルMCのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルMCの閾値電圧を上昇させる。その結果、データ”11”(消去状態の閾値電圧分布E)のメモリセルMは、閾値電圧分布C”01”に変化し、データ”10”閾値電圧分布AのメモリセルMは、閾値電圧分布B(データ”00”)に変化する。このとき、ベリファイ読出し電圧Vb、Vcが用いられて、閾値電圧分布B、Cの下限値が調整される。
また、1つのメモリセルMに3ビット又はそれ以上のデータを与える多値記憶方式も採用可能である。図4は、3ビット/セルの記憶方式が採用された場合の閾値電圧分布及びデータの割り当て、並びに書き込み手順を示したものである。閾値電圧分布は8通り存在し、書き込み手順が3つのステップを有する以外は、2ビット/セルの場合と同様である。
高電圧発生回路18は、図5に示すように、書き込み動作、消去動作、読み出し動作などの各種動作に応じて必要とされる各種の電圧を発生するため、複数の昇圧回路BOOST1〜mを備えている。昇圧回路BOOST1〜mのうち、例えばワード線WLに与える電圧を生成するための昇圧回路BOOSTは、後で説明するように、図6に示す構成を有している。その他の昇圧回路BOOSTは、周知のチャージポンプ回路のみを有する昇圧回路とすることができる。
図6はワード線WLに与えるその1つの昇圧回路BOOSTの構成を示している。
この昇圧回路BOOSTは、入力端子INから与えられる入力電圧VINを昇圧させ、出力端子OUTから昇圧電圧Voutを出力するよう構成されている。そして、この昇圧回路BOOSTは、レベルシフタ19と、チャージポンプ回路20と、放電回路21、及びダイオードDI5を備えている。
この昇圧回路BOOSTは、入力端子INから与えられる入力電圧VINを昇圧させ、出力端子OUTから昇圧電圧Voutを出力するよう構成されている。そして、この昇圧回路BOOSTは、レベルシフタ19と、チャージポンプ回路20と、放電回路21、及びダイオードDI5を備えている。
レベルシフタ19は、ディプレッション型のNMOSトランジスタHVND1、エンハンスメント型のPMOSトランジスタHVP、及び抵抗R1を有している。NMOSトランジスタHVND1は、入力端子INにドレインを接続され、そのゲートを出力端子OUT(ノードN2)に接続されている。また、PMOSトランジスタHVPは、そのソースをNMOSトランジスタHVND1のソースに接続されるとともに、そのドレインを抵抗R1の一端に接続されている。また、PMOSトランジスタHVPは、そのゲートにイネーブル信号ENBnを与えられている。ダイオードDI5は、抵抗R1の他端(ノードN1)とノードN2との間に電流経路を形成し、ノードN1からN2に向かう方向を順方向する整流素子である。
チャージポンプ回路20は、ノードN1とN2の間に直列に、ノードN1からN2に向かう方向を順方向として接続されたダイオードDI0〜DI3と、キャパシタC1〜C3を有する。キャパシタC1〜C3の一端は、ダイオードDI0〜D13の間の接続ノード(ダイオードDI1〜3のアノード)に接続されており、その他端はクロック信号CLK、又は/CLKを与えられる。
放電回路21は、高耐圧でエンハンスメント型のNMOSトランジスタHVND2と、低耐圧でエンハンスメント型のNMOSトランジスタLVNEを有する。NMOSトランジスタHVND2とLVNEは、ノードN2と接地端子(VSS)との間に直列接続されている。
NMOSトランジスタLVNEは、前述のイネーブル信号ENBnが”H”となることにより導通する。NMOSトランジスタHVND2は、そのゲートに電源電圧VDDを与えられており、NMOSトランジスタLVNEの保護のために設けられている。
NMOSトランジスタLVNEは、前述のイネーブル信号ENBnが”H”となることにより導通する。NMOSトランジスタHVND2は、そのゲートに電源電圧VDDを与えられており、NMOSトランジスタLVNEの保護のために設けられている。
この図6の昇圧回路BOOSTは、イネーブル信号ENBnが”H”から”L”となることにより動作を開始する。しかし、イネーブル信号が”L”に切り替わった直後においては、レベルシフタ19が主に出力端子OUTからの出力電圧Voutの上昇に寄与する。一方で、出力電圧Voutがある値まで上昇した後は、チャージポンプ20が出力電圧Voutの上昇に寄与する。このような動作が行われることにより、出力電圧Voutを、所望のタイミングで、高電圧まで高速に上昇させることが可能になる。
図7は、比較例の昇圧回路BOOST’の構成を示している。本実施の形態においても、高速な充電が必要とされない配線のための昇圧回路には、この図7のような構成の昇圧回路が、図6の昇圧回路BOOSTと共に採用され得る。
この図7の比較例の昇圧回路BOOST’は、チャージポンプ回路20、及び放電回路21を有しているが、図6のようなレベルシフタは有していない。このため、出力電圧Voutの昇圧動作は、チャージポンプ回路20のみによって行われる。
この図7の比較例の昇圧回路BOOST’は、チャージポンプ回路20、及び放電回路21を有しているが、図6のようなレベルシフタは有していない。このため、出力電圧Voutの昇圧動作は、チャージポンプ回路20のみによって行われる。
次に、図6の昇圧回路BOOSTの動作を図8〜図11を参照して説明する。出力端子OUTの出力電圧Voutが0Vの状態において、イネーブル信号ENBnが”H”から”L”に立ち下がると、PMOSトランジスタHVPが導通状態に切り替わる。これにより、入力端子INの入力電圧VIN(例えば15V)がNMOSトランジスタHVND1、PMOSトランジスタHVP、抵抗R1及びダイオードDI5を介して出力端子OUT(ノードN2)に供給される(図8の電流Ics)。チャージポンプ回路20は、クロック信号CLK、/CLKを与えられることにより動作はしているが、出力電圧Voutが15V近傍まで上昇するまでの間は、出力電圧Voutの上昇への寄与は、レベルシフタ19のそれに比べて小さい。
出力電圧Voutが15V近傍まで上昇すると、次第にチャージポンプ回路20の動作が支配的となる。すなわち、チャージポンプ回路20は、クロック信号CLK、/CLKに基づくポンプ動作により、ノードN1の電荷をノードN2に転送し(図9の電流Icp)、これによりノードN2の電位を段階的に上昇させる。これにより、ノードN2の電位は、15Vよりも更に上の例えば19V程度まで上昇する。出力電圧Voutが15V以上に上昇すると、ダイオードDI5は非導通状態に切り替わる。これにより、レベルシフタ19の動作は停止し、以後はチャージポンプ回路20により出力電圧Voutが上昇する。
続いて、出力端子OUTの放電動作を、図10を参照して説明する。イネーブル信号ENBnが”L”から”H”に切り替わると、NMOSトランジスタLVNEが導通し、これにより出力端子OUT(ノードN2)の電圧は接地電圧VSS(0V)に向けて低下する。ノードN1の電圧も、チャージポンプ回路20中のダイオードDI0〜DI3及び抵抗R1により放電されるが、これらの素子の時定数のため、ノードN2よりも放電速度は遅い。
PMOSトランジスタHVPのソースが、例えばPMOSトランジスタHVPの閾値電圧Vthの絶対値(例えば2.7V)まで放電されると、PMOSトランジスタHVPは非導通状態に切り替わる。これにより、PMOSトランジスタHVPのソースは2.7V程度に維持される。この状態において、ノードN2が接地電圧VSS(0V)まで低下すると、NMOSトランジスタHVND1も非導通状態に切り替わる。このように、本実施の形態では、ディプレッション型のNMOSトランジスタHVND1のソースにPMOSトランジスタHVPが接続されている。この構成によれば、出力端子OUTの放電時に、ディプレッション型のNMOSトランジスタHVND1のソースが閾値電圧Vthの絶対値まで放電された場合にPMOSトランジスタHVPが導通状態から非導通状態に切り替わる。これによりNMOSトランジスタHVND1を非導通状態に切り替えることができる。
図11は、図6の昇圧回路BOOSTの充電動作(昇圧動作)を実行している場合の出力電圧Voutの波形、ダイオードDI5を流れる電流I1、及びチャージポンプ回路20を流れる電流I2の波形を示している。
出力電圧Voutが15V近くまで上昇する前の段階においては、レベルシフタ19の動作が支配的である。一方、出力電圧Voutが15V近くまで上昇した後の段階においては、チャージポンプ回路20の動作が支配的となり、電流I1はほぼゼロになる。
出力電圧Voutが15V近くまで上昇する前の段階においては、レベルシフタ19の動作が支配的である。一方、出力電圧Voutが15V近くまで上昇した後の段階においては、チャージポンプ回路20の動作が支配的となり、電流I1はほぼゼロになる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では平面型NAND型フラッシュメモリを例として説明したが、基板に垂直な積層方向に複数個のメモリセルが積層された3次元型NAND型フラッシュメモリにも本発明は適用可能である。
1…メモリコントローラ、10…フラッシュメモリチップ、11…メモリセルアレイ、12…ロウデコーダ、13…ページバッフア、14…カラムデコーダ、15…I/Oバッファ、16…アドレスレジスタ、17…内部コントローラ、18…高電圧発生回路、19…レベルシフタ、20…チャージポンプ回路、21…放電回路。
Claims (5)
- 第1の電圧が供給される第1電圧供給ノードと第1のノードとの間に接続されるレベルシフタと、
前記第1のノードと第2のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、前記複数のキャパシタの一端を前記複数のダイオードの一端に接続するとともに前記キャパシタの他端にクロック信号を供給するよう構成されるチャージポンプ回路と、
前記第1のノードと前記第2のノードとの間に電流経路を形成するように接続され前記第1のノードから前記第2のノードへ向かう方向を順方向とする整流素子と、
前記第1の電圧よりも小さい第2の電圧を供給される第2電圧供給ノードと前記第2ノードとの間に接続される放電回路と
を備えたことを特徴とする電圧生成回路。 - 前記レベルシフタは、
前記第1電圧供給ノードにドレインを接続され前記第2のノードにゲートを接続されたディプレッション型NMOSトランジスタと、
前記ディプレッション型NMOSトランジスタのソースにソースを接続されるPMOSトランジスタと
を備えたことを特徴とする請求項1記載の電圧生成回路。 - 前記PMOSトランジスタは、ゲートにイネーブル信号を与えられ、
前記第2のノードを充電する場合に前記イネーブル信号を第1の電圧値とされることで導通し、
前記第2のノードを放電する場合に前記イネーブル信号を前記第1の電圧値よりも高い第2の電圧値とされる
ことを特徴とする請求項2記載の電圧生成回路。 - 前記PMOSトランジスタは、前記第2のノードが放電される場合に、
前記ディプレッション型NMOSトランジスタのソースが前記第2の電圧よりも大きい第3の電圧まで放電された場合に導通状態から非導通状態に切り替わるように構成されている請求項2又は3に記載の電圧生成回路。 - 前記PMOSトランジスタのドレインと前記第1のノードとの間に接続される抵抗を更に備えたことを特徴とする請求項2記載の電圧生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012063439A JP2013198308A (ja) | 2012-03-21 | 2012-03-21 | 電圧生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012063439A JP2013198308A (ja) | 2012-03-21 | 2012-03-21 | 電圧生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013198308A true JP2013198308A (ja) | 2013-09-30 |
Family
ID=49396617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012063439A Pending JP2013198308A (ja) | 2012-03-21 | 2012-03-21 | 電圧生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013198308A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109713892A (zh) * | 2018-12-29 | 2019-05-03 | 普冉半导体(上海)有限公司 | 一种新型电荷泵放电电路及其放电方法 |
-
2012
- 2012-03-21 JP JP2012063439A patent/JP2013198308A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109713892A (zh) * | 2018-12-29 | 2019-05-03 | 普冉半导体(上海)有限公司 | 一种新型电荷泵放电电路及其放电方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10672487B2 (en) | Semiconductor memory device | |
US8693254B2 (en) | Non-volatile semiconductor memory device | |
US10269409B2 (en) | Non-volatile semiconductor memory device and driving method for block selection by boosting thereof | |
JP2020004466A (ja) | 半導体記憶装置 | |
JP2019053796A (ja) | 半導体記憶装置 | |
JP6313244B2 (ja) | 半導体記憶装置 | |
US10153045B2 (en) | Semiconductor memory device | |
JP2018125052A (ja) | 半導体記憶装置 | |
US10290357B2 (en) | Semiconductor memory device and operation method thereof for suppressing floating gate (FG) coupling | |
JP2013200932A (ja) | 不揮発性半導体記憶装置 | |
US9396803B2 (en) | Non-volatile semiconductor memory device | |
US20150348621A1 (en) | Nonvolatile semiconductor memory device and read method thereof | |
CN107093461B (zh) | 快闪存储器装置及其抹除方法 | |
JP2012119019A (ja) | 不揮発性半導体記憶装置 | |
JP4846814B2 (ja) | 不揮発性半導体記憶装置 | |
US8824206B2 (en) | Non-volatile semiconductor memory device and readout method thereof | |
US11004514B2 (en) | Semiconductor memory device | |
JP6770140B1 (ja) | 半導体装置およびその動作方法 | |
US20130134957A1 (en) | Voltage generation circuit | |
US20130083602A1 (en) | Nonvolatile semiconductor memory device | |
JP2013161512A (ja) | 不揮発性半導体記憶装置 | |
JP6437421B2 (ja) | 不揮発性半導体記憶装置 | |
JP6240044B2 (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
JP2012203947A (ja) | 不揮発性半導体記憶装置 | |
JP2013198308A (ja) | 電圧生成回路 |